KR102403468B1 - 어셈블리 플랫폼 - Google Patents
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Abstract
본 발명에 따르면, 집적회로와 기판 사이에 인터포저 디바이스로서 배열로 어셈블리 플랫폼을 통해 상기 집적회로와 상기 기판을 상호연결하기 위한 어셈블리 플랫폼으로서, 어셈블리 기판; 상기 어셈블리 기판을 통해 뻗어 있는 복수의 도전성 공도들; 및 상기 어셈블리 기판의 제 1 측면 상에 있고, 각각이 상기 공도들 중 적어도 하나에 도전적으로 연결되며 상기 집적회로 및 상기 기판 중 적어도 하나와 연결하기 위한 연결 위치를 정의하는 적어도 하나의 나노구조 연결 범프를 포함하고; 상기 나노구조 연결 범프 각각은: 상기 어셈블리 기판의 상기 제 1 측면 상에 수직으로 성장되고, 상기 집적회로 및 상기 기판 중 적어도 하나와의 연결을 위해 금속 내에 매립된 복수의 세장형 도전성 나노구조물; 상기 제 1 복수의 나노구조물 내의 각각의 나노구조물에 연결되고 상기 공도들에 연결된 전극; 및 상기 어셈블리 기판의 제 2 측면상에 있는 적어도 하나의 연결 범프를 포함하고, 상기 제 2 측면은 상기 제 1 측면의 맞은편에 있고, 상기 연결 범프는 상기 공도들에 도전적으로 연결되고 상기 집적회로 및 상기 기판 중 적어도 하나와 연결하기 위한 연결 위치들을 정의하는 어셈블리 플랫폼이 제공된다.
Description
본 발명은 전자 디바이스와 기판 사이에 배치로 어셈블리 플랫폼을 통해 제 1 전자 디바이스와 기판을 상호연결시키기 위한 어셈블리 플랫폼에 관한 것이다. 또한, 본 발명은 이러한 어셈블리 플랫폼을 제조하는 방법에 관한 것이다.
오늘날 전자 제품에서, 크기 및 폼 팩터는 칩의 임의의 물리적 배치에 중요한 고려 사항이다. 휴대용 전자장치의 급속한 발전으로 인해, 칩의 보다 컴팩트한 물리적 배치를 위한 요구가 더욱더 강해져 전자 패키징 방안에 대한 기술 개선이 요구된다. 예로서, 오늘날의 전화기에는 강력한 프로세서, 메모리, 센서, 트랜시버 등을 포함한 장치가 탑재되어 스마트 시스템이 된다. 이러한 스마트 시스템을 만드는 것은 많은 기능성 칩들을 아주 작은 공간에 패키징하거나 보다 적절하게는 전체적으로 소형 풋프린트라고 하는 (이종 집적을 포함한) 매우 높은 집접 가능성을 요구한다. 이러한 기능성 칩 중 다수는 통상적으로 I/O로 알려진 조밀하게 패키지된 입출력 커넥션을 필요로 한다. 일반적으로 이러한 I/O는 전체 기능 시스템을 완성하기 위해 다른 칩 또는 PCB 보드 아래에 연결해야 한다. 또한, 효율적인 I/O를 위해, 단위면적당 I/O 포인트 수를 늘리기 위해 가능한 한 작고, 소형으로 전기 및 기계적 신뢰성을 높이며, 인터커넥터의 전반적 저항 및 임피던스를 줄이고, 따라서, 신호 전파 지연을 최소화하는 것이 요구된다.
인터포저는 재분배층이 있는 고밀도 I/O 기판으로서 역할을 하는 패키징 플랫폼을 드러냈다. 이는 또한 호환성이 없는 기술의 이종 어셈블리를 동일한 플랫폼상에서 섞여지게 하고 TSV(Through Silicon Vias)와 결합되게 하여, 폼 팩터를 더욱 최적화하기 위한 문을 열게 한다. 인터포저 TSV를 통해 디바이스를 전기적으로 연결하기 위해, 인터포저는 전형적으로 디바이스(예를 들어, IC 및 연결 기판)상의 I/O와 매치하도록 배열된 다수의 솔더볼을 갖는다.
그러나, 오늘날의 기존 인터포저의 잠재성은 연결될 수 있는 장치의 개수에 대한 제한에 직면한다. 예를 들어, 인터포저는 상호연결될 수 있는 부품의 개수가 인터포저 솔더볼과 크기, 피치(전형적인 종래 피치는 약 50㎛ 일 수 있음) 및 높이에 의한 제한에 의해 주로 한정되기 때문에 최종 전자장치의 폼 팩터 및/또는 성능을 제한할 수 있다. 더욱이, 칩의 단위면적당 더 많은 기능에 대한 요구가 날로 증가함에 따라, 단위면적당 더 많은 개수의 I/O 포인트를 가능하게 하기 위해 상호연결 피치의 관점에서 솔더볼의 치수를 줄이게 한다. 상호연결 및 라우팅 경로 이상의 것을 허용하지 않는 기존의 인터포저는 상대적으로 '언스마트(unsmart)'하다. 기존의 기술로 제작된 I/O 포인트 또는 필라는 I/O 치수를 더욱 소형화하고 불량률 문제 및 피로 파괴를 증가시키는 문제도 갖고 있다. 따라서, 전자장치용의 진보된 인터포저와 같이 x, y 및 z의 치수를 감소시키는 자유를 갖는 개선된 연결 인터페이스가 필요하다. 이로 인해 기능성 칩 및 부품을 더욱 스마트하고 매끄러운 어셈블리 플랫폼에 패키징하는 한층 더한 소형화를 설계할 자유를 풀어놓을 수 있는 진보된 웨이퍼 레벨 패키징 플랫폼이 필요하다.
따라서, 종래의 인터포저는 연결을 야기하는 솔더볼 또는 금속재료의 배치로 인해 연결될 수 있는 디바이스 개수의 제한을 제기한다. 이로 인해 상호연결될 수 있는 부품들의 개수가 인터포저 솔더볼 및 그 한계에 의해 설정될 수 있기 때문에 인터포저가 최종 전자장치의 성능을 제한할 수 있음이 야기될 수 있다. 더욱이, 칩의 단위면적당 더 많은 기능에 대한 요구가 날로 증가함에 따라, 단위면적당 더 많은 I/O 포인트 수를 가능하게 하기 위해 상호연결 피치의 관점에서 솔더볼의 치수를 줄일 것이 요구된다.
따라서, 전자장치용의 인터포저와 같은 개선된 연결 인터페이스가 필요하다.
종래 기술의 상술한 단점 및 다른 단점을 고려하여, 본 발명의 목적은 종래 기술의 상기 단점 중 적어도 일부를 완화시키는 어셈블리 플랫폼을 제공하는 것이다.
따라서, 본 발명의 제 1 태양에 따르면, 집적회로와 기판 사이에 인터포저 디바이스로서 배열로 어셈블리 플랫폼을 통해 상기 집적회로와 상기 기판을 상호연결하기 위한 어셈블리 플랫폼으로서, 어셈블리 기판; 상기 어셈블리 기판을 통해 뻗어 있는 복수의 도전성 공도들; 및 상기 어셈블리 기판의 제 1 측면 상에 있고, 각각이 상기 공도들 중 적어도 하나에 도전적으로 연결되며 상기 집적회로 및 상기 기판 중 적어도 하나와 연결하기 위한 연결 위치를 정의하는 적어도 하나의 나노구조 연결 범프를 포함하고; 상기 나노구조 연결 범프 각각은: 상기 어셈블리 기판의 상기 제 1 측면 상에 수직으로 성장되고, 상기 집적회로 및 상기 기판 중 적어도 하나와의 연결을 위해 금속 내에 매립된 복수의 세장형 도전성 나노구조물; 상기 제 1 복수의 나노구조물 내의 각각의 나노구조물에 연결되고 상기 공도들에 연결된 전극; 및 상기 어셈블리 기판의 제 2 측면상에 있는 적어도 하나의 연결 범프를 포함하고, 상기 제 2 측면은 상기 제 1 측면의 맞은편에 있고, 상기 연결 범프는 상기 공도들에 도전적으로 연결되고 상기 집적회로 및 상기 기판 중 적어도 하나와 연결하기 위한 연결 위치들을 정의하는 어셈블리 플랫폼이 제공된다.
도전성 공도는 나노구조물에 도전적으로 연결될 수 있어, 전류가 나노구조물에서 공도로 흐를 수 있다. 더욱이, 어셈블리 기판은 유리하게는 절연 기판일 수 있다. 전극은 나노구조물에 도전적으로 연결되어, 전류가 나노구조물에서 전극으로 흐를 수 있다.
용어 "나노구조 연결 범프"는 연결 범프 자체가 나노 크기여야 함을 의미하는 것이 아니라, 연결 범프가 나노구조를 포함하는 것을 의미한다. 본 발명은 나노구조 연결 범프로서 금속에 매립된 나노구조물을 사용하여 어셈블리 플랫폼이 편리하게 제공될 수 있다는 사실에 기초한다. 어셈블리 기판 상에 나노구조물을 성장시킴으로써, 피치, 즉 나노구조 연결 범프들 사이의 거리가 종래의 연결 범프들에 비해 상당히 감소될 수 있어, 어셈블리 플랫폼 상에 더 많은 입출력 포인트를 가능하게 한다(즉, I/O의 밀도가 증가될 수 있다). 또한, 상호연결된 디바이스(즉, IC 및 기판) 방향으로 인터포저로서의 어셈블리 플랫폼의 높이가 종래의 인터포저에 비해 감소될 수 있으며, 이에 의해 전체 전자 어셈블리의 크기가 감소될 수 있다. 게다가, 어셈블리 플랫폼은 일반적인 집적회로보다 고온에서 처리될 수 있어 더 큰 열 소모비용 윈도우(thermal budget window)를 허용하여 이로써 나노구조물의 구성 및/또는 보다 비용-효율적인 처리에 더 많은 자유를 허용한다. 또한, 어셈블리 플랫폼의 제조는 어셈블리 기판 상에 나노구조물을 성장시킴으로써 상당히 단순화되는데 이는 나노구조물이 가령 전달되거나 그렇지 않으면 추가로 처리되어야할 필요가 없기 때문이다. 추가의 이점은 나노구조물을 기판 또는 전극 상에 직접 성장시킴으로써 나노구조물과 하부 기판 사이의 인터페이스 강도/특성이 개선된다는 것이다. 어셈블리 기판 상에 또는 기판 상에 있는 전극 상에 직접적으로 나노구조물을 성장시키는 또 다른 부가적인 이점은, 나노구조물을 성장시키기 위한 성장 처리 파라미터가 종래의 CMOS 또는 다른 칩 처리 환경을 따를 필요없이 새로운 가능성을 열어준다는 것이다. 더욱이, 성장 처리 파라미터는 상이한 특성을 갖는 나노구조물을 성장시키도록 조정될 수 있다. 이를 통해 성장한 나노구조물의 전기적, 기계적, 광학적 또는 기타 특성을 활용하여 어셈블리 플랫폼에 이익을 줄 수 있다.
성장된 나노구조물의 사용은 나노구조물의 특성을 광범위하게 조정할 수 있게 한다. 예를 들어, 어셈블리 플랫폼의 높이는 나노구조물의 성장 높이를 맞춤화함으로써 조절할 수 있다. 이러한 장점은 본질적으로 모든 x, y 및 z 방향으로 제어될 나노구조 범프의 크기 제어를 풀게 할 수 있다.
나노구조물은 바람직하게는 나노구조 연결 범프에 금속 도전 특성을 제공한다. 나노구조물은 유리하게는 탄소 나노 튜브, 탄소 나노 파이버 또는 카바이드 유도 탄소 나노구조물과 같은 탄소 나노구조물일 수 있다. 추가로 또는 대안으로, 나노구조물은 유리하게는 금속 나노구조물일 수 있다. 세장형 나노구조물은 나노 와이어, 나노 위스커 또는 나노 튜브의 형태일 수 있다.
나노구조물이 기판 상에 성장한다는 것은 나노구조물이 기판 상에 또는 기판 상에 배치된 전극 상에 직접 성장될 수 있는 것으로 해석되어야 한다. 전극은 나노구조물을 성장시키기 전에 어셈블리 기판 상에 증착된다. 따라서, 다양한 실시예에 따르면, 전극은 어셈블리 기판과 제 1 복수의 도전성 나노구조물 내의 각각의 나노구조물 사이에 배치될 수 있다. 이들 실시예에서, 제 1 복수의 나노구조물 내의 나노구조물은 기판 상의 전극, 즉 기판 상의 도전성 전극으로부터 성장될 수 있다. 요약하면, 나노구조물은 기판 상에 배치된 전극으로부터 성장될 수 있다.
실시예에 따르면, 어셈블리 플랫폼은 상기 어셈블리 기판 상에 도체 패턴을 더 포함할 수 있고, 상기 도체 패턴은 적어도 하나의 공도에 도전적으로 연결되고 나노구조 연결 범프를 작어도 하나의 공도에 연결시켜 상기 나노구조 연결 범프가 상기 어셈블리 기판의 제 2 측면에 있는 연결 범프에 전기적으로 연결된다.
다른 실시예에서, 전극은 도체 패턴의 일부이다.
실시예에 따르면, 상기 나노구조 연결 범프의 복수의 세장형 나노구조물 및 금속 양은 상기 금속이 상기 복수의 세장형 나노구조물에 의해 상기 연결 위치 내에 유지되도록 구성될 수 있다. 따라서, 나노구조물은 금속이 나노구조 연결 범프에 의해 정의된 연결 위치로부터 벗어나는 것을 방지하는 모세관 힘을 야기하도록 배열될 수 있다. 가령 어셈블리가 IC 또는 기판에 접합될 때 벗어나는 것이 방지될 수 있다. 이 때, 연결 범프의 금속은 액체 상태일 수 있다. 모세관 힘은 소수의 공극을 갖는 연결 범프를 획득하는데 더 기여할 수 있다. 또한, 나노구조물이 있으므로 인해 연결 범프 결합을 생성하는데 드는 금속양을 줄일 수 있다.
실시예에 따르면, 상기 나노구조 연결 범프의 복수의 세장형 나노구조물은 액체 상태에 있을 때 금속이 상기 복수의 세장형 나노구조물에 의해 야기된 모세관 힘에 의해 상기 연결 위치 내에서 유지되도록 조밀하게 배열된다.
또 다른 실시예에 따르면, 제 1 측면상의 2개의 인접한 나노구조 연결 범프 사이의 피치는 제 2 측면상의 2개의 인접한 연결 범프 사이의 피치와 다르며, 상기 제 1 측면상의 2개의 나노구조 연결 범프 각각은 각각의 공도를 통해 상기 제 2 측면상의 각각의 인접한 연결 범프에 연결된다. 다시 말하면, 어셈블리 플랫폼은 일측에서 타측으로 연결 범프의 팬-아웃을 제공하도록 배열될 수 있다. 이 실시예에서, 제 1 측상의 제 1 나노구조 연결 범프는 제 2 측상의 제 1 연결 범프와 상호연결되고, 제 1 측상의 제 2 나노구조 연결 범프는 제 2 측상의 제 2 연결 범프와 상호연결되며, 제 1 측상의 피치는 제 2 측상의 피치와 다르다.
일 실시예에서, 상기 제 1 측면상의 2 개의 인접한 나노구조 연결 범프 사이의 피치는 상기 제 2 측면상의 2 개의 인접한 연결 범프 사이의 피치보다 작다.
실시예에 따르면, 상기 어셈블리 기판의 제 2 측면상의 상기 적어도 하나의 연결 범프는 나노구조 연결 범프(들)이다. 다시 말하면, 어셈블리의 제 2 측상의 연결 범프는 나노구조 연결 범프일 수 있고 따라서 나노구조물을 포함한다.
실시예에 따르면, 상기 나노구조 연결 범프의 높이는 상기 세장형 도전성 나노구조물의 성장 높이에 의해 제어될 수 있다.
실시예에 따르면, 어셈블리 플랫폼은 어셈블리 기판의 제 1 측면 상에 수직으로 성장된 제 2 복수의 세장형 나노구조물을 더 포함할 수 있다. 상기 제 2 복수의 세장형 나노구조물은 상기 제 1 복수의 세장형 나노구조물과는 다른 기능들로 구성될 수 있다. 상기 제 2 복수의 세장형 나노구조물은 IC로부터 열을 어셈블리 기판에 방출하도록 구성될 수 있으며, 이에 의해 예를 들어 제 2 복수의 세장형 나노구조물을 포함한 전자 어셈블리의 열 소산을 개선하는 역할을 한다. 상기 제 2 복수의 세장형 나노구조물은 IC를 기계적으로 지지하여, 예를 들어, IC에 의해 가해지는 나노구조물 연결 범프에 대한 스트레스를 완화시키도록 구성될 수 있다. 제 2 복수의 나노구조물은 열팽창 계수의 미스매치를 감소시키도록 구성될 수 있다. 따라서, 나노구조물은, 가령, IC 또는 기판의 열팽창에 대한 응답으로서 굴곡해 약간의 미스매치 허용오차가 있다. 제 2 복수의 나노구조물은 정렬 마크로서 배열되거나 광기능(예를 들어, 광흡수성 흑체물질, 주파수 의존/민감성 요소)을 가질 수 있다. 제 2 복수의 나노구조물은 광학적 상호연결 또는 웨이브가이드으로서 기능하도록 인공 광결정을 모방하는 구조물을 생성하기 위해 규칙적인 어레이로 배열될 수 있다. 기능성 제 2 복수의 나노구조물을 제조하기 위해, 이들은 실시예 설계 및 기능에 따라 인터포저상의 임의의 위치에 성장되도록 설계될 수 있다.
본 발명의 실시예에 따르면, 상기 제 2 복수의 나노구조물은 상기 어셈블리 구조의 개구부에서 성장되어, 상기 제 2 복수의 나노구조물이 상기 개구부의 바닥부로부터 상기 어셈블리 기판의 제 2 측면의 표면 위로 뻗어 있다. 개구는 기판 상에 오목부의 형태로 있을 수 있다.
또 다른 실시예에서, 어셈블리 플랫폼은 상기 어셈블리 기판의 상기 제 2 측상에 수직으로 성장된 제 2 복수의 세장형 나노구조물을 더 포함할 수 있다.
또한, 제 2 복수의 나노구조물이 제 2 측면 상에서 성장되는 경우, 제 2 복수의 나노구조물은 상기 어셈블리 구조의 개구부에서 성장될 수 있으며, 이에 의해 상기 제 2 복수의 나노구조물은 상기 개구의 바닥부에서 어셈블리 기판의 제 2 측면의 표면까지 뻗어 있다.
제 2 측면 상에 제 2 복수의 나노구조물을 갖는 이점은 제 1 측면 상에 제 2 복수의 나노구조물을 갖는 상술한 이점과 유사하다.
더욱이, 제 2 복수의 나노구조물은 어떤 측면에 성장되었는지 무관하게 금속 또는 폴리머로 코팅되거나 금속 또는 폴리머에 매립될 수 있다. 코팅은 나노구조물 상의 코팅 재료로 된 컨포멀층 또는 적어도 근사한 컨포멀층으로 이해해야 한다.
본 발명의 또 다른 태양으로, 제 2 복수의 나노구조물은 금속층(들) 상에 성장할 수 있고, 폴리머 또는 유전체 또는 전해질 물질의 컨포멀(conformal) 또는 논컨포멀(non-conformal) 필름층으로 코팅될 수 있다. 일부 실시예에서, 폴리머 또는 유전체 또는 전해질 물질의 필름이 첨가되기 전에 코팅으로서 개선된 도전성을 위해 금속의 다른 층이 나노구조물에 첨가된다. 제 2 복수의 나노구조물상의 코팅 필름은 금속-나노구조물-유전체/전해질-금속 구성을 형성하기 위해 추가의 금속 필름 층으로 더 코팅될 수 있다. 이러한 구성에서, 전해질은 고체상태 전해질의 형태 또는 졸-겔 전해질의 형태일 수 있다. 이러한 금속-나노구조물-유전체/전해질-금속 구성은 금속-나노구조물-유전체/전해질-금속 구성의 최하부 및 최상부 금속층을 통해 금속 라인을 거쳐 어셈블리 플랫폼의 다른 부분과 연결될 수 있다. 이러한 방식으로, 제 2 복수의 나노구조물은 어셈블리 플랫폼 상에 기능적 로컬 에너지 저장 장치(들) 또는 캐패시터(들)를 형성하도록 제공할 수 있다.
본 발명의 실시예에 따르면, 제 2 복수의 나노구조물은 적어도 하나의 나노구조물 연결 범프를 둘러싸면서 성장할 수 있다. 다시 말해서, 제 2 복수의 나노구조물은 나노구조물 연결 범프의 둘레 주위에 배치될 수 있다. 이러한 방식으로, 제 2 복수의 나노구조물은 어셈블리 기판 및/또는 IC 사이에 개선된 기계적 지지를 제공할 수 있다.
본 발명의 일 실시예에 따르면, 제 2 복수의 나노 구조물은 오목한 어셈블리 구조로부터 성장될 수 있다.
본 발명의 제 2 태양에 따르면, 상기 실시예들 중 어느 하나에 따른 어셈블리 플랫폼을 포함하고, 집적회로 및 기판 및/또는 제 2 집적회로를 더 포함하며, 상기 집적회로 및 상기 기판 및/또는 상기 제 2 집적회로는 어셈블리 플랫폼을 통해 상호연결되는 전자 어셈블리가 제공된다.
일실시예에서, 전자 어셈블리는 보호 폴리머 플라스틱 기반의 하우징을 더 포함할 수 있으며, 어셈블리 플랫폼, 집적회로 및 기판은 하우징에 의해 오버몰딩된다. 이러한 방식으로, 전자 어셈블리의 집적회로 및 다른 전기 구성요소들은, 예를 들어, 습기, 햇빛, 먼지 등 또는 집적회로에 적합하지 않은 임의의 다른 외부 환경으로부터 보호된다. 상기 하우징은 에폭시 또는 수지로 구성될 수 있다.
본 발명의 제 2 태양을 통해 얻어진 다른 실시예 및 효과는 본 발명의 제 1 태양에 대해 상술한 바와 대체로 유사하다.
본 발명의 제 3 태양에 따르면, 집적회로와 기판 간의 배열로 어셈블리 플랫폼을 통해 제 1 집적회로와 기판을 상호연결시키기 위한 어셈블리 플랫폼 제조방법으로서, 상기 방법은: 상기 어셈블리 기판을 통해 뻗어 있는 복수의 도전성 공도들을 갖는 어셈블리 기판을 제공하는 단계; 상기 어셈블리 기판 상에 적어도 제 1 복수의 도전성 세장형 나노구조물을 형성하는 단계; 금속 내의 상기 제 1 복수의 도전성 나노구조물에 각 나노구조물을 매립하는 단계와, 이로써 상기 제 1 복수의 도전성 세장형 나노구조물 및 상기 금속은 상기 공도에 도전적으로 연결되고 상기 집적회로와 상기 기판 중 적어도 하나와 연결하기 위한 연결 위치를 정의하는 나노구조 연결 범프를 형성하는 단계; 및 상기 어셈블리 기판의 제 2 측면 상에 금속을 포함한 연결 범프를 형성하는 단계를 포함하고, 상기 제 2 측면은 제 1 측면의 맞은편에 있으며, 상기 연결 범프는 상기 공도들에 도전적으로 연결되고 상기 집적회로 및 상기 집적회로 중 적어도 하나와 연결하기 위한 연결 위치들을 정의하는 어셈블리 플랫폼 제조방법이 제공된다.
이는 상호연결로서 연결들이 기능하도록 처리 관점에서 적절한 경우 층들 사이에 절연체를 생성시키는데 필요한 곳에 절연층(들)이 제공될 수 있다는 것이 더 제공된다. 이는 공도 재료가 기판에 확산되는 것을 방지하기 위해 공도에 대한 확산 배리어(들)가 제공될 수 있다는 것이 더 제공된다.
본 발명의 실시예에 따르면, 상기 적어도 하나의 제 1 도전성 세장형 나노구조물을 형성하는 단계는: 상기 어셈블리 기판 상에 패턴화된 촉매층을 제공하는 단계; 및 상기 촉매층으로부터 상기 제 1 복수의 도전성 나노구조물에서 각각의 나노구조물을 성장시키는 단계를 포함할 수 있다.
본 발명의 실시예에 따르면, 상기 적어도 하나의 제 1 도전성 세장형 나노구조물을 형성하는 단계는: 상기 어셈블리 기판 상에 패턴화된 촉매층을 제공하는 단계; 및 상기 촉매층으로부터 상기 제 1 복수의 도전성 나노구조물에서 각각의 나노구조물을 성장시키는 단계를 포함할 수 있고, 촉매층의 일부가 나노구조물에 균질하게 잘 섞일 수 있다. 따라서, 촉매 중 적어도 일부가 나노구조물에 있을 수 있다.
본 발명의 실시예에 따르면, 상기 적어도 하나의 제 1 도전성 세장형 나노구조물을 형성하는 단계는: 기판의 상부 표면 상에 도전성 보조층을 증착하는 단계; 상기 도전성 보조층 상에 촉매의 패턴화층을 증착시키는 단계; 촉매층 상에 하나 이상의 나노구조물을 성장시키는 단계; 및 하나 이상의 나노구조물 사이 및 주위의 도전성 보조층을 선택적으로 제거하는 단계를 포함할 수 있다.
본 발명의 실시예에 따르면, 보조층은 비도전성 보조층이다.
본 발명의 실시예에 따르면, 촉매층은 증착된 후에 패턴화된다.
일 실시예에서, 어셈블리 기판은 상부면과 함께 같이 확장되며 도전 보조층에 의해 덮이는 금속 하부층을 더 포함할 수 있다.
복수의 나노구조물을 성장시키는 단계는 전극의 평균 입자 크기와 다른 평균 입자 크기를 갖는 입자를 포함하는 촉매층을 전극에 증착시켜, 하부층 및 촉매층을 포함한 스택층을 형성하는 단계; 나노구조물이 형성될 수 있는 온도로 상기 스택층을 가열해 반응물이 상기 촉매층과 접촉하도록 반응물을 포함하는 가스를 제공하는 단계를 포함하는 방법을 이용해 실행될 수 있다.
촉매층이 증착, 스퍼터링, 전기 주조, ALD, CVD, 무전해 도금 등과 같은 임의의 적합한 방식으로 또는 촉매 재료를 가공 또는 증착하기 위해 이용가능한 임의의 다른 적절한 방법으로 제공될 수 있다. 촉매층은 촉매 입자의 스핀 코팅 또는 스프레이 코팅을 통해 촉매 입자의 형태로 제공될 수 있다. 촉매 입자는 나노구조물 성장에 적합한 단일 금속입자 또는 아마도 폴리머 코팅된 금속입자 또는 아마도 바이메탈 입자일 수 있다.
일 실시예에서, 금속재료를 매립하는 단계는: 금속이 액화되도록 열 또는 압력 또는 열 및 압력의 조합을 가하는 단계; 및 복수의 나노구조물이 상기 금속에 의해 매립되도록 상기 나노구조물과 접촉시 상기 금속을 응고시키는 단계를 포함할 수 있다.
일 실시예에서, 액화된 금속은 복수의 나노구조물에 의해 야기된 모세관 힘에 의해 상기 복수의 나노구조물에 도입될 수 있다.
본 발명의 다양한 실시예에 따른 방법 단계들은 반드시 어떤 특정 순서로 실행될 필요가 없음을 알아야 한다.
전극 또는 도전 패턴은 포토리소그래피, 스퍼터링, 증착, 전기 주조, ALD, CVD, 전기 주조, 무전해 도금 등의 임의의 적합한 방식으로 또는 도전성 재료를 처리 또는 증착하기 위해 이용 가능한 임의의 다른 적절한 방법으로 제공될 수 있다.
본 발명의 제 3 태양를 통해 얻어진 다른 실시예 및 효과는 본 발명의 제 1 및 제 2 태양에 대해 상술한 바와 대체로 유사하다.
상기 실시예들 중 어느 하나에 따른 어셈블리 플랫폼을 포함하고 집적회로, 개별 구성요소들(예를 들어, 저항, 커패시터, 수퍼 패시터, 에너지 저장소자, 인덕터 등) 및 기판을 포함하는 칩을 더 포함하는 전자 어셈블리가 더 제공되며, 상기 집적회로 및 상기 기판은 집적회로가 ASIC, 메모리 구성요소, FPGA, μ-컨트롤러, CPU, GPU, 트랜시버, 센서, RFID 등 중 어느 하나일 수 있는 어셈블리 플랫폼을 통해 또는 기능적 시스템을 만들기 위한 이들의 임의의 조합을 통해 상호연결된다. 다른 측면에서, 이러한 어셈블리 시스템은 상기 시스템이 특정 애플리케이션에 기능적으로 적합하도록 외부 프로그래밍 툴을 통해 프로그래밍 언어를 사용하여 컴퓨터 프로그래밍되거나 다시 프로그래밍된다.
집적회로와 기판 사이에 인터포저 디바이스로서의 배열로 어셈블리 플랫폼을 통해 상기 집적회로와 상기 기판을 상호연결하기 위한 어셈블리 플랫폼으로서, 어셈블리 기판; 상기 어셈블리 기판을 통해 뻗어 있는 복수의 도전성 공도들; 및 상기 어셈블리 기판의 제 1 측면 상에 있고, 각각이 상기 공도들 중 적어도 하나에 도전적으로 연결되며 상기 집적회로 및 상기 기판 중 적어도 하나와 연결하기 위한 연결 위치를 정의하는 적어도 하나의 나노구조 연결 범프를 포함하고, 상기 나노구조 연결 범프 각각은: 상기 어셈블리 기판의 상기 제 1 측면 상에 수직으로 성장된 복수의 세장형 도전성 나노구조물, 제 1 복수의 나노구조물에 있는 각각의 나노구조물에 연결되고 상기 공도들에 연결된 전극; 및 상기 어셈블리 기판의 제 2 측면상에 있는 적어도 하나의 연결 범프를 포함하고, 상기 제 2 측면은 상기 제 1 측면의 맞은편에 있고, 상기 연결 범프는 상기 공도들에 도전적으로 연결되고 상기 집적회로 및 상기 기판 중 적어도 하나와 연결하기 위한 연결 위치들을 정의하는 어셈블리 플랫폼이 더 제공된다.
집적회로와 기판 사이에 인터포저 디바이스로서의 배열로 어셈블리 플랫폼을 통해 상기 집적회로와 상기 기판을 상호연결하기 위한 어셈블리 플랫폼으로서, 어셈블리 기판; 상기 어셈블리 기판을 통해 뻗어 있는 복수의 도전성 공도들; 및 상기 어셈블리 기판의 제 1 측면 상에 있고, 각각이 상기 공도들 중 적어도 하나에 도전적으로 연결되며 상기 집적회로 및 상기 기판 중 적어도 하나와 연결하기 위한 연결 위치를 정의하는 적어도 하나의 나노구조 연결 범프를 포함하고, 상기 나노구조 연결 범프 각각은: 상기 어셈블리 기판의 상기 제 1 측면 상에 수직으로 성장된 복수의 세장형 도전성 나노구조물; 상기 제 1 복수의 나노구조물에 있는 각각의 나노구조물에 연결되고 상기 공도들에 연결된 전극; 및 상기 어셈블리 기판의 제 2 측면상에 있는 적어도 하나의 나노구조 연결 범프를 포함하고, 상기 제 2 측면은 상기 제 1 측면의 맞은편에 있고, 상기 나노구조 연결 범프는 상기 공도들에 도전적으로 연결되고 상기 집적회로 및 상기 기판 중 적어도 하나와 연결하기 위한 연결 위치들을 정의하는 어셈블리 플랫폼이 더 제공된다.
연결이 상호연결부로서 기능하도록 처리의 관점에서 적절한 경우 층들 사이에 절연체를 생성시키는데 필요한 곳에 절연층(들)이 제공될 수 있음이 더 제공된다. 공도 재료가 기판에 확산되는 것을 방지하기 위해 공도에 대한 확산 배리어(들)가 제공될 수 있음이 더 제공된다.
본 발명의 내용에 포함됨.
본 발명의 예시적인 실시예를 도시한 첨부도면을 참조로 본 발명의 이들 및 다른 태양을 보다 상세하게 설명한다.
도 1은 본 발명의 예시적인 실시예에 따른 어셈블리 플랫폼을 포함하는 전자 어셈블리를 개략적으로 도시한 것이다.
도 2a 내지 도 4e는 도 1의 어셈블리 플랫폼의 상이한 실시예를 개략적으로 도시한 것이다.
도 5는 본 발명의 일 실시예에 따른 전자 어셈블리를 개략적으로 도시한 것이다.
도 6은 본 발명의 일 실시예에 따른 방법 단계들의 흐름도이다.
도 7은 본 발명의 일 실시예에 따른 방법 단계들의 흐름도이다.
도 8은 예시적인 어셈블리 플랫폼을 개략적으로 도시한 것이다.
도 9a는 집적회로 또는 기판을 갖는 어셈블리 플랫폼을 조립하는 것을 개략적으로 도시한 것이다.
도 9b는 본 발명의 일 실시예에 따른 방법 단계들의 흐름도이다.
도 10은 예시적인 어셈블리 플랫폼을 개략적으로 도시한 것이다.
도 11a 및 도 11b는 나노구조 연결 범프의 형성을 개념적으로 도시한 것이다.
도 1은 본 발명의 예시적인 실시예에 따른 어셈블리 플랫폼을 포함하는 전자 어셈블리를 개략적으로 도시한 것이다.
도 2a 내지 도 4e는 도 1의 어셈블리 플랫폼의 상이한 실시예를 개략적으로 도시한 것이다.
도 5는 본 발명의 일 실시예에 따른 전자 어셈블리를 개략적으로 도시한 것이다.
도 6은 본 발명의 일 실시예에 따른 방법 단계들의 흐름도이다.
도 7은 본 발명의 일 실시예에 따른 방법 단계들의 흐름도이다.
도 8은 예시적인 어셈블리 플랫폼을 개략적으로 도시한 것이다.
도 9a는 집적회로 또는 기판을 갖는 어셈블리 플랫폼을 조립하는 것을 개략적으로 도시한 것이다.
도 9b는 본 발명의 일 실시예에 따른 방법 단계들의 흐름도이다.
도 10은 예시적인 어셈블리 플랫폼을 개략적으로 도시한 것이다.
도 11a 및 도 11b는 나노구조 연결 범프의 형성을 개념적으로 도시한 것이다.
본 발명의 상세한 설명에서, 어셈블리 플랫폼의 다양한 실시예는 주로 집적회로와 기판 사이에 인터포저 디바이스로서 배열된 어셈블리 플랫폼을 참조하여 설명된다. 그러나, 이는 어셈블리 플랫폼이 임의의 2가지 유형의 전기 구성요소, 예를 들어, 다이, 실리콘 칩, 집적회로, 아날로그 및/또는 디지털 회로 등을 상호연결하도록 배열될 수 있는 것을 동등하게 잘 포함한 본 발명의 범위를 결코 제한하지 않는다는 것을 주목해야 한다. 이러한 어셈블리 플랫폼은 이종의 집적 가능성을 갖도록 할 수 있다.
도 1은 기판, 여기서는 단순화된 인쇄회로기판(PCB)(2), 집적회로(IC)(3) 및 본 발명의 예시적인 실시예에 따른 인터포저 디바이스로서 배열된 어셈블리 플랫폼(4))을 포함한 전자 어셈블리(1)를 개략적으로 도시한 것이다. 본 발명의 PCB는 PCB 기판(7) 상에 형성된 PCB 연결패드(6)를 포함하고, IC(3)는 IC 연결패드(9)를 포함한다. 도 1에 개략적으로 도시된 바와 같이, IC 연결패드(9) 사이의 간격은 PCB 연결패드(6) 사이 간격보다 상당히 더 작다. 도 1의 어셈블리 플랫폼(4)은 어셈블리 기판(11), 상기 어셈블리 기판(11)을 통해 뻗어 있는 복수의 공도들(12), 및 도체 패턴(13)을 포함한다.
도체 패턴(13)은 공도(12) 및 어셈블리 기판(11)의 제 1 측면(14)상의 나노구조 연결 범프(15)에 도전적으로 연결된다. 도체 패턴을 일반적으로 재분배층(RDL)이라 한다. 나노구조 연결 범프(15)는 이 예시적인 실시예에서 IC(3)와의 연결을 위한 연결 위치를 정의하도록 구성된다. 어셈블리 플랫폼(4)의 제 1 측면(14)과 반대측의 제 2 측면(19)에는, 공도(12)에 도전적으로 연결되고 PCB(2)에 대한 연결 위치를 정의하는 연결 범프(17)가 있다. 다시 말하면, 도체(13)는 IC 연결패드(9)에 연결을 위해 나노구조 연결 범프(15)인 제 1 범프세트로부터 공도(12)로 뻗어 있고, 공도는 여기서 PCB 연결패드(6)에 연결하기 위한 제 2 연결 범프세트(17)와 함께 어셈블리 기판(11)을 통해 직접 연결된다. 제 2 범프세트(17) 세트는 나노구조 연결 범프 또는 종래의 연결 범프, 가령 금속 범프일 수 있다.
나노구조 연결 범프(15)는 각각 어셈블리 기판의 제 1 측면 상에 수직 성장된 복수의 세장형 도전성 나노구조물(25) 및 상기 나노구조물을 내장한 금속을 포함한다. 이들 구조는 도 1에 명시적으로 도시되지는 않았으나, 도 2a 내지 도 4b 및 도 11을 참조로 아래에서 보다 상세하게 설명할 것이다.
인쇄회로기판(2)은 다른 어셈블리 플랫폼(4)으로 대체될 수 있음에, 즉, 특정 애플리케이션에 의해 요구되는 경우 몇몇 어셈블리 플랫폼이 적층될 수 있음에 유의해야 한다.
도 2a는 본 발명의 일 실시예에 따른 어셈블리 플랫폼(4)의 적어도 일부의 개략적인 횡단면도이다. 도 2a에서, 어셈블리 기판(11)의 제 1 측면(14)으로부터 제 2 측면(19)까지 어셈블리 기판(11)을 통해 뻗어 있되는 다수의 공도(12)를 갖는 어셈블리 기판(11)이 도시되어 있다. 공도(12)에 도전적으로 연결된 도체 패턴(13)이 또한 도시되어 있다. 도체 패턴은 전극을 포함할 수 있으나, 이 실시예에서 전극은 도체 패턴(13)의 일부이다. 기판(11)의 제 1 측면(14)에는, 금속(29)에 매립된 복수의 나노구조물(25)이 있어, 나노구조 연결 범프(15)를 함께 형성한다. 나노구조 연결 범프(15)는, 예를 들어, IC(3)와 연결을 위한 연결 위치를 정의한다. 도전성 나노구조물(25)은 어셈블리 기판(11)의 제 1 측면(11) 상에 수직으로 성장된 세장형 나노구조물이다. 일 실시예에서, 도전성 나노구조물(25)은 탄소 나노구조물이다. 또 다른 실시 태양에서, 나노구조물은 금속 나노구조물, 예를 들어, 나노 튜브, 나노 파이버, 나노 위스커 또는 나노 와이어이다. 인터포저 기판(11)의 제 2 측면(19)에는 또한 공도(12)와 연결된 연결 범프(17)가 있다. 제 2 측면(19)상의 연결 범프(17)는 예를 들어, PCB(2)에 대한 연결 지점을 정의한다. 제 2 측면(19)상의 연결 범프(17)는 도 2a에 개략적으로 도시된 바와 같이 나노구조물 없이 금속으로 제조될 수 있거나, 대안으로 제 2 측면(19)상의 연결 범프(17)는 도 2b에 도시된 바와 같이 제 1 측면(11) 상의 연결 범프와 같은 나노구조 연결 범프일 수 있다. 도 2a와 도 2b 간의 유일한 차이점은 도 2b의 제 2 측면(19)상의 연결 범프가 매립된 나노구조물을 갖지 않는 금속 연결 범프(17) 대신에 나노구조 연결 범프(15)인 점이다. 더욱이, 금속 연결 범프와 나노구조 연결 범프의 조합도 또한 가능한다.
도 3을 참조하면, IC(3)와 어셈블리된 어셈블리 플랫폼(4)이 개략적으로 도시되어 있다. 어셈블리 플랫폼(4)은 도 2a에 도시된 것일 수 있다. IC(3)는 나노구조 연결 범프의 금속에 적당히 가열 또는 가압 또는 이들의 조합에 의해 금속을 용융시키고, 연이어 금속을 응고시킴으로써 나노구조 연결 범프(15)가 연결된 연결 단자(31)를 포함한다, 더욱이, 연결 단자(31)는 인터포저 디바이스(4)와 IC(3) 사이의 전기 연결을 개선하기 위해 소위 언더범프 야금요소(21)를 포함한다. 나노구조 연결 범프(15)는 도 3에 도시된 바와 같이 외부면에 약간 오목하게 될 수 있다. 이는 금속(29)이 나노구조 연결 범프(15)로부터 빠져 나올 수 없도록 나노구조물(25)의 개수 또는 양에 대한 금속(29)의 양 간의 적절한 비율을 통해 달성된다. 그러나, 오목한 표면이 바람직하나, 볼록한 외부면도 나노구조 연결 범프(15)의 기능에 손상을 주지 않는다. 또한, IC(3)상에는 언더범프 야금요소(21)와 다소 중첩되는 절연 재료층(20)이 있어, 어셈블리 기판(11)상의 단락을 방지한다. 절연층(20)과 어셈블리 기판(11) 사이의 갭은 예시용이며 실제로는 갭이 없음에 유의하라.
도 4a를 참조하면, 본 발명의 또 다른 실시예가 개략적으로 도시되어 있다. 도 4에는, 어셈블리 기판(11)의 제 1 측면(14) 상에 수직으로 성장된 제 2 복수의 세장형 나노구조물(41)이 있는 점에서 도 2a의 어셈블리 플랫폼(4)과 다른 어셈블리 플랫폼(4)이 도시되어 있다. 제 2 복수의 세장형 나노구조물은 어셈블리 기판(11) 상에 직접 성장된 탄소 나노구조일 수 있거나 또는 전극(미도시)에 성장될 수 있다. 제 2 복수의 세장형 나노구조물(25)은 또한 금속 나노 튜브, 나노 위스커 또는 나노 와이어일 수 있다. 더욱이, 제 2 복수의 나노구조물(25)은 금속 내에 매립되지 않는다. 제 2 복수의 나노구조물(25)은 몇몇 상이한 목적을 제공할 수 있는데, 예를 들어 제 2 복수의 나노구조물(25)은 IC(3)로부터 어셈블리 기판(11)으로 열을 방출하여 이로써 전자장치(1)의 열 발산을 개선하도록 구성될 수 있다. 제 2 예로, 제 2 복수의 나노구조물(25)은 IC(3)를 기계적으로 지지하도록 구성되어, 이로써, 가령, IC(3)가 가한 나노구조 연결 범프(15)상의 스트레스를 완화시킨다. 제 3 예에서, 제 2 복수의 나노구조물(25)은 열팽창계수(CTE)의 불일치를 감소시키도록 구성된다. 따라서, 나노구조물(25)은, 예를 들어, IC(3)의 열팽창에 대한 응답으로서 굴곡되므로, 어느 정도의 미스매치 허용오차가 있게 된다. 제 2 복수의 나노구조물(25)은 또한 정렬 마크로서 기능하거나 광학 기능(예를 들어, 광흡수성 흑체물질, 주파수 의존/민감성 요소)을 가질 수 있다. 제 2 복수의 나노구조물은 광학적 상호연결 또는 웨이브가이드로서 기능하도록 인공 광결정을 모방하는 구조물을 생성하기 위해 규칙적인 어레이로 배열될 수 있다. 기능성 제 2 복수의 나노구조물을 제조하기 위해, 이들은 실시예 설계 및 기능에 따라 인터포저상의 임의의 위치에 성장되도록 설계될 수 있다. 본 발명의 일 실시예에 따르면, 제 2 복수의 나노구조물은 적어도 하나의 나노구조 범프를 둘러싸면서 성장될 수 있다. 더욱이, 제 2 복수의 나노구조물은 오목한 어셈블리 구조로부터 성장될 수 있다.
도 4b에 개략적으로 도시된 또 다른 실시예에서, 제 2 복수(41)의 나노구조물(25)이 어셈블리 플랫폼(11)의 개구(43) 내에 배치되어 성장되었다. 개구는 제 2 복수의 나노구조물이 수직으로 성장된 바닥부(42)를 갖는다. 제 2 복수의 나노구조물(25)은 개구부로부터 제 1 측면(14)의 표면 위로 뻗어 있다. 따라서, 제 2 복수의 나노구조물(25)은, 예를 들어, 도 3에 도시된 바와 같이 나노구조 연결 범프와 접합될 때의 IC와 물리적 접촉을 할 것이다. 이런 식으로, 개구(43)에 배치될 경우 제 2 복수의 나노구조물(25)은 가령 기판(11)에 열을 보다 효율적으로 전달할 수 있다.
도 4c 내지 도 4d에 추가 실시예가 도시되어 있으며, 도 4a-4b와의 차이점은 제 2 복수의 나노구조물이 어셈블리 기판(11)의 제 2 측면(19) 상에 배치된다는 것이다. 추가로, 그리고 도 4e에 예시된 바와 같이, 제 2 복수의 나노구조물(41)은 또한 금속 또는 폴리머 물질로 코팅되거나 매립될 수 있다. 도시되지는 않았으나, 코팅되거나 매립된 복수의 제 2 나노구조물은 개구부(42)에 배치될 수 있다. 도 4a-d의 제 2 복수의 나노구조물은 어셈블리 기판(11) 상에 또는 상기 어셈블리 기판(11) 상에 배치된 전극(도미시) 상에 직접 성장될 수 있다.
다시 도 1 및 또한 도 2c를 참조하면, 제 1 측면(14)상의 2개의 인접한 나노구조 연결 범프들(15a, 15b) 사이의 피치(p1)(도 1에 미도시)는 제 2 측면(19)상의 2개의 인접한 나노구조 연결 범프들(17a, 17b) 사이의 (도 3 및 도 2c에도 또한 도시된) 피치(p2)와 다르다. 또한 도시된 바와 같이, 나노구조 연결 범프(15a)는 공도 및 도전성 패턴(13)을 통해 연결 범프(17a)에 연결된다. 마찬가지로, 나노구조 연결 범프(15b)는 공도 및 도전성 패턴(13)을 통해 연결 범프(17b)에 연결된다. 이는 또한 팬-아웃 구성으로 설명될 수 있으므로, 인터포저 디바이스의 일측상의 피치가 다른 측보다 작다. 이 예에서, 제 1 측면(14)상의 피치(p1)는 제 2 측면(19)상의 피치(p2)보다 작다.
이제 도 5를 참조하면, 본 발명의 실시예에 따른 전자 어셈블리(50)가 개략적으로 도시되어 있다. 전자 어셈블리(50)는 도 1 내지 도 4 중 어느 하나를 참조하여 상술한 바와 같은 어셈블리 플랫폼(4)을 포함한다. 도 5에서, 어셈블리 플랫폼(50)은 상술한 바와 같이 공도 및 나노구조 범프(미도시)를 통해 집적회로(3)를 상호연결하도록 배치된다. 단지 7개의 IC 만이 여기에 도시되어 있으나, 임의의 개수의 IC가 어셈블리 플랫폼(4)에 맞기 만하면 어셈블리 플랫폼(4)을 사용하여 상호연결될 수 있다. 또한, 전자 어셈블리는 어셈블리 플랫폼(4)과 IC(3)를 덮은 오버몰딩된 하우징 형태의 하우징(52)을 포함한다. 물론, 어셈블리 플랫폼(4)과 IC(3)는 하우징(52)의 외부로부터 연결될 수 있도록 연결 포트(미도시)가 있다. 하우징(52)은 에폭시 또는 수지로 구성될 수 있다.
도 6은 본 발명의 일 실시예에 따른 어셈블리 플랫폼을 제조하기 위한 방법 단계들을 도시한 흐름도이다. 제 1 단계(S602)에서, 어셈블리 기판은 상기 어셈블리 기판을 통해 뻗어 있는 복수의 도전성 공도들을 구비하여 제공된다. 이어서, 어셈블리 기판 상에 적어도 제 1 복수의 도전성 세장형 나노구조물을 형성한다(S604). 제 1 복수의 도전성 세장형 나노구조물은 어셈블리 플랫폼상의 연결 위치를 정의하도록 구성된다. 단계(S606)에서, 금속 내의 제 1 복수의 도전성 나노구조물 내에 각각의 나노구조물을 매립함으로써, 제 1 복수의 도전성 세장형 나노구조물 및 금속이 공도에 도전적으로 연결되고 적어도 하나의 집적회로 및 기판과 연결을 위해 연결 위치를 정의한 나노구조 연결 범프를 형성한다. 어셈블리 기판의 다른 측면상의 연결을 가능하게 하기 위해, 어셈블리 기판의 제 2 측면 상에 금속을 포함한 연결 범프를 형성하고(S608), 상기 제 2 측면은 제 1 측면에 대향하며, 연결 범프는 공도에 도전적으로 연결되며, 상기 집적회로 및 상기 기판 중 적어도 하나와 연결하기 위한 연결 위치를 정의한다.
예를 들어, 복수의 도전성 세장형 나노구조물을 형성하는 단계는 어셈블리 기판 상에 패턴화된 촉매층을 제공하는 단계를 포함한다. 이어서, 제 1 복수의 도전성 나노구조물에서 각각의 나노구조물을 촉매층으로부터 성장시킨다.
본 발명은 고종횡비 연결 범프를 가능하게 하는 것을 제공하며, 이는 나노구조물이 금속내에 매립됨으로써 달성된다. 금속의 양은 예를 들어 모세관 힘에 의해 금속이 복수의 세장형 나노구조물(25)에 의해 연결 위치 내에서 유지되도록 한다. 예로서, 높이(h)와 폭(w) 사이의 비율은 3, 4 또는 5 이상과 같이 적어도 2 이상일 수 있다. 또한, 나노구조 연결 범프(15)의 높이(h)는 세장형 나노구조물(25)의 성장 높이를 제어함으로써 제어 가능하다.
본 발명의 일 태양에서, 하나 이상의 나노구조물을 제조하는 방법은: 기판의 상부면 상에 도전성 보조층을 증착시키는 단계; 상기 도전성 보조층 상에 패턴화된 촉매층을 증착시키는 단계; 상기 촉매층 상에 하나 이상의 나노구조물을 성장시키는 단계; 및 하나 이상의 나노구조물 사이 및 그 주위에 도전성 보조층을 선택적으로 제거하는 단계를 포함한다. 일부 구현 예에서, 촉매층은 증착된 후에 패턴화된다. 일부 구현 예에서, 기판은 상부 표면과 함께 공동 연장되고 도전성 보조층으로 덮인 금속 하부층을 추가로 포함한다. 일부 구현 예에서, 금속 하부층은 패턴화된다. 일부 구현 예에서, 금속 하부층은 Cu, Ti, W, Mo, Pt, Al, Au, Pd, P, Ni 및 Fe로부터 선택되는 하나 이상의 금속을 포함한다. 일부 구현 예에서, 금속 하부층은 TiC, TiN, WN 및 AlN으로부터 선택되는 하나 이상의 도전성 합금을 포함한다. 일부 구현 예에서, 금속 하부층은 예를 들어, NiSi, MoSi, WSi 등의 실리사이드를 포함한다. 일부 구현 예에서, 금속 하부층은 하나 이상의 도전성 폴리머를 포함한다.
본 명세서에 설명된 기술은 보조층과 같이 다른 많은 재료들로 활용될 수 있다. 보조층의 에칭 동안 나노구조물이 자기 정렬 마스크층으로 사용될 수 있도록 보조층 재료와 에칭 파라미터를 선택하는 것이 중요한다. 보조층 재료의 선택은 보조층 아래에 있는 재료에 따라 달라질 수 있다.
선택적 제거 프로세스는 성장된 나노구조물 사이의 원하지 않는 촉매 잔류 물을 제거하는 데에도 사용될 수 있기 때문에, 보조층은 또한 촉매일 수 있다.
촉매는 니켈, 철, 백금, 팔라듐, 니켈-실리사이드, 코발트, 몰리브덴, 금 또는 이들의 합금일 수 있거나 다른 재료(예를 들어, 실리콘)와 결합될 수 있다. 촉매는 선택적일 수 있는데, 본원에 설명된 기술은 또한 나노구조물에 대해 촉매가 없는 성장 공정에도 적용될 수 있다. 촉매는 또한 촉매 입자의 스핀 코팅을 통해 증착될 수 있다.
일부 구현 예에서, 증착 중 어느 하나는 증발, 도금, 스퍼터링, 분자빔 에피 택시, 펄스 레이저 증착, CVD, ALD 및 스핀 코팅에서 선택된 방법에 의해 수행된다. 일부 구현 예에서, 하나 이상의 나노구조물은 탄소, GaAs, ZnO, InP, InGaAs, GaN, InGaN 또는 Si를 포함한다. 일부 구현 예에서, 하나 이상의 나노구조물은 나노 파이버, 나노 튜브 또는 나노 와이어를 포함한다. 일부 구현 예에서, 도전성 보조층은 반도체, 도전성 폴리머 및 합금으로부터 선택된 물질을 포함한다. 일부 구현 예에서, 도전성 보조층은 1nm 내지 100 미크론 두께이다. 일부 구현 예에서, 하나 이상의 나노구조물은 플라즈마에서 성장된다. 일부 구현 예에서, 하나 이상의 나노구조물은 카바이드 유도 탄소이다. 일부 구현 예에서, 도전성 보조층의 선택적 제거는 에칭에 의해 달성된다. 일부 구현 예에서, 에칭은 플라즈마 건식 에칭이다. 일부 구현 예에서, 에칭은 전기 화학적 에칭이다. 일부 구현 예에서, 에칭은 광화학 열분해 에칭이다. 일부 구현 예에서, 에칭은 열분해 에칭이다. 일부 구현 예에서, 상기 방법은 도전성 보조층과 촉매층 사이에 추가 층을 증착하는 단계를 더 포함한다.
일 태양에 따르면, 복수의 나노구조물을 성장시키는 방법은: 전극의 평균 입자 크기와 다른 평균 입자 크기를 갖는 입자를 포함하는 촉매층을 전극 상의 촉매층에 증착시켜 하부층 및 촉매층을 포함하는 스택층을 형성하는 단계; 나노구조물이 형성될 수 있는 온도로 상기 스택층들을 가열하고, 반응물이 촉매층과 접촉하도록 반응물을 포함하는 가스를 제공하는 단계를 포함한다.
일부 구현에서, 염화 공정은 금속 카바이드층으로부터 탄소 나노구조물을 유도하는데, 가령, TiC, SiC 또는 임의의 다른 카바이드 전구체로부터 탄소 나노구조물을 형성하는데 사용된다.
도 7은 본 발명의 일 실시예에 따르면 제 1 집적회로와 기판(또는 제 2 집적회로)을 어셈블리 플랫폼을 통해 상호연결하기 위해 집적회로와 기판 또는 제 2 집적회로 사이에 배치하기 위한 어셈블리 플랫폼을 제조하는 방법 단계를 도시하는 흐름도이다. 제 1 단계(S702)에서, 어셈블리 기판은 상기 어셈블리 기판을 통해 뻗어 있는 복수의 도전성 공도들을 구비하여 제공된다. 이어서, 어셈블리 기판 상에 적어도 제 1 복수의 도전성 세장형 나노구조물을 형성한다(S704). 제 1 복수의 도전성 세장형 나노구조물은 어셈블리 플랫폼상의 연결 위치를 정의하도록 구성된다. 어셈블리 기판의 다른 측면상의 연결을 가능하게 하기 위해, 제 1 측면에 대향하는 어셈블리 기판의 제 2 측면상에 금속을 포함하는 연결 범프를 형성하고(S706), 상기 연결 범프는 공도에 도전적으로 연결되며, 상기 집적회로 및 상기 기판 중 적어도 하나와 연결하기 위한 연결 위치를 정의한다.
도 8은 어셈블리 플랫폼을 통해 집적회로(3)와 기판(2)을 상호연결하기 위해 집적회로(3)와 기판(2) 사이에 인터포저 디바이스로서 배치하기 위한 어셈블리 플랫폼(80)의 횡단면을 도시한 것이다. 이 실시예에서, 어셈블리 플랫폼(80)은 어셈블리 기판(11) 및 상기 어셈블리 기판(11)을 통해 뻗어 있는 복수의 도전성 공도(12)를 포함한다. 어셈블리 기판(11)의 제 1 측면(14) 상에 적어도 하나의 나노구조물(25)이 또한 도시되어 있다. 복수의 나노구조물(25)은 집적회로와의 조립시에 나노구조물을 매립한 금속을 포함하는 나노구조 연결 범프(15)를 형성할 것이다(도 9a 참조). 나노구조 연결 범프(15)는 공도(12)에 도전적으로 연결되고 집적회로(3) 및 기판(2) 중 적어도 하나와 연결하기 위한 연결 위치를 정의한다. 복수의 세장형 도전성 나노구조물(25)은 집적회로(3) 및 기판(2) 중 적어도 하나와 연결하기 위해 어셈블리 기판(11)의 제 1 측면(14)에 수직으로 성장된다. 전극(5)이 또한 제 1 복수의 나노구조물 내의 각 나노구조물(25)에 연결되고 공도(12)에 연결된다. 어셈블리 기판의 제 2 측면(19)에 적어도 하나의 연결 범프(17)가 있다. 제 1 측면에 대향하는 제 2 측면 및 연결 범프(17)는 공도들(12)에 도전적으로 연결되고 집적회로(3) 및 기판(2) 중 적어도 하나와 연결을 위한 연결 위치를 정의한다.
도 9a를 참조하면, IC(3)와 함께 조립될 어셈블리 플랫폼(4)이 개략적으로 도시되어 있다. 어셈블리 플랫폼은 이 예에서 도 8에 도시된 어셈블리 플랫폼이다. IC(3)는 나노구조물이 연결 단자(31)에 배열된 금속 범프(90)에 열 또는 압력(90)을 가해 금속을 액화시킨 후, 화살표(92)로 나타낸 바와 같이, 금속 범프(90)와 나노구조물(25) 간을 접촉시키고, 이어서 금속(90)을 응고시키게 함으로써 연결된 연결 단자(31)를 포함한다. 더욱이, 연결 단자(31)는 인터포저 디바이스(4)와 IC(3) 간의 전기 연결을 개선하기 위한 소위 언더범프 야금요소(21)를 포함한다.
도 9b는 IC 또는 기판을 어셈블리 플랫폼과 연결하기 위한 단계들을 갖는 흐름도를 도시한 것이다. 예를 들어, IC 및 어셈블리 플랫폼은 도 3을 참조로 설명 된 것일 수도 있거나 도 9a를 참조하여 설명된 것일 수도 있다. 제 1 단계에서, IC 또는 기판은 나노구조 연결 범프(예를 들어, 도 3) 또는 금속 범프(90)가 나노구조물(25)(도 9a)과 접촉하도록 어셈블리 플랫폼과 접촉하게 된다. 다음으로, 금속 범프(90)(도 9a) 또는 나노구조물(25)을 매립한 금속(29)(예를 들어, 도 3) 중 어느 하나의 금속을 액화시키기 위해 열 및/또는 압력 또는 이들의 적절한 조합이 가해진다. 이어서, 금속을 응고되게 한다. 일부 실시예에서, 금속은 IC 또는 기판이 어셈블리 플랫폼과 접촉하기 전에 액화될 수 있다.
도 10은 어셈블리 플랫폼을 통해 집적회로(3)와 기판(2)을 상호연결하기 위해 집적회로(3)와 기판(2) 사이의 인터포저 디바이스로서 배치하기 위한 다른 어셈블리 플랫폼(100)의 횡단면을 개략적으로 도시한 것이다. 이 실시예에서, 어셈블리 플랫폼(100)은 어셈블리 기판(11) 및 상기 어셈블리 기판(11)을 통해 뻗어 있는 복수의 도전 공도(12)를 포함한다. 어셈블리 기판(11)의 제 1 측면(14) 상에 적어도 하나의 나노구조물(25)이 더 도시되어 있다. 나노구조물은 공도(12)에 도전적으로 연결되고 집적회로(3) 및 기판(2) 중 적어도 하나와 연결하기 위한 연결 위치를 정의한다. 세장형 도전성 나노구조물(25)은 집적회로(3) 및 기판(2) 중 적어도 하나와 연결하기 위해 어셈블리 기판(11)의 제 1 측면(14)에 수직으로 성장된다. 복수의 나노구조물(25)은 집적회로와 조립시 나노구조물을 매립한 금속을 포함하는 나노구조 연결 범프를 형성할 것이다(도 9a 참조). 전극(5)이 제 1 복수의 나노구조물에 있는 각 나노구조물(25)과 공도(12)에 더 연결된다. 어셈블리 기판의 제 2 측면(19)에는 다른 복수의 세장형 도전성 나노구조물(25)이 있다. 이 어셈블리 플랫폼에서, 세장형 도전성 나노구조물(25)은 금속에 매립되어 있지 않다. 전극(5)은 도전성 패턴(13)의 일부일 수 있다(가령, 도 1 참조).
본원에 기술된 방법으로, 개별적인 나노구조물, 나노구조물의 어레이 또는 나노구조물의 "포레스트"를 제조하는 것이 가능하다.
도 11b는 어셈블리 기판(11)의 제 1 측면(14) 상에 수직으로 성장된 복수의 세장형 도전성 나노구조물(25)을 포함하는 나노구조 연결 범프(15)를 개념적으로 도시한 것이다. 나노구조물은 이 경우 전극(5)에 성장되었으나, 상기 나노구조물은 또한 도전성 패턴(13)(도 1 참조) 상에 성장될 수 있으며, 이 경우, 전극은 도전성 패턴의 일부이다. 일부 실시예에서, 나노구조물은 어셈블리 플랫폼(100)의 제 2 측면(19)상의 더미 전극(예를 들어, 나노구조물이 기계적 지지를 위해 사용되는 경우) 또는 전극(도 10 참조)일 수 있는 또 다른 전극 상에 성장될 수 있다. 도 11a는 어셈블리 기판(11)의 제 1 측면(14) 상에 성장된 복수의 나노구조물(25)을 개념적으로 도시한 것이다. 복수의 세장형 나노구조물(25)은 상기 집적회로 및 상기 기판 중 적어도 하나와 상기 연결을 위해 금속에 매립되도록 구성된다. 금속(29)은 액체 상태에서 복수의 세장형 나노구조물(25)에 제공되거나 나노구조물(25) 상에 액화된다. 나노구조 연결 범프(15)를 형성하기 위해 액체 상태의 금속(29) 양으로 인해 복수의 나노구조물(25)이 복수의 세장형 나노구조물(25)에 의해 야기된 모세관 힘에 의해 연결 위치 내에 액체 금속을 유지하게 된다. 도 11b에 도시된 바와 같이 나노구조 연결 범프(15)가 형성되도록 전극(5)에 의해 정의된 연결 위치 내에서 액체 금속이 응고된다.
"나노구조"는 나노미터 크기의 적어도 하나의 치수를 갖는 구조이다.
나노구조는 탄소, GaAs, ZnO, InP, GaN, InGaN, InGaAs, Si 또는 다른 재료의 나노 파이버, 나노 튜브 또는 나노 와이어를 포함할 수 있다. 나노구조는 또한 합금으로부터 나노구조를 유도함으로써, 가령 TiC로부터의 카바이드 유도 탄소로 형성될 수 있다.
공도는 해당 기술분야에 공지된 임의의 적합한 도전 물질, 예컨대 금, 알루미늄, 구리, 텅스텐, 실리사이드, 니켈, 몰리브덴 등으로 제조될 수 있다. 몇몇 경우에, 공도는 확산 장벽으로서 추가 재료들로 둘러싸일 수 있다.
어셈블리 플랫폼 기판은 인터포저일 수 있다. 인터포저는 예컨대 실리콘, 유리, 폴리-실리콘, AAO(Anodized Aluminum Oxide), 알루미나, 사파이어, SiGe, SiC를 포함하는 고체상태 물질에 기초할 수 있다. 인터포저는 강성 재료가 아닌 연성재료 가령 폴리머, 에폭시, 라미네이트, 플렉스 등에 기초할 수 있다. 인터포저는 제조된 재료의 유형에 따라 열팽창계수가 다를 수 있다. 인터포저는 이방성 도전 재료를 포함하는 복합 재료로 제조될 수 있다. 예를 들어, Cu-AAO, 나노구조물 -AAO 복합체, 나노구조물-폴리머, Cu-폴리머 또는 임의의 다른 적합한 물질의 조합으로 제조될 수 있다. 인터포저는 적절한 경우 예를 들어 SiO2, SiN과 같은 절연층으로 코팅될 수 있다. 인터포저는 산화되어 SiO2, SiN 등을 형성할 수 있다. 고체 상태 인터포저는 단단하고 유연하지 않고 부서지기 쉬울 수 있다. 인터포저에는 평평한 표면 또는 주름진 표면이 있을 수 있다. 인터포저는 상호연결 재분배층(RDL)으로서 적어도 하나의 금속층을 포함할 수 있다. 전체 어셈블리 플랫폼을 생성하기 위해 인터포저 층들의 배수가 조립되도록 계획될 수 있다. 인터포저 재료는 기본적으로 공도보다 전기 전도도가 낮기 때문에 공도를 통해서만 전류가 흐를 수 있다.
어셈블리 기판은 예를 들어 실리콘, 폴리머, 유리, 폴리-실리콘, 에폭시, SiC 등을 포함할 수 있다.
어셈블리 플랫폼은 서로 다른 비호환 기술 플랫폼을 사용하여 서로 다른 다이가 제조되는 이종 다이 어셈블리 가능성을 모으기 위해 고안되었다.
당업자는 본 발명이 결코 위에서 설명된 바람직한 실시예들에 국한되지 않는다는 것을 안다. 반대로, 청구범위 내에서 많은 수정 및 변형이 가능하다.
청구범위에서, "포함한다"라는 단어는 다른 요소 또는 단계를 배제하지 않으며, 부정관사 "a" 또는 "an"은 복수를 배제하지 않는다. 단일 프로세서 또는 다른 유닛은 청구범위에 언급된 여러 항목의 기능을 수행할 수 있다. 특정 측정값이 서로 다른 종속항에서 인용된다는 단순한 사실만으로 이 측정값의 조합을 활용할 수 없다는 것을 의미하지 않는다. 청구범위 내의 모든 참조부호는 범위를 제한하는 것으로 해석되어서는 안된다.
Claims (37)
- 집적회로와 기판 사이에 인터포저 디바이스로서 배열로 어셈블리 플랫폼을 통해 상기 집적회로와 상기 기판을 상호연결하기 위한 어셈블리 플랫폼으로서,
어셈블리 기판;
상기 어셈블리 기판을 통해 뻗어 있는 복수의 도전성 공도들; 및
상기 어셈블리 기판의 제 1 측면 상에 있고, 각각이 상기 공도들 중 적어도 하나에 도전적으로 연결되며 상기 집적회로 및 상기 기판 중 적어도 하나와 연결하기 위한 연결 위치를 정의하는 적어도 하나의 나노구조 연결 범프를 포함하고;
상기 나노구조 연결 범프 각각은:
상기 어셈블리 기판의 상기 제 1 측면 상에 수직으로 성장되고, 상기 집적회로 및 상기 기판 중 적어도 하나와의 연결을 위해 금속 내에 매립된 복수의 세장형 도전성 나노구조물;
복수의 상기 나노구조물 내의 각각의 나노구조물에 연결되고 상기 공도들에 연결된 전극; 및
상기 어셈블리 기판의 제 2 측면상에 있는 적어도 하나의 연결 범프를 포함하고,
상기 제 2 측면은 상기 제 1 측면의 맞은편에 있고, 상기 연결 범프는 상기 공도들에 도전적으로 연결되고 상기 집적회로 및 상기 기판 중 적어도 하나와 연결하기 위한 연결 위치들을 정의하는 어셈블리 플랫폼. - 제 1 항에 있어서,
상기 어셈블리 기판 상에 도체 패턴을 더 포함하고, 상기 도체 패턴은 적어도 하나의 공도에 도전적으로 연결되고 나노구조 연결 범프를 작어도 하나의 공도에 연결시켜 상기 나노구조 연결 범프가 상기 어셈블리 기판의 제 2 측면에 있는 연결 범프에 전기적으로 연결되는 어셈블리 플랫폼. - 제 1 항에 있어서,
상기 도전성 나노구조물은 금속 또는 탄소 나노구조물인 어셈블리 플랫폼. - 제 1 항에 있어서,
상기 나노구조 연결 범프의 복수의 세장형 나노구조물 및 금속 양은 상기 금속이 상기 복수의 세장형 나노구조물에 의해 상기 연결 위치 내에 유지되도록 구성되는 어셈블리 플랫폼. - 제 1 항에 있어서,
상기 나노구조 연결 범프의 복수의 세장형 나노구조물은 액체 상태에 있을 때 상기 금속이 상기 복수의 세장형 나노구조물에 의해 야기된 모세관 힘에 의해 상기 연결 위치 내에서 유지되도록 조밀하게 배열되는 어셈블리 플랫폼. - 제 1 항에 있어서,
상기 제 1 측면상의 2개의 인접한 나노구조 연결 범프 사이의 피치는 상기 제 2 측면상의 2개의 인접한 연결 범프 사이의 피치와 다르며, 상기 제 1 측면상의 2개의 나노구조 연결 범프 각각은 각각의 공도를 통해 상기 제 2 측면상의 각각의 인접한 연결 범프에 연결되는 어셈블리 플랫폼. - 제 6 항에 있어서,
상기 제 1 측면상의 2 개의 인접한 나노구조 연결 범프 사이의 피치는 상기 제 2 측면상의 2 개의 인접한 연결 범프 사이의 피치보다 작은 어셈블리 플랫폼. - 제 1 항에 있어서,
상기 어셈블리 기판의 제 2 측면상의 상기 적어도 하나의 연결 범프는 나노구조 연결 범프(들)인 어셈블리 플랫폼. - 제 1 항에 있어서,
상기 나노구조 연결 범프의 높이는 상기 세장형 도전성 나노구조물의 성장 높이에 의해 제어 가능한 어셈블리 플랫폼. - 제 1 항에 있어서,
상기 어셈블리 기판의 상기 제 1 측면 상에 수직으로 성장된 제 2 복수의 세장형 나노구조물을 더 포함하는 어셈블리 플랫폼. - 제 10 항에 있어서,
상기 제 2 복수의 나노구조물은 어셈블리 구조의 개구부에서 성장되어, 상기 제 2 복수의 나노구조물이 상기 개구부의 바닥부로부터 상기 어셈블리 기판의 제 1 측면의 표면 위로 뻗어 있는 어셈블리 플랫폼. - 제 1 항에 있어서,
상기 어셈블리 기판의 상기 제 2 측면 상에 수직으로 성장된 제 2 복수의 세장형 나노구조물을 더 포함하는 어셈블리 플랫폼. - 제 12 항에 있어서,
상기 제 2 복수의 나노구조물은 어셈블리 구조의 개구부에서 성장되어, 상기 제 2 복수의 나노구조물이 상기 개구부의 바닥부로부터 상기 어셈블리 기판의 제 2 측면의 표면 위로 뻗어 있는 어셈블리 플랫폼. - 제 10 항에 있어서,
상기 제 2 복수의 나노구조물은 금속 내에 매립되어 있는 어셈블리 플랫폼. - 제 1 항 내지 제 14 항 중 어느 한 항에 따른 어셈블리 플랫폼을 포함하고, 상기 집적회로 및 상기 기판을 더 포함하며, 상기 집적회로 및 상기 기판이 상기 어셈블리 플랫폼을 통해 상호연결되는 전자 어셈블리.
- 제 15 항에 있어서,
보호 플라스틱 하우징을 더 포함하며, 상기 어셈블리 플랫폼, 상기 집적회로 및 상기 기판이 상기 하우징에 의해 오버몰딩되는 전자 어셈블리. - 집적회로와 기판 간의 배열로 어셈블리 플랫폼을 통해 제 1 집적회로와 기판을 상호연결시키기 위한 어셈블리 플랫폼 제조방법으로서, 상기 방법은:
복수의 도전성 공도들을 갖는 어셈블리 기판을 제공하는 단계로서, 복수의 도전성 공도들은 상기 어셈블리 기판을 통해 뻗어 있는, 어셈블리 기판을 제공하는 단계;
상기 어셈블리 기판 상에 적어도 제 1 복수의 도전성 세장형 나노구조물을 형성하는 단계;
금속 내의 상기 제 1 복수의 도전성 나노구조물에 각 나노구조물을 매립하는 단계와, 이로써 상기 제 1 복수의 도전성 세장형 나노구조물 및 상기 금속이 상기 공도에 도전적으로 연결되고 상기 집적회로와 상기 기판 중 적어도 하나와 연결하기 위한 연결 위치를 정의하는 나노구조 연결 범프를 형성하는 단계; 및
상기 어셈블리 기판의 제 2 측면 상에 금속을 포함한 연결 범프를 형성하는 단계를 포함하고,
상기 제 2 측면은 제 1 측면의 맞은편에 있으며, 상기 연결 범프는 상기 공도들에 도전적으로 연결되고 상기 집적회로 및 상기 집적회로 중 적어도 하나와 연결하기 위한 연결 위치들을 정의하는 어셈블리 플랫폼 제조방법. - 제 17 항에 있어서,
상기 적어도 하나의 제 1 도전성 세장형 나노구조물을 형성하는 단계는:
상기 어셈블리 기판 상에 패턴화된 촉매층을 제공하는 단계; 및
상기 촉매층으로부터 상기 제 1 복수의 도전성 나노구조물에서 각각의 나노구조물을 성장시키는 단계를 포함하는 어셈블리 플랫폼 제조방법. - 제 17 항에 있어서,
상기 적어도 하나의 제 1 도전성 세장형 나노구조물을 형성하는 단계는:
기판의 상부 표면 상에 도전성 보조층을 증착하는 단계;
상기 도전성 보조층 상에 촉매의 패턴화층을 증착시키는 단계;
촉매층 상에 하나 이상의 나노구조물을 성장시키는 단계; 및
하나 이상의 나노구조물 사이 및 주위의 도전성 보조층을 선택적으로 제거하는 단계를 포함하는 어셈블리 플랫폼 제조방법. - 제 19 항에 있어서,
촉매층은 증착된 후에 패턴화되는 어셈블리 플랫폼 제조방법. - 제 19 항에 있어서,
상기 기판은 상부면과 함께 확장되고 상기 도전성 보조층에 의해 덮인 금속 하부층을 추가로 포함하는 어셈블리 플랫폼 제조방법. - 제 17 항 내지 제 21 항 중 어느 한 항에 있어서,
상기 매립하는 단계는:
금속이 액화되도록 열 또는 압력 또는 열 및 압력의 조합을 가하는 단계; 및
복수의 나노구조물이 상기 금속에 의해 매립되도록 상기 나노구조물과 접촉시 상기 금속을 응고시키는 단계를 포함하는 어셈블리 플랫폼 제조방법. - 제 22 항에 있어서,
액화된 금속은 복수의 나노구조물에 의해 야기된 모세관 힘에 의해 상기 복수의 나노구조물에 도입되는 어셈블리 플랫폼 제조방법. - 집적회로와 기판 사이에 인터포저 디바이스로서의 배열로 어셈블리 플랫폼을 통해 상기 집적회로와 상기 기판을 상호연결하기 위한 어셈블리 플랫폼으로서,
어셈블리 기판;
상기 어셈블리 기판을 통해 뻗어 있는 복수의 도전성 공도들; 및
상기 어셈블리 기판의 제 1 측면 상에 있고, 각각이 상기 공도들 중 적어도 하나에 도전적으로 연결되며 상기 집적회로 및 상기 기판 중 적어도 하나와 연결하기 위한 연결 위치를 정의하는 적어도 하나의 나노구조 연결 범프를 포함하고,
상기 나노구조 연결 범프 각각은:
상기 어셈블리 기판의 상기 제 1 측면 상에 수직으로 성장되고, 상기 집적회로 및 상기 기판 중 적어도 하나와의 상기 연결을 위해 금속 내에 매립되도록 구성된 복수의 세장형 도전성 나노구조물;
복수의 상기 나노구조물 내의 각각의 나노구조물에 연결되고 상기 공도들에 연결된 전극; 및
상기 어셈블리 기판의 제 2 측면상에 있는 적어도 하나의 연결 범프를 포함하고,
상기 제 2 측면은 상기 제 1 측면의 맞은편에 있고, 상기 연결 범프는 상기 공도들에 도전적으로 연결되고 상기 집적회로 및 상기 기판 중 적어도 하나와 연결하기 위한 연결 위치들을 정의하는 어셈블리 플랫폼. - 제 24 항에 있어서,
상기 어셈블리 기판 상에 도체 패턴을 더 포함하고, 상기 도체 패턴은 적어도 하나의 공도에 도전적으로 연결되고 나노구조 연결 범프를 작어도 하나의 공도에 연결시켜 상기 나노구조 연결 범프가 상기 어셈블리 기판의 제 2 측면에 있는 연결 범프에 전기적으로 연결되는 어셈블리 플랫폼. - 제 24 항에 있어서,
상기 도전성 나노구조물은 금속 또는 탄소 나노구조물인 어셈블리 플랫폼. - 제 24 항에 있어서,
상기 나노구조 연결 범프의 복수의 세장형 나노구조물은 기설정된 양의 상기 금속이 상기 복수의 세장형 나노구조물에 의해 상기 연결 위치 내에서 유지되도록 구성되는 어셈블리 플랫폼. - 제 24 항에 있어서,
상기 나노구조 연결 범프의 복수의 세장형 나노구조물은 액체 상태에 있을 때 상기 금속이 상기 복수의 세장형 나노구조물에 의해 야기되는 모세관 힘에 의해 상기 연결 위치 내에서 유지되도록 조밀하게 배열되는 어셈블리 플랫폼. - 제 24 항에 있어서,
상기 제 1 측면상의 2개의 인접한 나노구조 연결 범프 사이의 피치는 상기 제 2 측면상의 2개의 인접한 연결 범프 사이의 피치와 상이하며, 상기 제 1 측면상의 2개의 나노구조 연결 범프 각각은 각각의 공도를 통해 상기 제 2 측면상의 각각의 인접한 연결 범프에 연결되는 어셈블리 플랫폼. - 제 29 항에 있어서,
상기 제 1 측면상의 2개의 인접한 나노구조 연결 범프 사이의 피치는 상기 제 2 측면상의 2개의 인접한 연결 범프 사이의 피치보다 작은 어셈블리 플랫폼. - 제 24 항에 있어서,
상기 어셈블리 기판의 제 2 측면상의 상기 적어도 하나의 연결 범프는 나노구조 연결 범프(들)인 어셈블리 플랫폼. - 제 24 항에 있어서,
상기 나노구조 연결 범프의 높이는 상기 세장형 도전성 나노구조물의 성장 높이에 의해 제어 가능한 어셈블리 플랫폼. - 제 24 항에 있어서,
상기 어셈블리 기판의 상기 제 1 측면 상에 수직으로 성장된 제 2 복수의 세장형 나노구조물을 더 포함하는 어셈블리 플랫폼. - 제 33 항에 있어서,
상기 제 2 복수의 나노구조물은 어셈블리 구조의 개구부에서 성장되어, 상기 제 2 복수의 나노구조물이 상기 개구부의 바닥부로부터 상기 어셈블리 기판의 제 1 측면의 표면 위로 뻗어 있는 어셈블리 플랫폼. - 제 24 항에 있어서,
상기 어셈블리 기판의 상기 제 2 측면 상에 수직으로 성장된 제 2 복수의 세장형 나노구조물을 더 포함하는 어셈블리 플랫폼. - 제 35 항에 있어서,
상기 제 2 복수의 나노구조물은 어셈블리 구조의 개구부에서 성장되어, 상기 제 2 복수의 나노구조물이 상기 개구부의 바닥부로부터 상기 어셈블리 기판의 제 2 측면의 표면 위로 뻗어 있는 어셈블리 플랫폼. - 제 33 항 내지 제 36 항 중 어느 한 항에 있어서,
상기 제 2 복수의 나노구조물이 금속 내에 매립되는 어셈블리 플랫폼.
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---|---|---|---|---|
WO2020116046A1 (ja) * | 2018-12-07 | 2020-06-11 | ソニーセミコンダクタソリューションズ株式会社 | センサ装置、電子機器、センサシステム及び制御方法 |
KR20210011765A (ko) | 2019-07-23 | 2021-02-02 | 삼성전자주식회사 | 인터포저 및 이를 포함하는 전자 장치 |
US11846833B2 (en) * | 2021-04-16 | 2023-12-19 | Toyota Motor Engineering & Manufacturing North America, Inc. | Optical metasurfaces embedded on high CTE surface |
WO2023177714A1 (en) * | 2022-03-16 | 2023-09-21 | Islam Salama | Interposer and packaging device architetcure and method of making for integrated circuits |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005109465A (ja) * | 2003-09-12 | 2005-04-21 | Semiconductor Energy Lab Co Ltd | 半導体装置、及びその作製方法 |
JP2006019368A (ja) * | 2004-06-30 | 2006-01-19 | Shinko Electric Ind Co Ltd | インターポーザ及びその製造方法並びに半導体装置 |
US20110039459A1 (en) * | 2009-08-11 | 2011-02-17 | Yancey Jerry W | Solderless carbon nanotube and nanowire electrical contacts and methods of use thereof |
JP2011238789A (ja) * | 2010-05-11 | 2011-11-24 | Fujitsu Ltd | 半導体装置及びその製造方法 |
Family Cites Families (30)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6129901A (en) * | 1997-11-18 | 2000-10-10 | Martin Moskovits | Controlled synthesis and metal-filling of aligned carbon nanotubes |
US6281042B1 (en) | 1998-08-31 | 2001-08-28 | Micron Technology, Inc. | Structure and method for a high performance electronic packaging assembly |
DE10127351A1 (de) | 2001-06-06 | 2002-12-19 | Infineon Technologies Ag | Elektronischer Chip und elektronische Chip-Anordnung |
TWI220162B (en) * | 2002-11-29 | 2004-08-11 | Ind Tech Res Inst | Integrated compound nano probe card and method of making same |
US6959856B2 (en) * | 2003-01-10 | 2005-11-01 | Samsung Electronics Co., Ltd. | Solder bump structure and method for forming a solder bump |
US6989325B2 (en) * | 2003-09-03 | 2006-01-24 | Industrial Technology Research Institute | Self-assembled nanometer conductive bumps and method for fabricating |
DE10359424B4 (de) * | 2003-12-17 | 2007-08-02 | Infineon Technologies Ag | Umverdrahtungsplatte für Halbleiterbauteile mit engem Anschlussraster und Verfahren zur Herstellung derselben |
JP4448356B2 (ja) | 2004-03-26 | 2010-04-07 | 富士通株式会社 | 半導体装置およびその製造方法 |
TW200629511A (en) | 2004-11-04 | 2006-08-16 | Koninkl Philips Electronics Nv | Nanotube-based connection arrangement and approach |
WO2007043165A1 (ja) * | 2005-10-11 | 2007-04-19 | Fujitsu Limited | 多層配線基板及びその製造方法 |
JP4635836B2 (ja) * | 2005-11-14 | 2011-02-23 | パナソニック株式会社 | シート状電子回路モジュール |
US7371674B2 (en) | 2005-12-22 | 2008-05-13 | Intel Corporation | Nanostructure-based package interconnect |
WO2007110899A1 (ja) * | 2006-03-24 | 2007-10-04 | Fujitsu Limited | 炭素系繊維のデバイス構造およびその製造方法 |
US7453154B2 (en) * | 2006-03-29 | 2008-11-18 | Delphi Technologies, Inc. | Carbon nanotube via interconnect |
US7713858B2 (en) * | 2006-03-31 | 2010-05-11 | Intel Corporation | Carbon nanotube-solder composite structures for interconnects, process of making same, packages containing same, and systems containing same |
JP2008210954A (ja) * | 2007-02-26 | 2008-09-11 | Fujitsu Ltd | カーボンナノチューブバンプ構造体とその製造方法、およびこれを用いた半導体装置 |
US20080224327A1 (en) | 2007-03-13 | 2008-09-18 | Daewoong Suh | Microelectronic substrate including bumping sites with nanostructures |
JP5364978B2 (ja) * | 2007-03-28 | 2013-12-11 | 富士通セミコンダクター株式会社 | 表面改質カーボンナノチューブ系材料、その製造方法、電子部材および電子装置 |
US8232183B2 (en) | 2007-05-04 | 2012-07-31 | Taiwan Semiconductor Manufacturing Company, Ltd. | Process and apparatus for wafer-level flip-chip assembly |
KR100866577B1 (ko) * | 2007-09-28 | 2008-11-03 | 삼성전기주식회사 | 인쇄회로기판의 층간 도통방법 |
JP5018419B2 (ja) * | 2007-11-19 | 2012-09-05 | 富士通株式会社 | モジュール構造体、その製造方法および半導体装置 |
JP5146256B2 (ja) | 2008-03-18 | 2013-02-20 | 富士通株式会社 | シート状構造体及びその製造方法、並びに電子機器及びその製造方法 |
WO2010090055A1 (ja) * | 2009-02-05 | 2010-08-12 | 株式会社村田製作所 | 電極接合構造及びその製造方法 |
US8624370B2 (en) | 2009-03-20 | 2014-01-07 | Stats Chippac Ltd. | Integrated circuit packaging system with an interposer and method of manufacture thereof |
US9142533B2 (en) * | 2010-05-20 | 2015-09-22 | Taiwan Semiconductor Manufacturing Company, Ltd. | Substrate interconnections having different sizes |
JP5633356B2 (ja) * | 2010-12-15 | 2014-12-03 | 富士通株式会社 | 半導体装置および半導体装置の製造方法 |
US10032696B2 (en) * | 2012-12-21 | 2018-07-24 | Nvidia Corporation | Chip package using interposer substrate with through-silicon vias |
SG2013083258A (en) * | 2013-11-06 | 2015-06-29 | Thales Solutions Asia Pte Ltd | A guard structure for signal isolation |
TWI572268B (zh) | 2014-10-13 | 2017-02-21 | 欣興電子股份有限公司 | 中介板及其製造方法 |
US20160111380A1 (en) * | 2014-10-21 | 2016-04-21 | Georgia Tech Research Corporation | New structure of microelectronic packages with edge protection by coating |
-
2017
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-
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Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005109465A (ja) * | 2003-09-12 | 2005-04-21 | Semiconductor Energy Lab Co Ltd | 半導体装置、及びその作製方法 |
JP2006019368A (ja) * | 2004-06-30 | 2006-01-19 | Shinko Electric Ind Co Ltd | インターポーザ及びその製造方法並びに半導体装置 |
US20110039459A1 (en) * | 2009-08-11 | 2011-02-17 | Yancey Jerry W | Solderless carbon nanotube and nanowire electrical contacts and methods of use thereof |
JP2011238789A (ja) * | 2010-05-11 | 2011-11-24 | Fujitsu Ltd | 半導体装置及びその製造方法 |
Also Published As
Publication number | Publication date |
---|---|
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