DE10127351A1 - Elektronischer Chip und elektronische Chip-Anordnung - Google Patents
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- H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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Abstract
Auf mindestens einem externen Chip-Metallkontakt des elektronischen Chips ist eine Vielzahl von Nanoröhren aufgebracht zum Kontaktieren des elektronischen Chips mit einem weiteren elektronischen Chip.
Description
Die Erfindung betrifft einen elektronischen Chip sowie eine
elektronische Chip-Anordnung.
Zum mechanischen und elektrischen Kontaktieren zweier fertig
prozessierter elektronischer Chips miteinander oder eines
prozessierten Chips mit einer Umgebungseinheit ist es
bekannt, die vertikale Verbindung zwischen zwei
elektronischen Chips über jeweils einen externen Chip-
Metallkontakt der beiden jeweiligen miteinander zu
kontaktierenden elektronischen Chips sowie über eine
Lotverbindung zu kontaktieren.
Fig. 2 zeigt eine solche bekannte Chip-Anordnung 200.
Die Chip-Anordnung 200 weist einen ersten elektronischen Chip
201 sowie einen zweiten elektronischen Chip 202 auf, wobei
der erste Chip 201 und der zweite Chip 202 miteinander
elektrisch zu kontaktieren sind.
Der erste Chip 201 weist in einer auf einem Substrat 203
aufgebrachten Schichtenfolge mehrere elektrische Bauelemente,
einen elektrischen Widerstand 204, eine Kapazität 205 und
eine Induktivität 206 auf, die als elektrische Schaltung 207
in den ersten elektronischen Chip 201 integriert sind.
Weiterhin weist der erste Chip einen ersten externen Chip-
Metallkontakt 208 auf, über den der erste elektronische Chip
201 mit dem zweiten elektronischen Chip 202 elektronisch
gekoppelt werden ist.
Der zweite Chip 202 weist ebenfalls eine elektrische
Schaltung auf (nicht dargestellt), die in dem zweiten Chip
202 integriert ist. Weiterhin ist in dem zweiten Chip 202 ein
zweiter externer Chip-Metallkontakt 209 vorgesehen, der zur
elektrischen Kontaktierung mit dem ersten elektronischen
Chip-Metallkontakt 208 des ersten elektronischen Chips 201
dient.
Zwischen die beiden externen Chip-Metallkontakte 208, 209 ist
zur elektronischen Kopplung der beiden Chip-Metallkontakte
208, 209 Lotmaterial 210, üblicherweise eine elektrisch
leitende Metallverbindung, eingebracht. Mittels des
Lotmaterials 210 werden die beiden externen Chip-
Metallkontakte 208, 209 gekuppelt, vorzugsweise, indem die
Chip-Metallkontakte 208, 209 mit dem Lotmaterial 210 verlötet
werden.
Zum Kontaktieren zweier fertig prozessierter elektronischer
Chips sind unterschiedliche Verfahren bekannt, wie
beispielsweise das Ball Grid Array-Verfahren (BGA), das Flip-
Chip-Verfahren (FC), das Chip-Scale-Packaging-Verfahren
(FSC), das Plastic-Dual-In-line-Packages-Verfahren (PDIP),
das Quad Flat Packs-Verfahren (QFP) oder auch das Small-
Outline ICs-Verfahren (SOICs).
Diesen Verfahren ist gemeinsam, dass zum Kontaktieren die
externen Chip-Metallkontakte miteinander verlötet oder
mittels Bonddrähten, jedenfalls mittels Metallverbindungen
kontaktiert werden.
Für den Fall, dass ein elektronischer Chip als Test-Chip
ausgestaltet ist zum Testen der korrekten Funktionsweise
einer Vielzahl weiterer Chips, ist es erforderlich, einen
externen Chip-Metallkontakt des Test-Chips mit jeweils einem
Test-Anschluss, welcher ebenfalls einen Chip-Metallkontakt
aufweist, des jeweils zu testenden elektronischen Chips zu
koppeln. Dies erfolgt üblicherweise unter Verwendung
sogenannter Nadelkarten, d. h. anschaulich mittels
nadelartiger Metallkontakte.
Die bekannte Kopplung zweier elektronischer Chips unter
Verwendung von Metallschichten oder Bonddrähten, allgemein
unter Verwendung von Metallelementen, weist mehrere Nachteile
auf.
Insbesondere bei einer Hochfrequenz-Anwendung ist die
begrenzte Stromtragfähigkeit des Verbindungsmaterials von
Nachteil, da sie eine sehr starke Erwärmung und einen nicht
zu vernachlässigenden elektronischen Widerstand der Chip-
Kopplung zur Folge hat.
Ferner können in der Kopplung selbst aufgrund der erheblichen
mechanischen Belastung Risse, allgemein Beschädigungen in der
Metallverbindung, auftreten, die zu einer verschlechterten
elektronischen Kontaktierung bis hin zu einer nicht mehr
bestehenden elektronischen Kontaktierung führen können.
Somit liegt der Erfindung das Problem zugrunde, einen
elektronischen Chip über einen externen elektronischen Chip-
Kontakt mit einem weiteren Chip elektronisch leitend zu
koppeln, wobei die Kopplung weniger störanfällig ausgestaltet
ist.
Das Problem wird durch den elektronischen Chip sowie durch
die elektronische Chip-Anordnung mit den Merkmalen gemäß den
unabhängigen Patentansprüchen gelöst.
Ein elektronischer Chip weist mindestens einen externen Chip-
Kontakt auf, vorzugsweise einen Chip-Metallkontakt, auf dem
eine Vielzahl von Nanoröhren aufgebracht sind zum
Kontaktieren des elektronischen Chips mit einem weiteren
elektronischen Chip.
Erfindungsgemäß ist unter einem elektronischen Chip ein
üblicherweise fertig prozessierter elektronischer Chip zu
verstehen.
Fertig prozessiert bedeutet in diesem Zusammenhang, dass alle
Prozessschritte für die Herstellung von in den Chip
integrierten elektrischen Schaltungen abgeschlossen sind und
lediglich eventuelle Verpackungsschritte (Packaging-
Verfahrensschritte) mit dem entsprechenden Anbringen von
Gehäuse noch nicht durchgeführt worden sind.
In diesem Zusammenhang ist unter einem externen Chip-Kontakt
ein nach dem Fertigstellen des Chips noch bestehender
elektrischer Kontakt des Chips zur chip-äußeren Ansteuerung,
d. h. durch eine Ansteuerung oder einen Signalaustausch von
einem sich in der Umgebung des Chips befindlichen Elements,
beispielsweise mit einem weiteren Chip, zu verstehen.
Eine elektronische Chip-Anordnung weist einen ersten
elektronischen Chip sowie einen zweiten elektronischen Chip
auf. Der erste elektronische Chip weist mindestens einen
externen Chip-Kontakt auf, auf dem eine Vielzahl von
Nanoröhren aufgebracht ist zum Kontaktieren des
elektronischen ersten Chips mit dem zweiten elektronischen
Chip. Der zweite elektronische Chip weist ebenfalls
mindestens einen externen Chip-Kontakt auf, welcher mit den
auf dem ersten Chip-Kontakt des ersten elektronischen Chips
aufgebrachten Nanoröhren elektrisch und mechanisch
kontaktierbar ist.
Anschaulich kann die Erfindung darin gesehen werden, dass
Nanoröhren, vorzugsweise Kohlenstoff-Nanoröhren, dazu
verwendet werden, zwei schon fertig prozessierte
elektronische Chips miteinander über externe Chip-Kontakte
elektrisch zu verbinden.
Im Vergleich zur Verwendung von Lotmaterial zum Verbinden
zweiter elektronischer Chips weist die erfindungsgemäße
Verwendung von Nanoröhren insbesondere den Vorteil auf, dass
die verwendeten Nanoröhren biegsam sind und dass somit eine
stabilere Kopplung sowohl hinsichtlich der mechanischen
Stabilität als auch hinsichtlich der Verlässlichkeit der
elektronischen Kopplung zwischen den externen Chip-Kontakten
erreicht wird. Dies ist insbesondere darauf zurückzuführen,
dass das Elastizitätsmodul bei ungefähr einem TPa liegt.
Ferner ist in diesem Zusammenhang auf die Robustheit der
verwendeten Nanoröhren hinzuweisen, was zu einer erheblich
verbesserten Stabilität der Kopplung zwischen den externen
Chip-Kontakten der miteinander zu kontaktierenden
elektronischen Chips führt.
Weiterhin ist ein Vorteil der erfindungsgemäßen Kopplung
zwischen den elektronischen Chips darin zu sehen, dass die
Nanoröhren chemisch inert sind.
Üblicherweise werden Kohlenstoff-Nanoröhren verwendet, wobei
die Stromtragfähigkeit insbesondere der elektrisch
leitfähigen Kohlenstoff-Nanoröhren, bis um den Faktor 1000
größer ist als beispielsweise die Stromtragfähigkeit von
Kupfer als üblicherweise für die Verbindung zwischen zwei
elektronischen Chips verwendetes Metall.
Ein weiterer Vorteil ist in der Wärmeleitfähigkeit der
Nanoröhren zu sehen, die bei ungefähr 6000 Watt/mK liegt,
wohingegen die Wärmeleitfähigkeit von Kupfer etwa 400 Watt/mK
beträgt.
Weiterhin ist darauf hinzuweisen, dass es bei einer festen
Metallverbindung zwischen den elektronischen Chips häufig
aufgrund der unterschiedlichen thermischen
Ausdehnungskoeffizienten zu erheblichen mechanischen
Spannungen in dem Lotmaterial kommt, die bei wiederholten
unterschiedlichen thermischen Belastungen zu einer Zerstörung
des Bauelements bzw. der externen Chip-Kontakte und/oder der
Metallkopplung führen können.
Dieses Problem ist insbesondere bei Hochfrequenz-Anwendungen
von Bedeutung, d. h. bei Hochfrequenz-Chips, da diese
üblicherweise einen besonders hohen Stromverbrauch während
ihres Betriebs haben, was zu einer starken Erwärmung der
elektronischen Chips führt.
Der Einsatz von Nanoröhren, insbesondere von Kohlenstoff-
Nanoröhren, reduziert die oben beschriebene Problematik in
zweifacher Hinsicht. Einerseits wird durch die hohe
thermische Leitfähigkeit der Nanoröhren die Wärme schnell an
die Umgebung abgeführt, andererseits können über die seitlich
leicht bewegbaren und dennoch in sich stabilen Nanoröhren in
der Kopplung auftretende Scherkräfte abgebaut werden, ohne
dass die Nanoröhren selbst zerstört werden.
Bevorzugte Weiterbildungen der Erfindung ergeben sich aus den
abhängigen Ansprüchen.
Die Nanoröhren können als Kohlenstoff-Nanoröhren ausgestaltet
sein, in diesem Zusammenhang insbesondere als elektrisch
leitende oder elektrisch halbleitende Kohlenstoff-Nanoröhren.
Der Chip-Kontakt, der vorzugsweise aus Metall besteht und
somit im weiteren auch als Chip-Metallkontakt bezeichnet
wird, kann als eine Schichtenfolge insbesondere zweier
Schichten, einer Chip-Metallkontaktschicht und einer darauf
aufgebrachten Katalysatorschicht, bestehen. Die
Katalysatorschicht weist Material auf, welches hinsichtlich
des Aufwachsens von Nanoröhren, vorzugsweise hinsichtlich des
Aufwachsens von Kohlenstoff-Nanoröhren, katalytisch wirkt. In
diesem Zusammenhang ist unter einer Katalysatorschicht auch
eine Ansammlung einzelner Material-Cluster aus dem jeweiligen
Katalysator-Material zu verstehen, d. h. anders ausgedrückt,
die Katalysatorschicht muss nicht unbedingt aus einer
zusammenhängenden Schicht aus Katalysatormaterial bestehen.
In diesem Zusammenhang ist darauf hinzuweisen, dass auch die
Chip-Metallkontaktschicht selbst aus einem Metall bestehen
kann, das hinsichtlich des Aufwachsens der Nanoröhren
katalytisch wirkt.
Durch die Verwendung von Katalysatormaterial wird das
Aufwachsen der Nanoröhren erheblich vereinfacht und
beschleunigt.
Der Chip-Metallkontakt, insbesondere die Chip-
Metallkontaktschicht, kann aus einem beliebigen Metall,
vorzugsweise aus Aluminium und/oder Kupfer oder aus einer
beliebigen Metalllegierung, vorzugsweise aus einer
Metalllegierung der beiden oben genannten Metalle gefertigt
sein.
Als Katalysatormaterial kann Nickel, Kobalt oder Eisen oder
eine Mischung der genannten Materialien verwendet werden.
Gemäß einer Weiterbildung der Erfindung ist es vorgesehen,
dass die Nanoröhren mit dem externen Chip-Metallkontakt
verlötet sind, um den mechanischen Kontakt, d. h. die
mechanische Kupplung, zwischen dem externen Chip-Kontakt und
einem Ende einer jeweiligen Nanoröhre weiter zu festigen,
wodurch die mechanische Stabilität der Chip-Verbindung weiter
erhöht wird.
Der elektronische Chip ist gemäß einer Ausgestaltung der
Erfindung als Test-Chip ausgestaltet, d. h. als ein Chip, mit
dem eine vorgegebene Funktionsweise weiterer elektronischer
Chips getestet werden kann. In diesem Fall dienen die
Nanoröhren anschaulich als Ersatz für die übliche Nadelkarte
zum Kontaktieren des jeweils zu testenden Chips.
Der Test-Chip kann eine integrierte Test-Schaltung aufweisen,
wodurch die Verlässlichkeit der verarbeiteten elektrischen
Signale weiter erhöht wird.
Für den Fall, dass der erste elektronische Chip nicht als
Test-Chip ausgestaltet ist und die elektronische Chip-
Anordnung zwei miteinander dauerhaft zu kontaktierende
elektronische Chips aufweist, können die Nanoröhren an ihren
beiden jeweiligen Enden jeweils mit dem Metall der jeweiligen
externen Chip-Kontakte verlötet sein, wodurch die mechanische
und damit auch die elektronische Stabilität weiter erhöht
wird.
Allgemein kann die Erfindung auf eine beliebige Anzahl
miteinander zu kontaktierender elektronischer Chips
angewendet werden.
Die Erfindung eignet sich insbesondere zum Einsatz in einer
HF-Anwendung, d. h. bei Hochfrequenz-Bauelementen bzw. in
einem Hochfrequenz-Chip.
Ausführungsbeispiele der Erfindung sind in den Figuren
dargestellt und werden im Weiteren näher erläutert.
Es zeigen:
Fig. 1 eine elektronische Chip-Anordnung gemäß einem ersten
Ausführungsbeispiel der Erfindung zu einem ersten
Zeitpunkt des Herstellungsverfahrens;
Fig. 2 eine elektronische Chip-Anordnung gemäß dem Stand der
Technik;
Fig. 3 eine elektronische Chip-Anordnung gemäß dem ersten
Ausführungsbeispiel der Erfindung zu einem zweiten
Zeitpunkt des Herstellungsverfahrens;
Fig. 4 eine elektronische Chip-Anordnung gemäß dem ersten
Ausführungsbeispiel der Erfindung zu einem dritten
Zeitpunkt des Herstellungsverfahrens;
Fig. 5 eine elektronische Chip-Anordnung gemäß einem zweiten
Ausführungsbeispiel der Erfindung; und
Fig. 6 eine Rasterelektronenmikroskop-Aufnahme einer
Draufsicht eines erfindungsgemäßen elektronischen
Chips, bei dem auf externen Chip-Kontakten
Kohlenstoff-Nanoröhren aufgewachsen sind.
Fig. 1 zeigt eine Chip-Anordnung 100 gemäß einem ersten
Ausführungsbeispiel der Erfindung zu einem ersten Zeitpunkt
während ihrer Herstellung.
Die Chip-Anordnung 100 weist einen ersten elektronischen Chip
101 und einen zweiten elektronischen Chip 102 auf, die
miteinander mechanisch und elektronisch zu kontaktieren sind.
Der erste elektronische Chip 101 und der zweite elektronische
Chip 102 weisen jeweils eine integrierte elektronische
Schaltung auf, die jedoch aus Gründen der vereinfachten
Erläuterung der Erfindung nicht dargestellt sind.
Auf dem ersten elektronischen Chip 101 ist auf einem
Kontaktpad, d. h. auf einem externen Chip-Metallkontakt 103
aus Aluminium mittels eines Lift-Off-Verfahrens eine
Katalysator-Schicht 104 aus Eisen aufgebracht, wobei gemäß
diesem Ausführungsbeispiel die Katalysatorschicht 104 aus
einer Mehrzahl nebeneinander angeordneter Metallpartikel,
insbesondere Metall-Clustern aus Eisen, besteht.
Alternativ kann anstelle des nachfolgend aufgebrachten
Katalysators der externe Chip-Metallkontakt 103 unmittelbar
gemeinsam mit dem Katalysator-Material auf den an sich fertig
prozessierten elektronischen Chip 101 aufgebracht werden.
Die Katalysator-Schicht 104 weist eine Dicke von ungefähr
5 nm bis 10 nm auf.
Anschließend werden unter Verwendung eines CVD-Prozesses oder
eines plasma-unterstützten CVD-Prozesses (PECVD), gemäß
diesem Ausführungsbeispiel unter Verwendung von Acetylen
(C2H2) bei einer Temperatur von 600°C und einem Druck von 10
Torr für eine Dauer von 30 Minuten Kohlenstoff-Nanoröhren 105
bis zu einer beliebigen Höhe, gemäß diesem
Ausführungsbeispiels bis zu einer Höhe von ungefähr 100 µm
bis 500 µm, aufgewachsen.
Der externe Chip-Metallkontakt 103 weist gemäß diesem
Ausführungsbeispiel eine rechteckförmige Form auf mit einer
Seitenlänge von jeweils 50 µm bis 100 µm.
In einem weiteren Schritt werden die Kohlenstoff-Nanoröhren
105 und somit der Chip-Metallkontakt 103 des ersten
elektronischen Chips 101 mit einem Chip-Metallkontakt 106 des
zweiten elektronischen Chips 102 in örtliche Übereinstimmung
und in mechanischen Kontakt gebracht, d. h. es erfolgt eine
Justierung der Kohlenstoff-Nanoröhren 105 mit dem Chip-
Metallkontakt 106 des zweiten elektronischen Chips 102.
Anschließend werden die Kohlenstoff-Nanoröhren 105 in dem
Aluminium der Metallkontaktschicht 103, d. h. des externen
Chip-Kontakts 103, eingebettet, indem die Chip-Anordnung 100
mittels eines Kurzzeittemper-Verfahrens in einer
Wasserstoffumgebung bei über 660°C erhitzt und anschließend
wieder abgekühlt wird.
Auf diese Weise werden die Kohlenstoff-Nanoröhren 105 an
einem jeweiligen ersten Ende 107 fest mit dem Aluminium des
externen Chip-Metallkontakts 103 des ersten elektronischen
Chips 101 verbunden, d. h. in dem Aluminium befestigt, und
anschließend wird der erste elektronische Chip 101 über der
gewünschten Kontaktfläche, d. h. dem Chip-Metallkontakt 106
des zweiten elektronischen Chips 102, justiert und
anschließend wiederum mittels eines Kurzzeittemper-Verfahrens
in einer Wasserstoffumgebung bei einer Temperatur von über
660°C erhitzt und wieder abgekühlt, so dass die jeweiligen
zweiten Enden 108 fest mit dem Aluminium des externen Chip-
Metallkontakts 106 des zweiten elektronischen Chips 102
verbunden, d. h. in dem Aluminium befestigt sind.
Mittels der Kurzzeittemper-Verfahren werden die jeweiligen
Enden 107, 108 der Kohlenstoff-Nanoröhren 105 anschaulich mit
den externen Chip-Metallkontakten 103, 106, verlötet.
Fig. 3 zeigt bei Verwendung von gleichen Bezugszeichen für
identische Elemente den Zustand der Chip-Anordnung 100 nach
erfolgtem Verlöten der ersten Enden 107 der Kohlenstoff-
Nanoröhren 105 mit dem Chip-Metallkontakt 103 des ersten
elektronischen Chips 101.
Anders ausgedrückt, erfolgt das Verlöten, indem nach dem
Aufwachsen der Kohlenstoff-Nanoröhren 105 die Chip-Anordnung
100 für eine kurze Zeitdauer über die eutektische Temperatur
des Materials der Chip-Metallkontakte 103, 106, gebracht
wird, um somit die Kohlenstoff-Nanoröhren 105 in das Material
der Chip-Metallkontakte 103, 106 einzubetten. Dies erfolgt in
gleicher Weise für die Einbettung der weiteren Enden 108 der
Kohlenstoff-Nanoröhren 105 in die Chip-Metallkontakte 106 des
zweiten elektronischen Chips 102.
Als Material für die Einbettung der Enden 107, 108 der
Kohlenstoff-Nanoröhren 105 in die Chip-Metallkontakte 103,
106 kann Aluminium oder ein beliebiges anderes Metall oder
Metallgemisch, wie beispielsweise Pb40Sn60, Pb95Sn5 oder ein
beliebiges anderes eutektisches Gemisch verwendet werden, um
die Kohlenstoff-Nanoröhren 105 zu kontaktieren.
Fig. 4 zeigt die Chip-Anordnung 100 in dem Zustand, in dem die
zweiten Enden 108 der Kohlenstoff-Nanoröhren 105 schon in den
externen Chip-Metallkontakt 106 des zweiten elektronischen
Chips 102 eingebettet, d. h. mit diesem verlötet sind.
Es ist in diesem Zusammenhang darauf hinzuweisen, dass die
beiden Lötschritte auch zu einem gemeinsamen
Kurzzeittemperschritt, d. h. zu einem Lötschritt,
zusammengefasst werden können.
Fig. 5 zeigt eine elektronische Chip-Anordnung 500 gemäß einem
zweiten Ausführungsbeispiel der Erfindung.
Ein erster elektronischer Chip 501 ist gemäß dem zweiten
Ausführungsbeispiel als Test-Chip 501 ausgestaltet und dient
zum Testen zu testender weiterer elektronischer Chips, gemäß
diesem Ausführungsbeispiels dargestellt anhand eines zu
testenden Chips 502.
Der Test-Chip 501 weist eine in ihm integrierte Test-
Schaltung auf (nicht dargestellt) sowie mindestens einen
externen Chip-Metallkontakt 503, grundsätzlich eine beliebige
Anzahl von Chip-Metallkontakten 503, die gemäß dem oben
beschriebenen Verfahren mit den ersten Enden 507 von auf der
Katalysatorschicht 504 aufgewachsen Kohlenstoff-Nanoröhren
505 verlötet sind. Die in dem Test-Chip 501 integrierte Test-
Schaltung ist derart eingerichtet, dass mit ihr eine
vorgegebene Soll-Funktionalität des zu testenden
elektronischen Chips 502 überprüft werden kann.
Die zweiten Enden 508 sind gemäß diesem Ausführungsbeispiel
nicht fest mit dem externen Chip-Metallkontakt 506 des zu
testenden elektronischen Chips 502 verlötet, sondern sie
werden für Testzwecke lediglich mit dem externen Chip-Kontakt
506 des zu testenden Chips 502 in mechanischem und damit
elektrischen Kontakt gebracht, um somit die jeweilige
Testroutine zum Testen des zu testenden elektronischen Chips
502 durchzuführen.
Fig. 6 zeigt eine Aufnahme eines Rasterelektronenmikroskops
einer Draufsicht auf einen elektronischen Chip 600 mit einer
Mehrzahl quadratischer externen Chip-Metallkontakten und
darauf aufgebrachten Kohlenstoff-Nanoröhren, die anschaulich
einen Cluster-Rasen aus Kohlenstoff-Nanoröhren auf dem
jeweiligen Chip-Metallkontakt bilden.
100
Chip-Anordnung
101
Erster elektronischer Chip
102
Zweiter elektronischer Chip
103
Externer Chip-Metallkontakt erster elektronischer Chip
104
Katalysatorschicht
105
Kohlenstoff-Nanoröhre
106
Externer Chip-Metallkontakt zweiter elektronischer Chip
107
Erstes Ende Kohlenstoff-Nanoröhre
108
Zweites Ende Kohlenstoff-Nanoröhre
200
Chip-Anordnung
201
Erster elektronischer Chip
202
Zweiter elektronischer Chip
203
Substrat
204
Widerstand
205
Kapazität
206
Induktivität
207
Integrierte Schaltung
208
Externer Chip-Metallkontakt erster elektronischer Chip
209
Externer Chip-Metallkontakt zweiter elektronischer Chip
210
Metallverbindung
500
Chip-Anordnung
501
Test-Chip
502
Zu testender Chip
503
Externer Chip-Metallkontakt Test-Chip
504
Katalysatorschicht
505
Kohlenstoff-Nanoröhre
506
Externer Chip-Metallkontakt zu testender Chip
507
Erstes Ende Kohlenstoff-Nanoröhre
508
Zweites Ende Kohlenstoff-Nanoröhre
600
Elektronischer Chip
Claims (16)
1. Elektronischer Chip mit mindestens einem externen Chip-
Kontakt,
bei dem auf dem mindestens einen externen Chip-Kontakt eine
Vielzahl von Nanoröhren aufgebracht sind zum Kontaktieren des
elektronischen Chips mit einem weiteren elektronischen Chip.
2. Elektronischer Chip nach Anspruch 1,
bei dem die Vielzahl von Nanoröhren eine Vielzahl von
Kohlenstoff-Nanoröhren sind.
3. Elektronischer Chip nach Anspruch 1 oder 2,
bei dem der externe Chip-Kontakt eine Chip-Kontaktschicht und
eine darauf aufgebrachte Katalysatorschicht aufweist, wobei
das Material der Katalysatorschicht hinsichtlich des Wachsens
der Nanoröhren katalytisch wirkt.
4. Elektronischer Chip nach einem der Ansprüche 1 bis 3,
bei dem der Chip-Kontakt zumindest eines der folgenden
Metalle aufweist:
- - Aluminium, und/oder
- - Kupfer.
5. Elektronischer Chip nach Anspruch 3 oder 4,
bei dem die Katalysatorschicht zumindest eines der folgenden
Metalle aufweist:
- - Nickel, und/oder
- - Kobalt, und/oder
- - Eisen.
6. Elektronischer Chip nach einem der Ansprüche 1 bis 5,
bei dem die Nanoröhren mit dem externen Chip-Kontakt verlötet
sind.
7. Elektronischer Chip nach einem der Ansprüche 1 bis 6,
bei dem der elektronische Chip als Test-Chip ausgestaltet
ist.
8. Elektronischer Chip nach Anspruch 7,
bei dem der Test-Chip eine integrierte Testschaltung
aufweist.
9. Elektronische Chip-Anordnung mit einem ersten
elektronischen Chip und einem zweiten elektronischen Chip,
bei dem der erste elektronische Chip mindestens einen externen Chip-Kontakt aufweist, auf dem eine Vielzahl von Nanoröhren aufgebracht sind zum Kontaktieren des elektronischen Chips mit dem zweiten elektronischen Chip, und
bei dem der zweite elektronische Chip mindestens einen externen Chip-Kontakt aufweist, der mit den auf dem externen Chip-Kontakt des ersten elektronischen Chips aufgebrachten Nanoröhren kontaktierbar ist.
bei dem der erste elektronische Chip mindestens einen externen Chip-Kontakt aufweist, auf dem eine Vielzahl von Nanoröhren aufgebracht sind zum Kontaktieren des elektronischen Chips mit dem zweiten elektronischen Chip, und
bei dem der zweite elektronische Chip mindestens einen externen Chip-Kontakt aufweist, der mit den auf dem externen Chip-Kontakt des ersten elektronischen Chips aufgebrachten Nanoröhren kontaktierbar ist.
10. Elektronische Chip-Anordnung nach Anspruch 9,
bei dem die Vielzahl von Nanoröhren eine Vielzahl von
Kohlenstoff-Nanoröhren sind.
11. Elektronische Chip-Anordnung nach Anspruch 9 oder 10,
bei dem der externe Chip-Kontakt des ersten elektronischen
Chips eine Chip-Kontaktschicht und eine darauf aufgebrachte
Katalysatorschicht aufweist, wobei das Material der
Katalysatorschicht hinsichtlich des Wachsens der Nanoröhren
katalytisch wirkt.
12. Elektronische Chip-Anordnung nach einem der Ansprüche 9
bis 11,
bei dem der Chip-Kontakt des ersten elektronischen Chips
und/oder der Chip-Kontakt des zweiten elektronischen Chips
zumindest eines der folgenden Metalle aufweist:
- - Aluminium, und/oder
- - Kupfer.
13. Elektronische Chip-Anordnung nach Anspruch 11 oder 12,
bei dem die Katalysatorschicht zumindest eines der folgenden
Metalle aufweist:
- - Nickel, und/oder
- - Kobalt, und/oder
- - Eisen.
14. Elektronische Chip-Anordnung nach einem der Ansprüche 9
bis 13,
bei dem die Nanoröhren mit dem externen Chip-Kontakt des
ersten elektronischen Chips und/oder mit dem Chip-Kontakt des
zweiten elektronischen Chips verlötet sind.
15. Elektronische Chip-Anordnung nach einem der Ansprüche 7
bis 14,
bei dem der erste elektronische Chip als Test-Chip
ausgestaltet ist.
16. Elektronische Chip-Anordnung nach Anspruch 15,
bei dem der Test-Chip eine integrierte Testschaltung
aufweist.
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---|---|---|---|
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KR1020037015955A KR100585209B1 (ko) | 2001-06-06 | 2002-06-03 | 전자 칩 및 전자 칩 장치 |
EP02748564A EP1393370A2 (de) | 2001-06-06 | 2002-06-03 | Elektronischer chip und elektronische chip-anordnung |
PCT/DE2002/002026 WO2002099845A2 (de) | 2001-06-06 | 2002-06-03 | Elektronischer chip und elektronische chip-anordnung |
US10/479,735 US7301779B2 (en) | 2001-06-06 | 2002-06-03 | Electronic chip and electronic chip assembly |
JP2003502860A JP2004528727A (ja) | 2001-06-06 | 2002-06-03 | 電子チップおよび電子チップ構造体 |
TW091112208A TWI283917B (en) | 2001-06-06 | 2002-06-06 | Electronic chip and electronic chip arrangement |
Applications Claiming Priority (1)
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---|---|---|---|
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Publications (1)
Publication Number | Publication Date |
---|---|
DE10127351A1 true DE10127351A1 (de) | 2002-12-19 |
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---|---|---|---|
DE10127351A Ceased DE10127351A1 (de) | 2001-06-06 | 2001-06-06 | Elektronischer Chip und elektronische Chip-Anordnung |
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---|---|
US (1) | US7301779B2 (de) |
EP (1) | EP1393370A2 (de) |
JP (1) | JP2004528727A (de) |
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DE (1) | DE10127351A1 (de) |
TW (1) | TWI283917B (de) |
WO (1) | WO2002099845A2 (de) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102004005255A1 (de) * | 2004-02-03 | 2005-08-18 | Siemens Ag | Verfahren zum Anordnen einer Leitungsstruktur auf einem Substrat und Substrat mit der Leitungsstruktur |
DE102007061598A1 (de) * | 2007-12-20 | 2009-07-30 | Siemens Ag | Trägeraufbau für einen Leistungsbaustein mit einer Bodenplatte und Verfahren zu dessen Herstellung |
DE102007061599A1 (de) * | 2007-12-20 | 2009-07-30 | Siemens Ag | Trägeraufbau für einen Leistungsbaustein mit einem Kühlkörper und Verfahren zu dessen Herstellung |
DE102009059304A1 (de) * | 2009-12-23 | 2011-06-30 | CiS Forschungsinstitut für Mikrosensorik und Photovoltaik GmbH, 99099 | Elektronische/optische Komponenten mit einem daran befestigten Kabel und Verfahen zur Befestigung des Kabels |
Families Citing this family (42)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3948377B2 (ja) * | 2002-09-12 | 2007-07-25 | 株式会社豊田中央研究所 | 圧接型半導体装置 |
US6864571B2 (en) * | 2003-07-07 | 2005-03-08 | Gelcore Llc | Electronic devices and methods for making same using nanotube regions to assist in thermal heat-sinking |
US7327037B2 (en) * | 2004-04-01 | 2008-02-05 | Lucent Technologies Inc. | High density nanostructured interconnection |
US7776307B2 (en) * | 2004-09-16 | 2010-08-17 | Etamota Corporation | Concentric gate nanotube transistor devices |
US7943418B2 (en) * | 2004-09-16 | 2011-05-17 | Etamota Corporation | Removing undesirable nanotubes during nanotube device fabrication |
US7345296B2 (en) * | 2004-09-16 | 2008-03-18 | Atomate Corporation | Nanotube transistor and rectifying devices |
US7462890B1 (en) | 2004-09-16 | 2008-12-09 | Atomate Corporation | Nanotube transistor integrated circuit layout |
TW200629511A (en) * | 2004-11-04 | 2006-08-16 | Koninkl Philips Electronics Nv | Nanotube-based connection arrangement and approach |
US20100065820A1 (en) * | 2005-02-14 | 2010-03-18 | Atomate Corporation | Nanotube Device Having Nanotubes with Multiple Characteristics |
US7476982B2 (en) * | 2005-02-28 | 2009-01-13 | Regents Of The University Of California | Fabricated adhesive microstructures for making an electrical connection |
EP1761114A3 (de) * | 2005-08-31 | 2009-09-16 | Kabushiki Kaisha Toyota Jidoshokki | Leiterplatte |
US7371674B2 (en) * | 2005-12-22 | 2008-05-13 | Intel Corporation | Nanostructure-based package interconnect |
US7625817B2 (en) * | 2005-12-30 | 2009-12-01 | Intel Corporation | Method of fabricating a carbon nanotube interconnect structures |
US7453154B2 (en) * | 2006-03-29 | 2008-11-18 | Delphi Technologies, Inc. | Carbon nanotube via interconnect |
US7713858B2 (en) * | 2006-03-31 | 2010-05-11 | Intel Corporation | Carbon nanotube-solder composite structures for interconnects, process of making same, packages containing same, and systems containing same |
KR100741286B1 (ko) * | 2006-04-06 | 2007-07-23 | 오태성 | 탄소나노튜브 강화 복합범프와 이를 이용한 칩온글라스실장방법과 플립칩 실장방법 |
US7544546B2 (en) * | 2006-05-15 | 2009-06-09 | International Business Machines Corporation | Formation of carbon and semiconductor nanomaterials using molecular assemblies |
JP4744360B2 (ja) | 2006-05-22 | 2011-08-10 | 富士通株式会社 | 半導体装置 |
US8309201B2 (en) * | 2006-08-23 | 2012-11-13 | The Regents Of The University Of California | Symmetric, spatular attachments for enhanced adhesion of micro- and nano-fibers |
US7600667B2 (en) * | 2006-09-29 | 2009-10-13 | Intel Corporation | Method of assembling carbon nanotube reinforced solder caps |
FR2910175B1 (fr) * | 2006-12-19 | 2009-07-31 | Commissariat Energie Atomique | Structure de cathode pour ecran plat avec grille de refocalisation |
US8168495B1 (en) | 2006-12-29 | 2012-05-01 | Etamota Corporation | Carbon nanotube high frequency transistor technology |
JP2008210954A (ja) * | 2007-02-26 | 2008-09-11 | Fujitsu Ltd | カーボンナノチューブバンプ構造体とその製造方法、およびこれを用いた半導体装置 |
WO2009023304A2 (en) * | 2007-05-02 | 2009-02-19 | Atomate Corporation | High density nanotube devices |
EP2197782B1 (de) * | 2007-09-12 | 2020-03-04 | Smoltek AB | Verbinden und bonden von benachbarten schichten mit nanostrukturen |
JP5292772B2 (ja) * | 2007-11-15 | 2013-09-18 | 富士通株式会社 | 電子部品及びその製造方法 |
JP2011522394A (ja) * | 2007-12-31 | 2011-07-28 | エータモタ・コーポレイション | 端部接触型縦型カーボンナノチューブトランジスタ |
US8723407B2 (en) * | 2008-02-12 | 2014-05-13 | The State Of Oregon Acting By And Through The State Board Of Higher Education On Behalf Of The University Of Oregon | Method of making zinc oxide nanowires |
WO2009101664A1 (ja) | 2008-02-15 | 2009-08-20 | Fujitsu Limited | 半導体装置の製造方法 |
US8717057B2 (en) * | 2008-06-27 | 2014-05-06 | Qualcomm Incorporated | Integrated tester chip using die packaging technologies |
US8017498B2 (en) * | 2008-09-22 | 2011-09-13 | Intel Corporation | Multiple die structure and method of forming a connection between first and second dies in same |
CN101811658B (zh) * | 2009-02-20 | 2012-09-19 | 清华大学 | 碳纳米管阵列传感器及其制备方法 |
KR101200798B1 (ko) * | 2011-05-27 | 2012-11-13 | 서울대학교산학협력단 | 미세섬모의 인터락킹을 이용한 가역적 전기커넥터, 이를 이용한 다기능 센서 및 그 제작방법 |
SG2013083258A (en) * | 2013-11-06 | 2015-06-29 | Thales Solutions Asia Pte Ltd | A guard structure for signal isolation |
EP2871675A1 (de) * | 2013-11-06 | 2015-05-13 | Mitsubishi Electric R & D Centre Europe B.V. | Druckverbindung für einen Halbleiterchip mittels flexibler Nanodrähte und entsprechendes Herstellungsverfahren |
CN103896207B (zh) * | 2014-04-14 | 2015-11-18 | 河南省科学院应用物理研究所有限公司 | 一种基于力电热耦合的碳纳米管阵列键合方法 |
CN109075152B (zh) * | 2016-05-06 | 2023-01-24 | 斯莫特克有限公司 | 组装平台 |
RU2621889C1 (ru) * | 2016-07-13 | 2017-06-07 | Федеральное государственное бюджетное учреждение науки Институт физики полупроводников им. А.В. Ржанова Сибирского отделения Российской академии наук (ИФП СО РАН) | Микроконтакт для фотоприемной гибридной микросхемы |
EP3349551A1 (de) * | 2017-01-11 | 2018-07-18 | Mitsubishi Electric R & D Centre Europe B.V. | Leiterplatteneinbettung einer strommatrize und verfahren zur herstellung der leiterplatte |
DE102018103505A1 (de) | 2018-02-16 | 2019-08-22 | Osram Opto Semiconductors Gmbh | Komposithalbleiterbauelement und Verfahren zur Herstellung eines Komposithalbleiterbauelements |
US10833048B2 (en) | 2018-04-11 | 2020-11-10 | International Business Machines Corporation | Nanowire enabled substrate bonding and electrical contact formation |
US11195811B2 (en) * | 2019-04-08 | 2021-12-07 | Texas Instruments Incorporated | Dielectric and metallic nanowire bond layers |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5805426A (en) * | 1996-09-24 | 1998-09-08 | Texas Instruments Incorporated | Microelectronic assemblies including Z-axis conductive films |
US6020742A (en) * | 1996-02-09 | 2000-02-01 | Nippon Soken Inc | Combustion monitoring apparatus for internal combustion engine |
EP1087413A2 (de) * | 1999-09-24 | 2001-03-28 | Lucent Technologies Inc. | Taktiler Sensor mit Nanodrähten und Verfahren zu ihrer Herstellung |
EP1096533A1 (de) * | 1999-08-18 | 2001-05-02 | Lucent Technologies Inc. | Herstellungsverfahren einer gemusterten Kohlenstoffnanoröhreschicht |
Family Cites Families (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2546114B2 (ja) * | 1992-12-22 | 1996-10-23 | 日本電気株式会社 | 異物質内包カーボンナノチューブとその製造方法 |
CA2110472C (en) | 1993-03-01 | 1999-08-10 | Anilkumar Chinuprasad Bhatt | Method and apparatus for in-situ testing of integrated circuit chips |
US6183714B1 (en) * | 1995-09-08 | 2001-02-06 | Rice University | Method of making ropes of single-wall carbon nanotubes |
US5818700A (en) * | 1996-09-24 | 1998-10-06 | Texas Instruments Incorporated | Microelectronic assemblies including Z-axis conductive films |
US5805424A (en) * | 1996-09-24 | 1998-09-08 | Texas Instruments Incorporated | Microelectronic assemblies including Z-axis conductive films |
US6429029B1 (en) * | 1997-01-15 | 2002-08-06 | Formfactor, Inc. | Concurrent design and subsequent partitioning of product and test die |
US6052286A (en) * | 1997-04-11 | 2000-04-18 | Texas Instruments Incorporated | Restrained center core anisotropically conductive adhesive |
JP3363759B2 (ja) * | 1997-11-07 | 2003-01-08 | キヤノン株式会社 | カーボンナノチューブデバイスおよびその製造方法 |
US6730541B2 (en) | 1997-11-20 | 2004-05-04 | Texas Instruments Incorporated | Wafer-scale assembly of chip-size packages |
US6020747A (en) | 1998-01-26 | 2000-02-01 | Bahns; John T. | Electrical contact probe |
US6322713B1 (en) | 1999-07-15 | 2001-11-27 | Agere Systems Guardian Corp. | Nanoscale conductive connectors and method for making same |
US6340822B1 (en) | 1999-10-05 | 2002-01-22 | Agere Systems Guardian Corp. | Article comprising vertically nano-interconnected circuit devices and method for making the same |
US6297063B1 (en) * | 1999-10-25 | 2001-10-02 | Agere Systems Guardian Corp. | In-situ nano-interconnected circuit devices and method for making the same |
AT408052B (de) | 1999-11-10 | 2001-08-27 | Electrovac | Verbindungssystem |
JP2002141633A (ja) | 2000-10-25 | 2002-05-17 | Lucent Technol Inc | 垂直にナノ相互接続された回路デバイスからなる製品及びその製造方法 |
TW554388B (en) * | 2001-03-30 | 2003-09-21 | Univ California | Methods of fabricating nanostructures and nanowires and devices fabricated therefrom |
US20040152240A1 (en) * | 2003-01-24 | 2004-08-05 | Carlos Dangelo | Method and apparatus for the use of self-assembled nanowires for the removal of heat from integrated circuits |
US6989325B2 (en) * | 2003-09-03 | 2006-01-24 | Industrial Technology Research Institute | Self-assembled nanometer conductive bumps and method for fabricating |
US6796897B1 (en) * | 2003-09-17 | 2004-09-28 | Deere & Company | Airfoil for an axial separator cleaning air blast duct |
-
2001
- 2001-06-06 DE DE10127351A patent/DE10127351A1/de not_active Ceased
-
2002
- 2002-06-03 EP EP02748564A patent/EP1393370A2/de not_active Ceased
- 2002-06-03 KR KR1020037015955A patent/KR100585209B1/ko not_active IP Right Cessation
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Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6020742A (en) * | 1996-02-09 | 2000-02-01 | Nippon Soken Inc | Combustion monitoring apparatus for internal combustion engine |
US5805426A (en) * | 1996-09-24 | 1998-09-08 | Texas Instruments Incorporated | Microelectronic assemblies including Z-axis conductive films |
EP1096533A1 (de) * | 1999-08-18 | 2001-05-02 | Lucent Technologies Inc. | Herstellungsverfahren einer gemusterten Kohlenstoffnanoröhreschicht |
EP1087413A2 (de) * | 1999-09-24 | 2001-03-28 | Lucent Technologies Inc. | Taktiler Sensor mit Nanodrähten und Verfahren zu ihrer Herstellung |
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102004005255A1 (de) * | 2004-02-03 | 2005-08-18 | Siemens Ag | Verfahren zum Anordnen einer Leitungsstruktur auf einem Substrat und Substrat mit der Leitungsstruktur |
DE102004005255B4 (de) * | 2004-02-03 | 2005-12-08 | Siemens Ag | Verfahren zum Anordnen einer Leitungsstruktur mit Nanoröhren auf einem Substrat |
DE102007061598A1 (de) * | 2007-12-20 | 2009-07-30 | Siemens Ag | Trägeraufbau für einen Leistungsbaustein mit einer Bodenplatte und Verfahren zu dessen Herstellung |
DE102007061599A1 (de) * | 2007-12-20 | 2009-07-30 | Siemens Ag | Trägeraufbau für einen Leistungsbaustein mit einem Kühlkörper und Verfahren zu dessen Herstellung |
DE102007061598B4 (de) * | 2007-12-20 | 2011-08-25 | Siemens AG, 80333 | Trägeraufbau für einen Leistungsbaustein mit einer Bodenplatte und Verfahren zu dessen Herstellung |
DE102007061599B4 (de) * | 2007-12-20 | 2011-09-22 | Siemens Ag | Trägeraufbau für einen Leistungsbaustein mit einem Kühlkörper und Verfahren zu dessen Herstellung |
DE102009059304A1 (de) * | 2009-12-23 | 2011-06-30 | CiS Forschungsinstitut für Mikrosensorik und Photovoltaik GmbH, 99099 | Elektronische/optische Komponenten mit einem daran befestigten Kabel und Verfahen zur Befestigung des Kabels |
DE102009059304B4 (de) * | 2009-12-23 | 2014-07-03 | CiS Forschungsinstitut für Mikrosensorik und Photovoltaik GmbH | Siliziumchip mit einem daran befestigten Kabel und Verfahen zur Befestigung des Kabels |
Also Published As
Publication number | Publication date |
---|---|
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