TWI743119B - 裝配平台 - Google Patents

裝配平台 Download PDF

Info

Publication number
TWI743119B
TWI743119B TW106114801A TW106114801A TWI743119B TW I743119 B TWI743119 B TW I743119B TW 106114801 A TW106114801 A TW 106114801A TW 106114801 A TW106114801 A TW 106114801A TW I743119 B TWI743119 B TW I743119B
Authority
TW
Taiwan
Prior art keywords
nanostructures
substrate
assembly
nanostructure
assembly platform
Prior art date
Application number
TW106114801A
Other languages
English (en)
Other versions
TW201740491A (zh
Inventor
Ｍ 沙斐克 卡拜耳
安德斯 傑漢森
文森 德斯馬瑞斯
薩黎曼 穆罕默德 阿米恩
Original Assignee
瑞典商斯莫勒科技公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 瑞典商斯莫勒科技公司 filed Critical 瑞典商斯莫勒科技公司
Publication of TW201740491A publication Critical patent/TW201740491A/zh
Application granted granted Critical
Publication of TWI743119B publication Critical patent/TWI743119B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/52—Mounting semiconductor bodies in containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67121—Apparatus for making assemblies not otherwise provided for, e.g. package constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/1012—Auxiliary members for bump connectors, e.g. spacers
    • H01L2224/10152—Auxiliary members for bump connectors, e.g. spacers being formed on an item to be connected not being a semiconductor or solid-state body
    • H01L2224/10165—Alignment aids
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16238—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Nanotechnology (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Wire Bonding (AREA)
  • Combinations Of Printed Boards (AREA)
  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

本發明提供一種排列成介於一積體電路與一基板之間的插入物裝置的裝配平台，用以經由該裝配平台互連該積體電路與該基板，該裝配平台包括：一裝配基板；複數個導電的通孔，延伸貫穿該裝配基板；在該裝配基板的第一側的至少一奈米結構連接凸塊，該奈米結構連接凸塊被導電連接至該些通孔並且定義用於連接該積體電路與該基板中至少其中一者的連接位置，其中，該些奈米結構連接凸塊中的每一者皆包括：垂直成長在該裝配基板的該第一側的複數個狹長導體奈米結構，其中，該複數個狹長奈米結構被埋置在用於連接該積體電路與該基板中至少其中一者的一金屬中；在該裝配基板的第二側的至少一連接凸塊，該第二側和該第一側對置，該連接凸塊被導電連接至該些通孔並且定義用於連接該積體電路與該基板中至少其中一者的連接位置。

Description

裝配平台
本發明關於一種用於排列在一電子裝置與一基板之間的裝配平台，以便經由該裝配平台互連該第一電子裝置和該基板。本發明還關於製造此裝配平台的方法。
在現今的電子產品中，尺寸和形狀因子係任何晶片實體排列中的重要考量因素。由於可攜式電子裝置的快速進展的關係，對於更小的晶片實體排列的需求已越來越強烈，從而需要改良關於電子封裝解決方案的技術。舉例來說，現今的電話皆配備包含功能強大處理器、記憶體、電感器、傳收器、…等的裝置，以便使其成為智慧型系統。為達成此目的，一智慧型系統需要超高的整合可能性(包含異質整合)，用以將許多功能性晶片封裝至一超小的空間之中，或者更合宜的說法係，封裝至一總體小型覆蓋範圍之中。許多此些功能性晶片需要多個密集封裝的輸入與輸出連接線，通常稱為I/O。此些I/O通常需要被連接至其它晶片或是底下的一PCB板，用以完成全部的功能性系統。再者，為製造有效的I/O，它們必須越小越好，以便提高單位面積的I/O點數量、在小尺寸提高電氣和機械性可靠度、降低該些互連線的總電阻和阻抗、並且因而最小化訊號傳播延遲。
插入物讓一封裝平台當作具有重新分配層的高密度I/O基 板。其還允許要被混合在相同平台上並且結合貫矽通孔(Through Silicon Via，TSV)的不相容技術的異質裝配，開啟進一步優化形狀因子的契機。為經由該些插入物TSV電氣連接多個裝置，該插入物通常有許多焊球，它們被排列成用以匹配該些裝置(舉例來說，該IC和一連接基板)上的該些I/O。
然而，現今的習知插入物卻可能面臨能夠被連接的裝置的數量限制。舉例來說，該插入物可能限制最終電子裝置的形狀因子及/或效能，因為能夠被互連的器件的數量主要受限於該些插入物焊球及其在尺寸、間距(典型的習知間距可能為約50μm)、以及高度方面的限制。再者，對於在一晶片的單位面積中要有更多功能的需求不斷增加亦使得需要縮減該些焊球的互連間距的大小，以便在單位面積中有更高數量的I/O點。該些習知的插入物相對為「不智慧(unsmart)」，其不允許該些互連線和路由路徑以外的任何元件。藉由習知技術製成的該些I/O點或支柱還有進一步微型化該些I/O大小以及增加不良可靠度問題和疲勞失效的挑戰。因此，需要改良的連接介面可任意縮減電子裝置在x、y、以及z中的大小，例如，先進式插入物。這導致需要一種先進的晶圓級封裝平台，其能夠釋放自由度用以依照一種更智慧與聰明的裝配平台設計功能性晶片和器件的封裝的進一步微型化。
據此，由於產生連接的焊球或金屬材料的排列的關係，現今的習知插入物在能夠被連接的裝置數量上有限制。這可能導致該插入物可能限制最終電子裝置的效能，因為能夠被互連的器件的數量係由該插入物焊球和其限制來設定。再者，對於在一晶片的單位面積中要有更多功能的需求不斷增加亦使得需要縮減該些焊球的互連間距的大小，以便在單位面積中有更高數量的I/O點。
因此，需要一種用於電子裝置的改良的連接介面，例如，插入物。
鑒於上面所提及以及先前技術的其它缺點，本發明的目的係提供一種裝配平台，其減輕先前技術的上面缺點中的至少某些缺點。
根據本發明的第一項觀點，本發明提供一種排列成介於一積體電路與一基板之間的插入物裝置的裝配平台，用以經由該裝配平台互連該積體電路與該基板，該裝配平台包括：一裝配基板；複數個導電的通孔，延伸貫穿該裝配基板；在該裝配基板的第一側的至少一奈米結構連接凸塊，每一個奈米結構連接凸塊被導電連接至該些通孔中的至少其中一者並且定義用於連接該積體電路與該基板中至少其中一者的連接位置，其中，該些奈米結構連接凸塊中的每一者皆包括：垂直成長在該裝配基板的該第一側的複數個狹長導體奈米結構，其中，該複數個狹長奈米結構被埋置在用於連接該積體電路與該基板中至少其中一者的一金屬中；一電極，其被連接至該第一複數個奈米結構中的每一個奈米結構並且被連接至該些通孔；在該裝配基板的第二側的至少一連接凸塊，該第二側和該第一側對置，該連接凸塊被導電連接至該些通孔並且定義用於連接該積體電路與該基板中至少其中一者的連接位置。
該些導體通孔可被導電連接至該些奈米結構，因此，電流能夠從該些奈米結構流至該些通孔。又，該裝配平台有利地可為一絕緣基板。該電極被導電連接至該些奈米結構，因此，電流能夠從該些奈米結構流至該電極。
「奈米結構連接凸塊」一詞的意義並非該連接凸塊本身必須為奈米尺寸；相反地，其意義為該連接凸塊包括奈米結構。本發明係基於瞭解，一裝配平台能夠利用被埋置在一金屬中成為奈米結構連接凸塊的奈米結構而被便利地提供。藉由成長該些奈米結構於該裝配基板上，該間距(也就是，介於該些奈米結構連接凸塊之間的距離)會遠小於習知的連接凸塊，從而在一裝配平台上達成更多的輸入/輸出點(也就是，I/O的密度會提高)。除此之外，作為一插入物的裝配平台在該些互連裝置(也就是，IC與基板)的方向中的高度亦會小於習知的插入物，從而縮減整個電子裝配件的尺寸。再者，該裝配平台能夠在高於典型積體電路的溫度處被處理，允許有較大的熱預算視窗並且因而在該些奈米結構的配置中有更大自由度及/或更節省成本的處理。此外，該裝配平台的製造還因成長該些奈米結構於該裝配基板上而明顯地簡化，因為該些奈米結構不必被轉印或是被額外處理。進一步優點係，介於該些奈米結構和該下方基板之間的介面強度/特性藉由直接成長該些奈米結構於該基板上或該電極上而獲得改良。將該些奈米結構直接成長於該裝配基板上或出現在該基板上的電極上的另一額外優點係，用於成長奈米結構的成長處理參數不需要遵循傳統的CMOS或是其它晶片處理環境，開啟新的可能性。再者，成長處理參數亦能夠經過修改，用以成長具有不同特性的奈米結構。這能夠利用被成長的奈米結構的電氣特性、機械特性、光學特性、或是任何其它特性以便有利於該裝配平台。
使用被成長的奈米結構允許廣泛修改該些奈米結構的特性。舉例來說，該裝配平台的高度可藉由成長該些奈米結構的高度而受到控制。此優點基本上可不需要控制要在所有x、y、以及z方向中被控制的 奈米結構凸塊的尺寸。
該些奈米結構較佳為提供該些奈米結構連接凸塊的金屬導電特性。該些奈米結構可以有利為碳奈米結構，例如，碳奈米管、碳奈米纖維、或是碳化物衍生的碳奈米結構。除此之外，或者，該些奈米結構可以有利為金屬奈米結構。該些狹長的奈米結構可以為奈米線、奈米鬚、或是奈米管的形式。
該些奈米結構成長在該基板上應該被詮釋為該些奈米結構可直接成長在該基板上或者成長在該基板上所排列的一電極上。該電極係在成長該些奈米結構之前先被沉積在該裝配基板上。因此，根據各種實施例，該電極可以被排列在該裝配基板和該第一複數個導體奈米結構中的每一個奈米結構之間。於此些實施例中，該第一複數個導體奈米結構中的奈米結構可以從該基板上的電極處成長，也就是，從該基板上的一導體電極處成長。簡言之，該些奈米結構可以從該基板上所排列的電極處成長。
根據實施例，該裝配平台可以進一步包括在該裝配基板上的一導體圖樣，該導體圖樣被導電連接至該些通孔並且被配置成用以將該些奈米結構連接凸塊連接至該些通孔，使得該奈米結構連接凸塊被電氣連接至該裝配基板的第二側的連接凸塊。
於一進一步實施例中，該電極為該導體圖樣的一部分。
根據實施例，該奈米結構連接凸塊的該複數個狹長奈米結構以及該金屬數量可被配置成使得該金屬藉由該複數個狹長奈米結構保持在該連接位置裡面。因此，該些奈米結構可被排列成用以產生防止該金屬脫離由該奈米結構連接凸塊所定義之連接位置的毛細管作用力。舉例來說， 當該裝配平台被焊接至該IC或是該基板時便可防止該脫離。於此些時候，該連接凸塊的金屬可以為液態。該毛細管作用力可進一步有助於取得較少空隙的連接凸塊。此外，奈米結構的存在亦可減少用以創造連接凸塊接合所需要的金屬數量。
根據一實施例，該奈米結構連接凸塊的該複數個狹長奈米結構被密集排列，使得該金屬於液態時藉由該複數個狹長奈米結構所導致的毛細管作用力而保持在該連接位置裡面。
根據另一實施例，第一側的兩個相鄰奈米結構連接凸塊之間的間距不同於第二側的兩個相鄰連接凸塊之間的間距，第一側的該兩個奈米結構連接凸塊中的每一者經由一個別通孔被連接至第二側的一個別相鄰連接凸塊。換言之，該裝配平台可被排列成用以從其中一側至另一側提供該些連接凸塊的扇出。於此實施例中，第一側的一第一奈米結構連接凸塊和第二側的一第一連接凸塊互連，以及第一側的一第二奈米結構連接凸塊和第二側的一第二連接凸塊互連，其中，第一側的間距不同於第二側的間距。
於其中一實施例中，第一側的兩個相鄰奈米結構連接凸塊之間的間距小於第二側的兩個相鄰連接凸塊之間的間距。
根據一實施例，該裝配基板的第二側的該至少一連接凸塊為奈米結構連接凸塊。換言之，該裝配基板的第二側的該些連接凸塊可以為奈米結構連接凸塊且因此包括奈米結構。
根據實施例，該奈米結構連接凸塊的高度可藉由成長該些狹長導體奈米結構的高度來控制。
根據實施例，該裝配平台可以進一步包括垂直成長在該裝配基板的該第一側的第二複數個狹長導體奈米結構。該第二複數個狹長奈米結構可以依照該第一複數個奈米結構以外的其它功能被配置。該第二複數個奈米結構可被配置成用以將熱能從該IC消散至該裝配基板，從而用以改良包括該第二複數個狹長奈米結構的電子裝配件的散熱效果。該第二複數個奈米結構可被配置成用以機械性支撐該IC，舉例來說，用以減輕該IC施加在該些奈米結構連接凸塊上的應力。該第二複數個奈米結構可被配置成用以減少熱膨脹係數不匹配。因此，該些奈米結構響應於該IC或基板的熱膨脹而彎曲，因而有特定程度的不匹配公差。該第二複數個奈米結構可被排列成對準標記或者具有光學功能(舉例來說，光吸收黑色材料、頻率相依/敏感的元件)。該第二複數個奈米結構可被排列成一規則陣列，用以創造模擬人造光子晶體的結構，以便充當光學互連線或波導。為製造一功能性的第二複數個奈米結構，它們可被設計成用以成長在根據實施例設計和功能的插入物上的任何位置。
根據本發明的一實施例，該第二複數個奈米結構可成長於該裝配結構中的一開口之中，藉以該第二複數個奈米結構從該開口的一底部部分延伸至該裝配基板的該第一側的表面上方。該開口可以為該基板中的一凹部的形式。
於又一實施例中，該裝配平台可以進一步包括垂直成長在該裝配基板的該第二側的第二複數個狹長奈米結構。
另外，於該第二複數個奈米結構成長在該第二側的情況中，該第二複數個奈米結構可成長在該裝配結構中的一開口之中，藉以該第二 複數個奈米結構從該開口的一底部部分延伸至該裝配基板的該第二側的表面上方。
在該第二側有該第二複數個奈米結構的優點雷同於上面提及在該第一側有該第二複數個奈米結構的優點。
再者，該第二複數個奈米結構可以金屬或一聚合物塗佈或是被埋置在金屬或一聚合物中，不論它們成長在哪一側。塗層應該被理解為該些奈米結構上的塗佈材料的一保形層或者至少幾乎保形層。
於本發明的另一項觀點中，該第二複數個奈米結構可以成長在一(或多個)金屬層上並且可以一聚合物或介電質或電解質材料的保形或非保形膜層來塗佈。於某些實施例中，在加入該聚合物或介電質或電解質材料膜之前，另一金屬層先被加入至該些奈米結構作為一塗層，用以改良導電性。該第二複數個奈米結構上的塗佈膜可進一步以一額外的金屬膜層來塗佈，用以形成一金屬-奈米結構-介電質/電解質-金屬配置。於此配置中，該電解質可以為固態電解質的形式或溶膠-凝膠電解質(sol-gel electrolyte)的形式。此金屬-奈米結構-介電質/電解質-金屬配置可以透過貫穿該金屬-奈米結構-介電質/電解質-金屬配置的最底部和最頂端金屬層的金屬線和該裝配平台的其它部分相連。依此方式，第二複數個奈米結構可被提供用以在該裝配平台上形成一(或多個)功能性局部能量儲存裝置或電容器。
根據本發明的一實施例，該第二複數個奈米結構可被成長包圍該至少一奈米結構連接凸塊。換言之，該第二複數個奈米結構可被排列圍繞該奈米結構連接凸塊的周圍。依此方式，該第二複數個奈米結構可在該裝配基板及/或一IC之間提供改良的機械性支撐。
根據本發明的一實施例，該第二複數個奈米結構可從一凹陷的裝配結構處成長。
根據本發明的第二項觀點，本發明提供一種電子裝配件，其包括根據前面實施例中任一實施例的一裝配平台，並且進一步包括該積體電路和該基板及/或一第二積體電路，其中，該積體電路和該基板及/或該第二積體電路經由該裝配平台互連。
於其中一實施例中，該電子裝配件可以進一步包括一保護性基於聚合物塑膠的殼體，其中，該裝配平台、該積體電路、以及該基板由該殼體包覆模鑄(over-molded)。依此方式，該電子裝配件的該些積體電路和其它電氣器件受到保護，舉例來說，不會受到濕氣、陽光、灰塵、…等、或是不適於積體電路的任何其它外部環境影響。該殼體可以由環氧樹脂或樹脂構成。
本發明的此第二項觀點的進一步實施例以及經由此項觀點達成的效果大部分類似上面針對本發明的第一項觀點所述的實施例和效果。
根據本發明的第三項觀點，本發明提供一種製造裝配平台的方法，該裝配平台排列在介於一積體電路與一基板之間，用以經由該裝配平台互連該第一積體電路與該基板，該方法包括下面步驟：提供一裝配基板，其具有延伸貫穿該裝配基板的複數個導電的通孔；在該裝配基板上形成至少第一複數個導體的狹長奈米結構；將該第一複數個導體的奈米結構中的每一個奈米結構埋置在一金屬中，藉以該第一複數個導體的狹長奈米結構和該金屬形成一奈米結構連接凸塊，該奈米結構連接凸塊被導電連接 至該些通孔並且定義用於連接該積體電路與該基板中至少其中一者的連接位置；在該裝配基板的第二側形成包括一金屬的一連接凸塊，該第二側和該第一側對置，該連接凸塊被導電連接至該些通孔並且定義用於連接該積體電路與該基板中至少其中一者的連接位置。
進一步的前提係，必要時，可以提供(多個)絕緣層，用以在適於處理觀點的地方於該些層之間產生絕緣，使得該些連接線充當互連線。進一步的前提係，可以提供用於通孔的(多個)擴散屏障，用以避免通孔材料擴散至該基板。
根據本發明的一實施例，形成該至少第一複數個導體的狹長奈米結構的步驟可以包括下面步驟：於該裝配基板上提供一圖樣化的觸媒層；以及從該觸媒層處成長該第一複數個導體的奈米結構中的每一個奈米結構。
根據本發明的一實施例，形成該至少第一複數個導體的狹長奈米結構的步驟可以包括下面步驟：於該裝配基板上提供一圖樣化的觸媒層；以及從該觸媒層處成長該第一複數個導體的奈米結構中的每一個奈米結構，其中，該觸媒層的一部分可以在該些奈米結構中相互擴散。因此，該觸媒層的至少一部分可以出現在該些奈米結構中。
根據本發明的一實施例，形成該至少第一複數個導體的狹長奈米結構的步驟可以包括：沉積一導電輔助層(helplayer)於一基板的一上表面；於該導電輔助層上沉積一圖樣化的觸媒層；於該觸媒層上成長該一或更多個奈米結構；以及選擇性地移除該一或更多個奈米結構之間和周圍的導電輔助層。
根據本發明的一實施例，該輔助層係一不導電輔助層。
根據本發明的一實施例，其中，該觸媒層係在被沉積之後才被圖樣化。
於其中一實施例中，該裝配基板額外可以包括一金屬底層，和其上表面共同延伸，並且被該導電輔助層覆蓋。
成長複數個奈米結構可以利用包括下面步驟的方法來實行：沉積一觸媒層於該些電極上，該觸媒層包括多個晶粒，該些晶粒的平均晶粒尺寸不同於該些電極的平均晶粒尺寸，從而形成包括該底層與該觸媒層的一堆疊層；加熱該層堆疊至奈米結構能夠形成的溫度並且提供包括一反應劑的氣體，使得該反應劑接觸該觸媒層。
該觸媒層可以任何合宜方式來提供，例如，沉積、濺鍍、電成形、ALD、CVD、無電極電鍍、…等、或者可用於處理或沉積觸媒材料的任何其它合宜的方法。觸媒層可經由觸媒顆粒的旋塗或噴塗而以觸媒顆粒的形式來提供。觸媒顆粒可以為單金屬顆粒，或者可以為聚合物塗佈的金屬顆粒，或者可以為適合成長奈米結構的雙金屬顆粒。
於其中一實施例中，埋置該金屬材料的步驟可以包括：施加熱能或是壓力或是熱能與壓力的組合，使得該金屬液化；以及在接觸該些奈米結構時凝固該金屬，使得該複數個奈米結構被該金屬埋置。
於其中一實施例中，該液化金屬可以藉由該複數個奈米結構所造成的毛細管作用力進入該複數個奈米結構之中。
應該注意的係，根據本發明不同實施例的方法的步驟未必需要以任何特殊順序來實行。
該些電極或導體圖樣可以任何合宜的方式被提供，例如，經由光微影術、濺鍍、蒸發、電成形、ALD、CVD、電成形、無電極電鍍、…等、或者可用於處理或沉積導體材料的任何其它合宜的方法。
本發明的此第三項觀點的進一步實施例以及經由此項觀點達成的效果大部分類似上面針對本發明的第一項觀點和第二項觀點所述的實施例和效果。
本發明進一步提供一種電子裝配件，其包括根據前述實施例中任一實施例的裝配平台，以及進一步包括含有積體電路、離散器件(舉例來說，電阻器、超電容器、能量儲存元件、電感器、…等)以及該基板的晶片，其中，該積體電路和該基板經由該裝配平台互連，其中，該積體電路可以為下面之中的任一者：ASIC、記憶體器件、FPGA、微控制器、CPU、GPU、傳收器、感測器、RFID、…等、或是前述任何組合，以便創造一功能性系統。於另一項觀點中，此已裝配的系統接著適合透過外部程式化工具利用程式化語言進行電腦程式化或再程式化，以便讓該系統功能適於特定應用。
本發明進一步提供一種排列成介於一積體電路與一基板之間的插入物裝置的裝配平台，用以經由該裝配平台互連該積體電路與該基板，該裝配平台包括：一裝配基板；複數個導電的通孔，延伸貫穿該裝配基板；在該裝配基板的第一側的至少一奈米結構連接凸塊，每一個奈米結構連接凸塊被導電連接至該些通孔並且定義用於連接該積體電路與該基板中至少其中一者的連接位置，其中，該些奈米結構連接凸塊中的每一者皆包括：垂直成長在該裝配基板的該第一側的複數個狹長導體奈米結構；一 電極，其被連接至該第一複數個奈米結構中的每一個奈米結構並且被連接至該些通孔；以及在該裝配基板的第二側的至少一連接凸塊，該第二側和該第一側對置，該連接凸塊被導電連接至該些通孔並且定義用於連接該積體電路與該基板中至少其中一者的連接位置。
本發明進一步提供一種排列成介於一積體電路與一基板之間的插入物裝置的裝配平台，用以經由該裝配平台互連該積體電路與該基板，該裝配平台包括：一裝配基板；複數個導電的通孔，延伸貫穿該裝配基板；在該裝配基板的第一側的至少一奈米結構連接凸塊，每一個奈米結構連接凸塊被導電連接至該些通孔並且定義用於連接該積體電路與該基板中至少其中一者的連接位置，其中，該些奈米結構連接凸塊中的每一者皆包括：垂直成長在該裝配基板的該第一側的複數個狹長導體奈米結構；一電極，其被連接至該第一複數個奈米結構中的每一個奈米結構並且被連接至該些通孔；以及在該裝配基板的第二側的至少一奈米結構連接凸塊，該第二側和該第一側對置，該奈米結構連接凸塊被導電連接至該些通孔並且定義用於連接該積體電路與該基板中至少其中一者的連接位置。
進一步的前提係，必要時，可以提供(多個)絕緣層，用以在適於處理觀點的地方於該些層之間產生絕緣，使得該些連接線充當互連線。進一步的前提係，可以提供用於通孔的(多個)擴散屏障，用以避免通孔材料擴散至該基板。
1‧‧‧電子裝配件
2‧‧‧印刷電路板(PCB)
3‧‧‧積體電路(IC)
4‧‧‧裝配平台
5‧‧‧電極
6‧‧‧PCB連接墊
7‧‧‧PCB-基板
9‧‧‧IC連接墊
11‧‧‧裝配基板
12‧‧‧通孔
13‧‧‧導體圖樣
14‧‧‧第一側
15‧‧‧奈米結構連接凸塊
15a‧‧‧奈米結構連接凸塊
15b‧‧‧奈米結構連接凸塊
17‧‧‧連接凸塊
17a‧‧‧連接凸塊
17b‧‧‧連接凸塊
19‧‧‧第二側
20‧‧‧絕緣層
21‧‧‧底層凸塊金屬元件
25‧‧‧奈米結構
29‧‧‧金屬
31‧‧‧連接終端
41‧‧‧第二複數個
42‧‧‧底部
43‧‧‧開口
50‧‧‧電子裝配件
52‧‧‧殼體
80‧‧‧裝配平台
90‧‧‧金屬凸塊
92‧‧‧接觸
100‧‧‧裝配平台
p1‧‧‧間距
p2‧‧‧間距
現在將參考附圖更詳細說明本發明的前述與其它觀點，附圖顯示本發明的範例實施例，其中： 圖1概略圖解包括根據本發明的範例實施例的裝配平台的一種電子裝配件；圖2a至4e概略圖解圖1中的裝配平台的不同實施例；圖5概略圖解包括根據本發明一實施例的電子裝配件；圖6所示的係根據本發明一實施例的方法步驟的流程圖；圖7所示的係根據本發明一實施例的方法步驟的流程圖；圖8概略圖解一種示範性裝配平台；圖9a概略圖解裝配一裝配平台與一積體電路或一基板；圖9b所示的係根據本發明一實施例的方法步驟的流程圖；圖10概略圖解一種示範性裝配平台；以及圖11a至b概念性圖解一奈米結構連接凸塊的形成。
在本詳細說明中，該裝配平台的各種實施例雖然主要係參考被排列成介於一積體電路與一基板之間的插入物裝置的裝配平台來說明；然而，應該注意的係，這並沒有限制本發明的範疇，其同樣包含該裝配平台被排列成用以互連任何兩種類型的電氣器件，舉例來說，晶粒、矽晶片、積體電路、類比及/或數位電路、…等。此裝配平台能夠擁有異質整合的可能性。
圖1概略圖解一種電子裝配件1，其包括：一基板，此圖中的形式為一簡化的印刷電路板(Printed Circuit Board，PCB)2；一積體電路(Integrated Circuit，IC)3；以及根據本發明一範例實施例的一裝配平台4，其被排列成一插入物裝置。該PCB包含被形成在一PCB-基板7上的多個PCB 連接墊6，而該IC 3包含多個IC連接墊9。如圖1中概略所示，該些IC連接墊9之間的間隔遠小於該些PCB連接墊6之間的間隔。圖1中的裝配平台4包括一裝配基板11、延伸貫穿該裝配基板11的複數個通孔12、以及一導體圖樣13。
該導體圖樣13被導電連接至該些通孔12並且被導電連接至該裝配基板11的第一側14的奈米結構連接凸塊15。該導體圖樣通常可稱為重新分配層(ReDistribution Layer，RDL)。該些奈米結構連接凸塊15被配置成用以定義用於連接此示範性實施例中的IC 3的連接位置。在和第一側14對置的該裝配平台4的第二側19有連接凸塊17，它們被導電連接至該些通孔12並且定義用於PCB 2的連接位置。換言之，導體13從第一組凸塊(其為用於連接至該些IC連接墊9的奈米結構連接凸塊15)延伸至該些通孔12，此處的通孔經由該裝配基板11直接連接一第二組連接凸塊17用於連接至該些PCB連接墊6。該第二組凸塊17可以為奈米結構連接凸塊或是習知的連接凸塊，舉例來說，金屬凸塊。
該些奈米結構連接凸塊15每一者皆包括垂直成長在該裝配基板的該第一側的複數個狹長導體奈米結構25以及用以埋置該些奈米結構的一金屬。此些結構件雖然沒有明確顯示在圖1中；但是，將在下面參考圖2a至圖4b並且在圖11中更詳細說明。
應該注意的係，印刷電路板2可以另一裝配平台4取代，也就是，必要的話，特定的應用可以堆疊數個裝配平台。
圖2a所示的係根據本發明的一實施例的裝配平台4的至少一部分的概略剖視圖。在圖2a中顯示一裝配基板11，其具有延伸貫穿該裝 配基板11的複數個通孔12，從該裝配基板11的第一側14延伸至第二側19。圖中還顯示一導體圖樣13，其被導電連接至該些通孔12。該導體圖樣可以包括電極；但是，於此實施例中，該些電極為該導體圖樣13的一部分。在基板11的第一側14有複數個奈米結構25被埋置在一金屬29中，一起形成一奈米結構連接凸塊15。該些奈米結構連接凸塊15定義用於連接IC 3的連接位置。該些導體的奈米結構25為垂直成長在該裝配基板11的該第一側14的狹長奈米結構。於其中一實施例中，該些導體的奈米結構25係碳奈米結構。於另一實施例中，該些奈米結構係金屬奈米結構，舉例來說，奈米管、奈米纖維、奈米鬚、或是奈米線。於該插入物基板11的第二側19有連接凸塊17，同樣和該些通孔12連接。第二側19的該些連接凸塊17定義用於一PCB 2的連接點。第二側19的該些連接凸塊17可以由一金屬製成，而沒有奈米結構，如圖2a中概略顯示；或者，第二側19的該些連接凸塊17可以為如第一側11之奈米結構連接凸塊的奈米結構連接凸塊，如圖2b中顯示。圖2a與圖2b之間的僅有差異係圖2b中的第二側19的連接凸塊為奈米結構連接凸塊15，而非不具有埋置奈米結構的金屬連接凸塊17。再者，亦可採用金屬連接凸塊和奈米結構連接凸塊的組合。
參考圖3，圖中概略顯示和一IC 3裝配在一起的裝配平台4。該裝配平台4可以為圖2a中所示的裝配平台。該IC 3包括連接終端31，該些奈米結構連接凸塊15藉由下面方式被連接至該些連接終端31：施加適合該奈米結構連接凸塊之金屬的熱能或壓力或兩者的組合來熔化該金屬，並且接著允許該金屬凝固。再者，該些連接終端31還包括所謂的底層凸塊金屬元件21，用以改良該插入物裝置4與該IC 3之間的電氣連接。該奈米 結構連接凸塊15在其外表面可變成略微下凹，如圖3中所示。這係透過金屬29的數額相對於奈米結構25的數目或數額之間的正確比例達成，使得該金屬29無法逃離該奈米結構連接凸塊15。雖然下凹的表面為較佳；然而，凸狀的外表面並不損及該奈米結構連接凸塊15的功能。此外，在該IC 3上還有一層絕緣材料20，略微重疊該些底層凸塊金屬元件21，用以防止該裝配基板11上的短路。應該注意的係，該絕緣層20與該裝配基板11之間的間隙係為達解釋的目的並且實務上沒有任何間隙。
參考圖4a，圖中概略顯示本發明的進一步實施例。在圖4中顯示一裝配平台4，和圖2a中的裝配平台4的差異在於有第二複數個41狹長奈米結構垂直成長在該裝配基板11的第一側14。該第二複數個狹長奈米結構可以為直接成長在該裝配基板11的碳奈米結構，或者，它們可以成長在電極(圖中未顯示)上。該第二複數個狹長奈米結構25可以進一步為金屬奈米管、奈米鬚、或是奈米線。再者，該第二複數個奈米結構25沒有被埋置在一金屬中。該第二複數個奈米結構25可以用於數種不同用途，舉例來說，該第二複數個奈米結構25可以被配置成用以將熱能從該IC 3消散至該裝配基板11，從而改良電子裝置1的散熱效果。於一第二範例中，該第二複數個奈米結構25被配置成用以機械性支撐該IC 3，從而減輕該IC 3施加在該些奈米結構連接凸塊15上的應力。於一第三範例中，該第二複數個奈米結構25被配置成用以減少熱膨脹係數(Coefficient of Thermal Expansion，CTE)不匹配。因此，該些奈米結構25響應於該IC 3或基板的熱膨脹而彎曲，因而有特定程度的不匹配公差。該第二複數個奈米結構25亦可充當對準標記或者具有光學功能(舉例來說，光吸收黑色材料、頻率相依/ 敏感的元件)。該第二複數個奈米結構可被排列成一規則陣列，用以創造模擬人造光子晶體的結構，以便充當光學互連線或波導。為製造一功能性的第二複數個奈米結構，它們可被設計成用以成長在根據實施例設計和功能的插入物上的任何位置。根據本發明的一實施例，該第二複數個奈米結構可被成長用以包圍該至少一奈米結構凸塊。再者，該第二複數個奈米結構可從一凹陷的裝配結構處成長。
於圖4b中概略顯示的一進一步實施例中，該第二複數個41奈米結構25被排列在，因而成長在，該裝配平台11中的一開口43中。該開口有一底部42，其上已經垂直成長該第二複數個奈米結構。該第二複數個奈米結構25從該開口向外延伸至該第一側14的表面之上。因此，當以如圖3中所示的奈米結構連接凸塊焊接一IC時，該第二複數個奈米結構25將實際接觸該IC。依此方式，當被排列在該開口43中時，該第二複數個奈米結構能夠將熱能更有效地傳輸至該裝配基板11。
額外的實施例圖解在圖4c至d中，其中，和圖4a至b的差異在於該第二複數個奈米結構被排列在該裝配基板11的第二側19。除此之外並且如圖4e中的例示，該第二複數個奈米結構41亦可進一步以一金屬或聚合材料塗佈或者被埋置在一金屬或聚合材料中。圖中雖然未顯示；不過，該些被塗佈或埋置的第二複數個奈米結構可被排列在一開口42中。圖4a至d中的該第二複數個奈米結構可直接成長在該裝配基板11上或者成長在被排列於該裝配基板11上的一電極上(圖中未顯示)。
再次參考圖1和圖2c，於其中一實施例中，第一側14的兩個相鄰奈米結構連接凸塊15a與15b之間的間距p1(圖1中未顯示)不同於第 二側19的兩個相鄰連接凸塊17a與17b之間的間距(p2，亦顯示在圖3和圖2c中)。圖中還顯示，奈米結構連接凸塊15a透過一通孔和導體圖樣13被連接至連接凸塊17a。雷同的方式，奈米結構連接凸塊15b透過一通孔和導體圖樣13被連接至連接凸塊17b。這亦能夠被描述為扇出配置，因此，該插入物裝置的其中一側的間距小於另一側。於此範例中，第一側14的間距(p1)小於第二側19的間距(p2)。
現在參考圖5，圖中概略圖解根據本發明一實施例的電子裝配件50。該電子裝配件50包括如前面參考圖1至4中任一圖所述的一裝配平台4。在圖5中，該裝配平台4被排列成用以如前述般經由通孔和奈米結構凸塊(圖中未顯示)來互連積體電路3。此圖中雖然僅顯示七個IC；不過，利用該裝配平台4可以互連任何數量的IC，只要它們配接在該裝配平台4上。此外，該電子裝配件還包括一殼體52，其形式為用以覆蓋該裝配平台4與該IC 3的一包覆模鑄殼體。當然，有連接埠(圖中未顯示)使得該裝配平台4與該IC 3能夠從該殼體52的外面被連接。該殼體52可以由環氧樹脂或樹脂構成。
圖6所示的係用以製造根據本發明一實施例的裝配平台的方法步驟的流程圖。於第一步驟S602中，一裝配基板被提供為具有延伸貫穿該裝配基板的複數個導電的通孔。接著，於步驟S604中，在該裝配基板上形成至少第一複數個導體的狹長奈米結構。該第一複數個導體的狹長奈米結構被配置成用以在該裝配平台上定義連接位置。於步驟S606中，埋置該第一複數個導體的奈米結構中的每一個奈米結構於一金屬中，藉此，該第一複數個導體的狹長奈米結構與該金屬形成一奈米結構連接凸塊，其被 導電連接至該些通孔並且定義用於連接該積體電路與該基板中至少其中一者的連接位置。為達成該裝配基板的另一側的連接，於S608中在該裝配基板的第二側形成包括一金屬的一連接凸塊，該第二側和該第一側對置，該連接凸塊被導電連接至該些通孔並且定義用於連接該積體電路與該基板中至少其中一者的連接位置。
舉例來說，形成該複數個導體的狹長奈米結構包括於該裝配基板上提供一圖樣化的觸媒層。接著，從該觸媒層處成長該第一複數個導體的奈米結構中的每一個奈米結構。
本發明提供用於達成高高寬比的連接凸塊，這係藉由被埋置在一金屬中的該些奈米結構而達成。金屬的數額使得該金屬藉由該複數個狹長奈米結構25保持在該連接位置裡面，舉例來說，藉由毛細管作用力。於一範例中，高度(h)與寬度(w)的比例可以為至少2，例如，3、4、5、或者更大。此外，該些奈米結構連接凸塊15的高度(h)可藉由控制該些狹長奈米結構25的成長高度來控制。
於本發明的其中一項觀點中，該製造一或更多個奈米結構的方法包含：沉積一導電輔助層於一基板的一上表面；於該導電輔助層上沉積一圖樣化的觸媒層；於該觸媒層上成長該一或更多個奈米結構；以及選擇性地移除該一或更多個奈米結構之間和周圍的導電輔助層。於某些施行方式中，該觸媒層係在被沉積之後才被圖樣化。於某些施行方式中，該基板額外包括一金屬底層，和其上表面共同延伸，並且被該導電輔助層覆蓋。於某些施行方式中，該金屬底層係被圖樣化。於某些施行方式中，該金屬底層包括選擇自下面的一或更多種金屬：Cu、Ti、W、Mo、Pt、Al、Au、 Pd、P、Ni、以及Fe。於某些施行方式中，該金屬底層包括選擇自下面的一或更多種導電的合金：TiC、TiN、WN、以及AlN。於某些施行方式中，該金屬底層包括矽化物，舉例來說，NiSi、MoSi、WSi、…等。於某些施行方式中，該金屬底層包括一或更多種導電的聚合物。
本文中所述的技術能夠以許多不同材料作為該輔助層。重要的係選擇輔助層材料和蝕刻參數，使得該些奈米結構能夠在該輔助層的蝕刻期間作為自我對準遮罩層。輔助層材料的選擇會相依於位在該輔助層底下的材料。
該輔助層亦能夠為一觸媒，因為該選擇性移除製程亦能夠用於移除介於該些已成長奈米結構之間的任何不必要觸媒殘餘物。
該觸媒能夠為鎳、鐵、鉑、鈀、矽化鎳、鈷、鉬、金、或是它們的合金、或者亦能夠結合其它材料(舉例來說，矽)。該觸媒能夠為非必要，因為本文中所述技術亦能夠應用在奈米結構的無觸媒成長製程中。觸媒亦能夠經由觸媒顆粒的旋塗而被沉積。
於某些施行方式中，任何沉積係藉由選擇自下面的方法來實行：蒸發、電鍍、濺鍍、分子束磊晶術、脈衝式雷射沉積、CVD、ALD、以及旋塗。於某些施行方式中，該一或更多個奈米結構包括碳、GaAs、ZnO、InP、InGaAs、GaN、InGaN、或是Si。於某些施行方式中，該一或更多個奈米結構包含奈米纖維、奈米管、或是奈米線。於某些施行方式中，該導電輔助層包括選擇自下面的材料：半導體、導電的聚合物、以及合金。於某些施行方式中，該導電輔助層的厚度從1nm至100微米。於某些施行方式中，該一或更多個奈米結構係於電漿中被成長。於某些施行方式中，該一 或更多個奈米結構為碳化物衍生碳。於某些施行方式中，該導電輔助層的選擇性移除係藉由蝕刻來完成。於某些施行方式中，該蝕刻為電漿乾式蝕刻。於某些施行方式中，該蝕刻為電化學式蝕刻。於某些施行方式中，該蝕刻為光化學熱解式蝕刻。於某些施行方式中，該蝕刻為熱解式蝕刻。於某些施行方式中，該方法進一步包含於該導電輔助層與該觸媒層之間沉積一額外層。
根據一觀點，成長複數個奈米結構係利用包括下面的方法來實行：沉積一觸媒層於該些電極上，該觸媒層包括多個晶粒，該些晶粒的平均晶粒尺寸不同於該些電極的平均晶粒尺寸，從而形成包括該底層與該觸媒層的一堆疊層；加熱該層堆疊至奈米結構能夠形成的溫度並且提供包括一反應劑的氣體，使得該反應劑接觸該觸媒層。
於某些施行方式中，氯化製程係被用來從金屬碳化物層中衍生碳奈米結構，舉例來說，從TiC、SiC、或是任何其它碳化物前軀體中形成碳奈米結構。
圖7所示的係根據一實施例用以製造排列在一積體電路與一基板或一第二積體電路之間的一裝配平台的方法步驟的流程圖，以便經由該裝配平台來互連該第一積體電路與該基板(或是該第二積體電路)。於第一步驟S702中，一裝配基板被提供為具有延伸貫穿該裝配基板的複數個導電的通孔。接著，於步驟S704中，在該裝配基板上形成至少第一複數個導體的狹長奈米結構。該第一複數個導體的狹長奈米結構被配置成用以在該裝配平台上定義連接位置。為達成該裝配基板的另一側的連接，於S706中在該裝配基板的第二側形成包括一金屬的一連接凸塊，該第二側和該第一 側對置，該連接凸塊被導電連接至該些通孔並且定義用於連接該積體電路與該基板中至少其中一者的連接位置。
圖8顯示一裝配平台80的剖面，用以排列成一積體電路3與一基板2之間的插入物裝置，以便經由該裝配平台來互連該積體電路3與該基板2。於此實施例中，該裝配平台80包括一裝配基板11以及延伸貫穿該裝配基板11的複數個導電的通孔12。圖中進一步顯示在該裝配基板11的第一側14的至少一奈米結構25。該複數個奈米結構25將形成一奈米結構連接凸塊15，其包括在和該積體電路(舉例來說，參見圖9a)裝配在一起時用於埋置該些奈米結構的金屬。該奈米結構連接凸塊15被導電連接至該些通孔12並且定義用於連接該積體電路3與該基板2中至少其中一者的連接位置。該複數個狹長的導體奈米結構25垂直成長在該裝配基板11的該第一側14用於連接該積體電路3與該基板2中至少其中一者。還有一電極5被連接至該第一複數個奈米結構中的每一個奈米結構25並且被連接至該些通孔12。在該裝配基板的第二側19有至少一連接凸塊17。該第二側和第一側對置，並且該連接凸塊17被導電連接至該些通孔12並且定義用於連接該積體電路3與該基板2中至少其中一者的連接位置。
參考圖9a，圖中概略顯示要與一IC 3裝配在一起的一裝配平台4。此範例中的裝配平台為圖8中所示的裝配平台。該IC 3包括連接終端31，該些奈米結構藉由下面方式被連接至該些連接終端31：施加熱能或壓力至被排列在該些連接終端31中的金屬凸塊90用以液化該金屬，且而後，在該些金屬凸塊90與該些奈米結構25之間達成接觸，如箭頭92所示，並且接著允許該金屬90凝固。再者，該些連接終端31還包括所謂的底層凸 塊金屬元件21，用以改良該插入物裝置4與該IC 3之間的電氣連接。
圖9b顯示用於連接一IC或一基板以及一裝配平台的步驟的流程圖。舉例來說，該IC與該裝配平台可以為參考圖3所述的IC與裝配平台，或者為參考圖9a所述的IC與裝配平台。於第一步驟中，該IC或該基板會接觸該裝配平台，該奈米結構連接凸塊(舉例來說，圖3)或者該金屬凸塊90會接觸該些奈米結構25(圖9a)。接著，熱能及/或壓力或是它們的合宜組合被施加用以液化該金屬，金屬凸塊90(圖9a)或是埋置該些奈米結構25的金屬29(舉例來說，圖3)。接著，該金屬可以凝固。於某些實施例中，該金屬可以讓該IC或該基板接觸該裝配平台之前先液化。
圖10概略圖解另一裝配平台100的剖面，用以排列成一積體電路3與一基板2之間的插入物裝置，以便經由該裝配平台來互連該積體電路3與該基板2。於此實施例中，該裝配平台100包括一裝配基板11以及延伸貫穿該裝配基板11的複數個導電的通孔12。圖中進一步顯示在該裝配基板11的第一側14的至少一奈米結構25。該些奈米結構被導電連接至該些通孔12並且定義用於連接該積體電路3與該基板2中至少其中一者的連接位置。該些狹長的導體奈米結構25垂直成長在該裝配基板11的該第一側14用於連接該積體電路3與該基板2中至少其中一者。該複數個奈米結構25將形成一奈米結構連接凸塊，其包括在和該積體電路(舉例來說，參見圖9a)裝配在一起時用於埋置該些奈米結構的金屬。還有一電極5被連接至該第一複數個奈米結構中的每一個奈米結構25並且被連接至該些通孔12。在該裝配基板的第二側19還有進一步複數個狹長的導體奈米結構25。於此裝配平台中，該些狹長的導體奈米結構25沒有被埋置在金屬中。該電 極5可以為一導體圖樣13的一部分(舉例來說，參見圖1)。
利用本文中所述的方法可以製造獨特的奈米結構、奈米結構陣列、或是奈米結構「森林」。
圖11b概念性圖解一奈米結構連接凸塊15，其包括垂直成長在一裝配基板11的第一側14的複數個狹長的導體奈米結構25。該些奈米結構於此案例中雖然成長於一電極5上；不過，該些奈米結構亦可成長於導體圖樣13上(參見圖1)，於此情況中，該電極係該導體圖樣的一部分。於某些實施例中，該些奈米結構可以成長在可以為假電極的另一電極上(舉例來說，於該些奈米結構用於機械性支撐的情況中)或者可以成長在該裝配平台100的第二側19的一電極上(參見圖10)。圖11a概念性圖解已成長在該裝配基板11的第一側14的該複數個奈米結構25。該複數個狹長的奈米結構25被配置成要被埋置在一金屬中，用以連接該積體電路與該基板中的至少其中一者。金屬29以液態被提供至該複數個奈米結構25或者於該些奈米結構25上被液化。用於形成該奈米結構連接凸塊15的液態金屬29的數額係使得該複數個奈米結構25藉由該複數個狹長奈米結構25所導致的毛細管作用力而保持在該連接位置裡面。該液體金屬凝固於由該電極5所定義的連接位置裡面，使得一奈米結構連接凸塊15如圖11b中所示般被形成。
「奈米結構」係具有至少一個維度為奈米等級的結構。
奈米結構會包含由下面材料製成的奈米纖維、奈米管、或是奈米線：碳、GaAs、ZnO、InP、GaN、InGaN、InGaAs、Si、或是其它材料。奈米結構亦可藉由從合金衍生出奈米結構而形成，舉例來說，從TiC所產生的碳化物衍生碳。
該些通孔可本技術中已知的任何合宜導體材料製成，舉例來說，Au、Al、Cu、鎢、矽化物、Ni、Mo、…等。於某些情況中，通孔可被作為擴散屏障的額外材料包圍。
該裝配平台基板可以為一插入物。該插入物可以固態材料為基礎，舉例來說，包括矽、玻璃、多晶矽、AAO(陽極氧化鋁)、氧化鋁、藍寶石、SiGe、SiC。該插入物可以柔軟不堅硬的材料為基礎，舉例來說，聚合物、環氧樹脂、層疊片、撓性材料、…等。插入物可以有不同的熱膨脹係數，相依於製造材料的類型。該插入物可以由包含異向性導電材料的合成材料製成。舉例來說，Cu-AAO、奈米結構-AAO合成物、奈米結構-聚合物、Cu-聚合物、或是它們的任何其它合宜組合。該插入物可以於適當的地方以絕緣層來塗佈，舉例來說，SiO2、SiN。該插入物可被氧化用以形成SiO2、SiN、…等。固態插入物可以為堅硬，並非可撓且易碎。插入物可以含有平坦表面或有皺褶的表面。該插入物可以由至少一金屬層構成，作為互連重新分配層(RDL)。可以考慮裝配多個插入物層以創造該總裝配平台。插入物材料基本上有低於該些通孔的導電係數，因此，電流可以僅流過該些通孔。
舉例來說，該裝配基板可以包括矽、聚合物、玻璃、多晶矽、環氧樹脂、SiC、…等。
該裝配平台被設計成可用以裝配異質晶粒裝配件，其中，不同的晶粒係運用不同的不相容技術平台所製造。
熟習本技術的人士便明瞭，本發明並不受限於上面所述的較佳實施例。相反地，在隨附申請專利範圍的範疇內可以達成許多修正和變 異。
在申請專利範圍中，「包括」一詞不排除其它元件或步驟，以及不定冠詞「一」不排除複數。單一處理器或是其它單元可以滿足申請專利範圍中所敘述之數個項目的功能。在彼此不相同的專利依附項中敘述特定手段的事實並不表示使用此些手段的組合無法獲得好處。專利範圍中的任何參考記號不應被視為限制本發明的範疇。
1‧‧‧電子裝配件
2‧‧‧印刷電路板(PCB)
3‧‧‧積體電路(IC)
4‧‧‧裝配平台
6‧‧‧PCB連接墊
7‧‧‧PCB-基板
9‧‧‧IC連接墊
11‧‧‧裝配基板
12‧‧‧通孔
13‧‧‧導體圖樣
14‧‧‧第一側
15‧‧‧奈米結構連接凸塊
15a‧‧‧奈米結構連接凸塊
15b‧‧‧奈米結構連接凸塊
17‧‧‧連接凸塊
17a‧‧‧連接凸塊
17b‧‧‧連接凸塊
19‧‧‧第二側
P2‧‧‧間距

Claims (37)

  1. 一種排列成介於一積體電路與一基板之間的插入物裝置之裝配平台，用以經由該裝配平台互連該積體電路與該基板，該裝配平台包括：一裝配基板；複數個導電的通孔，延伸貫穿該裝配基板；在該裝配基板的第一側的至少一奈米結構連接凸塊，每一個奈米結構連接凸塊被導電連接至該些通孔中的至少一者，並且定義用於與該積體電路和該基板中的至少一者連接之連接位置，其中，該些奈米結構連接凸塊中的每一者皆包括：垂直成長在該裝配基板的該第一側的複數個狹長導體奈米結構，其中，該複數個狹長奈米結構被埋置在一金屬中，該金屬係用於與該積體電路和該基板中的至少一者連接；一電極，其被連接至該第一複數個奈米結構中的每一個奈米結構並且被連接至該些通孔；以及在該裝配基板的第二側的至少一連接凸塊，該第二側和該第一側對置，該連接凸塊被導電連接至該些通孔，並且定義用於與該積體電路和該基板中的至少一者連接之連接位置。
  2. 根據申請專利範圍第1項的裝配平台，其進一步包括在該裝配基板上的一導體圖樣，該導體圖樣被導電連接至該至少一通孔並且將該奈米結構連接凸塊連接至該至少一通孔，使得該奈米結構連接凸塊被電氣連接至該裝配基板的第二側的連接凸塊。
  3. 根據申請專利範圍第1或2項的裝配平台，其中，該些導體奈米結構 為金屬或碳奈米結構。
  4. 根據申請專利範圍第1或2項的裝配平台，其中，該奈米結構連接凸塊的該複數個狹長奈米結構和金屬的數額經過配置，使得該金屬藉由該複數個狹長奈米結構保持在該連接位置裡面。
  5. 根據申請專利範圍第1或2項的裝配平台，其中，該奈米結構連接凸塊的該複數個狹長奈米結構被密集排列，使得該金屬在液態時係藉由該複數個狹長奈米結構所導致的毛細管作用力而保持在該連接位置裡面。
  6. 根據申請專利範圍第1或2項的裝配平台，其中，該第一側的兩個相鄰奈米結構連接凸塊之間的間距不同於該第二側的兩個相鄰連接凸塊之間的間距，該第一側的該兩個奈米結構連接凸塊中的每一者經由一個別通孔被連接至該第二側的一個別相鄰連接凸塊。
  7. 根據申請專利範圍第6項的裝配平台，其中，該第一側的兩個相鄰奈米結構連接凸塊之間的間距小於該第二側的兩個相鄰連接凸塊之間的間距。
  8. 根據申請專利範圍第1或2項的裝配平台，其中，該裝配基板的第二側的該至少一連接凸塊為奈米結構連接凸塊。
  9. 根據申請專利範圍第1或2項的裝配平台，其中，該奈米結構連接凸塊的高度可藉由該些狹長導體奈米結構的成長高度來控制。
  10. 根據申請專利範圍第1或2項的裝配平台，其進一步包括垂直成長在該裝配基板的該第一側的第二複數個狹長奈米結構。
  11. 根據申請專利範圍第10項的裝配平台，其中，該第二複數個奈米結構成長於該裝配結構中的一開口之中，藉以該第二複數個奈米結構從該開 口的一底部部分延伸至該裝配基板的該第一側的表面上方。
  12. 根據申請專利範圍第1或2項的裝配平台，其進一步包括垂直成長在該裝配基板的該第二側的第二複數個狹長奈米結構。
  13. 根據申請專利範圍第12項的裝配平台，其中，該第二複數個奈米結構成長在該裝配結構中的一開口之中，藉此該第二複數個奈米結構從該開口的一底部部分延伸至該裝配基板的該第二側的表面上方。
  14. 根據申請專利範圍第10項的裝配平台，其中，該第二複數個奈米結構被埋置在金屬中。
  15. 一種電子裝配件，其包括根據前述申請專利範圍中任一項的裝配平台，並且進一步包括該積體電路和該基板，其中，該積體電路和該基板經由該裝配平台互連。
  16. 根據申請專利範圍第15項的電子裝配件，其進一步包括一保護性塑膠殼體，其中，該裝配平台、該積體電路、以及該基板由該殼體包覆模鑄(over-molded)。
  17. 一種製造裝配平台的方法，該裝配平台排列在介於一積體電路與一基板之間，用以經由該裝配平台互連該第一積體電路與該基板，該方法包括下面步驟：提供一裝配基板，其具有延伸貫穿該裝配基板的複數個導電的通孔；在該裝配基板上形成至少第一複數個導體的狹長奈米結構；將該第一複數個導體的奈米結構中的每一個奈米結構埋置在一金屬中，藉以該第一複數個導體的狹長奈米結構和該金屬形成一奈米結構連接凸塊，該奈米結構連接凸塊被導電連接至該些通孔，並且定義用於與該積 體電路和該基板中的至少一者連接之連接位置；在該裝配基板的第二側形成包括一金屬的一連接凸塊，該第二側和該第一側對置，該連接凸塊被導電連接至該些通孔，並且定義用於與該積體電路和該基板中的至少一者連接之連接位置。
  18. 根據申請專利範圍第17項的方法，其中，形成該至少第一複數個導體的狹長奈米結構的步驟包括下面步驟：於該裝配基板上提供一圖樣化的觸媒層；以及從該觸媒層處成長該第一複數個導體的奈米結構中的每一個奈米結構。
  19. 根據申請專利範圍第17項的方法，其中，形成該至少第一複數個導體的狹長奈米結構的步驟包括：沉積一導電輔助層於一基板的一上表面；於該導電輔助層上沉積一圖樣化的觸媒層；於該觸媒層上成長該一或更多個奈米結構；以及選擇性地移除該一或更多個奈米結構之間和周圍的導電輔助層。
  20. 根據申請專利範圍第19項的方法，其中，該觸媒層係在被沉積之後才被圖樣化。
  21. 根據申請專利範圍第19或20項的方法，其中，該基板額外包括一金屬底層，和其上表面共同延伸，並且被該導電輔助層覆蓋。
  22. 根據申請專利範圍第17至20項中任一項的方法，其中，埋置該金屬材料的步驟包括：施加熱能或是壓力或是熱能與壓力的組合，使得該金屬液化；以及 在接觸該些奈米結構時凝固該金屬，使得該複數個奈米結構被該金屬埋置。
  23. 根據申請專利範圍第22項的方法，其中，該液化金屬係藉由該複數個奈米結構所造成的毛細管作用力進入該複數個奈米結構之中。
  24. 一種排列成介於一積體電路與一基板之間的插入物裝置的裝配平台，用以經由該裝配平台互連該積體電路與該基板，該裝配平台包括：一裝配基板；複數個導電的通孔，延伸貫穿該裝配基板；在該裝配基板的第一側的至少一奈米結構連接凸塊，每一個奈米結構連接凸塊被導電連接至該些通孔中的至少一者，並且定義用於與該積體電路和該基板中的至少一者連接之連接位置，其中，該些奈米結構連接凸塊中的每一者皆包括：垂直成長在該裝配基板的該第一側的複數個狹長導體奈米結構，其中，該複數個狹長導體奈米結構被配置成被埋置在一金屬中，該金屬係用於與該積體電路和該基板中的至少一者連接；一電極，其被連接至該第一複數個奈米結構中的每一個奈米結構並且被連接至該些通孔；以及在該裝配基板的第二側的至少一連接凸塊，該第二側和該第一側對置，該連接凸塊被導電連接至該些通孔，並且定義用於與該積體電路和該基板中的至少一者連接之連接位置。
  25. 根據申請專利範圍第24項的裝配平台，其進一步包括在該裝配基板上的一導體圖樣，該導體圖樣被導電連接至該至少一通孔並且將該奈米結 構連接凸塊連接至該至少一通孔，使得該奈米結構連接凸塊被電氣連接至該裝配基板的第二側的連接凸塊。
  26. 根據申請專利範圍第24或25項的裝配平台，其中，該些導體奈米結構為金屬或碳奈米結構。
  27. 根據申請專利範圍第24或25項的裝配平台，其中，該奈米結構連接凸塊的該複數個狹長奈米結構經過配置，使得一預設數額的該金屬藉由該複數個狹長奈米結構保持在該連接位置裡面。
  28. 根據申請專利範圍第24或25項的裝配平台，其中，該奈米結構連接凸塊的該複數個狹長奈米結構被密集排列，使得該金屬在液態時係藉由該複數個狹長奈米結構所導致的毛細管作用力而保持在該連接位置裡面。
  29. 根據申請專利範圍第24或25項的裝配平台，其中，該第一側的兩個相鄰奈米結構連接凸塊之間的間距不同於該第二側的兩個相鄰連接凸塊之間的間距，該第一側的該兩個奈米結構連接凸塊中的每一者經由一個別通孔被連接至該第二側的一個別相鄰連接凸塊。
  30. 根據申請專利範圍第29項的裝配平台，其中，該第一側的兩個相鄰奈米結構連接凸塊之間的間距小於該第二側的兩個相鄰連接凸塊之間的間距。
  31. 根據申請專利範圍第24或25項的裝配平台，其中，該裝配基板的第二側的該至少一連接凸塊為奈米結構連接凸塊。
  32. 根據申請專利範圍第24或25項的裝配平台，其中，該奈米結構連接凸塊的高度可藉由該些狹長導體奈米結構的成長高度來控制。
  33. 根據申請專利範圍第24或25項的裝配平台，其進一步包括垂直成 長在該裝配基板的該第一側的第二複數個狹長奈米結構。
  34. 根據申請專利範圍第33項的裝配平台，其中，該第二複數個奈米結構成長於該裝配結構中的一開口之中，藉以該第二複數個奈米結構從該開口的一底部部分延伸至該裝配基板的該第一側的表面上方。
  35. 根據申請專利範圍第24或25項的裝配平台，其進一步包括垂直成長在該裝配基板的該第二側的第二複數個狹長奈米結構。
  36. 根據申請專利範圍第35項的裝配平台，其中，該第二複數個奈米結構成長在該裝配結構中的一開口之中，藉此該第二複數個奈米結構從該開口的一底部部分延伸至該裝配基板的該第二側的表面上方。
  37. 根據申請專利範圍第33項的裝配平台，其中，該第二複數個奈米結構被埋置在金屬中。
TW106114801A 2016-05-06 2017-05-04 裝配平台 TWI743119B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
SE1630103-8 2016-05-06
SE1630103 2016-05-06

Publications (2)

Publication Number Publication Date
TW201740491A TW201740491A (zh) 2017-11-16
TWI743119B true TWI743119B (zh) 2021-10-21

Family

ID=60203151

Family Applications (1)

Application Number Title Priority Date Filing Date
TW106114801A TWI743119B (zh) 2016-05-06 2017-05-04 裝配平台

Country Status (7)

Country Link
US (2) US10840203B2 (zh)
EP (1) EP3453049A4 (zh)
JP (2) JP6864009B2 (zh)
KR (1) KR102403468B1 (zh)
CN (1) CN109075152B (zh)
TW (1) TWI743119B (zh)
WO (1) WO2017192096A1 (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020116046A1 (ja) 2018-12-07 2020-06-11 ソニーセミコンダクタソリューションズ株式会社 センサ装置、電子機器、センサシステム及び制御方法
KR20210011765A (ko) 2019-07-23 2021-02-02 삼성전자주식회사 인터포저 및 이를 포함하는 전자 장치
US11846833B2 (en) * 2021-04-16 2023-12-19 Toyota Motor Engineering & Manufacturing North America, Inc. Optical metasurfaces embedded on high CTE surface
WO2023177714A1 (en) * 2022-03-16 2023-09-21 Islam Salama Interposer and packaging device architetcure and method of making for integrated circuits

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200736157A (en) * 2005-12-22 2007-10-01 Intel Corp Nanostructure-based package interconnect
TW200951210A (en) * 2008-03-18 2009-12-16 Fujitsu Ltd Sheet structure and method of manufacturing sheet structure
WO2010090055A1 (ja) * 2009-02-05 2010-08-12 株式会社村田製作所 電極接合構造及びその製造方法
US20100237483A1 (en) * 2009-03-20 2010-09-23 Chi Heejo Integrated circuit packaging system with an interposer and method of manufacture thereof
TW201615074A (en) * 2014-10-13 2016-04-16 Unimicron Technology Corp Interposer and manufacturing method therefor

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6129901A (en) * 1997-11-18 2000-10-10 Martin Moskovits Controlled synthesis and metal-filling of aligned carbon nanotubes
US6281042B1 (en) 1998-08-31 2001-08-28 Micron Technology, Inc. Structure and method for a high performance electronic packaging assembly
DE10127351A1 (de) 2001-06-06 2002-12-19 Infineon Technologies Ag Elektronischer Chip und elektronische Chip-Anordnung
TWI220162B (en) * 2002-11-29 2004-08-11 Ind Tech Res Inst Integrated compound nano probe card and method of making same
US6959856B2 (en) * 2003-01-10 2005-11-01 Samsung Electronics Co., Ltd. Solder bump structure and method for forming a solder bump
US6989325B2 (en) * 2003-09-03 2006-01-24 Industrial Technology Research Institute Self-assembled nanometer conductive bumps and method for fabricating
JP4689218B2 (ja) * 2003-09-12 2011-05-25 株式会社半導体エネルギー研究所 半導体装置の作製方法
DE10359424B4 (de) * 2003-12-17 2007-08-02 Infineon Technologies Ag Umverdrahtungsplatte für Halbleiterbauteile mit engem Anschlussraster und Verfahren zur Herstellung derselben
JP4448356B2 (ja) * 2004-03-26 2010-04-07 富士通株式会社 半導体装置およびその製造方法
JP4343044B2 (ja) * 2004-06-30 2009-10-14 新光電気工業株式会社 インターポーザ及びその製造方法並びに半導体装置
TW200629511A (en) 2004-11-04 2006-08-16 Koninkl Philips Electronics Nv Nanotube-based connection arrangement and approach
JP5185622B2 (ja) * 2005-10-11 2013-04-17 富士通株式会社 多層配線基板
JP4635836B2 (ja) * 2005-11-14 2011-02-23 パナソニック株式会社 シート状電子回路モジュール
WO2007110899A1 (ja) * 2006-03-24 2007-10-04 Fujitsu Limited 炭素系繊維のデバイス構造およびその製造方法
US7453154B2 (en) * 2006-03-29 2008-11-18 Delphi Technologies, Inc. Carbon nanotube via interconnect
US7713858B2 (en) * 2006-03-31 2010-05-11 Intel Corporation Carbon nanotube-solder composite structures for interconnects, process of making same, packages containing same, and systems containing same
JP2008210954A (ja) * 2007-02-26 2008-09-11 Fujitsu Ltd カーボンナノチューブバンプ構造体とその製造方法、およびこれを用いた半導体装置
US20080224327A1 (en) * 2007-03-13 2008-09-18 Daewoong Suh Microelectronic substrate including bumping sites with nanostructures
JP5364978B2 (ja) * 2007-03-28 2013-12-11 富士通セミコンダクター株式会社 表面改質カーボンナノチューブ系材料、その製造方法、電子部材および電子装置
US8232183B2 (en) * 2007-05-04 2012-07-31 Taiwan Semiconductor Manufacturing Company, Ltd. Process and apparatus for wafer-level flip-chip assembly
KR100866577B1 (ko) * 2007-09-28 2008-11-03 삼성전기주식회사 인쇄회로기판의 층간 도통방법
JP5018419B2 (ja) * 2007-11-19 2012-09-05 富士通株式会社 モジュール構造体、その製造方法および半導体装置
US20110039459A1 (en) * 2009-08-11 2011-02-17 Yancey Jerry W Solderless carbon nanotube and nanowire electrical contacts and methods of use thereof
JP2011238789A (ja) * 2010-05-11 2011-11-24 Fujitsu Ltd 半導体装置及びその製造方法
US9142533B2 (en) * 2010-05-20 2015-09-22 Taiwan Semiconductor Manufacturing Company, Ltd. Substrate interconnections having different sizes
JP5633356B2 (ja) * 2010-12-15 2014-12-03 富士通株式会社 半導体装置および半導体装置の製造方法
US10032696B2 (en) * 2012-12-21 2018-07-24 Nvidia Corporation Chip package using interposer substrate with through-silicon vias
SG2013083258A (en) * 2013-11-06 2015-06-29 Thales Solutions Asia Pte Ltd A guard structure for signal isolation
US20160111380A1 (en) * 2014-10-21 2016-04-21 Georgia Tech Research Corporation New structure of microelectronic packages with edge protection by coating

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200736157A (en) * 2005-12-22 2007-10-01 Intel Corp Nanostructure-based package interconnect
TW200951210A (en) * 2008-03-18 2009-12-16 Fujitsu Ltd Sheet structure and method of manufacturing sheet structure
WO2010090055A1 (ja) * 2009-02-05 2010-08-12 株式会社村田製作所 電極接合構造及びその製造方法
US20100237483A1 (en) * 2009-03-20 2010-09-23 Chi Heejo Integrated circuit packaging system with an interposer and method of manufacture thereof
TW201615074A (en) * 2014-10-13 2016-04-16 Unimicron Technology Corp Interposer and manufacturing method therefor

Also Published As

Publication number Publication date
JP6864009B2 (ja) 2021-04-21
WO2017192096A1 (en) 2017-11-09
CN109075152A (zh) 2018-12-21
US20190267345A1 (en) 2019-08-29
EP3453049A4 (en) 2019-12-18
JP2021119604A (ja) 2021-08-12
JP2019519912A (ja) 2019-07-11
KR20190006166A (ko) 2019-01-17
US10840203B2 (en) 2020-11-17
TW201740491A (zh) 2017-11-16
US20210043594A1 (en) 2021-02-11
KR102403468B1 (ko) 2022-05-31
CN109075152B (zh) 2023-01-24
US11348890B2 (en) 2022-05-31
EP3453049A1 (en) 2019-03-13

Similar Documents

Publication Publication Date Title
TWI743119B (zh) 裝配平台
CN116420220A (zh) 具有互连结构的键合结构
TWI325626B (en) Method for packaging a semiconductor device
TWI327768B (en) Interconnecting substrates for microelectronic dies, methods for forming vias in such substrates, and methods for packaging microelectronic devices
US20150255422A1 (en) Semiconductor device and manufacturing method thereof
US8987874B2 (en) Microelectronic workpieces and methods for manufacturing microelectronic devices using such workpieces
TWI222168B (en) High density raised stud microjoining system and methods of fabricating the same
TWI647790B (zh) 以聚合物部件爲主的互連體
WO2007125744A1 (ja) 両面電極構造の半導体装置及びその製造方法
JPWO2003084297A1 (ja) 配線構造体及びその製造方法
US20070235713A1 (en) Semiconductor device having carbon nanotube interconnects and method of fabrication
US10658338B2 (en) Semiconductor device including a re-interconnection layer and method for manufacturing same
JP7093405B2 (ja) エネルギー貯蔵インターポーザ・デバイスおよび製造方法
US11728255B2 (en) Interposer and semiconductor package including same
TWI596731B (zh) 使用無電鍍之ｚ型連接
US9842827B2 (en) Wafer level system in package (SiP) using a reconstituted wafer and method of making
TWI230427B (en) Semiconductor device with electrical connection structure and method for fabricating the same
US20210242154A1 (en) Interconnect structures and associated systems and methods
CN115910821A (zh) 芯片粒精细互连封装结构及其制备方法
JP2024075666A (ja) 貫通電極基板
CN116601747A (zh) 芯片封装及其制作方法、终端设备
TW202414634A (zh) 用於低溫接合的結構和方法