WO2023080375A1 - 고온공정을 포함한 mems 제작공정에 적합한 실리콘 관통 전극 및 이의 제조방법 - Google Patents

고온공정을 포함한 mems 제작공정에 적합한 실리콘 관통 전극 및 이의 제조방법 Download PDF

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WO2023080375A1
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silicon
silicon substrate
thin film
electrode
manufacturing
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PCT/KR2022/008645
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신흥주
김범상
곽종현
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울산과학기술원
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    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B1/00—Devices without movable or flexible elements, e.g. microcapillary devices
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B7/00—Microstructural systems; Auxiliary parts of microstructural devices or systems
    • B—PERFORMING OPERATIONS; TRANSPORTING
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    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B7/00—Microstructural systems; Auxiliary parts of microstructural devices or systems
    • B81B7/02—Microstructural systems; Auxiliary parts of microstructural devices or systems containing distinct electrical or optical devices of particular relevance for their function, e.g. microelectro-mechanical systems [MEMS]
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C1/00—Manufacture or treatment of devices or systems in or on a substrate

Definitions

  • the present invention relates to a through-silicon through-electrode and a manufacturing method thereof.
  • TSV through silicon via
  • C-MEMS is a low-cost and simple method of fabricating a conductive 3D micro/nano carbon structure by high-temperature pyrolysis of a patterned polymer structure.
  • existing TSV technology cannot be utilized because a high-temperature pyrolysis process must be accompanied to form C-MEMS.
  • classification according to the formation time of vias includes via first method and via last method.
  • the target device is fabricated after coating and filling the inside of the via with a conductive material, and the conductive coating material and filling material inside the via are directly exposed to the high-temperature process.
  • damage to the TSV due to high thermal expansion and/or re-melting of the metal may occur.
  • Thermal deformation may also occur at a high temperature in a conductive polymer type filler material other than a metal layer. Even when heat-resistant polysilicon is used as a filler, it may be difficult to apply due to low electrical conductivity and high processing cost compared to metal.
  • the TSV is integrated at the end after fabricating the device, and problems may occur when fabricating the silicon insulating layer after fabricating vias penetrating the silicon substrate.
  • SPM cleaning cleaning method for removing impurities on the substrate with sulfuric acid and hydrogen peroxide, etc.
  • BOE cleaning silicon oxide film on the silicon substrate removal process
  • An object of the present invention is to provide a through-silicon through-electrode (TSV) electrically connecting a lower electrode of a silicon substrate and an upper portion of a silicon substrate on which a MEMS-based device is integrated.
  • TSV through-silicon through-electrode
  • a conductive carbon thin film having heat resistance and chemical resistance can function as a sealing (sealing) of a via, and through this, an MEMS device fabricated through a high-temperature device process on a silicon substrate is intended to be TSV packaged.
  • a TSV according to an embodiment of the present invention may include a silicon substrate, one or more vias formed to penetrate the silicon substrate, and a conductive carbon thin film formed to cover one end of the via.
  • the via may have a diameter of 5 ⁇ m to 100 ⁇ m and a length of 50 ⁇ m to 1 mm.
  • the conductive carbon thin film may have a thickness of 500 nm to 20 ⁇ m.
  • the electrical conductivity of the conductive carbon thin film may be 1,000 S/m to 65,000 S/m.
  • a metal thin film layer is formed on a side surface of the via, and the metal thin film layer includes at least one of chromium, titanium, tungsten, copper, nickel, gold, platinum, aluminum, and silver.
  • a method of manufacturing a through-silicon TSV according to another embodiment of the present invention includes preparing a silicon substrate, forming one or more vias to penetrate the silicon substrate by etching the silicon substrate, and covering one end of the via.
  • the method may include forming a polymer seal on the silicon substrate and thermally decomposing the polymer seal to form a conductive carbon thin film.
  • preparing the silicon substrate may include a trench structure through wet silicon etching.
  • the forming of the via may be performed through a dry silicon etching process.
  • the via may have a constant or increasing diameter in a depth direction.
  • the polymer seal may have a thickness of 1 ⁇ m to 50 ⁇ m.
  • the thermal decomposition process of the polymer sealing may be performed at 600 °C to 1,200 °C.
  • the TSV according to the present invention may be applicable to a high-temperature process and various MEMS device integration processes through a conductive carbon thin film covering one end of a via.
  • FIG. 1 is a conceptual diagram of a TSV according to an embodiment of the present invention.
  • FIG. 2 is a conceptual diagram of a TSV according to an embodiment of the present invention.
  • FIG 3 is a conceptual diagram of a TSV according to an embodiment of the present invention.
  • FIG. 4 is a flowchart of a manufacturing process of a MEMS device according to an embodiment of the present invention.
  • FIG. 5 is a scanning electron microscope image of a through-silicon TSV according to an embodiment of the present invention.
  • first, second, A, B, (a), (b) may be used. These terms are only used to distinguish the component from other components, and the nature, sequence, or order of the corresponding component is not limited by the term.
  • FIG. 1 is a conceptual diagram of a TSV according to an embodiment of the present invention.
  • the through-silicon electrode 1 includes a silicon substrate 100, one or more vias 200 formed to penetrate the silicon substrate 100, and a gap between the silicon substrate 100 and the via 200. It may include a silicon insulating layer 400 formed on the surface, a conductive carbon thin film 300 formed to cover one end of the via 200, and a metal layer 500 filled/coated inside the via. According to , one or more vias 200 penetrating the silicon substrate 100 may have a constant diameter in a depth direction or may be formed in a structure in which the diameter increases toward the bottom (eg, c in FIG. 5 ).
  • FIG. 2 is a conceptual diagram of a TSV according to an embodiment of the present invention.
  • a via vertically penetrating a silicon substrate can be manufactured as shown in FIG. 1, but a TSV can be manufactured in the same manner as shown in FIG. 2 to reduce the amount of dry silicon etching, which is relatively expensive.
  • the through-silicon electrode 2 includes a silicon substrate 100, one or more vias 200 formed to penetrate the silicon substrate 100, and covering one end of the via 200.
  • the conductive carbon thin film 300 formed, the silicon insulating layer 400 formed on the surface of the silicon substrate 100 and the via 200, the metal layer 500 filled/coated inside the via, and the silicon substrate 100 It may include a trench 600 structure that is locally light and thin.
  • through silicon via (TSV) technology forms a via through a silicon substrate, then coats and fills the inside with a conductive material such as metal to electrically connect the top and bottom of the substrate.
  • a conductive material such as metal to electrically connect the top and bottom of the substrate.
  • the TSV 1 may etch one or more vias 200 to pass through the silicon substrate 100 .
  • an insulating layer 400 is formed on the surface of the silicon substrate including the via 200 .
  • one end of the via 200 is patterned with a photoresist polymer to cover one end of the via 200, and then converted into a conductive carbon thin film 300 by performing a high-temperature pyrolysis process, so that one end of the via 200 is converted into the conductive carbon thin film 300 It can be sealed.
  • the conductive carbon thin film 300 protects the inside of vias from being contaminated while integrating various devices (eg, the MEMS device 800 of FIG. 3 and the wiring 700 on the top of the substrate) on a silicon substrate. can do.
  • the conductive carbon thin film 300 is very stable thermally and chemically, and has high adhesion to the silicon substrate 100, so that a later MEMS device (eg, the MEMS device 800 of FIG. 2 and its The via 200 may be effectively protected from contamination and blocking that may occur during the manufacturing process of the wiring 700 on the upper part of the substrate.
  • a later MEMS device eg, the MEMS device 800 of FIG. 2 and its The via 200 may be effectively protected from contamination and blocking that may occur during the manufacturing process of the wiring 700 on the upper part of the substrate.
  • the conductive carbon thin film 300 may have high electrical conductivity.
  • the conductive carbon thin film 300 may exhibit a conductivity of about 59,000 S/m, and may be electrically connectable to a metal layer (metal thin film layer 500 in FIG. 2) inside the via 200 that can be formed later. .
  • the electrical conductivity of the conductive carbon thin film 300 is 1,000 S/m to 65,000 S/m; 1,000 S/m to 50,000 S/m; 1,000 S/m to 30,000 S/m; 1,000 S/m to 10,000 S/m; 1,000 S/m to 5,000 S/m; 3,000 S/m to 65,000 S/m; 3,000 S/m to 50,000 S/m; 3,000 S/m to 30,000 S/m; 3,000 S/m to 10,000 S/m; 3,000 S/m to 5,000 S/m; 5,000 S/m to 65,000 S/m; 5,000 S/m to 50,000 S/m; 5,000 S/m to 30,000 S/m; 5,000 S/m to 10,000 S/m; 10,000 S/m to 65,000 S/m; 10,000 S/m to 50,000 S/m; 10,000 S/m to 30,000 S/m; 30,000 S/m to 65,000 S/m; 30,000 S/m to 50,000 S/m; 40,000 S/m to 65,000 S/m; 40,000 S/m to 65,000 S/m;
  • the via 200 has a diameter of 5 ⁇ m to 100 ⁇ m; 5 ⁇ m to 80 ⁇ m; 5 ⁇ m to 50 ⁇ m; 5 ⁇ m to 30 ⁇ m; 5 ⁇ m to 10 ⁇ m; 10 ⁇ m to 100 ⁇ m; 10 ⁇ m to 80 ⁇ m; 10 ⁇ m to 50 ⁇ m; 10 ⁇ m to 30 ⁇ m; 50 ⁇ m to 100 ⁇ m; 50 ⁇ m to 80 ⁇ m; or 80 ⁇ m to 100 ⁇ m; and a length of 50 ⁇ m to 1 mm; 50 ⁇ m to 800 ⁇ m; 50 ⁇ m to 500 ⁇ m; 50 ⁇ m to 300 ⁇ m; 50 ⁇ m to 100 ⁇ m; 100 ⁇ m to 1 mm; 100 ⁇ m to 800 ⁇ m; 100 ⁇ m to 500 ⁇ m; 100 ⁇ m to 300 ⁇ m; 300 ⁇ m to 1 mm; 300 ⁇ m to 800 ⁇ m; 300 ⁇ m to 500 ⁇ m; 100 ⁇
  • the conductive carbon thin film 300 is formed to cover one end of the via 200, and is formed to have a diameter larger than the diameter of the via 200 to seal the via 200, thereby forming the silicon substrate 100 ) It may be bonded with at least a part of. According to an embodiment, the conductive carbon thin film 300 may be adhered to the silicon substrate 100 to completely cover one end of the via 200 .
  • the thickness of the conductive carbon thin film 300 is 500 nm to 20 ⁇ m; 500 nm to 10 ⁇ m; 500 nm to 1 ⁇ m; 800 nm to 20 ⁇ m; 800 nm to 10 ⁇ m; 800 nm to 1 ⁇ m; 1 ⁇ m to 20 ⁇ m; 1 ⁇ m to 10 ⁇ m; may be.
  • FIG 3 is a conceptual diagram of a TSV according to an embodiment of the present invention.
  • the metal thin film layer 500 may be formed on the side of the via 200 .
  • the metal thin film layer 500 may be formed through a metal thin film deposition method such as DC sputtering, RF sputtering, or E-beam evaporation.
  • the metal thin film layer 500 may include at least one of chromium, titanium, tungsten, copper, nickel, gold, platinum, aluminum, and silver.
  • the thickness of the metal thin film layer 500 may be about 1 ⁇ m or less.
  • the thickness of the metal thin film layer 500 may be 0.3 ⁇ m to 1 ⁇ m.
  • a silicon insulating layer 400 may be formed on the silicon substrate 100 .
  • at least one of a silicon oxide layer, Si 3 N 4 , and an aluminum oxide layer (Al 2 O 3 ) is formed as the silicon insulating layer 400 between the silicon substrate 100 and the conductive carbon thin film 300.
  • the silicon insulating layer 400 may be a silicon oxide layer formed on the surface of the silicon substrate 100 by performing an oxidation process on the silicon substrate 100 .
  • the MEMS device 800 and the upper wiring 700 of the substrate may be additionally formed on the conductive carbon thin film 300 .
  • the MEMS device 800 may be additionally formed on the conductive carbon thin film 300 and/or the silicon substrate 100 .
  • the MEMS device 800 may be a C-MEMS based device.
  • the MEMS device 800 may be electrically connected to the conductive carbon thin film 300 through the wiring 700 on the top of the substrate.
  • a method of manufacturing a through-silicon TSV according to an aspect of the present invention includes preparing a silicon substrate, forming one or more vias to penetrate the silicon substrate by etching the silicon substrate, and covering one end of the via in the silicon substrate. It may include forming a polymer seal and forming a conductive carbon thin film by thermally decomposing the polymer seal.
  • dry etching, wet etching, or both processes may be performed to etch the silicon substrate.
  • photolithography is performed to form vias at desired locations on the silicon substrate.
  • a via may be formed in a desired size and/or shape by spin-coating a photoresist on a silicon substrate, irradiating light, and developing the photoresist.
  • the photoresist may be a photoresist material, and the structure may be formed in a desired shape by irradiating light and then developing.
  • the forming of the via may be performed through a dry silicon etching process. There are several methods for the dry silicon etching process, such as reactive ion etching as well as femtosecond laser ablation.
  • forming the via may be performed through reactive ion etching.
  • the thickness of the polymer seal is 1 ⁇ m to 50 ⁇ m; 1 ⁇ m to 40 ⁇ m; 1 ⁇ m to 30 ⁇ m; 1 ⁇ m to 20 ⁇ m; 1 ⁇ m to 10 ⁇ m; 10 ⁇ m to 50 ⁇ m; 10 ⁇ m to 40 ⁇ m; 10 ⁇ m to 30 ⁇ m; 10 ⁇ m to 20 ⁇ m; 20 ⁇ m to 50 ⁇ m; 20 ⁇ m to 40 ⁇ m; 20 ⁇ m to 30 ⁇ m; 30 ⁇ m to 50 ⁇ m; 30 ⁇ m to 40 ⁇ m; or 40 ⁇ m to 50 ⁇ m; it may be.
  • the thickness of the polymer seal can be significantly reduced through pyrolysis, and the thickness of the conductive carbon thin film formed through pyrolysis is 500 nm to 20 ⁇ m; 500 nm to 10 ⁇ m; 500 nm to 1 ⁇ m; 500 nm to 800 nm; 500 nm to 20 ⁇ m; 500 nm to 10 ⁇ m; 500 nm to 1 ⁇ m; 500 nm to 800 nm; 800 nm to 20 ⁇ m; 800 nm to 10 ⁇ m; 800 nm to 1 ⁇ m; 1 ⁇ m to 20 ⁇ m; may be.
  • the thermal decomposition process of the polymer seal may be performed at 600 °C to 1,200 °C.
  • a method of manufacturing a MEMS device including a through-silicon TSV includes (a) preparing a silicon substrate, (b) forming a silicon oxide film on a silicon substrate, (c) forming a silicon oxide film on a silicon substrate (d) irradiating the photoresist with ultraviolet rays, (e) developing the photoresist, (f) etching the silicon oxide film adjacent to the photoresist region removed by development, (g) removing the photoresist.
  • FIG. 4 is a flowchart of a manufacturing process of a MEMS device according to an embodiment of the present invention.
  • a wafer having a diameter of 6 inches and a thickness of 675 ⁇ m was prepared (FIG. 4(a)).
  • a silicon oxide film (SiO 2 ) was formed on the silicon substrate through a wet oxidation process (FIG. 4(b)). At this time, the thickness of the silicon oxide film was about 1 ⁇ m.
  • a photoresist is spin-coated on the silicon substrate (FIG. 4(c)), the portion to be etched is exposed to light using a photomask (FIG. 4(d)), and then developed (FIG. 4(e)) to etch the silicon The surface of the oxide film was exposed.
  • the silicon oxide film was locally dry etched (about 1 ⁇ m) using reactive ion etching equipment (dielectric ICP RIE equipment) (Fig. 4(f)), and the silicon substrate was locally wet etched using TMAH (tetramethylammonium hydroxide) solution (about 575 ⁇ m) (Fig. 4(g)) to minimize the dry etching depth by removing a large volume of silicon.
  • TMAH tetramethylammonium hydroxide
  • Fig. 4(g) wet etching solutions
  • KOH potassium hydroxide
  • a photoresist is spin-coated on the prepared silicon substrate (FIG. 4(h)), the portion to be etched is exposed to light using a photomask (FIG. 4(i)), and then developed (FIG. 4(j)). The surface of the silicon oxide film was exposed. Thereafter, the silicon oxide film was locally dry etched (about 1 ⁇ m) using reactive ion etching equipment (dielectric ICP RIE equipment) (Fig. 4(k)), and the silicon substrate was vertically anisotropic using reactive ion etching equipment. Dry etching was performed (FIG. 4(l)).
  • a photoresist is spin-coated on a silicon substrate on which vias are formed (FIG. 4(o)), an area covering the vias is exposed (FIG. 4(p)), and then developed (FIG. 4(q)) to seal one end of the vias.
  • a polymer seal (polymer structure) was formed. The polymer sealing was pyrolyzed in a vacuum at a high temperature (about 1,000 ° C.) in an electric furnace to prepare a conductive carbon thin film (about 500 nm to about 20 ⁇ m in thickness) for sealing vias (FIG. 4(r) ).
  • FIG. 5 is a scanning electron microscope image of a through-silicon TSV according to an embodiment of the present invention.
  • FIG. 5(b) is a SEM image of a through-silicon through-electrode in which a polymer seal is formed to cover one end of a via on a silicon substrate on which a via is formed.
  • a MEMS sensor was integrated on top of a silicon substrate on which a conductive carbon thin film was formed (FIG. 4(s)).
  • integrable devices are not limited thereto, and various MEMS devices may be integrated on a substrate, and the sensor functions as an example. Integration of the device may be performed through a high-temperature process and a general MEMS process. Common MEMS processes may include dry deposition, wet deposition, etching processes, photolithography, and spray coating.
  • a chromium metal thin film layer was coated on the inside of the via through sputtering to complete the electrical connection between the top and bottom of the silicon substrate (FIG. 4(t), FIG. 4(u)).
  • the thickness of the metal thin film was set to about 1 ⁇ m in the case of the silicon substrate and about 300 nm to 1 ⁇ m in the case of the inside of the via.

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Abstract

본 발명은 실리콘 관통 전극 및 이의 제조방법에 관한 것으로서, 본 발명의 일 실시예에 따른 실리콘 관통 전극은 실리콘 기판, 실리콘 기판을 관통하도록 형성되는 하나 이상의 비아, 및 비아의 일 말단을 덮도록 형성되는 전도성 탄소 박막을 포함할 수 있다. 본 발명의 일 실시예에 따른 실리콘 관통 전극은, 고온을 동반하는 소자제작공정이 요구되는 MEMS 기반 디바이스에 적용이 가능할 수 있다.

Description

고온공정을 포함한 MEMS 제작공정에 적합한 실리콘 관통 전극 및 이의 제조방법
본 발명은 실리콘 관통 전극 및 이의 제조 방법에 관한 것이다.
MEMS 및 IC 디바이스의 3D 패키징은 성능과 집적도 향상 측면에서 그 중요도가 갈수록 증가하고 있다. 그 중 TSV(through silicon via) 기술은 실리콘 기판을 관통하는 전기적 통로인 비아(via)를 제작하여 배선을 연결하는 것으로, 디바이스의 집적도와 신호 전달 성능 측면의 장점으로 많은 주목을 받고 있는 패키징 방법이다.
하지만 금속 전기도금법이나 전도성 폴리머의 충전법을 활용하여 제작된 기존의 TSV 구조들은 고온을 동반하는 소자제작공정에 호환되지 않을 수 있다는 단점이 있었다. 이러한 이유로 기존 TSV 기술을 적용하기 어려운 대표적인 MEMS 기술로 C-MEMS가 있다. C-MEMS는 패터닝된 폴리머 구조를 고온 열분해하여 전도성 3D 마이크로/나노 탄소 구조를 저비용으로 간단히 제작하는 방법으로 전극 제작이나 센서 구조체로서 활용도가 높은 기술이다. 그러나, 이러한 장점에도 C-MEMS를 형성하기 위해서는 고온 열분해 공정을 수반하여야 하기 때문에 기존 TSV 기술을 활용할 수 없다는 제한이 있다.
TSV를 MEMS 디바이스 패키징에 적용함에 있어 비아의 형성 시점에 따른 분류로는, via first 방식과 via last 방식 등이 있다. Via first 방식의 경우, 비아 내부에 전도성 소재를 코팅 및 충전한 뒤 목표 디바이스를 제작하는 것으로서, 비아 내부의 전도성 코팅재, 충전재가 고온 공정에 직접적으로 노출된다. 이 때, 금속층의 경우 높은 열팽창으로 인한 TSV의 파손 및/또는 금속의 재용융이 일어날 수 있다. 금속층이 아닌 전도성 폴리머 타입의 충전재 역시 고온에서 열변형이 발생할 수 있다. 내열성이 있는 폴리 실리콘을 충전재로서 이용하는 경우에도, 금속에 비해 낮은 전기전도도 및 공정 비용이 높아 적용하기 어려울 수 있다.
Via last 방식의 경우 디바이스를 제작한 뒤 마지막에 TSV를 집적하는 것으로서, 실리콘 기판을 관통하는 비아의 제작 이후 실리콘 절연층 제작 시 문제가 발생할 수 있다. 일반적으로 실리콘 절연층을 제작하기 위해 수행되는 산화 공정 또는 LPCVD 공정 등을 수행하기 전, SPM 세정(황산 및 과산화수소 등으로 기판 상의 불순물을 제거하는 세정법) 및/또는 BOE 세정(실리콘 기판 상의 실리콘 산화막을 제거하는 공정)을 충분히 진행하기 어렵다. 또한 센서와 같은 민감한 MEMS 디바이스의 경우 차후의 TSV 집적과정에서 기계적/화학적 손상의 가능성이 높기에 기술의 적용이 부적합할 수 있다.
이를 해결하기 위해 전기적 절연층이 형성된 비아를 형성한 뒤 MEMS 디바이스를 집적한 뒤 전도성 물질을 충진하는 방법도 고려되고 있다. 그러나, MEMS 디바이스 집적 시 비아 내부로 오염 물질이 침투하여 오염 및 블로킹되는 문제가 발생할 수 있다.
전술한 배경기술은 발명자가 본원의 개시 내용을 도출하는 과정에서 보유하거나 습득한 것으로서, 반드시 본 출원 전에 일반 공중에 공개된 공지기술이라고 할 수는 없다.
본 발명은 실리콘 기판의 하단 전극과 MEMS 기반 디바이스가 집적된 실리콘 기판의 상단을 전기적으로 연결하는 실리콘 관통 전극(TSV)을 제공하고자 한다.
본 발명에 따르면, 내열성 및 내화학성을 가지는 전도성 탄소 박막이 비아의 실링(sealing)으로서 기능할 수 있고 이를 통해 실리콘 기판 상에 고온소자 공정을 통해 제작되는 MEMS 디바이스를 TSV 패키징하고자 한다.
그러나, 본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 해당 기술분야의 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 따른 실리콘 관통 전극은, 실리콘 기판, 상기 실리콘 기판을 관통하도록 형성되는 하나 이상의 비아, 및 상기 비아의 일 말단을 덮도록 형성되는 전도성 탄소 박막을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 비아는, 지름이 5 ㎛ 내지 100 ㎛이고, 길이가 50 ㎛ 내지 1 mm인 것일 수 있다.
본 발명의 일 실시예에 따르면, 상기 전도성 탄소 박막의 두께는, 500 nm 내지 20 ㎛인 것일 수 있다.
본 발명의 일 실시예에 따르면, 상기 전도성 탄소 박막의 전기 전도율은, 1,000 S/m 내지 65,000 S/m인 것일 수 있다.
본 발명의 일 실시예에 따르면, 상기 비아의 측면으로 금속 박막층이 형성되는 것이고, 상기 금속 박막층은, 크로뮴, 티타늄, 텅스텐, 구리, 니켈, 금, 백금, 알루미늄 및 은 중 적어도 하나를 포함하는 것일 수 있다.
본 발명의 다른 실시예에 따른 실리콘 관통 전극의 제조방법은, 실리콘 기판을 준비하는 단계, 상기 실리콘 기판을 식각하여 상기 실리콘 기판을 관통하도록 하나 이상의 비아를 형성하는 단계, 상기 비아의 일 말단을 덮도록 상기 실리콘 기판에 고분자 실링을 형성하는 단계 및 상기 고분자 실링을 열분해하여 전도성 탄소 박막을 형성하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 실리콘 기판을 준비하는 단계는 습식 실리콘 에칭을 통한 트렌치 구조를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 비아를 형성하는 단계는, 건식 실리콘 식각공정을 통해 수행되는 것일 수 있다.
본 발명의 일 실시예에 따르면, 상기 비아는 깊이 방향으로 지름이 일정하거나, 증가하는 형태인 것일 수 있다.
본 발명의 일 실시예에 따르면, 상기 고분자 실링의 두께는, 1 ㎛ 내지 50 ㎛인 것일 수 있다.
본 발명의 일 실시예에 따르면, 상기 고분자 실링의 열분해 공정은, 600 ℃ 내지 1,200 ℃에서 수행되는 것일 수 있다.
본 발명에 따른 실리콘 관통 전극은, 비아의 일 말단을 덮는 전도성 탄소 박막을 통해 고온 공정과 여러 MEMS 디바이스 집적 공정에 적용 가능할 수 있다.
또한, 본 발명의 실리콘 관통 전극(TSV) 기술을 이용하여 고온 소자공정을 통해 제작되는 다양한 MEMS 기반 디바이스들의 고밀도 집적 및 신호전달성능 향상과 같은 효과를 기대할 수 있다.
도 1은 본 발명의 일 실시예에 따른 실리콘 관통 전극의 개념도이다.
도 2는 본 발명의 일 실시예에 따른 실리콘 관통 전극의 개념도이다.
도 3은 본 발명의 일 실시예에 따른 실리콘 관통 전극의 개념도이다.
도 4는 본 발명의 일 실시예에 따른 MEMS 디바이스의 제조 공정 흐름도이다.
도 5는 본 발명의 일 실시예에 따른 실리콘 관통 전극의 주사전자현미경 촬영 이미지이다.
이하에서, 첨부된 도면을 참조하여 실시예들을 상세하게 설명한다. 그러나, 실시예들에는 다양한 변경이 가해질 수 있어서 특허출원의 권리 범위가 이러한 실시예들에 의해 제한되거나 한정되는 것은 아니다. 실시예들에 대한 모든 변경, 균등물 내지 대체물이 권리 범위에 포함되는 것으로 이해되어야 한다.
실시예에서 사용한 용어는 단지 설명을 목적으로 사용된 것으로, 한정하려는 의도로 해석되어서는 안된다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 실시예가 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
또한, 첨부 도면을 참조하여 설명함에 있어, 도면 부호에 관계없이 동일한 구성요소는 동일한 참조부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다. 실시예를 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 실시예의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
또한, 실시예의 구성요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성요소를 다른 구성요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성요소의 본질이나 차례 또는 순서 등이 한정되지 않는다. 어떤 구성요소가 다른 구성요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성요소는 그 다른 구성요소에 직접적으로 연결되거나 접속될 수 있지만, 각 구성요소 사이에 또 다른 구성요소가 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다.
어느 하나의 실시예에 포함된 구성요소와, 공통적인 기능을 포함하는 구성요소는, 다른 실시 예에서 동일한 명칭을 사용하여 설명하기로 한다. 반대되는 기재가 없는 이상, 어느 하나의 실시 예에 기재한 설명은 다른 실시 예에도 적용될 수 있으며, 중복되는 범위에서 구체적인 설명은 생략하기로 한다.
이하 본 발명에 따른 실리콘 관통 전극을 설명한다.
도 1은 본 발명의 일 실시예에 따른 실리콘 관통 전극의 개념도이다.
본 발명의 일 실시예에 따른 실리콘 관통 전극(1)은, 실리콘 기판(100), 실리콘 기판(100)을 관통하도록 형성되는 하나 이상의 비아(200), 실리콘 기판(100)과 비아(200)의 표면에 형성되는 실리콘 절연층(400) 비아(200)의 일 말단을 덮도록 형성되는 전도성 탄소 박막(300), 및 비아 내부에 충진/코팅 된 금속층(500)을 포함할 수 있다.일 실시예에 따르면, 실리콘 기판(100)을 관통하는 하나 이상의 비아(200)는 깊이 방향으로 지름이 일정하거나, 하단으로 갈수록 직경이 넓어지는 구조로(예: 도 5의 c) 형성될 수 있다.
도 2는 본 발명의 일 실시예에 따른 실리콘 관통 전극의 개념도이다.
앞서 설명한 바와 같이 도 1과 같이 실리콘 기판을 수직으로 관통하는 비아를 제조할 수 있으나, 상대적으로 공정비용이 높은 건식 실리콘 식각량을 줄이고자 도2와 같은 방식으로 TSV 를 제조할 수 있다.
본 발명의 일 실시예에 따른 실리콘 관통 전극(2)은, 실리콘 기판(100), 실리콘 기판(100)을 관통하도록 형성되는 하나 이상의 비아(200), 및 비아(200)의 일 말단을 덮도록 형성되는 전도성 탄소 박막(300), 실리콘 기판(100)과 비아(200)의 표면에 형성되는 실리콘 절연층(400), 비아 내부에 충진/코팅 된 금속층(500), 그리고 실리콘 기판(100)을 국부적으로 경박화시키는 트렌치(600) 구조를 포함할 수 있다.
일반적으로 실리콘 관통 전극(TSV, through silicon via) 기술은, 실리콘 기판을 관통하는 비아(via)를 형성한 후 내부를 금속과 같은 전도성 물질로 코팅 및 충전하여 기판의 상하단 사이를 전기적으로 연결하는 기술이다. 와이어 본딩과 같은 종래의 칩 패키징 방식에 비해, 실리콘 관통 전극 기술은, 실리콘 기판의 상하단을 관통하여 배선을 연결함으로써 디바이스의 집적 밀도와 신호 전달 성능을 높일 수 있는 장점이 있다.
본 발명의 일 실시예에 따르면, 실리콘 관통 전극(1)은, 실리콘 기판(100)을 관통하도록 하나 이상의 비아(200)를 식각할 수 있다. 다음으로 비아(200)를 포함한 실리콘 기판의 표면에 절연층(400)을 형성한다. 이후에 비아(200)의 일 말단을 덮도록 포토레지스트 폴리머로 패터닝한 뒤 고온 열분해 공정을 수행하여 전도성 탄소 박막(300)으로 변환시킴으로써, 비아(200)의 일 말단이 전도성 탄소 박막(300)으로 실링(sealing)될 수 있다.
일 실시예에 따르면, 전도성 탄소 박막(300)은 실리콘 기판 상에 다양한 디바이스 (예: 도 3의 MEMS 디바이스(800)와 이의 기판 상단부 배선(700))를 집적함에 있어서 비아 내부가 오염되지 않도록 보호할 수 있다.
일 실시예에 따르면, 전도성 탄소 박막(300)은 열적, 화학적으로 상당히 안정하고, 실리콘 기판(100)과 높은 접착성을 가지고 있어 추후의 MEMS 디바이스(예: 도 2의 MEMS 디바이스(800)와 이의 기판 상단부 배선(700)) 제조 공정 상 발생 가능한 오염 및 블로킹 현상으로부터 비아(200)를 효과적으로 보호할 수 있다.
일 실시예에 따르면, 전도성 탄소 박막(300)은 높은 전기전도성을 가질 수 있다. 예를 들어, 전도성 탄소 박막(300)은 약 59,000 S/m의 전도율을 나타낼 수 있고, 추후 형성 가능한 비아(200) 내부의 금속층(도 2의 금속 박막층(500))과 전기적으로 연결 가능할 수 있다.
일 실시예에 따르면, 전도성 탄소 박막(300)의 전기 전도율은, 1,000 S/m 내지 65,000 S/m; 1,000 S/m 내지 50,000 S/m; 1,000 S/m 내지 30,000 S/m; 1,000 S/m 내지 10,000 S/m; 1,000 S/m 내지 5,000 S/m; 3,000 S/m 내지 65,000 S/m; 3,000 S/m 내지 50,000 S/m; 3,000 S/m 내지 30,000 S/m; 3,000 S/m 내지 10,000 S/m; 3,000 S/m 내지 5,000 S/m; 5,000 S/m 내지 65,000 S/m; 5,000 S/m 내지 50,000 S/m; 5,000 S/m 내지 30,000 S/m; 5,000 S/m 내지 10,000 S/m; 10,000 S/m 내지 65,000 S/m; 10,000 S/m 내지 50,000 S/m; 10,000 S/m 내지 30,000 S/m; 30,000 S/m 내지 65,000 S/m; 30,000 S/m 내지 50,000 S/m; 40,000 S/m 내지 65,000 S/m; 40,000 S/m 내지 50,000 S/m; 또는 50,000 S/m 내지 65,000 S/m;일 수 있다.
일 실시예에 따르면, 비아(200)는, 지름이 5 ㎛ 내지 100 ㎛; 5 ㎛ 내지 80 ㎛; 5 ㎛ 내지 50 ㎛; 5 ㎛ 내지 30 ㎛; 5 ㎛ 내지 10 ㎛; 10 ㎛ 내지 100 ㎛; 10 ㎛ 내지 80 ㎛; 10 ㎛ 내지 50 ㎛; 10 ㎛ 내지 30 ㎛; 50 ㎛ 내지 100 ㎛; 50 ㎛ 내지 80 ㎛; 또는 80 ㎛ 내지 100 ㎛;이고, 길이가 50 ㎛ 내지 1 mm; 50 ㎛ 내지 800 ㎛; 50 ㎛ 내지 500 ㎛; 50 ㎛ 내지 300 ㎛; 50 ㎛ 내지 100 ㎛; 100 ㎛ 내지 1 mm; 100 ㎛ 내지 800 ㎛; 100 ㎛ 내지 500 ㎛; 100 ㎛ 내지 300 ㎛; 300 ㎛ 내지 1 mm; 300 ㎛ 내지 800 ㎛; 300 ㎛ 내지 500 ㎛; 500 ㎛ 내지 1 mm; 500 ㎛ 내지 800 ㎛; 또는 800 ㎛ 내지 1 mm;일 수 있다.
일 실시예에 따르면, 전도성 탄소 박막(300)은 비아(200)의 일 말단을 덮도록 형성되는 것으로서, 비아(200)를 실링하기 위해 비아(200)의 직경보다 더 크게 형성되어 실리콘 기판(100)의 적어도 일부와 접착된 것일 수 있다. 일 실시예에 따르면, 전도성 탄소 박막(300)은 실리콘 기판(100)과 접착되어 비아(200)의 일 말단을 완전히 덮는 것일 수 있다.
일 실시예에 따르면, 전도성 탄소 박막(300)의 두께는, 500 nm 내지 20 ㎛; 500 nm 내지 10 ㎛; 500 nm 내지 1 ㎛; 800 nm 내지 20 ㎛; 800 nm 내지 10 ㎛; 800 nm 내지 1 ㎛; 1 ㎛ 내지 20 ㎛; 1 ㎛ 내지 10 ㎛;일 수 있다.
도 3은 본 발명의 일 실시예에 따른 실리콘 관통 전극의 개념도이다.
본 발명의 일 실시예에 따른 실리콘 관통 전극(3)은,, 비아(200)의 측면으로 금속 박막층(500)이 형성될 수 있다.
일 실시예에 따르면, 금속 박막층(500)은, DC 스퍼터링, RF 스퍼터링, E-beam evaporation 등의 금속 박막 증착 방법을 통해 형성될 수 있다.
일 실시예에 따르면, 금속 박막층(500)은, 크로뮴, 티타늄, 텅스텐, 구리, 니켈, 금, 백금, 알루미늄 및 은 중 적어도 하나를 포함할 수 있다.
일 실시예에 따르면, 금속 박막층(500)의 두께는, 약 1 ㎛ 이하일 수 있다. 예를 들어, 금속 박막층(500)의 두께는, 0.3 ㎛ 내지 1 ㎛일 수 있다.
일 실시예에 따르면, 실리콘 기판(100) 상에 실리콘 절연층(400)이 형성될 수 있다. 일 실시예에 따르면, 실리콘 기판(100) 및 전도성 탄소 박막(300) 사이에 실리콘 절연층(400)으로 실리콘 산화층, Si3N4, 및 알루미늄 산화층(Al2O3) 중 적어도 하나가 형성될 수 있다. 일 실시예에 따르면, 실리콘 절연층(400)은, 실리콘 기판(100)을 산화 공정을 수행하여 실리콘 기판(100)의 표면에 실리콘 산화층이 형성되는 것일 수 있다.
일 실시예에 따르면, 전도성 탄소 박막(300) 상에 MEMS 디바이스(800)와 이의 기판 상단부 배선(700)가 추가적으로 형성될 수 있다. 일 실시예에 따르면, 전도성 탄소 박막(300) 및/또는 실리콘 기판(100) 상에 MEMS 디바이스(800)가 추가적으로 형성될 수 있다. 일 실시예에 따르면, MEMS 디바이스(800)는, C-MEMS 기반 디바이스인 것일 수 있다. 일 실시예에 따르면, MEMS 디바이스(800)는 기판 상단부 배선(700)를 통해 전도성 탄소 박막(300)과 전기적으로 연결된 것일 수 있다.
본 발명의 일 측면에 따른 실리콘 관통 전극의 제조방법은, 실리콘 기판을 준비하는 단계, 실리콘 기판을 식각하여 실리콘 기판을 관통하도록 하나 이상의 비아를 형성하는 단계, 비아의 일 말단을 덮도록 실리콘 기판에 고분자 실링을 형성하는 단계 및 고분자 실링을 열분해하여 전도성 탄소 박막을 형성하는 단계를 포함할 수 있다.
일 실시예에 따르면, 실리콘 기판을 식각하기 위해 건식 식각, 습식 식각 또는 이 둘 모두의 공정이 수행될 수 있다.일 실시예에 따르면, 실리콘 기판의 원하는 지점에 비아를 형성하기 위해 포토리소그래피(photolithography)를 이용할 수 있다. 이를 위해 실리콘 기판 상에 감광제를 스핀코팅한 뒤 빛을 조사하고 현상하여 원하는 크기 및/또는 형태로 비아를 형성할 수 있다. 이 때, 감광제는 포토레지스트 물질일 수 있고, 빛을 조사한 뒤 현상함으로써 구조체를 원하는 형태로 형성시킬 수 있다. 일 실시예에 따르면, 비아를 형성하는 단계는, 건식 실리콘 식각공정을 통해 수행되는 것일 수 있다. 건식 실리콘 식각공정은, 반응성 이온 에칭 뿐만 아니라 펨토초 레이저 ablation 등 여러 방법이 있다.
예를 들어, 비아를 형성하는 단계는, 반응성 이온 에칭을 통해 수행될 수 있다.
일 실시예에 따르면, 고분자 실링의 두께는, 1 ㎛ 내지 50 ㎛; 1 ㎛ 내지 40 ㎛; 1 ㎛ 내지 30 ㎛; 1 ㎛ 내지 20 ㎛; 1 ㎛ 내지 10 ㎛; 10 ㎛ 내지 50 ㎛; 10 ㎛ 내지 40 ㎛; 10 ㎛ 내지 30 ㎛; 10 ㎛ 내지 20 ㎛; 20 ㎛ 내지 50 ㎛; 20 ㎛ 내지 40 ㎛; 20 ㎛ 내지 30 ㎛; 30 ㎛ 내지 50 ㎛; 30 ㎛ 내지 40 ㎛; 또는 40 ㎛ 내지 50 ㎛;일 수 있다.
일 실시예에 따르면, 열분해를 통해 고분자 실링의 두께는 상당히 감소할 수 있는데, 열분해를 통해 형성된 전도성 탄소 박막의 두께는, 500 nm 내지 20 ㎛; 500 nm 내지 10 ㎛; 500 nm 내지 1 ㎛; 500 nm 내지 800 nm; 500 nm 내지 20 ㎛; 500 nm 내지 10 ㎛; 500 nm 내지 1 ㎛; 500 nm 내지 800 nm; 800 nm 내지 20 ㎛; 800 nm 내지 10 ㎛; 800 nm 내지 1 ㎛; 1 ㎛ 내지 20 ㎛;일 수 있다.
일 실시예에 따르면, 고분자 실링의 열분해 공정은, 600 ℃ 내지 1,200 ℃에서 수행될 수 있다.
본 발명의 일 측면에 따른 실리콘 관통 전극을 포함하는 MEMS 디바이스의 제조방법은, (a) 실리콘 기판을 준비하는 단계, (b) 실리콘 기판 상에 실리콘 산화막을 형성하는 단계, (c) 실리콘 기판 상에 감광제를 스핀코팅하는 단계, (d) 감광제에 자외선을 조사하는 단계, (e) 감광제를 현상하는 단계, (f) 현상되어 제거된 감광제 영역과 인접한 실리콘 산화막을 식각하는 단계,(g) 제거된 실리콘 산화막과 인접한 실리콘을 습식 식각하여 실리콘 기판 상에 트랜치 구조를 형성하는 단계, (h) 실리콘 기판 상에 감광제를 스핀코팅하는 단계, (i) 감광제에 자외선을 조사하는 단계, (j) 감광제를 현상하는 단계, (k) 현상되어 제거된 감광제 영역과 인접한 실리콘 산화막을 식각하는 단계, (l) 제거된 실리콘 산화막과 인접한 실리콘 기판을 건식 식각하여 하나 이상의 비아를 형성하는 단계, (m) 실리콘 기판을 세정한 뒤 실리콘 산화막을 습식 식각하는 단계, (n) 실리콘 절연층을 형성하는 단계, (o) 실리콘 기판 상에 감광제를 스핀코팅하는 단계, (p) 감광제에 자외선을 조사하는 단계, (q) 감광제를 현상하여 고분자 실링을 형성하는 단계, (r) 고온 진공 상태의 가열로 내부에서 고분자 실링을 열분해하여 전도성 탄소 박막을 형성하는 단계, (s) 실리콘 기판 상에 MEMS 디바이스를 집적하는 단계, 및 (t) 비아 내부에 금속층을 형성하는 단계를 포함할 수 있다.
이하, 실시예 및 비교예에 의하여 본 발명을 더욱 상세히 설명하고자 한다.
단, 하기 실시예는 본 발명을 예시하기 위한 것일 뿐, 본 발명의 내용이 하기 실시예에 한정되는 것은 아니다.
제조예
이하 도 4를 참조하여 하기 제조예를 설명하도록 한다.
도 4는 본 발명의 일 실시예에 따른 MEMS 디바이스의 제조 공정 흐름도이다.
1. 실리콘 기판의 준비
6 inch의 직경 및 675 ㎛의 두께를 가지는 웨이퍼를 준비하였다(도 4(a)). 습식 산화 공정을 통해 실리콘 기판 상에 실리콘 산화막(SiO2)을 형성하였다(도 4(b)). 이 때, 실리콘 산화막의 두께는 약 1 ㎛였다. 이후 실리콘 기판 상에 감광제를 스핀코팅하고(도 4(c)) 식각하고자 하는 부분을 포토마스크를 이용하여 노광한 뒤(도 4(d)) 현상하여(도 4(e)) 식각하고자 하는 실리콘 산화막의 표면을 노출시켰다.
반응성 이온 식각 장비(dielectric ICP RIE 장비)를 이용하여 실리콘 산화막을 국부적으로 건식 식각하였으며(약 1 ㎛)(도 4(f)), TMAH(tetramethylammonium hydroxide) 용액을 사용하여 실리콘 기판을 국부적으로 습식 식각하여(약 575 ㎛)(도 4(g)) 큰 부피의 실리콘을 제거함으로써 건식 식각 깊이를 최소화하고자 하였다. 이 때, TMAH 용액은 약 10 중량%의 용액을 이용하였으나, KOH(potassium hydroxide) 용액과 같이 다양한 습식 식각 용액을 이용할 수 있다.
2. 비아의 형성
상기 준비된 실리콘 기판 상에 감광제를 스핀코팅하고(도 4(h)) 식각하고자 하는 부분을 포토마스크를 이용하여 노광한 뒤(도 4(i)) 현상하여(도 4(j)) 식각하고자 하는 실리콘 산화막의 표면을 노출시켰다. 이후, 반응성 이온 식각 장비(dielectric ICP RIE 장비)를 이용하여 실리콘 산화막을 국부적으로 건식 식각하였으며(약 1 ㎛)(도 4(k)), 반응성 이온 식각 장비를 이용하여 실리콘 기판을 수직으로 비등방성 건식 식각을 수행하였다(도 4(l)). 이후 SPM 세정 공정 및 BOE(buffered oxide etchant) 세정을 수행하여 실리콘 기판 표면의 산화막과 오염 물질을 제거하였다(도 4(m)). 이후 고온 습식 산화 공정을 통해 실리콘 산화막(전기 절연층)을 실리콘 기판 및 비아 표면에 형성하였다(도 4(n)).
3. 전도성 탄소 박막의 형성
비아가 형성된 실리콘 기판 상에 감광제를 스핀코팅하고(도 4(o)) 비아를 덮는 영역을 노광한 뒤(도 4(p)) 현상하여(도 4(q)) 비아의 일 말단을 실링하는 고분자 실링(폴리머 구조체)을 형성하였다. 상기 고분자 실링을 전기로(furnace)에서 고온(약 1,000 ℃) 진공 상태에서 열분해(pyrolysis)하여 비아를 실링하는 전도성 탄소 박막(두께 약 500 nm 내지 약 20 ㎛)을 제조하였다(도 4(r)).
도 5는 본 발명의 일 실시예에 따른 실리콘 관통 전극의 주사전자현미경 촬영 이미지이다.
도 5(b)는 비아가 형성된 실리콘 기판 상에 비아의 일 말단을 덮도록 고분자 실링이 형성된 실리콘 관통 전극의 SEM 이미지이다. 이를 열분해 공정을 통해 도 5(d)와 같이 전도성 탄소 박막이 비아를 덮고 있는 실리콘 관통 전극을 형성할 수 있으며, 도 5(a)는 실리콘 관통 전극의 SEM 단면 이미지로서, 나타나 있는 비아 중 일부를 확대하면 도 5(c)의 이미지와 같다.
4. MEMS 디바이스의 집적 및 전기적 연결의 완성
전도성 탄소 박막이 형성된 실리콘 기판의- 상단에 MEMS 센서를 집적하였다(도 4(s)). 다만, 집적 가능한 디바이스는 이에 제한되는 것이 아니고, 다양한 MEMS 디바이스가 기판 상에 집적될 수 있으며, 상기 센서는 일 실시예로서 기능한다. 상기 디바이스의 집적은 고온 공정 및 일반적인 MEMS 공정을 통해 수행될 수 있다. 일반적인 MEMS 공정으로는 건식 증착, 습식 증착, 식각 공정, 포토리소그래피, 스프레이 코팅을 포함할 수 있다.
이후, 스퍼터링을 통해 비아 내부에 크롬 금속 박막층을 코팅하여 실리콘 기판의 상하단 간 전기적 연결을 완성하였다(도 4(t), 도 4(u)). 이 때, 금속 박막의 두께는, 실리콘 기판의 경우 약 1 ㎛, 비아 내부의 경우 약 300 ㎚ 내지 1 ㎛가 되도록 하였다.
이상과 같이 실시예들이 비록 한정된 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기를 기초로 다양한 기술적 수정 및 변형을 적용할 수 있다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 청구범위의 범위에 속한다.

Claims (11)

  1. 실리콘 기판;
    상기 실리콘 기판을 관통하도록 형성되는 하나 이상의 비아; 및
    상기 비아의 일 말단을 덮도록 형성되는 전도성 탄소 박막;을 포함하는,
    실리콘 관통 전극.
  2. 제1항에 있어서,
    상기 비아는, 지름이 5 ㎛ 내지 100 ㎛이고, 길이가 50 ㎛ 내지 1 mm인 것인,
    실리콘 관통 전극.
  3. 제1항에 있어서,
    상기 전도성 탄소 박막의 두께는, 500 nm 내지 20 ㎛인 것인,
    실리콘 관통 전극.
  4. 제1항에 있어서,
    상기 전도성 탄소 박막의 전기 전도율은, 1,000 S/m 내지 65,000 S/m인 것인,
    실리콘 관통 전극.
  5. 제1항에 있어서,
    상기 비아의 측면으로 금속 박막층이 형성되는 것이고,
    상기 금속 박막층은, 크로뮴, 티타늄, 텅스텐, 구리, 니켈, 금, 백금, 알루미늄 및 은 중 적어도 하나를 포함하는 것인,
    실리콘 관통 전극.
  6. 실리콘 기판을 준비하는 단계;
    상기 실리콘 기판을 식각하여 상기 실리콘 기판을 관통하도록 하나 이상의 비아를 형성하는 단계;
    상기 비아의 일 말단을 덮도록 상기 실리콘 기판에 고분자 실링을 형성하는 단계; 및
    상기 고분자 실링을 열분해하여 전도성 탄소 박막을 형성하는 단계;를 포함하는,
    실리콘 관통 전극의 제조방법.
  7. 제6항에 있어서,
    상기 실리콘 기판을 준비하는 단계는 습식 실리콘 에칭을 통한 트렌치 구조를 더 포함하는,
    실리콘 관통 전극의 제조방법.
  8. 제6항에 있어서,
    상기 비아를 형성하는 단계는, 건식 실리콘 식각공정을 통해 수행되는 것인, 실리콘 관통 전극의 제조방법.
  9. 제6항에 있어서,
    상기 비아는 깊이 방향으로 지름이 일정하거나, 증가하는 형태인 것인,
    실리콘 관통 전극의 제조방법.
  10. 제6항에 있어서,
    상기 고분자 실링의 두께는, 1 ㎛ 내지 50 ㎛인 것인,
    실리콘 관통 전극의 제조방법.
  11. 제6항에 있어서,
    상기 고분자 실링의 열분해 공정은, 600 ℃ 내지 1,200 ℃에서 수행되는 것인,
    실리콘 관통 전극의 제조방법.
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