JP2013524534A - 低コストの貫通ビアのための選択的パターニング - Google Patents

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Abstract

金属線の堆積および貫通ビアのエッチングの前に基板に堆積したブロック層は、等方性エッチングプロセスを用いた基板の貫通ビアにおける低コストの製造を可能にする。たとえば、ガラス基板のウェットエッチングを用いて、ガラス基板上の金属線を短絡させる、ウェットエッチングによるアンダーカットのないガラス貫通ビアを製造することができる。ブロック層は、貫通ビアを覆う導電層と、基板の上の2つ以上の金属線との接触を防止する。この製造プロセスによって、ガラス基板などの基板の上にデバイスを積み重ねることと、それらのデバイスを貫通ビアを用いて接続することとが可能になる。

Description

本開示は、概して集積回路に関する。より詳細には、本開示は、集積回路を製造することに関する。
半導体デバイスに用いられるシリコン基板は、他の材料に比べてコストが高い。たとえば、ガラス基板の上に受動デバイスを設けることは、低コストのコンポーネントをもたらすことになる。ガラス基板などの基板に積み重ねられるデバイスには、他のコンポーネントとつなぐための貫通ビアが利用される。ガラス基板および貫通ビアに対する可能性のある用途の1つは、液晶ディスプレイである。貫通ビアは、異方性エッチングまたは等方性エッチングを用いて基板に製造される。
異方性エッチングは、異なる方向に沿って異なる速度で行なわれ、基板を貫通する実質的にまっすぐな側壁をもたらす。異方性エッチングには、プラズマエッチング、レーザードリル、および、機械式ドリルが含まれる。異方性エッチングは、製造プロセスにおけるスループットを下げる低速のプロセスである。等方性エッチングは、基板のそれぞれの方向に実質的に等しく材料をエッチングする。等方性エッチングには、ウェットエッチングとガスエッチングが含まれる。等方性エッチングは、異方性エッチングに比べてコストが低く、スループットが高いが、すべての方向にエッチングすることに起因するアンダーカット(undercut)によって、基板上の金属線が短絡される場合がある。図1A〜図1Cには、等方性エッチングを用いて貫通ビアを製造するための従来のプロセスが示されている。
図1Aを参照すると、ガラス基板102の上に金属線104が堆積している。等方性エッチングによって、図1Bに示されているガラス基板102の中の貫通ビア106が作られる。等方性エッチングによる貫通ビア106のアンダーカットによって、複数の金属線104が露出する。図1Cを参照すると、貫通ビア106の内側には貫通ビアメタル108が堆積している。この貫通ビアメタル108は、複数の金属線104を接触させ、金属線104の短絡と、製造されるデバイスの故障とをまねく。
したがって、基板の金属線を短絡させることなく、等方性エッチングを用いて基板の貫通ビアを製造するプロセスが必要である。
本開示の一態様によれば、貫通ビアを製造する方法は、基板の第1の側にブロック層のパターンを作るステップを含む。また、この方法は、ブロック層の中に開口部を露出させるステップを含む。さらに、この方法は、ブロック層の上に第1の導電材料を堆積させるステップを含む。また、この方法は、第1の側と反対側の、基板の第2の側に貫通ビアを作るステップを含む。さらに、この方法は、貫通ビアに第2の導電材料を堆積させて、開口部を貫通する第1の導電材料に接触させるステップを含む。
本開示の別の態様によれば、集積回路は、基板を含む。また、集積回路は、基板の第1の側における、開口部を有するブロック層を含む。さらに、集積回路は、基板を貫通して延びている、基板の第2の側における貫通ビアを含む。また、集積回路は、開口部の中に延びている、ブロック層の上の第1の導電層を含む。さらに、集積回路は、ブロック層の中の開口部を貫通している第1の導電層と結合している、貫通ビアの上の第2の導電層を含む。
本開示のさらに別の態様によれば、集積回路を製造する方法は、開口部を形成するために、基板の第1の側にブロック層のパターンを作るステップを含む。また、この方法は、ブロック層の上に第1の導電材料を堆積させるステップを含む。さらに、この方法は、第1の側と反対側を向いている、基板の第2の側に貫通ビアを作るステップを含む。また、この方法は、貫通ビアに第2の導電材料を堆積させて、開口部を貫通する第1の導電材料に接触させるステップを含む。
本開示のさらなる態様によれば、集積回路は、基板を含む。集積回路は、基板の第1の側における、開口部を有する金属線の短絡を防止するための手段を含む。さらに、集積回路は、基板を貫通して延びている、基板の第2の側における貫通ビアを含む。また、集積回路は、開口部の中に延びている、防止手段の上の第1の導電層を含む。さらに、集積回路は、第1の導電層と結合している、前記貫通ビアの上の第2の導電層を含む。
上記は、以下の詳細な説明をよりよく理解できるように本開示の特徴および技術的利点をかなり広く概説したものである。本開示の特許請求の範囲の主題を形成するさらなる特徴および利点について以下に説明する。当業者には、本開示の同じ目的を実施することができるように他の構造を修正または設計するための基礎として、開示される概念および特定の実施形態を容易に利用できることを理解されるはずである。当業者には、そのような同等の構成が添付の特許請求の範囲に記載された開示の技術から逸脱しないことも理解されるはずである。本開示の構成と動作方法の両方に関して本開示の特徴と考えられる新規の特徴は、さらなる目的と利点とともに、以下の説明を添付の図に関連して検討することによってよりよく理解されよう。しかし、各図が例示および説明のためのみのものであり、本開示の制限の定義を目的としたものではないことを明確に理解されたい。
本開示のより完全な理解のために、ここで、添付の図面と併せて以下の説明を参照する。
基板の貫通ビアにおける従来の製造を示す断面図である。 基板の貫通ビアにおける従来の製造を示す断面図である。 基板の貫通ビアにおける従来の製造を示す断面図である。 一実施形態による貫通ビアの例示的製造プロセスを示すフローチャートである。 一実施形態による貫通ビアの例示的製造プロセスを示す断面図である。 一実施形態による貫通ビアの例示的製造プロセスを示す断面図である。 一実施形態による貫通ビアの例示的製造プロセスを示す断面図である。 一実施形態による貫通ビアの例示的製造プロセスを示す断面図である。 一実施形態による貫通ビアの例示的製造プロセスを示す断面図である。 本開示の実施形態を有利に使用できる例示的なワイヤレス通信システムを示すブロック図である。 一実施形態による、半導体コンポーネントの回路、レイアウト、および論理設計に用いられる設計用ワークステーションを示すブロック図である。
等方性エッチングを用いて基板の貫通ビアを製造するための例示的プロセスが提供される。等方性エッチング後の基板上の金属線における短絡は、基板上の金属線の堆積の前に、基板の上にブロック層のパターンを作ることによって防がれる。パターンの作られたブロック層は、貫通ビア用に形成された開口部が2つ以上の金属線を露出させないようにする。そのため、それぞれの貫通ビアは、1つの金属線だけと接触する。貫通ビアを製造するための例示的プロセスは、作られたデバイスの信頼性を改善し、製造プロセスにおける歩留まりを向上させる。また、この例示的プロセスは、等方性エッチングと、ガラスなどの低コストの基板材料とを用いることによって、製造されるデバイスのコストを下げる。
図2は、一実施形態による貫通ビアの例示的製造プロセス示すフローチャートである。この例示的プロセスは、ブロック層のパターンを作ることに関係するブロック205で始まる。図3Aは、一実施形態による、ブロック層のパターニング後の基板を示す断面図である。基板302の上にはブロック層304のパターンが作られている。ブロック層304は、たとえば、窒化ケイ素または炭化ケイ素でもよい。ブロック層304の中にパターンが作られた開口部312は、後で基板302に形成される貫通ビアに対応し得る。一実施形態によれば、開口部312は、基板302まで貫通してパターンが作られていない。この実施形態では、ブロック層304の一部は開口部312に残っており、残っているブロック層304は、以降のプロセスによって取り除かれる。
例示的プロセスはブロック210に続き、ブロック210では、第1の導電層が堆積する。図3Bは、一実施形態による、第1の導電層が堆積した後の基板を示す断面図である。ブロック層304の上には第1の導電層308が堆積している。第1の導電層308は、開口部312を充填し、基板302に接触する。第1の導電層308は、金属線となるようにパターンを作ることができる。第1の導電層308は、たとえば、銅、アルミニウム、またはタングステンでもよい。一実施形態によれば、第1の導電層308は、0.02〜10マイクロメートルの厚さであり、ブロック層304は、0.02〜5マイクロメートルの厚さである。
第1の導電層308を堆積させた後、例示的プロセスは、ブロック215において貫通ビアをエッチングする。図3Cは、一実施形態による、貫通ビアのエッチング後の基板を示す断面図である。基板302には貫通ビア306がエッチングされている。一実施形態によれば、基板302はガラス基板であり、貫通ビア306は、ガラス貫通ビア(TGV)である。しかし、基板302は、たとえばシリコンまたはサファイアなどの他の材料でもよい。貫通ビア306は、図3Cに示されている貫通ビア306のアンダーカットをもたらす等方性エッチングを用いてエッチングされ得る。一実施形態によれば、貫通ビア306の位置は、ブロック層304の開口部312に対応している。
例示的プロセスはブロック220に続き、第2の導電層を堆積させる。図3Dは、一実施形態による、第2の導電層を堆積させた後の基板を示す断面図である。ブロック層304と反対側の基板302の側には、第2の導電層310が堆積している。第2の導電層310は、貫通ビア306の内側を覆っている。一実施形態によれば、第2の導電層310は、ブロック層304の開口部312を貫通している第1の導電層308である1本の金属線に接触する。この実施形態では、第1の導電層308である金属線の短絡は、貫通ビア306のアンダーカットに関わらず防がれる。第2の導電層310は、たとえば、第1の導電層308と同じ材料でもよく、または、異なる材料でもよい。
図2に示されている例示的プロセスにおける別の実施形態では、貫通ビア306をエッチングした後、および、第2の導電層310を堆積させる前に、絶縁層が堆積してもよい。図3Eは、一実施形態による、絶縁層と第2の導電層とを有する貫通ビアを有する基板を示す断面図である。絶縁層314は、第2の導電層310を堆積させる前に、貫通ビア306に堆積してもよい。この実施形態では、絶縁層314は、第2の導電層310に対して第1の導電層308を露出させるようにパターンが作られている。この絶縁層314は、第2の導電層310を基板302から絶縁する。一実施形態によれば、絶縁層314は、基板302に対する第2の導電層310の短絡を防ぐ。別の実施形態によれば、絶縁層314は、基板302に対する第2の導電層310の付着を改善する。絶縁層314は、たとえば、窒化ケイ素、酸化ケイ素、または、炭化ケイ素でもよい。
上記のブロック層を有する基板に貫通ビアを形成するための例示的プロセスによって、等方性エッチングプロセスを用いた貫通ビアの形成が、製造されるデバイスの信頼性を大きく低下させることなく、また、製造プロセスにおける歩留まりを大きく低下させることなく可能となる。この例示的プロセスにおいてパターンが作られるブロック層は、基板における金属線どうしの短絡を防ぐ。例示的プロセスにおける一実施形態によれば、ガラス貫通ビアは、低コストの等方性エッチングを用いてガラス基板の中に製造される。上記のプロセスに従って製造される貫通ビアを有する基板は、集積回路(IC)の中に組み込まれてもよい。貫通ビアは、基板の上に積み重ねられたデバイスどうしを接続するために用いられてもよい。たとえば、キャパシタおよびインダクタなどの受動デバイスと、RFフィルタなどのMEMSデバイスとが、ガラス基板の上に形成され、貫通ビアに接続されていてもよい。一実施形態によれば、ガラス基板は、ラミネートパッケージ基板の上に積み重ねられる。別の実施形態によれば、ガラス基板は、プリント回路基板に接続される。
図4は、本開示の実施形態を有利に用いることができる例示的ワイヤレス通信システム400を示す。例示のため、図4は、3つの遠隔ユニット420、430および450、ならびに2つの基地局440を示す。ワイヤレス通信システムがより多くの遠隔ユニットおよび基地局を有してもよいことが認識されよう。遠隔ユニット420、430、および450は、上記の実施形態である貫通ビアを425A、425C、425BであるICの中にそれぞれ含む。図4は、基地局440から遠隔ユニット420、430および450への順方向リンク信号480、ならびに、遠隔ユニット420、430および450から基地局440への逆方向リンク信号490を示す。
図4には、遠隔ユニット420がモバイル電話として示されており、遠隔ユニット430がポータブルコンピュータとして示されており、遠隔ユニット450がワイヤレスローカルループシステムにおけるコンピュータとして示されている。たとえば、遠隔ユニットはセルフォン、ハンドヘルドパーソナル通信システム(PCS)ユニット、携帯情報端末などのポータブルデータユニット、メータ読取り機器などの固定ロケーションデータユニット、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、または、コンピュータでもよい。図4は、本開示の教示による遠隔ユニットを示すが、本開示は、これらの例示的に示されたユニットには限定されない。本開示は、貫通ビアを用いて作られるICを含む任意のデバイスに好適に用いることができる。
図5は、以下に開示されているように、ダイの回路、レイアウト、および論理設計、または、ダイに実装される回路に用いられる設計用ワークステーションを示すブロック図である。設計用ワークステーション500は、オペレーティングシステムソフトウェア、サポートファイル、および、CadenceまたはOrCADなどの設計用ソフトウェアを含むハードディスク501を含む。また、この設計用ワークステーション500は、回路510、または、ウェーハもしくはダイなどのコンポーネント512の設計を容易にするためのディスプレイを含む。記憶媒体504は、回路設計図510またはコンポーネント512をタンジブルに(tangibly)記憶するために提供されている。回路設計図510またはコンポーネント512は、GDSIIまたはGERBERなどのファイル形式で記憶媒体504に記憶され得る。この記憶媒体504は、CD-ROM、DVD、ハードディスク、フラッシュメモリ、または他の適切なデバイスでもよい。さらに、設計用ワークステーション500は、記憶媒体504から入力を受けるか、または、記憶媒体504に出力を書き込むためのドライブ装置503を含む。
記憶媒体504に記録されるデータは、論理回路構成、フォトリソグラフィのマスク用のパターンデータ、または、電子ビームリソグラフィなどの連続書き込みツール用のマスクパターンデータを指定することができる。このデータは、論理シミュレーションに関連するタイミング図またはネット回路などの論理検証データをさらに含むことができる。記憶媒体504にデータを提供することは、集積回路を設計するためのプロセスの数を減らすことによって、回路510またはコンポーネント512の設計を容易にする。
本明細書で説明される方法は、用途に応じて様々なコンポーネントによって実施されてもよい。たとえば、これらの方法は、ハードウェア、ファームウェア、ソフトウェアまたはそれらの任意の組合せで実施することができる。ハードウェア実装形態の場合、処理ユニットは、本明細書で説明する機能を実行するように設計された、1つまたは複数の特定用途向け集積回路(ASIC)、デジタル信号プロセッサ(DSP)、デジタル信号処理デバイス(DSPD)、プログラマブル論理デバイス(PLD)、フィールドプログラマブルゲートアレイ(FPGA)、プロセッサ、コントローラ、マイクロコントローラ、マイクロプロセッサ、電子デバイス、他の電子ユニット、あるいはそれらの組合せ内で実現されてもよい。
ファームウェアおよび/またはソフトウェア実装形態の場合、これらの方法は、本明細書で説明する機能を実行するモジュール(たとえば、手続き、関数など)によって実現されてもよい。本明細書で説明する方法を実現する際に命令をタンジブルに実施する任意の機械可読媒体を使用してもよい。たとえば、ソフトウェアコードはメモリに記憶され、プロセッサユニットにより実行されてもよい。メモリは、プロセッサユニット内で実現されてもあるいはプロセッサユニットの外部で実現されてもよい。本明細書で用いられる場合、「メモリ」という用語は、長期メモリ、短期メモリ、揮発性メモリ、不揮発性メモリ、または他のメモリのいずれかの種類を指し、メモリのいかなる特定の種類またはメモリの数、あるいはメモリが記憶される媒体の種類に限定されない。
ファームウェアおよび/またはソフトウェアにおいて実現する場合、機能はコンピュータ可読媒体上に1つまたは複数の命令あるいはコードとして記憶されてもよい。この例には、データ構造によって符号化されたコンピュータ可読媒体およびコンピュータプログラムによって符号化されたコンピュータ可読媒体が含まれる。コンピュータ可読媒体は、物理的なコンピュータ記憶媒体を含む。記憶媒体は、コンピュータによってアクセスされ得る任意の使用可能な媒体であってもよい。限定ではなく、一例として、そのようなコンピュータ可読媒体は、RAM、ROM、EEPROM、CD-ROM、または他の光ディスクストレージ、磁気ディスクストレージまたは他の磁気記憶デバイス、あるいは所望のプログラムコードを命令またはデータ構造の形で記憶するのに使用することができ、かつコンピュータからアクセスすることのできる任意の他の媒体を備えてよく、本明細書で使用するディスク(diskおよびdisc)には、コンパクトディスク(CD)、レーザディスク、光ディスク、デジタル多用途ディスク(DVD)、フロッピィディスク、およびブルーレイディスクが含まれ、ディスク(disk)は通常、データを磁気的に再生し、一方、ディスク(disc)はデータをレーザによって光学的に再生する。上記の組合せも、コンピュータ可読媒体の範囲内に含めるべきである。
命令および/またはデータは、コンピュータ可読媒体上に記憶されるだけでなく、通信装置に含まれる伝送媒体上の信号として提供されてもよい。たとえば、通信装置には、命令およびデータを示す信号を有するトランシーバを含めてもよい。命令およびデータは、1つまたは複数のプロセッサに特許請求の範囲において概説する機能を実施させるように構成される。
本開示およびその利点について詳しく説明したが、添付の特許請求の範囲によって規定される本開示の技術から逸脱することなく、本明細書において様々な変更、代用および改変を施せることを理解されたい。さらに、本出願の範囲は、本明細書において説明したプロセス、機械、製造、物質組成、手段、方法、およびステップの特定の実施形態に限定されるものではない。当業者には本開示から容易に理解されるように、本明細書で説明した対応する実施形態と実質的に同じ機能を実行するかあるいは実質的に同じ結果を実現する、現存するかあるいは後に開発されるプロセス、機械、製造、物質組成、手段、方法、またはステップを本開示に従って利用してもよい。したがって、添付の特許請求の範囲は、そのようなプロセス、機械、製造、物質組成、手段、方法、またはステップをその範囲内に含むものである。
302 基板
304 ブロック層
306 貫通ビア
308 第1の導電層
310 第2の導電層
312 開口部
314 絶縁層

Claims (20)

  1. 基板の第1の側にブロック層のパターンを作るステップと、
    前記ブロック層の中に開口部を露出させるステップと、
    前記ブロック層の上に第1の導電材料を堆積させるステップと、
    前記第1の側と反対側の、前記基板の第2の側に貫通ビアを作るステップと、
    前記貫通ビアに第2の導電材料を堆積させて、前記開口部を貫通する前記第1の導電材料に接触させるステップと
    を含む、貫通ビアを製造する方法。
  2. 前記第2の導電材料を堆積させる前に、前記貫通ビアに絶縁材料を堆積させるステップをさらに含む、請求項1に記載の方法。
  3. 前記ブロック層のパターンを作るステップが、前記貫通ビアの位置に対応する前記開口部のパターンを作るステップを含む、請求項1に記載の方法。
  4. 前記貫通ビアを作るステップが、前記貫通ビアを形成するために前記基板をウェットエッチングするステップを含む、請求項1に記載の方法。
  5. 前記ブロック層のパターンを作るステップが、窒化ケイ素および炭化ケイ素の少なくとも一方のパターンを作るステップを含む、請求項1に記載の方法。
  6. 前記貫通ビアを作るステップが、ガラス貫通ビアを作るステップを含む、請求項1に記載の方法。
  7. 前記貫通ビアを集積回路に組み込むステップをさらに含む、請求項1に記載の方法。
  8. 前記集積回路を、モバイルフォン、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、コンピュータ、ハンドヘルドパーソナル通信システム(PCS)ユニット、ポータブルデータユニット、および、固定ロケーションデータユニットのうちの少なくとも1つに組み込むステップをさらに含む、請求項7に記載の方法。
  9. 基板と、
    前記基板の第1の側における、開口部を有するブロック層と、
    前記基板を貫通して延びている、前記基板の第2の側における貫通ビアと、
    前記開口部の中に延びている、前記ブロック層の上の第1の導電層と、
    前記ブロック層の中の開口部を貫通している前記第1の導電層と結合している、前記貫通ビアの上の第2の導電層と
    を含む、集積回路。
  10. 前記貫通ビアの位置が、前記ブロック層の中の開口部に対応している、請求項9に記載の集積回路。
  11. 前記ブロック層が、窒化ケイ素および炭化ケイ素の少なくとも1つである、請求項9に記載の集積回路。
  12. 前記基板がガラスである、請求項9に記載の集積回路。
  13. モバイルフォン、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、コンピュータ、ハンドヘルドパーソナル通信システム(PCS)ユニット、ポータブルデータユニット、および、固定ロケーションデータユニットのうちの少なくとも1つに組み込まれている、請求項9に記載の集積回路。
  14. 開口部を形成するために、基板の第1の側にブロック層のパターンを作るステップと、
    前記ブロック層の上に第1の導電材料を堆積させるステップと、
    前記第1の側と反対側を向いている、前記基板の第2の側に貫通ビアを作るステップと、
    前記貫通ビアに第2の導電材料を堆積させて、前記開口部を貫通する前記第1の導電材料に接触させるステップと
    を含む、集積回路を製造する方法。
  15. 前記第2の導電材料を堆積させる前に、前記貫通ビアに絶縁層を堆積させるステップをさらに含む、請求項14に記載の方法。
  16. 前記ブロック層のパターンを作るステップが、前記貫通ビアの位置に対応する前記開口部のパターンを作るステップを含む、請求項14に記載の方法。
  17. 前記ブロック層のパターンを作るステップが、窒化ケイ素および炭化ケイ素の少なくとも一方のパターンを作るステップを含む、請求項14に記載の方法。
  18. 前記集積回路を、モバイルフォン、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、コンピュータ、ハンドヘルドパーソナル通信システム(PCS)ユニット、ポータブルデータユニット、および、固定ロケーションデータユニットのうちの少なくとも1つに組み込むステップをさらに含む、請求項14に記載の方法。
  19. 基板と、
    前記基板の第1の側における、開口部を有する金属線の短絡を防止するための手段と、
    前記基板を貫通して延びている、前記基板の第2の側における貫通ビアと、
    前記開口部の中に延びている、前記防止手段の上の第1の導電層と、
    前記第1の導電層と結合している、前記貫通ビアの上の第2の導電層と
    を含む、集積回路。
  20. モバイルフォン、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、コンピュータ、ハンドヘルドパーソナル通信システム(PCS)ユニット、ポータブルデータユニット、および、固定ロケーションデータユニットのうちの少なくとも1つに組み込まれている、請求項19に記載の集積回路。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017209296A1 (ja) * 2016-06-03 2017-12-07 大日本印刷株式会社 貫通電極基板及びその製造方法、並びに実装基板
WO2023080375A1 (ko) * 2021-11-02 2023-05-11 울산과학기술원 고온공정을 포함한 mems 제작공정에 적합한 실리콘 관통 전극 및 이의 제조방법

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130207745A1 (en) * 2012-02-13 2013-08-15 Qualcomm Incorporated 3d rf l-c filters using through glass vias
US8803648B2 (en) 2012-05-03 2014-08-12 Qualcomm Mems Technologies, Inc. Three-dimensional multilayer solenoid transformer
US20140023430A1 (en) * 2012-07-19 2014-01-23 Apple Inc. Attachment Techniques
US10115671B2 (en) 2012-08-03 2018-10-30 Snaptrack, Inc. Incorporation of passives and fine pitch through via for package on package
US9203373B2 (en) 2013-01-11 2015-12-01 Qualcomm Incorporated Diplexer design using through glass via technology
US20140247269A1 (en) * 2013-03-04 2014-09-04 Qualcomm Mems Technologies, Inc. High density, low loss 3-d through-glass inductor with magnetic core
US9012912B2 (en) * 2013-03-13 2015-04-21 Taiwan Semiconductor Manufacturing Company, Ltd. Wafers, panels, semiconductor devices, and glass treatment methods
US9935166B2 (en) 2013-03-15 2018-04-03 Qualcomm Incorporated Capacitor with a dielectric between a via and a plate of the capacitor
US9634640B2 (en) 2013-05-06 2017-04-25 Qualcomm Incorporated Tunable diplexers in three-dimensional (3D) integrated circuits (IC) (3DIC) and related components and methods
US9264013B2 (en) 2013-06-04 2016-02-16 Qualcomm Incorporated Systems for reducing magnetic coupling in integrated circuits (ICS), and related components and methods
US9296646B2 (en) 2013-08-29 2016-03-29 Corning Incorporated Methods for forming vias in glass substrates
US9342727B2 (en) 2014-03-04 2016-05-17 Apple Inc. Field shaping channels in a substrate above a biometric sensing device
US10410883B2 (en) 2016-06-01 2019-09-10 Corning Incorporated Articles and methods of forming vias in substrates
US10794679B2 (en) 2016-06-29 2020-10-06 Corning Incorporated Method and system for measuring geometric parameters of through holes
US10134657B2 (en) 2016-06-29 2018-11-20 Corning Incorporated Inorganic wafer having through-holes attached to semiconductor wafer
US11078112B2 (en) 2017-05-25 2021-08-03 Corning Incorporated Silica-containing substrates with vias having an axially variable sidewall taper and methods for forming the same
US10580725B2 (en) 2017-05-25 2020-03-03 Corning Incorporated Articles having vias with geometry attributes and methods for fabricating the same
US11554984B2 (en) 2018-02-22 2023-01-17 Corning Incorporated Alkali-free borosilicate glasses with low post-HF etch roughness
JP2019145737A (ja) * 2018-02-23 2019-08-29 ソニーセミコンダクタソリューションズ株式会社 半導体装置および半導体装置の製造方法
CN112912995A (zh) * 2018-10-19 2021-06-04 康宁股份有限公司 包括通孔的装置及用于制造通孔的方法和材料
CN109860143B (zh) * 2019-02-27 2022-01-14 京东方科技集团股份有限公司 阵列基板、显示装置及制备方法、拼接显示装置
US20220148973A1 (en) 2019-04-15 2022-05-12 Dai Nippon Printing Co., Ltd. Through electrode substrate, electronic unit, method for manufacturing through electrode substrate, and method for manufacturing electronic unit

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63126250A (ja) * 1986-11-15 1988-05-30 Mitsubishi Electric Corp 半導体装置、およびその製造方法
JP2002280490A (ja) * 2001-03-21 2002-09-27 Fujitsu Ltd 配線基板とその製造方法並びにそれを用いた半導体装置
JP2008210952A (ja) * 2007-02-26 2008-09-11 Sanyo Electric Co Ltd 半導体装置の製造方法、シリコンインターポーザの製造方法および半導体モジュールの製造方法
JP2009021433A (ja) * 2007-07-12 2009-01-29 Fujikura Ltd 配線基板及びその製造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3761782A (en) * 1971-05-19 1973-09-25 Signetics Corp Semiconductor structure, assembly and method
JP3401404B2 (ja) * 1997-05-28 2003-04-28 早川ゴム株式会社 管の接続構造
US7205635B1 (en) * 1998-03-20 2007-04-17 Mcsp, Llc Hermetic wafer scale integrated circuit structure
US6355950B1 (en) * 1998-09-23 2002-03-12 Intel Corporation Substrate interconnect for power distribution on integrated circuits
JP2002317893A (ja) * 2001-04-20 2002-10-31 Nishikawa Rubber Co Ltd 可撓性枝管継手
KR100691725B1 (ko) * 2002-12-11 2007-03-12 다이니폰 인사츠 가부시키가이샤 다층 배선기판 및 그 제조 방법
US6841883B1 (en) * 2003-03-31 2005-01-11 Micron Technology, Inc. Multi-dice chip scale semiconductor components and wafer level methods of fabrication
TWI234261B (en) * 2004-09-10 2005-06-11 Touch Micro System Tech Method of forming wafer backside interconnects
US20080191297A1 (en) * 2007-02-12 2008-08-14 Advanced Chip Engineering Technology Inc. Wafer level image sensor package with die receiving cavity and method of the same
CN101599476A (zh) * 2008-06-04 2009-12-09 台湾应解股份有限公司 薄型双面封装基板及其制造方法
JP4368941B1 (ja) * 2009-05-20 2009-11-18 有限会社 渡辺鉄鋼建設 バンドの巻回通路形成工事用工具およびバンドの巻回通路形成工事方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63126250A (ja) * 1986-11-15 1988-05-30 Mitsubishi Electric Corp 半導体装置、およびその製造方法
JP2002280490A (ja) * 2001-03-21 2002-09-27 Fujitsu Ltd 配線基板とその製造方法並びにそれを用いた半導体装置
JP2008210952A (ja) * 2007-02-26 2008-09-11 Sanyo Electric Co Ltd 半導体装置の製造方法、シリコンインターポーザの製造方法および半導体モジュールの製造方法
JP2009021433A (ja) * 2007-07-12 2009-01-29 Fujikura Ltd 配線基板及びその製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017209296A1 (ja) * 2016-06-03 2017-12-07 大日本印刷株式会社 貫通電極基板及びその製造方法、並びに実装基板
JP6323768B1 (ja) * 2016-06-03 2018-05-16 大日本印刷株式会社 貫通電極基板及びその製造方法、並びに実装基板
WO2023080375A1 (ko) * 2021-11-02 2023-05-11 울산과학기술원 고온공정을 포함한 mems 제작공정에 적합한 실리콘 관통 전극 및 이의 제조방법

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