JP2000182511A - 電界放射型素子の製造方法 - Google Patents
電界放射型素子の製造方法Info
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- H01J9/00—Apparatus or processes specially adapted for the manufacture, installation, removal, maintenance of electric discharge tubes, discharge lamps, or parts thereof; Recovery of material from discharge tubes or lamps
- H01J9/02—Manufacture of electrodes or electrode systems
- H01J9/022—Manufacture of electrodes or electrode systems of cold cathodes
- H01J9/025—Manufacture of electrodes or electrode systems of cold cathodes of field emission cathodes
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Abstract
(57)【要約】
【課題】エミッタ電極とゲート電極の高さ位置のバラツ
キが少ない電界放射型素子の製造方法を提供することを
課題とする。 【解決手段】基板（１０）上に導電材の第１のゲート膜
（１１）を含む表面層に孔（１３）を形成し、孔の側壁
にサイドスペーサ（１４ａ）を形成する。孔の底部に平
坦面が形成されるように表面層とサイドスペーサの上に
エミッタ膜（１５）を形成し、さらにエミッタ膜をエッ
チバックして孔の底部の第１のゲート膜を除去して基板
面を露出させる。そして、エミッタ膜と基板の露出面の
上に犠牲膜（１６）を形成し、犠牲膜の全面に第２のゲ
ート膜（１７）を形成してから、基板と犠牲膜の少なく
とも一部を含む不要部分を除去することによりエミッタ
膜と第１と第２のゲート膜とを露出させる。
キが少ない電界放射型素子の製造方法を提供することを
課題とする。 【解決手段】基板（１０）上に導電材の第１のゲート膜
（１１）を含む表面層に孔（１３）を形成し、孔の側壁
にサイドスペーサ（１４ａ）を形成する。孔の底部に平
坦面が形成されるように表面層とサイドスペーサの上に
エミッタ膜（１５）を形成し、さらにエミッタ膜をエッ
チバックして孔の底部の第１のゲート膜を除去して基板
面を露出させる。そして、エミッタ膜と基板の露出面の
上に犠牲膜（１６）を形成し、犠牲膜の全面に第２のゲ
ート膜（１７）を形成してから、基板と犠牲膜の少なく
とも一部を含む不要部分を除去することによりエミッタ
膜と第１と第２のゲート膜とを露出させる。
Description
【０００１】
【発明の属する技術分野】本発明は、電界放射型素子の
製造方法に関し、特に電界放出陰極の先端から電子を放
出させる電界放射型素子の製造方法に関する。
製造方法に関し、特に電界放出陰極の先端から電子を放
出させる電界放射型素子の製造方法に関する。
【０００２】
【従来の技術】電界放射型素子は、電界集中を利用し
て、先鋭なエミッタ（電界放出陰極）の先端から電子を
放出させる素子である。例えば、フラットパネルディス
プレイは、多数のエミッタを配列した電界放射エミッタ
アレイ（ＦＥＡ）を用いて構成される。それぞれのエミ
ッタは、ディスプレイの各画素の輝度等を制御する。
て、先鋭なエミッタ（電界放出陰極）の先端から電子を
放出させる素子である。例えば、フラットパネルディス
プレイは、多数のエミッタを配列した電界放射エミッタ
アレイ（ＦＥＡ）を用いて構成される。それぞれのエミ
ッタは、ディスプレイの各画素の輝度等を制御する。
【０００３】電界放射型素子は、エミッタからの電子の
放出の為にエミッタ先端に電界をかけるためのエミッタ
に対して正電位にバイアスされたゲート電極をエミッタ
電極の近傍に配置している。さらに、エミッタ電極から
の電子ビームを収束させる目的で、通常のゲート電極の
他にもう一つのゲート電極（収束電極）を配置し、もう
一つのゲート電極に負電位を印加して放射電子を反発さ
せてビームを収束する働きをする。
放出の為にエミッタ先端に電界をかけるためのエミッタ
に対して正電位にバイアスされたゲート電極をエミッタ
電極の近傍に配置している。さらに、エミッタ電極から
の電子ビームを収束させる目的で、通常のゲート電極の
他にもう一つのゲート電極（収束電極）を配置し、もう
一つのゲート電極に負電位を印加して放射電子を反発さ
せてビームを収束する働きをする。
【０００４】Ｂａｏｐｉｎｇ Ｗａｎｇ他による「Ｎｏ
ｖｅｌ Ｓｉｎｇｌｅ−ａｎｄ Ｄｏｕｂｌｅ−Ｇａｔ
ｅ Ｒａｃｅ−Ｔｒａｃｋ−Ｓｈａｐｅｄ Ｆｉｅｌｄ
Ｅｍｉｔｔｅｒ Ｓｔｒｕｃｔｕｒｅｓ」（新しい単
一あるいは二重ゲートレーストラック型電界放エミッタ
の構造），Ｐｒｏｃ．ＩＥＤＭ，ｐｐ．３１３−３１
６，１９９６の文献には、横方向に２段のゲート電極
（二重ゲート）を持つレーストラック型電界放射型エミ
ッタについて記載されている。
ｖｅｌ Ｓｉｎｇｌｅ−ａｎｄ Ｄｏｕｂｌｅ−Ｇａｔ
ｅ Ｒａｃｅ−Ｔｒａｃｋ−Ｓｈａｐｅｄ Ｆｉｅｌｄ
Ｅｍｉｔｔｅｒ Ｓｔｒｕｃｔｕｒｅｓ」（新しい単
一あるいは二重ゲートレーストラック型電界放エミッタ
の構造），Ｐｒｏｃ．ＩＥＤＭ，ｐｐ．３１３−３１
６，１９９６の文献には、横方向に２段のゲート電極
（二重ゲート）を持つレーストラック型電界放射型エミ
ッタについて記載されている。
【０００５】図１６は、その横２段のゲート電極を持つ
レーストラック型電界放射型エミッタの断面図である。
中央内側のポストゲート１００は、エミッタ電極１０１
の先端に電界をかけて、電子をエミッタ電極１０１から
放射させるためのものである。
レーストラック型電界放射型エミッタの断面図である。
中央内側のポストゲート１００は、エミッタ電極１０１
の先端に電界をかけて、電子をエミッタ電極１０１から
放射させるためのものである。
【０００６】外側の第２ゲート電極１０２は、エミッタ
電極１０１の先端の電界を強めて、ポストゲート−エミ
ッタ電極間の閾値電圧（エミッタから電子が放出される
電圧）を低くできるようにするために設けられる。この
構造の素子ではエミッタ電極とゲート電極との電極間距
離はＳｉＯ2 などの絶縁膜１０３、１０４の膜厚で決ま
る。エミッタの面積が大きいので、単位面積当たりの放
射電流密度が大きい。
電極１０１の先端の電界を強めて、ポストゲート−エミ
ッタ電極間の閾値電圧（エミッタから電子が放出される
電圧）を低くできるようにするために設けられる。この
構造の素子ではエミッタ電極とゲート電極との電極間距
離はＳｉＯ2 などの絶縁膜１０３、１０４の膜厚で決ま
る。エミッタの面積が大きいので、単位面積当たりの放
射電流密度が大きい。
【０００７】
【発明が解決しようとする課題】上記文献のＦｉｇ．１
やＦｉｇ．２に記載の断面図では、ポストゲート１００
と、エミッタ電極１０１と、第２ゲート電極１０２との
それぞれの先端部の高さが同じにそろって描かれている
が、同文献のＦｉｇ．９に示された実際の素子の走査顕
微鏡写真では、図１６に示したようにエミッタ電極１０
１の先端はポスト電極１００の先端部位置よりも後退し
て下がった位置にあることがわかる。
やＦｉｇ．２に記載の断面図では、ポストゲート１００
と、エミッタ電極１０１と、第２ゲート電極１０２との
それぞれの先端部の高さが同じにそろって描かれている
が、同文献のＦｉｇ．９に示された実際の素子の走査顕
微鏡写真では、図１６に示したようにエミッタ電極１０
１の先端はポスト電極１００の先端部位置よりも後退し
て下がった位置にあることがわかる。
【０００８】ポストゲート電極１００にはエミッタ電極
１０１に対して正の電位を印加するが、エミッタ電極１
０１の先端がポストゲート電極１００の下に位置してい
ると、エミッタ電極１０１から放射された多くの電子
は、図示しないアノード電極や蛍光体に到着する前に、
ポストゲート電極１００に吸収されてしまう。これによ
り、放射電流が減少してしまうという問題がある。
１０１に対して正の電位を印加するが、エミッタ電極１
０１の先端がポストゲート電極１００の下に位置してい
ると、エミッタ電極１０１から放射された多くの電子
は、図示しないアノード電極や蛍光体に到着する前に、
ポストゲート電極１００に吸収されてしまう。これによ
り、放射電流が減少してしまうという問題がある。
【０００９】しかも、エミッタ電極１０１の高さ位置
は、製造工程でのエッチング処理の時間や処理条件によ
り大きく変動する恐れがあり、製造時の位置のバラツキ
が大きいと、できた製品の性能もバラツキが大きくなり
問題である。
は、製造工程でのエッチング処理の時間や処理条件によ
り大きく変動する恐れがあり、製造時の位置のバラツキ
が大きいと、できた製品の性能もバラツキが大きくなり
問題である。
【００１０】本発明の目的は、２段構造のゲートを有
し、エミッタ電極とゲート電極の高さ位置のバラツキを
少なくした電界放射型素子の製造方法を提供することで
ある。
し、エミッタ電極とゲート電極の高さ位置のバラツキを
少なくした電界放射型素子の製造方法を提供することで
ある。
【００１１】本発明の他の目的は、エミッタ電極の先端
部の形状を先鋭化できることができる電界放射型素子の
製造方法を提供することである。
部の形状を先鋭化できることができる電界放射型素子の
製造方法を提供することである。
【００１２】本発明のさらに別の目的は、エミッタ電極
に対する第１と第２のゲート電極の高さ方向の制御が容
易な電界放射型素子の製造方法を提供することである。
に対する第１と第２のゲート電極の高さ方向の制御が容
易な電界放射型素子の製造方法を提供することである。
【００１３】
【課題を解決するための手段】基板上に導電材の第１の
ゲート膜を含む表面層を形成し、該表面層の一部を除去
して前記表面層に孔を形成するとともに前記孔の側壁に
第１の犠牲膜の材料からなるサイドスペーサを形成す
る。前記孔の底部に平坦面が形成されるように前記表面
層と前記サイドスペーサの上に導電材のエミッタ膜を形
成し、さらに前記エミッタ膜をエッチバックして前記孔
の底部の第１のゲート膜を除去して前記基板面を露出さ
せる。そして、前記エミッタ膜と前記基板の露出面の上
に第２の犠牲膜を形成し、前記第２の犠牲膜上の全面に
導電材の第２のゲート膜を形成してから、前記基板と前
記第２の犠牲膜の少なくとも一部を含む不要部分を除去
することにより前記エミッタ膜と前記第１と第２のゲー
ト膜とを露出させる。
ゲート膜を含む表面層を形成し、該表面層の一部を除去
して前記表面層に孔を形成するとともに前記孔の側壁に
第１の犠牲膜の材料からなるサイドスペーサを形成す
る。前記孔の底部に平坦面が形成されるように前記表面
層と前記サイドスペーサの上に導電材のエミッタ膜を形
成し、さらに前記エミッタ膜をエッチバックして前記孔
の底部の第１のゲート膜を除去して前記基板面を露出さ
せる。そして、前記エミッタ膜と前記基板の露出面の上
に第２の犠牲膜を形成し、前記第２の犠牲膜上の全面に
導電材の第２のゲート膜を形成してから、前記基板と前
記第２の犠牲膜の少なくとも一部を含む不要部分を除去
することにより前記エミッタ膜と前記第１と第２のゲー
ト膜とを露出させる。
【００１４】
【発明の実施の形態】図１（Ａ）〜（Ｃ）、図２（Ｄ）
〜（Ｆ）、図３（Ｇ）〜（Ｉ）は、本発明の第１の実施
例による電界放射型素子の製造工程を示す図である。以
下、エミッタ（電界放出陰極）とゲートとを有する２電
極素子の製造工程を示す。２電極素子は、電子を放出す
るエミッタ電極と、電界を制御するゲート電極の２電極
からなる。本実施例の２電極素子のゲート電極は、収束
電極すなわち、第１のゲート電極と、通常の第２のゲー
ト電極とを含む。
〜（Ｆ）、図３（Ｇ）〜（Ｉ）は、本発明の第１の実施
例による電界放射型素子の製造工程を示す図である。以
下、エミッタ（電界放出陰極）とゲートとを有する２電
極素子の製造工程を示す。２電極素子は、電子を放出す
るエミッタ電極と、電界を制御するゲート電極の２電極
からなる。本実施例の２電極素子のゲート電極は、収束
電極すなわち、第１のゲート電極と、通常の第２のゲー
ト電極とを含む。
【００１５】第２のゲート電極にはエミッタ電位（−）
に対して、正（＋）の電位を印加して、エミッタ電極先
端の電界強度を高めてエミッタから電子を引き出す。収
束電極すなわち第１のゲート電極には負電位が印加さ
れ、エミッタ電極から放出された電子は第１のゲート電
極による電界により反発力を受けて電子ビームが収束す
る作用を受ける。以下の説明ではすべて、第１のゲート
電極を収束電極とし、第２のゲート電極を上記説明の電
極とする。
に対して、正（＋）の電位を印加して、エミッタ電極先
端の電界強度を高めてエミッタから電子を引き出す。収
束電極すなわち第１のゲート電極には負電位が印加さ
れ、エミッタ電極から放出された電子は第１のゲート電
極による電界により反発力を受けて電子ビームが収束す
る作用を受ける。以下の説明ではすべて、第１のゲート
電極を収束電極とし、第２のゲート電極を上記説明の電
極とする。
【００１６】図１（Ａ）において、例えばガラス、石英
などの単層基板、あるいはＳｉ基板上にシリコン酸化膜
を積層してなる基板１０上に第１のゲート電極膜１１を
形成する。第１のゲート電極膜１１は、Ｐ（リン）また
はＢ（ボロン）をドープしたＳｉ膜を減圧ＣＶＤ法によ
り厚さ０．１５μｍ成膜して形成する。
などの単層基板、あるいはＳｉ基板上にシリコン酸化膜
を積層してなる基板１０上に第１のゲート電極膜１１を
形成する。第１のゲート電極膜１１は、Ｐ（リン）また
はＢ（ボロン）をドープしたＳｉ膜を減圧ＣＶＤ法によ
り厚さ０．１５μｍ成膜して形成する。
【００１７】上記のＳｉ成膜条件は、例えば、成膜容器
にＨｅ希釈のＳｉＨ4 ガスを原料ガスとし、基板温度を
６２５℃、反応室内圧力を３０Ｐａとする。そして膜の
抵抗値を下げる目的で、ＰあるいはＢ等を拡散あるいは
イオン注入する。
にＨｅ希釈のＳｉＨ4 ガスを原料ガスとし、基板温度を
６２５℃、反応室内圧力を３０Ｐａとする。そして膜の
抵抗値を下げる目的で、ＰあるいはＢ等を拡散あるいは
イオン注入する。
【００１８】さらに、図１（Ａ）に示すように、第１の
ゲート電極１１上に第１の絶縁膜１２を成膜する。この
成膜は、例えば、Ｏ3 とＴＥＯＳを原料ガスとし、基板
温度を４００℃にしてＳｉ酸化膜を第１のゲート電極５
１上に厚さ０．１５μｍ堆積して行う。
ゲート電極１１上に第１の絶縁膜１２を成膜する。この
成膜は、例えば、Ｏ3 とＴＥＯＳを原料ガスとし、基板
温度を４００℃にしてＳｉ酸化膜を第１のゲート電極５
１上に厚さ０．１５μｍ堆積して行う。
【００１９】次に、フォトリソグラフィにより所定パタ
ーンのレジスト膜（図示せず。）を第１の絶縁膜１２上
に形成する。そして、レジスト膜をマスクとして、第１
の絶縁膜１２及び第１のゲート電極１１を異方的にエッ
チングし、図１（Ｂ）に示すように、凹部１３を有する
所定パターンの第１の絶縁膜１２ａと第１のゲート電極
１１ａとを残す。凹部１３は、ほぼ垂直な側壁を持ち、
平面（上面）形状が直径０．６μｍの円形で、その深さ
が０．３μｍ程度とする。
ーンのレジスト膜（図示せず。）を第１の絶縁膜１２上
に形成する。そして、レジスト膜をマスクとして、第１
の絶縁膜１２及び第１のゲート電極１１を異方的にエッ
チングし、図１（Ｂ）に示すように、凹部１３を有する
所定パターンの第１の絶縁膜１２ａと第１のゲート電極
１１ａとを残す。凹部１３は、ほぼ垂直な側壁を持ち、
平面（上面）形状が直径０．６μｍの円形で、その深さ
が０．３μｍ程度とする。
【００２０】次に、図１（Ｃ）に示すように、常圧ＣＶ
Ｄ法により、Ｓｉ酸化膜を第１の絶縁膜１２ａと凹部１
３上に厚さ０．２μｍ堆積して第１の犠牲膜（絶縁膜）
１４を形成する。成膜の条件は、例えば、Ｏ3 とＴＥＯ
Ｓを原料ガスとし、基板温度を４００℃にする。
Ｄ法により、Ｓｉ酸化膜を第１の絶縁膜１２ａと凹部１
３上に厚さ０．２μｍ堆積して第１の犠牲膜（絶縁膜）
１４を形成する。成膜の条件は、例えば、Ｏ3 とＴＥＯ
Ｓを原料ガスとし、基板温度を４００℃にする。
【００２１】次に、第１の犠牲膜１４を異方性ドライエ
ッチング（エッチバック）して、図２（Ｄ）に示すよう
に、凹部１３の側壁上にのみ第１の犠牲膜１４の一部を
サイドスペーサ１４ａとして残す。
ッチング（エッチバック）して、図２（Ｄ）に示すよう
に、凹部１３の側壁上にのみ第１の犠牲膜１４の一部を
サイドスペーサ１４ａとして残す。
【００２２】エッチングは、例えば、マグネトロンＲＩ
Ｅ装置を用い、エッチングガスとしてＣＨＦ3 ＋ＣＯ2
＋Ａｒを用い、反応室内圧力を５０ｍＴｏｒｒにして行
う。
Ｅ装置を用い、エッチングガスとしてＣＨＦ3 ＋ＣＯ2
＋Ａｒを用い、反応室内圧力を５０ｍＴｏｒｒにして行
う。
【００２３】次に、図２（Ｅ）に示すように、基板１０
の開口部と、サイドスペーサ１４ａと、第１の絶縁膜１
２ａの上に、例えばＴｉＮx からなるエミッタ電極１５
を厚さ０．１μｍ（絶縁膜１２ａ上での厚さ）反応性ス
パッタ法で堆積する。反応性スパッタは、ＤＣスパッタ
装置を用いて、ターゲットとしてＴｉを用い、Ｎ2 ＋Ａ
ｒガスを導入しながら行う。エミッタ電極１５は、基板
１０、サイドスペーサ１４ａの表面に、その表面形状を
引き継ぎながら、かつ上部平坦面上で厚く、凹部内では
低い位置に向かうほど徐々に薄く堆積される。凹部の底
の幅は、凹部の深さに対して比較的小さいため、凹部の
底のエミッタ電極１５は薄くなる。
の開口部と、サイドスペーサ１４ａと、第１の絶縁膜１
２ａの上に、例えばＴｉＮx からなるエミッタ電極１５
を厚さ０．１μｍ（絶縁膜１２ａ上での厚さ）反応性ス
パッタ法で堆積する。反応性スパッタは、ＤＣスパッタ
装置を用いて、ターゲットとしてＴｉを用い、Ｎ2 ＋Ａ
ｒガスを導入しながら行う。エミッタ電極１５は、基板
１０、サイドスペーサ１４ａの表面に、その表面形状を
引き継ぎながら、かつ上部平坦面上で厚く、凹部内では
低い位置に向かうほど徐々に薄く堆積される。凹部の底
の幅は、凹部の深さに対して比較的小さいため、凹部の
底のエミッタ電極１５は薄くなる。
【００２４】次に、図２（Ｆ）に示すように、エミッタ
電極１５を０．０５μｍ程度全面エッチバックして、凹
部１３の底のみで完全に除去し、上部と凹部１３の側壁
上ではエミッタ電極１５ａとして残す。このエッチバッ
クには、異方性ドライエッチングを用いる。例えば、マ
グネトロンＲＩＥ装置を用い、エッチングガスとしてＣ
ｌ2 を用い、反応室内圧力を１２５ｍＴｏｒｒにして行
う。
電極１５を０．０５μｍ程度全面エッチバックして、凹
部１３の底のみで完全に除去し、上部と凹部１３の側壁
上ではエミッタ電極１５ａとして残す。このエッチバッ
クには、異方性ドライエッチングを用いる。例えば、マ
グネトロンＲＩＥ装置を用い、エッチングガスとしてＣ
ｌ2 を用い、反応室内圧力を１２５ｍＴｏｒｒにして行
う。
【００２５】次に、図３（Ｇ）に示すように、常圧ＣＶ
Ｄ法により、Ｓｉ酸化膜からなる第２の犠牲膜（絶縁
膜）１６を基板全面に厚さ０．１５μｍ堆積する。成膜
の条件は、例えば、Ｏ3 とＴＥＯＳを原料ガスとし、基
板温度を４００℃にする。すなわち、第２の犠牲膜１６
は、基板１０、エミッタ電極１５ａの表面に、その表面
形状を引き継ぎながら（コンフォーマルに）堆積され
る。
Ｄ法により、Ｓｉ酸化膜からなる第２の犠牲膜（絶縁
膜）１６を基板全面に厚さ０．１５μｍ堆積する。成膜
の条件は、例えば、Ｏ3 とＴＥＯＳを原料ガスとし、基
板温度を４００℃にする。すなわち、第２の犠牲膜１６
は、基板１０、エミッタ電極１５ａの表面に、その表面
形状を引き継ぎながら（コンフォーマルに）堆積され
る。
【００２６】次に、図３（Ｈ）に示すように、第２の犠
牲膜１６の上に、例えばＴｉＮx からなる第２のゲート
電極１７を０．２μｍ反応性スパッタ法で堆積する。反
応性スパッタは、ＤＣスパッタ装置を用いて、ターゲッ
トとしてＴｉを用い、Ｎ2 ＋Ａｒガスを導入しながら行
う。
牲膜１６の上に、例えばＴｉＮx からなる第２のゲート
電極１７を０．２μｍ反応性スパッタ法で堆積する。反
応性スパッタは、ＤＣスパッタ装置を用いて、ターゲッ
トとしてＴｉを用い、Ｎ2 ＋Ａｒガスを導入しながら行
う。
【００２７】最後に、図３（Ｉ）に示すように、エッチ
ングにより基板１０とサイドスペーサ１４ａと第２の犠
牲膜１６の一部を除去して、第１のゲート電極（収束電
極）１１ａと、第２のゲート電極１７と、エミッタ電極
１５ａとを露出させて２電極素子を得る。Ｓｉ基板１０
等のＳｉのエッチングには、ＨＦ＋ＨＮＯ3 ＋ＣＨ3Ｃ
ＯＯＨを用い、シリコン酸化膜等のエッチングには、Ｈ
Ｆ＋ＮＨ4 Ｆを用いる。
ングにより基板１０とサイドスペーサ１４ａと第２の犠
牲膜１６の一部を除去して、第１のゲート電極（収束電
極）１１ａと、第２のゲート電極１７と、エミッタ電極
１５ａとを露出させて２電極素子を得る。Ｓｉ基板１０
等のＳｉのエッチングには、ＨＦ＋ＨＮＯ3 ＋ＣＨ3Ｃ
ＯＯＨを用い、シリコン酸化膜等のエッチングには、Ｈ
Ｆ＋ＮＨ4 Ｆを用いる。
【００２８】上記の第１の実施例によれば、エミッタ電
極１５ａの先端の高さ位置が第２のゲート電極１７の高
さよりも高い位置（図３（Ｉ）ではより下方）に突き出
した素子が得られた。この電界放射型素子はエミッタ電
極１５ａから放射された電子が第２のゲート電極１７に
よって吸収されることが少ない。
極１５ａの先端の高さ位置が第２のゲート電極１７の高
さよりも高い位置（図３（Ｉ）ではより下方）に突き出
した素子が得られた。この電界放射型素子はエミッタ電
極１５ａから放射された電子が第２のゲート電極１７に
よって吸収されることが少ない。
【００２９】また、本実施例によれば、エミッタ電極１
５ａの高さ位置は基板１０の面で決まり、エミッタ電極
１５ａと第２のゲート電極１７の先端の位置関係は、図
３（Ｇ）の工程での第２の犠牲膜１６の膜厚で決まり、
必ず、エミッタ電極１５ａの先端位置が第２のゲート電
極１７の先端よりも突出するようになる。しかも、製造
の際のこれらの位置精度は再現性がよい。
５ａの高さ位置は基板１０の面で決まり、エミッタ電極
１５ａと第２のゲート電極１７の先端の位置関係は、図
３（Ｇ）の工程での第２の犠牲膜１６の膜厚で決まり、
必ず、エミッタ電極１５ａの先端位置が第２のゲート電
極１７の先端よりも突出するようになる。しかも、製造
の際のこれらの位置精度は再現性がよい。
【００３０】図４（Ａ）、（Ｂ）は、上記の第１の実施
例の変形であり、第２のゲート電極１７を支持基板で補
強する方法を示す。
例の変形であり、第２のゲート電極１７を支持基板で補
強する方法を示す。
【００３１】図４（Ａ）に示す方法においては、第１の
絶縁膜１２ａにはシリコン窒化膜を用いる。そして上記
第１の実施例の図１（Ａ）〜図３（Ｈ）までの工程を行
って得た素子の第２のゲート電極１７の表面の凹部を、
例えばＳＯＧ膜からなる平坦化膜１８で埋める。その
後、平坦化膜１８を化学機械研磨（ＣＭＰ）法で研磨し
て表面を平坦化する。続いて、平坦化膜１８の上に支持
基板１９を静電接着あるいは接着材により接着する。
絶縁膜１２ａにはシリコン窒化膜を用いる。そして上記
第１の実施例の図１（Ａ）〜図３（Ｈ）までの工程を行
って得た素子の第２のゲート電極１７の表面の凹部を、
例えばＳＯＧ膜からなる平坦化膜１８で埋める。その
後、平坦化膜１８を化学機械研磨（ＣＭＰ）法で研磨し
て表面を平坦化する。続いて、平坦化膜１８の上に支持
基板１９を静電接着あるいは接着材により接着する。
【００３２】次に、図３（Ｉ）のエッチング工程と同様
な方法により、基板１０等の不要部分をエッチングによ
り除去し、図４（Ａ）に示すように、第２のゲート電極
１７および第１のゲート電極１１ａならびにエミッタ電
極１５ａを露出させて２電極素子を完成する。
な方法により、基板１０等の不要部分をエッチングによ
り除去し、図４（Ａ）に示すように、第２のゲート電極
１７および第１のゲート電極１１ａならびにエミッタ電
極１５ａを露出させて２電極素子を完成する。
【００３３】図４（Ｂ）の別の変形例においても、第１
の絶縁膜１２ａにはシリコン窒化膜を用いる。上記第１
の実施例の図１（Ａ）〜図３（Ｈ）までの工程を行って
得た素子の第２のゲート電極１７の表面にエポキシ樹脂
あるいは低融点ガラス等の接着材１８ｐを塗布し、支持
基板１９を接着材１８ｐにより接着する。
の絶縁膜１２ａにはシリコン窒化膜を用いる。上記第１
の実施例の図１（Ａ）〜図３（Ｈ）までの工程を行って
得た素子の第２のゲート電極１７の表面にエポキシ樹脂
あるいは低融点ガラス等の接着材１８ｐを塗布し、支持
基板１９を接着材１８ｐにより接着する。
【００３４】そして、図３（Ｉ）のエッチング工程と同
様な方法により、基板１０等の不要部分をエッチングに
より除去し、図４（Ｂ）に示すように、第２のゲート電
極１７および第１のゲート電極１１ａならびにエミッタ
電極１５ａを露出させて２電極素子を完成する。
様な方法により、基板１０等の不要部分をエッチングに
より除去し、図４（Ｂ）に示すように、第２のゲート電
極１７および第１のゲート電極１１ａならびにエミッタ
電極１５ａを露出させて２電極素子を完成する。
【００３５】次に、図５（Ａ）〜（Ｃ）、図６（Ｄ）〜
（Ｆ）を参照して、本発明の第２の実施例による電界放
射型素子（２電極素子）の製造工程を説明する。第２の
実施例の２電極素子においてもゲート電極は第１と第２
のゲート電極を含む。第１の実施例と同じ参照番号のも
のは基本的に同一の要素を示す。
（Ｆ）を参照して、本発明の第２の実施例による電界放
射型素子（２電極素子）の製造工程を説明する。第２の
実施例の２電極素子においてもゲート電極は第１と第２
のゲート電極を含む。第１の実施例と同じ参照番号のも
のは基本的に同一の要素を示す。
【００３６】第２の実施例では、エミッタ電極の先端部
の形状をより先鋭化させる。エミッタ電極の先端の位置
は、第１及び第２のゲートの高さより高い位置に突出さ
せることができる。第２の実施例の製造工程において
は、最初は第１の実施例の図１（Ａ）〜（Ｃ）と同じ工
程を行う。
の形状をより先鋭化させる。エミッタ電極の先端の位置
は、第１及び第２のゲートの高さより高い位置に突出さ
せることができる。第２の実施例の製造工程において
は、最初は第１の実施例の図１（Ａ）〜（Ｃ）と同じ工
程を行う。
【００３７】図１（Ｃ）の工程の後、第１の実施例の場
合には、第１の犠牲膜１４のエッチバック処理は基板１
０の表面が露出するところでエッチングを停止していた
が、第２の実施例においては図５（Ａ）で示すように、
基板１０の途中までエッチングしてサイドスペーサ１４
ｂを形成する。この場合、凹部１３の底の基板１０の孔
の角は図示のように丸く形成される。
合には、第１の犠牲膜１４のエッチバック処理は基板１
０の表面が露出するところでエッチングを停止していた
が、第２の実施例においては図５（Ａ）で示すように、
基板１０の途中までエッチングしてサイドスペーサ１４
ｂを形成する。この場合、凹部１３の底の基板１０の孔
の角は図示のように丸く形成される。
【００３８】本出願人による特開平９−２９２８３５号
公報に、ドライエッチングにおける異方性と等方性成分
の比率を調整することによって、基板１０の凹部１３の
底の角１３ａを丸く形成する方法が記載されている。
公報に、ドライエッチングにおける異方性と等方性成分
の比率を調整することによって、基板１０の凹部１３の
底の角１３ａを丸く形成する方法が記載されている。
【００３９】図１３は、そのエッチングのシミュレーシ
ョングラフである。０．５μｍ厚のシリコン酸化物基板
３０の上に多結晶シリコン膜３１が厚さ０．１５μｍ、
さらにその上にシリコン窒化膜３２が厚さ０．１５μｍ
積層され、これらを貫通して凹部３４が形成される。さ
らにその上にシリコン酸化膜３３が厚さ０．２μｍ成膜
された状態から、全面エッチバック処理をした場合のシ
ミュレーションである。図１３においてシリコン酸化膜
３３の実線の表面がエッチバック開始前の状態であり、
エッチング時間の経過とともに点線のような形状とな
る。
ョングラフである。０．５μｍ厚のシリコン酸化物基板
３０の上に多結晶シリコン膜３１が厚さ０．１５μｍ、
さらにその上にシリコン窒化膜３２が厚さ０．１５μｍ
積層され、これらを貫通して凹部３４が形成される。さ
らにその上にシリコン酸化膜３３が厚さ０．２μｍ成膜
された状態から、全面エッチバック処理をした場合のシ
ミュレーションである。図１３においてシリコン酸化膜
３３の実線の表面がエッチバック開始前の状態であり、
エッチング時間の経過とともに点線のような形状とな
る。
【００４０】図１３のシミュレーショングラフによれ
ば、異方性指数Ａｆ＝０．８（すなわち、等方的なエッ
チングレート：異方的なエッチングレートが１：５の場
合）の条件でドライエッチングを行い、凹部３４の側壁
にサイドスペーサ３５が形成され、基板３０の表面から
０．１μｍの深さまで彫り込んだ。ここで、異方性指数
Ａｆは、次式で定義される。
ば、異方性指数Ａｆ＝０．８（すなわち、等方的なエッ
チングレート：異方的なエッチングレートが１：５の場
合）の条件でドライエッチングを行い、凹部３４の側壁
にサイドスペーサ３５が形成され、基板３０の表面から
０．１μｍの深さまで彫り込んだ。ここで、異方性指数
Ａｆは、次式で定義される。
【００４１】
【数１】Ａｆ＝１−Ｒi ／Ｒi+d Ｒi は凹部の横方向のエッチングレートであり、Ｒi+d
は、凹部の下方向のエッチングレートである。完全異方
性であれば、Ａｆ＝１であり、完全等方性であればＡｆ
＝０となる。
は、凹部の下方向のエッチングレートである。完全異方
性であれば、Ａｆ＝１であり、完全等方性であればＡｆ
＝０となる。
【００４２】この場合の凹部３６の底の角の曲率半径ｒ
ｃは０．０３μｍ程度であった。このシミュレーション
例では、エッチングスタートと同時に凹部３６の底の角
が丸くなり始める。
ｃは０．０３μｍ程度であった。このシミュレーション
例では、エッチングスタートと同時に凹部３６の底の角
が丸くなり始める。
【００４３】Ａｆ＝０．８よりも小さな値の異方性指数
でエッチングすれば、凹部３４の底が基板面に達する前
に、凹部３４の底の角の曲率半径ｒｃが０．０３μｍよ
りも大きくすることも可能である。
でエッチングすれば、凹部３４の底が基板面に達する前
に、凹部３４の底の角の曲率半径ｒｃが０．０３μｍよ
りも大きくすることも可能である。
【００４４】図５（Ａ）の工程におけるエッチングは、
例えば、マグネトロンＲＩＥ装置を用い、エッチングガ
スとしてＣＨＦ3 ＋ＣＯ2 ＋Ａｒを用い、反応室内圧力
を５０ｍＴｏｒｒにして行う。
例えば、マグネトロンＲＩＥ装置を用い、エッチングガ
スとしてＣＨＦ3 ＋ＣＯ2 ＋Ａｒを用い、反応室内圧力
を５０ｍＴｏｒｒにして行う。
【００４５】次に、図５（Ｂ）に示すように、基板１０
の開口部と、サイドスペーサ１４ｂと、第１の絶縁膜１
２ａの上に、例えばＴｉＮx からなるエミッタ電極１５
を厚さ０．１μｍ（上部平坦面上の厚さ）反応性スパッ
タ法で堆積する。反応性スパッタは、ＤＣスパッタ装置
を用いて、ターゲットとしてＴｉを用い、Ｎ2 ＋Ａｒガ
スを導入しながら行う。エミッタ電極１５は、基板１
０、サイドスペーサ１４ｂの表面に、その表面形状を引
き継ぎながら段付きで堆積される。
の開口部と、サイドスペーサ１４ｂと、第１の絶縁膜１
２ａの上に、例えばＴｉＮx からなるエミッタ電極１５
を厚さ０．１μｍ（上部平坦面上の厚さ）反応性スパッ
タ法で堆積する。反応性スパッタは、ＤＣスパッタ装置
を用いて、ターゲットとしてＴｉを用い、Ｎ2 ＋Ａｒガ
スを導入しながら行う。エミッタ電極１５は、基板１
０、サイドスペーサ１４ｂの表面に、その表面形状を引
き継ぎながら段付きで堆積される。
【００４６】次に、図５（Ｃ）に示すように、エミッタ
電極１５を厚さ０．０５μｍ程度全面エッチバックし
て、凹部１３の底のみで完全に除去し、上部と凹部１３
の側壁上ではエミッタ電極１５ｂとして残す。このエッ
チバックには、異方性ドライエッチングを用いる。例え
ば、マグネトロンＲＩＥ装置を用い、エッチングガスと
してＣｌ2 を用い、反応室内圧力を１２５ｍＴｏｒｒに
して行う。凹部３６の底の角が丸められているので、エ
ミッタ電極１５ｂの下端は鋭い先端を持つ。
電極１５を厚さ０．０５μｍ程度全面エッチバックし
て、凹部１３の底のみで完全に除去し、上部と凹部１３
の側壁上ではエミッタ電極１５ｂとして残す。このエッ
チバックには、異方性ドライエッチングを用いる。例え
ば、マグネトロンＲＩＥ装置を用い、エッチングガスと
してＣｌ2 を用い、反応室内圧力を１２５ｍＴｏｒｒに
して行う。凹部３６の底の角が丸められているので、エ
ミッタ電極１５ｂの下端は鋭い先端を持つ。
【００４７】次に、図６（Ｄ）に示すように、常圧ＣＶ
Ｄ法により、Ｓｉ酸化膜からなる第２の犠牲膜（絶縁
膜）１６を基板全面に等方的に厚さ０．１μｍ堆積す
る。成膜の条件は、例えば、Ｏ3 とＴＥＯＳを原料ガス
とし、基板温度を４００℃にする。すなわち、第２の犠
牲膜１６は、基板１０、エミッタ電極１５ｂの表面に、
その表面形状を引き継ぎながら（コンフォーマルに）堆
積される。
Ｄ法により、Ｓｉ酸化膜からなる第２の犠牲膜（絶縁
膜）１６を基板全面に等方的に厚さ０．１μｍ堆積す
る。成膜の条件は、例えば、Ｏ3 とＴＥＯＳを原料ガス
とし、基板温度を４００℃にする。すなわち、第２の犠
牲膜１６は、基板１０、エミッタ電極１５ｂの表面に、
その表面形状を引き継ぎながら（コンフォーマルに）堆
積される。
【００４８】次に、図６（Ｅ）に示すように、第２の犠
牲膜１６の上に、例えばＴｉＮx からなる第２のゲート
電極１７を厚さ０．２μｍ反応性スパッタ法で堆積す
る。反応性スパッタは、ＤＣスパッタ装置を用いて、タ
ーゲットとしてＴｉを用い、Ｎ 2 ＋Ａｒガスを導入しな
がら行う。
牲膜１６の上に、例えばＴｉＮx からなる第２のゲート
電極１７を厚さ０．２μｍ反応性スパッタ法で堆積す
る。反応性スパッタは、ＤＣスパッタ装置を用いて、タ
ーゲットとしてＴｉを用い、Ｎ 2 ＋Ａｒガスを導入しな
がら行う。
【００４９】最後に、図６（Ｆ）に示すように、エッチ
ングにより基板１０とサイドスペーサ１４ｂと第２の犠
牲膜１６の一部を除去して、第１のゲート電極（収束電
極）１１ａと、第２のゲート電極１７と、エミッタ電極
１５ｂとを露出させて２電極素子を得る。Ｓｉ基板１０
等のＳｉのエッチングには、ＨＦ＋ＨＮＯ3 ＋ＣＨ3Ｃ
ＯＯＨを用い、シリコン酸化膜等のエッチングには、Ｈ
Ｆ＋ＮＨ4 Ｆを用いる。
ングにより基板１０とサイドスペーサ１４ｂと第２の犠
牲膜１６の一部を除去して、第１のゲート電極（収束電
極）１１ａと、第２のゲート電極１７と、エミッタ電極
１５ｂとを露出させて２電極素子を得る。Ｓｉ基板１０
等のＳｉのエッチングには、ＨＦ＋ＨＮＯ3 ＋ＣＨ3Ｃ
ＯＯＨを用い、シリコン酸化膜等のエッチングには、Ｈ
Ｆ＋ＮＨ4 Ｆを用いる。
【００５０】第２の実施例によると、図５（Ｃ）の工程
におけるエッチバック処理によって、図６（Ｆ）で明ら
かなようにエミッタ電極１５ｂの先端部内側に非常に先
鋭な形状が与えられたことがわかる。エミッタ電極１５
ｂの先端位置は、第１のゲート電極１１ａ及び第２のゲ
ート電極１７の高さより高い位置にある。
におけるエッチバック処理によって、図６（Ｆ）で明ら
かなようにエミッタ電極１５ｂの先端部内側に非常に先
鋭な形状が与えられたことがわかる。エミッタ電極１５
ｂの先端位置は、第１のゲート電極１１ａ及び第２のゲ
ート電極１７の高さより高い位置にある。
【００５１】次に、図７（Ａ）〜（Ｃ）を参照して、本
発明の第３の実施例による電界放射型素子（２電極素
子）の製造工程を説明する。第３の実施例においてもゲ
ート電極は第１と第２のゲート電極を含む。
発明の第３の実施例による電界放射型素子（２電極素
子）の製造工程を説明する。第３の実施例においてもゲ
ート電極は第１と第２のゲート電極を含む。
【００５２】第３の実施例では、第２の犠牲膜１６を第
１及び第２の実施例よりもステップカバレッジの比較的
よくない方法で形成して、エミッタ電極と第２のゲート
電極間の容量を減らして、絶縁耐圧を向上させる。この
第３の実施例の製造工程においては、最初は第１の実施
例の図１（Ａ）〜（Ｃ）と、それに続き第２の実施例の
図５（Ａ）〜（Ｃ）と基本的に同じ工程を行う。
１及び第２の実施例よりもステップカバレッジの比較的
よくない方法で形成して、エミッタ電極と第２のゲート
電極間の容量を減らして、絶縁耐圧を向上させる。この
第３の実施例の製造工程においては、最初は第１の実施
例の図１（Ａ）〜（Ｃ）と、それに続き第２の実施例の
図５（Ａ）〜（Ｃ）と基本的に同じ工程を行う。
【００５３】図５（Ｃ）の工程の後、本第３の実施例に
おいては図７（Ａ）で示すように、第２の犠牲膜１６と
してＯ3 とＴＥＯＳを原料とする常圧ＣＶＤ法、光ＣＶ
Ｄ法、ＳｉＨ4 とＯ3 を原料とする減圧ＣＶＤ法等の熱
ＣＶＤ法よりもステップカバレッジの悪い反応性スパッ
タ法によりシリコン窒化膜を、基板全面に厚さ０．２μ
ｍ（上部平坦面上の厚さ）堆積する。成膜の条件は、例
えば、Ｓｉターゲットを用い、Ｎ2 ＋Ａｒガスを導入し
てスパッタを行う。なお、ステップカバレッジの悪い第
２の犠牲膜１６は、スパッタ法の他、蒸着法、プラズマ
ＣＶＤ法により形成することができる。第２の犠牲膜は
多層構造であってもよい。ステップカバレッジの悪い絶
縁耐圧の低い膜であっても、絶縁耐圧がよいが、ステッ
プカバレッジが良い膜と組み合わせることにより、カバ
レッジが悪く、絶縁耐圧のよい膜を得ることができる。
おいては図７（Ａ）で示すように、第２の犠牲膜１６と
してＯ3 とＴＥＯＳを原料とする常圧ＣＶＤ法、光ＣＶ
Ｄ法、ＳｉＨ4 とＯ3 を原料とする減圧ＣＶＤ法等の熱
ＣＶＤ法よりもステップカバレッジの悪い反応性スパッ
タ法によりシリコン窒化膜を、基板全面に厚さ０．２μ
ｍ（上部平坦面上の厚さ）堆積する。成膜の条件は、例
えば、Ｓｉターゲットを用い、Ｎ2 ＋Ａｒガスを導入し
てスパッタを行う。なお、ステップカバレッジの悪い第
２の犠牲膜１６は、スパッタ法の他、蒸着法、プラズマ
ＣＶＤ法により形成することができる。第２の犠牲膜は
多層構造であってもよい。ステップカバレッジの悪い絶
縁耐圧の低い膜であっても、絶縁耐圧がよいが、ステッ
プカバレッジが良い膜と組み合わせることにより、カバ
レッジが悪く、絶縁耐圧のよい膜を得ることができる。
【００５４】凹部底での第２の犠牲膜１６の厚さを所定
値とした時、他の部分の厚さは、第１及び第２の実施例
における第２の犠牲膜の厚さよりも厚くなる。
値とした時、他の部分の厚さは、第１及び第２の実施例
における第２の犠牲膜の厚さよりも厚くなる。
【００５５】次に、図７（Ｂ）に示すように、第２の犠
牲膜１６の上に、例えばＴｉＮx からなる第２のゲート
電極１７を厚さ０．２μｍ反応性スパッタ法で堆積す
る。反応性スパッタは、ＤＣスパッタ装置を用いて、タ
ーゲットとしてＴｉを用い、Ｎ 2 ＋Ａｒガスを導入しな
がら行う。
牲膜１６の上に、例えばＴｉＮx からなる第２のゲート
電極１７を厚さ０．２μｍ反応性スパッタ法で堆積す
る。反応性スパッタは、ＤＣスパッタ装置を用いて、タ
ーゲットとしてＴｉを用い、Ｎ 2 ＋Ａｒガスを導入しな
がら行う。
【００５６】最後に、図７（Ｃ）に示すように、エッチ
ングにより基板１０とサイドスペーサ１４ｂと第２の犠
牲膜１６の一部を除去して、第１のゲート電極（収束電
極）１１ａと、第２のゲート電極１７と、エミッタ電極
１５ｂとを露出させて２電極素子を得る。Ｓｉ基板１０
等のＳｉのエッチングには、ＨＦ＋ＨＮＯ3 ＋ＣＨ3Ｃ
ＯＯＨを用い、シリコン酸化膜等のエッチングには、Ｈ
Ｆ＋ＮＨ4 Ｆを用いる。シリコン窒化膜のエッチングに
は、１６０〜１８０℃に加熱したＨ3 ＰＯ4 を用いる。
ングにより基板１０とサイドスペーサ１４ｂと第２の犠
牲膜１６の一部を除去して、第１のゲート電極（収束電
極）１１ａと、第２のゲート電極１７と、エミッタ電極
１５ｂとを露出させて２電極素子を得る。Ｓｉ基板１０
等のＳｉのエッチングには、ＨＦ＋ＨＮＯ3 ＋ＣＨ3Ｃ
ＯＯＨを用い、シリコン酸化膜等のエッチングには、Ｈ
Ｆ＋ＮＨ4 Ｆを用いる。シリコン窒化膜のエッチングに
は、１６０〜１８０℃に加熱したＨ3 ＰＯ4 を用いる。
【００５７】図７（Ｃ）に示す第３の実施例の電界放出
型素子では図６（Ｆ）で示す第２の実施例のものに比べ
てエミッタ電極１５ｂと第２のゲート電極１７との間の
電極間容量を少なくして絶縁耐圧を高くすることができ
る。
型素子では図６（Ｆ）で示す第２の実施例のものに比べ
てエミッタ電極１５ｂと第２のゲート電極１７との間の
電極間容量を少なくして絶縁耐圧を高くすることができ
る。
【００５８】図１７（Ａ）〜図１８（Ｃ）は、本発明の
第３の実施例の変形による電界放射型素子の製造方法を
示す基板断面図である。本実施例では、凹部１３の直径
を小さくすることにより、エミッタ先端の先鋭化及びエ
ミッタの低抵抗化を実施する。
第３の実施例の変形による電界放射型素子の製造方法を
示す基板断面図である。本実施例では、凹部１３の直径
を小さくすることにより、エミッタ先端の先鋭化及びエ
ミッタの低抵抗化を実施する。
【００５９】図１（Ａ）に示す基板を形成した後、図１
（Ｂ）ではレジストパターンをマスクとして第１の絶縁
膜１２及び第１のゲート電極１１を異方的にエッチング
し、直径が０．６μｍで深さが０．３μｍの凹部１３を
有する第１の絶縁膜１２ａ及び第１のゲート電極１１ａ
を形成する。本実施例では、図１７（Ａ）に示すよう
に、レジストパターンの開口部の直径を小さくすること
により、直径が０．４５μｍで深さが０．３μｍの凹部
１３を有する第１の絶縁膜１２ａ及び第１のゲート電極
１１ａを形成する。
（Ｂ）ではレジストパターンをマスクとして第１の絶縁
膜１２及び第１のゲート電極１１を異方的にエッチング
し、直径が０．６μｍで深さが０．３μｍの凹部１３を
有する第１の絶縁膜１２ａ及び第１のゲート電極１１ａ
を形成する。本実施例では、図１７（Ａ）に示すよう
に、レジストパターンの開口部の直径を小さくすること
により、直径が０．４５μｍで深さが０．３μｍの凹部
１３を有する第１の絶縁膜１２ａ及び第１のゲート電極
１１ａを形成する。
【００６０】次に、図５（Ｂ）の工程と同様に、第１の
ゲート電極１１ａ及び第１の絶縁膜１２ａの側壁上にサ
イドスペーサ１４ｂを形成し、基板１０に０．１μｍの
凹部１３ａを形成する。凹部１３ａの底の角は、図１７
（Ａ）に示すように、丸く形成される。凹部１３ａの底
の直径は０．１５μｍである。これに対し、図１（Ｂ）
に示す凹部１３の底の直径は０．３μｍである。図１７
（Ａ）に示す凹部１３ａ及び１３を含む基板の凹部１３
ｂのアスペクト比は大きくなる。アスペクト比は、（凹
部の深さ）／（凹部の底の幅）で表される。
ゲート電極１１ａ及び第１の絶縁膜１２ａの側壁上にサ
イドスペーサ１４ｂを形成し、基板１０に０．１μｍの
凹部１３ａを形成する。凹部１３ａの底の角は、図１７
（Ａ）に示すように、丸く形成される。凹部１３ａの底
の直径は０．１５μｍである。これに対し、図１（Ｂ）
に示す凹部１３の底の直径は０．３μｍである。図１７
（Ａ）に示す凹部１３ａ及び１３を含む基板の凹部１３
ｂのアスペクト比は大きくなる。アスペクト比は、（凹
部の深さ）／（凹部の底の幅）で表される。
【００６１】上記のエッチングは、例えばマグネトロン
ＲＩＥ装置を用い、エッチングガスとしてＣＨ3 ＋ＣＯ
2 ＋Ａｒを用い、反応室内圧力を５０ｍＴｏｒｒにして
行なう。
ＲＩＥ装置を用い、エッチングガスとしてＣＨ3 ＋ＣＯ
2 ＋Ａｒを用い、反応室内圧力を５０ｍＴｏｒｒにして
行なう。
【００６２】次に、図１７（Ｂ）に示すように、基板上
にＴｉＸx からなるエミッタ電極１５を反応性スパッタ
法により０．３μｍ堆積する。エミッタ電極１５は、基
板の凹部１３ｂのアスペクト比が大きいため、第１の絶
縁膜１２ａ上の平坦部では膜厚が０．３μｍ堆積する
が、凹部１３ｂの底ではそれより薄く堆積する。
にＴｉＸx からなるエミッタ電極１５を反応性スパッタ
法により０．３μｍ堆積する。エミッタ電極１５は、基
板の凹部１３ｂのアスペクト比が大きいため、第１の絶
縁膜１２ａ上の平坦部では膜厚が０．３μｍ堆積する
が、凹部１３ｂの底ではそれより薄く堆積する。
【００６３】上記の反応性スパッタは、ＤＣスパッタ装
置を用い、ターゲットとしてＴｉを用い、Ｎ2 ＋Ａｒガ
スを導入しながら行なう。
置を用い、ターゲットとしてＴｉを用い、Ｎ2 ＋Ａｒガ
スを導入しながら行なう。
【００６４】次に、エミッタ電極１５を約０．０５μｍ
全面エッチング（エッチバック）して、凹部の底にある
エミッタ電極１５を完全に除去し、図１７（Ｃ）に示す
ように、凹部の側壁及び第１の絶縁膜１２ａ上にエミッ
タ電極１５ｂを残す。
全面エッチング（エッチバック）して、凹部の底にある
エミッタ電極１５を完全に除去し、図１７（Ｃ）に示す
ように、凹部の側壁及び第１の絶縁膜１２ａ上にエミッ
タ電極１５ｂを残す。
【００６５】このエッチバックは、例えばマグネトロン
ＲＩＥ装置を用い、エッチングガスとしてＣｌ2 を用
い、反応室内圧力を１２５ｍＴｏｒｒにして、異方性ド
ライエッチングを行なう。
ＲＩＥ装置を用い、エッチングガスとしてＣｌ2 を用
い、反応室内圧力を１２５ｍＴｏｒｒにして、異方性ド
ライエッチングを行なう。
【００６６】次に、図１８（Ａ）に示すように、基板上
にシリコン酸化膜からなる第２の絶縁膜１６を反応性ス
パッタ法により０．３μｍ堆積する。基板の凹部１３ｂ
のアスペクト比が大きいため、第２の絶縁膜１６は、第
１の絶縁膜１２ａの上方の平坦部では膜厚が０．３μｍ
堆積するが、凹部の底ではそれより薄く堆積する。
にシリコン酸化膜からなる第２の絶縁膜１６を反応性ス
パッタ法により０．３μｍ堆積する。基板の凹部１３ｂ
のアスペクト比が大きいため、第２の絶縁膜１６は、第
１の絶縁膜１２ａの上方の平坦部では膜厚が０．３μｍ
堆積するが、凹部の底ではそれより薄く堆積する。
【００６７】この反応性スパッタは、ＤＣスパッタ装置
を用い、ターゲットとしてＢ又はＰ等の不純物をドープ
したＳｉを用い、Ｏ2 ＋Ａｒガスを導入しながら行な
う。
を用い、ターゲットとしてＢ又はＰ等の不純物をドープ
したＳｉを用い、Ｏ2 ＋Ａｒガスを導入しながら行な
う。
【００６８】次に、図１８（Ｂ）に示すように、基板上
にＴｉＮx からなる第２のゲート電極１７を反応性スパ
ッタ法により０．２μｍ堆積する。この反応性スパッタ
は、ＤＣスパッタ装置を用い、ターゲットとしてＴｉを
用い、Ｎ2 ＋Ａｒガスを導入しながら行なう。
にＴｉＮx からなる第２のゲート電極１７を反応性スパ
ッタ法により０．２μｍ堆積する。この反応性スパッタ
は、ＤＣスパッタ装置を用い、ターゲットとしてＴｉを
用い、Ｎ2 ＋Ａｒガスを導入しながら行なう。
【００６９】最後に、基板１０、サイドスペーサ１４ｂ
の全部と第２の絶縁膜１６の一部をエッチングにより除
去し、図１８（Ｃ）に示す２電極素子を得る。シリコン
基板のエッチングにはＨＦ＋ＨＮＯ3 ＋ＣＨ3 ＣＯＯＨ
を用い、シリコン酸化膜のエッチングにはＨＦ＋ＮＨ4
Ｆを用いる。
の全部と第２の絶縁膜１６の一部をエッチングにより除
去し、図１８（Ｃ）に示す２電極素子を得る。シリコン
基板のエッチングにはＨＦ＋ＨＮＯ3 ＋ＣＨ3 ＣＯＯＨ
を用い、シリコン酸化膜のエッチングにはＨＦ＋ＮＨ4
Ｆを用いる。
【００７０】エミッタ電極１５ｂには、負電位が印加さ
れる。第２のゲート電極１７に正電位を印加すると、エ
ミッタ電極１５ｂから電子を放出させることができる。
第１のゲート電極（収束電極）１１ａに負電位を印加す
ることにより、エミッタ電極１５ｂからの放射電子を収
束させることができる。
れる。第２のゲート電極１７に正電位を印加すると、エ
ミッタ電極１５ｂから電子を放出させることができる。
第１のゲート電極（収束電極）１１ａに負電位を印加す
ることにより、エミッタ電極１５ｂからの放射電子を収
束させることができる。
【００７１】本実施例によれば、基板の凹部１３ｂのア
スペクト比を大きくすることにより、エミッタ電極１５
ｂの先端を先鋭化し、エミッタを低抵抗化することがで
きる。すなわち、基板の凹部１３ｂのアスペクト比が大
きいため、エミッタ電極１５ｂの平坦部の膜厚が厚くな
り、エミッタの抵抗を下げることができる。これらの理
由の詳細は、後に図２１及び図２２を参照しながら説明
する。
スペクト比を大きくすることにより、エミッタ電極１５
ｂの先端を先鋭化し、エミッタを低抵抗化することがで
きる。すなわち、基板の凹部１３ｂのアスペクト比が大
きいため、エミッタ電極１５ｂの平坦部の膜厚が厚くな
り、エミッタの抵抗を下げることができる。これらの理
由の詳細は、後に図２１及び図２２を参照しながら説明
する。
【００７２】図１９（Ａ）〜図２０（Ｃ）は、本発明の
第３の実施例の他の変形による電界放射型素子の製造工
程を示す基板断面図である。本実施例では、第１の絶縁
膜１２及び第１のゲート電極１１を厚くすることによ
り、基板の凹部のアスペクト比を大きくし、エミッタ先
端の先鋭化及びエミッタの低抵抗化を実現する。
第３の実施例の他の変形による電界放射型素子の製造工
程を示す基板断面図である。本実施例では、第１の絶縁
膜１２及び第１のゲート電極１１を厚くすることによ
り、基板の凹部のアスペクト比を大きくし、エミッタ先
端の先鋭化及びエミッタの低抵抗化を実現する。
【００７３】図１（Ａ）では、第１のゲート電極１１及
び第１の絶縁膜１２の膜厚を共に０．１５μｍとした
が、本実施例では、図１９（Ａ）に示すように、第１の
ゲート電極１１ａ及び第１の絶縁膜１２の膜厚を共に
０．３μｍと厚くし、その後、図１（Ｂ）の工程と同様
にして、凹部１３を有する第１のゲート電極１１ａ及び
第１の絶縁膜１２ａを形成する。図１９（Ａ）に示す凹
部１３は、直径が０．６μｍで深さが０．６μｍであ
る。
び第１の絶縁膜１２の膜厚を共に０．１５μｍとした
が、本実施例では、図１９（Ａ）に示すように、第１の
ゲート電極１１ａ及び第１の絶縁膜１２の膜厚を共に
０．３μｍと厚くし、その後、図１（Ｂ）の工程と同様
にして、凹部１３を有する第１のゲート電極１１ａ及び
第１の絶縁膜１２ａを形成する。図１９（Ａ）に示す凹
部１３は、直径が０．６μｍで深さが０．６μｍであ
る。
【００７４】次に、図５（Ａ）の工程と同様にして、第
１のゲート電極１１ａ及び第１の絶縁膜１２ａの側壁上
にサイドスペーサ１４ｂを形成し、基板１０に０．１μ
ｍの凹部１３ａを形成する。凹部１３ａの底の角は、図
１９（Ａ）に示すように丸く形成される。凹部１３及び
１３ａを含む基板の凹部１３ｂの深さは０．７μｍであ
る。これに対し、図１（Ｂ）に示す基板の凹部１３の深
さは０．４μｍである。図１９（Ａ）に示す基板の凹部
１３ｂのアスペクト比は大きくなる。
１のゲート電極１１ａ及び第１の絶縁膜１２ａの側壁上
にサイドスペーサ１４ｂを形成し、基板１０に０．１μ
ｍの凹部１３ａを形成する。凹部１３ａの底の角は、図
１９（Ａ）に示すように丸く形成される。凹部１３及び
１３ａを含む基板の凹部１３ｂの深さは０．７μｍであ
る。これに対し、図１（Ｂ）に示す基板の凹部１３の深
さは０．４μｍである。図１９（Ａ）に示す基板の凹部
１３ｂのアスペクト比は大きくなる。
【００７５】サイドスペーサ１４ｂ及び凹部１３ａを形
成するためのエッチングは、例えばマグネトロンＲＩＥ
装置を用い、エッチングガスとしてＣＨＦ3 ＋ＣＯ2 ＋
Ａｒを用い、反応室内圧力を５０ｍＴｏｒｒにして行な
う。
成するためのエッチングは、例えばマグネトロンＲＩＥ
装置を用い、エッチングガスとしてＣＨＦ3 ＋ＣＯ2 ＋
Ａｒを用い、反応室内圧力を５０ｍＴｏｒｒにして行な
う。
【００７６】次に、図１９（Ｂ）に示すように、基板上
にＴｉＮx からなるエミッタ電極１５を反応性スパッタ
法により０．３μｍ堆積する。凹部１３ｂのアスペクト
比が大きいため、エミッタ電極１５は、第１の絶縁膜１
２ａ上の平坦部では膜厚が０．３μｍ堆積するが、凹部
の底ではそれより薄く堆積する。
にＴｉＮx からなるエミッタ電極１５を反応性スパッタ
法により０．３μｍ堆積する。凹部１３ｂのアスペクト
比が大きいため、エミッタ電極１５は、第１の絶縁膜１
２ａ上の平坦部では膜厚が０．３μｍ堆積するが、凹部
の底ではそれより薄く堆積する。
【００７７】この反応性スパッタは、ＤＣスパッタ装置
を用い、ターゲットとしてＴｉを用い、Ｎ2 ＋Ａｒガス
を導入しながら行なう。
を用い、ターゲットとしてＴｉを用い、Ｎ2 ＋Ａｒガス
を導入しながら行なう。
【００７８】次に、エミッタ電極１５を約０．０５μｍ
全面エッチング（エッチバック）して、凹部の底にある
エミッタ電極１５を完全に除去し、図１９（Ｃ）に示す
ように、凹部の側壁及び第１の絶縁膜１２ａの上にエミ
ッタ電極１５ｂを残す。
全面エッチング（エッチバック）して、凹部の底にある
エミッタ電極１５を完全に除去し、図１９（Ｃ）に示す
ように、凹部の側壁及び第１の絶縁膜１２ａの上にエミ
ッタ電極１５ｂを残す。
【００７９】このエッチングは、例えばマグネトロンＲ
ＩＥ装置を用い、エッチングガスとしてＣｌ2 を用い、
反応室内圧力を１２５ｍＴｏｒｒにして、異方性ドライ
エッチングを行なう。
ＩＥ装置を用い、エッチングガスとしてＣｌ2 を用い、
反応室内圧力を１２５ｍＴｏｒｒにして、異方性ドライ
エッチングを行なう。
【００８０】次に、図２０（Ａ）に示すように、基板上
にシリコン窒化膜からなる第２の絶縁膜１６を反応性ス
パッタ法により０．３μｍ堆積する。凹部１３ｂのアス
ペクト比が大きいため、第２の絶縁膜１６は、第１の絶
縁膜１２ａの上方の平坦部では膜厚が０．３μｍ堆積す
るが、凹部の底ではそれより薄く堆積する。
にシリコン窒化膜からなる第２の絶縁膜１６を反応性ス
パッタ法により０．３μｍ堆積する。凹部１３ｂのアス
ペクト比が大きいため、第２の絶縁膜１６は、第１の絶
縁膜１２ａの上方の平坦部では膜厚が０．３μｍ堆積す
るが、凹部の底ではそれより薄く堆積する。
【００８１】この反応性スパッタは、ＤＣスパッタ装置
を用い、ターゲットとしてＢ又はＰ等の不純物をドープ
したＳｉを用い、Ｎ2 ＋Ａｒガスを導入しながら行な
う。
を用い、ターゲットとしてＢ又はＰ等の不純物をドープ
したＳｉを用い、Ｎ2 ＋Ａｒガスを導入しながら行な
う。
【００８２】次に、図２０（Ｂ）に示すように、基板上
にＴｉＮx からなる第２のゲート電極１７を反応性スパ
ッタ法により０．２μｍ堆積する。この反応性スパッタ
は、ＤＣスパッタ装置を用い、ターゲットとしてＴｉを
用い、Ｎ2 ＋Ａｒガスを導入しながら行なう。
にＴｉＮx からなる第２のゲート電極１７を反応性スパ
ッタ法により０．２μｍ堆積する。この反応性スパッタ
は、ＤＣスパッタ装置を用い、ターゲットとしてＴｉを
用い、Ｎ2 ＋Ａｒガスを導入しながら行なう。
【００８３】最後に、基板１０、サイドスペーサ１４ｂ
の全部と第２の絶縁膜１６の一部をエッチングにより除
去し、図２０（Ｃ）に示す２電極素子を得る。シリコン
基板のエッチングにはＨＦ＋ＨＮＯ3 ＋ＣＨ3 ＣＯＯＨ
を用い、シリコン窒化膜のエッチングには１６０〜１８
０℃に加熱したＨ3 ＰＯ4 を用いる。シリコン酸化膜の
エッチングには、ＨＦ＋ＮＨ4 Ｆを用いる。
の全部と第２の絶縁膜１６の一部をエッチングにより除
去し、図２０（Ｃ）に示す２電極素子を得る。シリコン
基板のエッチングにはＨＦ＋ＨＮＯ3 ＋ＣＨ3 ＣＯＯＨ
を用い、シリコン窒化膜のエッチングには１６０〜１８
０℃に加熱したＨ3 ＰＯ4 を用いる。シリコン酸化膜の
エッチングには、ＨＦ＋ＮＨ4 Ｆを用いる。
【００８４】本実施例によれば、第１のゲート電極１１
及び第１の絶縁膜１２の膜厚を厚くすることにより、基
板凹部のアスペクト比を大きくし、エミッタ電極１５ｂ
の先端を先鋭化し、エミッタの抵抗を下げることができ
る。これらの理由を、次に示す。
及び第１の絶縁膜１２の膜厚を厚くすることにより、基
板凹部のアスペクト比を大きくし、エミッタ電極１５ｂ
の先端を先鋭化し、エミッタの抵抗を下げることができ
る。これらの理由を、次に示す。
【００８５】図２１（Ａ）は、図７（Ｃ）に示す第３の
実施例の電界放射型素子の基板断面図であり、図２１
（Ｂ）は、図２１（Ａ）に示すエミッタ電極１５ｂの先
端部２１１の拡大図である。
実施例の電界放射型素子の基板断面図であり、図２１
（Ｂ）は、図２１（Ａ）に示すエミッタ電極１５ｂの先
端部２１１の拡大図である。
【００８６】図２２（Ａ）は、図２０（Ｃ）に示す電界
放射型素子の基板断面図であり、図２２（Ｂ）は、図２
２（Ａ）に示すエミッタ電極１５ｂの先端部２１１の拡
大図である。
放射型素子の基板断面図であり、図２２（Ｂ）は、図２
２（Ａ）に示すエミッタ電極１５ｂの先端部２１１の拡
大図である。
【００８７】図２２（Ａ）に示すエミッタ電極１５ｂの
平坦部の膜厚ｄ４は、図２１（Ａ）に示すエミッタ電極
１５ｂの平坦部の膜厚ｄ２に比べて厚いため、図２２
（Ａ）に示す電界放射型素子はエミッタの配線抵抗を低
減することができる。
平坦部の膜厚ｄ４は、図２１（Ａ）に示すエミッタ電極
１５ｂの平坦部の膜厚ｄ２に比べて厚いため、図２２
（Ａ）に示す電界放射型素子はエミッタの配線抵抗を低
減することができる。
【００８８】図２２（Ｂ）に示すエミッタ電極１５ｂの
先端部の頂角θ２は、図２１（Ｂ）に示すエミッタ電極
１５ｂの先端部の頂角θ１に比べて小さく、しかも図２
２（Ｂ）に示すエミッタ電極１５ｂの先端と第２のゲー
ト電極１７との最短距離ｄ３は、図２１（Ｂ）に示すエ
ミッタ電極１５ｂの先端と第２のゲート電極１７との最
短距離ｄ１に比べて小さくできるので、図２２（Ａ）及
び（Ｂ）に示すエミッタ電極１５ｂ先端の電界が強くな
り、エミッタ電極１５ｂや第２のゲート電極１７の電圧
を低くしてもエミッタ電極１５ｂから電子放射させるこ
とができる。
先端部の頂角θ２は、図２１（Ｂ）に示すエミッタ電極
１５ｂの先端部の頂角θ１に比べて小さく、しかも図２
２（Ｂ）に示すエミッタ電極１５ｂの先端と第２のゲー
ト電極１７との最短距離ｄ３は、図２１（Ｂ）に示すエ
ミッタ電極１５ｂの先端と第２のゲート電極１７との最
短距離ｄ１に比べて小さくできるので、図２２（Ａ）及
び（Ｂ）に示すエミッタ電極１５ｂ先端の電界が強くな
り、エミッタ電極１５ｂや第２のゲート電極１７の電圧
を低くしてもエミッタ電極１５ｂから電子放射させるこ
とができる。
【００８９】図２２（Ａ）、（Ｂ）に示すエミッタ電極
１５ｂの先端部の頂角θ２が、図２１（Ａ）、（Ｂ）に
示すエミッタ電極１５ｂの先端部の頂角θ１よりも小さ
くなる理由を説明する。図２２（Ａ）、（Ｂ）に示すエ
ミッタ電極１５ｂの先端付近の膜厚は、図２１（Ａ）、
（Ｂ）に示すエミッタ電極１５ｂのものよりも小さいた
め、図２２（Ａ）、（Ｂ）に示すエミッタ電極１５ｂの
先端部の曲率半径が、図２１（Ａ）、（Ｂ）に示すもの
よりも大きくなる。そのため、図２２（Ａ）、（Ｂ）に
示すエミッタ電極１５ｂの先端部の頂角θ２は、図２１
（Ａ）、（Ｂ）に示すエミッタ電極１５ｂの先端部の頂
角θ１よりも小さくなり、図２２（Ａ）、（Ｂ）に示す
エミッタ電極１５ｂの上記の特性が向上する。
１５ｂの先端部の頂角θ２が、図２１（Ａ）、（Ｂ）に
示すエミッタ電極１５ｂの先端部の頂角θ１よりも小さ
くなる理由を説明する。図２２（Ａ）、（Ｂ）に示すエ
ミッタ電極１５ｂの先端付近の膜厚は、図２１（Ａ）、
（Ｂ）に示すエミッタ電極１５ｂのものよりも小さいた
め、図２２（Ａ）、（Ｂ）に示すエミッタ電極１５ｂの
先端部の曲率半径が、図２１（Ａ）、（Ｂ）に示すもの
よりも大きくなる。そのため、図２２（Ａ）、（Ｂ）に
示すエミッタ電極１５ｂの先端部の頂角θ２は、図２１
（Ａ）、（Ｂ）に示すエミッタ電極１５ｂの先端部の頂
角θ１よりも小さくなり、図２２（Ａ）、（Ｂ）に示す
エミッタ電極１５ｂの上記の特性が向上する。
【００９０】図２３は、コリメータ２０１を用いた斜め
スパッタ法により形成する膜のステップカバレッジを制
御する方法を示す。
スパッタ法により形成する膜のステップカバレッジを制
御する方法を示す。
【００９１】コリメータ２０１がない場合、スパッタ粒
子２００は、途中で散乱しながら基板２０３に到達する
ため、散乱なしに粒子が基板２０２に入射する真空蒸着
法に比べて、入射角の角度分布が広い。コリメータ２０
１には、種々の方向へ放射されるスパッタ粒子２００が
入射し、一定の放射方向に揃ったスパッタ粒子２００ａ
がコリメータ２００ａから放出される。この放射方向の
揃ったスパッタ粒子２００ａは、基板ホルダ２０３上に
保持された基板２０２の法線に対して角度θ３にて入射
する。
子２００は、途中で散乱しながら基板２０３に到達する
ため、散乱なしに粒子が基板２０２に入射する真空蒸着
法に比べて、入射角の角度分布が広い。コリメータ２０
１には、種々の方向へ放射されるスパッタ粒子２００が
入射し、一定の放射方向に揃ったスパッタ粒子２００ａ
がコリメータ２００ａから放出される。この放射方向の
揃ったスパッタ粒子２００ａは、基板ホルダ２０３上に
保持された基板２０２の法線に対して角度θ３にて入射
する。
【００９２】基板ホルダ２０３及び基板２０２は、角度
θ３を保ちながら、スパッタ粒子２００ａの入射方向と
平行の軸２０８を軸としてモータ（図示せず）により回
転する。これにより、基板凹部におけるステップカバレ
ッジの非対称性を改善することができる。
θ３を保ちながら、スパッタ粒子２００ａの入射方向と
平行の軸２０８を軸としてモータ（図示せず）により回
転する。これにより、基板凹部におけるステップカバレ
ッジの非対称性を改善することができる。
【００９３】図２４は、上記の斜めスパッタ法におい
て、コリメータのより具体的な機能を示す図である。
て、コリメータのより具体的な機能を示す図である。
【００９４】コリメータ２０１は、厚さＤ１の金属やセ
ラミック等の板に直径Ｄ２の多数の穴を形成したもので
ある。このコリメータ２０１の穴は、開口率を最大にす
るため、六角形の断面形状が一般的であり、コリメータ
２０１はハニカム状の板となっていることが多い。コリ
メータ２１０の穴の形状は円形でも六角形以外の多角形
でもよい。
ラミック等の板に直径Ｄ２の多数の穴を形成したもので
ある。このコリメータ２０１の穴は、開口率を最大にす
るため、六角形の断面形状が一般的であり、コリメータ
２０１はハニカム状の板となっていることが多い。コリ
メータ２１０の穴の形状は円形でも六角形以外の多角形
でもよい。
【００９５】コリメータ２０１には、スパッタ粒子２０
０が入射し、スパッタ粒子２００ｂが出射する。スパッ
タ粒子２００ｂは、基板２０２への入射角θ３に対し
て、＋Δθ１〜−Δθ１の範囲内で角度分布を持つ。Δ
θ１は、コリメータ２０１の穴の寸法で決まり、次式の
関係がある。
０が入射し、スパッタ粒子２００ｂが出射する。スパッ
タ粒子２００ｂは、基板２０２への入射角θ３に対し
て、＋Δθ１〜−Δθ１の範囲内で角度分布を持つ。Δ
θ１は、コリメータ２０１の穴の寸法で決まり、次式の
関係がある。
【００９６】
【数２】ｔａｎΔθ１＝Ｄ２／Ｄ１ コリメータ２０１の厚さＤ１が薄いほど、また、コリメ
ータ２０１の穴の直径Ｄ２が大きいほど、Δθ１が大き
くなる。
ータ２０１の穴の直径Ｄ２が大きいほど、Δθ１が大き
くなる。
【００９７】図２５は、斜め蒸着法を用いて形成する膜
のステップカバレッジを制御する方法を示す。
のステップカバレッジを制御する方法を示す。
【００９８】容器（ボート）２０７内の蒸着源２０６を
加熱することにより、蒸着源２０６から蒸発粒子が放出
される。蒸着源２０６から放射された粒子は、基板ホル
ダ２０３上に保持された基板２０２の法線に対して角度
θ３にて入射する。基板ホルダ２０３及び基板２０２は
角度θ３を保ったまま、回転軸２０４ａを軸としてモー
タ（図示せず）により回転し、基板２０２を自転させ
る。これにより、基板凹部におけるステップカバレッジ
の非対称性を改善する。
加熱することにより、蒸着源２０６から蒸発粒子が放出
される。蒸着源２０６から放射された粒子は、基板ホル
ダ２０３上に保持された基板２０２の法線に対して角度
θ３にて入射する。基板ホルダ２０３及び基板２０２は
角度θ３を保ったまま、回転軸２０４ａを軸としてモー
タ（図示せず）により回転し、基板２０２を自転させ
る。これにより、基板凹部におけるステップカバレッジ
の非対称性を改善する。
【００９９】回転軸２０４ａは、プラネタリ２０５に固
定されている。プラネタリ２０５は回転軸２０４を軸と
してモータ（図示せず）により回転する。基板２０２は
公転し、基板２０２面内の膜厚均一性を向上させること
ができる。
定されている。プラネタリ２０５は回転軸２０４を軸と
してモータ（図示せず）により回転する。基板２０２は
公転し、基板２０２面内の膜厚均一性を向上させること
ができる。
【０１００】図２６（Ａ）は、上記の斜め蒸着法におい
て、蒸着源が有限の大きさを有することに起因した粒子
の入射角の角度分布を示す。
て、蒸着源が有限の大きさを有することに起因した粒子
の入射角の角度分布を示す。
【０１０１】基板２０２の回転中心Ｐ２において、蒸着
源２０６の中心から飛来した入射粒子の基板２０２法線
に対する入射角はθ３である。しかし、基板２０２の回
転中心Ｐ２において、蒸着源２０６全面から飛来した入
射粒子の基板２０２法線に対する入射角は、θ３＋Δθ
２〜θ３−Δθ３の角度分布を持つ。
源２０６の中心から飛来した入射粒子の基板２０２法線
に対する入射角はθ３である。しかし、基板２０２の回
転中心Ｐ２において、蒸着源２０６全面から飛来した入
射粒子の基板２０２法線に対する入射角は、θ３＋Δθ
２〜θ３−Δθ３の角度分布を持つ。
【０１０２】図２６（Ｂ）は、上記の斜め蒸着法におい
て、蒸着源２０６から基板２０２までの距離と基板２０
２の直径が有限であることに起因した粒子の入射角の角
度分布を示す。
て、蒸着源２０６から基板２０２までの距離と基板２０
２の直径が有限であることに起因した粒子の入射角の角
度分布を示す。
【０１０３】基板２０２の回転中心Ｐ２の位置を除き、
蒸着源２０６から基板２０２への入射角は、基板２０２
の回転と共に変化し、ある角度分布を持つ。例えば、基
板２０２上において蒸着源２０６から遠い位置Ｐ１への
入射角は、基板２０２法線に対してθ５である。しか
し、基板２０２が１８０度回転すると、位置Ｐ１上の膜
は蒸着源２０６に近い位置Ｐ３に移動する。位置Ｐ３へ
の入射角は、基板２０２法線に対してθ４になる。な
お、蒸発粒子はほとんど散乱を起こさないが、蒸着源２
０６と基板２０２との間に、図２３に示すようなコリメ
ータ２０１を設けてもよい。
蒸着源２０６から基板２０２への入射角は、基板２０２
の回転と共に変化し、ある角度分布を持つ。例えば、基
板２０２上において蒸着源２０６から遠い位置Ｐ１への
入射角は、基板２０２法線に対してθ５である。しか
し、基板２０２が１８０度回転すると、位置Ｐ１上の膜
は蒸着源２０６に近い位置Ｐ３に移動する。位置Ｐ３へ
の入射角は、基板２０２法線に対してθ４になる。な
お、蒸発粒子はほとんど散乱を起こさないが、蒸着源２
０６と基板２０２との間に、図２３に示すようなコリメ
ータ２０１を設けてもよい。
【０１０４】図２７（Ａ）及び（Ｂ）は、本発明の第３
の実施例の他の変形による電界放射型素子の製造工程を
示す基板断面図である。
の実施例の他の変形による電界放射型素子の製造工程を
示す基板断面図である。
【０１０５】図５（Ａ）に示す基板を形成した後、図２
７（Ａ）に示すように、図２３に示したコリメータによ
る斜めスパッタ法や図２５に示した斜め蒸着法を用い
て、粒子２００ｂを基板に入射し、基板上にエミッタ電
極１５を形成する。粒子２００ｂは、基板法線に対して
入射角θ３で基板に入射する。例えば、ＴｉＮx からな
るエミッタ電極１５を反応性スパッタ法により０．３μ
ｍ堆積する。この反応性スパッタは、ＤＣスパッタ装置
を用い、ターゲットとしてＴｉを用い、Ｎ2 ＋Ａｒガス
を導入しながら行なう。
７（Ａ）に示すように、図２３に示したコリメータによ
る斜めスパッタ法や図２５に示した斜め蒸着法を用い
て、粒子２００ｂを基板に入射し、基板上にエミッタ電
極１５を形成する。粒子２００ｂは、基板法線に対して
入射角θ３で基板に入射する。例えば、ＴｉＮx からな
るエミッタ電極１５を反応性スパッタ法により０．３μ
ｍ堆積する。この反応性スパッタは、ＤＣスパッタ装置
を用い、ターゲットとしてＴｉを用い、Ｎ2 ＋Ａｒガス
を導入しながら行なう。
【０１０６】入射粒子２００ｂの入射角をθ３に揃える
ことにより、基板凹部の段差によるシャドウイング効果
を増大させ、凹部の底部でエミッタ電極１５の膜厚を薄
くし、平坦部でエミッタ電極１５の膜厚を厚くすること
ができる。シャドウイング効果についていは、後に図２
８（Ａ）及び（Ｂ）を参照しながら説明する。上記のよ
うに、入射粒子２００ｂの入射角をθ３に揃えることに
より、ステップカバレッジの悪いエミッタ電極１５を形
成することができる。
ことにより、基板凹部の段差によるシャドウイング効果
を増大させ、凹部の底部でエミッタ電極１５の膜厚を薄
くし、平坦部でエミッタ電極１５の膜厚を厚くすること
ができる。シャドウイング効果についていは、後に図２
８（Ａ）及び（Ｂ）を参照しながら説明する。上記のよ
うに、入射粒子２００ｂの入射角をθ３に揃えることに
より、ステップカバレッジの悪いエミッタ電極１５を形
成することができる。
【０１０７】次に、エミッタ電極１５を０．０５μｍ程
度全面エッチング（エッチバック）して、図２７（Ｂ）
に示すように、凹部の底にあるエミッタ電極１５を完全
に除去し、凹部の側壁及び第１の絶縁膜１２ａ上にエミ
ッタ電極１５ｂを残す。このエッチバックは、例えばマ
グネトロンＲＩＥ装置を用い、エッチングガスとしてＣ
ｌ2 を用い、反応室内圧力を１２５ｍＴｏｒｒにして、
異方性ドライエッチングを行なう。
度全面エッチング（エッチバック）して、図２７（Ｂ）
に示すように、凹部の底にあるエミッタ電極１５を完全
に除去し、凹部の側壁及び第１の絶縁膜１２ａ上にエミ
ッタ電極１５ｂを残す。このエッチバックは、例えばマ
グネトロンＲＩＥ装置を用い、エッチングガスとしてＣ
ｌ2 を用い、反応室内圧力を１２５ｍＴｏｒｒにして、
異方性ドライエッチングを行なう。
【０１０８】その後、図６（Ｄ）〜（Ｆ）の工程と同様
の工程を行い，２電極素子を完成させる。
の工程を行い，２電極素子を完成させる。
【０１０９】図２８（Ａ）及び（Ｂ）は、シャドウイン
グ効果を説明するための基板断面図である。
グ効果を説明するための基板断面図である。
【０１１０】図２８（Ａ）は、図２６（Ｂ）に示す基板
２０２上の位置Ｐ２付近における粒子２００ｂの堆積を
示す。粒子２００ｂの入射角が基板法線に対してθ３で
ある場合、凹部の底及び右側壁には陰となる領域２０９
ができる。
２０２上の位置Ｐ２付近における粒子２００ｂの堆積を
示す。粒子２００ｂの入射角が基板法線に対してθ３で
ある場合、凹部の底及び右側壁には陰となる領域２０９
ができる。
【０１１１】図２８（Ｂ）は、図２８（Ｂ）に対して基
板が１８０度回転した時の粒子２００ｂの堆積を示す。
位置Ｐ２は、基板の回転中心にあるため、基板法線に対
する粒子２００ｂの入射角はθ３のまま変化しない。し
かし、凹部の底及び左側壁に陰となる領域２１０がで
き、陰となる領域が移動する。
板が１８０度回転した時の粒子２００ｂの堆積を示す。
位置Ｐ２は、基板の回転中心にあるため、基板法線に対
する粒子２００ｂの入射角はθ３のまま変化しない。し
かし、凹部の底及び左側壁に陰となる領域２１０がで
き、陰となる領域が移動する。
【０１１２】図２６（Ａ）に示したように、基板法線に
対する粒子の入射角はθ３＋Δθ２〜θ３−Δθ３の間
で変化する。また、図２６（Ｂ）に示したように、位置
Ｐ１は基板が１８０度回転した場合に位置Ｐ３に移動す
るため、基板法線に対する粒子の入射角はθ５〜θ４の
間で変化する。上記の理由により、図２８（Ａ）及び
（Ｂ）に示す陰の領域２０９、２１０にも薄く粒子が堆
積し、薄いエミッタ電極１５が形成される。
対する粒子の入射角はθ３＋Δθ２〜θ３−Δθ３の間
で変化する。また、図２６（Ｂ）に示したように、位置
Ｐ１は基板が１８０度回転した場合に位置Ｐ３に移動す
るため、基板法線に対する粒子の入射角はθ５〜θ４の
間で変化する。上記の理由により、図２８（Ａ）及び
（Ｂ）に示す陰の領域２０９、２１０にも薄く粒子が堆
積し、薄いエミッタ電極１５が形成される。
【０１１３】次に、図８（Ａ）〜（Ｃ）を参照して、本
発明の第４の実施例による電界放射型素子（２電極素
子）の製造工程を説明する。第４の実施例においてもゲ
ート電極は第１と第２のゲート電極を含む。
発明の第４の実施例による電界放射型素子（２電極素
子）の製造工程を説明する。第４の実施例においてもゲ
ート電極は第１と第２のゲート電極を含む。
【０１１４】第４の実施例では、最初は第１の実施例の
図１（Ａ）〜（Ｃ）と、それに続き第２の実施例の図５
（Ａ）〜（Ｃ）及び図６（Ｄ）と基本的に同じ工程を行
う。
図１（Ａ）〜（Ｃ）と、それに続き第２の実施例の図５
（Ａ）〜（Ｃ）及び図６（Ｄ）と基本的に同じ工程を行
う。
【０１１５】そして、図６（Ｄ）の工程の後、本第４の
実施例においては図８（Ａ）で示すように、第２の犠牲
膜１６を全面エッチバックして、凹部１３の底のみで完
全に除去して、さらに基板１０も表面から深さ０．０５
μｍ程度彫り込む。上部と凹部側壁上では第２の犠牲膜
１６ｂとして残す。このエッチバックには異方性ドライ
エッチングを用いる。例えば、マグネトロンＲＩＥ装置
を用い、エッチングガスとしてＳＦ6 ＋Ｈｅを用い、反
応室内圧力を１２５ｍＴｏｒｒにして行う。
実施例においては図８（Ａ）で示すように、第２の犠牲
膜１６を全面エッチバックして、凹部１３の底のみで完
全に除去して、さらに基板１０も表面から深さ０．０５
μｍ程度彫り込む。上部と凹部側壁上では第２の犠牲膜
１６ｂとして残す。このエッチバックには異方性ドライ
エッチングを用いる。例えば、マグネトロンＲＩＥ装置
を用い、エッチングガスとしてＳＦ6 ＋Ｈｅを用い、反
応室内圧力を１２５ｍＴｏｒｒにして行う。
【０１１６】次に、図８（Ｂ）に示すように、第２の犠
牲膜１６ｂの上に、例えばＴｉＮxからなる第２のゲー
ト電極１７を厚さ０．２μｍ反応性スパッタ法で堆積す
る。反応性スパッタは、ＤＣスパッタ装置を用いて、タ
ーゲットとしてＴｉを用い、Ｎ2 ＋Ａｒガスを導入しな
がら行う。
牲膜１６ｂの上に、例えばＴｉＮxからなる第２のゲー
ト電極１７を厚さ０．２μｍ反応性スパッタ法で堆積す
る。反応性スパッタは、ＤＣスパッタ装置を用いて、タ
ーゲットとしてＴｉを用い、Ｎ2 ＋Ａｒガスを導入しな
がら行う。
【０１１７】最後に、図８（Ｃ）に示すように、エッチ
ングにより基板１０とサイドスペーサ１４ｂと第２の犠
牲膜１６ｂの一部を除去して、第１のゲート電極（収束
電極）１１ａと、第２のゲート電極１７と、エミッタ電
極１５ｂとを露出させて２電極素子を得る。Ｓｉ基板１
０等のＳｉのエッチングには、ＨＦ＋ＨＮＯ3 ＋ＣＨ 3
ＣＯＯＨを用い、シリコン酸化膜等のエッチングには、
ＨＦ＋ＮＨ4 Ｆを用いる。シリコン窒化膜のエッチング
には、１６０〜１８０℃に加熱したＨ3 ＰＯ4を用い
る。
ングにより基板１０とサイドスペーサ１４ｂと第２の犠
牲膜１６ｂの一部を除去して、第１のゲート電極（収束
電極）１１ａと、第２のゲート電極１７と、エミッタ電
極１５ｂとを露出させて２電極素子を得る。Ｓｉ基板１
０等のＳｉのエッチングには、ＨＦ＋ＨＮＯ3 ＋ＣＨ 3
ＣＯＯＨを用い、シリコン酸化膜等のエッチングには、
ＨＦ＋ＮＨ4 Ｆを用いる。シリコン窒化膜のエッチング
には、１６０〜１８０℃に加熱したＨ3 ＰＯ4を用い
る。
【０１１８】第２のゲート電極１７は、エミッタ電極１
５ｂよりも下方に出っ張っており、エミッタ電極１５ｂ
から放出される電子がエミッタ電極１５ｂ及び第２のゲ
ート電極１７の中心軸に集まりやすい。エミッタ電極１
５ｂからアノード電極（図示せず）に照射される電子
は、スポット径が小さくなり、高解像度化できる。この
フォーカシングは、エミッタ電極１５ｂに対する第１及
び第２のゲート電極１１ａ、１７の電圧を制御すること
により行なうことができる。
５ｂよりも下方に出っ張っており、エミッタ電極１５ｂ
から放出される電子がエミッタ電極１５ｂ及び第２のゲ
ート電極１７の中心軸に集まりやすい。エミッタ電極１
５ｂからアノード電極（図示せず）に照射される電子
は、スポット径が小さくなり、高解像度化できる。この
フォーカシングは、エミッタ電極１５ｂに対する第１及
び第２のゲート電極１１ａ、１７の電圧を制御すること
により行なうことができる。
【０１１９】次に、図９（Ａ）〜（Ｃ）、図１０（Ｄ）
〜（Ｆ），図１１（Ｇ）〜（Ｉ）を参照して、本発明の
第５の実施例による電界放射型素子（３電極素子）の製
造工程を説明する。第５の実施例の３電極素子は、エミ
ッタ電極とゲート電極とアノード電極の３電極を有す
る。この実施例においてもゲート電極は第１と第２のゲ
ート電極を含む。
〜（Ｆ），図１１（Ｇ）〜（Ｉ）を参照して、本発明の
第５の実施例による電界放射型素子（３電極素子）の製
造工程を説明する。第５の実施例の３電極素子は、エミ
ッタ電極とゲート電極とアノード電極の３電極を有す
る。この実施例においてもゲート電極は第１と第２のゲ
ート電極を含む。
【０１２０】図９（Ａ）において、Ｓｉ酸化物の出発基
板２０ａ上にＰまたはＢをドープした多結晶Ｓｉからな
るアノード電極２０ｂをスパッタ法により厚さ０．１５
μｍ堆積する。
板２０ａ上にＰまたはＢをドープした多結晶Ｓｉからな
るアノード電極２０ｂをスパッタ法により厚さ０．１５
μｍ堆積する。
【０１２１】次に、ＳｉＯ2 からなる第１の犠牲膜（絶
縁膜）２０ｃをアノード電極２０ｂ上にＣＶＤ法により
厚さ０．３μｍ堆積し基板２０を得る。その上にさらに
ＰまたはＢをドープした多結晶Ｓｉからなる第１のゲー
ト電極２１をスパッタ法により厚さ０．１５μｍを形成
する。さらに、第１のゲート電極２１上にＳｉ酸化膜の
第２の犠牲膜２２を厚さ０．１５μｍ堆積する。
縁膜）２０ｃをアノード電極２０ｂ上にＣＶＤ法により
厚さ０．３μｍ堆積し基板２０を得る。その上にさらに
ＰまたはＢをドープした多結晶Ｓｉからなる第１のゲー
ト電極２１をスパッタ法により厚さ０．１５μｍを形成
する。さらに、第１のゲート電極２１上にＳｉ酸化膜の
第２の犠牲膜２２を厚さ０．１５μｍ堆積する。
【０１２２】次に、フォトリソグラフィにより所定パタ
ーンのレジスト膜（図示せず。）を第２の犠牲膜２２上
に形成する。このレジスト膜をマスクとして、第２の犠
牲膜２２と第１のゲート電極２１とを異方的にエッチン
グし、図９（Ａ）に示すように、凹部２３を有する所定
パターンの第２の犠牲膜２２ａと第１のゲート電極２１
ａとを残す。凹部２３は、ほぼ垂直な側壁を持ち、平面
（上面）形状が直径０．６μｍの円形で、その深さが
０．３μｍ程度とする。
ーンのレジスト膜（図示せず。）を第２の犠牲膜２２上
に形成する。このレジスト膜をマスクとして、第２の犠
牲膜２２と第１のゲート電極２１とを異方的にエッチン
グし、図９（Ａ）に示すように、凹部２３を有する所定
パターンの第２の犠牲膜２２ａと第１のゲート電極２１
ａとを残す。凹部２３は、ほぼ垂直な側壁を持ち、平面
（上面）形状が直径０．６μｍの円形で、その深さが
０．３μｍ程度とする。
【０１２３】このエッチングは、例えば、マグネトロン
ＲＩＥ装置を用いたドライエッチングであり、エッチン
グガスとしてＨＢｒを用い、反応室内圧力を１００ｍＴ
ｏｒｒにして行う。
ＲＩＥ装置を用いたドライエッチングであり、エッチン
グガスとしてＨＢｒを用い、反応室内圧力を１００ｍＴ
ｏｒｒにして行う。
【０１２４】次に、図９（Ｂ）に示すように、常圧ＣＶ
Ｄ法により、Ｓｉ酸化膜を凹部２３の表面上と第２の犠
牲膜２２ａ上に厚さ０．２μｍ堆積して第３の犠牲膜２
４を形成する。成膜の条件は、例えば、Ｏ3 とＴＥＯＳ
を原料ガスとし、基板温度を４００℃にする。
Ｄ法により、Ｓｉ酸化膜を凹部２３の表面上と第２の犠
牲膜２２ａ上に厚さ０．２μｍ堆積して第３の犠牲膜２
４を形成する。成膜の条件は、例えば、Ｏ3 とＴＥＯＳ
を原料ガスとし、基板温度を４００℃にする。
【０１２５】次に、第３の犠牲膜２４を異方性ドライエ
ッチング（エッチバック）して、図９（Ｃ）に示すよう
に、第２の犠牲膜２２ａの側壁上にのみ第３の犠牲膜２
４の一部をサイドスペーサ２４ａとして残す。
ッチング（エッチバック）して、図９（Ｃ）に示すよう
に、第２の犠牲膜２２ａの側壁上にのみ第３の犠牲膜２
４の一部をサイドスペーサ２４ａとして残す。
【０１２６】次に、図１０（Ｄ）に示すように、基板２
０の開口部表面とサイドスペーサ２４ａと第２の犠牲膜
２２ａとの上に、例えばＴｉＮx からなるエミッタ電極
２５を厚さ０．１μｍ（上部平坦面上の厚さ）だけＤＣ
スパッタ装置を用いて堆積する。ＤＣスパッタ装置で
は、ターゲットとしてＴｉを用い、Ｎ2 ＋Ａｒガスを導
入しながら行う。
０の開口部表面とサイドスペーサ２４ａと第２の犠牲膜
２２ａとの上に、例えばＴｉＮx からなるエミッタ電極
２５を厚さ０．１μｍ（上部平坦面上の厚さ）だけＤＣ
スパッタ装置を用いて堆積する。ＤＣスパッタ装置で
は、ターゲットとしてＴｉを用い、Ｎ2 ＋Ａｒガスを導
入しながら行う。
【０１２７】次に、図１０（Ｅ）に示すように、エミッ
タ電極２５を０．０５μｍ程度全面エッチバックして、
凹部２３の底のみで完全に除去し、上部と凹部２３の側
壁上ではエミッタ電極２５ａとして残す。このエッチバ
ックには、異方性ドライエッチングを用いる。例えば、
マグネトロンＲＩＥ装置を用い、エッチングガスとして
Ｃｌ2 を用い、反応室内圧力を１２５ｍＴｏｒｒにして
行う。
タ電極２５を０．０５μｍ程度全面エッチバックして、
凹部２３の底のみで完全に除去し、上部と凹部２３の側
壁上ではエミッタ電極２５ａとして残す。このエッチバ
ックには、異方性ドライエッチングを用いる。例えば、
マグネトロンＲＩＥ装置を用い、エッチングガスとして
Ｃｌ2 を用い、反応室内圧力を１２５ｍＴｏｒｒにして
行う。
【０１２８】次に、図１０（Ｆ）に示すように、常圧Ｃ
ＶＤ法により、Ｓｉ酸化膜からなる第４の犠牲膜（絶縁
膜）２６を基板全面に等方的に厚さ０．１μｍ堆積す
る。成膜の条件は、例えば、Ｏ3 とＴＥＯＳを原料ガス
とし、基板温度を４００℃にする。
ＶＤ法により、Ｓｉ酸化膜からなる第４の犠牲膜（絶縁
膜）２６を基板全面に等方的に厚さ０．１μｍ堆積す
る。成膜の条件は、例えば、Ｏ3 とＴＥＯＳを原料ガス
とし、基板温度を４００℃にする。
【０１２９】次に、図１１（Ｇ）に示すように、第４の
犠牲膜２６の上に、例えばＴｉＮxからなる第２のゲー
ト電極２７を厚さ０．２μｍ反応性スパッタ法で堆積す
る。反応性スパッタは、ＤＣスパッタ装置を用いて、タ
ーゲットとしてＴｉを用い、Ｎ2 ＋Ａｒガスを導入しな
がら行う。
犠牲膜２６の上に、例えばＴｉＮxからなる第２のゲー
ト電極２７を厚さ０．２μｍ反応性スパッタ法で堆積す
る。反応性スパッタは、ＤＣスパッタ装置を用いて、タ
ーゲットとしてＴｉを用い、Ｎ2 ＋Ａｒガスを導入しな
がら行う。
【０１３０】さらに、第２のゲート電極２７の上に通常
のフォトリソグラフィ技術を用いて、レジストマスク
（図示せず。）を形成し、第２のゲート電極として利用
しない部分をエッチングにより除去し、図１１（Ｈ）で
示すようにスリット開口２８と第２のゲート電極２７
ａ、２７ｂを形成する。このエッチングには、異方性ド
ライエッチングを用いる。例えば、マグネトロンＲＩＥ
装置を用い、エッチングガスとしてＣｌ2 を用い、反応
室内圧力を１２５ｍＴｏｒｒにして行う。
のフォトリソグラフィ技術を用いて、レジストマスク
（図示せず。）を形成し、第２のゲート電極として利用
しない部分をエッチングにより除去し、図１１（Ｈ）で
示すようにスリット開口２８と第２のゲート電極２７
ａ、２７ｂを形成する。このエッチングには、異方性ド
ライエッチングを用いる。例えば、マグネトロンＲＩＥ
装置を用い、エッチングガスとしてＣｌ2 を用い、反応
室内圧力を１２５ｍＴｏｒｒにして行う。
【０１３１】次に、スリット開口２８を通じて第１の犠
牲膜２０ｃ、サイドスペーサ２４ａ、第４の犠牲膜２６
の一部を等方的にウエットエッチングして除去し、図１
１（Ｉ）に示すように、第２のゲート電極２７ａ、２７
ｂ、第１のゲート電極２１ａ、エミッタ電極２５ａ及び
アノード電極２０ｂを露出させて、３電極素子が完成す
る。なお、ＳｉＯ2 のエッチングにはＨＦ＋ＮＨ4 Ｆを
用いる。
牲膜２０ｃ、サイドスペーサ２４ａ、第４の犠牲膜２６
の一部を等方的にウエットエッチングして除去し、図１
１（Ｉ）に示すように、第２のゲート電極２７ａ、２７
ｂ、第１のゲート電極２１ａ、エミッタ電極２５ａ及び
アノード電極２０ｂを露出させて、３電極素子が完成す
る。なお、ＳｉＯ2 のエッチングにはＨＦ＋ＮＨ4 Ｆを
用いる。
【０１３２】図１２（Ａ）と、（Ｂ）は、上記第５の実
施例の変形例を示す。図１２（Ａ）の変形例は、最初図
９（Ａ）〜図１１（Ｇ）までの工程と基本的に同一の処
理を行う。この実施例では不要部分の除去のためのスリ
ット開口部をフォトリソグラフイを用いずに設ける。つ
まり、図１１（Ｇ）の工程の後に、第２のゲート電極２
７を全面エッチバック処理により第２のゲート電極２７
の底を抜いて、開口部２９を有する第２のゲート電極２
７ｂを残す。このエッチングには、異方性ドライエッチ
ングを用いる。例えば、マグネトロンＲＩＥ装置を用
い、エッチングガスとしてＣｌ2 を用い、反応室内圧力
を１２５ｍＴｏｒｒにして行う。またこの実施例では第
２の犠牲膜２２ａとしてシリコン窒化膜を用いている。
施例の変形例を示す。図１２（Ａ）の変形例は、最初図
９（Ａ）〜図１１（Ｇ）までの工程と基本的に同一の処
理を行う。この実施例では不要部分の除去のためのスリ
ット開口部をフォトリソグラフイを用いずに設ける。つ
まり、図１１（Ｇ）の工程の後に、第２のゲート電極２
７を全面エッチバック処理により第２のゲート電極２７
の底を抜いて、開口部２９を有する第２のゲート電極２
７ｂを残す。このエッチングには、異方性ドライエッチ
ングを用いる。例えば、マグネトロンＲＩＥ装置を用
い、エッチングガスとしてＣｌ2 を用い、反応室内圧力
を１２５ｍＴｏｒｒにして行う。またこの実施例では第
２の犠牲膜２２ａとしてシリコン窒化膜を用いている。
【０１３３】図１２（Ｂ）の変形例でも、第２の犠牲膜
２２ａとしてシリコン窒化膜を用いる。最初、図９
（Ａ）〜（Ｂ）までの工程と基本的に同一の処理を行
う。サイドスペーサ形成用の第３の犠牲膜２４のエッチ
バック工程で、第２の実施例の図５（Ａ）の工程と同様
に、基板の第１の犠牲膜２０ｃの途中までオーバエッチ
ングを行う。その後は図５（Ｂ）〜図６（Ｉ）の工程と
基本的に同様な処理を続ける。そして、図１２（Ａ）と
同じく、第２のゲート電極２７の底をエッチングにより
開口して、開口部２９を介して、第１の犠牲膜２０ｃ、
サイドスペーサ２４ａ、第４の犠牲膜２６の一部を等方
的にウエットエッチングして除去し、第２のゲート電極
２７ａ、２７ｂ、第１のゲート電極２１ａ、エミッタ電
極２５ａ及びアノード電極２０ｂを露出させて、３電極
素子が完成する。この実施例においても図１２（Ｂ）か
ら明らかなように、エミッタ電極の先端部が先鋭化でき
る。
２２ａとしてシリコン窒化膜を用いる。最初、図９
（Ａ）〜（Ｂ）までの工程と基本的に同一の処理を行
う。サイドスペーサ形成用の第３の犠牲膜２４のエッチ
バック工程で、第２の実施例の図５（Ａ）の工程と同様
に、基板の第１の犠牲膜２０ｃの途中までオーバエッチ
ングを行う。その後は図５（Ｂ）〜図６（Ｉ）の工程と
基本的に同様な処理を続ける。そして、図１２（Ａ）と
同じく、第２のゲート電極２７の底をエッチングにより
開口して、開口部２９を介して、第１の犠牲膜２０ｃ、
サイドスペーサ２４ａ、第４の犠牲膜２６の一部を等方
的にウエットエッチングして除去し、第２のゲート電極
２７ａ、２７ｂ、第１のゲート電極２１ａ、エミッタ電
極２５ａ及びアノード電極２０ｂを露出させて、３電極
素子が完成する。この実施例においても図１２（Ｂ）か
ら明らかなように、エミッタ電極の先端部が先鋭化でき
る。
【０１３４】図１４は、図１１（Ｉ）に示す第５の実施
例の３電極素子の斜視図である。第２のゲート電極２７
ａは、第２のゲート電極２７ｂに接続され支持される。
エミッタ電極２５ａの先端部は、第１のゲート電極２１
ａの開口部の内側に配置し、その先端は円形の孔を有し
て火口形状に形成される。第２のゲート電極２７ａの先
端位置は、エミッタ電極２５ａから少し後退した奥側に
配置される。
例の３電極素子の斜視図である。第２のゲート電極２７
ａは、第２のゲート電極２７ｂに接続され支持される。
エミッタ電極２５ａの先端部は、第１のゲート電極２１
ａの開口部の内側に配置し、その先端は円形の孔を有し
て火口形状に形成される。第２のゲート電極２７ａの先
端位置は、エミッタ電極２５ａから少し後退した奥側に
配置される。
【０１３５】３電極素子は、陰極であるエミッタ電極２
５ａと陽極であるアノード電極２０ｂを有し、第１と第
２のゲート電極２１ａ、２７ａにそれぞれ所定値の電位
を印加することにより、エミッタ電極２５ａからアノー
ド電極２０ｂに向けて電子ビームを収束させて放出させ
ることができる。
５ａと陽極であるアノード電極２０ｂを有し、第１と第
２のゲート電極２１ａ、２７ａにそれぞれ所定値の電位
を印加することにより、エミッタ電極２５ａからアノー
ド電極２０ｂに向けて電子ビームを収束させて放出させ
ることができる。
【０１３６】図１５は、上記の実施例の電界放射型素子
を用いたフラットパネルディスプレイの断面図である。
を用いたフラットパネルディスプレイの断面図である。
【０１３７】電界放射型素子は、上述の第１の実施例に
示した方法により製造された２電極素子である。絶縁体
からなる支持基板４１の上に、ＡｌまたはＣｕ等からな
る配線層４２と多結晶Ｓｉ等からなる抵抗層４３を形成
する。抵抗層４３の上には、火口状の第２のゲート電極
４４と、エミッタ電極４５を多数配列し、電界放射エミ
ッタアレイ（ＦＥＡ）を形成する。第１のゲート電極４
６は、各エミッタ電極４５の先端付近に小さな開口（ゲ
ートホール）を有し、図示しないが開口ごとに独立して
電圧を印加することができる。複数のエミッタ電極４５
も、それぞれ独立して電圧を印加することができる。
示した方法により製造された２電極素子である。絶縁体
からなる支持基板４１の上に、ＡｌまたはＣｕ等からな
る配線層４２と多結晶Ｓｉ等からなる抵抗層４３を形成
する。抵抗層４３の上には、火口状の第２のゲート電極
４４と、エミッタ電極４５を多数配列し、電界放射エミ
ッタアレイ（ＦＥＡ）を形成する。第１のゲート電極４
６は、各エミッタ電極４５の先端付近に小さな開口（ゲ
ートホール）を有し、図示しないが開口ごとに独立して
電圧を印加することができる。複数のエミッタ電極４５
も、それぞれ独立して電圧を印加することができる。
【０１３８】エミッタ電極４５および第１と第２のゲー
ト電極４６、４４を含む電子源に対向して、ガラスまた
は石英等からなる透明基板４７を含む対向基板を配置す
る。対向基板は、透明基板４７の下にＩＴＯ等からなる
透明電極（アノード電極）４８を配置し、さらにその下
に蛍光材４９を配置する。
ト電極４６、４４を含む電子源に対向して、ガラスまた
は石英等からなる透明基板４７を含む対向基板を配置す
る。対向基板は、透明基板４７の下にＩＴＯ等からなる
透明電極（アノード電極）４８を配置し、さらにその下
に蛍光材４９を配置する。
【０１３９】電子源と対向基板とは、透明電極４８とエ
ミッタ電極４５の間の距離が０．１〜５ｍｍ程度に保た
れるように、接着剤を塗布したガラス基板からなるスペ
ーサ５０を介して接合される。接着剤には、例えば低融
点ガラスを用いることができる。
ミッタ電極４５の間の距離が０．１〜５ｍｍ程度に保た
れるように、接着剤を塗布したガラス基板からなるスペ
ーサ５０を介して接合される。接着剤には、例えば低融
点ガラスを用いることができる。
【０１４０】なお、スペーサ５０としてガラス基板を用
いず、エポキシ樹脂等の接着剤中にガラスビーズ等を分
散させてスペーサ５０を構成することもできる。
いず、エポキシ樹脂等の接着剤中にガラスビーズ等を分
散させてスペーサ５０を構成することもできる。
【０１４１】ゲッター材５１は、例えばＴｉ、Ａｌ、Ｍ
ｇ等で形成され、放出ガスがエミッタ電極４５の表面に
再付着するのを防止する。
ｇ等で形成され、放出ガスがエミッタ電極４５の表面に
再付着するのを防止する。
【０１４２】対向基板には、予め排気管５２が形成され
ている。排気管５２を利用して、フラットパネルディス
プレイの内部を１０-5〜１０-9Ｔｏｒｒ程度まで真空排
気した後、バーナー５３等で排気管５２を封止する。そ
の後、アノード電極（透明電極）４８、エミッタ電極４
５、第１と第２ゲート電極４６、４４の配線を行い、フ
ラットパネルディスプレイを完成させる。
ている。排気管５２を利用して、フラットパネルディス
プレイの内部を１０-5〜１０-9Ｔｏｒｒ程度まで真空排
気した後、バーナー５３等で排気管５２を封止する。そ
の後、アノード電極（透明電極）４８、エミッタ電極４
５、第１と第２ゲート電極４６、４４の配線を行い、フ
ラットパネルディスプレイを完成させる。
【０１４３】アノード電極（透明基板）４８は、常に正
電位に保持されている。表示画素は、エミッタ配線とゲ
ート配線とにより２次元的に選択される。つまり、電圧
が印加されたエミッタ配線とゲート配線の交点に配置さ
れる電界放射型素子が選択される。
電位に保持されている。表示画素は、エミッタ配線とゲ
ート配線とにより２次元的に選択される。つまり、電圧
が印加されたエミッタ配線とゲート配線の交点に配置さ
れる電界放射型素子が選択される。
【０１４４】エミッタ電極および第２のゲート電極に
は、それぞれ負電位（又は接地）および正電位が与えら
れ、エミッタ電極からアノード電極に向けて電子が放出
される。電子が蛍光材４９に照射されると、その部分
（画素）が発光する。
は、それぞれ負電位（又は接地）および正電位が与えら
れ、エミッタ電極からアノード電極に向けて電子が放出
される。電子が蛍光材４９に照射されると、その部分
（画素）が発光する。
【０１４５】なお、第１及び第２のゲート電極やエミッ
タ電極には、多結晶Ｓｉや非晶質Ｓｉ等の半導体、ある
いはＷＳｉx やＴｉＳｉx やＭｏＳｉx 等のシリサイド
化合物、ＡｌやＣｕやＷやＭｏやＮｉや、Ｃｒ，Ｈｆ，
ＴｉＮx 等の金属を用いることができる。
タ電極には、多結晶Ｓｉや非晶質Ｓｉ等の半導体、ある
いはＷＳｉx やＴｉＳｉx やＭｏＳｉx 等のシリサイド
化合物、ＡｌやＣｕやＷやＭｏやＮｉや、Ｃｒ，Ｈｆ，
ＴｉＮx 等の金属を用いることができる。
【０１４６】さらに、犠牲膜や絶縁膜あるいはサイドス
ペーサなどには、シリコン窒化膜、シリコン酸化膜、シ
リコン酸化窒化膜などを用いることができる。
ペーサなどには、シリコン窒化膜、シリコン酸化膜、シ
リコン酸化窒化膜などを用いることができる。
【０１４７】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。
【０１４８】
【発明の効果】以上説明したように、本発明によれば、
第１のゲート電極膜を含む表面層に孔を生成し、孔の側
壁にサイドスペーサを形成し、その上にエミッタ電極膜
を形成し、エミッタ電極膜をエッチバックして孔の底を
露出し、さらにその上に犠牲膜（絶縁膜）を介して第２
のゲート電極を形成したことによってエミッタ電極とゲ
ート電極との高さ位置の製造バラツキが少なく、エミッ
タ電極に対する第１及び第２ゲート電極の高さ方向の制
御がし易い。従って、歩留りがよく、設計の自由度が大
きく、最適化がし易い。
第１のゲート電極膜を含む表面層に孔を生成し、孔の側
壁にサイドスペーサを形成し、その上にエミッタ電極膜
を形成し、エミッタ電極膜をエッチバックして孔の底を
露出し、さらにその上に犠牲膜（絶縁膜）を介して第２
のゲート電極を形成したことによってエミッタ電極とゲ
ート電極との高さ位置の製造バラツキが少なく、エミッ
タ電極に対する第１及び第２ゲート電極の高さ方向の制
御がし易い。従って、歩留りがよく、設計の自由度が大
きく、最適化がし易い。
【０１４９】また、本発明の実施例によれば、エミッタ
電極の先端部の先鋭化が容易におこなえて単位面積当た
りの電流量を増加できる。
電極の先端部の先鋭化が容易におこなえて単位面積当た
りの電流量を増加できる。
【０１５０】また、エミッタ電極−第２ゲート電極間の
犠牲膜あるいは絶縁膜に熱ＣＶＤよりもカバレッジの悪
いスパッタあるいは蒸着を用いれば、エミッタ電極−第
２ゲート電極間の容量を下げ、絶縁耐圧を大きくするこ
とができる。また、エミッタ電極の成膜においてカバレ
ッジの悪いスパッタや蒸着を用いれば、エミッタ先端の
先鋭度をより鋭くして、エミッタの配線抵抗を下げられ
る。
犠牲膜あるいは絶縁膜に熱ＣＶＤよりもカバレッジの悪
いスパッタあるいは蒸着を用いれば、エミッタ電極−第
２ゲート電極間の容量を下げ、絶縁耐圧を大きくするこ
とができる。また、エミッタ電極の成膜においてカバレ
ッジの悪いスパッタや蒸着を用いれば、エミッタ先端の
先鋭度をより鋭くして、エミッタの配線抵抗を下げられ
る。
【０１５１】本発明の実施例においては、高価なフォト
プロセスが少ないために、製造のコストダウンが可能で
ある。またスループット、歩留りが高い。具体的には、
１回のフォトプロセスで、第１のゲートが加工され、エ
ッチバックでエミッタ電極、第２のゲート電極の加工が
できる。
プロセスが少ないために、製造のコストダウンが可能で
ある。またスループット、歩留りが高い。具体的には、
１回のフォトプロセスで、第１のゲートが加工され、エ
ッチバックでエミッタ電極、第２のゲート電極の加工が
できる。
【図１】 図１（Ａ）〜（Ｃ）は、本発明の第１の実施
例による２電極素子の電界放射型素子の製造工程を示す
図である。
例による２電極素子の電界放射型素子の製造工程を示す
図である。
【図２】 図２（Ｄ）〜（Ｆ）は、図１（Ｃ）に続く電
界放射型素子の製造工程を示す図である。
界放射型素子の製造工程を示す図である。
【図３】 図３（Ｇ）〜（Ｉ）は、図２（Ｆ）に続く電
界放射型素子の製造工程を示す図である。
界放射型素子の製造工程を示す図である。
【図４】 図４（Ａ）、（Ｂ）は、第１の実施例の変形
例であり、第１の実施例による電界放射型素子を支持基
板で補強する方法を示す図である。
例であり、第１の実施例による電界放射型素子を支持基
板で補強する方法を示す図である。
【図５】 図５（Ａ）〜（Ｃ）は、本発明の第２の実施
例による電界放射型素子（３電極素子）の製造工程を示
す図である。
例による電界放射型素子（３電極素子）の製造工程を示
す図である。
【図６】 図６（Ｄ）〜（Ｆ）は、図５（Ｃ）に続く電
界放射型素子の製造工程を示す図である。
界放射型素子の製造工程を示す図である。
【図７】 図７（Ａ）〜（Ｃ）は、本発明の第３の実施
例による電界放射型素子の製造工程を示す図である。
例による電界放射型素子の製造工程を示す図である。
【図８】 図８（Ａ）〜（Ｃ）は、本発明の第４の実施
例による電界放射型素子の製造工程を示す図である。
例による電界放射型素子の製造工程を示す図である。
【図９】 図９（Ａ）〜（Ｃ）は、本発明の第５の実施
例による電界放射型素子（３電極素子）の製造工程を示
す図である。
例による電界放射型素子（３電極素子）の製造工程を示
す図である。
【図１０】 図１０（Ｄ）〜（Ｆ）は、図９（Ｃ）に続
く電界放射型素子の製造工程を示す図である。
く電界放射型素子の製造工程を示す図である。
【図１１】 図１３（Ｇ）〜（Ｉ）は、図１０（Ｆ）に
続く電界放射型素子の製造工程を示す図である。
続く電界放射型素子の製造工程を示す図である。
【図１２】 図１２（Ａ），（Ｂ）は、第５の実施例に
よる電界放射型素子の変形例を示す図である。
よる電界放射型素子の変形例を示す図である。
【図１３】 図１３は、本発明の実施例のエッチング工
程のシミュレーションのグラフである。
程のシミュレーションのグラフである。
【図１４】 図１４は、本発明の実施例による電界放射
型素子の斜視図である。
型素子の斜視図である。
【図１５】 図１５は、電界放射型素子を用いたフラッ
トパネルディスプレイの断面図である。
トパネルディスプレイの断面図である。
【図１６】 図１６は、従来の技術による電界放射型素
子の断面図である。
子の断面図である。
【図１７】 図１７（Ａ）〜（Ｃ）は、本発明の第３の
実施例の変形による電界放射型素子の製造工程を示す図
である。
実施例の変形による電界放射型素子の製造工程を示す図
である。
【図１８】 図１８（Ａ）〜（Ｃ）は、図１７（Ｃ）に
続く電界放射型素子の製造工程を示す図である。
続く電界放射型素子の製造工程を示す図である。
【図１９】 図１９（Ａ）〜（Ｃ）は、本発明の第３の
実施例の他の変形による電界放射型素子の製造工程を示
す図である。
実施例の他の変形による電界放射型素子の製造工程を示
す図である。
【図２０】 図２０（Ａ）〜（Ｃ）は、図１９（Ｃ）に
続く電界放射型素子の製造工程を示す図である。
続く電界放射型素子の製造工程を示す図である。
【図２１】 図２１（Ａ）は、図７（Ｃ）に示す電界放
射型素子の基板断面図であり、図２１（Ｂ）はエミッタ
電極の先端部の拡大図である。
射型素子の基板断面図であり、図２１（Ｂ）はエミッタ
電極の先端部の拡大図である。
【図２２】 図２２（Ａ）は、図２０（Ｃ）に示す電界
放射型素子の基板断面図であり、図２２（Ｂ）は、エミ
ッタ電極の先端部の拡大図である。
放射型素子の基板断面図であり、図２２（Ｂ）は、エミ
ッタ電極の先端部の拡大図である。
【図２３】 コリメータによる斜めスパッタ法を説明す
るための図である。
るための図である。
【図２４】 コリメータによる斜めスパッタ法の詳細を
説明するための図である。
説明するための図である。
【図２５】 斜め蒸着法を説明するための図である。
【図２６】 図２６（Ａ）及び（Ｂ）は、斜め蒸着法の
詳細を説明するための図である。
詳細を説明するための図である。
【図２７】 図２７（Ａ）及び（Ｂ）は、本発明の第３
の実施例の他の変形による電界放射型素子の製造工程を
示す図である。
の実施例の他の変形による電界放射型素子の製造工程を
示す図である。
【図２８】 図２８（Ａ）及び（Ｂ）は、シャドウイン
グ効果を説明するための図である。
グ効果を説明するための図である。
１０ 基板、 １１，１１ａ 第１のゲート電極、
１２，１２ａ 第１の絶縁膜 １３ 凹部、 １
４ 第１の犠牲膜、 １４ａ サイドスペーサ、
１５、１５ａ、１５ｂ エミッタ電極、 １６ 第２
の犠牲膜 １７ 第２のゲート電極、 １８ 平坦
化膜、 １８ｐ 接着材 １９ 支持基板、 ２
０ 基板、 ２０ａ 出発基板、 ２０ｂ アノー
ド電極、２０ｃ 第１の犠牲膜、 ２１，２１ａ 第
１のゲート電極、 ２２，２２ａ 第２の犠牲膜、
２３ 凹部、 ２４ａ サイドスペーサ、 ２
５，２５ａ，２５ｄ エミッタ電極、 ２６ 第４の
犠牲膜、 ２７，２７ａ，２７ｂ 第２のゲート電
極、 ２８ スリット開口、 ２９ 開口、３０
シリコン酸化膜、 ３１ 多結晶シリコン膜、 ３
２ シリコン窒化膜、 ３３ シリコン酸化膜、
３４ 凹部、 ３５ サイドスペーサ、４１ 支持基
板、 ４２ 配線層、 ４３ 抵抗層、 ４４
第２のゲート電極、 ４５ エミッタ電極、 ４６
第１のゲート電極、 ４７透明基板、 ４８ 透
明電極、 ４９ 蛍光材、 ５０ スペーサ、５１
ゲッター材、 ５２ 排気管、 ５３ バーナ、
１００ ポストゲート、 １０１ エミッタ電
極、 １０２ 第２のゲート電極、 １０３，１０
４ 絶縁膜、 ２００ スパッタ粒子、 ２０１
コリメータ、２０２ 基板、 ２０３ 基板ホルダ、
２０４ 回転軸、 ２０５プラネタリ、 ２０
６ 蒸発源、 ２０７ ボート
１２，１２ａ 第１の絶縁膜 １３ 凹部、 １
４ 第１の犠牲膜、 １４ａ サイドスペーサ、
１５、１５ａ、１５ｂ エミッタ電極、 １６ 第２
の犠牲膜 １７ 第２のゲート電極、 １８ 平坦
化膜、 １８ｐ 接着材 １９ 支持基板、 ２
０ 基板、 ２０ａ 出発基板、 ２０ｂ アノー
ド電極、２０ｃ 第１の犠牲膜、 ２１，２１ａ 第
１のゲート電極、 ２２，２２ａ 第２の犠牲膜、
２３ 凹部、 ２４ａ サイドスペーサ、 ２
５，２５ａ，２５ｄ エミッタ電極、 ２６ 第４の
犠牲膜、 ２７，２７ａ，２７ｂ 第２のゲート電
極、 ２８ スリット開口、 ２９ 開口、３０
シリコン酸化膜、 ３１ 多結晶シリコン膜、 ３
２ シリコン窒化膜、 ３３ シリコン酸化膜、
３４ 凹部、 ３５ サイドスペーサ、４１ 支持基
板、 ４２ 配線層、 ４３ 抵抗層、 ４４
第２のゲート電極、 ４５ エミッタ電極、 ４６
第１のゲート電極、 ４７透明基板、 ４８ 透
明電極、 ４９ 蛍光材、 ５０ スペーサ、５１
ゲッター材、 ５２ 排気管、 ５３ バーナ、
１００ ポストゲート、 １０１ エミッタ電
極、 １０２ 第２のゲート電極、 １０３，１０
４ 絶縁膜、 ２００ スパッタ粒子、 ２０１
コリメータ、２０２ 基板、 ２０３ 基板ホルダ、
２０４ 回転軸、 ２０５プラネタリ、 ２０
６ 蒸発源、 ２０７ ボート
【手続補正書】
【提出日】平成１１年１１月５日（１９９９．１１．
５）
５）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正内容】
【００１３】
【課題を解決するための手段】基板上に導電材の第１の
ゲート膜を含む表面層を形成し、該表面層の一部を除去
して前記表面層に孔を形成するとともに前記孔の側壁に
第１の犠牲膜の材料からなるサイドスペーサを形成す
る。前記孔の底部に平坦面が形成されるように前記表面
層と前記サイドスペーサの上に導電材のエミッタ膜を形
成し、さらに前記エミッタ膜をエッチバックして前記孔
の底部のエミッタ膜を除去して前記基板面を露出させ
る。そして、前記エミッタ膜と前記基板の露出面の上に
第２の犠牲膜を形成し、前記第２の犠牲膜上の全面に導
電材の第２のゲート膜を形成してから、前記基板と前記
第２の犠牲膜の少なくとも一部を含む不要部分を除去す
ることにより前記エミッタ膜と前記第１と第２のゲート
膜とを露出させる。
ゲート膜を含む表面層を形成し、該表面層の一部を除去
して前記表面層に孔を形成するとともに前記孔の側壁に
第１の犠牲膜の材料からなるサイドスペーサを形成す
る。前記孔の底部に平坦面が形成されるように前記表面
層と前記サイドスペーサの上に導電材のエミッタ膜を形
成し、さらに前記エミッタ膜をエッチバックして前記孔
の底部のエミッタ膜を除去して前記基板面を露出させ
る。そして、前記エミッタ膜と前記基板の露出面の上に
第２の犠牲膜を形成し、前記第２の犠牲膜上の全面に導
電材の第２のゲート膜を形成してから、前記基板と前記
第２の犠牲膜の少なくとも一部を含む不要部分を除去す
ることにより前記エミッタ膜と前記第１と第２のゲート
膜とを露出させる。
Claims (5)
- 【請求項１】 （ａ）基板上に導電材の第１のゲート膜
を含む表面層を形成する工程と、 （ｂ） 該表面層の一部を除去して前記表面層に孔を形
成する工程と、 （ｃ）前記孔の側壁に第１の犠牲膜の材料からなるサイ
ドスペーサを形成する工程と、 （ｄ）前記孔の底部に平坦面が形成されるように前記表
面層と前記サイドスペーサの上に導電材のエミッタ膜を
形成する工程と、 （ｅ）前記エミッタ膜をエッチバックし、前記孔の底部
の第１のゲート膜を除去して前記基板面を露出させる工
程と、 （ｆ）前記エミッタ膜と前記基板の露出面の上に第２の
犠牲膜を形成する工程と、 （ｇ）前記第２の犠牲膜上の全面に導電材の第２のゲー
ト膜を形成する工程と、 （ｈ）前記基板と前記第２の犠牲膜の少なくとも一部を
含む不要部分を除去することにより前記エミッタ膜と前
記第１と第２のゲート膜とを露出させる工程とを含む電
界放射型素子の製造方法。 - 【請求項２】 前記工程（ｃ）は、前記表面層上に第１
の犠牲膜を等方的に形成し、前記第１の犠牲膜と前記表
面層を異方的にエッチバックすることにより前記サイド
スペーサを前記孔の側壁に形成すると共に底部の角に丸
みを有する孔を前記表面層に形成することを特徴とする
請求項１に記載の電界放射型素子の製造方法。 - 【請求項３】 前記工程（ｆ）の後、前記工程（ｇ）の
前に、 （ｉ）前記第２の犠牲膜を全面エッチバックして前記孔
の底部の前記第２の犠牲膜と前記エミッタ膜とを除去し
て前記基板を露出する工程を含むことを特徴とする請求
項２記載の電界放射型素子の製造方法。 - 【請求項４】 前記工程（ｂ）において、前記第２の犠
牲膜を熱ＣＶＤよりもステップカバレッジが悪い処理方
法により前記エミッタ膜と前記基板の露出面に形成する
ことを特徴とする請求項１〜３のいずれかに記載の電界
放射型素子の製造方法。 - 【請求項５】 前記基板はアノード電極となる導電層を
有し、前記工程（ｈ）は前記エミッタ膜と前記第１と第
２のゲート膜及び前記アノード電極表面を露出させる工
程である請求項１記載の電界放射型素子の製造方法。
Priority Applications (2)
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|---|---|---|---|
| JP35484998A JP2000182511A (ja) | 1998-12-14 | 1998-12-14 | 電界放射型素子の製造方法 |
| US09/460,364 US6313043B1 (en) | 1998-12-14 | 1999-12-13 | Manufacture of field emission element |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35484998A JP2000182511A (ja) | 1998-12-14 | 1998-12-14 | 電界放射型素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000182511A true JP2000182511A (ja) | 2000-06-30 |
Family
ID=18440332
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35484998A Withdrawn JP2000182511A (ja) | 1998-12-14 | 1998-12-14 | 電界放射型素子の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6313043B1 (ja) |
| JP (1) | JP2000182511A (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6956263B1 (en) | 1999-12-28 | 2005-10-18 | Intel Corporation | Field effect transistor structure with self-aligned raised source/drain extensions |
| JP3654236B2 (ja) * | 2001-11-07 | 2005-06-02 | 株式会社日立製作所 | 電極デバイスの製造方法 |
| US6809033B1 (en) * | 2001-11-07 | 2004-10-26 | Fasl, Llc | Innovative method of hard mask removal |
| US6703252B2 (en) * | 2002-01-31 | 2004-03-09 | Hewlett-Packard Development Company, L.P. | Method of manufacturing an emitter |
| US6835947B2 (en) * | 2002-01-31 | 2004-12-28 | Hewlett-Packard Development Company, L.P. | Emitter and method of making |
| US6852554B2 (en) | 2002-02-27 | 2005-02-08 | Hewlett-Packard Development Company, L.P. | Emission layer formed by rapid thermal formation process |
| US6787792B2 (en) * | 2002-04-18 | 2004-09-07 | Hewlett-Packard Development Company, L.P. | Emitter with filled zeolite emission layer |
| US7170223B2 (en) | 2002-07-17 | 2007-01-30 | Hewlett-Packard Development Company, L.P. | Emitter with dielectric layer having implanted conducting centers |
| US7710014B2 (en) * | 2005-03-31 | 2010-05-04 | Samsung Sdi Co., Ltd. | Electron emission device, electron emission display device using the same and method of manufacturing the same |
| ITMI20052343A1 (it) * | 2005-12-06 | 2007-06-07 | Getters Spa | Processo per la produzione di dispositivi micromeccanici contenenti un materiale getter e dispositivi cosi'prodotti |
| US11195768B2 (en) * | 2016-06-03 | 2021-12-07 | Dai Nippon Printing Co., Ltd. | Through electrode substrate, manufacturing method thereof and mounting substrate |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4962414A (en) * | 1988-02-11 | 1990-10-09 | Sgs-Thomson Microelectronics, Inc. | Method for forming a contact VIA |
| US5334908A (en) * | 1990-07-18 | 1994-08-02 | International Business Machines Corporation | Structures and processes for fabricating field emission cathode tips using secondary cusp |
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