JP2021513089A - 画素配列構造及びその表示方法と製造方法、並びに表示基板 - Google Patents

画素配列構造及びその表示方法と製造方法、並びに表示基板 Download PDF

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Abstract

【課題】画素配列構造及びその表示方法と製造方法、並びに表示基板を提供する。
【解決手段】該画素配列構造は、複数の最小重複領域（１００）に分布される複数の第１色サブ画素ブロック（１１１）、複数の第２色サブ画素ブロック（１１２）、及び複数の第３色サブ画素ブロック（１１３）を含む。最小重複領域（１００）は、矩形形状に形成され、かつ、第１色サブ画素ブロック（１１１）、第２色サブ画素ブロック（１１２）、及び第３色サブ画素ブロック（１１３）が含まれる第１仮想矩形（１１０）を含む。 第１仮想矩形（１１０）における任意の一辺は、行方向又は列方向である第１方向とのなす角度がゼロでない。 第１仮想矩形（１１０）は、互いに垂直する第１辺（１１０１）と第２辺（１１０２）を含み、第１辺（１１０１）の垂直二等分線（１１０５）に第１色サブ画素ブロック（１１１）が位置し、第１辺（１１０１）の垂直二等分線（１１０５）の両側に第２、第３色サブ画素ブロック（１１２，１１３）が分布され、第２、第３色サブ画素ブロック（１１２，１１３）と第１辺（１１０１）との間の距離がいずれも第１色サブ画素ブロック（１１１）と第１辺（１１０１）との間の距離よりも小さい。該画素配列構造によれば、画面のエッジにカラー辺が発生することが回避される。
【選択図】図１

Description

関連出願の相互参照
本願は、２０１８年２月９日に出願された中国特許出願第２０１８１０１３６３３５.４号の優先権を主張し、ここで上記中国特許出願の開示全体が本願の一部として援用される。
本開示の実施例は、画素配列構造及びその表示方法と製造方法、並びに表示基板に関する。
近年、比較的に幅広く応用される表示装置は、主に液晶表示（Ｌｉｇｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ、ＬＣＤ）装置や有機発光ダイオード（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ−Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ、ＯＬＥＤ）表示装置などを含む。液晶表示装置は、制御が簡単で、消費電力が低く、輻射がないなどのメリットを有するので、ディスプレイ、テレビ、携帯電話、コンピュータ、ノートパソコンなどのデバイスに幅広く応用される。有機発光ダイオード表示装置は、大可視角度、軽量・薄型、高応答速度や高発光輝度などのメリットを有するとともに、カラー表示及び大画面表示が図れやすく、ソフト表示が図れやすいので、幅広い応用が期待されている。
表示装置において、表示パネルの画素配列構造は、一般的に、重複に配列される画素ユニットを複数含む。画素ユニットのそれぞれは、一般的に、順に配列される赤のサブ画素ブロックＲ、緑のサブ画素ブロックＧ及び青のサブ画素ブロックＢを含む。異なる色の表示が必要である場合に、３つのサブ画素ブロックがそれぞれ異なる輝度で発光するが、サブ画素ブロックのサイズが非常に小さいため、表示すべき色として視覚的に混合される。
本開示の少なくとも一実施例は、複数の最小重複領域に分布される複数の第１色サブ画素ブロック、複数の第２色サブ画素ブロック、及び複数の第３色サブ画素ブロックを含む画素配列構造であって、前記最小重複領域の各々は、矩形形状に形成されかつ４つの仮想矩形を含み、前記４つの仮想矩形が第１仮想矩形を含み、１つの前記第１仮想矩形が１つの第１色サブ画素ブロック、１つの第２色サブ画素ブロック、及び１つの第３色サブ画素ブロックを含んでおり、前記第１仮想矩形における任意の一辺は、行方向又は列方向である第１方向とのなす角度がゼロでなく、前記第１仮想矩形は、互いに垂直する第１辺と第２辺を含み、前記第１辺の垂直二等分線に前記第１色サブ画素ブロックが位置し、前記第１辺の垂直二等分線の両側に前記第２色サブ画素ブロック及び前記第３色サブ画素ブロックが分布され、前記第２色サブ画素ブロック又は前記第３色サブ画素ブロックと、前記第１辺との間の距離がいずれも、前記第１色サブ画素ブロックと前記第１辺との間の距離よりも小さい画素配列構造を提供する。
例えば、本開示の一実施例に係る画素配列構造において、前記第１仮想矩形における任意の一辺と前記第１方向とのなす角は、１０°〜５０°である。
例えば、本開示の一実施例に係る画素配列構造において、前記第１色サブ画素ブロックの中心が前記第１辺の垂直二等分線に位置し、前記第２色サブ画素ブロック及び前記第３色サブ画素ブロックが前記第１辺の垂直二等分線の両側に分布され、前記第２色サブ画素ブロックの中心又は前記第３色サブ画素ブロックの中心と前記第１辺との間の距離がいずれも前記第１色サブ画素ブロックの中心と前記第１辺との間の距離よりも小さい。
例えば、本開示の一実施例に係る画素配列構造において、前記４つの仮想矩形は、第２仮想矩形、第３仮想矩形、及び第４仮想矩形をさらに含み、前記第１仮想矩形、前記第２仮想矩形、前記第３仮想矩形及び前記第４仮想矩形が、一辺を共有するように２×２のマトリクスを形成して前記最小重複領域を構成しており、前記第２仮想矩形は、前記第１仮想矩形と前記第１辺を共有するとともに、前記第１仮想矩形に対して前記第１辺に関して鏡像対称になり、前記第１仮想矩形は、その対角線に沿って前記対角線の長さだけ並進すると、前記第２仮想矩形に隣接する前記第３仮想矩形と重なり、前記第３仮想矩形は、前記第１辺と同一の直線上に位置する第３辺を含んでおり、前記第４仮想矩形は、前記第３仮想矩形と前記第３辺を共有するとともに、前記第３仮想矩形に対して前記第３辺に関して鏡像対称になる。
例えば、本開示の一実施例に係る画素配列構造において、前記第１色サブ画素ブロックは緑のサブ画素ブロックであり、前記第２色サブ画素ブロックは赤のサブ画素ブロックであり、前記第３色サブ画素ブロックは青のサブ画素ブロックである。
例えば、本開示の一実施例に係る画素配列構造において、前記第１色サブ画素ブロックの形状は、底角が直角である対称の五角形であって、前記第１辺の垂直二等分線に関して対称になり、底辺が前記第１辺に平行し、かつこの底辺が前記第１辺に垂直な方向において頂点よりも前記第１辺から離れる五角形になる。
例えば、本開示の一実施例に係る画素配列構造において、前記第２色サブ画素ブロック及び／又は前記第３色サブ画素ブロックの形状は、底角が直角である対称の五角形であって、底辺が前記第１辺に平行し又は前記第１辺に位置し、かつこの底辺が前記第１辺に垂直な方向において頂点よりも前記第１辺に近い五角形になる。
例えば、本開示の一実施例に係る画素配列構造において、前記第２色サブ画素ブロックと前記第３色サブ画素ブロックとの両方の形状は、いずれも、底角が直角である五角形であって、底辺が前記第１辺に平行し又は前記第１辺に位置し、かつこの底辺が前記第１辺に垂直な方向において頂点よりも前記第１辺に近くなるとともに、頂点を通過する第１斜辺及び第２斜辺を含む五角形になっており、前記第１斜辺は、同じ仮想矩形内に位置する前記第１色サブ画素ブロックに対向して設置され、前記第２斜辺よりも長さが大きい。
例えば、本開示の一実施例に係る画素配列構造において、第１色サブ画素ブロックの形状は、底角が直角である対称の五角形であって、前記第１辺の垂直二等分線に関して対称になり、底辺が前記第１辺に平行し、かつこの底辺が前記第１辺に垂直な方向において頂点よりも前記第１辺から離れるとともに、頂点を通過する等長の第３斜辺及び第４斜辺を含む五角形になっており、前記第１色サブ画素ブロックの第３斜辺は、同じ仮想矩形内に位置する前記第２色サブ画素ブロックの第１斜辺に対して平行に、第１距離で間隔で配置され、前記第１色サブ画素ブロックの第４斜辺は、同じ仮想矩形内に位置する前記第３色サブ画素ブロックの第１斜辺に対して平行に、第２距離である間隔で配置される。
例えば、本開示の一実施例に係る画素配列構造において、前記第１仮想矩形及び前記第２仮想矩形において、前記第２色サブ画素ブロックが前記第３色サブ画素ブロックよりも前記最小重複領域の中心から離れ、前記第３仮想矩形及び前記第４仮想矩形において、前記第３色サブ画素ブロックが前記第２色サブ画素ブロックよりも前記最小重複領域の中心から離れており、前記第１仮想矩形における前記第３色サブ画素ブロックと前記第４仮想矩形における前記第２色サブ画素ブロックとが隣接し、前記第２仮想矩形における前記第３色サブ画素ブロックと前記第３仮想矩形における前記第２色サブ画素ブロックとが隣接し、前記第１仮想矩形における前記第３色サブ画素ブロックの前記第２斜辺が、前記第４仮想矩形における前記第２色サブ画素ブロックの前記第２斜辺に対して平行に、第３距離である間隔で配置され、前記第２仮想矩形における前記第３色サブ画素ブロックの前記第２斜辺が、前記第３仮想矩形における前記第２色サブ画素ブロックの前記第２斜辺に対して平行に、第４距離である間隔で配置される。
例えば、本開示の一実施例に係る画素配列構造において、前記第１距離、前記第２距離、前記第３距離及び前記第４距離は、すべて同じである。
例えば、本開示の一実施例に係る画素配列構造において、前記第２色サブ画素ブロックと前記第３色サブ画素ブロックとの両方の形状は、いずれも、直角台形であって、底辺が前記第１辺に垂直し、直角辺と前記第１辺との間の距離が斜辺と前記第１辺との間の距離よりも小さい直角台形になる。
例えば、本開示の一実施例に係る画素配列構造において、前記第１色サブ画素ブロックの形状は、底角が直角である対称の五角形であって、前記第１辺の垂直二等分線に関して対称になり、底辺が前記第１辺に平行し、かつこの底辺が前記第１辺に垂直な方向において頂点よりも前記第１辺から離れるとともに、頂点を通過する等長の第３斜辺及び第４斜辺を含む五角形になっており、前記第１色サブ画素ブロックの第３斜辺は、同じ仮想矩形内に位置する前記第２色サブ画素ブロックの斜辺に対して平行に、第５距離である間隔で配置され、前記第１色サブ画素ブロックの第４斜辺は、同じ仮想矩形内に位置する前記第３色サブ画素ブロックの斜辺に対して平行に、第６距離である間隔で配置される。
例えば、本開示の一実施例に係る画素配列構造において、前記第１仮想矩形及び前記第２仮想矩形において、前記第３色サブ画素ブロックが前記第２色サブ画素ブロックよりも前記最小重複領域の中心に近く、前記第３仮想矩形及び前記第４仮想矩形において、前記第２色サブ画素ブロックが前記第３色サブ画素ブロックよりも前記最小重複領域の中心に近くなり、前記第１仮想矩形における前記第３色サブ画素ブロックと前記第４仮想矩形における前記第２色サブ画素ブロックとが隣接し、前記第２仮想矩形における前記第３色サブ画素ブロックと前記第３仮想矩形における前記第２色サブ画素ブロックとが隣接しており、前記第１仮想矩形における前記第３色サブ画素ブロックの鋭角部と、前記第４仮想矩形における前記第２色サブ画素ブロックの鋭角部との間の距離が第７距離であり、前記第２仮想矩形における前記第３色サブ画素ブロックの鋭角部と、前記第３仮想矩形における前記第２色サブ画素ブロックの鋭角部との間の距離が第８距離である。
例えば、本開示の一実施例に係る画素配列構造において、前記第５距離、前記第６距離、前記第７距離及び前記第８距離は、すべて同じである。
例えば、本開示の一実施例に係る画素配列構造において、前記第１色サブ画素ブロックの中心と前記第１辺との間の距離は、前記第２辺の長さの半分以上で、かつ前記第２辺の長さの３/４以下である。
例えば、本開示の一実施例に係る画素配列構造において、同じ前記最小重複領域において、前記第３仮想矩形における第１色サブ画素ブロックと前記第４仮想矩形における第１色サブ画素ブロックの中心との間の距離は、前記第２辺の長さの半分以上で、かつ前記第２辺の長さ以下である。
例えば、本開示の一実施例に係る画素配列構造において、同じ前記最小重複領域において、前記第１仮想矩形の第２色サブ画素ブロックと前記第２仮想矩形の第２色サブ画素ブロックとは、同一のサブ画素に統合されて、全体として共同で表示しており、前記第１辺に垂直な方向において隣接する２つの前記最小重複領域には、第１最小重複領域と第２最小重複領域とが含まれ、前記第１最小重複領域の第４仮想矩形と前記第２最小重複領域の第３仮想矩形とが隣接し、前記第１最小重複領域の第４仮想矩形の第２色サブ画素ブロックと前記第２最小重複領域の第３仮想矩形の第２色サブ画素ブロックとが同一のサブ画素に統合されて、全体として共同で表示する。
例えば、本開示の一実施例に係る画素配列構造において、同じ前記最小重複領域において、前記第１仮想矩形の第３色サブ画素ブロックと前記第２仮想矩形の第３色サブ画素ブロックが同一のサブ画素に統合されて、全体として共同で表示しており、前記第１辺に垂直な方向において隣接する２つの前記最小重複領域には、第１最小重複領域と第２最小重複領域とが含まれ、前記第１最小重複領域の第４仮想矩形と前記第２最小重複領域の第３仮想矩形とが隣接し、前記第１最小重複領域の第４仮想矩形の第３色サブ画素ブロックと前記第２最小重複領域の第３仮想矩形の第３色サブ画素ブロックが同一のサブ画素に統合されて、全体として共同で表示する。
例えば、本開示の一実施例に係る画素配列構造において、前記画素配列構造は、１つの矩形配列領域を構成しており、前記矩形配列領域の任意の一辺と前記第１仮想矩形の任意の一辺とのなす角は、４５°である。
例えば、本開示の一実施例に係る画素配列構造において、前記第１方向は、前記画素配列構造を駆動する駆動線の延伸方向に対して、平行に、又は互いに垂直になる。
本開示の少なくとも一実施例は、複数の最小重複領域に分布される複数の第１色サブ画素ブロック、複数の第２色サブ画素ブロック、及び複数の第３色サブ画素ブロックを含む画素配列構造であって、前記最小重複領域の各々は、矩形形状に形成されかつ４つの仮想矩形を含み、前記４つの仮想矩形が第１仮想矩形を含み、１つの前記第１仮想矩形が１つの第１色サブ画素ブロック、１つの第２色サブ画素ブロック、及び１つの第３色サブ画素ブロックを含んでおり、前記画素配列構造は、１つの矩形配列領域を構成し、前記第１仮想矩形の任意の一辺と前記矩形配列領域の任意の一辺とのなす角がゼロでなく、前記第１仮想矩形は、互いに垂直な第１辺と第２辺とを含み、前記第１辺の垂直二等分線に前記第１色サブ画素ブロックの中心が位置し、前記第１辺の垂直二等分線の両側に前記第２色サブ画素ブロック及び前記第３色サブ画素ブロックが分布され、前記第２色サブ画素ブロックの中心又は前記第３色サブ画素ブロックの中心と、前記第１辺との間の距離がいずれも前記第１色サブ画素ブロックの中心と前記第１辺との間の距離よりも小さい画素配列構造をさらに提供する。
本開示の少なくとも一実施例は、ベース基板と、前記ベース基板上に設置される複数の画素と、を含み、前記複数の画素には、本開示の実施例のいずれかに記載の画素配列構造が用いられる表示基板をさらに提供する。
例えば、本開示の一実施例に係る表示基板において、前記４つの仮想矩形は、第２仮想矩形、第３仮想矩形、及び第４仮想矩形をさらに含み、前記第１仮想矩形、前記第２仮想矩形、前記第３仮想矩形及び前記第４仮想矩形が、一辺を共有するように２×２のマトリクスを形成して前記最小重複領域を構成しており、前記第２仮想矩形は、前記第１仮想矩形と前記第１辺を共有するとともに、前記第１仮想矩形に対して前記第１辺に関して鏡像対称になり、前記第１仮想矩形は、その対角線に沿って前記対角線の長さだけ並進すると、前記第２仮想矩形に隣接する前記第３仮想矩形と重なり、前記第３仮想矩形は、前記第１辺と同一の直線上に位置する第３辺を含んでおり、前記第４仮想矩形は、前記第３仮想矩形と前記第３辺を共有するとともに、前記第３仮想矩形に対して前記第３辺に関して鏡像対称になり、前記第１色サブ画素ブロックは、第１色画素電極と、前記第１色画素電極上に設置される第１色発光層とを含み、前記第２色サブ画素ブロックは、第２色画素電極と、前記第２色画素電極上に設置される第２色発光層とを含み、前記第３色サブ画素ブロックは、第３色画素電極と、前記第３色画素電極上に設置される第３色発光層とを含み、前記第１色画素電極は、前記第１色発光層を発光駆動するように配置され、前記第２色画素電極は、前記第２色発光層を発光駆動するように配置され、前記第３色画素電極は、前記第３色発光層を発光駆動するように配置される。
例えば、本開示の一実施例に係る表示基板において、同じ前記最小重複領域において、前記第３仮想矩形の第１色サブ画素ブロックの第１色発光層と前記第４仮想矩形の第１色サブ画素ブロックの第１色発光層とは、同一の単色のパターン領域を共用することにより形成され、前記第１辺に垂直な方向において隣接する２つの前記最小重複領域には、第１最小重複領域と第２最小重複領域とが含まれ、前記第１最小重複領域の第１仮想矩形の第１色サブ画素ブロックの第１色発光層と、前記第２最小重複領域の前記第２仮想矩形の第１色サブ画素ブロックの第１色発光層とが、同一の単色のパターン領域を共用することにより形成される。
例えば、本開示の一実施例に係る表示基板において、同じ前記最小重複領域において、同一の単色のパターン領域を共用することにより形成された、前記第３仮想矩形の前記第１色サブ画素ブロックの前記第１色発光層と前記第４仮想矩形の前記第１色サブ画素ブロックの前記第１色発光層との面積は、前記第３仮想矩形の前記第１色サブ画素ブロックの前記第１色画素電極の面積と前記第４仮想矩形の前記第１色サブ画素ブロックの前記第１色画素電極の面積の和よりも大きく、前記第１辺に垂直な方向において隣接する２つの前記最小重複領域には、第１最小重複領域と第２最小重複領域とが含まれ、同一の単色のパターン領域を共用することにより形成された、前記第１最小重複領域の前記第１仮想矩形の前記第１色サブ画素ブロックの前記第１色発光層と前記第２最小重複領域の前記第２仮想矩形の前記第１色サブ画素ブロックの前記第１色発光層との面積は、前記第１最小重複領域の前記第１仮想矩形の前記第１色サブ画素ブロックの前記第１色画素電極の面積と前記第２最小重複領域の前記第２仮想矩形の前記第１色サブ画素ブロックの前記第１色画素電極の面積の和よりも大きい。
例えば、本開示の一実施例に係る表示基板において、同じ前記最小重複領域において、前記第１仮想矩形の第２色サブ画素ブロックの第２色画素電極と前記第２仮想矩形の第２色サブ画素ブロックの第２色画素電極とは、同一の画素電極に統合され、前記第１辺に垂直な方向において隣接する２つの前記最小重複領域には、第１最小重複領域と第２最小重複領域とが含まれ、前記第１最小重複領域の第４仮想矩形の第２色サブ画素ブロックの第２色画素電極と前記第２最小重複領域の前記第３仮想矩形の第２色サブ画素ブロックの第２色画素電極とが、同一の画素電極に統合される。
例えば、本開示の一実施例に係る表示基板において、同じ前記最小重複領域において、前記第１仮想矩形の第３色サブ画素ブロックの第３色画素電極と前記第２仮想矩形の第３色サブ画素ブロックの第３色画素電極とは、同一の画素電極に統合され、前記第１辺に垂直な方向において隣接する２つの前記最小重複領域には、第１最小重複領域と第２最小重複領域とが含まれ、前記第１最小重複領域の第４仮想矩形の第３色サブ画素ブロックの第３色画素電極と前記第２最小重複領域の前記第３仮想矩形の第３色サブ画素ブロックの第３色画素電極とが、同一の画素電極に統合される。
例えば、本開示の一実施例に係る表示基板において、前記第１色サブ画素ブロックは、第１色フィルタを含み、前記第２色サブ画素ブロックは、第２色フィルタを含み、前記第３色サブ画素ブロックは、第３色フィルタを含む。
本開示の少なくとも一実施例は、本開示の実施例のいずれかに記載の画素配列構造に適用される表示方法であって、前記第１色サブ画素ブロックのそれぞれを前記第１方向と、前記第１方向に垂直な方向に沿ってつながって互いに交差する複数の仮想線を形成し、前記仮想線の交差点を仮想画素点として決定することと、前記仮想画素点に対して表示データを配分することと、前記仮想矩形毎に隣接する２つの仮想画素点の表示データに基づいて、対応する仮想矩形におけるサブ画素ブロックの表示データを算出することと、を含む表示方法をさらに提供する。
例えば、本開示の一実施例に係る表示方法において、前記第１辺に垂直な方向において隣接する２つの前記仮想矩形のうち、一方に対応する２つの仮想画素点が前記第１方向に分布されつつ、他方に対応する２つの仮想画素点が前記第１方向に垂直な方向に分布される。
例えば、本開示の一実施例に係る表示方法において、前記した前記仮想矩形に隣接する２つ仮想画素点の表示データに基づいて、対応する仮想矩形におけるサブ画素ブロックの表示データを算出することは、補間法で前記仮想矩形におけるサブ画素ブロックの表示データを算出することを含む。
本開示の少なくとも一実施例は、本開示の実施例のいずれかに記載の画素配列構造の製造方法であって、前記画素配列構造を形成するように、前記第１方向とのなす角がゼロでない伸張方向を有するファインメタルマスクによってアレイ基板上で蒸着することを含む製造方法をさらに提供する。
以下、本開示の実施例に係る技術手段をより明確に説明するために、実施例の図面について簡単に説明する。以下に説明する図面は、本発明のいくつかの実施例のみに関し、本発明を限定するものではないことが明白であろう。
本開示の一実施例に係る画素配列構造の模式図である。 本開示の一実施例に係る画素配列構造におけるサブ画素ブロックの形状の模式図である。 本開示の一実施例に係る他の画素配列構造の模式図である。 本開示の一実施例に係る他の画素配列構造の模式図である。 本開示の一実施例に係る他の画素配列構造の模式図である。 本開示の一実施例に係る他の画素配列構造の模式図である。 本開示の一実施例による表示基板の断面模式図である。 本開示の一実施例に係る他の表示基板の一部を示す平面模式図である。 本開示の一実施例に係る表示基板の図８におけるＡ-Ａ’方向に沿う断面模式図である。 本開示の一実施例に係る他の表示基板の断面模式図である。 本開示の一実施例に係る表示方法の流れ図である。 本開示の一実施例に係る画素配列構造の模式図である。
以下、本開示の実施例の目的、技術手段及び利点をより明確にするために、本開示の実施例の技術手段について、本開示の実施例の図面を参照しながら明確で完全に説明する。説明される実施例は、本開示の全ての実施例ではなく、単に一部の実施例であることが明白であろう。当業者には、開示された本発明の実施例に基づき、容易に成し遂げることができた他の実施例の全ては本発明の精神から逸脱しない。
特に定義しない限り、本開示に使用された技術用語または科学用語は、当業者に理解される一般的な意味である。本発明に係る特許出願の明細書及び特許請求の範囲に使用される「第１」、「第２」のような用語は順序、数量または重要性を示すものではなく、異なる構成要素を区別するものにすぎない。「備える」、「含む」および類似する用語は、挙げられた要素に加えて、他の要素が共存してもよいことを意味する。「接続」や「連結」などのような用語は物理的または機械的接続に限定されなく、直接的や間接的にかかわらず電気的接続を含む。「上」、「下」、「左」、「右」などのような用語は、単に相対的位置関係を表すためのものであり、説明される対象の絶対位置関係が変わると、該相対位置関係も相応的に変わる可能性がある。
表示技術の発展につれて、表示装置の解析度を高めることが期待されている。表示装置は、高解析度の表示を実現すべき、必要な画素の数が多い。一般的に、画素のサイズ及び画素間の距離を減少することにより、表示装置の解析度の向上が図られる。そのため、工程の技術の進化に伴い、表示装置に関わる工程の難しさも製造のコストもそれにつれて増える。
ファインメタルマスク（Ｆｉｎｅ Ｍｅｔａｌ Ｍａｓｋ、ＦＭＭ）技術での制限があるため、高解析度の表示デバイスを製造する工程が難しくて、３００画素密度（Ｐｉｘｅｌｓ Ｐｅｒ Ｉｎｃｈ、ＰＰＩ）よりも高い解析度の場合に、現在、ＦＭＭ工程で実現するのが非常に難しい。そのため、配列されるＲＧＢサブ画素ブロックの相対的な位置を調整することでＦＭＭ工程の難しさを低減する方法が複数提案される。しかし、このような画素配列方式で表示する時、水平方向及び/又は鉛直方向において各色の画素のそれぞれの数が異なるため、画面のエッジに水平方向（Ｘ方向）及び鉛直方向（Ｙ方向）におけるカラー辺（例えば、赤色の辺又は青色の辺）が発生してしまうので、表示品質への影響がある。
本開示の少なくとも１つの実施例は、画素配列構造及びその表示方法と製造方法、並びに表示基板を提供する。該画素配列構造は、ＲＧＢサブ画素ブロックの分布をバランスさせ、画面のエッジにカラー辺が発生することを回避し、表示品質の向上に寄与することができ、３００ＰＰＩ又はこれをやや超える解析度のリアルな画素表示を実現することができる。
以下、本開示の実施例について、図面を参照しながら詳細に説明する。なお、異なる図面における同じ符号は、既に記載された同じ要素を表す。
本開示の少なくとも１つの実施例は、画素配列構造を提供する。この画素配列構造は、複数の最小重複領域に分布される複数の第１色サブ画素ブロック、複数の第２色サブ画素ブロック、及び複数の第３色サブ画素ブロックを含む。前記最小重複領域の各々は、矩形形状に形成されかつ４つの仮想矩形を含み、前記４つの仮想矩形が第１仮想矩形を含み、１つの前記第１仮想矩形が１つの第１色サブ画素ブロック、１つの第２色サブ画素ブロック、及び１つの第３色サブ画素ブロックを含む。前記第１仮想矩形における任意の一辺は、行方向又は列方向である第１方向とのなす角度がゼロでない。前記第１仮想矩形は、互いに垂直する第１辺と第２辺を含み、前記第１辺の垂直二等分線に前記第１色サブ画素ブロックが位置し、前記第１辺の垂直二等分線の両側に前記第２色サブ画素ブロック及び前記第３色サブ画素ブロックが分布され、前記第２色サブ画素ブロック又は前記第３色サブ画素ブロックと、前記第１辺との間の距離がいずれも、前記第１色サブ画素ブロックと前記第１辺との間の距離よりも小さい。
図１は、本開示の一実施例に係る画素配列構造の模式図である。図１に参照して、複数の第１色サブ画素ブロック１１１、複数の第２色サブ画素ブロック１１２及び複数の第３色サブ画素ブロック１１３は、複数の最小重複領域１００に分布される。例えば、複数の最小重複領域１００は、繰り返して配列される。例えば、繰り返して配列されることとは、最小重複領域１００において、駆動線又は他の部品ではなく、サブ画素ブロックだけが繰り返して配列されることを意味する。異なる最小重複領域１００における駆動線又は他の部品が同じであってもよく、同じでなくてもよい。例えば、サブ画素ブロックが繰り返して配列されることとは、各サブ画素ブロックの位置、形状、寸法などの特徴が、完全に等しいのではなく、ほぼ等しいことを意味する。例えば、幾つの実施例では、配線又は穴開けに応じて、サブ画素ブロックの形状が少し異なる場合がある。例えば、最小重複領域１００のそれぞれは、矩形形状（例えば、正方形）である。例えば、最小重複領域１００のそれぞれは、第１仮想矩形１１０、第２仮想矩形１２０、第３仮想矩形１３０、及び第４仮想矩形１４０との４つの仮想矩形を含む。仮想矩形毎の任意の一辺と第１方向とのなす角は、ゼロではない。例えば、仮想矩形毎の任意の一辺と第１方向とのなす角は、１０°〜５０°である。もちろん、本開示の実施例はこれに制限されていなく、仮想矩形毎の任意の一辺と第１方向とのなす角は、４０°〜５０°であってもよく、ひいては４５°であってもよい。上記のような角度に設定することで、画面のエッジにカラー辺が発生すること、及び一部の画像を表示する時に水平方向又は鉛直方向に鋸歯が出る現象をよく解消することができる。
該なす角が４０°〜５０°（４０°が含まれる）であれば、表示画面における第１方向に平行するエッジ及び第１方向に垂直するエッジに、カラー辺又は鋸歯状のパターンが発生するとの現象を減少するのに寄与し、人の目による認識度を低減しつつ、水平方向と鉛直方向との両方の画面を表示する。該なす角が４５°であれば、画面のエッジにカラー辺が発生することをより一層に解消できるので、画面における第１方向に平行するエッジ及び第１方向に垂直するエッジに対して良い表示効果を得られる。該なす角が１０°〜４０°（４０°が含まれない）であれば、表示画面における第１方向に平行するエッジ及び第１方向垂直するエッジに、カラー辺又は鋸歯状のパターンが発生することを解消するのに寄与して、特定の画面、低変化周波数の複数のフレームの画面や１つのフレームの静態画面などの表示に適用できることで、ユーザーの特定の要求を満たす。例えば、該表示パネルは、輝度中心を調整し、ある方向に沿う輝度分布の不均一性を改善するために、必要に応じて、上記角度の範囲内において該なす角の角度を決定してもよく、これにより該表示パネルの輝度分布の均一性を向上させることに寄与する。
本開示の他の幾つの実施例では、輝度中心の分布を調整して、幾つの特定方向、例えば水平方向又は鉛直方向における表示を最適化すべき、仮想矩形毎の任意の一辺と第１方向となす角は、例えば３０°、２０°、１５°、１０°などであってもよい。
例えば、第１方向は、行方向又は列方向である。行方向又は列方向は、例えば、マトリックスの表示に規定される行方向又は列方向である。該画素配列構造が表示パネルに適用される場合、第１方向は、例えば、表示パネルにおける、画素配列構造を駆動するための駆動線の延伸方向に平行し、又は垂直する。例えば、第１方向が人の目で見るときの水平方向に平行し又は垂直するため、仮想矩形毎の任意の一辺の角度は、例えば、傾斜方向４５°であってもよく、ここで、「傾斜方向」とは、例えば、観察平面において水平方向又は垂直方向に傾斜する方向である。また例えば、表示パネルの表示領域が矩形である場合、仮想矩形毎の任意の一辺と表示領域の任意の一辺とのなす角は、例えば、４５°である。
第１仮想矩形１１０、第２仮想矩形１２０、第３仮想矩形１３０及び第４仮想矩形１４０は、一辺を共有するように２×２のマトリクスを形成して前記最小重複領域１００を構成する。ここで、「一辺を共有する」とは、隣接する２つの仮想矩形が、互いに密接して隣接するとともに、重なる辺を有することを意味する。第１仮想矩形１１０は、互いに垂直する第１辺１１０１と第２辺１１０２とを含む。
第２仮想矩形１２０は、第１仮想矩形１１０と第１辺１１０１を共有するとともに、第１仮想矩形１１０とは第１辺１１０１に関して鏡像対称になる。例えば、本開示における説明では、２つの仮想矩形が鏡像対称になることとは、仮想矩形が、仮想矩形におけるサブ画素ブロックと共に鏡像対称になることを意味する。第１仮想矩形１１０は、その対角線に沿って対角線の長さだけ並進すると、第２仮想矩形１２０に隣接する第３仮想矩形１３０と重なる。例えば、本開示における説明では、２つの仮想矩形が重なることとは、仮想矩形が、仮想矩形におけるサブ画素ブロックと共に重なることを意味する。第３仮想矩形１３０は、第１辺１１０１と同一の直線上に位置する第３辺１３０３を含んでおり、第４仮想矩形１４０は、第３仮想矩形１３０と第３辺１３０３を共有するとともに、第３仮想矩形１３０とは第３辺１３０３に関して鏡像対称になる。
第１仮想矩形１１０は、第１色サブ画素ブロック１１１と、第２色サブ画素ブロック１１２と、第３色サブ画素ブロック１１３とを含む。例えば、第１色サブ画素ブロック１１１、第２色サブ画素ブロック１１２及び第３色サブ画素ブロック１１３は、第１画素ユニットを構成する。同様に、第２仮想矩形１２０、第３仮想矩形１３０及び第４仮想矩形１４０における第１色サブ画素ブロック１１１、第２色サブ画素ブロック１１２及び第３色サブ画素ブロック１１３は、第２画素ユニット、第３画素ユニット及び第４画素ユニットをそれぞれ構成する。
第１色サブ画素ブロック１１１（例えば、第１色サブ画素ブロック１１１の中心）は、第１辺１１０１の垂直二等分線１１０５に位置する。第２色サブ画素ブロック１１２及び第３色サブ画素ブロック１１３は、第１辺１１０１の垂直二等分線１１０５の両側に分布される。第２色サブ画素ブロック１１２（例えば、第２色サブ画素ブロック１１２の中心）又は第３色サブ画素ブロック１１３（例えば、第３色サブ画素ブロック１１３の中心）と、第１辺１１０１との間の距離は、第１色サブ画素ブロック１１１（例えば、第１色サブ画素ブロック１１１の中心）と第１辺１１０１との間の距離よりも小さい。すなわち、垂直二等分線１１０５の延伸方向において、第２色サブ画素ブロック１１２と第３色サブ画素ブロック１１３は、第１色サブ画素ブロック１１１よりも第１辺１１０１に近くなる。例えば、第２色サブ画素ブロック１１２と第３色サブ画素ブロック１１３は、垂直二等分線１１０５に関して鏡像対称になることで、各サブ画素ブロックの分布をより均一化することができる。例えば、第２色サブ画素ブロック１１２と第３色サブ画素ブロック１１３は、第１辺１１０１の両端に位置することで、第２色サブ画素ブロック１１２と第３色サブ画素ブロック１１３との間の距離を大きくして、製造に寄与することができる。例えば、第１色サブ画素ブロック１１１、第２色サブ画素ブロック１１２及び第３色サブ画素ブロック１１３は、それらの縁辺間の距離が等しいことで、画素配列構造の分布をより均一化させる。例えば、本開示における説明では、画素ブロックの中心とは、画素ブロックの輝度中心又は色の中心である。例えば、画素ブロックの中心は、画素ブロック図形の幾何学的中心であってもよい。
なお、画素配列構造を設計する際に、サブ画素（すなわち、上記サブ画素ブロッのそれぞれ）は、一般的に、例えば六角形、五角形、台形又は他の規則的な形状に設計される。設計の際に、サブ画素の中心は、上記規則的な形状の幾何学的中心でありうる。しかし、実際の製造工程において、形成されたサブ画素の形状は、一般的に、上記設計された規則的な形状から多少ずれている。例えば、上記規則的な形状の各角が丸角になる可能性があるため、サブ画素の形状は丸角図形であってもよい。また、実際に製造されたサブ画素の形状は、設計された形状に対して他の変化が生じる可能性がある。例えば、六角形に設計されたサブ画素の形状は、実際の製造において、略楕円形になる可能性がある。そのため、サブ画素の中心は、作られたサブ画素の不規則的な形状の、厳密的な幾何学的中心でない場合がある。本開示における実施例では、サブ画素の中心は、サブ画素の形状の幾何学的中心から一定の偏移量が生じる。サブ画素の中心とは、サブ画素の幾何学的中心からサブ画素の縁辺の各点までの放射状の線分上の、該幾何学的中心から該放射線分の長さの１/３だけ離れて位置する特定の点によって囲まれる領域内の任意点である。該サブ画素の中心に関わる定義は、規則的な形状のサブ画素の中心に適用でき、不規則的な形状のサブ画素の中心にも適用できる。
前述のように、実際に製造されたサブ画素の形状は、様々な製造誤差により、設計されたサブ画素の形状からずれている。そのため、本開示では、サブ画素の中心の位置、及びサブ画素の中心と他の対象の位置との間の関係について、一定の誤差があってもよい。例えば、サブ画素の中心間の結ぶ線、又はサブ画素の中心を通過する線は、対応の他の限定（例えば、延伸方向）を満たすと、上記放射状の線分上の特定の点によって囲まれる領域を通過すればよい。また例えば、サブ画素の中心がある線に位置することは、この線が、上記放射状の線分上の特定の点によって囲まれる領域を通過すればよいことを意味する。また、本開示に記載される「重なる」とは、相応なサブ画素もしくは他の部品の面積の少なくとも７０％が重なり可能であればよいことを意味しており、本開示に記載される「鏡像対称」とは、鏡像の操作後、相応なサブ画素の面積の少なくとも７０％が重なり可能であればよいことを意味する。
例えば、同じ最小重複領域（例えば、最小重複領域１００）において、第３仮想矩形１３０における第１色サブ画素ブロック１１１と、第４仮想矩形１４０における第１色サブ画素ブロック１１１との中心間の距離がＳである場合、０.５ｈ≦Ｓ≦ｈになる。ただし、ｈは、第２辺１１０２の長さである。サブ画素ブロックは、例えば、第１色サブ画素ブロック１１１の中心と第１辺１１０１との間の距離がＬである場合、０.５ｈ≦Ｌ≦０.７５ｈになる。ただし、ｈは、第２辺１１０２の長さである。このように、第１色サブ画素ブロック１１１の分布を相対的に均一化することができる。例えば、第１色サブ画素ブロック１１１を輝度中心とすることで、該画素配列構造による発光をより一層に均一化させる。垂直二等分線１１０５の延伸方向において、２つの隣接する第１色サブ画素ブロック１１１間に比較的大きいスペースがあるので、２つの第１色サブ画素ブロック１１１間の距離をよく調整させ、又は発光面積を増加して第１色サブ画素ブロック１１１の面積を増加させることに寄与し、かつ第１色サブ画素ブロック１１１の均一化に寄与する。なお、第２辺１１０２の長さは、第１辺１１０１の長さに等しくあってもよく、第１辺１１０１の長さに等しくなくてもよく、これについて本開示の実施例に制限されていない。
例えば、幾つかの例示では、第１色サブ画素ブロック１１１、第２色サブ画素ブロック１１２及び第３色サブ画素１１３のそれぞれは、独立して１つのサブ画素として表示することができる。仮想矩形のそれぞれにおける第１色サブ画素ブロック１１１、第２色サブ画素ブロック１１２及び第３色サブ画素ブロック１１３は、カラー表示のための１つの画素ユニットを構成する。もちろん、本開示の実施例では、これを含むが、これに制限されていなく、第１色サブ画素ブロック１１１、第２色サブ画素ブロック１１２及び第３色サブ画素１１３のそれぞれが、例えば隣接する仮想矩形と一辺を共有する箇所で、隣接の、異なる仮想矩形に位置する同じ色のサブ画素ブロックと共に１つのサブ画素に統合されて表示を行うことができる。例えば、第１辺１１０１は、この第１辺１１０１に関して対称になる、該統合されたサブ画素を通過する。
例えば、幾つかの例示では、第１色サブ画素ブロックは、敏感な色のサブ画素である。人の目による色への敏感度が異なるため、隣接する敏感な色のサブ画素の距離が近くなると、それらの距離が近いことに起因して２つの隣接の敏感な色のサブ画素を区別しにくくなり、人の目で視覚的に一体となることが発生しやすい。これにより、該画素配列構造は、敏感な色のサブ画素の分布均一性を改善できるので、視覚的な解析度を向上させ、ひいては表示品質を向上させることができる。なお、該画素配列構造は、赤・緑・青（ＲＧＢ）モードを採用する場合、上記敏感な色は緑である。
例えば、第１色サブ画素ブロックが緑のサブ画素ブロックＧであり、第２色サブ画素ブロックが赤のサブ画素ブロックＲであり、第３色サブ画素ブロックが青のサブ画素ブロックＢである。もちろん、本開示は、これに制限されていなく、第１色サブ画素ブロック１１１、第２色サブ画素ブロック１１２及び第３色サブ画素ブロック１１３が、任意色のサブ画素ブロックであってもよく、例えば、黄のサブ画素ブロック、白のサブ画素ブロックなどである。例えば、加工を容易にするために、第３仮想矩形１３０における第１色サブ画素ブロック１１１と第４仮想矩形１４０における第１色サブ画素ブロック１１１とは、同一のマスクプレートの穴によって形成される。
図２は、本開示の一実施例による画素配列構造におけるサブ画素ブロックの形状の模式図である。サブ画素ブロックの形状及び分布について、図１及び図２を参照しながら説明する。例えば、第１色サブ画素ブロック１１１、第２色サブ画素ブロック１１２及び第３色サブ画素ブロック１１３の形状は、いずれも底角が直角である対称の五角形である。該五角形は、図２に示されるように、底辺２１０と頂点２２０とを含む。底辺２１０は、該五角形における２つの直角である底角に隣接する。該五角形におけるすべての隣接する辺の交差点のうち、底辺２１０の垂直二等分線に位置する交差点が頂点２２０である。
第１色サブ画素ブロック１１１は、第１辺１１０１の垂直二等分線１１０５に関して対称になっており、第１色サブ画素ブロック１１１の底辺２１０が第１辺１１０１に平行し、かつこの底辺２１０が第１辺１１０１に垂直な方向において第１色サブ画素ブロック１１１の頂点２２０よりも第１辺１１０１から離れる。第２色サブ画素ブロック１１２は、底辺２１０が第１辺１１０１に平行し又は第１辺１１０１に位置し、かつこのの底辺２１０が第１辺１１０１に垂直な方向において頂点２２０よりも第１辺１１０１に近い。第３色サブ画素ブロック１１３は、底辺２１０が第１辺１１０１に平行し又は第１辺１１０１に位置し、かつこの底辺２１０が第１辺１１０１に垂直な方向において頂点２２０よりも第１辺１１０１に近い。例えば、第２色サブ画素ブロック１１２と第３色サブ画素ブロック１１３とは、第１辺１１０１の垂直二等分線１１０５に関して鏡像対称になる。例えば、第１色サブ画素ブロック１１１、第２色サブ画素ブロック１１２、及び第３色サブ画素ブロック１１３の形状及び寸法は、完全に同じであるため、各色のサブ画素ブロックの発光をより均一化にすることができる。
例えば、２つの第１色サブ画素ブロック１１１の互いに隣接する縁辺の間の距離は、１２又は１４ミクロン以上である。例えば、２つの第１色サブ画素ブロック１１１は、垂直二等分線１１０５に平行な対称軸（例えば、図１に示されるように、第３仮想矩形１３０における第１色サブ画素ブロック１１１と第４仮想矩形１４０における第１色サブ画素ブロック１１１との対称軸は、垂直二等分線１１０５に平行し、かつ、２つの第１色サブ画素ブロック１１１それぞれの頂点を通過する）を有する。例えば、２つの第１色サブ画素ブロック１１１それぞれの第３辺１３０３に平行な辺と、該対称軸との交差点間の距離は、１２又は１４ミクロン以上である。最小重複領域１００それぞれにおける２つの第１色サブ画素ブロック１１１は、図１に示されるように、例えば、第３仮想矩形１３０における第１色サブ画素ブロック１１１及び第４仮想矩形１４０における第１色サブ画素ブロック１１１である。これらの２つの第１色サブ画素ブロック１１１の互いに隣接する縁辺は、これら２つの第１色サブ画素ブロック１１１それぞれの第３辺１３０３に平行な辺である。これら２つの第１色サブ画素ブロック１１１の上記距離は、異なる解析度に応じて異なる数値に設定される。例えば、２つの第１色サブ画素ブロックの互いに隣接する縁辺間の距離は、フルハイビジョンの解析度の１/４である場合、１２ミクロン以上であり、フルハイビジョンの解析度である場合、１４ミクロン以上である。
なお、本開示の各実施例において、第１色サブ画素ブロック１１１、第２色サブ画素ブロック１１２及び第３色サブ画素ブロック１１３の形状及び寸法は、制限されてなく、同じであってもよく、同じでなくてもよく、実際の工程条件によって決定される。例えば、他の実施例では、第１色サブ画素ブロック１１１、第２色サブ画素ブロック１１２、及び第３色サブ画素ブロック１１３の形状は、台形であって、第２色サブ画素ブロック１１２及び第３色サブ画素ブロック１１３が第１辺１１０１の垂直二等分線１１０５に関して鏡像対称になることがなくなって、多様化の表示に関わる要望に応じて各色のサブ画素ブロックの発光面積をフレキシブルに設置することができる。
図３は、本開示の一実施例に係る他の画素配列構造の模式図である。該実施例の画素配列構造は、図３に示されるように、第２色サブ画素ブロック１１２及び第３色サブ画素ブロック１１３の設置方式以外の点で、図１に示される画素配列構造と基本的に同じである。該実施例において、隣接する２つの第２色サブ画素ブロック１１２は同一のサブ画素に統合され（すなわち、一体に形成され）、隣接する２つの第３色サブ画素ブロック１１３も同一のサブ画素に統合される。例えば、２つの第２色サブ画素ブロック１１２が統合されたサブ画素は、全体として発光駆動されており、２つの第３色サブ画素ブロック１１３が統合されたサブ画素は、全体として発光駆動される。
例えば、第１辺１１０１に垂直な方向（第１方向とのなす角が４５°である方向）において隣接する２つの最小重複領域はそれぞれ、第１最小重複領域１００１及び第２最小重複領域１００２である。同じ最小重複領域、例えば、第２最小重複領域１００２において、第１仮想矩形１１０における第２色サブ画素ブロック１１２と第２仮想矩形１２０における第２色サブ画素ブロック１１２とは、同一のサブ画素に統合されており、第１仮想矩形１１０における第２色サブ画素ブロック１１２と第２仮想矩形１２０における第２色サブ画素ブロック１１２のそれぞれは、中心が第１辺１１０１に位置する該統合されたサブ画素の一部である。第１仮想矩形１１０における第３色サブ画素ブロック１１３と第２仮想矩形１２０における第３色サブ画素ブロック１１３とは、同一のサブ画素に統合されており、第１仮想矩形１１０における第３色サブ画素ブロック１１３と第２仮想矩形１２０における第３色サブ画素ブロック１１３のそれぞれは、中心第１辺１１０１に位置する該統合されたサブ画素の一部である。同様に、第１最小重複領域１００１において、第２色サブ画素ブロック１１２及び第３色サブ画素ブロック１１３も同様に設置される。
第１最小重複領域１００１における第４仮想矩形１４０と第２最小重複領域１００２における第３仮想矩形１３０とは、隣接しかつ一辺を共有する。第１最小重複領域１００１における第４仮想矩形１４０の第２色サブ画素ブロック１１２と、第２最小重複領域１００２における第３仮想矩形１３０の第２色サブ画素ブロック１１２とは、同一のサブ画素に統合されており、上記２つの第２色サブ画素ブロック１１２のそれぞれは、中心が第１最小重複領域１００１の第４仮想矩形１４０及び第２最小重複領域１００２の第３仮想矩形１３０の共有する一辺に位置する、該統合されたサブ画素の一部である。第１最小重複領域１００１の第４仮想矩形１４０の第３色サブ画素ブロック１１３と第２最小重複領域１００２の第３仮想矩形１３０の第３色サブ画素ブロック１１３とは、同一のサブ画素に統合されており、上記２つの第３色サブ画素ブロック１１３のそれぞれは、中心が第１最小重複領域１００１の第４仮想矩形１４０及び第２最小重複領域１００２の第３仮想矩形１３０の共有する一辺に位置する、該統合されたサブ画素の一部である。
隣接する２つの第２色サブ画素ブロック１１２及び／又は隣接する２つの第３色サブ画素ブロック１１３は、同一のサブ画素に統合されることで、ＦＭＭ工程において同じ穴を採用できるため、工程が簡単になり、工程の難しさ及び生産のコストが低減される。例えば、隣接する２つの第２色サブ画素ブロック１１２及び／又は隣接する２つの第３色サブ画素ブロック１１３が統合された形状は、六角形である。該実施例の画素配列構造を表示パネルに適用する場合、サブピクセルレンダリング（Ｓｕｐ−Ｐｉｘｅｌ Ｒｅｎｄｅｒｉｎｇ、ＳＰＲ）のアルゴリズムにより駆動してもよく、これにより仮想表示を実現する。
なお、本開示の各実施例において、第２色サブ画素ブロック１１２と第３色サブ画素ブロック１１３とは、同時に統合されてもよく、そのうちの一方だけが統合されてもよい。画素配列構造における隣接する第２色サブ画素ブロック１１２及び第３色サブ画素ブロック１１３は、全てが統合されてもよく、一部だけが統合されてもよい。統合されたサブ画素の形状が制限されなく、六角形、五角形、台形などの任意の形状であってもよい。
図４は、本開示の一実施例に係る他の画素配列構造の模式図である。該画素配列構造は、図４を参照するように、１つの矩形配列領域３００（図４に示されるように、実線によって囲まれる領域）を構成する。例えば、該矩形配列領域３００は、表示領域である。例えば、該矩形配列領域３００の４つの辺のうち、２つの辺が第１方向に平行し、他の２つの辺が第１方向に垂直する。第１方向は、例えば、行方向又は列方向である。
矩形配列領域３００の任意の一辺と第１仮想矩形１１０の任意の一辺とのなす角は、４０°〜５０°であり、例えば、該なす角が４５°である。図１に示される第１仮想矩形１１０、第２仮想矩形１２０、第３仮想矩形１３０及び第４仮想矩形１４０の配列方式から分かるように、該矩形配列領域３００の任意の一辺と、第２仮想矩形１２０、第３仮想矩形１３０及び第４仮想矩形１４０のうちのいずれか一辺とのなす角も４５°である。これは、画面のエッジにカラー辺が発生する（例えば、矩形配列領域３００の任意の一辺の方向に青の辺又は赤の辺が発生する）ことを回避して、表示品質の向上に寄与する。例えば、該画素配列構造を表示パネルに適用する場合、人の目で見るときの水平方向と第１方向が同じであり、又は垂直である。人の目が水平又は垂直方向での画面品質に対して比較的敏感であるが、水平方向とのなす角が４５°である方向の画面品質に対して不敏感であるため、全体の表示品質を向上できる。
例えば、第１方向は、マトリックス表示に規定される行方向又は列方向である。例えば、該画素配列構造が表示パネルに適用される場合、表示パネルは、該画素配列構造を駆動する駆動線（例えば、走査線又はデータ線）を含み、第１方向が駆動線の延伸方向に平行し、又は互いに垂直する。
なお、該実施例における画素配列構造によって構成される領域の形状は、制限されてなく、矩形であってもよく、正方形などの適宜の形状であってもよい。第１仮想矩形１１０の任意の一辺と該領域との角度関係は、実際の要求によって決められる。例えば、該領域のある辺が人の目で見るときの水平方向と同じである場合、第１仮想矩形１１０の任意の一辺と上記ある辺とのなす角がある。該実施例における画素配列構造の分布は、図１に記載される画素配列構造と基本的に同じであるため、ここで省略する。
図５は、本開示の一実施例に係る他の画素配列構造の模式図である。第２色サブ画素ブロック１１２及び第３色サブ画素ブロック１１３の形状は、図５に参照するように、いずれも直角台形であって、底辺が第１辺１１０１に垂直し、かつ直角辺と第１辺１１０１と間の距離が斜辺と第１辺１１０１との間の距離よりも小さい直角台形になる。第２色サブ画素ブロック１１２及び第３色サブ画素ブロック１１３は、図５に示されるように、斜辺が第１色サブ画素ブロック１１１に対向して設置（向かい合わせて設置）されて、これらの斜辺がそれぞれ第１色サブ画素ブロック１１１の２つの斜辺に平行し、又はほぼ平行するため、工程の精度が一定である場合、すなわち、第２色サブ画素ブロック１１２及び第３色サブ画素ブロック１１３ぞれぞれの縁辺と第１色サブ画素ブロック１１１との間の距離が一定である場合、第２色サブ画素ブロック１１２及び第３色サブ画素ブロック１１３の面積が増える。これにより、該画素配列構造は、仮想矩形内の空間に対する利用率を向上させることができる。また、第２色サブ画素ブロック１１２及び第３色サブ画素ブロック１１３の形状は、いずれも直角台形であるため、直角である対称の五角形である場合に比べると、第２色サブ画素ブロック１１２及び第３色サブ画素ブロック１１３の鋭角部１９０が、第２色サブ画素ブロック１１２及び第３色サブ画素ブロック１１３の面積をさらに増加させることができ、ひいては仮想矩形内の空間に対する利用率をさらに向上させることができる。
例えば、幾つの例示では、第１色サブ画素ブロック１１１の形状は、図５に示されるように、底角が直角である対称の五角形であって、第１辺の垂直二等分線に関して対称になり、底辺が第１辺１１０１に平行し、かつこの底辺が第１辺に垂直な方向において頂点よりも第１辺から離れる五角形になる。該五角形は、頂点を通過する等長の第３斜辺１９３及び第４斜辺１９４を含む。第１色サブ画素ブロック１１１の第３斜辺１９３は、同じ仮想矩形内に位置する第２色サブ画素ブロック１１２の斜辺に対して平行に、第５距離ｄ５である間隔で配置されており、第１色サブ画素ブロック１１１の第４斜辺１９４は、同じ仮想矩形内に位置する第３色サブ画素ブロックの斜辺に対して平行に、第６距離ｄ６である間隔で配置される。
例えば、幾つの例示では、図５に示されるように、第１仮想矩形１１０及び第２仮想矩形１２０において、第３色サブ画素ブロック１１３は、第２色サブ画素ブロック１１２よりも最小重複領域１００の中心に近くなり、第３仮想矩形１３０及び第４仮想矩形１４０において、第２色サブ画素ブロック１１２は、第３色サブ画素ブロック１１３よりも最小重複領域１００の中心に近くなる。第１仮想矩形１１０における第３色サブ画素ブロック１１３と第４仮想矩形１４０における第２色サブ画素ブロック１１２とは隣接し、第２仮想矩形１２０における第３色サブ画素ブロック１１３と第３仮想矩形１３０における第２色サブ画素ブロック１１２とは隣接し、第１仮想矩形１１０における第３色サブ画素ブロック１１３の鋭角部１９０と第４仮想矩形１４０における第２色サブ画素ブロック１１２の鋭角部１９０との間の距離は第７距離ｄ７であり、第２仮想矩形１２０における第３色サブ画素ブロック１１３の鋭角部１９０と第３仮想矩形１３０における第２色サブ画素ブロック１１２の鋭角部との間の距離は第８距離ｄ８である。
例えば、幾つの例示では、図５に示されるように、第５距離ｄ５、第６距離ｄ６、第７距離ｄ７及び第８距離ｄ８は、すべて同じである。
例えば、幾つの例示では、第３色サブ画素ブロック１１３及び第２色サブ画素ブロック１１２は、図５に示されるように、それぞれ非対称の形状であってもよく、例えば、その中心を通過する任意の直線に関して非対称になる。
図６は、本開示一実施例に係る他の画素配列構造の模式図である。第２色サブ画素ブロック１１２及び第３色サブ画素ブロック１１３の形状は、図６に参照するように、いずれも底角が直角である五角形であって、底辺が第１辺１１０１に平行し又は第１辺１１０１に位置し、かつこの底辺が第１辺１１０１に垂直な方向において頂点よりも第１辺１１０１に近い五角形になる。該五角形は、頂点を通過する等長の第１斜辺１９１及び第２斜辺１９２を含む。第１斜辺１９１は、同じ仮想矩形内に位置する第１色サブ画素ブロック１１１に対向して設置され、第２斜辺１９２よりも長さが大きい。例えば、第２色サブ画素ブロック１１２の第１斜辺１９１が第１色サブ画素ブロック１１１に対向して設置され、第３色サブ画素ブロック１１３の第１斜辺１９１が第１色サブ画素ブロック１１１に対向して設置されることで、工程の精度が一定である場合、すなわち、第２色サブ画素ブロック１１２又は第３色サブ画素ブロック１１３の縁辺と第１色サブ画素ブロック１１１との間の距離が一定である場合、第２色サブ画素ブロック１１２及び第３色サブ画素ブロック１１３の面積を増やす、これにより仮想矩形内の空間に対する利用率を向上させる。また、第２色サブ画素ブロック１１２及び第３色サブ画素ブロック１１３の形状は、いずれも底角が直角である五角形であるため、底角が直角である対称の五角形である場合に比べると、第２色サブ画素ブロック１１２及び第３色サブ画素ブロック１１３の第２斜辺１９２が所在する領域により第２色サブ画素ブロック１１２及び第３色サブ画素ブロック１１３の面積をさらに増加させることができ、ひいては仮想矩形内の空間に対する利用率を向上させることができる。また、直角台形である場合に比べると、第２色サブ画素ブロック１１２及び第３色サブ画素ブロック１１３の第２斜辺１９２により製造の難しさを低減するので、工程のレベルが比較的低いである場合、第２色サブ画素ブロック１１２及び第３色サブ画素ブロック１１３は、底角が直角である五角形を採用することができる。
例えば、第１色サブ画素ブロック１１１の形状は、底角が直角である対称の五角形であって、第１辺１１０１の垂直二等分線１１０５に関して対称になり、底辺が第１辺１１０１に平行し、かつこの底辺が第１辺１１０１に垂直な方向において頂点よりも第１辺１１０１から離れる五角形になる。該五角形は、頂点を通過する同じ長さを有する第３斜辺１９３及び第４斜辺１９４を含む。第１色サブ画素ブロック１１１の第３斜辺１９３は、同じ仮想矩形内に位置する第２色サブ画素ブロック１１２の第１斜辺１９１に対して平行に、第１距離ｄ１である間隔で配置されており、第１色サブ画素ブロック１１１の第４斜辺１９４は、同じ仮想矩形内に位置する第３色サブ画素ブロック１１３の第１斜辺１９１に対して平行に、第２距離ｄ２である間隔で配置される。
例えば、第１仮想矩形１１０及び第２仮想矩形１２０において、第２色サブ画素ブロック１１２は、第３色サブ画素ブロック１１３よりも最小重複領域１００の中心から離れる。第３仮想矩形１３０及び第４仮想矩形１４０において、第３色サブ画素ブロック１１３は、第２色サブ画素ブロック１１２によりも最小重複領域１００の中心から離れる。第１仮想矩形１１０における第３色サブ画素ブロック１１３と第４仮想矩形１４０における第２色サブ画素ブロック１１２とが隣接し、第２仮想矩形１２０における第３色サブ画素ブロック１１３と第３仮想矩形１３０における第２色サブ画素ブロック１１２とが隣接する。第１仮想矩形１１０における第３色サブ画素ブロック１１３の第２斜辺１９２は、第４仮想矩形１４０における第２色サブ画素ブロック１１２の第２斜辺１９２に対して平行に、第３距離ｄ３である間隔で配置されており、第２仮想矩形１２０における第３色サブ画素ブロック１１３の第２斜辺１９２は、第３仮想矩形１３０における第２色サブ画素ブロック１１２の第２斜辺１９２に対して平行に、第４距離ｄ４である間隔で配置される。例えば、第１距離ｄ１、第２距離ｄ２、第３距離ｄ３及び第４距離ｄ４は、すべて同じである。
本開示の少なくとも１つの実施例は、画素配列構造をさらに提供する。該画素配列構造は、複数の最小重複領域に分布される複数の第１色サブ画素ブロック、複数の第２色サブ画素ブロック、及び複数の第３色サブ画素ブロックを含む。前記最小重複領域の各々は、矩形形状に形成されかつ４つの仮想矩形を含み、前記４つの仮想矩形が第１仮想矩形を含み、１つの前記第１仮想矩形が１つの第１色サブ画素ブロック、１つの第２色サブ画素ブロック、及び１つの第３色サブ画素ブロックを含んでおり、前記画素配列構造は、１つの矩形配列領域を構成し、前記第１仮想矩形の任意の一辺と前記矩形配列領域の任意の一辺とのなす角がゼロではない。前記第１仮想矩形は、互いに垂直な第１辺と第２辺とを含み、前記第１辺の垂直二等分線に前記第１色サブ画素ブロックが位置し、前記第１辺の垂直二等分線の両側に前記第２色サブ画素ブロック及び前記第３色サブ画素ブロックが分布され、前記第２色サブ画素ブロック又は前記第３色サブ画素ブロックと、前記第１辺との間の距離がいずれも前記第１色サブ画素ブロックと前記第１辺との間の距離よりも小さい。
本開示の少なくとも１つの実施例は、表示基板をさらに提供する。この表示基板は、ベース基板と、前記ベース基板上に設置される複数の画素とを含んでおり、前記複数の画素には、本開示の実施例のいずれかに記載の前記画素配列構造が用いられる。該表示基板は、ＲＧＢサブ画素ブロックの分布をバランスさせることができ、画面のエッジにカラー辺が発生することを回避し、表示品質の向上に寄与して、３００ＰＰＩ又はこれをやや超える解析度のリアルな画素表示を実現することができる。
図７は、本開示の一実施例に係る表示基板の断面模式図である。該表示基板は、図７に参照するように、ベース基板４１と複数の画素４２とを含む。ベース基板４１は、キャリアとして支持、保護などの役割を果たして、グラス基板、プラスチック基板などでありうる。複数の画素４２は、ベース基板４１上に設置され、表示すべきデータに応じて表示を行うように配置される。複数の画素４２は、本開示の実施例のいずれかに記載の前記画素配列構造が用いられる。該表示基板は、液晶表示パネル又は有機発光ダイオード表示パネルに適用される。該表示基板は、例えばアレイ基板又はカラーフィルム基板などでありうるものであり、本開示の実施例には制限されていない。
図８は、本開示の一実施例に係る他の表示基板の一部の平面模式図である。図９Ａは、本開示の一実施例に係る表示基板の図８におけるＡ-Ａ’方向に沿う断面模式図である。図８に示されるように、第１色サブ画素ブロック１１１は、第１色画素電極１１１０と、第１色画素電極１１１０上に設置される第１色発光層１１１１とを含んでおり、第２色サブ画素ブロック１１２は、第２色画素電極１１２０と、第２色画素電極１１２０上に設置される第２色発光層１１２１とを含んでおり、第３色サブ画素ブロック１１３は、第３色画素電極１１３０と、第３色画素電極１１３０上に設置される第３色発光層１１３１とを含む。これにより、該表示基板は、アレイ基板でありうる。
例えば、幾つかの例示では、第１色画素電極１１１０が、第１色発光層１１１１を発光駆動するように配置される。
例えば、第１色画素電極１１１０の形状は、第１色サブ画素ブロック１１１と同じであってもよい。もちろん、本開示の実施例はこれを含むがこれに制限されていなく、第１色画素電極１１１０の形状が第１色サブ画素ブロック１１１と異なってもよく、第１色サブ画素ブロック１１１の形状が画素拘束層によって拘束されてもよい。
なお、上記第１色サブ画素ブロックの形状は、第１色サブ画素ブロックの発光領域のものである。また、第１色発光層の形状は、製造工程によって設置され、本開示の実施例には制限されていない。例えば、第１色発光層の形状は、製造工程におけるマスクプレートの穴の形状によって決定される。
例えば、第１色画素電極１１１０は、第１色発光層１１１１と互いに接触してもよく、これにより、互いに接触する部分が発光層を発光駆動可能であり、第１色画素電極１１１０の、第１色発光層１１１１と互いに接触可能な部分がサブ画素の発光可能な有效部分である。そのため、上記第１色サブ画素ブロックの形状は、第１色サブ画素ブロックの発光領域の形状である。本開示の実施例において、第１色画素電極１１１０が陽極でありうるが、陽極に制限されていなく、発光ダイオードの陰極を画素電極として使用してもよい。
例えば、幾つかの例示では、第２色画素電極１１２０は、第２色発光層１１２１を発光駆動するように配置される。
例えば、第２色画素電極１１２０の形状は、第２色サブ画素ブロック１１２と同じであってもよい。もちろん、本開示の実施例はこれを含むがこれに制限されていなく、第２色画素電極１１２０の形状が第１色サブ画素ブロック１１２と異なってもよく、第２色サブ画素ブロック１１２の形状が画素拘束層によって拘束されてもよい。
なお、上記第２色サブ画素ブロックの形状は、第２色サブ画素ブロックの発光領域の形状である。また、第２色発光層の形状は、製造工程に応じて設置され、本開示の実施例には制限されていない。例えば、第２色発光層の形状は、製造工程におけるマスクプレートの穴の形状によって決定される。
例えば、第２色画素電極１１２０は、第２色発光層１１２１と互いに接触してもよく、これにより、互いに接触する部分が発光層を発光駆動可能であり、第２色画素電極１１２０の、第２色発光層１１２１と互いに接触可能な部分がサブ画素の発光可能な有效部分である。そのため、上記第２色サブ画素ブロックの形状は、第２色サブ画素ブロックの発光領域の形状である。本開示の実施例において、第２色画素電極１１２０が陽極であってもよく、陽極に制限されていなく、発光ダイオードの陰極を画素電極として使用してもよい。
例えば、幾つかの例示では、第３色画素電極１１３０の形状は、第３色発光層１１３１を発光駆動するように配置される。
例えば、第３色画素電極１１３０の形状は、第３色サブ画素ブロック１１３と同じであってもよい。もちろん、本開示の実施例これを含むがこれに制限されていなく、第３色画素電極１１３０の形状が第３色サブ画素ブロック１１３と異なってもよく、第３色サブ画素ブロック１１３の形状が画素拘束層によって拘束されてもよい。
なお、上記第３色サブ画素ブロックの形状が第３色サブ画素ブロックの発光領域の形状である。また、第３色発光層の形状は、製造工程に応じて設置され、本開示の実施例には制限されていない。例えば、第３色発光層の形状は、製造工程におけるマスクプレートの穴の形状によって決定される。
例えば、第３色画素電極１１３０は、第３色発光層１１３１と互いに接触してもよく、これにより、互いに接触する部分が発光層を発光駆動可能であり、第３色画素電極１１３０の、第３色発光層１１３１と互いに接触可能な部分がサブ画素の発光可能な有效部分である。そのため、上記第３色サブ画素ブロックの形状は、第３色サブ画素ブロックの発光領域の形状である。本開示の実施例において、第３色画素電極１１３０が陽極であってもよく、陽極に制限されていなく、発光ダイオードの陰極を画素電極として使用してもよい。
なお、サブ画素毎について、画素電極の面積が発光層よりもやや大きくあってもよく、又は、発光層の面積が画素電極よりもやや大きくあってもよく、本開示の実施例には特に制限されていない。例えば、ここでの発光層は、電界発光層本体、及び電界発光層の両側に位置する、例えば正孔注入層、正孔輸送層、電子注入層や電子輸送層などのような他の機能層を含んでもよい。幾つの実施例では、画素の形状は、画素拘束層によって定義されてもよい。例えば、発光ダイオードの下電極（例えば、陽極）は、画素を拘束するための開口を含む画素拘束層の下方に設置され、この開口により電極の一部が露出され、この画素拘束層における開口に発光層が形成される場合、発光層と下電極とが接触して、この接触する部分により発光層を発光駆動することができる。そのため、この場合、サブ画素の形状は、画素拘束層の開口によって決められる。
例えば、本開示の実施例に記載される各種のサブ画素の形状は、いずれも大体の形状であり、発光層又は各種の電極層を形成する際、サブ画素の辺が厳密的な直線でかつその角が厳密的な角状であることを保証できない。例えば、発光層は、マスク用蒸着工程によって形成されてもよく、そのため、その角部が丸角状であってもよい。幾つかの場合、前述のように、メタルエッチングにおいて抜き角があるため、蒸着工程によってサブ画素の発光層を形成する時、その発光層の１つの角が除去される場合がある。
例えば、幾つかの例示では、図８及び図９Ａに示されるように、同一の前記最小重複領域１００において、第３仮想矩形１３０の第１色サブ画素ブロック１１１の第１色発光層１１１１及び第４仮想矩形１４０の第１色サブ画素ブロック１１１の第１色発光層１１１１は、同一のマスクプレートの穴によって形成されることができ、例えば、ファインメタルマスクの同じ開口によって蒸着して形成されることで、製造の難しさが低減され、工程が簡単になる。
例えば、幾つかの例示では、同一の発光層に統合された、第３仮想矩形１３０の第１色サブ画素ブロック１１１の第１色発光層１１１１と第４仮想矩形１４０の第１色サブ画素ブロック１１１の第１色発光層１１１１との面積が、第３仮想矩形１３０の第１色サブ画素ブロック１１１の第１色画素電極１１１０と第４仮想矩形１４０の第１色サブ画素ブロック１１１の第１色画素電極１１１０の面積の和よりも大きい。
例えば、幾つかの例示では、第３仮想矩形１３０の第１色サブ画素ブロック１１１の中心と第４仮想矩形１４０の第１色サブ画素ブロック１１１の中心との間の距離が第２辺１１０２の長さの１/２よりも大きいため、同一の発光層に統合された第３仮想矩形１３０の第１色サブ画素ブロック１１１の第１色発光層１１１１と、第４仮想矩形１４０の第１色サブ画素ブロック１１１の第１色発光層１１１１との面積が、第３仮想矩形１３０の第１色サブ画素ブロック１１１の第１色画素電極１１１０と第４仮想矩形１４０の第１色サブ画素ブロック１１１の第１色画素電極１１１０の面積の和の１.５倍よりも大きい。
例えば、幾つかの例示では、図８及び図９Ａに示されるように、第１辺に垂直な方向に隣接する２つの最小重複領域１００、例えば、第１最小重複領域１００１及び第２最小重複領域１００２において、第１最小重複領域１００１の第１仮想矩形１１０の第１色サブ画素ブロック１１１の第１色発光層１１１１及び第２最小重複領域１００２の第２仮想矩形１２０の第１色サブ画素ブロック１１１の第１色発光層１１１１は、同一のマスクプレートの穴によって形成される。
例えば、幾つかの例示では、同一の発光層に統合された、第１最小重複領域１００１の第１仮想矩形１１０の第１色サブ画素ブロック１１１の第１色発光層１１１１と第２最小重複領域１００２の第２仮想矩形１２０の第１色サブ画素ブロック１１１の第１色発光層１１１１との面積は、第１最小重複領域１００１の第１仮想矩形１１０の第１色サブ画素ブロック１１１の第１色画素電極１１１０と第２最小重複領域１００２の第２仮想矩形１２０の第１色サブ画素ブロック１１１の第１色画素電極１１１０の面積の和よりも大きい。
例えば、第１最小重複領域１００１の第１仮想矩形１１０の第１色サブ画素ブロック１１１の中心と第２最小重複領域１００２の第２仮想矩形１２０の第１色サブ画素ブロック１１１の中心との間の距離が、第２辺１１０２の長さの１/２よりも大きいため、同一の発光層に統合された、第１最小重複領域１００１の第１仮想矩形１１０の第１色サブ画素ブロック１１１の第１色発光層１１１１と第２最小重複領域１００２の第２仮想矩形１２０の第１色サブ画素ブロック１１１の第１色発光層１１１１との面積が、第１最小重複領域１００１の第１仮想矩形１１０の第１色サブ画素ブロック１１１の第１色画素電極１１１０と第２最小重複領域１００２の第２仮想矩形１２０の第１色サブ画素ブロック１１１の第１色画素電極１１１０の面積の和の１.５倍よりも大きい。
例えば、幾つかの例示では、図８及び図９Ａに示されるように、同じ最小重複領域１００において、第１仮想矩形１１０の第２色サブ画素ブロック１１２の第２色画素電極１１２０と第２仮想矩形１２０の第２色サブ画素ブロック１１２の第２色画素電極１１２０とを同一の画素電極に統合することで、１つの画素電極としてデータ信号を印加される。
例えば、幾つかの例示では、図８及び図９Ａに示されるように、第１辺に垂直な方向に隣接する２つの最小重複領域１００、例えば、第１最小重複領域１００１及び第２最小重複領域１００２において、第１最小重複領域１００１の第４仮想矩形１４０の第２色サブ画素ブロック１１２の第２色画素電極１１２０と第２最小重複領域１００２の第３仮想矩形１３０の第２色サブ画素ブロック１１２の第２色画素電極１１２０とを同一の画素電極に統合することで、１つの画素電極としてデータ信号を印加される。
例えば、幾つかの例示では、図８及び図９Ａに示されるように、同じ最小重複領域１００において、第１仮想矩形１１０の第３色サブ画素ブロック１１３の第３色画素電極１１３０と第２仮想矩形１２０の第３色サブ画素ブロック１１３の第３色画素電極１１３０とを同一の画素電極に統合することで、１つの画素電極としてデータ信号を印加される。
例えば、幾つかの例示では、図８及び図９に示されるように、第１辺に垂直な方向に隣接する２つの最小重複領域１００、例えば、第１最小重複領域１００１及び第２最小重複領域１００２において、第１最小重複領域１００１の第４仮想矩形１４０の第３色サブ画素ブロック１１３の第３色画素電極１１３０と第２最小重複領域１００２の第３仮想矩形１３０の第３色サブ画素ブロック１１３の第３色画素電極１１３０とを同一の画素に統合することで、１つの画素電極としてデータ信号を印加される。
また、図８における仮想矩形のそれぞれと最小重複領域との間の関係から見ると、最小重複領域の辺の長さ（又はピッチ）は、おおよそ２つの仮想矩形の辺の長さである。図８に示されるように、同じ最小重複領域において、第１仮想矩形１１０における第２色サブ画素ブロック１１２及び第３色サブ画素ブロック１１３と、第２仮想矩形１２０における第２色サブ画素ブロック１１２及び第３色サブ画素ブロック１１３は、それぞれが１つの第２色サブ画素及び１つの第３色サブ画素に統合され、第３仮想矩形１３０における１つの第１色サブ画素ブロック１１１及び第４仮想矩形１４０における１つの第１色サブ画素ブロック１１１と共に１つの重複ユニットを形成できる。すなわち、重複ユニットの、第１辺１１０１に平行な方向における寸法又はピッチは、仮想矩形の、第１辺１１０１に平行な辺の長さの２倍である。
図８から分かるように、第２色サブ画素及び第３色サブ画素は、長尺状であり、すなわち、第１辺１１０１に垂直な方向に延伸する長尺形状である。また、第２色サブ画素及び第３色サブ画素は、楕円形であってもよい。第２色サブ画素は、第１辺１１０１に平行な方向の中心に沿って２つの部分（該２つの部分は、例えば、第１仮想矩形１１０に位置する第２色サブ画素ブロック１１２、及び第２仮想矩形１２０に位置する第２色サブ画素ブロック１１２である）に分けられると、２つの第２色サブ画素ブロック１１２の中心間の距離が仮想矩形の辺の長さの０.３倍よりも小さい。また、第２色サブ画素は、第１辺１１０１に垂直な方向に沿うサイズが仮想矩形の辺の長さの０.６倍よりも小さい。
第２色サブ画素及び第３色サブ画素は、第１辺１１０１に垂直な方向に沿うサイズと第１辺１１０１に平行な方向に沿うサイズとの比率がγであり、かつγ>１になる。すなわち、第２色サブ画素及び第３色サブ画素は、第１辺１１０１に垂直な方向に沿って延伸する長尺形状になる。
例えば、第２色サブ画素が赤のサブ画素であり、第３色サブ画素が青のサブ画素である。赤のサブ画素は、一般的に青のサブ画素よりも寿命が長いため、赤のサブ画素の面積が青のサブ画素よりも小さくなってもよいが、赤のサブ画素の上記比率γが小さいすぎると、横方向と縦方向との間の差異が顕著になるので、小さい過ぎるようにしてはならない。
なお、本開示の各実施例では、表示基板は、より多い又は少ない構成要素を含んでもよく、各構成要素間の位置関係は、制限されていなく、実際の要求に応じて決められる。第１色サブ画素ブロック１１１、第２色サブ画素ブロック１１２及び第３色サブ画素ブロック１１３の色は、制限されていなく、任意の色であってもよい。第１色サブ画素ブロック１１１、第２色サブ画素ブロック１１２及び第３色サブ画素ブロック１１３の構造は、制限されていなく、実際の要求に応じて決められる。例えば、他の例示では、図９Ｂに示されるように、該表示基板は、カラーフィルム基板であり、第１色サブ画素ブロック１１１は第１色フィルタ１１４を含み、第２色サブ画素ブロック１１２は第２色フィルタ１１５を含み、第３色サブ画素ブロック１１３は第３色フィルタ１１６を含み、各色のフィルタの形状は、対応色のサブ画素ブロックと同じである。本開示の少なくとも１つの実施例は、本開示の実施例のいずれかに記載の前記画素配列構造に用いられる表示方法をさらに提供する。該表示方法は、前記第１色サブ画素ブロックのそれぞれを前記第１方向と、前記第１方向に垂直な方向に沿ってつながって互いに交差する複数の仮想線を形成し、前記仮想線の交差点を仮想画素点として決定することと、前記仮想画素点に対して表示データを配分することと、前記仮想矩形毎に隣接する２つの仮想画素点の表示データに基づいて、対応する仮想矩形におけるサブ画素ブロックの表示データを算出することと、を含む。該表示方法によると、本開示の実施例のいずれかに記載の前記画素配列構造を表示させることができる。これにより、画面のエッジにカラー辺が発生することを回避し、表示品質の向上に寄与して、３００ＰＰＩ又はこれをやや超える解析度のリアルな画素表示を実現することができる。
図１０は、本開示の一実施例に係る表示方法の流れ図である。該表示方法は、図１０に示されるように、
第１色サブ画素ブロックのそれぞれを第１方向と、第１方向に垂直な方向に沿ってつながって互いに交差する複数の仮想線を形成し、仮想線の交差点を仮想画素点として決定するステップＳ５１０と、
仮想画素点に対して表示データを配分するステップＳ５２０と、
仮想矩形毎に隣接する２つの仮想画素点の表示データに基づいて、対応する仮想矩形におけるサブ画素ブロックの表示データを算出するステップＳ５３０と、
を含む。
図１０に示される表示方法について、図１１に示される画素配列構造を併せて説明する。図１１に示されるように、ステップＳ５１０において、第１色サブ画素ブロック１１１のそれぞれを第１方向と、第１方向に垂直な方向に沿ってつながって互いに交差する複数の仮想線を形成し、仮想線の交差点を仮想画素点として決定する。このように、例えば、第１仮想画素点１、第２仮想画素点２及び第３仮想画素点３である複数の仮想画素点が得られる。もちろん、本開示の実施例はそれに制限されていなく、仮想画素点の数は、任意であってもよく、画素配列構造の寸法及び第１色サブ画素ブロック１１１の数に応じて決められる。例えば、仮想画素点のそれぞれは、第１色サブ画素ブロック１１１と重なっていない。
例えば、複数の仮想画素点は、第１方向及び第１方向に垂直な方向に沿って整列される。第１方向は、駆動線の延伸方向に平行し、又は垂直する。例えば、第１方向において、隣接する仮想画素点それぞれの間の距離が等しい。例えば、第１方向に垂直な方向において、隣接する仮想画素点それぞれの間の距離も等しい。ステップＳ５２０において、仮想画素点に対して表示データを配分し、すなわち、整列される複数の仮想画素点に表示データを配分する。例えば、第１仮想画素点１に配分する表示データが１(ｒ１,ｇ１,ｂ１)であり、第２仮想画素点２に配分する表示データが２(ｒ２,ｇ２,ｂ２)であり、第３仮想画素点３に配分する表示データが３(ｒ３,ｇ３,ｂ３)である。例えば、表示パネルの寸法及び解析度に合わせるように、表示パネル外に設置されたタイマーコントローラにより表示データを処理、配分する。配分方法としては、従来の表示パネルと類似してもよく、本開示の実施例には制限されていない。
図１１は、第１仮想矩形１１０及び第２仮想矩形１２０を示す。例えば、第１仮想矩形１１０におけるサブ画素ブロックの表示データは、Ａ(Ｒａ,Ｇａ,Ｂａ)で示されており、Ｒａが第２色サブ画素ブロック１１２の表示データを示し、Ｇａが第１色サブ画素ブロック１１１の表示データを示し、Ｂａが第３色サブ画素ブロック１１３の表示データを示す。同様に、第２仮想矩形１２０におけるサブ画素ブロックの表示データは、Ｂ(Ｒｂ,Ｇｂ,Ｂｂ)で示される。ステップＳ５３０において、仮想矩形毎に隣接する２つの仮想画素点の表示データに基づいて、対応する仮想矩形におけるサブ画素ブロックの表示データを算出する。例えば、第１仮想画素点１と第２仮想画素点２の表示データ１(ｒ１,ｇ１,ｂ１)及び２(ｒ２,ｇ２,ｂ２)に基づいて、第１仮想矩形１１０におけるサブ画素ブロックの表示データＡ(Ｒａ,Ｇａ,Ｂａ)を算出する。第１仮想画素点１と第３仮想画素点３の表示データ１(ｒ１,ｇ１,ｂ１)及び３(ｒ３,ｇ３,ｂ３)に基づいて、第２仮想矩形１２０におけるサブ画素ブロックの表示データＢ(Ｒｂ,Ｇｂ,Ｂｂ)を算出する。
例えば、算出方法は、補間法、例えば、平均補間法を採用してもよい。第１仮想矩形１１０におけるサブ画素ブロックの表示データＡ(Ｒａ,Ｇａ,Ｂａ)は、Ｒａ＝(ｒ１＋ｒ２)／２、Ｇａ＝(ｇ１＋ｇ２)／２、Ｂａ＝(Ｂ１＋Ｂ２)／２のように算出できる。第２仮想矩形１２０におけるサブ画素ブロックの表示データＢ(Ｒｂ,Ｇｂ,Ｂｂ)は、Ｒｂ＝(ｒ１＋ｒ３)／２、Ｇｂ＝（ｇ１＋ｇ３)／２、Ｂｂ＝(ｂ１＋ｂ３)／２のように算出できる。該画素配列構造において、他の仮想矩形におけるサブ画素ブロックも、このような補間法で算出されることで、仮想画素点の表示データを該画素配列構造における各仮想矩形内のサブ画素ブロックの表示データに変換し、すなわち、表示すべき画像を表示できる。なお、本開示の各実施例では、補間法の種類が制限されていなく、平均補間法であってもよく、ＬａｇＲａｎｇｅ補間法、Ｎｅｗｔｏｎ補間法または他の適宜の補間法であってもよく、表示效果に応じて決められる。もちろん、算出方法は、補間法に制限されていなく、他の適宜の方法であってもよく、本開示の実施例には制限されていない。
例えば、第１辺１１０１に垂直な（又は、第１方向とのなす角が４５°である）方向に隣接する２つの仮想矩形（例えば、第１仮想矩形１１０及び第２仮想矩形１２０）のうち、一方に対応する２つの仮想画素点が第１方向に分布され、他方に対応する２つの仮想画素点が第１方向に垂直な方向に分布される。例えば、第１仮想矩形１１０に対応する第１仮想画素点１及び第２仮想画素点２が第１方向に分布され、第２仮想矩形１２０に対応する第１仮想画素点１及び第３仮想画素点３が第１方向に垂直な方向に分布される。このように、第１方向及び第１方向に垂直な方向における画面の表示品質を向上させることができる。
なお、本開示の各実施例では、表示方法は、上記ステップ又は順番に制限されていなく、より多い又は少ないステップを含んでもよく、各ステップ間の順番は、実際の要求に応じて決められる。
本開示の少なくとも１つの実施例は、本開示の実施例のいずれかに記載の前記画素配列構造の製造方法をさらに提供する。該製造方法により、上記画素配列構造を製造できるので、画面のエッジにカラー辺が発生することが回避又は改善し、表示品質の向上に寄与して、３００ＰＰＩ又はこれをやや超える解析度のリアルな画素表示を実現することができる。
例えば、１つの例示では、該画素配列構造の製造方法は、
該画素配列構造を形成するように、ファインメタルマスクによってアレイ基板上で蒸着することを含む。
例えば、該画素配列構造は、図１ないし図６、図８の何れかに示される画素配列構造である。
例えば、ファインメタルマスクの伸張方向と第１方向とのなす角は、ゼロではなく、例えば、画素配列構造における仮想矩形それぞれの任意の一辺と第１方向とのなす角に等しい。そのため、この方法によれば、ファインメタルマスクの伸張方向を各サブ画素ブロックに対応する開口の延伸方向に一致させるようにするので、ファインメタルマスクが受ける力の方向が、各サブ画素ブロックに対応する開口の延伸方向に一致して、工程の難しさが低減されつつ、工程の精度を向上することに寄与する。製造プロセスにおいて、例えば蒸着際に、ファインメタルマスクの伸張方向とアレイ基板の任意の一辺とのなす角を上記角度とすることで、上記画素配列構造のパターンを形成できる。
なお、本公開の各実施例では、画素配列構造の製造方法は、以上に説明されたステップや順番に制限されていなく、より多いステップを含んでもよく、各ステップ間の順番が実際の要求に応じて決められる。
以上に説明されたのは、本発明の例示的な実施形態に過ぎず、本発明の保護範囲はそれに制限されず、請求の範囲によって決められる。

Claims (33)

  1. 複数の最小重複領域に分布される複数の第１色サブ画素ブロック、複数の第２色サブ画素ブロック、及び複数の第３色サブ画素ブロックを含む画素配列構造であって、
    前記最小重複領域の各々は、矩形形状に形成されかつ４つの仮想矩形を含み、前記４つの仮想矩形が第１仮想矩形を含み、１つの前記第１仮想矩形が１つの第１色サブ画素ブロック、１つの第２色サブ画素ブロック、及び１つの第３色サブ画素ブロックを含んでおり、
    前記第１仮想矩形における任意の一辺は、行方向又は列方向である第１方向とのなす角度がゼロでなく、
    前記第１仮想矩形は、互いに垂直する第１辺と第２辺を含み、前記第１辺の垂直二等分線に前記第１色サブ画素ブロックが位置し、前記第１辺の垂直二等分線の両側に前記第２色サブ画素ブロック及び前記第３色サブ画素ブロックが分布され、前記第２色サブ画素ブロック又は前記第３色サブ画素ブロックと、前記第１辺との間の距離がいずれも、前記第１色サブ画素ブロックと前記第１辺との間の距離よりも小さい、
    画素配列構造。
  2. 前記第１仮想矩形における任意の一辺と前記第１方向とのなす角は、１０°〜５０°である、
    請求項１に記載の画素配列構造。
  3. 前記第１色サブ画素ブロックの中心が前記第１辺の垂直二等分線に位置し、
    前記第２色サブ画素ブロック及び前記第３色サブ画素ブロックが前記第１辺の垂直二等分線の両側に分布され、
    前記第２色サブ画素ブロックの中心又は前記第３色サブ画素ブロックの中心と前記第１辺との間の距離がいずれも前記第１色サブ画素ブロックの中心と前記第１辺との間の距離よりも小さい、
    請求項１に記載の画素配列構造。
  4. 前記４つの仮想矩形は、第２仮想矩形、第３仮想矩形、及び第４仮想矩形をさらに含み、前記第１仮想矩形、前記第２仮想矩形、前記第３仮想矩形及び前記第４仮想矩形が、一辺を共有するように２×２のマトリクスを形成して前記最小重複領域を構成しており、
    前記第２仮想矩形は、前記第１仮想矩形と前記第１辺を共有するとともに、前記第１仮想矩形に対して前記第１辺に関して鏡像対称になり、
    前記第１仮想矩形は、その対角線に沿って前記対角線の長さだけ並進すると、前記第２仮想矩形に隣接する前記第３仮想矩形と重なり、
    前記第３仮想矩形は、前記第１辺と同一の直線上に位置する第３辺を含んでおり、前記第４仮想矩形は、前記第３仮想矩形と前記第３辺を共有するとともに、前記第３仮想矩形に対して前記第３辺に関して鏡像対称になる、
    請求項１ないし３のいずれか１項に記載の画素配列構造。
  5. 前記第１色サブ画素ブロックは緑のサブ画素ブロックであり、
    前記第２色サブ画素ブロックは赤のサブ画素ブロックであり、
    前記第３色サブ画素ブロックは青のサブ画素ブロックである、
    請求項１ないし４のいずれか１項に記載の画素配列構造。
  6. 前記第１色サブ画素ブロックの形状は、底角が直角である対称の五角形であって、前記第１辺の垂直二等分線に関して対称になり、底辺が前記第１辺に平行し、かつこの底辺が前記第１辺に垂直な方向において頂点よりも前記第１辺から離れる五角形になる、
    請求項１ないし５のいずれか１項に記載の画素配列構造。
  7. 前記第２色サブ画素ブロック及び／又は前記第３色サブ画素ブロックの形状は、底角が直角である対称の五角形であって、底辺が前記第１辺に平行し又は前記第１辺に位置し、かつこの底辺が前記第１辺に垂直な方向において頂点よりも前記第１辺に近い五角形になる
    請求項１ないし５のいずれか１項に記載の画素配列構造。
  8. 前記第２色サブ画素ブロックと前記第３色サブ画素ブロックとの両方の形状は、いずれも、底角が直角である五角形であって、底辺が前記第１辺に平行し又は前記第１辺に位置し、かつこの底辺が前記第１辺に垂直な方向において頂点よりも前記第１辺に近くなるとともに、頂点を通過する第１斜辺及び第２斜辺を含む五角形になっており、
    前記第１斜辺は、同じ仮想矩形内に位置する前記第１色サブ画素ブロックに対向して設置され、前記第２斜辺よりも長さが大きい、
    請求項１ないし５のいずれか１項に記載の画素配列構造。
  9. 第１色サブ画素ブロックの形状は、底角が直角である対称の五角形であって、前記第１辺の垂直二等分線に関して対称になり、底辺が前記第１辺に平行し、かつこの底辺が前記第１辺に垂直な方向において頂点よりも前記第１辺から離れるとともに、頂点を通過する等長の第３斜辺及び第４斜辺を含む五角形になっており、
    前記第１色サブ画素ブロックの第３斜辺は、同じ仮想矩形内に位置する前記第２色サブ画素ブロックの第１斜辺に対して平行に、第１距離で間隔で配置され、
    前記第１色サブ画素ブロックの第４斜辺は、同じ仮想矩形内に位置する前記第３色サブ画素ブロックの第１斜辺に対して平行に、第２距離である間隔で配置される、
    請求項８に記載の画素配列構造。
  10. 前記第１仮想矩形及び前記第２仮想矩形において、前記第２色サブ画素ブロックが前記第３色サブ画素ブロックよりも前記最小重複領域の中心から離れ、
    前記第３仮想矩形及び前記第４仮想矩形において、前記第３色サブ画素ブロックが前記第２色サブ画素ブロックよりも前記最小重複領域の中心から離れており、
    前記第１仮想矩形における前記第３色サブ画素ブロックと前記第４仮想矩形における前記第２色サブ画素ブロックとが隣接し、
    前記第２仮想矩形における前記第３色サブ画素ブロックと前記第３仮想矩形における前記第２色サブ画素ブロックとが隣接し、
    前記第１仮想矩形における前記第３色サブ画素ブロックの前記第２斜辺が、前記第４仮想矩形における前記第２色サブ画素ブロックの前記第２斜辺に対して平行に、第３距離である間隔で配置され、
    前記第２仮想矩形における前記第３色サブ画素ブロックの前記第２斜辺が、前記第３仮想矩形における前記第２色サブ画素ブロックの前記第２斜辺に対して平行に、第４距離である間隔で配置される、
    請求項９に記載の画素配列構造。
  11. 前記第１距離、前記第２距離、前記第３距離及び前記第４距離は、すべて同じである、
    請求項１０に記載の画素配列構造。
  12. 前記第２色サブ画素ブロックと前記第３色サブ画素ブロックとの両方の形状は、いずれも、直角台形であって、底辺が前記第１辺に垂直し、直角辺と前記第１辺との間の距離が斜辺と前記第１辺との間の距離よりも小さい直角台形になる、
    請求項１ないし５のいずれか１項に記載の画素配列構造。
  13. 前記第１色サブ画素ブロックの形状は、底角が直角である対称の五角形であって、前記第１辺の垂直二等分線に関して対称になり、底辺が前記第１辺に平行し、かつこの底辺が前記第１辺に垂直な方向において頂点よりも前記第１辺から離れるとともに、頂点を通過する等長の第３斜辺及び第４斜辺を含む五角形になっており、
    前記第１色サブ画素ブロックの第３斜辺は、同じ仮想矩形内に位置する前記第２色サブ画素ブロックの斜辺に対して平行に、第５距離である間隔で配置され、
    前記第１色サブ画素ブロックの第４斜辺は、同じ仮想矩形内に位置する前記第３色サブ画素ブロックの斜辺に対して平行に、第６距離である間隔で配置される、
    請求項１２に記載の画素配列構造。
  14. 前記第１仮想矩形及び前記第２仮想矩形において、前記第３色サブ画素ブロックが前記第２色サブ画素ブロックよりも前記最小重複領域の中心に近く、
    前記第３仮想矩形及び前記第４仮想矩形において、前記第２色サブ画素ブロックが前記第３色サブ画素ブロックよりも前記最小重複領域の中心に近くなり、
    前記第１仮想矩形における前記第３色サブ画素ブロックと前記第４仮想矩形における前記第２色サブ画素ブロックとが隣接し、
    前記第２仮想矩形における前記第３色サブ画素ブロックと前記第３仮想矩形における前記第２色サブ画素ブロックとが隣接しており、
    前記第１仮想矩形における前記第３色サブ画素ブロックの鋭角部と、前記第４仮想矩形における前記第２色サブ画素ブロックの鋭角部と、の間の距離が第７距離であり、
    前記第２仮想矩形における前記第３色サブ画素ブロックの鋭角部と、前記第３仮想矩形における前記第２色サブ画素ブロックの鋭角部と、の間の距離が第８距離である、
    請求項１３に記載の画素配列構造。
  15. 前記第５距離、前記第６距離、前記第７距離及び前記第８距離は、すべて同じである、
    請求項１４に記載の画素配列構造。
  16. 前記第１色サブ画素ブロックの中心と前記第１辺との間の距離は、前記第２辺の長さの半分以上で、かつ前記第２辺の長さの３/４以下である、
    請求項１ないし５のいずれか１項に記載の画素配列構造。
  17. 同じ前記最小重複領域において、前記第３仮想矩形における第１色サブ画素ブロックと前記第４仮想矩形における第１色サブ画素ブロックの中心との間の距離は、前記第２辺の長さの半分以上で、かつ前記第２辺の長さ以下である、
    請求項４又は５に記載の画素配列構造。
  18. 同じ前記最小重複領域において、前記第１仮想矩形の第２色サブ画素ブロックと前記第２仮想矩形の第２色サブ画素ブロックとは、同一のサブ画素に統合されて、全体として共同で表示しており、
    前記第１辺に垂直な方向において隣接する２つの前記最小重複領域には、第１最小重複領域と第２最小重複領域とが含まれ、前記第１最小重複領域の第４仮想矩形と前記第２最小重複領域の第３仮想矩形とが隣接し、前記第１最小重複領域の第４仮想矩形の第２色サブ画素ブロックと前記第２最小重複領域の第３仮想矩形の第２色サブ画素ブロックとが同一のサブ画素に統合されて、全体として共同で表示する
    請求項４又は５に記載の画素配列構造。
  19. 同じ前記最小重複領域において、前記第１仮想矩形の第３色サブ画素ブロックと前記第２仮想矩形の第３色サブ画素ブロックが同一のサブ画素に統合されて、全体として共同で表示しており、
    前記第１辺に垂直な方向において隣接する２つの前記最小重複領域には、第１最小重複領域と第２最小重複領域とが含まれ、前記第１最小重複領域の第４仮想矩形と前記第２最小重複領域の第３仮想矩形とが隣接し、前記第１最小重複領域の第４仮想矩形の第３色サブ画素ブロックと前記第２最小重複領域の第３仮想矩形の第３色サブ画素ブロックが同一のサブ画素に統合されて、全体として共同で表示する、
    請求項１８に記載の画素配列構造。
  20. 前記画素配列構造は、１つの矩形配列領域を構成しており、
    前記矩形配列領域の任意の一辺と前記第１仮想矩形の任意の一辺とのなす角は、４５°である、
    請求項１ないし５のいずれか一項に記載の画素配列構造。
  21. 前記第１方向は、前記画素配列構造を駆動する駆動線の延伸方向に対して、平行に、又は互いに垂直になる、
    請求項１ないし５のいずれか１項に記載の画素配列構造。
  22. 複数の最小重複領域に分布される複数の第１色サブ画素ブロック、複数の第２色サブ画素ブロック、及び複数の第３色サブ画素ブロックを含む画素配列構造であって、
    前記最小重複領域の各々は、矩形形状に形成されかつ４つの仮想矩形を含み、前記４つの仮想矩形が第１仮想矩形を含み、１つの前記第１仮想矩形が１つの第１色サブ画素ブロック、１つの第２色サブ画素ブロック、及び１つの第３色サブ画素ブロックを含んでおり、
    前記画素配列構造は、１つの矩形配列領域を構成し、前記第１仮想矩形の任意の一辺と前記矩形配列領域の任意の一辺とのなす角がゼロでなく、
    前記第１仮想矩形は、互いに垂直な第１辺と第２辺とを含み、前記第１辺の垂直二等分線に前記第１色サブ画素ブロックが位置し、前記第１辺の垂直二等分線の両側に前記第２色サブ画素ブロック及び前記第３色サブ画素ブロックが分布され、前記第２色サブ画素ブロック又は前記第３色サブ画素ブロックと、前記第１辺との間の距離がいずれも前記第１色サブ画素ブロックと前記第１辺との間の距離よりも小さい、
    画素配列構造。
  23. ベース基板と、
    前記ベース基板上に設置される複数の画素と、を含み、
    前記複数の画素には、請求項１〜２２の何れか１項に記載の画素配列構造が用いられる、
    表示基板。
  24. 前記４つの仮想矩形は、第２仮想矩形、第３仮想矩形、及び第４仮想矩形をさらに含み、前記第１仮想矩形、前記第２仮想矩形、前記第３仮想矩形及び前記第４仮想矩形が、一辺を共有するように２×２のマトリクスを形成して前記最小重複領域を構成しており、
    前記第２仮想矩形は、前記第１仮想矩形と前記第１辺を共有するとともに、前記第１仮想矩形に対して前記第１辺に関して鏡像対称になり、
    前記第１仮想矩形は、その対角線に沿って前記対角線の長さだけ並進すると、前記第２仮想矩形に隣接する前記第３仮想矩形と重なり、
    前記第３仮想矩形は、前記第１辺と同一の直線上に位置する第３辺を含んでおり、
    前記第４仮想矩形は、前記第３仮想矩形と前記第３辺を共有するとともに、前記第３仮想矩形に対して前記第３辺に関して鏡像対称になり、
    前記第１色サブ画素ブロックは、第１色画素電極と、前記第１色画素電極上に設置される第１色発光層とを含み、
    前記第２色サブ画素ブロックは、第２色画素電極と、前記第２色画素電極上に設置される第２色発光層とを含み、
    前記第３色サブ画素ブロックは、第３色画素電極と、前記第３色画素電極上に設置される第３色発光層とを含み、
    前記第１色画素電極は、前記第１色発光層を発光駆動するように配置され、
    前記第２色画素電極は、前記第２色発光層を発光駆動するように配置され、
    前記第３色画素電極は、前記第３色発光層を発光駆動するように配置される、
    請求項２３に記載の表示基板。
  25. 同じ前記最小重複領域において、前記第３仮想矩形の第１色サブ画素ブロックの第１色発光層と前記第４仮想矩形の第１色サブ画素ブロックの第１色発光層とは、同一の単色のパターン領域を共用することにより形成され、
    前記第１辺に垂直な方向において隣接する２つの前記最小重複領域には、第１最小重複領域と第２最小重複領域とが含まれ、前記第１最小重複領域の第１仮想矩形の第１色サブ画素ブロックの第１色発光層と、前記第２最小重複領域の前記第２仮想矩形の第１色サブ画素ブロックの第１色発光層とが、同一の単色のパターン領域を共用することにより形成される、
    請求項２４に記載の表示基板。
  26. 同じ前記最小重複領域において、同一の単色のパターン領域を共用することにより形成された、前記第３仮想矩形の前記第１色サブ画素ブロックの前記第１色発光層と前記第４仮想矩形の前記第１色サブ画素ブロックの前記第１色発光層との面積は、前記第３仮想矩形の前記第１色サブ画素ブロックの前記第１色画素電極の面積と前記第４仮想矩形の前記第１色サブ画素ブロックの前記第１色画素電極の面積の和よりも大きく、
    前記第１辺に垂直な方向において隣接する２つの前記最小重複領域には、第１最小重複領域と第２最小重複領域とが含まれ、同一の単色のパターン領域を共用することにより形成された、前記第１最小重複領域の前記第１仮想矩形の前記第１色サブ画素ブロックの前記第１色発光層と前記第２最小重複領域の前記第２仮想矩形の前記第１色サブ画素ブロックの前記第１色発光層との面積は、前記第１最小重複領域の前記第１仮想矩形の前記第１色サブ画素ブロックの前記第１色画素電極の面積と前記第２最小重複領域の前記第２仮想矩形の前記第１色サブ画素ブロックの前記第１色画素電極の面積の和よりも大きい、
    請求項２５に記載の表示基板。
  27. 同じ前記最小重複領域において、前記第１仮想矩形の第２色サブ画素ブロックの第２色画素電極と前記第２仮想矩形の第２色サブ画素ブロックの第２色画素電極とは、同一の画素電極に統合され、
    前記第１辺に垂直な方向において隣接する２つの前記最小重複領域には、第１最小重複領域と第２最小重複領域とが含まれ、前記第１最小重複領域の第４仮想矩形の第２色サブ画素ブロックの第２色画素電極と前記第２最小重複領域の前記第３仮想矩形の第２色サブ画素ブロックの第２色画素電極とが、同一の画素電極に統合される、
    請求項２４に記載の表示基板。
  28. 同じ前記最小重複領域において、前記第１仮想矩形の第３色サブ画素ブロックの第３色画素電極と前記第２仮想矩形の第３色サブ画素ブロックの第３色画素電極とは、同一の画素電極に統合され、
    前記第１辺に垂直な方向において隣接する２つの前記最小重複領域には、第１最小重複領域と第２最小重複領域とが含まれ、前記第１最小重複領域の第４仮想矩形の第３色サブ画素ブロックの第３色画素電極と前記第２最小重複領域の前記第３仮想矩形の第３色サブ画素ブロックの第３色画素電極とが、同一の画素電極に統合される、
    請求項２４に記載の表示基板。
  29. 前記第１色サブ画素ブロックは、第１色フィルタを含み、
    前記第２色サブ画素ブロックは、第２色フィルタを含み、
    前記第３色サブ画素ブロックは、第３色フィルタを含む、
    請求項２３に記載の表示基板。
  30. 請求項１ないし２２の何れか１項に記載の画素配列構造に適用される表示方法であって、
    前記第１色サブ画素ブロックのそれぞれを前記第１方向と、前記第１方向に垂直な方向に沿ってつながって互いに交差する複数の仮想線を形成し、前記仮想線の交差点を仮想画素点として決定することと、
    前記仮想画素点に対して表示データを配分することと、
    前記仮想矩形毎に隣接する２つの仮想画素点の表示データに基づいて、対応する仮想矩形におけるサブ画素ブロックの表示データを算出することと、を含む
    表示方法。
  31. 前記第１辺に垂直な方向において隣接する２つの前記仮想矩形のうち、一方に対応する２つの仮想画素点が前記第１方向に分布されつつ、他方に対応する２つの仮想画素点が前記第１方向に垂直な方向に分布される、
    請求項３０に記載の表示方法。
  32. 前記仮想矩形に隣接する２つ仮想画素点の表示データに基づいて、対応する仮想矩形におけるサブ画素ブロックの表示データを算出することは、
    補間法で前記仮想矩形におけるサブ画素ブロックの表示データを算出することを含む、
    請求項３０又は３１に記載の表示方法。
  33. 請求項１ないし２２の何れか１項に記載の画素配列構造の製造方法であって、
    前記画素配列構造を形成するように、前記第１方向とのなす角がゼロでない伸張方向を有するファインメタルマスクによってアレイ基板上で蒸着することを含む、
    製造方法。
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