JP2015138955A - 薄膜トランジスタアレイ基板、ｅｌ表示装置、および、薄膜トランジスタアレイ基板の製造方法 - Google Patents

Abstract

【課題】配線層を通じた複数の薄膜トランジスタへの信号の伝達が途絶えることを抑える薄膜トランジスタアレイ基板、ＥＬ表示装置、および、薄膜トランジスタアレイ基板の製造方法を提供する。【解決手段】配線層と、電極層を有する複数の薄膜トランジスタと、前記電極層と前記配線層との間に位置する絶縁層と、前記複数の薄膜トランジスタにおいて、前記絶縁層を貫通して前記配線層と前記電極層とに並列接続する複数のコンタクトと、を備える。また、前記電極層は、前記配線層の延びる方向に沿って延びる延在部を備え、前記延在部は、前記絶縁層を挟んで前記配線層と相互に対向し、前記配線層と前記電極層とに並列接続する複数の前記コンタクトの各々は、前記配線層と前記延在部とに並列接続する。【選択図】図３

Description

本開示の技術は、複数の薄膜トランジスタが並列接続する配線層を備える薄膜トランジスタアレイ基板、ＥＬ表示装置、および、薄膜トランジスタアレイ基板の製造方法に関する。

エレクトロルミネッセンス（ＥＬ）表示装置は、マトリックス状に並ぶ複数のＥＬ素子と、薄膜トランジスタアレイ基板の構成要素である複数の画素回路とを備え、複数のＥＬ素子の各々は、相互に異なる１つの画素回路に電気的接続している。複数の画素回路の各々は、例えば、駆動トランジスタと、駆動トランジスタのゲート‐ソース間に接続する保持容量と、保持容量に接続する選択トランジスタとを含む。

画素回路を構成する選択トランジスタは、選択線を通じて選択ドライバに接続し、選択ドライバによって選択された選択トランジスタは、階調データに応じたレベルの電圧を保持容量に保持させる。駆動トランジスタは、電源線を通じて電源ドライバに接続し、保持容量の保持する電圧値に応じた電流値でＥＬ素子に電流を流す。（例えば、特許文献１、および、特許文献２を参照）。

特開２００３−１９５８１０号公報 特開２０１３−１１４０７２号公報

ところで、ＥＬ表示装置の製造工程において電源線が断線するとき、その電源線に並列接続する全ての画素回路の中で、断線した箇所よりも電流の供給側に位置する画素回路には、電源ドライバから電源が供給されなくなる。また、ＥＬ表示装置の製造工程において選択線が断線するときも、その選択線に並列接続する全ての画素回路の中で、断線した箇所よりも信号の出力側に位置する画素回路は、選択ドライバによって選択されなくなる。

結果として、複数の画素回路の共有する１つの配線層が断線するとき、断線した箇所がたとえ１箇所であっても、断線した箇所よりも先に位置する全ての画素回路は、まとめて機能しなくなってしまう。なお、こうした配線層の断線に伴う課題は、ＥＬ表示装置に限らず、液晶表示装置、撮像装置、メモリ装置、シフトレジスタ回路、ラッチ回路など、１つの配線層に複数の薄膜トランジスタが並列接続する薄膜トランジスタアレイ基板において共通する。

本開示の技術は、複数の薄膜トランジスタが並列接続する配線層を通じた複数の薄膜トランジスタへの信号の伝達が途絶えることを抑えることの可能な薄膜トランジスタアレイ基板、ＥＬ表示装置、および、薄膜トランジスタアレイ基板の製造方法を提供することを目的とする。

本開示における薄膜トランジスタアレイ基板の一態様は、配線層と、電極層を有する複数の薄膜トランジスタと、前記電極層と前記配線層との間に位置する絶縁層と、前記複数の薄膜トランジスタにおいて、前記絶縁層を貫通して前記配線層と前記電極層とに並列接続する複数のコンタクトとを備える。

本開示におけるＥＬ表示装置の一態様は、薄膜トランジスタを含む複数の画素回路と、複数の前記画素回路が並列接続する配線層とをさらに有する上記薄膜トランジスタアレイ基板と、複数の画素回路の各々に電気的接続するＥＬ素子と、を備える。

本開示における薄膜トランジスタアレイ基板の製造方法の一態様は、配線層を形成する工程と、電極層を有する複数の薄膜トランジスタを形成する工程と、前記電極層と前記配線層との間に位置する絶縁層を形成する工程と、前記複数の薄膜トランジスタの各々において、前記絶縁層を貫通して前記配線層と前記電極層とに並列接続する複数のコンタクトを形成する工程とを含む。

本開示の技術の一態様によれば、相互に隣り合うコンタクトが配線層と電極層とに並列接続する。そのため、相互に隣り合うコンタクトの間において配線層が断線する場合であっても、相互に隣り合うコンタクトと端子層とを通じて、配線層における導通は確保される。それゆえに、配線層を通じた複数の薄膜トランジスタへの信号の伝達が途絶えることが抑えられる。

本開示における薄膜トランジスタアレイ基板の他の態様において、前記電極層は、前記配線層の延びる方向に沿って延びる延在部を備えている。そして、前記延在部は、前記絶縁層を挟んで前記配線層と相互に対向し、前記コンタクトは、前記配線層と前記延在部とを接続することが好ましい。

本開示における薄膜トランジスタアレイ基板の他の態様によれば、コンタクトの接続する先である配線層と延在部とが相互に対向するため、配線層と延在部とを接続するコンタクトの構造の複雑化が抑えられる。

本開示における薄膜トランジスタアレイ基板の他の態様において、前記配線層の延びる方向において、前記電極層と前記延在部との中で下層である層の有する幅は、前記電極層と前記延在部との中で上層である層の有する幅よりも大きいことが好ましい。

本開示における薄膜トランジスタアレイ基板の他の態様によれば、相互に対向する電極層と延在部との位置の整合が容易である。
本開示における薄膜トランジスタアレイ基板の他の態様において、前記配線層と前記延在部とに並列接続する複数の前記コンタクトは、前記延在部における延在方向の両端部に位置するコンタクトを含むことが好ましい。

本開示における薄膜トランジスタアレイ基板の他の態様によれば、電極層と配線層との電気的接続が延在部の両端部において確保されるため、延在部における延在方向に沿った長さの範囲であれば、配線層が断線するとしても、上述した効果は得られる。それゆえに、配線層を通じた複数の薄膜トランジスタへの信号の伝達が途絶えることを抑える効果の得られる確率が高まる。

本開示における薄膜トランジスタアレイ基板の他の態様において、前記薄膜トランジスタは、半導体層を備え、前記電極層は、前記半導体層と接続する接続部であって、前記接続部において前記半導体層と接続する部分が１つの方向に沿って延びる前記接続部を備え、前記１つの方向と前記延在部の延びる方向とが相互に異なる構成であってもよい。

本開示における薄膜トランジスタアレイ基板の他の態様によれば、チャンネルを形成する部分と延在部とが相互に異なる方向に沿って延びるため、チャンネル幅の延びる方向に沿ってコンタクトを並べることや、延在部の延びる方向に沿ってチャンネルを形成するという構造上の制約が軽減される。

本開示における薄膜トランジスタアレイ基板の他の態様において、前記薄膜トランジスタは、ゲート電極層と、ソース電極層と、ドレイン電極層とからなる３つの端子電極層を備え、前記３つの端子電極層の中の１つの端子電極層が、前記配線層に電気的接続する接続対象である。そして、前記接続対象に接続して前記接続対象とは異なる階層に位置する引出電極層をさらに備え、前記引出電極層が前記電極層であることが好ましい。

本開示における薄膜トランジスタアレイ基板の他の態様によれば、配線層に電気的接続する端子電極層は、この端子電極層と相互に異なる階層に位置する引出電極層と接続する。そして、引出電極層と配線層とが複数のコンタクトによって接続する。こうした構成であれば、薄膜トランジスタを機能させる端子電極層は、複数のコンタクトと直接接続するための面積の拡張を強いられないため、端子電極層に強いられる設計上の制約が抑えられもする。

本開示における薄膜トランジスタアレイ基板の他の態様において、前記３つの端子電極層の中で前記接続対象以外の前記端子電極層が非接続対象であり、前記引出電極層は、前記非接続対象と同じ階層に位置し、かつ、前記非接続対象と同じ材料から構成されていることが好ましい。

本開示における薄膜トランジスタアレイ基板の他の態様によれば、非接続対象を導電膜のパターニングによって形成する際に、非接続対象と引出電極層とを同時に形成することが可能である。それゆえに、非接続対象と引出電極層とが相互に異なる階層に位置する構成と比べて、薄膜トランジスタアレイ基板の製造方法を簡便な構成とすることも可能である。

本開示における薄膜トランジスタアレイ基板の他の態様において、前記配線層は、アルミニウム、または、アルミニウムを含む合金材料からなる構成であってもよい。
本開示における薄膜トランジスタアレイ基板の他の態様によれば、アルミニウム、または、アルミニウム合金材料からなる配線層に断線が生じる場合であっても、複数の薄膜トランジスタの各々への信号の伝達が途絶えることが抑えられる。

本開示における薄膜トランジスタアレイ基板の他の態様において、前記配線層は、前記薄膜トランジスタに電源を供給する電源線であってもよい。
本開示における薄膜トランジスタアレイ基板の他の態様によれば、電源線に断線が生じる場合であっても、複数の薄膜トランジスタへの電源の供給が途絶えることが抑えられる。

本開示の技術によれば、配線層を通じた複数の薄膜トランジスタへの信号の伝達が途絶えることが抑えられる。

本開示の技術を具体化した一実施形態におけるＥＬ表示装置の平面構造を示す平面図であって、画素と、画素の周辺に位置する配線層とを誇張して示す図であり、積層構造の一部を破断によって示す図である。 一実施形態における画素の電気的構成の一例を示す回路図である。 一実施形態における画素の平面構造を示す平面図である。 一実施形態における画素の平面構造の一部を拡大して示す拡大平面図であって、選択トランジスタにおける配線構造を示す図である。 一実施形態における画素の平面構造の一部を拡大して示す拡大平面図であって、駆動トランジスタにおける配線構造の一部を示す図である。 一実施形態における画素の断面構造の一部を拡大して示す拡大断面図であって、図３における６‐６線に沿った断面を示す図である。 一実施形態における画素の断面構造の一部を拡大して示す拡大断面図であって、図３における７‐７線に沿った断面を示す図である。 一実施形態における画素の断面構造の一部を拡大して示す拡大断面図であって、図４における８‐８線に沿った断面を示す図である。 一実施形態における画素の断面構造の一部を拡大して示す拡大断面図であって、図４における９‐９線に沿った断面を示す図である。 一実施形態における画素の断面構造の一部を拡大して示す拡大断面図であって、図４における１０‐１０線に沿った断面を示す図である。 一実施形態における画素の断面構造の一部を拡大して示す拡大断面図であって、図５における１１‐１１線に沿った断面を示す図である。 一実施形態におけるパッドの断面構造の一部を拡大して示す拡大断面図であって、図１における１２‐１２線に沿った断面を示す図である。 一実施形態におけるパッドの断面構造の一部を拡大して示す拡大断面図であって、図４における１３‐１３線に沿った断面を示す図である。 （ａ）（ｂ）（ｃ）は、一実施形態におけるＥＬ表示装置の製造方法を示す工程断面図であって、相互に異なる複数の部位を並べて示す図である。 （ａ）（ｂ）（ｃ）は、一実施形態におけるＥＬ表示装置の製造方法を示す工程断面図であって、相互に異なる複数の部位を並べて示す図である。 （ａ）（ｂ）（ｃ）は、一実施形態におけるＥＬ表示装置の製造方法を示す工程断面図であって、相互に異なる複数の部位を並べて示す図である。 （ａ）（ｂ）は、一実施形態におけるＥＬ表示装置の製造方法を示す工程断面図であって、相互に異なる複数の部位を並べて示す図である。 参考例におけるＥＬ表示装置の平面構造を示す平面図である。 参考例におけるＥＬ表示装置の断面構造を示す断面図であって、（ａ）は電源線が断線していない状態の図１８におけるＡ‐Ａ線に沿った断面図であり、（ｂ）は電源線が断線している状態の図１８におけるＡ‐Ａ線に沿った断面図である。 参考例におけるＥＬ表示装置の断面構造を示す断面図であって、（ａ）は選択線が断線していない状態の図１８におけるＢ‐Ｂ線に沿った断面図であり、（ｂ）は選択線が断線している状態の図１８におけるＢ‐Ｂ線に沿った断面図である。 一実施形態におけるＥＬ表示装置の作用を示す作用図であって、（ａ）は電源線が断線していない状態の図３におけるＡ‐Ａ線に沿った断面図であり、（ｂ）は電源線が断線している状態の図３におけるＡ‐Ａ線に沿った断面図である。 一実施形態におけるＥＬ表示装置の作用を示す作用図であって、（ａ）は選択線が断線していない状態の図３におけるＢ‐Ｂ線に沿った断面図であり、（ｂ）は選択線が断線している状態の図３におけるＢ‐Ｂ線に沿った断面図である。 変形例における画素回路の電気的構成を示す回路図である。 変形例における画素の平面構造を示す平面図である。

図１から図２２を参照して、本開示の技術を具体化した一実施形態における薄膜トランジスタアレイ基板、ＥＬ表示装置、および、薄膜トランジスタアレイ基板の製造方法を説明する。

［ＥＬ表示装置の構成］
図１を参照してＥＬ表示装置の構成の一例を説明する。
なお、ＥＬ表示装置は、ボトムエミッション型の表示装置であってもよいし、トップエミッション型の表示装置であってもよい。本実施形態では、ＥＬ表示装置をボトムエミッション型の表示装置に具体化した例を説明する。

図１が示すように、ＥＬ表示装置の備える表示パネル１０は、薄膜トランジスタアレイ基板の一例であり、例えば、平面視において矩形形状を有するガラス基板や樹脂基板などの基板１１を備えている。基板１１が有する１つの面は、図１の二点鎖線が示す表示領域２０と、表示領域２０の周囲である周辺領域３０とを備えている。表示領域２０は、１つの方向である行方向と、行方向と直交する方向である列方向とに沿って、マトリクス状に並ぶ複数の画素ＰＩＸを備えている。周辺領域３０は、列方向に沿って並ぶ複数の選択端子パッドＰＬｓと、同じく列方向に沿って並ぶ複数の電源端子パッドＰＬａと、行方向に沿って並ぶ複数のデータ端子パッドＰＬｄと、基板１１の四隅に位置するコンタクト電極層Ｅｃｃとを備えている。

複数の画素ＰＩＸの各々は、平面視においてほぼ矩形形状を有する１つの画素電極層１４を有し、複数の画素電極層１４の各々は、平面視において格子形状を有する１つの隔壁層１７によって囲まれている。隔壁層１７によって囲まれる複数の領域の各々は、画素電極層１４の上層である１つのＥＬ層１５を備え、複数のＥＬ層１５の各々、および、隔壁層１７は、１つの対向電極層１６によって覆われている。対向電極層１６は、複数のＥＬ層１５とコンタクト電極層Ｅｃｃとに電気的接続している。

対向電極層１６は、例えば、相対的に低い仕事関数を有した電子注入層と、相対的に高い仕事関数を有した輸送機能層との積層構造を有している。電子注入層の形成材料は、例えば、カルシウム、バリウム、リチウム、インジウムからなる群から選択されるいずれか１つある。輸送機能層は、例えば、アルミニウム、クロム、銀、パラジウムからなる群から選択される少なくとも１つである。

隔壁層１７は、例えば、フォトリソグラフィ法によるパターニングが可能な感光性の絶縁材料であるポリイミド系の樹脂材料などからなる。隔壁層１７によって区画される領域は、１つの画素ＰＩＸのＥＬ層を形成するためのＥＬ層形成領域Ｒｅｌである。１つのＥＬ層形成領域Ｒｅｌ、および、隔壁層１７の中で１つのＥＬ層形成領域Ｒｅｌを囲む部分は、１つの画素ＰＩＸを形成するための画素形成領域Ｒｐｘである。

複数の画素電極層１４の各々の近傍であって、画素電極層１４に対する行方向には、１つのデータ線Ｌｄが列方向に沿って延びている。複数のデータ線Ｌｄの各々における一方の端部は、相互に異なるデータ端子パッドＰＬｄに接続している。

複数の画素電極層１４の各々の近傍であって、画素電極層１４に対する列方向には、配線層の一例である１つの選択線Ｌｓが行方向に沿って延びている。また、複数の画素電極層１４の各々の近傍であって、画素電極層１４に対する列方向には、これもまた配線層の一例である１つの電源線Ｌａが行方向に沿って延びている。複数の選択線Ｌｓの各々における一方の端部は、相互に異なる選択端子パッドＰＬｓに接続し、複数の電源線Ｌａの各々における一方の端部は、相互に異なる電源端子パッドＰＬａに接続している。

ＥＬ表示装置は、上述した表示パネル１０に加えて、選択ドライバＤＳ、データドライバＤｄ、および、電源ドライバＤＢを備えている。
複数の選択線Ｌｓの各々は、選択端子パッドＰＬｓを介して選択ドライバＤＳに電気的接続している。選択ドライバＤＳは、複数の選択線Ｌｓの各々に、相互に異なるタイミングで選択電圧Ｖｓｅｌを印加する。そして、選択ドライバＤＳは、１つの選択線Ｌｓに並列接続する複数の画素ＰＩＸを同じタイミングで選択状態に設定し、この選択状態の設定を複数の選択線Ｌｓの各々に対して順に進める。

複数のデータ線Ｌｄの各々は、データ端子パッドＰＬｄを介してデータドライバＤｄに電気的接続している。データドライバＤｄは、１行分の画素ＰＩＸが選択状態に設定されるごとに、階調データに応じた階調電圧Ｖｄａｔａを全てのデータ線Ｌｄに対して一斉に印加する。

複数の電源線Ｌａの各々は、電源端子パッドＰＬａを介して電源ドライバＤＢに電気的接続している。電源ドライバＤＢは、全ての電源線Ｌａに所定の電源電圧Ｖｓａを印加して、電源線Ｌａに並列接続する画素ＰＩＸを発光できる状態に設定する。電源電圧Ｖｓａは、階調データに応じた駆動電流を画素ＰＩＸにおいて流すことができる高電圧であって、ＥＬ素子ＯＥＬの対向電極層１６に印加される基準電圧Ｖｓｃよりも高電位の電圧である。

［画素回路の電気的構成］
図２を参照して画素ＰＩＸの備える画素回路の電気的構成の一例を説明する。
なお、画素ＰＩＸの備える画素回路は、１つの選択線Ｌｓ、１つの電源線Ｌａ、１つのデータ線Ｌｄに接続する薄膜トランジスタを有する構成であればよい。１つの画素回路に含まれる薄膜トランジスタの数、１つの画素回路における薄膜トランジスタ間の接続構造、および、１つの画素回路における薄膜トランジスタ以外の素子の構成は、ＥＬ表示装置に対する要請に応じて適宜変更される。本実施形態では、こうした画素回路を２Ｔｒ１Ｃ型の回路、すなわち、１つの画素回路が２つの薄膜トランジスタと１つの保持容量とを備える例を説明する。

図２が示すように、複数の画素ＰＩＸの各々は、画素回路ＤＣとＥＬ素子ＯＥＬとを備えている。画素回路ＤＣは、選択トランジスタＴｒ１１と、駆動トランジスタＴｒ１２と、保持容量Ｃｓとを備えている。選択トランジスタＴｒ１１、および、駆動トランジスタＴｒ１２は、ｎチャンネル型の薄膜トランジスタである。表示パネル１０は、こうした複数の薄膜トランジスタが、行方向、および、列方向に沿って並ぶ１つの薄膜トランジスタアレイ基板を備えている。

選択トランジスタＴｒ１１のソースは、ノードＮ１１に電気的接続している。選択トランジスタＴｒ１１のドレインは、ノードＮ１３においてデータ線Ｌｄに電気的接続している。選択トランジスタＴｒ１１のゲートは、ノードＮ１４において選択線Ｌｓに電気的接続している。

駆動トランジスタＴｒ１２のゲートは、ノードＮ１１に電気的接続している。駆動トランジスタＴｒ１２のソースは、ノードＮ１２に電気的接続している。駆動トランジスタＴｒ１２のドレインは、ノードＮ１５において電源線Ｌａに電気的接続している。

なお、選択トランジスタＴｒ１１、および、駆動トランジスタＴｒ１２は、ｐチャンネル型の薄膜トランジスタであってもよい。この際に、選択トランジスタＴｒ１１のソースは、ノードＮ１３に電気的接続し、選択トランジスタＴｒ１１のドレインは、ノードＮ１１に電気的接続する。また、駆動トランジスタＴｒ１２のソースは、ノードＮ１５に電気的接続し、駆動トランジスタＴｒ１２のドレインは、ノードＮ１２に電気的接続する。

保持容量Ｃｓは、ノードＮ１１とノードＮ１２とに電気的接続し、駆動トランジスタＴｒ１２のゲートとソースとに電気的接続している。保持容量Ｃｓは、駆動トランジスタＴｒ１２におけるゲート‐ソース間の寄生容量であってもよいし、ゲート‐ソース間に別途設けられる容量素子であってもよいし、これらの寄生容量と容量素子との組み合わせであってもよい。

ＥＬ素子ＯＥＬのアノードは、画素電極層１４であって、画素回路ＤＣにおけるノードＮ１２において駆動トランジスタＴｒ１２のソースに電気的接続している。ＥＬ素子ＯＥＬのカソードは、対向電極層１６であって、周辺領域３０のコンタクト電極層Ｅｃｃを通して、所定の低電位電源に直接、または、間接的に電気的接続している。周辺領域３０におけるコンタクト電極層Ｅｃｃは、表示領域２０における複数のＥＬ素子ＯＥＬの各々のカソードに、例えば、接地電位Ｖｇｎｄなどの基準電圧Ｖｓｃを共通に印加する。

選択ドライバＤＳは、複数の選択線Ｌｓの各々に選択レベルの選択電圧Ｖｓｅｌを順に印加して、１行分の画素回路ＤＣに対する選択期間ごとの選択を線順次走査する。画素回路ＤＣにおける選択トランジスタＴｒ１１は、選択期間における選択電圧Ｖｓｅｌの印加によって導通状態に遷移する。

データドライバＤｄは、階調データに応じた階調電圧Ｖｄａｔａを複数のデータ線Ｌｄの各々から選択期間ごとに一斉に画素回路ＤＣに印加する。画素回路ＤＣにおける駆動トランジスタＴｒ１２は、選択期間における選択トランジスタＴｒ１１を通じてデータ線Ｌｄに電気的接続し、選択期間における階調電圧Ｖｄａｔａの印加によってゲートの電圧値を変える。

駆動トランジスタＴｒ１２のドレイン‐ソース間の電圧値、および、ゲート‐ソース間の電圧値は、駆動トランジスタＴｒ１２のドレイン‐ソース間の電流値、すなわち、ＥＬ素子ＯＥＬに流れる駆動電流の電流値を定める。選択期間における駆動トランジスタＴｒ１２は、階調電圧Ｖｄａｔａに応じた導通状態に遷移して、高電位である電源電圧Ｖｓａから低電位である基準電圧Ｖｓｃに駆動電流を流し、階調電圧Ｖｄａｔａに応じた輝度階調によってＥＬ素子ＯＥＬを発光させる。なお、選択期間における保持容量Ｃｓは、選択期間における駆動トランジスタＴｒ１２のゲート‐ソース間の電圧を保持する。

選択ドライバＤＳは、複数の選択線Ｌｓの各々に非選択レベルの選択電圧Ｖｓｅｌを印加して、１行分の画素回路ＤＣに対する非選択期間ごとの非選択を線順次走査する。画素回路ＤＣにおける選択トランジスタＴｒ１１は、非選択期間における選択電圧Ｖｓｅｌの印加によって非導通状態に遷移して、駆動トランジスタＴｒ１２のゲートとデータ線Ｌｄとの電気的接続を切断する。

非選択期間における保持容量Ｃｓは、選択期間に保持した電圧を駆動トランジスタＴｒ１２のゲート‐ソース間に印加し続ける。非選択期間における駆動トランジスタＴｒ１２は、保持容量Ｃｓの保持する電圧によって階調電圧Ｖｄａｔａに応じた駆動電流をＥＬ素子ＯＥＬに流し、選択期間と同じ程度の輝度階調でＥＬ素子ＯＥＬを発光させる。

［画素ＰＩＸの平面構造］
図３を参照して上記電気的構成からなる画素ＰＩＸの平面構造を説明する。図３では、説明の便宜上、ＥＬ層形成領域Ｒｅｌに濃いドットを付し、引出電極層Ｌｍ、および、駆動ドレイン電極層Ｔｒ１２ｄに薄いドットを付して示す。

なお、画素ＰＩＸの平面構造では、複数の画素ＰＩＸに共通する配線層と薄膜トランジスタとの接続の構造、例えば、ノードＮ１４における選択線Ｌｓと選択トランジスタＴｒ１１との接続の構造、および、ノードＮ１５における電源線Ｌａと駆動トランジスタＴｒ１２との接続の構造が最も重要である。選択トランジスタＴｒ１１の位置、駆動トランジスタＴｒ１２の位置、保持容量Ｃｓの位置、これらの形状など、上記接続の構造以外の構成は、画素ＰＩＸに必要とされる機能に応じて適宜変更可能である。本実施形態では、選択トランジスタＴｒ１１、および、駆動トランジスタＴｒ１２が、ＥＬ層形成領域Ｒｅｌとデータ線Ｌｄとの間に位置する例を説明する。

図３が示すように、画素ＰＩＸは、複数の機能層の積み重なりである。以下では、複数の機能層の積み重なる方向が積層方向であり、積層方向における位置が対象となる層よりも基板１１に近い層が下層であり、積層方向における位置が対象となる層よりも基板から離れている層が上層である。

図３の二点鎖線が示すように、１つの画素ＰＩＸは、平面視において矩形形状を有する１つの画素形成領域Ｒｐｘと、平面視において画素形成領域Ｒｐｘを囲む矩形枠形状を有する境界領域Ｒｂｄとから構成されている。

画素形成領域Ｒｐｘの中には、図３において濃いドットが付された部分が示すように、ＥＬ層１５の形成される領域である１つのＥＬ層形成領域Ｒｅｌが位置し、ＥＬ層形成領域Ｒｅｌは、平面視において矩形形状を有している。画素形成領域Ｒｐｘの中でＥＬ層形成領域Ｒｅｌ以外の部分には、ＥＬ層形成領域Ｒｅｌを囲む隔壁層１７が位置している。隔壁層１７は、相互に隣り合う画素ＰＩＸにおいて繋がっている。

画素形成領域Ｒｐｘにおける周縁部には、列方向に沿って延びるデータ線Ｌｄと、行方向に沿って延びる選択線Ｌｓと、行方向に沿って延びる電源線Ｌａとが位置し、これらデータ線Ｌｄ、選択線Ｌｓ、および、電源線Ｌａは、ＥＬ層形成領域Ｒｅｌを囲んでいる。選択線Ｌｓ、および、電源線Ｌａの各々は、データ線Ｌｄに対して上層である。

データ線ＬｄとＥＬ層形成領域Ｒｅｌとの間には、選択トランジスタＴｒ１１、および、駆動トランジスタＴｒ１２が位置している。データ線Ｌｄからは、ＥＬ層形成領域Ｒｅｌに向かって選択ドレイン電極層Ｔｒ１１ｄが延びている。選択ドレイン電極層Ｔｒ１１ｄは、データ線Ｌｄに対して上層であり、選択ドレイン電極層Ｔｒ１１ｄの一部は、平面視においてデータ線Ｌｄの一部と重なっている。選択ドレイン電極層Ｔｒ１１ｄとデータ線Ｌｄとは、平面視においてこれらが重なる部分でコンタクトＣＨ３によって電気的接続し、このコンタクトＣＨ３がノードＮ１３として機能している。

画素形成領域Ｒｐｘの周縁部であって選択線Ｌｓの近傍には、図３において薄いドットが付された部分が示すように、これもまた行方向に沿って延び、かつ、選択トランジスタＴｒ１１に向かって折れ曲がる引出電極層Ｌｍが位置している。

画素形成領域Ｒｐｘの周縁部であって電源線Ｌａの近傍には、図３において薄いドットが付された部分が示すように、これもまた行方向に沿って延び、かつ、駆動トランジスタＴｒ１２に向かって折れ曲がる駆動ドレイン電極層Ｔｒ１２ｄが位置している。

［選択トランジスタＴｒ１１の平面構造］
図４を参照して選択トランジスタＴｒ１１の平面構造を説明する。なお、図４では、説明の便宜上、ＥＬ層形成領域Ｒｅｌに濃いドットを付し、引出電極層Ｌｍに薄いドットを付して示す。

図４が示すように、選択トランジスタＴｒ１１のゲート電極層である選択ゲート電極層Ｔｒ１１ｇは、平面視においてほぼ矩形形状を有し、選択トランジスタＴｒ１１において最下層である。選択ゲート電極層Ｔｒ１１ｇとデータ線Ｌｄとの間には、選択トランジスタＴｒ１１のドレイン電極層である選択ドレイン電極層Ｔｒ１１ｄが位置している。選択ゲート電極層Ｔｒ１１ｇとＥＬ層形成領域Ｒｅｌとの間には、選択トランジスタのソース電極層である選択ソース電極層Ｔｒ１１ｓが位置している。

選択トランジスタＴｒ１１において、これら選択ゲート電極層Ｔｒ１１ｇ、選択ドレイン電極層Ｔｒ１１ｄ、および、選択ソース電極層Ｔｒ１１ｓは、３つの端子電極層を構成している。また、選択トランジスタＴｒ１１において、選択ゲート電極層Ｔｒ１１ｇは、コンタクトを通じて選択線Ｌｓに電気的接続する接続対象であり、選択ドレイン電極層Ｔｒ１１ｄ、および、選択ソース電極層Ｔｒ１１ｓは、非接続対象である。

選択ドレイン電極層Ｔｒ１１ｄは、選択ゲート電極層Ｔｒ１１ｇに対して上層であり、選択ドレイン電極層Ｔｒ１１ｄの一部は、平面視において選択ゲート電極層Ｔｒ１１ｇの一部と重なっている。選択ソース電極層Ｔｒ１１ｓは、選択ドレイン電極層Ｔｒ１１ｄと同じく、選択ゲート電極層Ｔｒ１１ｇに対して上層であり、選択ソース電極層Ｔｒ１１ｓの一部は、平面視において選択ゲート電極層Ｔｒ１１ｇの一部と重なっている。

引出電極層Ｌｍは、図４の二点鎖線によって仮想的に区切られるように、平面視において行方向に沿って延びる部分と、平面視において列方向に沿って延びる部分とから構成されている。

引出電極層Ｌｍの中で列方向に沿って延びる部分は、選択ドレイン電極層Ｔｒ１１ｄ、および、選択ソース電極層Ｔｒ１１ｓと同じく、選択ゲート電極層Ｔｒ１１ｇに対する上層である。引出電極層Ｌｍの中で列方向に沿って延びる部分は、平面視において、選択線Ｌｓと選択ゲート電極層Ｔｒ１１ｇとの間に位置し、かつ、選択ゲート電極層Ｔｒ１１ｇの一部と重なっている。引出電極層Ｌｍと選択ゲート電極層Ｔｒ１１ｇとは、平面視においてこれらが重なる部分において、コンタクトＣＨ４ａによって電気的接続している。

引出電極層Ｌｍの中で行方向に沿って延びる部分である延在部１１Ｓは、選択線Ｌｓに対して下層であり、平面視において選択線Ｌｓの一部と重なるように、選択線Ｌｓと相互に対向している。延在部１１Ｓの列方向における幅は、行方向に沿ってほぼ等しく、選択線Ｌｓの列方向における幅よりも大きい。延在部１１Ｓの幅が選択線Ｌｓの幅よりも大きい構成であれば、延在部１１Ｓと選択線Ｌｓとが平面視において相互に重なる前提において、選択線Ｌｓに許容される位置の範囲が大きくなる。それゆえに、相互に対向する選択線Ｌｓと延在部１１Ｓとの位置の整合が容易である。

延在部１１Ｓと選択線Ｌｓとの重なる部分は、行方向に沿って延び、これらの重なる部分における列方向の幅は、選択線Ｌｓにおける列方向の幅と同じく、行方向に沿って連続している。延在部１１Ｓと選択線Ｌｓとは、これらが重なる部分において、第１選択コンタクトＣＨ４ｂによって電気的接続し、かつ、第２選択コンタクトＣＨ４ｃによっても電気的接続している。これら第１選択コンタクトＣＨ４ｂ、および、第２選択コンタクトＣＨ４ｃは、行方向に沿って並び、ノードＮ１４の一部として機能している。

第１選択コンタクトＣＨ４ｂは、延在部１１Ｓにおける行方向の両端部の中でデータ線Ｌｄに近い端部に接続している。第２選択コンタクトＣＨ４ｃは、延在部１１Ｓにおける行方向の両端部の中で第１選択コンタクトＣＨ４ｂとは異なる端部に接続している。

このように第１選択コンタクトＣＨ４ｂ、および、第２選択コンタクトＣＨ４ｃが、延在部１１Ｓにおける行方向の両端部に各別に位置する構成であれば、他の構成と比べて、第１選択コンタクトＣＨ４ｂと第２選択コンタクトＣＨ４ｃとの間の行方向における距離が大きくなる。そして、第１選択コンタクトＣＨ４ｂと第２選択コンタクトＣＨ４ｃとの間に位置する選択線Ｌｓの距離も大きくなる。

［駆動トランジスタＴｒ１２の平面構造］
図４、および、図５を参照して駆動トランジスタＴｒ１２の平面構造を説明する。なお、図５では、説明の便宜上、ＥＬ層形成領域Ｒｅｌに濃いドットを付し、駆動ドレイン電極層Ｔｒ１２ｄに薄いドットを付して示す。

図４が示すように、選択ソース電極層Ｔｒ１１ｓと電源線Ｌａとの間には、駆動トランジスタＴｒ１２のゲート電極層である駆動ゲート電極層Ｔｒ１２ｇが位置している。駆動ゲート電極層Ｔｒ１２ｇは、選択ゲート電極層Ｔｒ１１ｇと同じく、選択ソース電極層Ｔｒ１１ｓに対して下層であり、駆動ゲート電極層Ｔｒ１２ｇの一部は、平面視において選択ソース電極層Ｔｒ１１ｓの一部と重なっている。駆動ゲート電極層Ｔｒ１２ｇと選択ソース電極層Ｔｒ１１ｓとは、これらが重なる部分でコンタクトＣＨ１によって電気的接続し、このコンタクトＣＨ１がノードＮ１１として機能している。

駆動ゲート電極層Ｔｒ１２ｇに対してデータ線Ｌｄとは反対側には、保持容量Ｃｓの下部電極層である容量下部電極層Ｅｃａが位置している。駆動ゲート電極層Ｔｒ１２ｇの一部は、平面視において容量下部電極層Ｅｃａの一部と重なり、駆動ゲート電極層Ｔｒ１２ｇと容量下部電極層Ｅｃａとが重なる部分において、これらは電気的接続している。

図５が示すように、駆動トランジスタＴｒ１２のゲート電極層である駆動ゲート電極層Ｔｒ１２ｇは、駆動トランジスタＴｒ１２において最下層である。駆動ゲート電極層Ｔｒ１２ｇとＥＬ層形成領域Ｒｅｌとの間には、駆動トランジスタＴｒ１２のソース電極層である駆動ソース電極層Ｔｒ１２ｓが位置している。駆動ゲート電極層Ｔｒ１２ｇとデータ線Ｌｄとの間には、駆動トランジスタＴｒ１２のドレイン電極層である駆動ドレイン電極層Ｔｒ１２ｄが位置している。

駆動トランジスタＴｒ１２において、これら駆動ゲート電極層Ｔｒ１２ｇ、駆動ドレイン電極層Ｔｒ１２ｄ、および、駆動ソース電極層Ｔｒ１２ｓは、３つの端子電極層を構成している。また、駆動トランジスタＴｒ１２において、駆動ドレイン電極層Ｔｒ１２ｄは、コンタクトを通じて電源線Ｌａに電気的接続する接続対象であり、駆動ゲート電極層Ｔｒ１２ｇ、および、駆動ソース電極層Ｔｒ１２ｓは、非接続対象である。

駆動ソース電極層Ｔｒ１２ｓは、平面視において駆動ゲート電極層Ｔｒ１２ｇの一部と重なっている。駆動ソース電極層Ｔｒ１２ｓは、選択ゲート電極層Ｔｒ１１ｇに対する選択ソース電極層Ｔｒ１１ｓと同じく、駆動ゲート電極層Ｔｒ１２ｇに対して上層である。

駆動ソース電極層Ｔｒ１２ｓとＥＬ層形成領域Ｒｅｌとの間には、容量上部電極層Ｅｃｂが位置している。容量上部電極層Ｅｃｂの一部は、平面視において、駆動ソース電極層Ｔｒ１２ｓ、および、ＥＬ層形成領域Ｒｅｌと重なり、駆動ソース電極層Ｔｒ１２ｓと容量上部電極層Ｅｃｂとが重なる部分において、これらは電気的接続している。

駆動ドレイン電極層Ｔｒ１２ｄは、図５の二点鎖線によって仮想的に区切られるように、平面視において、行方向に沿って延びる部分と、平面視において列方向に沿って延びる部分とから構成されている。

駆動ドレイン電極層Ｔｒ１２ｄの中で列方向に沿って延びる部分は、接続部の一例であって、駆動ソース電極層Ｔｒ１２ｓと同じく、駆動ゲート電極層Ｔｒ１２ｇに対する上層である。駆動ドレイン電極層Ｔｒ１２ｄの中で列方向に沿って延びる部分は、平面視において、駆動ゲート電極層Ｔｒ１２ｇとデータ線Ｌｄとの間に位置し、かつ、駆動ゲート電極層Ｔｒ１２ｇの一部と重なっている。平面視において、駆動ゲート電極層Ｔｒ１２ｇと駆動ドレイン電極層Ｔｒ１２ｄとの重なる部分は、駆動トランジスタＴｒ１２のチャンネル幅を定める部分であって、列方向に沿って延びている。

駆動ドレイン電極層Ｔｒ１２ｄの中で行方向に沿って延びる部分である延在部１２Ｄは、電源線Ｌａに対して下層であり、平面視において電源線Ｌａの一部と重なっている。延在部１２Ｄの列方向における幅は、行方向に沿ってほぼ等しく、電源線Ｌａの列方向における幅よりも大きい。延在部１２Ｄの幅が電源線Ｌａの幅よりも大きい構成であれば、延在部１２Ｄと電源線Ｌａとが平面視において相互に重なる前提において、電源線Ｌａに許容される位置の範囲が大きくなる。それゆえに、相互に対向する電源線Ｌａと延在部１２Ｄとの位置の整合が容易である。

延在部１２Ｄと電源線Ｌａとの重なる部分は、行方向に沿って延び、これらの重なる部分における列方向の幅は、電源線Ｌａにおける列方向の幅と同じく、行方向に沿って連続している。延在部１２Ｄと電源線Ｌａとは、これらが重なる部分において、第１駆動コンタクトＣＨ５ａによって電気的接続し、かつ、第２駆動コンタクトＣＨ５ｂによっても電気的接続している。これら第１駆動コンタクトＣＨ５ａ、および、第２駆動コンタクトＣＨ５ｂは、行方向に沿って並び、ノードＮ１５の一部として機能している。

第１駆動コンタクトＣＨ５ａは、延在部１２Ｄにおける行方向の両端部の中でデータ線Ｌｄに近い端部に接続している。第２駆動コンタクトＣＨ５ｂは、延在部１２Ｄにおける行方向の両端部の中で第１駆動コンタクトＣＨ５ａとは異なる端部に接続している。このように第１駆動コンタクトＣＨ５ａ、および、第２駆動コンタクトＣＨ５ｂが、延在部１２Ｄにおける行方向の両端部に各別に位置する構成であれば、他の構成と比べて、第１駆動コンタクトＣＨ５ａと第２駆動コンタクトＣＨ５ｂとの間の行方向における距離が大きくなる。そして、第１駆動コンタクトＣＨ５ａと第２駆動コンタクトＣＨ５ｂとの間に位置する電源線Ｌａの距離も大きくなる。

保持容量Ｃｓの上部電極層である容量上部電極層Ｅｃｂは、容量下部電極層Ｅｃａの上層であって、容量上部電極層Ｅｃｂは、平面視において駆動ソース電極層Ｔｒ１２ｓの一部と重なっている。

［画素ＰＩＸの断面構造］
図６から図１３を参照して画素ＰＩＸの断面構造を説明する。なお、画素ＰＩＸを構成する複数の機能層の各々は、基板１１に形成される１つの薄膜のパターニングによって形成される。以下では、画素ＰＩＸを構成する複数の機能層の各々の積層方向における位置を説明する便宜上、パターニング前の薄膜が共通する複数の機能層の一部に対して、同じ名称と符号とを用いて説明する。また、選択トランジスタＴｒ１１と、駆動トランジスタＴｒ１２とは、ゲート、ドレイン、および、ソースの接続先が相互に異なる一方で、積層構造においてほぼ共通している。そのため、以下では、駆動トランジスタＴｒ１２の積層構造を主に説明し、選択トランジスタＴｒ１１においては、駆動トランジスタＴｒ１２と共通する構成についてその説明を割愛する。

図６が示すように、基板１１の有する上面には、データ線Ｌｄ、駆動ゲート電極層Ｔｒ１２ｇ、および、容量下部電極層Ｅｃａが位置している。データ線Ｌｄ、駆動ゲート電極層Ｔｒ１２ｇ、および、容量下部電極層Ｅｃａは、基板１１の有する面に形成される１つの金属膜のパターニングによって形成される。データ線Ｌｄ、駆動ゲート電極層Ｔｒ１２ｇ、および、容量下部電極層Ｅｃａは、共通する１つのゲート絶縁層１２によって覆われている。

ゲート絶縁層１２の上面には、駆動トランジスタＴｒ１２を構成する半導体層ＳＭＣが位置し、半導体層ＳＭＣの上面における一部には、駆動トランジスタＴｒ１２を構成するチャンネル保護層ＢＬが位置している。チャンネル保護層ＢＬの上面、および、半導体層ＳＭＣの上面においてチャンネル保護層ＢＬ以外の部分には、駆動トランジスタＴｒ１２を構成する不純物層ＯＨＭが位置している。不純物層ＯＨＭは、チャンネル保護層ＢＬの上面において、ドレイン用の不純物層ＯＨＭと、ソース用の不純物層ＯＨＭとに２つに分割されている。

２つに分割された不純物層ＯＨＭの一方には、駆動ドレイン電極層Ｔｒ１２ｄが位置し、２つに分割された不純物層ＯＨＭの他方には、駆動ソース電極層Ｔｒ１２ｓが位置している。そして、駆動ゲート電極層Ｔｒ１２ｇ、ゲート絶縁層１２、半導体層ＳＭＣ、チャンネル保護層ＢＬ、不純物層ＯＨＭ、駆動ソース電極層Ｔｒ１２ｓ、および、駆動ドレイン電極層Ｔｒ１２ｄによって、１つの駆動トランジスタＴｒ１２が構成されている。

駆動ドレイン電極層Ｔｒ１２ｄの下層には、不純物層ＯＨＭ、半導体層ＳＭＣ、および、ゲート絶縁層１２が位置し、駆動ソース電極層Ｔｒ１２ｓの下層も同様である。そして、基板１１から積み重なる機能層の数を階層とすると、駆動ドレイン電極層Ｔｒ１２ｄと駆動ソース電極層Ｔｒ１２ｓとは、相互に同じ階層に位置し、駆動ゲート電極層Ｔｒ１２ｇとは異なる階層に位置する。

チャンネル保護層ＢＬは、酸化シリコン、または、窒化シリコンなどによって形成されている。チャンネル保護層ＢＬは、駆動トランジスタＴｒ１２の製造、特に、駆動ドレイン電極層Ｔｒ１２ｄ、および、駆動ソース電極層Ｔｒ１２ｓのパターニングに際して、半導体層ＳＭＣにおけるエッチングダメージを抑える機能を有している。

不純物層ＯＨＭは、例えば、ｎ型の不純物を含むアモルファスシリコンからなるｎ＋シリコン層などによって形成されている。不純物層ＯＨＭは、半導体層ＳＭＣと駆動ソース電極層Ｔｒ１２ｓとの間にオーミック接続を形成し、また、半導体層ＳＭＣと駆動ドレイン電極層Ｔｒ１２ｄとの間にオーミック接続を形成する。

駆動ソース電極層Ｔｒ１２ｓの上面には、駆動ソース電極層Ｔｒ１２ｓの上面からＥＬ層形成領域Ｒｅｌにまで広がる画素電極層１４が位置している。画素電極層１４は、光透過性と導電性とを有して、例えば、インジウム錫酸化物などによって形成されている。画素電極層１４は、ＥＬ層形成領域Ｒｅｌにおいて、ゲート絶縁層１２の上面に位置して、容量上部電極層Ｅｃｂとしての機能を兼ねている。また、駆動ドレイン電極層Ｔｒ１２ｄの上面には、画素電極層１４と同じ材料によって形成される透明導電層１４ｄが位置し、この透明導電層１４ｄの有する形状は、平面視において駆動ドレイン電極層Ｔｒ１２ｄと整合している。これら画素電極層１４、および、透明導電層１４ｄは、１つの透明導電膜のパターニングによって形成される。

駆動ドレイン電極層Ｔｒ１２ｄの上方、および、駆動ソース電極層Ｔｒ１２ｓの上方には、これらの上層である透明導電層１４ｄを覆う層間絶縁層１３が位置している。層間絶縁層１３は、透明導電層１４ｄを覆う第１絶縁層１３ａと、第１絶縁層１３ａを覆う第２絶縁層１３ｂとから構成されている。

駆動トランジスタＴｒ１２は、それを覆う透明導電層、および、層間絶縁層１３と共に、隔壁層１７によって覆われている。隔壁層１７の側壁１７ｅは、画素形成領域Ｒｐｘの中にＥＬ層形成領域Ｒｅｌを区画している。

ＥＬ層形成領域Ｒｅｌにおいて、画素電極層１４の上面には、ＥＬ層１５が位置している。ＥＬ層１５は、例えば、正孔注入層１５ａと電子輸送性発光層１５ｂとから構成されている。なお、正孔注入層１５ａは、正孔注入層と正孔輸送層との積層体であってもよいし、電子輸送性発光層１５ｂは、電子輸送層と発光層との積層体であってもよい。

ＥＬ層１５の上面には、ＥＬ層１５の全体、および、隔壁層１７の全体を覆う対向電極層１６が位置している。対向電極層１６は、アルミニウムやアルミニウム合金などの高い光反射率を有する金属材料から形成され、複数の画素ＰＩＸの各々における画素電極層１４に対して共通している。これら画素電極層１４、ＥＬ層１５、および、対向電極層１６によって１つのＥＬ素子ＯＥＬが構成されている。なお、こうした積層構造であれば、対向電極層１６とデータ線Ｌｄとの間には、ゲート絶縁層１２、層間絶縁層１３、および、隔壁層１７が位置するため、対向電極層１６とデータ線Ｌｄとの間の寄生容量が抑えられ、データ線Ｌｄに供給される階調電圧Ｖｄａｔａの伝達の遅延が抑えられる。

対向電極層１６の上面の全体には、対向電極層１６を覆う封止層１８が位置している。なお、ＥＬ表示装置は、封止層１８に加えて、または、封止層１８に代えて、封止蓋を採用することもでき、また、ガラスなどの封止基板と基板１１とが貼り合わされた封止構造を採用することもできる。

ＥＬ層形成領域Ｒｅｌにおいて、容量下部電極層Ｅｃａと、容量下部電極層Ｅｃａに対向する容量上部電極層Ｅｃｂと、容量下部電極層Ｅｃａと容量上部電極層Ｅｃｂとによって挟まれたゲート絶縁層１２とによって、保持容量Ｃｓは構成されている。ゲート絶縁層１２は、選択トランジスタＴｒ１１や駆動トランジスタＴｒ１２のゲート絶縁層としての機能の他、保持容量Ｃｓにおける誘電体層としての機能も兼ねている。

図７が示すように、ゲート絶縁層１２の上面では、選択線Ｌｓの形成される領域である選択線形成領域ＲＬｓと、電源線Ｌａの形成される領域である電源線形成領域ＲＬａとが、ＥＬ素子ＯＥＬを挟んでいる。

ゲート絶縁層１２の上面において選択線形成領域ＲＬｓには、半導体層ＳＭＣ、不純物層ＯＨＭ、ドレインメタル層ＳＤ、および、透明導電層１４ｄがこの順に重なっている。
半導体層ＳＭＣは、ゲート絶縁層１２の上面に形成された１つの半導体膜のパターニングによって、駆動トランジスタＴｒ１２の備える半導体層ＳＭＣと共に形成される。不純物層ＯＨＭもまた、半導体膜の上面に形成された１つの不純物膜のパターニングによって、駆動トランジスタＴｒ１２の備える不純物層ＯＨＭと共に形成される。ドレインメタル層ＳＤは、不純物膜の上面に形成された１つの金属膜のパターニングによって、駆動トランジスタＴｒ１２の備える駆動ドレイン電極層Ｔｒ１２ｄと共に形成される。透明導電層１４ｄは、ドレインメタル層ＳＤの上面に形成された１つの透明導電膜のパターニングによって、画素電極層１４と共に形成される。

これら選択線形成領域ＲＬｓにおける半導体層ＳＭＣ、不純物層ＯＨＭ、ドレインメタル層ＳＤ、および、透明導電層１４ｄは、選択ドレイン電極層Ｔｒ１１ｄの階層や選択ソース電極層Ｔｒ１１ｓの階層よりも選択線Ｌｓの階層を高く設定する機能を有している。

選択線形成領域ＲＬｓにおいて透明導電層１４ｄの上面には、透明導電層１４ｄを覆う第１絶縁層１３ａが位置している。第１絶縁層１３ａは、駆動トランジスタＴｒ１２を覆う第１絶縁層１３ａと共通であって、第１絶縁層１３ａの上面には、選択線Ｌｓが位置している。選択線Ｌｓは、例えば、高融点金属、または、希土類元素を数重量％含有するアルミニウム合金材料によって形成されている。そして、選択線Ｌｓの上面は、駆動トランジスタＴｒ１２と共通する第２絶縁層１３ｂによって覆われている。

選択線Ｌｓを形成するアルミニウム合金に含有される高融点金属は、例えば、チタン（Ｔｉ）、タンタル（Ｔａ）、ジルコニウム（Ｚｒ）、タングステン（Ｗ）、モリブデン（Ｍｏ）などである。選択線Ｌｓを形成する材料は、具体的には、Ａｌ‐Ｔｉ（０．５％〜１．５％）、Ａｌ‐Ｔａ（１．０％〜２．０％）、Ａｌ‐Ｚｒ（０．５％〜３％）、Ａｌ‐Ｗ（１．０％〜２．０％）、Ａｌ‐Ｍｏ（０．５％〜１．５％）などのアルミニウム合金である。また、選択線Ｌｓを形成するアルミニウム合金に含有される希土類元素は、例えば、ネオジウム（Ｎｄ）、ガドリニウム（Ｇｄ）、スカンジウム（Ｓｃ）である。選択線Ｌｓを形成する材料は、具体的には、Ａｌ‐Ｓｃ（０．５〜２．５％）などのアルミニウム合金である。なお、括弧内の数字は、アルミニウムに含有される高融点金属の重量％、あるいは、希土類元素の重量％を示す。

ゲート絶縁層１２の上面において電源線形成領域ＲＬａには、半導体層ＳＭＣ、不純物層ＯＨＭ、駆動ドレイン電極層Ｔｒ１２ｄ、および、透明導電層１４ｄがこの順に重なっている。

半導体層ＳＭＣは、ゲート絶縁層１２の上面に形成された１つの半導体膜のパターニングによって、駆動トランジスタＴｒ１２の備える半導体層ＳＭＣと共に形成される。不純物層ＯＨＭもまた、半導体膜の上面に形成された１つの不純物膜のパターニングによって、駆動トランジスタＴｒ１２の備える不純物層ＯＨＭと共に形成される。電源線形成領域ＲＬａにおける駆動ドレイン電極層Ｔｒ１２ｄは、駆動ドレイン電極層Ｔｒ１２ｄにおいて行方向に沿って延びる延在部１２Ｄである。透明導電層１４ｄは、駆動ドレイン電極層Ｔｒ１２ｄの上面に形成された１つの透明導電膜のパターニングによって、画素電極層１４と共に形成される。

電源線形成領域ＲＬａにおいて透明導電層１４ｄの上面には、透明導電層１４ｄを覆う第１絶縁層１３ａが位置している。第１絶縁層１３ａは、駆動トランジスタＴｒ１２を覆う第１絶縁層１３ａと共通であって、第１絶縁層１３ａの上面には、電源線Ｌａが位置している。電源線Ｌａは、選択線Ｌｓと同じ材料から形成され、例えば、高融点金属、または、希土類元素を数重量％含有するアルミニウム合金材料によって形成されている。そして、電源線Ｌａの上面は、駆動トランジスタＴｒ１２と共通する第２絶縁層１３ｂによって覆われている。

［ノードＮ１３の接続構造］
図８を参照してノードＮ１３の接続構造を説明する。
図８が示すように、基板１１の有する上面には、データ線Ｌｄと選択ゲート電極層Ｔｒ１１ｇとが位置している。選択ゲート電極層Ｔｒ１１ｇは、駆動ゲート電極層Ｔｒ１２ｇと同じく、基板１１の有する面に形成される１つの金属層のパターニングによってデータ線Ｌｄと共に形成される。データ線Ｌｄ、および、選択ゲート電極層Ｔｒ１１ｇは、共通する１つのゲート絶縁層１２によって覆われている。

選択ゲート電極層Ｔｒ１１ｇ、および、データ線Ｌｄを覆うゲート絶縁層１２の上面には、選択トランジスタＴｒ１１を構成する半導体層ＳＭＣが位置し、半導体層ＳＭＣの上面における一部には、選択トランジスタＴｒ１１を構成するチャンネル保護層ＢＬが位置している。チャンネル保護層ＢＬの上面、および、半導体層ＳＭＣの上面においてチャンネル保護層ＢＬ以外の部分には、選択トランジスタＴｒ１１を構成する不純物層ＯＨＭが位置している。不純物層ＯＨＭは、チャンネル保護層ＢＬの上面において、ドレイン用の不純物層ＯＨＭと、ソース用の不純物層ＯＨＭとに２つに分割されている。

２つに分割された不純物層ＯＨＭの一方には、選択ドレイン電極層Ｔｒ１１ｄが位置し、２つに分割された不純物層ＯＨＭの他方には、選択ソース電極層Ｔｒ１１ｓが位置している。選択ドレイン電極層Ｔｒ１１ｄと選択ソース電極層Ｔｒ１１ｓとは、相互に同じ階層に位置し、選択ゲート電極層Ｔｒ１１ｇとは異なる階層に位置する。

選択ドレイン電極層Ｔｒ１１ｄの下層には、不純物層ＯＨＭ、半導体層ＳＭＣ、および、ゲート絶縁層１２が位置し、選択ソース電極層Ｔｒ１１ｓの下層も同様である。そして、基板１１から積み重なる機能層の数を階層とすると、選択ドレイン電極層Ｔｒ１１ｄと選択ソース電極層Ｔｒ１１ｓとは、相互に同じ階層に位置し、選択ゲート電極層Ｔｒ１１ｇとは異なる階層に位置する。

データ線Ｌｄを覆うゲート絶縁層１２には、データ線Ｌｄの一部から上層にコンタクトホールＨ３が貫通している。選択ドレイン電極層Ｔｒ１１ｄは、コンタクトホールＨ３を通して、ドレイン用の不純物層ＯＨＭとデータ線Ｌｄとに電気的接続している。これらコンタクトホールＨ３、および、選択ドレイン電極層Ｔｒ１１ｄにおいてコンタクトホールＨ３を埋める部分は、選択トランジスタＴｒ１１のドレインとデータ線Ｌｄとを電気的接続するコンタクトＣＨ３を構成している。

選択ドレイン電極層Ｔｒ１１ｄの上方、および、選択ソース電極層Ｔｒ１１ｓの上方には、これらの上層である透明導電層１４ｄを覆う層間絶縁層１３が位置している。そして、選択ゲート電極層Ｔｒ１１ｇ、ゲート絶縁層１２、半導体層ＳＭＣ、チャンネル保護層ＢＬ、不純物層ＯＨＭ、選択ソース電極層Ｔｒ１１ｓ、および、選択ドレイン電極層Ｔｒ１１ｄによって、１つの選択トランジスタＴｒ１１が構成されている。

［ノードＮ１４の接続構造］
図９を参照してノードＮ１４の接続構造を説明する。なお、選択ゲート電極層Ｔｒ１１ｇと選択線Ｌｓとを電気的接続する２つのコンタクト、すなわち、第１選択コンタクトＣＨ４ｂと第２選択コンタクトＣＨ４ｃとの間では、行方向における位置が相互に異なる一方で、選択ゲート電極層Ｔｒ１１ｇと選択線Ｌｓとの間における断面構造がほぼ等しい。そのため、第１選択コンタクトＣＨ４ｂの構成を主に説明し、第２選択コンタクトＣＨ４ｃにおいて重複する構成についてはその説明を割愛する。

図９が示すように、選択ゲート電極層Ｔｒ１１ｇを覆うゲート絶縁層１２には、選択ゲート電極層Ｔｒ１１ｇの一部から上層に向かってコンタクトホールＨ４ａが貫通している。選択ゲート電極層Ｔｒ１１ｇを覆うゲート絶縁層１２の上面には、半導体層ＳＭＣ、不純物層ＯＨＭ、ドレインメタル層ＳＤ、および、透明導電層１４ｄが位置し、これらの中でドレインメタル層ＳＤ、および、透明導電層１４ｄによって引出電極層Ｌｍが構成されている。

引出電極層Ｌｍの下層には、不純物層ＯＨＭ、半導体層ＳＭＣ、および、ゲート絶縁層１２が位置している。こうした引出電極層Ｌｍの階層は、選択ドレイン電極層Ｔｒ１１ｄの階層、および、選択ソース電極層Ｔｒ１１ｓの階層と同じであって、選択ゲート電極層Ｔｒ１１ｇの階層とは異なる。

ドレインメタル層ＳＤは、コンタクトホールＨ４ａを通して、透明導電層１４ｄと選択ゲート電極層Ｔｒ１１ｇとに電気的接続している。これらコンタクトホールＨ４ａ、および、ドレインメタル層ＳＤにおいてコンタクトホールＨ４ａを埋める部分は、選択トランジスタＴｒ１１のゲートと引出電極層Ｌｍとを電気的接続するコンタクトＣＨ４ａを構成している。

引出電極層Ｌｍの上面には、引出電極層Ｌｍを覆う第１絶縁層１３ａが位置している。第１絶縁層１３ａには、引出電極層Ｌｍの一部から上層に向かって第１選択コンタクトホールＨ４ｂが貫通している。第１絶縁層１３ａの上面に位置する選択線Ｌｓは、第１選択コンタクトホールＨ４ｂを通して、引出電極層Ｌｍに接続している。これら第１選択コンタクトホールＨ４ｂ、および、選択線Ｌｓにおいて第１選択コンタクトホールＨ４ｂを埋める部分は、選択線Ｌｓと引出電極層Ｌｍとを電気的接続する第１選択コンタクトＣＨ４ｂを構成している。

なお、ゲート絶縁層１２の上層である半導体層ＳＭＣ、不純物層ＯＨＭ、ドレインメタル層ＳＤ、および、透明導電層１４ｄは、第２選択コンタクトＣＨ４ｃが形成される下層においても共通している。そして、第２選択コンタクトＣＨ４ｃもまた、第１絶縁層１３ａを貫通するコンタクトホールと、選択線Ｌｓにおいてそのコンタクトホールを埋める部分とから構成されて、選択線Ｌｓと引出電極層Ｌｍとを電気的接続している。

［ノードＮ１１の接続構造］
図１０を参照してノードＮ１１の接続構造を説明する。
図１０が示すように、駆動ゲート電極層Ｔｒ１２ｇを覆うゲート絶縁層１２、半導体層ＳＭＣ、および、不純物層ＯＨＭには、駆動ゲート電極層Ｔｒ１２ｇの一部から上層に向かってコンタクトホールＨ１が貫通している。選択ソース電極層Ｔｒ１１ｓは、不純物層ＯＨＭの上層であって、コンタクトホールＨ１を通して、駆動ゲート電極層Ｔｒ１２ｇに接続している。これらコンタクトホールＨ１、および、選択ソース電極層Ｔｒ１１ｓにおいてコンタクトホールＨ１を埋める部分は、選択ソース電極層Ｔｒ１１ｓと駆動ゲート電極層Ｔｒ１２ｇとを電気的接続する第１コンタクトＣＨ１を構成している。

［ノードＮ１５の接続構造］
図１１を参照してノードＮ１５の接続構造を説明する。なお、駆動ドレイン電極層Ｔｒ１２ｄと電源線Ｌａとを電気的接続する２つのコンタクト、すなわち、第１駆動コンタクトＣＨ５ａと第２駆動コンタクトＣＨ５ｂとの間では、行方向における位置が相互に異なる一方で、断面構造はほぼ等しい。そのため、第１駆動コンタクトＣＨ５ａの構成を主に説明し、第２駆動コンタクトＣＨ５ｂにおいて重複する構成についてはその説明を割愛する。

図１１が示すように、電源線形成領域ＲＬａにおけるゲート絶縁層１２上には、半導体層ＳＭＣ、不純物層ＯＨＭ、駆動ドレイン電極層Ｔｒ１２ｄ、および、透明導電層１４ｄが位置している。透明導電層１４ｄの上面には、透明導電層１４ｄを覆う第１絶縁層１３ａが位置している。第１絶縁層１３ａには、透明導電層１４ｄの一部から上層に向かって第１駆動コンタクトホールＨ５ａが貫通している。第１絶縁層１３ａの上面に位置する電源線Ｌａは、第１駆動コンタクトホールＨ５ａを通して、透明導電層１４ｄに接続している。これら第１駆動コンタクトホールＨ５ａ、電源線Ｌａにおいて第１駆動コンタクトホールＨ５ａを埋める部分、および、透明導電層１４ｄは、電源線Ｌａと駆動ドレイン電極層Ｔｒ１２ｄとを電気的接続する第１駆動コンタクトＣＨ５ａを構成している。

なお、第１駆動コンタクトＣＨ５ａに対する下層の構成、および、第２駆動コンタクトＣＨ５ｂに対する下層の構成は、半導体層ＳＭＣ、不純物層ＯＨＭ、駆動ドレイン電極層Ｔｒ１２ｄ、および、透明導電層１４ｄを有することにおいて共通している。そして、第２駆動コンタクトＣＨ５ｂもまた、第１絶縁層１３ａを貫通するコンタクトホール、電源線Ｌａにおいてそのコンタクトホールを埋める部分、および、透明導電層１４ｄとから構成されて、電源線Ｌａと駆動ドレイン電極層Ｔｒ１２ｄとを電気的接続している。

［コンタクト電極層Ｅｃｃの断面構造］
図１２を参照してコンタクト電極層Ｅｃｃの断面構造を説明する。
図１２が示すように、コンタクト電極層Ｅｃｃが形成される領域においても、ゲート絶縁層１２の上層として、半導体層ＳＭＣ、不純物層ＯＨＭ、ドレインメタル層ＳＤ、透明導電層１４ｄ、第１絶縁層１３ａ、第２絶縁層１３ｂ、および、対向電極層１６がこの順に積み重なっている。第１絶縁層１３ａと第２絶縁層１３ｂとの間には、コンタクト電極層Ｅｃｃが位置している。コンタクト電極層Ｅｃｃは、第１絶縁層１３ａに形成されたコンタクトホールＨ６を通して、透明導電層１４ｄに電気的接続している。対向電極層１６は、第２絶縁層１３ｂに形成されたコンタクトホールを通して、コンタクト電極層Ｅｃｃに電気的接続している。

コンタクト電極層Ｅｃｃが形成される領域において、ドレインメタル層ＳＤ、および、透明導電層１４ｄは、カソード線Ｌｃであって、カソード線Ｌｃには、所定の基準電圧Ｖｓｃが印加される。そして、カソード線Ｌｃ、および、コンタクト電極層Ｅｃｃを通して、対向電極層１６に所定の基準電圧Ｖｓｃが印加される。

［電源端子パッドＰＬａの断面構造］
図１３を参照して電源端子パッドＰＬａの断面構造を説明する。なお、選択端子パッドＰＬｓ、および、データ端子パッドＰＬｄは、電源端子パッドＰＬａとは基板１１上における位置が異なる一方で、その断面構造においては電源端子パッドＰＬａと同様の構成を有している。そのため、以下では、電源端子パッドＰＬａの断面構造を説明して、選択端子パッドＰＬｓ、および、データ端子パッドＰＬｄの断面構造の説明を割愛する。

図１３が示すように、基板１１の上面には、下部パッド層ＰＤ１が形成されている。下部パッド層ＰＤ１は、基板１１の上面に形成された金属膜のパターニングによって、選択線Ｌｓ、電源線Ｌａ、選択ゲート電極層Ｔｒ１１ｇ、駆動ゲート電極層Ｔｒ１２ｇなどと共に形成される。下部パッド層ＰＤ１の上面に積み重なるゲート絶縁層１２には、半導体層ＳＭＣ、不純物層ＯＨＭ、ドレインメタル層ＳＤ、透明導電層１４ｄがこの順に積み重なっている。

ゲート絶縁層１２、半導体層ＳＭＣ、および、不純物層ＯＨＭには、下部パッド層ＰＤ１から上層に向かってこれらを貫通するコンタクトホールＨ７と、同じく、下部パッド層ＰＤ１から上層に向かってこれらを貫通するコンタクトホールＨ８とが形成されている。ドレインメタル層ＳＤは、コンタクトホールＨ７を通じて、下部パッド層ＰＤ１に電気的接続し、かつ、コンタクトホールＨ８を通じても、下部パッド層ＰＤ１に電気的接続している。透明導電層１４ｄもまた、コンタクトホールＨ７を通じて、下部パッド層ＰＤ１に電気的接続し、かつ、コンタクトホールＨ８を通じても、下部パッド層ＰＤ１に電気的接続している。上部パッド層ＰＤ２は、引出電極層Ｌｍと同じく、これらドレインメタル層ＳＤ、および、透明導電層１４ｄによって構成されている。

上部パッド層ＰＤ２には、第１絶縁層１３ａ、および、第２絶縁層１３ｂが積み重なっている。第１絶縁層１３ａにおいてコンタクトホールＨ７と対向する部分には、上部パッド層ＰＤ２から上層に向かってコンタクトホールＨ９が貫通している。電源線Ｌａは、第１絶縁層１３ａと第２絶縁層１３ｂとの間に位置し、コンタクトホールＨ９を通じて、上部パッド層ＰＤ２に電気的接続している。

第１絶縁層１３ａ、および、第２絶縁層１３ｂにおいてコンタクトホールＨ８と対向する部分には、透明導電層１４ｄから上層に向かってコンタクトホールＨ１０が貫通している。そして、下部パッド層ＰＤ１、上部パッド層ＰＤ２、および、コンタクトホールＨ１０によって、電源端子パッドＰＬａが構成されている。

［ＥＬ表示装置の製造方法］
図１４から図１７を参照してＥＬ表示装置の製造方法を説明する。ＥＬ表示装置の製造方法には、薄膜トランジスタアレイ基板の一例である表示パネルの製造方法が含まれている。なお、図１４から図１７は、ＥＬ表示装置の製造方法を示す工程断面図であって、表示パネルの全体を説明の便宜上、図６、８、９、１１、１２、１３にて説明した部分に対応する工程断面図を隣り合わせて示している。なお、図６に対応する部分を「ＥＬ素子ＯＥＬ」と表記し、図８に対応する部分を「ノードＮ１３」と表記し、図９に対応する部分を「ノードＮ１４」と表記し、図１１に対応する部分を「ノードＮ１５」と表記する。また、図１２に対応する部分を「電極Ｅｃｃ」と表記し、図１３に対応する部分を「パッドＰＬａ」と表記する。

図１４（ａ）が示すように、まず、基板１１の有する１つの面の全体にわたって、透明導電膜が積層される。透明導電膜は、例えば、酸化インジウム錫（ＩＴＯ）膜や酸化インジウム亜鉛（ＩＺＯ）膜などの光透過性を有する導電膜である。そして、透明導電膜がパターニングされることによって、ＥＬ層形成領域Ｒｅｌごとの容量下部電極層Ｅｃａが形成される。導電膜のパターニングには、例えば、フォトリソグラフィ法とウェットエッチング法との組み合わせが用いられる。

なお、基板１１の有する１つの面において、ノードＮ１３、ノードＮ１４、ノードＮ１５、コンタクト電極層Ｅｃｃ、および、電源端子パッドＰＬａの形成されるべき領域のように、ＥＬ素子ＯＥＬが形成されるべき領域以外の領域では、導電膜が取り除かれる。

図１４（ｂ）が示すように、透明導電膜のパターニングが終了すると、基板１１の全体にわたって、ゲートメタル膜が積層される。そして、ゲートメタル膜がパターニングされることによって、駆動ゲート電極層Ｔｒ１２ｇ、選択ゲート電極層Ｔｒ１１ｇ、データ線Ｌｄ、および、下部パッド層ＰＤ１が同時に形成される。ゲートメタル膜は、例えば、モリブデン単体、または、モリブデン‐ニオブ（ＭｏＮｂ）などのモリブデンを含む合金であることが好ましい。ゲートメタル膜のパターニングには、例えば、フォトリソグラフィ法とウェットエッチング法との組み合わせが用いられる。

この際に、駆動ゲート電極層Ｔｒ１２ｇの有する１つの端部は、図１４（ｂ）における紙面の奥側などにおいて、容量下部電極層Ｅｃａの上に重なるようにパターニングされて、駆動ゲート電極層Ｔｒ１２ｇと容量下部電極層Ｅｃａとが電気的接続する。選択端子パッドＰＬｓ、および、データ端子パッドＰＬｄの有する下部パッド層ＰＤ１も同様に形成される。なお、基板１１の有する１つの面において、ノードＮ１５、および、コンタクト電極層Ｅｃｃの形成されるべき領域からは、ゲートメタル膜が取り除かれる。

図１４（ｃ）が示すように、ゲートメタル膜のパターニングが終了すると、基板１１の全体にわたって、窒化シリコン膜などのゲート絶縁膜が積層され、これによってゲート絶縁層１２が形成される。次いで、ゲート絶縁層１２の全体にわたって、真性アモルファスシリコンなどからなる半導体膜ＳＭＣ０が積層され、半導体膜ＳＭＣ０の全体にわたって、窒化シリコンなどからなるチャンネル保護膜が積層される。そして、チャンネル保護膜がパターニングされることによって、駆動ゲート電極層Ｔｒ１２ｇの上層としてチャンネル保護層ＢＬが形成され、また、選択ゲート電極層Ｔｒ１１ｇの上層としてチャンネル保護層ＢＬが形成される。チャンネル保護膜のパターニングには、例えば、フォトリソグラフィ法とウェットエッチング法との組み合わせが用いられる。

なお、半導体膜ＳＭＣ０の上面において、駆動ゲート電極層Ｔｒ１２ｇの上方、および、選択ゲート電極層Ｔｒ１１ｇの上方以外、すなわち、ノードＮ１４、ノードＮ１５、コンタクト電極層Ｅｃｃ、および、各種端子パッドＰＬｓ，ＰＬａ，ＰＬｄの形成されるべき領域からは、チャンネル保護膜が取り除かれる。

図１５（ａ）が示すように、チャンネル保護膜のパターニングが終了すると、基板１１の全体にわたって、ｎ型アモルファスシリコンなどからなる不純物膜ＯＨＭ０が積層される。そして、ゲート絶縁層１２、半導体膜ＳＭＣ０、および、不純物膜ＯＨＭ０を貫通する各種のコンタクトホールが形成される。コンタクトホールのパターニングには、例えば、フォトリソグラフィ法とドライエッチング法との組み合わせが用いられる。

すなわち、ノードＮ１３が形成されるべき領域においては、コンタクトＣＨ３を形成するために、まず、データ線Ｌｄの一部から上層に向かって、ゲート絶縁層１２、半導体膜ＳＭＣ０、および、不純物膜ＯＨＭ０を貫通するコンタクトホールＨ３がパターニングされる。また、ノードＮ１４が形成されるべき領域においては、コンタクトＣＨ４ａを形成するために、選択ゲート電極層Ｔｒ１１ｇの一部から上層に向かって、ゲート絶縁層１２、半導体膜ＳＭＣ０、および、不純物膜ＯＨＭ０を貫通するコンタクトホールＨ４ａがパターニングされる。また、各種端子パッドＰＬｓ，ＰＬａ，ＰＬｄが形成されるべき領域においては、コンタクトＣＨ７、ＣＨ８を形成するために、下部パッド層ＰＤ１の一部から上層に向かって、ゲート絶縁層１２、半導体膜ＳＭＣ０、および、不純物膜ＯＨＭ０を貫通するコンタクトホールＨ７、および、コンタクトホールＨ８がパターニングされる。また、図示されていない領域として、コンタクトＣＨ１が形成されるべき領域にもまた、ゲート絶縁層１２、半導体膜ＳＭＣ０、および、不純物膜ＯＨＭ０を貫通するコンタクトホールがパターニングされる。

図１５（ｂ）が示すように、各種コンタクトホールの形成が終了すると、基板１１の全体にわたって、ドレインメタル膜が積層される。このドレインメタル膜の一部が、コンタクトホールＨ３，Ｈ４，Ｈ７，Ｈ８を埋めることによって、コンタクトＣＨ３，ＣＨ４ａ，ＣＨ７，ＣＨ８が形成される。そして、ドレインメタル膜と、ドレインメタル膜の下層である不純物膜ＯＨＭ０、および、半導体膜ＳＭＣ０が、一括してパターニングされることによって、駆動ソース電極層Ｔｒ１２ｓ、駆動ドレイン電極層Ｔｒ１２ｄ、選択ドレイン電極層Ｔｒ１１ｄ、および、選択ソース電極層Ｔｒ１１ｓが形成される。こうしたドレインメタル膜のパターニングによって、選択ドレイン電極層Ｔｒ１１ｄは、コンタクトホールＨ３を通って、データ線Ｌｄに電気的接続する。選択ソース電極層Ｔｒ１１ｓは、コンタクトホールＨ１を通って、駆動ゲート電極層Ｔｒ１２ｇに電気的接続する。

なお、駆動ソース電極層Ｔｒ１２ｓと駆動ドレイン電極層Ｔｒ１２ｄとを分割するためのパターニングや、選択ソース電極層Ｔｒ１１ｓと選択ドレイン電極層Ｔｒ１１ｄとを分割するためのパターニングでは、チャンネル保護層ＢＬがエッチングストッパ膜として機能して、エッチングによる半導体膜ＳＭＣ０のダメージが抑えられる。

ドレインメタル膜のパターニングにおいては、容量下部電極層Ｅｃａの上層において、半導体膜ＳＭＣ０、不純物膜ＯＨＭ０、および、ドレインメタル膜の全てが取り除かれて、容量上部電極層Ｅｃｂを形成するための領域が露出する。また、引出電極層Ｌｍが形成される領域やカソード線Ｌｃが形成される領域においても、これらの領域の外側において、半導体膜ＳＭＣ０、不純物膜ＯＨＭ０、および、ドレインメタル膜の全てが取り除かれる。そして、半導体膜ＳＭＣ０、不純物膜ＯＨＭ０、および、ドレインメタル膜のパターニングによって、各領域における半導体層ＳＭＣ、不純物層ＯＨＭ、および、ドレインメタル層ＳＤが形成される。

例えば、ノードＮ１４の形成されるべき領域では、引出電極層Ｌｍを構成するドレインメタル層ＳＤが形成される。そして、引出電極層Ｌｍを構成するドレインメタル層ＳＤは、コンタクトホールＨ４ａを通って、選択ゲート電極層Ｔｒ１１ｇに電気的接続する。また、コンタクト電極層Ｅｃｃが形成されるべき領域では、カソード線Ｌｃを構成するドレインメタル層ＳＤが形成される。そして、カソード線Ｌｃを構成するドレインメタル層ＳＤは、周辺領域３０の所定の位置に設けられるコンタクト電極層Ｅｃｃを相互に電気的接続する。また、各種端子パッドＰＬｓ，ＰＬａ，ＰＬｄの形成されるべき領域では、上部パッド層ＰＤ２を構成するドレインメタル層ＳＤが形成される。そして、上部パッド層ＰＤ２を構成するドレインメタル層ＳＤは、コンタクトホールＨ７，Ｈ８を通って、下部パッド層ＰＤ１に電気的接続する。

なお、ドレインメタル膜は、例えば、クロムやチタンなどのマイグレーションを低減することのできる遷移金属層に、例えば、アルミニウム単体やアルミニウム合金などの配線層抵抗を低減することのできる低抵抗金属層が積み重なった２層構造であってもよい。また、ドレインメタル膜は、遷移金属層と低抵抗金属層とからなる２層構造に、さらにクロムなどの金属層が積み重なった３層構造などの積層構造であってもよい。

図１５（ｃ）が示すように、ドレインメタル膜がパターニングされると、基板１１の全体にわたって、透明導電膜が積層される。透明導電膜は、例えば、酸化インジウム錫（ＩＴＯ）膜や酸化インジウム亜鉛（ＩＺＯ）膜などの光透過性を有する導電膜である。そして、透明導電膜がパターニングされることによって、画素電極層１４が形成されて、画素電極層１４の一部は、駆動ソース電極層Ｔｒ１２ｓまで延びるようにパターニングされて、画素電極層１４と駆動ソース電極層Ｔｒ１２ｓとが電気的接続する。これによって、ゲート絶縁層１２を誘電容量層として機能させる保持容量Ｃｓが、容量下部電極層Ｅｃａと画素電極層１４とによって形成され、その画素電極層１４は、保持容量Ｃｓにおける容量上部電極層Ｅｃｂ、および、ＥＬ素子ＯＥＬにおけるアノード電極層として機能する。こうした透明導電膜のパターニングには、例えば、フォトリソグラフィ法とウェットエッチング法との組み合わせが用いられる。

なお、この際に、駆動ドレイン電極層Ｔｒ１２ｄ上、選択ソース電極層Ｔｒ１１ｓ上、選択ドレイン電極層Ｔｒ１１ｄ上、および、各ドレインメタル層ＳＤ上の各々に透明導電膜が残るように、透明導電膜がパターニングされて、各領域における透明導電層１４ｄも同時に形成される。

図１６（ａ）が示すように、透明導電膜のパターニングが終了すると、基板１１の全体にわたって、窒化シリコン膜などからなる第１層間絶縁膜が形成される。そして、第１層間絶縁膜に各コンタクトホールが形成されることによって、第１絶縁層１３ａが形成される。

すなわち、第１層間絶縁膜の中で引出電極層Ｌｍを覆う部分には、引出電極層Ｌｍから上層に向かって貫通する第１選択コンタクトホールＨ４ｂが形成される。第１層間絶縁膜の中で駆動ドレイン電極層Ｔｒ１２ｄを覆う部分には、駆動ドレイン電極層Ｔｒ１２ｄから上層に向かって貫通する第１駆動コンタクトホールＨ５ａが形成される。第１層間絶縁膜の中でカソード線Ｌｃを覆う部分には、カソード線Ｌｃから上層に向かって貫通するコンタクトホールＨ６が形成される。そして、第１層間絶縁膜の中でコンタクトＣＨ７を覆う部分には、コンタクトＣＨ７から上層に向かって貫通するコンタクトホールＨ９が形成される。

なお、第１層間絶縁膜の中で引出電極層Ｌｍを覆う部分には、図示されない第２選択コンタクトホールが、第１選択コンタクトホールＨ４ｂと共に形成される。また、第１層間絶縁膜の中で駆動ドレイン電極層Ｔｒ１２ｄを覆う部分には、図示されない第２駆動コンタクトホールが、第１駆動コンタクトホールＨ５ａと共に形成される。

第１絶縁層１３ａが形成されると、基板１１の全体にわたって、アルミニウム合金などからなる配線形成膜が積層される。この際に、配線形成膜の一部が、第１選択コンタクトホールＨ４ｂ、および、第２選択コンタクトホールを埋めることによって、第１選択コンタクトＣＨ４ｂ、および、第２選択コンタクトＣＨ４ｃが形成される。また、配線形成膜の一部が、第１駆動コンタクトホールＨ５ａ、および、第２駆動コンタクトホールを埋めることによって、第１駆動コンタクトＣＨ５ａ、および、第２駆動コンタクトＣＨ５ｂが形成される。また、配線形成膜の一部が、コンタクトホールＨ９を埋めることによって、コンタクトＣＨ９が形成される。そして、例えば、フォトリソグラフィ法とウェットエッチング法とを組み合わせたパターニングが配線形成膜に施されることによって、選択線Ｌｓ、電源線Ｌａ、および、コンタクト電極層Ｅｃｃが形成される。

図１６（ｂ）が示すように、配線形成膜のパターニングが終了すると、基板１１の全体にわたって、窒化シリコン膜などからなる第２層間絶縁膜が形成される。そして、第２層間絶縁膜がパターニングされることによって、第２絶縁層１３ｂが形成される。

第２層間絶縁膜のパターニングでは、フォトリソグラフィ法とドライエッチング法との組み合わせによって、画素電極層１４上、および、コンタクト電極層Ｅｃｃ上から第２層間絶縁膜が取り除かれる。また、上部パッド層ＰＤ２上からは、第２層間絶縁膜と共に第１絶縁層１３ａもまた取り除かれて、各種端子パッドＰＬｓ，ＰＬａ，ＰＬｄが形成される。

図１６（ｃ）が示すように、第２絶縁層１３ｂの形成が終了すると、基板１１の全体にわったて、例えば、ポリイミド系やアクリル系等の感光性の有機樹脂材料からなる樹脂層が形成される。そして、樹脂層がパターニングされることによって、隔壁層１７が形成され、隔壁層１７の有する側壁１７ｅによって、基板１１の表面にＥＬ層形成領域Ｒｅｌが区画される。

隔壁層１７が形成されると、基板１１の全体が純水によって洗浄されて、その後に、画素電極層１４の表面に対して、例えば、酸素プラズマ処理やＵＶオゾン処理などの親液処理が施される。これによって、画素電極層１４の表面には、正孔輸送材料や電子輸送性発光材料の有機化合物含有液に対する親液性が与えられる。

図１７（ａ）が示すように、隔壁層１７の形成が終了すると、画素電極層１４上に正孔注入層１５ａ、および、電子輸送性発光層１５ｂがこの順に積層されてＥＬ層１５が形成される。ＥＬ層１５の形成には、例えば、ノズルプリンティング法やインクジェット法を用いた塗布と、その塗布膜の乾燥とが用いられる。ＥＬ層１５の形成材料としては、例えば、有機高分子系の正孔輸送材料を含む有機化合物含有液が用いられる。この際に、画素電極層１４の表面に親液性が与えられているため、画素電極層１４の表面に塗布された有機化合物含有液は、画素電極層１４の表面の全体にわたって広がる。

ＥＬ層１５が形成されると、ＥＬ層１５が含まれる表示領域２０の全体、および、表示領域２０からコンタクト電極層Ｅｃｃまでにわたって、光反射特性を有する対向電極層１６が積層される。対向電極層１６は、表示領域２０から周辺領域３０の一部まで延びるように形成されてコンタクト電極層Ｅｃｃに直接接続される。対向電極層１６の形成には、例えば、真空蒸着法やスパッタリング法が用いられ、対向電極層１６のパターニングには、例えば、フォトリソグラフィ法とウェットエッチング法との組み合わせが用いられる。

図１７（ｂ）が示すように、対向電極層１６の形成が終了すると、基板１１の全体にわたって、シリコン酸化膜やシリコン窒化膜などからなる封止層１８が形成される。そして、各端子パッドＰＬｓ，ＰＬａ，ＰＬｄにおいて上部パッド層ＰＤ２が露出するように、封止層１８において上部パッド層ＰＤ２を覆う部分がエッチングされる。

[ＥＬ表示装置の作用]
図１８から図２２を参照してＥＬ表示装置の作用を説明する。なお、図１８から図２０は、上記ＥＬ表示装置の作用を説明するための参考となる表示パネルの構成を説明する平面図、および、断面図であって、上記ＥＬ表示装置の構成要素に対応する構成に対して同じ符号を付して示す。図１９は、図１８のＡ‐Ａ線に沿った断面図であって、電源線Ｌａが断線している状態と、電源線Ｌａが断線していない状態とを示す図である。図２０は、図１８のＢ‐Ｂ線に沿った断面図であって、選択線Ｌｓが断線している状態と、選択線Ｌｓが断線していない状態とを示す図である。

一方で、図２１、および、図２２は、上記ＥＬ表示装置の作用を説明するための作用図であって、図２１は、図３のＡ‐Ａ線に沿った断面図であって、電源線Ｌａが断線している状態と、電源線Ｌａが断線していない状態とを示す図である。図２２は、図３のＢ‐Ｂ線に沿った断面図であって、選択線Ｌｓが断線している状態と、選択線Ｌｓが断線していない状態とを示す図である。なお、図１９から図２２では、電源線Ｌａの導通状態と選択線Ｌｓの導通状態とを説明する便宜上、導通状態である部分にドットを付して示す。

図１８が示すように、引出電極層Ｌｍは、選択ゲート電極層Ｔｒ１１ｇと選択線Ｌｓとの間に位置し、平面視において列方向に沿って延びるほぼ矩形形状を有している。引出電極層Ｌｍは、平面視において選択線Ｌｓの一部と重なり、引出電極層Ｌｍと選択線Ｌｓとは、これらが重なる部分において、１つのコンタクトＣＨ４によって電気的接続している。駆動ドレイン電極層Ｔｒ１２ｄは、これもまた平面視において列方向に沿って延びるほぼ矩形形状を有している。駆動ドレイン電極層Ｔｒ１２ｄは、平面視において電源線Ｌａの一部と重なり、駆動ドレイン電極層Ｔｒ１２ｄと電源線Ｌａとは、これらが重なる部分において、１つのコンタクトＣＨ５によって電気的接続している。

図１９（ａ）が示すように、参考例となるＥＬ表示装置において、駆動ドレイン電極層Ｔｒ１２ｄは、１つの駆動コンタクトＣＨ５と１つの電源線Ｌａとを通して、電源ドライバＤＢに電気的接続している。そして、１つの電源線Ｌａに並列接続する複数の駆動ドレイン電極層Ｔｒ１２ｄの各々は、１つの電源線Ｌａと１つの駆動コンタクトＣＨ５とを通じて、階調データに応じた駆動電流を電源ドライバＤＢから受ける。

一方で、図１９（ｂ）が示すように、参考例となるＥＬ表示装置において、特定の電源線Ｌａの中の点Ｂ１に断線が生じるとき、断線部位を含む特定の画素ＰＩＸでは、駆動ドレイン電極層Ｔｒ１２ｄと電源ドライバＤＢとの電気的接続が切断される。そして、電源ドライバＤＢから駆動電流の出力される方向において、特定の画素ＰＩＸよりも出力側に位置する画素ＰＩＸでは、駆動ドレイン電極層Ｔｒ１２ｄに駆動電流が供給されなくなる。結果として、発光を制御することの不能なＥＬ素子ＯＥＬが行方向に沿って並ぶ線欠陥を生じてしまう。

図２０（ａ）が示すように、参考例となるＥＬ表示装置において、選択ゲート電極層Ｔｒ１１ｇは、引出電極層Ｌｍ、１つの選択コンタクトＣＨ４、および、１つの選択線Ｌｓとを通して、選択ドライバＤＳに電気的接続している。そして、１つの選択線Ｌｓに並列接続する複数の選択ゲート電極層Ｔｒ１１ｇの各々は、引出電極層Ｌｍ、１つの選択コンタクトＣＨ４、および、１つの選択線Ｌｓを通じて、線順次走査に応じた選択信号を選択ドライバＤＳから受ける。

一方で、図２０（ｂ）が示すように、参考例となるＥＬ表示装置において、特定の選択線Ｌｓの中の点Ｂ２に断線が生じるとき、断線部位を含む特定の画素ＰＩＸでは、選択ゲート電極層Ｔｒ１１ｇと選択ドライバＤＳとの電気的接続が切断される。そして、選択ドライバＤＳから選択信号の出力される方向において、特定の画素ＰＩＸよりも出力側に位置する画素ＰＩＸでは、選択ゲート電極層Ｔｒ１１ｇに選択信号が供給されなくなる。結果として、発光を制御することの不能なＥＬ素子ＯＥＬが行方向に沿って並ぶ線欠陥を生じてしまう。

これに対し、図２１（ａ）が示すように、本実施形態におけるＥＬ表示装置において、駆動ドレイン電極層Ｔｒ１２ｄは、２つの並列コンタクトである第１駆動コンタクトＣＨ５ａと第２駆動コンタクトＣＨ５ｂとを通じて、１つの電源線Ｌａに電気的接続している。そして、１つの電源線Ｌａに並列接続する複数の駆動ドレイン電極層Ｔｒ１２ｄの各々は、階調データに応じた駆動電流を電源ドライバＤＢから受ける。この際に、電源線Ｌａと駆動ドレイン電極層Ｔｒ１２ｄとの接続は、第１駆動コンタクトＣＨ５ａによって確保され、かつ、第２駆動コンタクトＣＨ５ｂによっても確保されるため、第１駆動コンタクトＣＨ５ａと第２駆動コンタクトＣＨ５ｂとの間において、駆動電流を流すための配線層抵抗も抑えられる。

そして、図２１（ｂ）が示すように、電源線Ｌａにおいて、第１駆動コンタクトＣＨ５ａと第２駆動コンタクトＣＨ５ｂとの間の部位である点Ｂ１に断線が生じるとき、第１駆動コンタクトＣＨ５ａと第２駆動コンタクトＣＨ５ｂとの間において電源線Ｌａは非導通になる。一方で、第１駆動コンタクトＣＨ５ａと第２駆動コンタクトＣＨ５ｂとは、駆動ドレイン電極層Ｔｒ１２ｄにも並列接続しているため、第１駆動コンタクトＣＨ５ａと第２駆動コンタクトＣＨ５ｂとの間の導通は、駆動ドレイン電極層Ｔｒ１２ｄによって確保される。結果として、１つの電源線Ｌａに並列接続する複数の画素ＰＩＸの各々は、階調データに応じた駆動電流を電源ドライバＤＢから受けられる。

また、図２２（ａ）が示すように、本実施形態におけるＥＬ表示装置において、選択ゲート電極層Ｔｒ１１ｇは、２つの並列コンタクトである第１選択コンタクトＣＨ４ｂと第２選択コンタクトＣＨ４ｃ、および、引出電極層Ｌｍを通じて、１つの選択線Ｌｓに電気的接続している。そして、１つの選択線Ｌｓに並列接続する複数の選択ゲート電極層Ｔｒ１１ｇの各々は、線順次走査に応じた選択信号を選択ドライバＤＳから受ける。この際に、選択線Ｌｓと引出電極層Ｌｍとの接続は、第１選択コンタクトＣＨ４ｂによって確保され、かつ、第２選択コンタクトＣＨ４ｃによっても確保されるため、第１選択コンタクトＣＨ４ｂと第２選択コンタクトＣＨ４ｃとの間において、選択信号を流すための配線層抵抗も抑えられる。

この際に、図２２（ｂ）が示すように、選択線Ｌｓにおいて、第１選択コンタクトＣＨ４ｂと第２選択コンタクトＣＨ４ｃとの間の部位である点Ｂ２に断線が生じると、第１選択コンタクトＣＨ４ｂと第２選択コンタクトＣＨ４ｃとの間において選択線Ｌｓは非導通になる。一方で、第１選択コンタクトＣＨ４ｂと第２選択コンタクトＣＨ４ｃとは、引出電極層Ｌｍにも並列接続しているため、第１選択コンタクトＣＨ４ｂと第２選択コンタクトＣＨ４ｃとの間の導通は、引出電極層Ｌｍによって確保される。結果として、１つの選択線Ｌｓに並列接続する複数の画素ＰＩＸの各々は、線順次走査に応じた選択信号を選択ドライバＤＳから受けられる。

上記実施形態によれば以下に列挙する効果が得られる。
（１）第１選択コンタクトＣＨ４ｂと第２選択コンタクトＣＨ４ｃとが、選択線Ｌｓと引出電極層Ｌｍとに並列接続する。そのため、第１選択コンタクトＣＨ４ｂと第２選択コンタクトＣＨ４ｃとの間において選択線Ｌｓが断線する場合であっても、第１選択コンタクトＣＨ４ｂ、引出電極層Ｌｍ、および、第２選択コンタクトＣＨ４ｃとを通じて、選択線Ｌｓにおける導通は確保される。それゆえに、選択線Ｌｓを通じた複数の選択トランジスタＴｒ１１への選択信号の伝達が途絶えることが抑えられる。

（２）第１駆動コンタクトＣＨ５ａと第２駆動コンタクトＣＨ５ｂとが、電源線Ｌａと駆動ドレイン電極層Ｔｒ１２ｄとに並列接続する。そのため、第１駆動コンタクトＣＨ５ａと第２駆動コンタクトＣＨ５ｂとの間において電源線Ｌａが断線する場合であっても、第１駆動コンタクトＣＨ５ａ、駆動ドレイン電極層Ｔｒ１２ｄ、および、第２駆動コンタクトＣＨ５ｂとを通じて、電源線Ｌａにおける導通は確保される。それゆえに、電源線Ｌａを通じた複数の駆動トランジスタＴｒ１２への電流信号の伝達が途絶えることが抑えられる。

（３）選択線Ｌｓと延在部１１Ｓとが相互に対向するため、選択線Ｌｓと延在部１１Ｓとを接続するコンタクトの構造の複雑化が抑えられる。同様に、電源線Ｌａと延在部１２Ｄとが相互に対向するため、電源線Ｌａと延在部１２Ｄとを接続するコンタクトの構造の複雑化が抑えられる。

（４）延在部１１Ｓの列方向における幅は、選択線Ｌｓの列方向における幅よりも大きい。また、延在部１２Ｄの列方向における幅は、電源線Ｌａの列方向における幅よりも大きい。それゆえに、延在部１１Ｓと選択線Ｌｓとの位置の整合、および、延在部１２Ｄと電源線Ｌａとの位置の整合が容易である。

（５）第１選択コンタクトＣＨ４ｂと第２選択コンタクトＣＨ４ｃとが、延在部１１Ｓの両端部に位置するため、これらが延在部１１Ｓの一部に偏る構成と比べて、選択線Ｌｓにおいて断線の許容される範囲が広い。第１駆動コンタクトＣＨ５ａと第２駆動コンタクトＣＨ５ｂとにおいても、これらは延在部１２Ｄの両端部に位置するため、これらが延在部１２Ｄの一部に偏る構成と比べて、電源線Ｌａにおいて断線の許容される範囲が広い。

（６）駆動ドレイン電極層Ｔｒ１２ｄにおいてチャンネルを形成する部分と延在部１２Ｄとは、相互に異なる方向に沿って延びる。そのため、第１駆動コンタクトＣＨ５ａと第２駆動コンタクトＣＨ５ｂとをチャンネル幅の延びる方向に沿って並べることや、延在部１２Ｄの延びる方向に沿ってチャンネルを形成するという構造上の制約が、駆動トランジスタＴｒ１２において軽減される。

（７）選択ゲート電極層Ｔｒ１１ｇと引出電極層Ｌｍとは、相互に異なる階層に位置し、引出電極層Ｌｍと選択線Ｌｓとが、第１選択コンタクトＣＨ４ｂと第２選択コンタクトＣＨ４ｃとを通じて電気的接続している。それゆえに、選択ゲート電極層Ｔｒ１１ｇは、これら２つのコンタクトと直接接続するための面積の拡張を強いられないため、選択ゲート電極層Ｔｒ１１ｇに強いられる設計上の制約が抑えられもする。

（８）選択ドレイン電極層Ｔｒ１１ｄ、および、選択ソース電極層Ｔｒ１１ｓを形成する際に、引出電極層Ｌｍも同時に形成される。それゆえに、薄膜トランジスタアレイ基板の製造方法を簡便な構成とすることも可能である。

上記実施形態は、以下のように変更して実施することも可能である。
［引出電極層Ｌｍ］
・引出電極層Ｌｍにおいて列方向に沿って延びる部分が割愛されて、引出電極層Ｌｍが延在部１１Ｓのみから構成されてもよい。この際に、選択ゲート電極層Ｔｒ１１ｇは、平面視において引出電極層Ｌｍと重なるように位置すればよく、コンタクトＣＨ４ａは、平面視において選択線Ｌｓと重ならなくてもよいし、選択線Ｌｓと重なってもよいし、積層方向において第１選択コンタクトＣＨ４ｂと連なってもよい。

・引出電極層Ｌｍにおいて選択線Ｌｓと相互に対向する部分は、延在部１１Ｓのように行方向に沿って連続する形状に限らず、例えば、複数の櫛歯の各々が選択線Ｌｓと相互に対向する櫛歯形状であってもよい。こうした形状を有する引出電極層Ｌｍであれば、引出電極層Ｌｍにおいて選択線Ｌｓと対向する部分が、櫛歯ごとに行方向に沿って点在するため、複数の櫛歯の各々と選択線Ｌｓとにコンタクトが接続する構成であればよい。こうした構成は、例えば、葛籠折り形状を有する引出電極層Ｌｍや、波形状を有する引出電極層Ｌｍにおいても実現できる。

なお、延在部１１Ｓのように、引出電極層Ｌｍと選択線Ｌｓとの相互に対向する部分が行方向に沿って連続する構成と、櫛歯形状を有する引出電極層Ｌｍのように、引出電極層Ｌｍと選択線Ｌｓとの相互に対向する部分が行方向に沿って点在する構成とは、組み合わせることも可能であり、一方のみを採用することも可能である。すなわち、引出電極層Ｌｍから延在部１１Ｓを省略することも可能である。

・延在部１１Ｓの列方向における幅は、行方向における各部位にて相互に異なっていてもよい。例えば、延在部１１Ｓの列方向における幅は、第１選択コンタクトＣＨ４ｂや第２選択コンタクトＣＨ４ｃの形成される位置において、相対的に大きい構成であってもよい。なお、延在部１１Ｓの列方向における幅は、選択線Ｌｓの列方向における幅と同じであってもよいし、選択線Ｌｓの列方向における幅よりも小さくてもよい。

・引出電極層Ｌｍの下層から、不純物層ＯＨＭ、半導体層ＳＭＣ、および、ゲート絶縁層１２の少なくとも１つが割愛されてもよいし、あるいは、引出電極層Ｌｍの下層に、これらとは異なる他の機能層が加わってもよい。要するに、引出電極層Ｌｍの階層は、選択ドレイン電極層Ｔｒ１１ｄの階層、および、選択ソース電極層Ｔｒ１１ｓの階層とは異なっていてもよい。

［駆動ドレイン電極層Ｔｒ１２ｄ］
・駆動ドレイン電極層Ｔｒ１２ｄにおいて列方向に沿って延びる部分は、駆動トランジスタＴｒ１２においてチャンネルの形状を定める機能を有するが、こうした機能を延在部１２Ｄが兼ね備えてもよい。例えば、駆動ゲート電極層Ｔｒ１２ｇが行方向に沿って形成されて、延在部１２Ｄの一部がその駆動ゲート電極層Ｔｒ１２ｇと平面視において重なる構成であってもよい。

・駆動ドレイン電極層Ｔｒ１２ｄにおいて電源線Ｌａと相互に対向する部分は、延在部１２Ｄのように行方向に沿って連続する形状に限らず、例えば、複数の櫛歯の各々が電源線Ｌａと相互に対向する櫛歯形状であってもよい。こうした形状を有する駆動ドレイン電極層Ｔｒ１２ｄであれば、駆動ドレイン電極層Ｔｒ１２ｄにおいて電源線Ｌａと対向する部分が、櫛歯ごとに行方向に沿って点在するため、複数の櫛歯の各々と電源線Ｌａとにコンタクトが接続する構成であればよい。こうした構成は、例えば、葛籠折り形状を有する駆動ドレイン電極層Ｔｒ１２ｄや、波形状を有する駆動ドレイン電極層Ｔｒ１２ｄにおいても実現できる。

なお、延在部１２Ｄのように、電源線Ｌａと対向する部分が行方向に沿って連続する構成と、櫛歯形状を有する駆動ドレイン電極層Ｔｒ１２ｄのように、選択線Ｌｓと対向する部分が行方向に沿って点在する構成とは、組み合わせることも可能であり、一方のみを採用することも可能である。すなわち、駆動ドレイン電極層Ｔｒ１２ｄから延在部１２Ｄを省略することも可能である。

・延在部１２Ｄの列方向における幅は、行方向における各部位にて相互に異なっていてもよい。例えば、延在部１２Ｄの列方向における幅は、第１駆動コンタクトＣＨ５ａや第２駆動コンタクトＣＨ５ｂの形成される位置において、相対的に大きい構成であってもよい。なお、延在部１２Ｄの列方向における幅は、電源線Ｌａの列方向における幅と同じであってもよいし、電源線Ｌａの列方向における幅よりも小さくてもよい。

［コンタクト］
・第１選択コンタクトＣＨ４ｂの位置、および、第２選択コンタクトＣＨ４ｃの位置は、延在部１１Ｓにおける行方向の両端部に限らない。例えば、第１選択コンタクトＣＨ４ｂの位置、および、第２選択コンタクトＣＨ４ｃの位置の少なくとも１つが、延在部１１Ｓにおける行方向の中央であってもよい。

・第１駆動コンタクトＣＨ５ａの位置、および、第２駆動コンタクトＣＨ５ｂの位置は、延在部１２Ｄにおける行方向の両端部に限らない。例えば、第１駆動コンタクトＣＨ５ａの位置、および、第２駆動コンタクトＣＨ５ｂの位置の少なくとも１つが、延在部１２Ｄにおける行方向の中央であってもよい。

・画素回路ＤＣにおいて、第１選択コンタクトＣＨ４ｂ、および、第２選択コンタクトＣＨ４ｃを有する構成であれば、第１駆動コンタクトＣＨ５ａと第２駆動コンタクトＣＨ５ｂのいずれか１つを割愛することは可能である。また、画素回路ＤＣにおいて、第１駆動コンタクトＣＨ５ａ、および、第２駆動コンタクトＣＨ５ｂを有する構成であれば、第１選択コンタクトＣＨ４ｂと第２選択コンタクトＣＨ４ｃのいずれか１つを割愛することは可能である。要するに、画素回路は、配線層と電極層とを複数のコンタクトによって接続する構成であればよい。

・配線層と電極層とを電気的接続するコンタクトの数量は、３つ以上であってもよい。
［接続対象］
・選択ドレイン電極層Ｔｒ１１ｄとデータ線Ｌｄとの接続は、１つのコンタクトＣＨ３を通じた接続に限らず、２以上のコンタクトＣＨ３を通じた接続であってもよい。すなわち、複数のコンタクトを通じた電極層と配線層との接続は、１つの薄膜トランジスタに対して複数箇所で適用されてもよく、１つの薄膜トランジスタにおいて相互に異なる電極層の各々が、相互に異なる配線層に対して複数のコンタクトを通じて接続してもよい。

・薄膜トランジスタの有する電極層と複数のコンタクトを通じて接続する配線層は、定電圧回路に接続する配線層であってもよいし、定電圧回路に接続する配線層であってもよい。配線層の一部が断線するとしても機能するうえでは、ＥＬ表示装置の電源ドライバのように定電圧回路に接続する配線層であることが好ましい。

［画素回路］
画素回路は、２Ｔｒ１Ｃ型の回路に限らず、例えば、３Ｔｒ１Ｃ型の回路、すなわち、３つの薄膜トランジスタと１つの保持容量とを備える構成であってもよい。

図２３が示すように、１つの画素ＰＩＸは、３つの薄膜トランジスタと１つの保持容量とを有する画素回路ＤＣと、１つのＥＬ素子ＯＥＬとを備えている。画素回路ＤＣは、選択トランジスタＴｒ２１と、保持トランジスタＴｒ２２と、駆動トランジスタＴｒ２３とを備えている。選択トランジスタＴｒ２１、保持トランジスタＴｒ２２、および、駆動トランジスタＴｒ２３は、ｎチャンネル型の薄膜トランジスタである。表示パネルは、これら複数の薄膜トランジスタの並ぶ薄膜トランジスタアレイ基板である。

選択トランジスタＴｒ２１のゲートは、ノードＮ２４において選択線Ｌｓに電気的接続している。選択トランジスタＴｒ２１のドレインは、ノードＮ２５において電源線Ｌａに電気的接続している。選択トランジスタＴｒ２１のソースは、ノードＮ２１に電気的接続している。

保持トランジスタＴｒ２２のゲートは、ノードＮ２４において選択線Ｌｓに電気的接続している。保持トランジスタＴｒ２２のソースは、ノードＮ２３においてデータ線Ｌｄに電気的接続している。保持トランジスタＴｒ２２のドレインは、ノードＮ２２に電気的接続している。

駆動トランジスタＴｒ２３のゲートは、ノードＮ２１に電気的接続している。駆動トランジスタＴｒ２３のドレインは、ノードＮ２５において電源線Ｌａに電気的接続している。駆動トランジスタＴｒ２３のソースは、ノードＮ２２に電気的接続している。保持容量Ｃｓの有する２つの電極層の中で、一方の電極層は、ノードＮ２１を通して、駆動トランジスタＴｒ２３のゲートに電気的接続し、他方の電極層は、ノードＮ２２を通して、駆動トランジスタＴｒ２３のソースに電気的接続している。

ＥＬ素子ＯＥＬのアノード電極層である画素電極層１４は、画素回路ＤＣにおけるノードＮ２２に電気的接続し、ＥＬ素子ＯＥＬのカソード電極層である対向電極層１６は、例えば、接地電位Ｖｇｎｄのような所定の低電位電位電源である基準電圧Ｖｓｃに電気的接続している。

選択ドライバＤＳは、複数の選択線Ｌｓの各々に選択レベルの選択電圧Ｖｓｅｌを順に印加して、１行分の画素回路ＤＣに対する選択期間ごとの選択を線順次走査する。画素回路ＤＣにおける選択トランジスタＴｒ２１、および、保持トランジスタＴｒ２２は、選択期間における選択電圧Ｖｓｅｌの印加によって導通状態に遷移する。

電源ドライバＤＢは、選択期間において、基準電圧Ｖｓｃよりも低い電圧レベルの電源電圧Ｖｓａを電源線Ｌａに印加する。データドライバＤｄは、画素回路ＤＣからデータドライバＤｄに引き抜くような階調電流Ｉｄａｔａを階調データに応じてデータ線Ｌｄに供給する。そして、電源線Ｌａから駆動トランジスタＴｒ２３、ノードＮ２２、保持トランジスタＴｒ２２、ノードＮ２３を通して、階調電流Ｉｄａｔａに対応した書込電流が流れる。

このとき、保持容量Ｃｓは、ノードＮ２３とノードＮ２４との間に生じた電位差に対応する電圧を保持する。なお、ＥＬ素子ＯＥＬのアノードであるノードＮ２２に印加される電位は、ＥＬ素子ＯＥＬのカソードに印加される電位である基準電圧Ｖｓｃよりも低いため、ＥＬ素子ＯＥＬには駆動電流が流れず、ＥＬ素子ＯＥＬは発光しない。

選択ドライバＤＳは、複数の選択線Ｌｓの各々に非選択レベルの選択電圧Ｖｓｅｌを順に印加して、１行分の画素回路ＤＣに対する非選択期間ごとの選択を線順次走査する。画素回路ＤＣにおける選択トランジスタＴｒ２１、および、保持トランジスタＴｒ２２は、非選択期間における選択電圧Ｖｓｅｌの印加によって非導通状態に遷移する。

電源ドライバＤＢは、非選択期間において、基準電圧Ｖｓｃよりも高い電圧レベルの電源電圧Ｖｓａを電源線Ｌａに印加する。
このとき、保持容量Ｃｓは、ノードＮ２３とノードＮ２４との間に生じた電位差を保持しているため、駆動トランジスタＴｒ２３は、導通状態を保ち続ける。そして、基準電圧Ｖｓｃよりも高い電圧レベルの電源電圧Ｖｓａが電源線Ｌａに印加されているため、電源線Ｌａから駆動トランジスタＴｒ２３、および、ノードＮ２２を通して、ＥＬ素子ＯＥＬに所定の駆動電流が流れる。

なお、保持容量Ｃｓにおいて保持された電圧は、駆動トランジスタＴｒ２３において階調電流Ｉｄａｔａが流れるための電位差に相当するため、ＥＬ素子ＯＥＬに流れる駆動電流は、階調電流Ｉｄａｔａとほぼ同じ程度の電流値である。結果として、非選択期間においても、ＥＬ素子ＯＥＬは、階調データに応じた輝度階調で発光し続ける。

［画素の平面構造］
図２４が示すように、ＥＬ層形成領域Ｒｅｌに対してデータ線Ｌｄとは反対側には、駆動トランジスタＴｒ２３が位置している。ＥＬ層形成領域Ｒｅｌと電源線Ｌａとの間には、選択トランジスタＴｒ２１、および、保持トランジスタＴｒ２２が位置している。

駆動トランジスタＴｒ２３のゲートである駆動ゲート電極層Ｔｒ２３ｇは、コンタクトＣＨ２１を通じて保持容量Ｃｓの容量下部電極層Ｅｃａに電気的接続している。駆動トランジスタＴｒ２３のソースである駆動ソース電極層Ｔｒ２３ｓは、保持容量Ｃｓの容量上部電極層Ｅｃｂに電気的接続している。駆動トランジスタＴｒ２３のドレインである駆動ドレイン電極層Ｔｒ２３ｄと、選択トランジスタＴｒ２１のドレインである選択ドレイン電極層Ｔｒ２１ｄは、ドレイン配線層Ｌｍｄによって電気的接続している。ドレイン配線層Ｌｍｄは、行方向に沿って延びる延在部と、列方向に沿って延びる部分とを有している。ドレイン配線層Ｌｍｄにおける延在部は、平面視において電源線Ｌａと重なっている。ドレイン配線層Ｌｍｄと電源線Ｌａとは、これらが重なる部分において、第１コンタクトＣＨ２５ａと第２コンタクトＣＨ２５ｂとによって電気的接続している。これら第１コンタクトＣＨ２５ａと第２コンタクトＣＨ２５ｂとは、選択ゲート電極層Ｔｒ２１ｇと電源線Ｌａとを接続するノードＮ２５に対応する。

選択トランジスタＴｒ２１のソースである選択ソース電極層Ｔｒ２１ｓは、保持容量Ｃｓの容量下部電極層Ｅｃａに電気的接続している。
保持トランジスタＴｒ２２のソースである保持ソース電極層Ｔｒ２２ｓは、コンタクトＣＨ２３を通じてデータ線Ｌｄと電気的接続している。保持トランジスタＴｒ２２のドレインである保持ドレイン電極層Ｔｒ２２ｄは、保持容量Ｃｓの容量上部電極層Ｅｃｂに電気的接続している。保持トランジスタＴｒ２２のゲートである保持ゲート電極層Ｔｒ２２ｇは、保持ゲート配線層Ｌｍｋを通じて、選択線Ｌｓに電気的接続している。保持ゲート配線層Ｌｍｋは、行方向に沿って延び、平面視において選択線Ｌｓと重なっている。保持ゲート配線層Ｌｍｋは、平面視においてと選択線Ｌｓと重なっており、これら保持ゲート配線層Ｌｍｋと選択線Ｌｓとは、これらが重なる部分において、コンタクトＣＨ２４ａ、第１選択コンタクトＣＨ２４ｂ、および、第２選択コンタクトＣＨ２４ｃによって電気的接続している。これら保持ゲート配線層Ｌｍｋ、コンタクトＣＨ２４ａ、第１選択コンタクトＣＨ２４ｂ、および、第２選択コンタクトＣＨ２４ｃは、保持ゲート配線層Ｌｍｋと選択線Ｌｓとを電気的に接続するノードＮ２４に対応する。

こうした構成であっても、電源線Ｌａは、２つのコンタクトを通じて、駆動ドレイン電極層Ｔｒ２３ｄに電気的接続する。そのため、２つのコンタクトの間で電源線Ｌａが断線を有する場合であっても、駆動ドレイン電極層Ｔｒ２３ｄにおけるバイパス機能によって、１つの電源線Ｌａの全てに接続する画素ＰＩＸには、電源線Ｌａを通して駆動電流が供給される。

また、選択線Ｌｓは、２つの選択コンタクトを通じて、保持ゲート電極層Ｔｒ２２ｇに電気的接続する。そのため、２つの選択コンタクトの間で選択線Ｌｓが断線を有する場合であっても、保持ゲート配線層Ｌｍｋにおけるバイパス機能によって、１つの選択線Ｌｓの全てに接続する画素ＰＩＸには、選択線Ｌｓを通して選択信号が供給される。

こうした構成であっても、薄膜トランジスタの有する１つの電極層と１つの配線層とが２つのコンタクトを通して並列に接続されるため、上記（１）から（８）に準じた効果は得られる。

・画素ＰＩＸの備える画素回路は、上述した２Ｔｒ１Ｃ型、および、３Ｔｒ１Ｃ型に限らず、３つの薄膜トランジスタ間の接続の形態は、他の接続の形態であってもよく、１つの画素回路が、４つ以上の薄膜トランジスタを有する構成であってもよい。要するに、薄膜トランジスタの有する３の電極層の中の１つの電極層が、特定の配線層に対して、その特定の配線層の延びる方向に沿って延びる形状を有して、複数のコンタクトによって電極層と配線層とが電気的接続し、この際に、複数のコンタクトが並列接続する構成であればよい。

［画素の断面構造］
・ドレインメタル層ＳＤ、選択ソース電極層Ｔｒ１１ｓ、選択ドレイン電極層Ｔｒ１１ｄ、および、駆動ドレイン電極層Ｔｒ１２ｄの少なくとも１つにおいて、それの上層から透明導電層１４ｄが割愛されてもよい。

・選択線Ｌｓの下層から透明導電層１４ｄが割愛されてもよいし、電源線Ｌａの下層から透明導電層１４ｄが割愛されてもよい。
［ＥＬ表示装置］
・ＥＬ層１５は、例えば、正孔輸送と電子輸送とを兼ねる発光層のみから構成されてもよいし、正孔輸送性発光層と電子輸送層とからなる積層構造であってもよいし、これらの層の間に電荷輸送層が挟まれた積層構造であってもよい。

・ＥＬ素子ＯＥＬにおいては、画素電極層１４がアノード電極層であり、対向電極層１６がソード電極層である構成に限らず、画素電極層１４がカソード電極層であり、対向電極層１６がアノード電極層である構成であってもよい。この際に、ＥＬ層１５において画素電極層１４に接続する担体輸送層は、電子輸送層であればよい。

・画素回路ＤＣによって発光が制御される発光素子は、ＥＬ素子ＯＥＬに限らず、駆動型の発光素子であれば、例えば、発光ダイオードなどの他の発光素子であってもよい。
・ＥＬ表示装置は、例えば、デジタルカメラ、モバイル型のパーソナルコンピュータ、携帯機器などの各種の電子機器に用いることができる。

［薄膜トランジスタアレイ基板］
・薄膜トランジスタアレイ基板において薄膜トランジスタの並ぶ方向は、２次元方向に限らず、１次元方向であってもよい。例えば、薄膜トランジスタアレイ基板は、複数の画素ＰＩＸが１次元方向に沿って並ぶ発光素子アレイ基板として感光体ドラムに搭載されて、発光素子アレイ基板から出射した光を感光ドラムに照射して露光する露光装置に適用することも可能である。

・薄膜トランジスタアレイ基板は、１つの配線層に複数の薄膜トランジスタが並列接続する薄膜トランジスタアレイ基板でアレイ基板であればよい。薄膜トランジスタアレイ基板は、例えば、液晶表示装置において画素回路として機能する複数の薄膜トランジスタが並ぶアレイ基板や、２次元センサにおいてセンサ素子として機能する複数の薄膜トランジスタが並ぶアレイ基板であってもよい。また、薄膜トランジスタアレイ基板は、シフトレジスタ回路において同期信号が入力される複数の薄膜トランジスタが並ぶアレイ基板、ラッチ回路において同期信号が入力される複数の薄膜トランジスタが並ぶアレイ基板であってもよい。

ＢＬ…チャンネル保護層、Ｃｓ…保持容量、ＤＢ…電源ドライバ、ＤＣ…画素回路、Ｄｄ…データドライバ、ＤＳ…選択ドライバ、Ｈ１，Ｈ３，Ｈ４，Ｈ６，Ｈ７，Ｈ８，Ｈ９，Ｈ１０，Ｈ４ａ…コンタクトホール、Ｌａ…電源線、Ｌｃ…カソード線、Ｌｄ…データ線、Ｌｍ…引出電極層、Ｌｓ…選択線、ＳＤ…ドレインメタル層、ＣＨ１，ＣＨ３，ＣＨ４，ＣＨ５，ＣＨ７，ＣＨ８，ＣＨ９…コンタクト、Ｅｃａ…容量下部電極層、Ｅｃｂ…容量上部電極層、Ｅｃｃ…コンタクト電極層、Ｈ４ｂ…第１選択コンタクトホール、Ｈ５ａ…第１駆動コンタクトホール、Ｈ５ｂ…第２駆動コンタクトホール、Ｌｍｄ…ドレイン配線層、Ｌｍｋ…保持ゲート配線層、Ｎ１１，Ｎ１２，Ｎ１３，Ｎ１４，Ｎ１５，Ｎ２１，Ｎ２２，Ｎ２３，Ｎ２４，Ｎ２５…ノード、ＯＥＬ…ＥＬ素子、ＯＨＭ…不純物層、ＰＤ１…下部パッド層、ＰＤ２…上部パッド層、ＰＩＸ…画素、ＰＬａ，ＰＬｄ，ＰＬｓ…端子パッド、Ｒｂｄ…境界領域、Ｒｅｌ…ＥＬ層形成領域、ＲＬａ…電源線形成領域、ＲＬｓ…選択線形成領域、Ｒｐｘ…画素形成領域、ＳＭＣ…半導体層、Ｖｓａ…電源電圧、Ｖｓｃ…基準電圧、ＣＨ４ｂ…第１選択コンタクト、ＣＨ４ｃ…第２選択コンタクト、ＣＨ５ａ…第１駆動コンタクト、ＣＨ５ｂ…第２駆動コンタクト、ＯＨＭ０…不純物膜、ＳＭＣ０…半導体膜、Ｔｒ１１…選択トランジスタ、Ｔｒ１２…駆動トランジスタ、Ｔｒ２１…選択トランジスタ、Ｔｒ２２…保持トランジスタ、Ｔｒ２３…駆動トランジスタ、Ｖｇｎｄ…接地電位、Ｖｓｅｌ…選択電圧、ＣＨ２４ｂ…第１選択コンタクト、ＣＨ２４ｃ…第２選択コンタクト、ＣＨ２５ａ…第１コンタクト、ＣＨ２５ｂ…第２コンタクト、Ｉｄａｔａ…階調電流、Ｔｒ１１ｄ…選択ドレイン電極層、Ｔｒ１１ｇ…選択ゲート電極層、Ｔｒ１１ｓ…選択ソース電極層、Ｔｒ１２ｄ…駆動ドレイン電極層、Ｔｒ１２ｇ…駆動ゲート電極層、Ｔｒ１２ｓ…駆動ソース電極層、Ｔｒ２１ｇ…選択ゲート電極層、Ｔｒ２２ｇ…保持ゲート電極層、Ｔｒ２３ｄ…駆動ドレイン電極層、Ｖｄａｔａ…階調電圧、１０…表示パネル、１１…基板、１１Ｓ，１２Ｄ…延在部、１２…ゲート絶縁層、１３…層間絶縁層、１３ａ…第１絶縁層、１３ｂ…第２絶縁層、１４…画素電極層、１４ｄ…透明導電層、１５…ＥＬ層、１５ａ…正孔注入層、１５ｂ…電子輸送性発光層、１６…対向電極層、１７…隔壁層、１７ｅ…側壁、１８…封止層、２０…表示領域、３０…周辺領域。

Claims (11)

1. 配線層と、
   電極層を有する複数の薄膜トランジスタと、
   前記電極層と前記配線層との間に位置する絶縁層と、
   前記複数の薄膜トランジスタにおいて、前記絶縁層を貫通して前記配線層と前記電極層とに並列接続する複数のコンタクトと、
   備える薄膜トランジスタアレイ基板。
2. 前記電極層は、前記配線層の延びる方向に沿って延びる延在部を備え、
   前記延在部は、前記絶縁層を挟んで前記配線層と相互に対向し、
   前記配線層と前記電極層とに並列接続する複数の前記コンタクトの各々は、前記配線層と前記延在部とに並列接続する
   請求項１に記載の薄膜トランジスタアレイ基板。
3. 前記配線層の延びる方向において、
   前記電極層と前記延在部との中で下層である層の有する幅は、前記電極層と前記延在部との中で上層である層の有する幅よりも大きい
   請求項２に記載の薄膜トランジスタアレイ基板。
4. 前記配線層と前記延在部とに並列接続する複数の前記コンタクトは、前記延在部における延在方向の両端部に位置するコンタクトを含む
   請求項２または３に記載の薄膜トランジスタアレイ基板。
5. 前記薄膜トランジスタは、半導体層を備え、
   前記電極層は、前記半導体層と接続する接続部であって、前記接続部において前記半導体層と接続する部分が１つの方向に沿って延びる前記接続部を備え、
   前記１つの方向と前記延在部の延びる方向とが相互に異なる
   請求項２から４のいずれか１つに記載の薄膜トランジスタアレイ基板。
6. 前記薄膜トランジスタは、
   ゲート電極層と、ソース電極層と、ドレイン電極層とからなる３つの端子電極層を備え、
   前記３つの端子電極層の中の１つの端子電極層が、前記配線層に電気的接続する接続対象であり、
   前記接続対象に接続して前記接続対象とは異なる階層に位置する引出電極層をさらに備え、前記引出電極層が前記電極層である
   請求項１から５のいずれか１つに記載の薄膜トランジスタアレイ基板。
7. 前記３つの端子電極層の中で前記接続対象以外の前記端子電極層が非接続対象であり、
   前記引出電極層は、前記非接続対象と同じ階層に位置し、かつ、前記非接続対象と同じ材料から構成されている
   請求項６に記載の薄膜トランジスタアレイ基板。
8. 前記配線層は、アルミニウム、または、アルミニウムを含む合金材料からなる
   請求項７に記載の薄膜トランジスタアレイ基板。
9. 前記配線層は、前記薄膜トランジスタに電源を供給する電源線である
   請求項１から８のいずれか１つに記載の薄膜トランジスタアレイ基板。
10. 薄膜トランジスタを含む複数の画素回路と、複数の前記画素回路が並列接続する配線層とを有する薄膜トランジスタアレイ基板と、
    複数の画素回路の各々に電気的接続するＥＬ素子と、を備え、
    前記薄膜トランジスタアレイ基板は、請求項１から９のいずれか１つに記載の薄膜トランジスタアレイ基板である
    ＥＬ表示装置。
11. 配線層を形成する工程と、
    電極層を有する複数の薄膜トランジスタを形成する工程と、
    前記電極層と前記配線層との間に位置する絶縁層を形成する工程と、
    前記複数の薄膜トランジスタの各々において、前記絶縁層を貫通して前記配線層と前記電極層とに並列接続する複数のコンタクトを形成する工程と、を含む
    薄膜トランジスタアレイ基板の製造方法。

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