KR102448031B1 - 센서 일체형 표시장치 - Google Patents

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Abstract

본 발명의 실시예들은 센서를 포함하는 표시장치를 개시한다.
본 발명의 일 실시예에 따른 센서 일체형 표시장치는, 화소회로와 상기 화소회로에 전기적으로 연결된 발광소자를 포함하는 화소를 일정 개수 그룹화한 화소군; 및 센싱회로 및 상기 센싱회로에 연결되고 손가락과 가변 커패시터를 형성하는 감지전극을 구비하고, 상기 센싱회로가 상기 화소군의 화소회로들 주변에 배치된 센싱화소;를 포함한다.

Description

센서 일체형 표시장치{Display apparatus including sensor}
본 발명의 실시예들은 센서를 포함하는 표시장치에 관한 것이다.
최근 생체 정보를 측정 또는 감지하는 기술들이 요구되고 있다. 이러한 생체 정보를 측정하기 위한 센서를 표시장치에 구현하기 위한 다양한 연구가 진행되고 있다.
본 발명의 실시예들은 표시기능 및 지문인식 기능을 갖는 표시장치를 제공한다.
본 발명이 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 본 발명의 기재로부터 당해 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 따른 센서 일체형 표시장치는, 화소회로와 상기 화소회로에 전기적으로 연결된 발광소자를 포함하는 화소를 일정 개수 그룹화한 화소군; 및 센싱회로 및 상기 센싱회로에 연결되고 손가락과 가변 커패시터를 형성하는 감지전극을 구비하고, 상기 센싱회로가 상기 화소군의 화소회로들 주변에 배치된 센싱화소;를 포함한다.
일 실시예에서, 상기 발광소자는 상기 화소회로에 연결된 제1 전극, 상기 제1 전극에 대향하는 제2 전극, 및 상기 제1 전극과 제2 전극 사이의 발광층을 포함하고, 상기 감지전극은 상기 발광소자의 제1 전극과 동일층에 배치될 수 있다.
상기 발광소자의 제2 전극은 상기 감지전극에 대응하는 영역에 적어도 하나의 개구를 가질 수 있다.
상기 감지전극은 상기 화소군의 발광소자들의 제1 전극들 주변을 따라 연장될 수 있다.
다른 실시예에서, 상기 발광소자는 상기 화소회로에 연결된 제1 전극, 상기 제1 전극에 대향하는 제2 전극, 및 상기 제1 전극과 제2 전극 사이의 발광층을 포함하고, 상기 감지전극은 상기 발광소자의 제2 전극 상부에 배치될 수 있다.
상기 발광소자의 제2 전극은 상기 감지전극에 대응하는 영역에 적어도 하나의 개구를 갖고, 상기 감지전극이 상기 개구를 통해 상기 제1 전극과 동일층의 전극층에 컨택할 수 있다.
상기 전극층이 상기 센싱회로와 연결될 수 있다.
상기 표시장치는, 상기 화소군의 화소회로들의 사이에 기생 커패시터를 차단하는 차폐선;을 더 포함할 수 있다.
상기 차폐선은 플로팅 배선일 수 있다.
상기 차폐선은 일정 전압이 인가되는 배선일 수 있다.
상기 화소군의 화소회로들은 적어도 좌우 대칭 구조를 가질 수 있다.
상기 화소는 적어도 두 개의 서브화소를 포함할 수 있다.
본 발명의 일 실시예에 따른 센서 일체형 표시장치는, 기판; 상기 기판 상의 복수의 화소회로들; 상기 기판 상에, 상기 복수의 화소회로들을 둘러싸도록 배치된 센싱회로; 상기 화소회로들 상부에 배치되고, 제1 전극 및 상기 제1 전극에 대향하는 제2 전극을 포함하고, 상기 제1 전극이 상기 화소회로들 중 대응하는 화소회로에 연결된 복수의 발광소자들; 및 상기 센싱회로 상부에 배치되고, 상기 센싱회로와 전기적으로 연결되고 손가락과 가변 커패시터를 형성하는 감지전극;을 포함한다.
일 실시예에서, 상기 감지전극은 상기 제1 전극과 동일층에서 상기 복수의 발광소자들의 제1 전극들 주변을 따라 연장되고, 상기 제2 전극은 상기 감지전극에 대응하는 영역에 적어도 하나의 개구를 가질 수 있다.
다른 실시예에서, 상기 감지전극은, 상기 제2 전극 상부에 상기 복수의 발광소자들의 제1 전극들과 중첩하여 배치되고, 상기 제2 전극이 상기 감지전극에 대응하는 영역에 적어도 하나의 개구를 가질 수 있다.
상기 표시장치는, 상기 제1 전극과 동일층에 배치되고, 상기 센싱회로와 전기적으로 연결되고, 상기 개구를 통해 상기 감지전극과 컨택하는 전극층;을 더 포함할 수 있다.
상기 표시장치는, 상기 화소회로들 간의 기생 커패시터를 차단하는, 상기 화소회로들의 사이에 배치된 차폐선;을 더 포함할 수 있다.
상기 차폐선은 플로팅 배선일 수 있다.
상기 차폐선은 일정 전압이 인가되는 배선일 수 있다.
상기 화소회로들은 적어도 좌우 대칭 구조를 가질 수 있다.
본 발명의 실시예들에 따른 표시장치는 지문인식 센서를 일체로 포함하면서 화소 간 기생 커패시터의 편차로 인한 얼룩 불량을 해결할 수 있다.
도 1은 본 발명의 일 실시예에 따른 유기발광표시장치의 부분 평면도이다.
도 2는 본 발명의 일 실시예에 따른 센싱화소의 지문 인식을 설명하는 도면이다.
도 3은 도 1의 절취선(I-I')를 따라 절취한 단면의 일 실시예를 도시한다.
도 4는 도 3에 도시된 서브화소(SPX)의 제1 전극과 센싱화소(FPX)의 감지전극의 배치를 도시한 평면도이다.
도 5는 도 3에 도시된 유기발광표시장치에 봉지기판이 배치된 예를 도시한 단면도이다.
도 6은 도 1의 절취선(I-I')를 따라 절취한 단면의 다른 실시예를 도시한다.
도 7은 도 6에 도시된 서브화소(SPX)의 제1 전극과 센싱화소(FPX)의 감지전극의 배치를 도시한 평면도이다.
도 8은 도 6에 도시된 유기발광표시장치에 봉지기판이 배치된 예를 도시한 단면도이다.
도 9는 본 발명의 일 실시예에 따른 유기발광표시장치의 화소회로 및 센싱회로의 배치를 도시한 평면도이다.
도 10a 내지 도 10d는 본 발명의 일 실시예에 따른 화소회로군(PCG)의 예이다.
도 11은 본 발명의 일 실시예에 따른 화소회로군(PCG)의 배선 배치의 예이다.
도 12는 본 발명의 일 실시예에 따른 서브화소의 화소회로의 회로도의 예이다.
도 13은 본 발명의 일 실시예에 따른 센싱화소의 센싱회로의 회로도의 예이다.
도 14는 본 발명의 일 실시예에 따라 도 12에 도시된 화소회로와 도 13에 도시된 센싱회로의 배치를 도시한 유기발광표시장치의 평면도의 일 예이다.
도 15 내지 도 17은 도 14에 도시된 유기발광표시장치의 일부 단면도이다.
도 18은 본 발명의 일 실시예에 따라 도 12에 도시된 화소회로와 도 13에 도시된 센싱회로의 배치를 도시한 유기발광표시장치의 평면도의 다른 예이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
도 1은 본 발명의 일 실시예에 따른 유기발광표시장치의 부분 평면도이다.
도 1을 참조하면, 유기발광표시장치(1)의 표시 영역에는 복수의 서브화소들이 배치될 수 있다. 예를 들어, 유기발광표시장치(1)는 복수의 제1 서브화소(SPX1)들, 복수의 제2 서브화소(SPX2)들 및 복수의 제3 서브화소(SPX3)들을 포함할 수 있다. 제1 서브화소(SPX1), 제2 서브화소(SPX2) 및 제3 서브화소(SPX3)는 열 및 행 방향으로 소정 패턴에 따라 반복 배치될 수 있다.
제3 서브화소(SPX3)는 이웃한 제1 서브화소(SPX1) 및 제2 서브화소(SPX2) 대비 작은 면적을 가질 수 있다. 제3 서브화소(SPX3)는 녹색의 빛을 발광하는 녹색 서브화소(G)일 수 있다. 제3 서브화소(SPX3)는 상호 이격되어 가상의 제1 직선(IL1) 상에 배열되어 있다. 제3 서브화소(SPX3)는 사각형, 팔각형 등의 다각형, 원형, 타원형 등의 형태를 가질 수 있으며, 다각형은 꼭지점이 라운드진 형태도 포함할 수 있다.
제3 서브화소(SPX3)의 중심점을 정사각형의 중심점으로 하는 가상의 사각형(IS)의 마주보는 한 쌍의 제1 꼭지점(P1)에 제1 서브화소(SPX1)가 위치하고 있으며, 가상의 사각형(IS)의 마주보는 한 쌍의 제2 꼭지점(P2)에 제2 서브화소(SPX2)가 위치하고 있다. 상기 사각형(IS)은 정사각형일 수 있다.
제1 서브화소(SPX1)는 제2 서브화소(SPX2) 및 제3 서브화소(SPX3)와 이격되어 있으며, 가상의 정사각형(IS)의 제1 꼭지점(P1)에 중심점이 위치하고 있다. 제1 서브화소(SPX1)는 이웃하는 제3 서브화소(SPX3) 대비 더 큰 면적을 가질 수 있다. 제1 서브화소(SPX1)는 적색의 빛을 발광하는 적색 서브화소(R)일 수 있다. 제1 서브화소(SPX1)는 사각형, 팔각형 등의 다각형, 원형, 타원형 등의 형태를 가질 수 있으며, 다각형은 꼭지점이 라운드진 형태도 포함할 수 있다.
제2 서브화소(SPX2)는 제1 서브화소(SPX1) 및 제3 서브화소(SPX3)와 이격되어 있으며, 가상의 정사각형(IS)의 제1 꼭지점(P1)과 이웃하는 제2 꼭지점(P2)에 중심점이 위치하고 있다. 제2 서브화소(SPX2)는 이웃하는 제3 서브화소(SPX3) 대비 더 큰 면적을 가질 수 있다. 또한, 제2 서브화소(SPX2)는 제1 서브화소(SPX1)와 상이한 면적, 예를 들어, 제2 서브화소(SPX2)는 제1 서브화소(SPX1) 대비 더 큰 면적을 가질 수도 있다. 다른 실시예에서, 제2 서브화소(SPX2)는 제1 서브화소(SPX1)와 동일한 면적을 가질 수 있다. 제2 서브화소(SPX2)는 청색의 빛을 발광하는 청색 서브화소(B)일 수 있다. 제2 서브화소(SPX2)는 사각형, 팔각형 등의 다각형, 원형, 타원형 등의 형태를 가질 수 있으며, 다각형은 꼭지점이 라운드진 형태도 포함할 수 있다.
복수의 제1 서브화소(SPX1)들 및 복수의 제2 서브화소(SPX2)들 각각은 가상의 제2 직선(IL2) 상에서 상호 교호적으로 배열되며, 이로 인해 제1 꼭지점(P1)에 중심점이 위치하는 복수의 제1 서브화소(SPX1)들 및 제2 꼭지점(P2)에 중심점이 위치하는 복수의 제2 서브화소(SPX2)들 각각은 제3 서브화소(SPX3)를 둘러싸고 있다.
복수의 제1 서브화소(SPX1)들 및 복수의 제2 서브화소(SPX2)들 각각이 제3 서브화소(SPX3)를 둘러싸도록 배열됨으로써, 제1 서브화소(SPX1), 제2 서브화소(SPX2) 및 제3 서브화소(SPX3) 각각의 개구율을 향상시킬 수 있다. 이는 전체적인 유기발광표시장치의 제조 시간 및 제조 비용을 절감하는 동시에 유기발광표시장치가 표시하는 이미지의 품질을 향상시키는 요인으로서 작용된다.
또한, 본 발명의 실시예에 따른 서브화소 배열 구조는 같은 빛을 발광하는 서브화소 사이의 간격은 넓게 배치되어 증착 신뢰도는 향상되며, 상이한 빛을 발광하는 서브화소들, 즉 적색, 녹색, 청색 서브화소 사이의 간격은 좁게 배치되어 개구율은 향상되는 구조일 수 있다.
한편, 본 발명의 일 실시예에 따른 유기발광표시장치(1)의 서브화소 배열 구조에서 제1 서브화소(SPX1), 제2 서브화소(SPX2) 및 제3 서브화소(SPX3) 각각은 적색, 청색 및 녹색 각각의 색을 발광하나, 본 발명의 실시예는 이에 한정되지 않고, 제1 서브화소(SPX1), 제2 서브화소(SPX2) 및 제3 서브화소(SPX3) 각각은 적색, 청색 및 녹색과 다른 색의 빛을 발광할 수 있다. 일례로, 제1 서브화소(SPX1) 및 제2 서브화소(SPX2) 중 하나 이상의 서브화소가 백색을 발광할 수 있다.
서브화소를 2개씩 묶어 단위 화소로 할 수 있다. 제1 화소(PX1)는 제1 서브화소(SPX1) 및 제3 서브화소(SPX3)를 포함하고, 제2 화소(PX2)는 제2 서브화소(SPX2) 및 제3 서브화소(SPX3)를 포함한다. 제1 화소(PX1)와 제2 화소(PX2)는 인접하여 교대로 배치된다.
일 실시예에 따르면, 유기발광표시장치(1)는 센서를 구비할 수 있다. 센서는 표시 영역의 적어도 하나의 화소 주변에 위치하는 복수의 센싱화소(FPX)들을 포함할 수 있다. 센서는 지문 인식을 위한 지문센서일 수 있다. 지문센서는 손가락과 커패시터를 형성하는 감지전극을 포함할 수 있다.
도 2는 본 발명의 일 실시예에 따른 센싱화소의 지문 인식을 설명하는 도면이다. 도 2를 참조하면, 지문(100)은 융선(ridge: 101)과 골(valley: 103)에 따라 높이 차이가 있고, 이에 따라 융선(101)과 감지전극의 커패시턴스(CF_V)와 골(103)과 감지전극의 커패시턴스(CF_R)의 차이가 발생한다. 이러한 커패시턴스의 차이에 의해 지문을 인식할 수 있다.
따라서, 표시장치의 화소와 지문센서의 화소의 적절한 배치 및 지문 감지 성능 향상을 위한 감지전극의 배치가 중요하다.
도 3은 도 1의 절취선(I-I')를 따라 절취한 단면의 일 실시예를 도시한다.
도 3을 참조하면, 유기발광표시장치(1a)는 서브화소(SPX)가 배치되는 제1 영역 및 센싱화소(FPX)가 배치되는 제2 영역을 포함할 수 있다.
기판(10) 상의 제1 영역에는 적어도 하나의 박막 트랜지스터(DTFT)를 포함하는 화소회로 및 화소회로와 연결된 발광소자(EL)를 포함하는 서브화소(SPX)가 배치될 수 있다. 화소회로는 적어도 하나의 커패시터를 더 포함할 수 있다.
박막 트랜지스터(DTFT)는 활성층(21), 게이트 전극(23), 소스전극(25) 및 드레인전극(27)을 포함한다. 소스전극(25) 및 드레인전극(27)은 활성층(21)의 소스 영역 및 드레인 영역과 전기적으로 연결된다.
기판(10)과 박막 트랜지스터(DTFT) 사이에는 버퍼층(11)이 배치된다.
활성층(21)과 게이트 전극(23) 사이에는 제1 절연층(12)이 배치되고, 게이트 전극(23)과 소스 전극(25) 및 드레인 전극(27) 사이에는 제2 절연층(13)이 배치된다.
발광소자(EL)는 제1 전극(31), 제1 전극(31)에 대향된 제2 전극(35) 및 제1 전극(31)과 제2 전극(35)의 사이에 배치되며 유기 발광층을 포함하는 중간층(33)을 포함한다. 제1 전극(31)은 화소회로를 덮는 제3 절연층(14) 상에 배치되고, 소스 전극(25) 또는 드레인 전극(27)(도 2의 실시예에서는 드레인 전극(27))과 전기적으로 연결된다. 제1 전극(31)의 가장자리는 화소 정의막(15)으로 덮여있다.
제1 전극(31)은 각 서브화소마다 서로 독립된 아일랜드 형태로 형성될 수 있다. 제2 전극(35)은 수 내지 수십 nm의 두께를 갖는 박막 형태로 형성될 수 있고, 유기발광표시장치(1a)에 포함된 모든 서브화소들에 걸쳐 전기적으로 연결되도록 구비될 수 있다. 제2 전극(35)은 화소 정의막(15) 상부를 덮으며 기판(10) 전면에 배치될 수 있다.
중간층(33)은 광을 방출하는 유기 발광층을 구비하며, 그 외에 정공 주입층(HIL: hole injection layer), 정공 수송층(HTL: hole transport layer), 전자 수송층(ETL: electron transport layer) 및 전자 주입층(EIL: electron injection layer) 중 적어도 하나가 더 배치될 수 있다. 그러나, 본 실시예는 이에 한정되지 아니하고, 제1 전극(31)과 제2 전극(35)의 사이에는 다양한 기능층이 더 배치될 수 있다.
유기 발광층은 적색광, 녹색광 또는 청색광을 방출할 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 유기 발광층은 백색광을 방출할 수도 있다. 이 경우, 유기 발광층은 적색광을 방출하는 발광 물질, 녹색광을 방출하는 발광 물질 및 청색광을 방출하는 발광 물질이 적층된 구조를 포함하거나, 적색광을 방출하는 발광 물질, 녹색광을 방출하는 발광 물질 및 청색광을 방출하는 발광 물질이 혼합된 구조를 포함할 수 있다.
기판(10) 상의 제2 영역에는 적어도 하나의 감지 박막 트랜지스터(STFT)를 포함하는 센싱회로 및 센싱회로에 연결된 감지전극(51)을 포함하는 센싱화소(FPX)가 배치될 수 있다. 센싱회로는 적어도 하나의 커패시터를 더 포함할 수 있다.
감지 박막 트랜지스터(STFT)는 활성층(41), 게이트 전극(43), 소스전극(45) 및 드레인전극(47)을 포함한다. 소스전극(45) 및 드레인전극(47)은 활성층(41)의 소스 영역 및 드레인 영역과 전기적으로 연결된다.
기판(10)과 감지 박막 트랜지스터(STFT) 사이에는 버퍼층(11)이 배치된다.
활성층(41)과 게이트 전극(43) 사이에는 제1 절연층(12)이 배치되고, 게이트 전극(43)과 소스 전극(45) 및 드레인 전극(47) 사이에는 제2 절연층(13)이 배치된다.
감지전극(51)은 손가락과 가변 커패시터를 형성하여 손가락 표면의 지문이 인식되도록 한다. 감지전극(51)은 제3 절연층(14) 상에 배치되고, 소스전극(45) 또는 드레인전극(47)(도 3의 실시예에서는 드레인전극(47))과 전기적으로 연결된다. 감지전극(51)은 화소 정의막(15)으로 덮여있다. 감지전극(51)은 서브화소(SPX)의 제1 전극(31)과 오버랩하지 않으며 제1 전극(31) 주변에 독립된 아일랜드 형태로 형성될 수 있다.
감지전극(51) 상부에 위치한 제2 전극(35)의 일부는 화소 정의막(15)의 일부를 노출하는 다수의 개구(OP)가 형성된 패턴 영역(A)을 구비할 수 있다. 이에 따라 손가락과 감지전극(51) 간의 가변 커패시터에 대한 제2 전극(35)의 영향을 줄일 수 있어, 지문의 감지 효율을 높일 수 있다.
도 4는 도 3에 도시된 서브화소(SPX)의 제1 전극(31)과 센싱화소(FPX)의 감지전극(51)의 배치를 도시한 평면도이다.
도 4를 참조하면, 제3 절연층(14) 상에 서브화소(SPX)마다 제1 전극(31)이 배치되고, 서브화소(SPX)의 제1 전극(31: 31R, 31B, 31G)에 인접하게 감지전극(51)이 배치될 수 있다.
제1 전극(31)은 도 1에 도시된 서브화소의 사이즈에 대응하는 사이즈를 가질 수 있다. 예를 들어, 제1 서브화소(SPX1)의 제1 전극(31R), 제2 서브화소(SPX2)의 제1 전극(31B), 제3 서브화소(SPX3)의 제1 전극(31G)이 각각 상이한 사이즈를 가질 수 있다.
감지전극(51)은 복수의 서브화소(SPX)들의 제1 전극(31)들의 주변을 따라 연장되며 넓게 분포되어 면적을 확보할 수 있다. 감지전극(51)은 제1 전극(31)들의 형태, 크기, 및 배치에 따라 형태 및 크기가 변형될 수 있다.
유기발광표시장치(1a)의 제2 전극(35) 상부는 봉지 부재에 의해 밀봉될 수 있다.
일 실시예에서 봉지 부재는 봉지박막일 수 있다. 봉지 부재는 실리콘옥사이드 또는 실리콘나이트라이드와 같은 무기물로 이루어진 적어도 하나의 막일 수 있고, 또는 무기막과 에폭시, 폴리이미드와 같은 유기물로 이루어진 막이 교대로 성막된 구조일 수 있다.
다른 실시예에서 봉지 부재는 봉지기판일 수 있다.
도 5는 도 3에 도시된 유기발광표시장치에 봉지기판이 배치된 예를 도시한 단면도이다.
도 5를 참조하면, 유기발광표시장치(1a)의 제2 전극(35) 상부는 제4 절연층(17)이 배치될 수 있다. 제4 절연층(17)은 단일층 또는 복수층의 무기 절연막, 유기 절연막 또는 이들이 교대로 배열되어 형성될 수 있다. 제4 절연층(17)은 캡핑층 및/또는 보호층의 역할을 할 수 있다.
기판(10)에 대향하는 봉지기판(90)의 일 면에는 제1 전극(31)을 제외한 영역에 대응하는 위치에 블랙매트릭스(81)가 배치될 수 있다. 블랙매트릭스(81)는 봉지기판(90)의 면 상에 배치될 수 있다. 다른 실시예에서, 블랙매트릭스(81)는 봉지기판(90)의 홈 내에 배치될 수 있다.
블랙매트릭스(81) 상부에는 봉지기판(90)의 전면을 따라 절연층(83)이 배치될 수 있다. 절연층(83)은 무기물로 이루어진 적어도 하나의 막일 수 있다.
기판(10)과 봉지기판(90)의 사이의 공간(70)에는 흡습제나 충진재 등이 위치할 수 있다.
도 6은 도 1의 절취선(I-I')를 따라 절취한 단면의 다른 실시예를 도시한다.
도 6을 참조하면, 유기발광표시장치(1b)는 서브화소(SPX)가 배치되는 제1 영역 및 센싱화소(FPX)가 배치되는 제2 영역을 포함할 수 있다. 도 6의 유기발광표시장치(1b)는 도 3에 도시된 유기발광표시장치(1a)와 감지전극의 배치가 상이하고, 나머지 구성요소는 동일하다. 따라서, 이하에서는 동일한 구성요소의 상세한 설명은 생략한다.
기판(10) 상의 제1 영역에는 적어도 하나의 박막 트랜지스터(DTFT)를 포함하는 화소회로 및 화소회로와 연결된 발광소자(EL)를 포함하는 서브화소(SPX)가 배치될 수 있다. 화소회로는 적어도 하나의 커패시터를 더 포함할 수 있다.
기판(10) 상의 제2 영역에는 적어도 하나의 박막 트랜지스터(STFT) 및 감지전극(55)을 구비한 센싱회로를 포함하는 센싱화소(FPX)가 배치될 수 있다. 센싱회로는 적어도 하나의 커패시터를 더 포함할 수 있다.
감지 박막 트랜지스터(STFT)는 활성층(41), 게이트 전극(43), 소스전극(45) 및 드레인전극(47)을 포함한다. 소스전극(45) 및 드레인전극(47)은 활성층(41)의 소스 영역 및 드레인 영역과 전기적으로 연결된다.
감지전극(55)은 연결전극(53)을 통해 감지 박막 트랜지스터(STFT)와 전기적으로 연결될 수 있다.
연결전극(53)은 제3 절연층(14) 상에 배치되고, 소스전극(45) 또는 드레인전극(47)(도 6의 실시예에서는 드레인전극(47))과 전기적으로 연결된다. 연결전극(53)은 화소 정의막(15)으로 덮여있다. 연결전극(53)은 서브화소(SPX)의 제1 전극(31)과 오버랩하지 않으며 제1 전극(31) 주변에 독립된 아일랜드 형태로 형성될 수 있다.
연결전극(53)의 상부에 위치한 제2 전극(35)은 화소 정의막(15)의 일부를 노출하는 제1 개구(OP1)가 형성된 패턴 영역(B)을 구비할 수 있다. 도 6의 실시예에서는 패턴 영역(B)에 하나의 제1 개구(OP1)가 형성되어 있으나, 이에 한정되지 않고, 패턴 영역(B)에 복수의 제1 개구(OP1)들이 형성될 수 있다.
서브화소(SPX)의 제2 전극(35) 상부에 제5 절연층(18)이 배치될 수 있다.
제2 전극(35)의 패턴 영역(B)의 제1 개구(OP1)에 대응하는 영역에서, 제5 절연층(18) 및 화소 정의막(15)의 패터닝에 의해 연결전극(53)의 일부를 노출하는 제2 개구(OP2)가 형성될 수 있다.
제5 절연층(18) 상부에 소정 영역을 커버하도록 감지전극(55)이 배치되고, 감지전극(55)은 제2 개구(OP2)의 측면과 제2 개구(OP2)에 의해 노출된 연결전극(53)의 상부를 덮을 수 있다. 이에 따라 감지전극(55)은 연결전극(53)과 컨택하고, 감지 박막 트랜지스터(STFT)와 전기적으로 연결될 수 있다.
도 6에 도시된 실시예는 도 3에 도시된 실시예에 비해 감지전극(55)의 면적이 크고, 손가락과 감지전극(55) 간의 가변 커패시터가 제2 전극(35)의 상부에 형성됨에 따라 제2 전극(35)의 영향이 최소화되어, 지문의 감지 효율을 더 높일 수 있다.
도 7은 도 6에 도시된 서브화소(SPX)의 제1 전극(31)과 센싱화소(FPX)의 감지전극(55)의 배치를 도시한 평면도이다.
도 7을 참조하면, 제3 절연층(14) 상에 서브화소(SPX)마다 제1 전극(31)이 배치되고, 복수의 서브화소(SPX)들의 제1 전극(31: 31R, 31B, 31G)들의 일 측에 연결전극(53)이 배치될 수 있다.
제1 전극(31)은 도 1에 도시된 서브화소의 사이즈에 대응하는 사이즈를 가질 수 있다. 예를 들어, 제1 서브화소(SPX1)의 제1 전극(31R), 제2 서브화소(SPX2)의 제1 전극(31B), 제3 서브화소(SPX3)의 제1 전극(31G)이 각각 상이한 사이즈를 가질 수 있다.
감지전극(55)은 복수의 서브화소(SPX)들의 제1 전극(31)들의 상부에 배치되고, 컨택부(C)에서 연결전극(53)과 컨택할 수 있다. 도 7에서는 설명의 편의를 위해, 연결전극(53) 상부의 화소 정의막(15), 발광소자(EL)의 제2 전극(35) 및 제5 절연층(18)은 생략하였다. 감지전극(55)은 복수의 제1 전극(31)들을 커버하는 면적을 갖고 대략 사각 형상을 가질 수 있다.
유기발광표시장치(1b)의 감지전극(55) 상부는 봉지 부재에 의해 밀봉될 수 있다.
일 실시예에서 봉지 부재는 봉지박막일 수 있다. 봉지 부재는 실리콘옥사이드 또는 실리콘나이트라이드와 같은 무기물로 이루어진 적어도 하나의 막일 수 있고, 또는 무기막과 에폭시, 폴리이미드와 같은 유기물로 이루어진 막이 교대로 성막된 구조일 수 있다.
다른 실시예에서 봉지 부재는 봉지기판일 수 있다.
도 8은 도 6에 도시된 유기발광표시장치에 봉지기판이 배치된 예를 도시한 단면도이다.
도 8을 참조하면, 유기발광표시장치(1b)의 감지전극(55) 상부에 제6 절연층(19)이 배치될 수 있다. 제6 절연층(19)은 단일층 또는 복수층의 무기 절연막, 유기 절연막 또는 이들이 교대로 배열되어 형성될 수 있다. 제6 절연층(19)은 캡핑층 및 보호층의 역할을 할 수 있다.
기판(10)에 대향하는 봉지기판(90)의 일 면에는 제1 전극(31)을 제외한 영역에 대응하는 위치에 블랙매트릭스(81)가 배치될 수 있다. 블랙매트릭스(81)는 봉지기판(90)의 면 상에 배치될 수 있다. 다른 실시예에서, 블랙매트릭스(81)는 봉지기판(90)의 홈 내에 배치될 수 있다.
블랙매트릭스(81) 상부에는 봉지기판(90)의 전면을 따라 절연층(83)이 배치될 수 있다. 절연층(83)은 무기물로 이루어진 적어도 하나의 막일 수 있다.
기판(10)과 봉지기판(90)의 사이의 공간(70)에는 흡습제나 충진재 등이 위치할 수 있다.
도 3 내지 도 8의 단면도는 예시적인 것으로, 화소회로 및 센싱회로의 구조에 따라, 발광소자의 제1 전극과 센싱회로의 감지전극의 배치는 동일하나, 그 외 회로소자의 연결관계 및 배치는 달라질 수 있다.
도 9는 본 발명의 일 실시예에 따른 유기발광표시장치의 화소회로 및 센싱회로의 배치를 도시한 평면도이다.
도 9를 참조하면, 유기발광표시장치(1)의 기판(10) 상에는 일정 개수의 화소(PX)를 그룹화한 화소군의 화소회로들(PCG, 이하, '화소회로군'이라 함) 및 센싱화소(FPX)의 센싱회로(SC)가 열 및 행 방향으로 반복적으로 배치될 수 있다.
화소군은 적어도 하나의 화소(PX)를 포함할 수 있고, 화소회로군(PCG)의 화소회로들은 적어도 좌우 대칭 구조를 가질 수 있다. 일 실시예에서 화소회로군(PCG)의 화소회로들은 상하좌우 대칭 구조를 가질 수 있다.
센싱회로(SC)는 화소회로군(PCG)의 주변을 따라 배치될 수 있다. 센싱회로(SC)를 구성하는 적어도 하나의 박막 트랜지스터 및 커패시터는 화소회로군(PCG)의 주변에 적절히 분산 배치될 수 있다.
화소회로군(PCG)은 N x N 개의 화소(PX)들의 화소회로(PC)들을 포함할 수 있다. 화소회로군(PCG)의 화소회로(PC)들은 화소 간의 기생 커패시터가 최소가 되도록 배치될 수 있다.
예를 들어, N이 짝수인 경우, 상하좌우 4개의 화소회로(PC) 단위로 상하좌우 대칭이 되도록 회로소자들이 배치될 수 있다. N이 홀수인 경우, 좌우 2개의 화소회로(PC) 단위로 좌우 대칭이 되도록 회로소자들이 배치될 수 있다.
본 발명의 실시예는 복수의 화소들을 패킹(packing)함으로써 공간 확보가 용이하고, 확보된 공간에 센서를 배치함으로써 센서의 커패시턴스 제어에 유리하다. 또한 패킹된 화소들의 화소회로들을 좌우 대칭 또는 상하좌우 대칭 배치함으로써 화소 간 기생 커패시터가 유사하여 얼룩불량 개선이 가능하다.
도 10a 내지 도 10d는 본 발명의 일 실시예에 따른 화소회로군(PCG)의 예이다.
도 10a에 도시된 바와 같이, 일 실시예에 따른 화소회로군(PCG)은 1x1 개의 화소(PX)(즉, 1개의 화소 또는 2개의 서브화소)의 화소회로(PC)들을 포함할 수 있다. 화소(PX)는 제1 화소(PX1) 또는 제2 화소(PX2)일 수 있다. 화소회로군(PCG)의 한 쌍의 화소회로(PC)들은 좌우 대칭 구조이다.
도 10b에 도시된 바와 같이, 일 실시예에 따른 화소회로군(PCG)은 2x2 개의 화소(PX)(즉, 4개의 화소 또는 8개의 서브화소)의 화소회로(PC)들을 포함할 수 있다. 4개의 화소(PX)들은 교대로 배치된 2개의 제1 화소(PX1)들 및 2개의 제2 화소(PX2)들을 포함할 수 있다. 제1 화소(PX1)와 제2 화소(PX2) 각각의 한 쌍의 화소회로(PC)들은 좌우 대칭 구조이다. 상하 배치된 제1 화소(PX1)와 제2 화소(PX2)의 화소회로(PC)들은 상하 대칭 구조이다.
도 10c에 도시된 바와 같이, 일 실시예에 따른 화소회로군(PCG)은 3x3 개의 화소(PX)(즉, 9개의 화소 또는 18개의 서브화소)의 화소회로(PC)들을 포함할 수 있다. 9개의 화소(PX)들은 교대로 배치된 5개의 제1 화소(P1X)들 및 4개의 제2 화소(PX2)들을 포함할 수 있다. 제1 화소(PX1)와 제2 화소(PX2) 각각의 한 쌍의 화소회로(PC)들은 좌우 대칭 구조이다.
도 10d에 도시된 바와 같이, 일 실시예에 따른 화소회로군(PCG)은 4x4 개의 화소(PX)(즉, 16개의 화소 또는 32개의 서브화소)의 화소회로(PC)들을 포함할 수 있다. 16개의 화소(PX)들은 교대로 배치된 8개의 제1 화소(PX1)들 및 8개의 제2 화소(PX2)들을 포함할 수 있다. 제1 화소(PX1)와 제2 화소(PX2) 각각의 한 쌍의 화소회로(PC)들은 좌우 대칭 구조이다. 상하 배치된 제1 화소(PX1)와 제2 화소(PX2)의 화소회로(PC)들은 상하 대칭 구조이다.
도 11은 본 발명의 일 실시예에 따른 화소회로군(PCG)의 배선 배치의 예이다.
도 11을 참조하면, 화소회로군(PCG)에는 복수의 화소 배선(PW)들이 분산 배치되고, 화소회로군(PCG) 주변에 센싱회로(SC)의 복수의 센싱 배선(SW)들이 배치될 수 있다. 화소회로군(PCG)의 화소회로(PC)들의 배치 및 화소 배선(PW)들과 센싱 배선(SW)들의 배치에 따라 화소 간의 기생 커패시터가 존재할 수 있다. 이에 따라 필요한 경우 기생 커패시터를 최소화 또는 차폐하기 위한 적어도 하나의 차폐 배선(CSW)을 적절한 위치에 분산 배치할 수 있다.
차폐 배선(CSW)은 플로팅 배선 또는 소정의 전압이 인가되는 배선일 수 있다. 이때 소정의 전압은 화소회로(PC)에 인가되는 전압들 및 센싱회로(SC)에 인가되는 전압들 중 하나의 전압일 수 있다. 차폐 배선(CSW)은 화소회로(PC)의 화소 배선(PW)들 및 센싱회로(SC)의 센싱 배선(SW)들 중 적어도 하나와 동일층에 동일 물질로 형성 및 배치될 수 있다.
도 11의 실시예에서, 화소회로군(PCG)에는 제1 내지 제4 화소 배선들(PW1 내지 PW4)이 상하좌우에 배치되고, 화소회로군(PCG) 주변에 센싱회로(SC)의 제1 내지 제4 센싱 배선들(SW1 내지 SW4)이 배치되고 있다. 그리고, 화소회로군(PCG)의 중앙을 가로지르며 수평 방향과 수직 방향을 따라 각각 제1 차폐 배선(CSW1) 및 제2 차폐 배선(CSW2)이 배치되고 있다.
화소회로(PC)의 구성 및 센싱회로(SC)의 구성에 따라 화소 간의 기생 커패시터를 최소화하도록 화소 배선(PW), 센싱 배선(SW), 차폐 배선(CSW)의 개수 및 배치는 달라질 수 있다.
도 12는 본 발명의 일 실시예에 따른 서브화소의 화소회로의 회로도의 예이다.
도 12를 참조하면, 화소회로(PCa)는 제1 내지 제4 박막 트랜지스터(T1 내지 T4) 및 커패시터(Cst)를 포함한다. 화소회로(PCa)는 발광소자와 연결된다. 발광소자는 유기 발광 다이오드(organic light emitting diode, OLED)일 수 있다.
제1 박막 트랜지스터(T1)의 게이트 전극은 커패시터(Cst)의 제1 전극과 연결된다. 제1 박막 트랜지스터(T1)의 제1 전극은 제4 박막 트랜지스터(T4)를 경유하여 제1 전원전압(ELVDD)을 인가하는 구동 전압선(PL)과 연결된다. 제1 박막 트랜지스터(T1)의 제2 전극은 유기발광 다이오드(OLED)의 제1 전극과 전기적으로 연결된다. 제1 박막 트랜지스터(T1)는 제2 박막 트랜지스터(T2)의 스위칭 동작에 따라 데이터 신호(DATA)를 전달받아 유기발광다이오드(OLED)에 구동 전류를 공급한다.
제2 박막 트랜지스터(T2)의 게이트 전극은 주사신호(Sn)를 인가하는 주사선(SL)과 연결된다. 제2 박막 트랜지스터(T2)의 제1 전극은 데이터신호(DATA)를 인가하는 데이터선(DL)과 연결된다. 제2 박막 트랜지스터(T2)의 제2 전극은 제1 박막 트랜지스터(T1)의 제1 전극과 연결되면서 제4 박막 트랜지스터(T4)를 경유하여 구동 전압선(PL)과 연결된다. 제2 박막 트랜지스터(T2)는 주사선(SL)을 통해 전달받은 주사신호(Sn)에 따라 턴-온되어 데이터선(DL)으로 전달된 데이터 신호(DATA)를 제1 박막 트랜지스터(T1)의 제1 전극으로 전달하는 스위칭 동작을 수행한다.
제3 박막 트랜지스터(T3)의 게이트 전극은 주사선(SL)에 연결된다. 제3 박막 트랜지스터(T3)의 제1 전극은 제1 박막 트랜지스터(T1)의 제2 전극과 연결되면서 유기발광다이오드(OLED)의 제1 전극과 연결된다. 제3 박막 트랜지스터(T3)의 제2 전극은 커패시터(Cst)의 제1 전극 및 제1 박막 트랜지스터(T1)의 게이트 전극과 연결된다. 제3 박막 트랜지스터(T3)는 주사선(SL)을 통해 전달받은 주사신호(Sn)에 따라 턴-온되어 제1 박막 트랜지스터(T1)의 게이트 전극과 제2 전극을 서로 연결하여 제1 박막 트랜지스터(T1)를 다이오드 연결시킨다.
제4 박막 트랜지스터(T4)의 게이트 전극은 발광제어신호(EM)를 인가하는 발광 제어선(EML)과 연결된다. 제4 박막 트랜지스터(T4)의 제1 전극은 구동 전압선(PL)과 연결된다. 제4 박막 트랜지스터(T4)의 제2 전극은 제1 박막 트랜지스터(T1)의 제1 전극 및 제2 박막 트랜지스터(T2)의 제2 전극과 연결된다.
커패시터(Cst)의 제2 전극은 구동 전압선(PL)과 연결된다. 커패시터(Cst)의 제1 전극은 제1 박막 트랜지스터(T1)의 게이트 전극 및 제3 박막 트랜지스터(T3)의 제2 전극에 연결된다.
유기발광다이오드(OLED)의 제1 전극은 제1 박막 트랜지스터(T1)의 제2 전극에 연결되고, 제2 전극은 제2 전원전압(ELVSS)을 공급하는 전원과 연결된다. 유기발광다이오드(OLED)는 제1 박막 트랜지스터(T1)로부터 구동 전류를 전달받아 발광함으로써 영상을 표시한다.
도 13은 본 발명의 일 실시예에 따른 센싱화소의 센싱회로의 회로도의 예이다.
도 13을 참조하면, 센싱회로(SCa)는 제1 내지 제3 감지 박막 트랜지스터(ST1 내지 ST3) 및 기준 커패시터(CR)를 포함할 수 있다. 기준 커패시터(CR)에는 감지 커패시터(CF)를 형성하는 감지전극이 연결될 수 있다.
제1 감지 박막 트랜지스터(ST1)의 게이트 전극은 노드(N)에 연결된다. 제1 감지 박막 트랜지스터(ST1)의 제1 전극은 리드아웃신호(Rx)가 인가되는 리드아웃선(RL)에 연결되고, 제2 전극은 제3 감지 박막 트랜지스터(ST3)의 제2 전극에 연결된다.
제2 감지 박막 트랜지스터(ST2)의 게이트 전극은 제1 감지주사신호(SSn-1)를 인가하는 제1 감지주사선(SSL1)에 연결된다. 제2 감지 박막 트랜지스터(ST2)의 제1 전극은 공통전압(Vcom)을 인가하는 공통전압선(VCL)에 연결되고, 제2 전극은 노드(N)에 연결된다.
제3 감지 박막 트랜지스터(ST3)의 게이트 전극은 제2 감지주사신호(SSn)를 인가하는 제2 감지주사선(SSL2)에 연결된다. 제3 감지 박막 트랜지스터(ST3)의 제1 전극은 공통전압(Vcom)을 인가하는 공통전압선(VCL)에 연결되고, 제2 전극은 제1 감지 박막 트랜지스터(ST1)의 제2 전극에 연결된다.
기준 커패시터(CR)의 제1 전극은 제2 감지주사선(SSL2) 및 제3 감지 박막 트랜지스터(ST3)의 게이트 전극에 연결된다. 기준 커패시터(CR)의 제2 전극은 노드(N)에 연결되어 제1 감지 박막 트랜지스터(ST1)의 게이트 전극에 연결된다.
감지 커패시터(CF)는 감지전극과 손가락의 표면에 의해 형성되는 가변 커패시터이다. 감지 커패시터(CF)의 감지전극은 노드(N)에 연결되어 제1 감지 박막 트랜지스터(ST1)의 게이트 전극, 제2 감지 박막 트랜지스터(ST2)의 제2 전극 및 기준 커패시터(CR)의 제2 전극에 연결된다.
제2 감지 박막 트랜지스터(ST2)가 제1 감지주사신호(SSn-1)에 의해 턴-온되어 인가되는 공통전압(Vcom)에 의해 노드(N)에 연결된 제1 감지 박막 트랜지스터(ST1)의 게이트 전극을 리셋할 수 있다. 그리고, 제3 감지 박막 트랜지스터(ST3)가 제2 감지주사신호(SSn)에 의해 턴-온되어 기준 커패시터(CR)의 제1 전극에 공통전압(Vcom)이 인가된다. 이때, 지문의 융선과 골에서, 감지 커패시터(CF)의 커패시턴스와 기준 커패시터(CR)의 커패시턴스의 커플링에 의해, 노드(N)의 전압, 즉 제1 감지 박막 트랜지스터(ST1)의 게이트 전극의 전압이 변화한다. 이에 따라 제1 감지 박막 트랜지스터(ST1)를 흐르는 전류량의 변화에 의해 지문을 인식할 수 있다.
도 14는 본 발명의 일 실시예에 따라 도 12에 도시된 화소회로와 도 13에 도시된 센싱회로의 배치를 도시한 유기발광표시장치의 평면도의 일 예이다.
도 14를 참조하면, 2x2 화소의 화소회로(PCa)들이 상하좌우 대칭되도록 배열된 화소회로군(PCG) 주변을 센싱회로(SCa)가 둘러싸는 방식으로 배치되고 있다.
화소회로(PCa)의 주사선(SL)과 발광제어선(EML) 및 센싱회로(SCa)의 제1 감지주사선(SSL1)과 제2 감지주사선(SSL2)은 상호 이격되어 행 방향을 따라 연장된다. 화소회로(PCa)의 구동 전압선(PL)과 데이터선(DL) 및 센싱회로(SC)의 공통전압선(VCL)과 리드아웃선(RL)은 상호 이격되어 열 방향을 따라 연장된다.
도 12 및 도 13에 도시된 화소회로(PCa)와 센싱회로(SCa)의 박막 트랜지스터의 제1 전극 및 제2 전극은 각각 활성층(121, 131)에서 불순물이 도핑된 소스 영역 및 드레인 영역에 대응한다.
화소회로(PCa)의 제1 내지 제4 박막 트랜지스터(T1 내지 T4)는 활성층(121)을 따라 형성되어 있다. 활성층(121)은 폴리 실리콘으로 이루어지며, 불순물이 도핑되지 않은 채널 영역과, 채널 영역의 양 옆으로 불순물이 도핑되어 형성된 소스 영역 및 드레인 영역을 포함한다. 여기서, 이러한 불순물은 박막 트랜지스터의 종류에 따라 달라지며, N형 불순물 또는 P형 불순물이 가능하다.
제1 박막 트랜지스터(T1)는 'S' 자형의 굴곡진 활성층(121)을 구비한다. 제1 박막 트랜지스터(T1)와 커패시터(Cst)는 수직 방향으로 중첩하고 있다.
커패시터(Cst)의 제1 전극은 제1 박막 트랜지스터(T1)의 게이트 전극의 역할을 동시에 한다. 커패시터(Cst)의 제1 전극은 인접한 서브화소와 분리되어 사각 형상으로 형성된다. 커패시터(Cst)의 제2 전극은 인접한 화소와 연결되도록 연장 형성된다. 커패시터(Cst)의 제2 전극에는 개구(GH)가 형성되어, 연결 전극이 개구(GH)를 통해 제1 박막 트랜지스터(T1)의 게이트 전극과 제3 박막 트랜지스터(T3)의 제2 전극을 연결한다.
구동 전압선(PL)은 한 쌍의 화소회로(PCa)들의 중앙을 열 방향으로 가로지르고, 행 방향으로 연장된 커패시터(Cst)의 제2 전극과 연결되어, 메쉬 구조를 가질 수 있다. 한 쌍의 화소회로(PCa)들의 데이터선(DL)들은 구동 전압선(PL)을 사이에 두고 서로 마주하도록 배치된다.
센싱회로(SCa)의 제2 감지 박막 트랜지스터(ST2)는 2x2 화소의 화소회로(PCa)들의 좌측 상단에 배치되고, 제1 감지 박막 트랜지스터(ST1)와 제3 감지 박막 트랜지스터(ST3)는 2x2 화소의 화소회로(PCa)들의 하단에 배치된다.
공통전압선(VCL)은 2x2 화소의 화소회로(PCa)들의 좌측에 열 방향으로 배치된다. 공통전압선(VCL)은 데이터선(DL)의 외측에 배치된다. 리드아웃선(RL)은 2x2 화소의 화소회로(PCa)들의 중앙을 가로지르며 열 방향으로 배치된다. 리드아웃선(RL)은 양측 데이터선(DL) 사이에 배치된다. 제1 감지주사선(SSL1)과 제2 감지주사선(SSL2)은 발광제어선(EML)의 외측에 배치된다.
제1 감지 박막 트랜지스터(ST1)와 제3 감지 박막 트랜지스터(ST3) 하단에 행 방향으로 기준 커패시터(CR)의 제1 전극과 제2 전극이 중첩 배치된다.
각 화소회로(PCa)에는 제1 박막 트랜지스터(T1)의 제2 전극을 발광소자의 제1 전극과 연결하기 위한 제1 비아홀(VIA1)이 구비될 수 있다. 센싱회로(SCa)에는 감지 커패시터(CF)의 감지전극을 기준 커패시터(CR)의 제2 전극과 연결하기 위한 제2 비아홀(VIA2)이 구비될 수 있다.
도 15 내지 도 17은 도 14에 도시된 유기발광표시장치의 일부 단면도이다.
도 15는 화소회로(PCa)의 제1 박막 트랜지스터(T1)와 커패시터(Cst) 및 센싱회로(SCa)의 제1 감지 박막 트랜지스터(ST1)와 기준 커패시터(CR)의 단면도이다. 이하에서는 도 14를 함께 참조하여 설명한다.
기판(10) 상에 버퍼층(11)이 배치된다.
버퍼층(11) 상에 제1 내지 제4 박막 트랜지스터(T1 내지 T4)의 활성층(121)과 제1 내지 제3 감지 박막 트랜지스터(ST1 내지 ST3)의 활성층(131)이 형성된다. 도 15에는 제1 박막 트랜지스터(T1)의 활성층(121)과 제1 감지 박막 트랜지스터(ST1)의 활성층(131)이 도시되어 있다.
제1 내지 제4 박막 트랜지스터(T1 내지 T4)의 활성층(121)은 연결되어 있다. 제1 및 제3 감지 박막 트랜지스터(ST1 및 ST3)의 활성층(131)은 연결되어 있고, 제2 감지 박막 트랜지스터(ST2)의 활성층(131)은 분리되어 있다.
활성층(121, 131) 상에 제1 절연층(12)이 배치된다.
제1 절연층(12) 상에 제1 내지 제4 박막 트랜지스터(T1 내지 T4)의 게이트 전극, 제1 내지 제3 감지 박막 트랜지스터(ST1 내지 ST3)의 게이트 전극, 및 기준 커패시터(CR)의 제1 전극(141)이 형성된다. 도 15에는 제1 박막 트랜지스터(T1)의 게이트 전극(123), 제1 감지 박막 트랜지스터(ST1)의 게이트 전극(133), 및 기준 커패시터(CR)의 제1 전극(141)이 도시되어 있다. 제1 박막 트랜지스터(T1)의 게이트 전극(123)은 커패시터(Cst)의 제1 전극으로서의 역할을 함께한다.
게이트 전극(123, 133)과 동일층에 발광제어선(EML), 주사선(SL), 제1 및 제2 감지주사선(SSL1, SSL2)이 형성될 수 있다.
게이트 전극(123, 133)과 제1 전극(141) 상에 제2-1 절연층(13a)이 배치된다. 제2-1 절연층(13a) 상에 커패시터(Cst)의 제2 전극(125)과 기준 커패시터(CR)의 제2 전극(143)이 형성된다. 제2 전극(125, 143) 상에 제2-2 절연층(13b)이 배치된다. 제2-2 절연층(13b) 상에 제1 감지 박막 트랜지스터(ST1)의 게이트 전극(133)과 기준 커패시터(CR)의 제2 전극(143)을 연결하는 연결전극(151)이 형성된다.
연결전극(151)은 제2-1 절연층(13a) 및 제2-2 절연층(13b)을 패터닝하여 게이트 전극(133)의 일부를 노출하는 홀과 제2-2 절연층(13b)을 패터닝하여 제2 전극(143)의 일부를 노출하는 홀을 통해 게이트 전극(133) 및 제2 전극(143)과 컨택한다.
도 15에 도시되지 않았으나, 도 14를 참조하면, 제2 감지 박막 트랜지스터(ST2)의 제2 전극과 기준 커패시터(CR)의 제2 전극(143)을 연결하는 연결전극이 더 형성된다.
연결전극(151) 상에 제2-3 절연층(13c)이 배치된다. 제2-3 절연층(13c) 상에 구동 전압선(PL), 데이터선(DL), 공통전압선(VCL), 및 리드아웃선(RL)이 형성된다. 그리고, 제2-3 절연층(13c) 상에 제1 박막 트랜지스터(T1)의 활성층(121)을 발광소자의 제1 전극과 연결하기 위한 연결전극(153)과 기준 커패시터(CR)의 제2 전극(143)을 감지 커패시터(CF)의 감지전극과 연결하기 위한 연결전극(155)이 형성된다.
연결전극(153)은 제1 절연층(12), 제2-1 절연층(13a), 제2-2 절연층(13b) 및 제2-3 절연층(13c)을 패터닝하여 활성층(121)의 일부를 노출하는 홀을 통해 활성층(121)과 컨택한다. 연결전극(155)은 제2-2 절연층(13b) 및 제2-3 절연층(13c)을 패터닝하여 제2 전극(143)의 일부를 노출하는 홀을 통해 제2 전극(143)과 컨택한다.
도 15에 도시되지 않았으나, 도 14를 참조하면, 제1 박막 트랜지스터(T1)의 게이트 전극과 제3 박막 트랜지스터(T3)의 제2 전극을 연결하는 연결전극이 더 형성된다. 그리고, 구동전압선(PL)은 제2-2 절연층(13b) 및 제2-3 절연층(13c)을 패터닝하여 제2 전극(125)의 일부를 노출하는 홀을 통해 제2 전극(125)과 컨택한다. 데이터선(DL)은 제1 절연층(12), 제2-1 절연층(13a), 제2-2 절연층(13b) 및 제2-3 절연층(13c)을 패터닝하여 제2 박막 트랜지스터(T2)의 활성층(121)의 일부를 노출하는 홀을 통해 제2 박막 트랜지스터(T2)의 활성층(121)과 컨택한다. 공통전압선(VCL)은 제1 절연층(12), 제2-1 절연층(13a), 제2-2 절연층(13b) 및 제2-3 절연층(13c)을 패터닝하여 제2 감지 박막 트랜지스터(ST2)와 제3 감지 박막 트랜지스터(ST3)의 활성층(121)의 일부를 노출하는 홀을 통해 제2 감지 박막 트랜지스터(ST2)와 제3 감지 박막 트랜지스터(ST3)의 활성층(121)과 컨택한다. 리드아웃선(RL)은 제1 절연층(12), 제2-1 절연층(13a), 제2-2 절연층(13b) 및 제2-3 절연층(13c)을 패터닝하여 제1 감지 박막 트랜지스터(ST1)의 활성층(121)의 일부를 노출하는 홀을 통해 제1 감지 박막 트랜지스터(ST1)의 활성층(121)과 컨택한다.
구동 전압선(PL), 데이터선(DL), 공통전압선(VCL) 및 리드아웃선(RL) 상에 제3 절연층(14)이 배치된다. 제3 절연층(14)에는 연결전극(153)의 일부를 노출하는 제1 비아홀(VIA1) 및 연결전극(155)의 일부를 노출하는 제2 비아홀(VIA2)이 형성된다.
이후, 일 실시예에 따라 도 16에 도시된 바와 같이, 제1 비아홀(VIA1)을 통해 연결전극(153)과 컨택하는 발광소자의 제1 전극(31), 및 제2 비아홀(VIA2)을 통해 연결전극(155)과 컨택하는 감지 커패시터(CF)의 감지전극(51)이 형성된다.
발광소자(EL)의 제1 전극(31) 및 감지 커패시터(CF)의 감지전극(51) 상에 화소 정의막(15)이 형성된다. 화소 정의막(15)은 발광소자(EL)의 제1 전극(31)의 일부를 노출하는 개구를 갖고, 감지 커패시터(CF)의 감지전극(51)을 덮는다.
발광소자(EL)의 제1 전극(31) 상에는 중간층(33) 및 제2 전극(35)이 차례로 형성된다. 제2 전극(35)은 감지 커패시터(CF)의 감지전극(51)에 대응하는 패턴 영역(A)에서 패터닝되어 적어도 하나의 개구를 구비할 수 있다.
다른 실시예에 따라 도 17에 도시된 바와 같이, 제1 비아홀(VIA1)을 통해 연결전극(153)과 컨택하는 발광소자의 제1 전극(31), 및 제2 비아홀(VIA2)을 통해 연결전극(155)과 컨택하는 연결 전극(53)이 형성된다.
발광소자(EL)의 제1 전극(31) 상에는 중간층(33) 및 제2 전극(35)이 차례로 형성된다. 제2 전극(35)은 연결 전극(53)에 대응하는 패턴 영역(B)에서 패터닝되어 적어도 하나의 개구를 구비할 수 있다.
발광소자(EL)의 제2 전극(35) 상에 제5 절연층(18)이 배치된다. 제5 절연층(18) 및 화소 정의막(15)은 연결 전극(53)에 대응하는 영역(C)에서 패터닝되어 연결 전극(53)의 일부를 노출하는 개구를 구비한다.
제5 절연층(18) 상에 감지 커패시터(CF)의 감지전극(55)이 형성된다. 감지 커패시터(CF)의 감지전극(55)은 영역(C)에서 연결 전극(53)과 컨택한다. 감지전극(55)은 발광소자(EL)의 제2 전극(35) 상부와 중첩하여 넓은 면적으로 형성된다.
도 18은 본 발명의 일 실시예에 따라 도 12에 도시된 화소회로와 도 13에 도시된 센싱회로의 배치를 도시한 유기발광표시장치의 평면도의 다른 예이다.
도 18을 참조하면, 4x4 화소의 화소회로(PCa)들이 상하좌우 대칭되도록 배열된 화소회로군(PCG) 주변을 센싱회로(SCa)가 둘러싸는 방식으로 배치되고 있다. 도 18에서는 설명의 편의를 위해 배선 중심으로 설명한다.
화소회로(PCa)의 주사선(SL)과 발광제어선(EML) 및 센싱회로(SCa)의 제1 감지주사선(SSL1)과 제2 감지주사선(SSL2)은 상호 이격되어 행 방향을 따라 연장된다. 화소회로(PCa)의 구동 전압선(PL)과 데이터선(DL) 및 센싱회로(SCa)의 공통전압선(VCL)과 리드아웃선(RL)은 상호 이격되어 열 방향을 따라 연장된다.
구동 전압선(PL)은 한 쌍의 화소회로(PCa)들의 중앙을 열 방향으로 가로지르며 배치된다. 한 쌍의 화소회로(PCa)들의 데이터선(DL)들은 구동 전압선(PL)을 사이에 두고 서로 마주하도록 배치된다.
공통전압선(VCL)은 4x4 화소의 화소회로(PCa)들의 좌측에 열 방향으로 배치된다. 공통전압선(VCL)은 데이터선(DL)의 외측에 배치된다. 리드아웃선(RL)은 4x4 화소의 화소회로(PCa)들의 중앙을 가로지르며 열 방향으로 배치된다. 리드아웃선(RL)은 양측 데이터선(DL) 사이에 배치된다.
제1 감지주사선(SSL1)과 제2 감지주사선(SSL2)은 발광제어선(EML)의 외측에 배치된다.
복수의 화소들 간에 발생하는 기생 커패시터를 차단하기 위해 제1 감지주사선(SSL1)과 제2 감지주사선(SSL2) 사이에 제1 차폐선(CL1)을 배치하고, 공통전압선(VCL)과 리드아웃선(RL) 사이에 제2 차폐선(CL2)을 배치한다. 제1 차폐선(CL1)은 4x4 화소의 화소회로(PCa)들의 중앙을 가로지르며 행 방향으로 배치된다. 제2 차폐선(CL2)은 한 쌍의 화소들의 데이터선(DL) 사이에 열 방향으로 배치된다.
제1 차폐선(CL1)은 주사선(SL)과 동일층에 동일 물질로 형성될 수 있다.
제2 차폐선(CL2)은 데이터선(DL)과 동일층에 동일 물질로 형성될 수 있다.
일 실시예에서, 제1 차폐선(CL1)과 제2 차폐선(CL2)은 플로팅 배선일 수 있다. 다른 실시예에서, 제1 차폐선(CL1)과 제2 차폐선(CL2)은 공통전압선(VCL)과 전기적으로 연결되어 공통전압(Vcom)을 인가받을 수 있다.
도 18은 일 예에 불과하고, 화소군을 구성하는 화소들의 개수 및 화소회로(PC)의 구성 및 센싱회로(SC)의 구성에 따라 차폐선(CL)의 개수 및 배치 위치가 달라질 수 있다.
전술된 실시예들에서는 P형 구조의 박막 트랜지스터를 예로 설명하고 있으나, 이에 반드시 한정되지 않으며 N형 구조의 박막 트랜지스터에도 동일하게 적용할 수 있음은 물론이다.
전술된 실시예들은 화소의 형성과 동시에 센서를 형성할 수 있어, 마스크 추가, 비용 추가 및 공정 변경 없이 센서가 내장된 표시장치를 구현할 수 있다.
또한, 전술된 실시예들은 복수의 화소들 당 하나의 센서회로를 배치하고, 복수의 화소들의 회로들을 대칭 배치함으로써 화소 간 기생 커패시터의 편차를 줄일 수 있다.
본 발명의 실시예에 따른 기판 상에 화소와 지문센서가 일체로 배치된 표시장치는 박형이면서 패널 전체를 센서로 활용이 가능하다. 지문센서를 이용함으로써 어플리케이션마다 잠금장치 등을 설정할 수 있고, 결제, 송금 등 보안 강화할 수 있다.
이와 같이 본 발명은 도면에 도시된 일 실시예를 참고로 하여 설명하였으나 이는 예시적인 것에 불과하며 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 실시예의 변형이 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

Claims (20)

  1. 화소회로와 상기 화소회로에 전기적으로 연결된 발광소자를 포함하는 화소를 일정 개수 그룹화한 화소군; 및
    센싱회로 및 상기 센싱회로에 연결되고 손가락과 가변 커패시터를 형성하는 감지전극을 구비하고, 상기 센싱회로가 상기 화소군의 화소회로들 주변에 배치된 센싱화소;를 포함하고,
    상기 발광소자는 상기 화소회로에 연결된 제1 전극, 상기 제1 전극에 대향하는 제2 전극, 및 상기 제1 전극과 제2 전극 사이의 발광층을 포함하고,
    상기 감지전극은 상기 발광소자의 제1 전극과 동일층에 배치된, 센서 일체형 표시장치.
  2. 삭제
  3. 제1항에 있어서,
    상기 발광소자의 제2 전극은 상기 감지전극에 대응하는 영역에 적어도 하나의 개구를 갖는, 센서 일체형 표시장치.
  4. 제1항에 있어서,
    상기 감지전극은 상기 화소군의 발광소자들의 제1 전극들 주변을 따라 연장된, 센서 일체형 표시장치.
  5. 화소회로와 상기 화소회로에 전기적으로 연결된 발광소자를 포함하는 화소를 일정 개수 그룹화한 화소군; 및
    센싱회로 및 상기 센싱회로에 연결되고 손가락과 가변 커패시터를 형성하는 감지전극을 구비하고, 상기 센싱회로가 상기 화소군의 화소회로들 주변에 배치된 센싱화소;를 포함하고,
    상기 발광소자는 상기 화소회로에 연결된 제1 전극, 상기 제1 전극에 중첩하는 제2 전극, 및 상기 제1 전극과 제2 전극 사이의 발광층을 포함하고,
    상기 감지전극은 상기 발광소자의 제2 전극 상부에 배치되고, 상기 제1 전극에 중첩하는, 센서 일체형 표시장치.
  6. 제5항에 있어서,
    상기 발광소자의 제2 전극은 상기 감지전극에 대응하는 영역에 적어도 하나의 개구를 갖고,
    상기 감지전극이 상기 개구를 통해 상기 제1 전극과 동일층의 전극층에 컨택하는, 센서 일체형 표시장치.
  7. 제6항에 있어서,
    상기 전극층이 상기 센싱회로와 연결된, 센서 일체형 표시장치.
  8. 제1항 또는 제5항에 있어서,
    상기 화소군의 화소회로들의 사이에 기생 커패시터를 차단하는 차폐선;을 더 포함하는 센서 일체형 표시장치.
  9. 제8항에 있어서,
    상기 차폐선은 플로팅 배선인, 센서 일체형 표시장치.
  10. 제8항에 있어서,
    상기 차폐선은 일정 전압이 인가되는 배선인, 센서 일체형 표시장치.
  11. 제1항 또는 제5항에 있어서,
    상기 화소군의 화소회로들은 적어도 좌우 대칭 구조를 갖는, 센서 일체형 표시장치.
  12. 제1항 또는 제5항에 있어서,
    상기 화소는 적어도 두 개의 서브화소를 포함하는, 센서 일체형 표시장치.
  13. 삭제
  14. 기판;
    상기 기판 상의 복수의 화소회로들;
    상기 기판 상에, 상기 복수의 화소회로들을 둘러싸도록 배치된 센싱회로;
    상기 화소회로들 상부에 배치되고, 제1 전극 및 상기 제1 전극에 대향하는 제2 전극을 포함하고, 상기 제1 전극이 상기 화소회로들 중 대응하는 화소회로에 연결된 복수의 발광소자들; 및
    상기 센싱회로 상부에 배치되고, 상기 센싱회로와 전기적으로 연결되고 손가락과 가변 커패시터를 형성하는 감지전극;을 포함하고,
    상기 감지전극이 상기 제1 전극과 동일층에서 상기 복수의 발광소자들의 제1 전극들 주변을 따라 연장되고,
    상기 제2 전극이 상기 감지전극에 대응하는 영역에 적어도 하나의 개구를 갖는, 센서 일체형 표시장치.
  15. 기판;
    상기 기판 상의 복수의 화소회로들;
    상기 기판 상에, 상기 복수의 화소회로들을 둘러싸도록 배치된 센싱회로;
    상기 화소회로들 상부에 배치되고, 제1 전극 및 상기 제1 전극에 대향하는 제2 전극을 포함하고, 상기 제1 전극이 상기 화소회로들 중 대응하는 화소회로에 연결된 복수의 발광소자들; 및
    상기 센싱회로 상부에 배치되고, 상기 센싱회로와 전기적으로 연결되고 손가락과 가변 커패시터를 형성하는 감지전극;을 포함하고,
    상기 감지전극이 상기 제2 전극 상부에 상기 복수의 발광소자들의 제1 전극들과 중첩하여 배치되고,
    상기 제2 전극이 상기 감지전극에 대응하는 영역에 적어도 하나의 개구를 갖는, 센서 일체형 표시장치.
  16. 제15항에 있어서,
    상기 제1 전극과 동일층에 배치되고, 상기 센싱회로와 전기적으로 연결되고, 상기 개구를 통해 상기 감지전극과 컨택하는 전극층;을 더 포함하는, 센서 일체형 표시장치.
  17. 제14항 또는 제15항에 있어서,
    상기 화소회로들 간의 기생 커패시터를 차단하는, 상기 화소회로들의 사이에 배치된 차폐선;을 더 포함하는 센서 일체형 표시장치.
  18. 제17항에 있어서,
    상기 차폐선은 플로팅 배선인, 센서 일체형 표시장치.
  19. 제17항에 있어서,
    상기 차폐선은 일정 전압이 인가되는 배선인, 센서 일체형 표시장치.
  20. 제14항 또는 제15항에 있어서,
    상기 화소회로들은 적어도 좌우 대칭 구조를 갖는, 센서 일체형 표시장치.
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