KR20210078014A - 표시 장치 - Google Patents

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윤재경
배효대
이삼종
유호진
홍상표
김수진
한전필
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엘지디스플레이 주식회사
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Abstract

실시 예들은 열 방향으로 인접한 둘 이상의 화소들로 구성된 화소 그룹들이 배치되는 기판, 상기 화소들을 구동하는 구동 트랜지스터들이 배치되는 회로 소자층, 상기 회로 소자층 상에 배치되고 비아홀들을 통해 상기 구동 트랜지스터들에 각각 전기적으로 연결되는 전극들, 상기 화소 그룹들 각각을 둘러싸고, 상기 전극들의 가장자리의 적어도 일부를 커버하도록 배치되는 뱅크 및 상기 뱅크로 둘러싸인 영역들 내에 형성된 발광층들을 포함하되, 상기 화소 그룹들은, 행 방향에 대해 지그재그 형태로 배열되는 표시 장치에 관한 것이다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
정보화 사회가 발전함에 따라 다양한 형태의 표시 장치가 개발되고 있다. 최근에는 액정 표시 장치(Liquid Crystal Display; LCD), 플라즈마 표시 장치(Plasma Display Panel; PDP), 유기 발광 표시 장치(Organic Light Emitting Display; OLED)와 같은 여러 가지 표시 장치가 활용되고 있다.
유기 발광 표시 장치를 구성하는 유기 발광 소자는 자체 발광형으로서, 별도의 광원을 필요로 하지 않으므로 표시 장치의 두께와 무게를 줄일 수 있다. 또한, 유기 발광 표시 장치는 낮은 소비 전력, 높은 휘도 및 높은 반응 속도 등의 고품위 특성을 나타낸다.
최근에는 잉크젯 장비 등을 이용한 용액 공정을 통해 유기 발광 소자의 발광층을 형성하는 기술이 개발되고 있다. 용액 공정은 설정된 영역에 발광층 형성을 위한 용액을 도포한 후 건조하는 방식으로 이루어진다.
실시 예들은 동일한 화소 열에 배치된 화소들을 기설정된 개수만큼 그룹핑하고, 화소 그룹들에 대하여 발광층을 일체로 형성하는 표시 장치를 제공한다.
실시 예들은 행 방향으로 화소 그룹을 지그재그 형태로 배열하는 표시 장치를 제공한다.
실시 예들은, 애노드 전극과 구동 트랜지스터 간 컨택홀이 화소 그룹들의 경계에서 뱅크와 중첩하여 배치되는 표시 장치를 제공한다.
실시 예들은, 상기와 같은 컨택홀 배치를 위해, 열 방향으로 인접한 화소들에 대해 레이아웃이 미러링되는 표시 장치를 제공한다.
일 실시 예에 따른 표시 장치는, 열 방향으로 인접한 둘 이상의 화소들로 구성된 화소 그룹들이 배치되는 기판, 상기 화소들을 구동하는 구동 트랜지스터들이 배치되는 회로 소자층, 상기 회로 소자층 상에 배치되고 비아홀들을 통해 상기 구동 트랜지스터들에 각각 전기적으로 연결되는 전극들, 상기 화소 그룹들 각각을 둘러싸고, 상기 전극들의 가장자리의 적어도 일부를 커버하도록 배치되는 뱅크 및 상기 뱅크로 둘러싸인 영역들 내에 형성되는 발광층들을 포함하되, 상기 화소 그룹들은, 행 방향에 대해 지그재그 형태로 배열될 수 있다.
상기 뱅크는, 상기 화소들 각각을 둘러싸는 제1 뱅크 및 상기 제1 뱅크 상에서 상기 화소 그룹들 각각을 둘러싸는 제2 뱅크를 포함할 수 있다.
상기 뱅크는, 상기 화소 그룹들 각각을 둘러싸는 제1 뱅크 및 상기 제1 뱅크 상에 배치되는 제2 뱅크를 포함할 수 있다.
상기 뱅크는, 상기 화소 그룹들 내에서 상기 화소들 사이에 배치되는 제1 뱅크 및 상기 화소 그룹들 각각을 둘러싸는 제2 뱅크를 포함할 수 있다.
상기 비아홀은, 상기 제2 뱅크에 중첩하여 배치될 수 있다.
상기 화소 그룹들 각각은, 제1 화소 및 일측이 상기 제1 화소의 일측과 인접하게 배치된 제2 화소를 포함하되, 상기 제1 화소의 비아홀은 상기 제1 화소의 타측에서 상기 제2 뱅크에 중첩하여 배치되고, 상기 제2 화소의 비아홀은 상기 제2 화소의 타측에서 상기 제2 뱅크에 중첩하여 배치될 수 있다.
상기 제1 화소의 레이아웃과 상기 제2 화소의 레이아웃은 상기 행 방향에 대해 대칭일 수 있다.
상기 회로 소자층은, 상기 기판 상에 형성되는 액티브층, 상기 액티브층의 채널 영역에 중첩하여 배치된 상기 구동 트랜지스터들의 게이트 전극들을 포함하는 제1 도전층, 상기 게이트 전극들과 상기 액티브층 사이에 개재되는 게이트 절연층, 상기 제1 도전층을 커버하는 층간 절연층, 상기 층간 절연층 상에 배치되는 상기 구동 트랜지스터들의 소스 전극들 및 드레인 전극들을 포함하는 제2 도전층, 상기 제2 도전층을 커버하는 오버코트층 및 상기 오버코트층 상에 배치되는 상기 전극들을 포함하되, 상기 전극들은, 상기 오버코트층을 관통하는 상기 비아홀들을 통해 상기 드레인 전극들과 각각 연결될 수 있다.
상기 비아홀들 중 일부는 상기 화소 그룹들 각각을 둘러싸는 상기 제2 뱅크에 중첩하여 배치되고, 다른 일부는 상기 화소 그룹들 내에서 상기 화소들의 사이에 배치될 수 있다.
상기 화소 그룹들 각각은, 제1 화소 및 일측이 상기 제1 화소의 일측과 인접하게 배치된 제2 화소를 포함하되, 상기 제1 화소의 비아홀은 상기 제1 화소의 상기 일측에서 상기 제1 화소 및 상기 제2 화소의 사이에 배치되고, 상기 제2 화소의 비아홀은 상기 제2 화소의 타측에서 상기 제2 뱅크에 중첩하여 배치될 수 있다.
상기 제1 화소의 레이아웃과 상기 제2 화소의 레이아웃은 동일할 수 있다.
상기 발광층들은, 하나의 화소 그룹을 구성하는 상기 둘 이상의 화소들에 대해 일체로 형성될 수 있다.
상기 화소 그룹들의 중앙 영역에서의 상기 발광층들의 두께는, 상기 뱅크에 인접한 가장자리 영역에서의 두께보다 두껍게 형성될 수 있다.
일 실시 예에 따른 표시 장치는, 열 방향으로 인접한 둘 이상의 화소들로 구성된 화소 그룹들이 배치되는 기판, 상기 화소들을 구동하는 구동 트랜지스터들이 배치되는 회로 소자층, 상기 회로 소자층 상에 배치되고 비아홀들을 통해 상기 구동 트랜지스터들에 각각 전기적으로 연결되는 전극들, 상기 화소 그룹들 각각을 둘러싸고, 상기 전극들의 가장자리의 적어도 일부를 커버하도록 배치되는 뱅크 및 상기 뱅크로 둘러싸인 영역 내에 형성된 발광층들을 포함하되, 상기 비아홀들은, 상기 뱅크에 중첩하여 배치될 수 있다.
상기 뱅크는, 상기 화소들 각각을 둘러싸는 제1 뱅크 및 상기 제1 뱅크 상에서 상기 화소 그룹들 각각을 둘러싸는 제2 뱅크를 포함할 수 있다.
상기 뱅크는, 상기 화소 그룹들 각각을 둘러싸는 제1 뱅크 및 상기 제1 뱅크 상에 배치되는 제2 뱅크를 포함할 수 있다.
상기 뱅크는, 상기 화소 그룹들 내에서 상기 화소들 사이에 배치되는 제1 뱅크 및 상기 화소 그룹들 각각을 둘러싸는 제2 뱅크를 포함할 수 있다.
상기 비아홀은, 상기 제2 뱅크에 중첩하여 배치될 수 있다.
실시 예들에 따른 표시 장치는, 용액 공정을 이용하여 발광층을 형성할 때, 화소 열 내의 화소들 사이에서 화소 불량이 전이되는 것을 방지하고, 표시 패널의 전 영역에 대하여 발광 균일성을 확보할 수 있다.
도 1은 일 실시 예에 따른 표시 장치의 구성을 나타낸 블록도이다.
도 2는 일 실시 예에 따른 화소의 회로도이다.
도 3은 일 실시 예에 따른 표시 패널의 단면도이다.
도 4는 도 1에 도시된 표시 패널의 일 실시 예에 따른 개략적인 평면도이다.
도 5는 도 1에 도시된 표시 패널의 다른 실시 예에 따른 개략적인 평면도이다.
도 6은 도 4의 AA 영역의 일 실시 예에 따른 확대도이다.
도 7은 도 6의 I-I' 선에 따른 단면의 제1 실시 예를 도시한다.
도 8은 도 6의 I-I' 선에 따른 단면의 제2 실시 예를 도시한다.
도 9는 도 6의 I-I' 선에 따른 단면의 제3 실시 예를 도시한다.
도 10은 도 6에 도시된 AA 영역의 보다 상세한 레이아웃을 도시한다.
도 11은 도 4의 AA 영역의 다른 실시 예에 따른 확대도이다.
도 12는 도 11의 II-II' 선에 따른 단면의 제1 실시 예를 도시한다.
도 13은 도 11의 II-II' 선에 따른 단면의 제2 실시 예를 도시한다.
도 14는 도 11의 II-II' 선에 따른 단면의 제3 실시 예를 도시한다.
이하, 도면을 참조하여 실시 예들을 설명한다. 본 명세서에서, 어떤 구성 요소(또는 영역, 층, 부분 등)가 다른 구성 요소 "상에 있다.", "연결된다.", 또는 "결합된다."고 언급되는 경우에 그것은 다른 구성 요소 상에 직접 연결/결합될 수 있거나 또는 그들 사이에 제3의 구성 요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면 부호는 동일한 구성 요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. "및/또는"은 연관된 구성들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되지 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 실시 예들의 권리 범위를 벗어나지 않으면서 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
"아래에", "하측에", "위에", "상측에" 등의 용어는 도면에 도시된 구성들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
"포함하다." 또는 "가지다." 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
도 1은 일 실시 예에 따른 표시 장치의 구성을 나타낸 블록도이다.
도 1을 참조하면, 표시 장치(1)는 타이밍 제어부(10), 게이트 구동부(20), 데이터 구동부(30), 전원 공급부(40) 및 표시 패널(50)을 포함한다.
타이밍 제어부(10)는 외부로부터 영상 신호(RGB) 및 제어 신호(CS)를 수신할 수 있다. 영상 신호(RGB)는 복수의 계조 데이터를 포함할 수 있다. 제어 신호(CS)는 예를 들어, 수평 동기 신호, 수직 동기 신호 및 메인 클럭 신호를 포함할 수 있다.
타이밍 제어부(10)는 영상 신호(RGB) 및 제어 신호(CS)를 표시 패널(50)의 동작 조건에 적합하도록 처리하여, 영상 데이터(DATA), 게이트 구동 제어 신호(CONT1), 데이터 구동 제어 신호(CONT2) 및 전원 공급 제어 신호(CONT3)를 생성 및 출력할 수 있다.
게이트 구동부(20)는 복수의 제1 게이트 라인들(GL11~GL1n)을 통해 표시 패널(50)의 화소(PX)들과 연결될 수 있다. 게이트 구동부(20)는 타이밍 제어부(10)로부터 출력되는 게이트 구동 제어 신호(CONT1)에 기초하여, 게이트 신호들을 생성할 수 있다. 게이트 구동부(20)는 생성된 게이트 신호들을 복수의 제1 게이트 라인들(GL11~GL1n)을 통해 화소(PX)들에 제공할 수 있다.
다양한 실시 예에서, 게이트 구동부(20)는 복수의 제2 게이트 라인들(GL21~GL2n)을 통해 표시 패널(50)의 화소(PX)들과 더 연결될 수 있다. 게이트 구동부(20)는 복수의 제2 게이트 라인들(GL21~GL2n)을 통해 센싱 신호를 화소(PX)들에 제공할 수 있다. 센싱 신호는 화소(PX)들 내부에 마련되는 구동 트랜지스터 및/또는 발광 소자의 특정을 측정하기 위해 공급될 수 있다.
데이터 구동부(30)는 복수의 데이터 라인들(DL1~DLm)을 통해 표시 패널(50)의 화소(PX)들과 연결될 수 있다. 데이터 구동부(30)는 타이밍 제어부(10)로부터 출력되는 영상 데이터(DATA) 및 데이터 구동 제어 신호(CONT2)에 기초하여, 데이터 신호들을 생성할 수 있다. 데이터 구동부(30)는 생성된 데이터 신호들을 복수의 데이터 라인들(DL1~DLm)을 통해 화소(PX)들에 제공할 수 있다.
다양한 실시 예에서, 데이터 구동부(30)는 복수의 센싱 라인들(또는, 레퍼런스 라인들)(SL1~SLm)을 통해 표시 패널(50)의 화소(PX)들과 더 연결될 수 있다. 데이터 구동부(30)는 복수의 센싱 라인들(SL1~SLm)을 통해 기준 전압(또는, 센싱 전압, 초기화 전압)을 화소(PX)들에 제공하거나, 화소(PX)들로부터 피드백되는 전기적 신호에 기초하여 화소(PX)들의 상태를 센싱할 수 있다.
전원 공급부(40)는 복수의 전원 라인들(PL1, PL2)을 통해 표시 패널(50)의 화소(PX)들과 연결될 수 있다. 전원 공급부(40)는 전원 공급 제어 신호(CONT3)에 기초하여 표시 패널(50)에 제공될 구동 전압을 생성할 수 있다. 구동 전압은 예를 들어 고전위 구동 전압(ELVDD) 및 저전위 구동 전압(ELVSS)을 포함할 수 있다. 전원 공급부(40)는 생성된 구동 전압들(ELVDD, ELVSS)을 대응되는 전원 라인(PL1, PL2)을 통해 화소(PX)들에 제공할 수 있다.
표시 패널(50)에는 복수의 화소(PX)(또는, 서브 화소로 명명됨)들이 배치된다. 화소(PX)들은 예를 들어, 표시 패널(50) 상에 매트릭스 형태로 배열될 수 있다.
각각의 화소(PX)는 대응되는 게이트 라인 및 데이터 라인에 전기적으로 연결될 수 있다. 이러한 화소(PX)들은 제1 게이트 라인들(GL11~GL1n) 및 데이터 라인들(DL1~DLm)을 통해 공급되는 게이트 신호 및 데이터 신호에 대응하는 휘도로 발광할 수 있다.
각각의 화소(PX)는 제1 내지 제3 색 중 어느 하나의 색을 표시할 수 있다. 일 실시 예에서, 각각의 화소(PX)는 레드, 그린 및 블루 중 어느 하나의 색을 표시할 수 있다. 다른 실시 예에서, 각각의 화소(PX)는 시안, 마젠타 및 옐로우 중 어느 하나의 색을 표시할 수 있다. 다양한 실시 예에서, 화소(PX)들은 4개 이상의 색들 중 어느 하나를 표시하도록 구성될 수 있다. 예를 들어, 각각의 화소(PX)는 레드, 그린, 블루 및 화이트 중 어느 하나의 색을 표시할 수도 있다.
타이밍 제어부(10), 게이트 구동부(20), 데이터 구동부(30) 및 전원 공급부(40)는 각각 별개의 집적 회로(Integrated Circuit; IC)로 구성되거나 적어도 일부가 통합된 집적 회로로 구성될 수 있다. 예를 들어, 데이터 구동부(30) 및 전원 공급부(40) 중 적어도 하나가 타이밍 제어부(10)와 통합된 집적 회로로 구성될 수 있다.
또한, 도 1에서는 게이트 구동부(20)와 데이터 구동부(30)가 표시 패널(50)과 별개의 구성 요소로써 도시되지만, 게이트 구동부(20) 및 데이터 구동부(30) 중 적어도 하나는 표시 패널(50)과 일체로 형성되는 인 패널(In Panel) 방식으로 구성될 수 있다. 예를 들어, 게이트 구동부(20)는 게이트 인 패널(Gate In Panel; GIP) 방식에 따라 표시 패널(50)과 일체로 형성될 수 있다.
도 2는 도 1에 도시된 화소의 일 실시 예를 나타낸 회로도이다. 도 2는 i번째 제1 게이트 라인(GL1i)과 j번째 데이터 라인(DLj)에 연결되는 화소(PXij)를 예로써 도시한다.
도 2를 참조하면, 화소(PX)는 스위칭 트랜지스터(ST), 구동 트랜지스터(DT), 센싱 트랜지스터(SST), 스토리지 커패시터(Cst) 및 발광 소자(LD)를 포함한다.
스위칭 트랜지스터(ST)의 제1 전극(예를 들어, 소스 전극)은 j번째 데이터 라인(DLj)과 전기적으로 연결되고, 제2 전극(예를 들어, 드레인 전극)은 제1 노드(N1)와 전기적으로 연결된다. 스위칭 트랜지스터(ST)의 게이트 전극은 i번째 제1 게이트 라인(GL1i)과 전기적으로 연결된다. 스위칭 트랜지스터(ST)는 i번째 제1 게이트 라인(GL1i)으로 게이트 온 레벨의 게이트 신호가 인가될 때 턴 온되어, j번째 데이터 라인(DLj)으로 인가되는 데이터 신호를 제1 노드(N1)로 전달한다.
스토리지 커패시터(Cst)의 제1 전극은 제1 노드(N1)와 전기적으로 연결되고, 제2 전극은 발광 소자(LD)의 제1 전극에 연결된다. 스토리지 커패시터(Cst)는 제1 노드(N1)에 인가되는 전압과 발광 소자(LD)의 제1 전극에 인가되는 전압의 차이에 대응하는 전압을 충전할 수 있다.
구동 트랜지스터(DT)의 제1 전극(예를 들어, 소스 전극)은 고전위 구동 전압(ELVDD)을 제공받도록 구성되고, 제2 전극(예를 들어, 드레인 전극)은 발광 소자(LD)의 제1 전극(예를 들어, 제1 전극)에 전기적으로 연결된다. 구동 트랜지스터(DT)의 게이트 전극은 제1 노드(N1)에 전기적으로 연결된다. 구동 트랜지스터(DT)는 제1 노드(N1)를 통해 게이트 온 레벨의 전압이 인가될 때 턴 온되고, 게이트 전극에 제공되는 전압에 대응하여 발광 소자(LD)를 흐르는 구동 전류의 양을 제어할 수 있다.
센싱 트랜지스터(SST)의 제1 전극(예를 들어, 소스 전극)은 j번째 센싱 라인(SLj)과 전기적으로 연결되고, 제2 전극(예를 들어, 드레인 전극)은 발광 소자(LD)의 제1 전극(예를 들어, 제1 전극)에 전기적으로 연결된다. 센싱 트랜지스터(SST)의 게이트 전극은 i번째 제2 게이트 라인(GL2i)에 전기적으로 연결된다. 센싱 트랜지스터(SST)는 i번째 제2 게이트 라인(GL2i)으로 게이트 온 레벨의 센싱 신호가 인가될 때 턴 온되어, j번째 센싱 라인(SLj)으로 인가되는 기준 전압을 발광 소자(LD)의 제1 전극으로 전달한다.
발광 소자(LD)는 구동 전류에 대응하는 광을 출력한다. 발광 소자(LD)는 레드, 그린, 블루 및 화이트 중 어느 하나의 색에 대응하는 광을 출력할 수 있다. 발광 소자(LD)는 유기 발광 다이오드(Organic Light Emitting Diode; OLED), 또는 마이크로 내지 나노 스케일 범위의 크기를 가지는 초소형 무기 발광 다이오드일 수 있으나, 본 실시 예가 이에 한정되지 않는다. 이하에서는, 발광 소자(LD)가 유기 발광 다이오드로 구성되는 실시 예를 참조하여 본 실시 예의 기술적 사상을 설명한다.
본 실시 예에서 화소(PXij)들의 구조가 도 2에 도시된 것으로 한정되지 않는다. 실시 예에 따라, 화소(PXij)들은 구동 트랜지스터(DT)의 문턱 전압을 보상하거나, 구동 트랜지스터(DT)의 게이트 전극의 전압 및/또는 발광 소자(LD)의 제1 전극의 전압을 초기화하기 위한 적어도 하나의 소자를 더 포함할 수 있다.
도 2에서는 스위칭 트랜지스터(ST), 구동 트랜지스터(DT) 및 센싱 트랜지스터(SST)가 NMOS 트랜지스터인 예가 도시되지만, 본 발명은 이로써 한정되지 않는다. 예를 들어, 각각의 화소(PX)를 구성하는 트랜지스터들 중 적어도 일부 또는 전부는 PMOS 트랜지스터로 구성될 수 있다. 다양한 실시 예에서, 스위칭 트랜지스터(ST), 구동 트랜지스터(DT) 및 센싱 트랜지스터(SST) 각각은 저온 폴리 실리콘(Low Temperature Poly Silicon; LTPS) 박막 트랜지스터, 산화물 박막 트랜지스터 또는 저온 폴리 옥사이드(Low Temperature Polycrystalline Oxide; LTPO) 박막 트랜지스터로 구현될 수 있다.
도 3은 일 실시 예에 따른 표시 패널의 단면도이다. 특히, 도 3은 표시 패널(50) 내에서 화소(PX)가 배치된 영역의 구체적인 적층 구조를 도시한다.
도 3을 참조하면, 일 실시 예에 따른 표시 패널(50)은 기판(100), 회로 소자층 및 발광 소자층을 포함할 수 있다.
기판(100)은 표시 패널(50)의 베이스 기재로서, 투광성 기판일 수 있다. 기판(100)은 유리 또는 강화 유리를 포함하는 경성 기판(rigid substrate) 또는 플라스틱 재질의 가요성 기판(flexible substrate)일 수 있다.
일 실시 예에서, 기판(100) 상에 광 차단층(110)이 형성될 수 있다. 광 차단층(110)은 트랜지스터(T)의 액티브층(210), 특히 액티브층(210)에 형성되는 채널 영역과 평면 상에서 중첩되도록 배치되어, 외부광으로부터 소자를 보호할 수 있다.
광 차단층(110)은 버퍼층(230)에 의해 커버될 수 있다. 버퍼층(230)은 기판(100)으로부터 이온이나 불순물이 확산되는 것을 방지하고, 수분 침투를 차단할 수 있다.
회로 소자층은 화소(PXij)를 구성하는 회로 소자들(예를 들어, 스위칭 트랜지스터(ST), 구동 트랜지스터(DT) 및 스토리지 커패시터(Cst) 등) 및 신호 라인들을 포함할 수 있다. 회로 소자층은 버퍼층 (230)상에 형성될 수 있다.
먼저, 기판(100) 상에 액티브층(210)이 형성될 수 있다. 액티브층(210)은 실리콘계 반도체 물질 또는 산화물계 반도체 물질로 형성될 수 있다.
액티브층(210) 상에는 게이트 절연층(220)이 형성되고, 게이트 절연층(220) 상에는 게이트 전극(211), 소스 전극(212) 및 드레인 전극(213)이 형성될 수 있다. 소스 전극(212) 및 드레인 전극(213)은 게이트 절연층(220)을 관통하는 컨택홀을 통해 액티브층(210)과 연결될 수 있다.
소스 전극(212), 드레인 전극(213), 게이트 전극(211) 및 이들에 대응되는 액티브층(210)은 트랜지스터(T)를 구성할 수 있다. 트랜지스터(T)는 예를 들어, 구동 트랜지스터(DT) 또는 스위칭 트랜지스터(ST)일 수 있다. 도 3에서는, 드레인 전극(213)이 발광 소자(LD)의 제1 전극(410)에 연결되는 구동 트랜지스터(DT)가 예로써 도시되었다.
소스 전극(212) 및 드레인 전극(213) 상에는 패시베이션층(240)이 형성될 수 있다. 패시베이션층(240)은 하부 소자들을 보호하기 위한 절연층으로, 무기물 또는 유기물로 형성될 수 있다.
회로 소자층에는 도시되지 않은 각종 신호 라인들 및 커패시터와 같은 회로 소자들이 더 형성될 수 있다. 신호 라인들은, 예를 들어, 도 1 및 도 2를 참조하여 설명된 게이트 라인들(GL1, GL2) 및 데이터 라인(DL) 등을 포함할 수 있다.
패시베이션층(240) 상에는 오버코트층(250)이 형성될 수 있다. 오버코트층(250)은 하부 구조의 단차를 완화시키기 위한 평탄화막일 수 있다.
발광 소자층은 오버코트층(250) 상에 형성되며, 발광 소자(LD)들을 포함한다. 발광 소자(LD)는 제1 전극(410), 발광층(420) 및 제2 전극(430)을 포함한다. 제1 전극(410)은 애노드 전극이고 제2 전극(430)은 캐소드 전극일 수 있다.
제1 전극(410)은 오버코트층(250) 상에 형성된다. 제1 전극(410)은 오버코트층(250)과 패시베이션층(240)을 관통하는 비아홀(VIA)을 통해 트랜지스터(T)의 드레인 전극(213)과 연결된다.
오버코트층(250) 상에 뱅크(300)가 더 형성된다. 뱅크(300)는 화소(PX)의 발광 영역(EA)을 정의하는 정의막일 수 있다. 뱅크(300)는 제1 전극(410)의 가장자리 일부를 커버하도록 형성되며, 뱅크(300)에 의해 커버되지 않은 제1 전극(410)의 노출 영역이 화소(PX)의 발광 영역(EA)으로 정의될 수 있다. 발광 영역(EA) 내에서 제1 전극(410), 발광층(420) 및 제2 전극(430)은 직접 접촉되도록 적층된다.
제1 전극(410) 상에는 발광층(420)이 형성된다. 발광층(420)은 뱅크(300)에 의해 커버되지 않고 노출된 제1 전극(410)의 일부 영역 상에 형성된다. 즉, 발광층(420)은 뱅크(300)에 의해 정의된 발광 영역(EA)에 형성될 수 있다.
발광층(420)은 광 생성층을 포함하는 다층 박막 구조를 가질 수 있다. 예를 들어, 발광층(420)은 정공 수송층(Hole Transport Layer; HTL), 유기 발광층, 및 전자 수송층(Electron Transport Layer; ETL)을 포함할 수 있다. 또한, 발광층(420)은 정공 주입층(Hole Injection Layer; HIL), 정공 저지층(Hole Blocking Layer; HBL), 전자 주입층(Electron Injection Layer; EIL) 및 전자 저지층(Electron Blocking Layer; EBL)을 더 포함할 수 있다.
본 실시 예에서, 발광층(420)은 잉크젯 장비 등을 이용한 용액 공정으로 형성될 수 있다. 즉, 발광층(420)은 뱅크(300)로 둘러싸인 영역에 용액을 도포(드롭)하고, 도포된 용액을 건조시킴으로써 형성될 수 있다.
용액 공정에 의해 발광층(420)이 형성될 때, 용액과 뱅크(300) 사이의 장력에 의해 발광층(420)의 중심 영역과 뱅크(300)에 인접한 가장자리 영역 사이에서 두께 차이가 발생할 수 있다(파일 업(pile-up)). 예를 들어, 발광층(420)은 중심부에서 두께가 가장 얇고, 뱅크(300)와 접하는 영역에서 두께가 가장 두꺼운, 오목한 형태로 형성될 수 있다. 그러나 본 실시 예가 이로써 한정되지 않는다. 즉, 다양한 다른 실시 예들에서 발광층(420)의 두께 균일도 향상을 위한 구조들이 배치될 수 있고, 발광층(420)은 발광 영역(EA) 내에서 균일한 두께를 가질 수 있다.
제2 전극(430)은 발광층(420) 및 뱅크(300) 상에 형성된다. 즉, 제2 전극(430)은 발광층(420) 및 뱅크(300)를 커버하도록 형성될 수 있다.
도시되지 않았지만, 제2 전극(430) 상에는 봉지층이 형성될 수 있다. 봉지층은 외부의 수분이 발광층(420)으로 침투하는 것을 방지하는 역할을 한다. 봉지층은 무기 절연물로 이루어질 수도 있고, 무기 절연물과 유기 절연물이 교대로 적층된 구조로 이루어질 수도 있지만, 반드시 그에 한정되는 것은 아니다.
도 4는 도 1에 도시된 표시 패널의 일 실시 예에 따른 개략적인 평면도이다. 도 5는 도 1에 도시된 표시 패널의 다른 실시 예에 따른 개략적인 평면도이다.
먼저, 도 4를 참조하면, 화소(PX)들은 레드 색상을 표시하는 제1 화소(R)들, 그린 색상을 표시하는 제2 화소(G)들, 블루 색상을 표시하는 제3 화소(B)들을 포함할 수 있다. 표시 패널(50) 상에서 하나의 화소 열에는 동일한 색상을 표시하는 화소들이 배치될 수 있다. 예를 들어, 제1 화소 열에는 제1 화소(R)들이 배치되고, 제2 화소 열에는 제2 화소(G)가 배치되며, 제3 화소 열에는 제3 화소(B)들이 배치될 수 있다.
도 4에 도시된 제1 내지 제3 화소(R, G, B)들은 실질적으로 화소(R, G, B)들의 발광 소자(LD)들이 배치된 발광 영역(EA)들을 나타낸다. 화소(R, G, B)들을 구성하는 회로 소자들, 예를 들어 트랜지스터들(DT, ST, SST) 및 스토리지 커패시터(Cst)는 발광 소자(LD)의 하부 및/또는 발광 영역(EA)들의 주변(즉, 비발광 영역들)에 배치될 수 있다. 그러나 본 발명이 이로써 한정되지 않는다.
일 실시 예에서, 표시 패널(50) 상에는 제1 화소(R)들이 배치되는 제1 화소 열, 제2 화소(G)들이 배치되는 제2 화소 열 및 제3 화소(B)들이 배치된 제3 화소 열이, 행 방향(X)으로 교번하여 배치될 수 있다(스트라이프(stripe) 타입). 그러나 본 실시 예는 도시된 것으로 한정되지 않으며, 다른 다양한 실시 예들에서, 제1 화소(R)들이 배치되는 제1 화소 열, 제2 화소(G)들이 배치되는 제2 화소 열, 제3 화소(B)들이 배치되는 제3 화소 열 및 제2 화소(G)들이 배치되는 제4 화소 열이, 행 방향(X)으로 교번하여 배치될 수 있다(펜타일(pentile) 타입).
본 실시 예에서, 하나의 화소 열 내에서 인접한 둘 이상의 화소(PX)들이 화소 그룹(PG)을 형성할 수 있다. 예를 들어, 도 4를 참조하면, 하나의 화소 열 내에 배치된 화소(PX)들은 2개씩 그룹핑되어 화소 그룹(PG)들을 형성할 수 있다. 그러나 본 실시 예는 이로써 한정되지 않으며, 하나의 화소 그룹(PG)이 2개 보다 많은 개수의 화소(PX)들을 포함하도록 구성될 수도 있다.
일 실시 예에서, 도 4에 도시된 것과 같이, 화소 그룹(PG)들은 행 방향(X)에 대해 지그재그 형태로 배열될 수 있다. 예를 들어, 제1 화소 열의 j번째 화소 그룹(PGj)이 i번째 화소 행의 제1 화소(R)와 i+1번째 화소 행의 제1 화소(R)로 구성되는 경우, 제2 화소 열의 j번째 화소 그룹(PG)은 i+1번째 화소 행의 제2 화소(G)와 i+2번째 화소 행의 제2 화소(G)로 구성될 수 있다. 또한, 제3 화소 열의 j번째 화소 그룹(PG)은 i번째 화소 행의 제3 화소(B)와 i+1번째 화소 행의 제3 화소(B)로 구성될 수 있다.
유사하게, 제1 화소 열의 j+1번째 화소 그룹(PG)이 i+2번째 화소 행의 제1 화소(R)와 i+3번째 화소 행의 제1 화소(R)로 구성되는 경우, 제2 화소 열의 j+1번째 화소 그룹(PG)은 i+3번째 화소 행의 제2 화소(G)와 i+4번째 화소 행의 제2 화소(G)로 구성될 수 있다. 또한, 제3 화소 열의 j+1번째 화소 그룹(PG)은 i+2번째 화소 행의 제3 화소(B)와 i+3번째 화소 행의 제3 화소(B)로 구성될 수 있다.
그러나, 본 실시 예의 기술적 사상은 상술한 것으로 한정되지 않는다. 즉, 다른 실시 예들에서, 화소 그룹(PG)들은 도 5에 도시된 것과 같이 행 방향(X)에 대해 일렬로 배치될 수 있다.
화소 그룹(PG)의 주변(둘레)에는 뱅크(300)가 형성된다. 뱅크(300)는 화소 열들 사이에서 열 방향(Y)으로 연장된 형태를 갖는다. 또한, 뱅크(300)는 화소 그룹(PG)들 사이에서 행 방향(X)으로 연장된 형태를 갖는다.
이러한 뱅크(300)는 친수성 및/또는 소수성을 갖는 적어도 두 층의 뱅크들로 형성될 수 있다. 예를 들어, 뱅크(300)는 친수성을 갖는 제1 뱅크 및 제1 뱅크 상에 형성되고 적어도 일부가 소수성을 갖는 제2 뱅크로 구성될 수 있다. 이러한 실시 예에서, 동일한 화소 그룹(PG) 내의 화소(PX)들 사이에는 제1 뱅크가 형성될 수 있다. 뱅크(300)의 구체적인 구조는 이하에서 도면을 참조하여 보다 구체적으로 설명한다.
상기와 같은 실시 예에서, 발광층(420)은 뱅크(300)로 둘러싸인 영역 내에 발광층(420) 형성을 위한 용액을 도포하고, 도포된 용액을 건조시킴으로써 형성될 수 있다. 뱅크(300)가 소수성을 갖기 때문에, 뱅크(300)의 양측에서 용액의 혼합이 방지된다. 뱅크(300)가 각각의 화소 그룹(PG)을 둘러싸도록 형성되기 때문에, 화소 그룹(PG)들 사이에서 발광층(420)은 서로 분리된다. 따라서, 용액 공정 중에 이물질이 유입되는 등의 이유로 발광층(420)에 불량이 발생하더라도, 불량이 다른 화소 그룹(PG)의 화소(PX)들로 전이되지 않는다.
상기와 같은 용액 공정에서, 하나의 화소 그룹(PG) 내에 포함된 화소(PX)들에 대해 발광층(420)이 일체로 형성될 수 있다. 즉, 하나의 화소 그룹(PG) 내에 포함된 화소(PX)들은 하나의 발광층(420)을 공유한다. 이와 같이 화소(PX)들을 그룹핑하여 발광층(420)을 형성하면, 각각의 화소(PX)들에 대하여 발광층(420)을 형성하는 경우보다 용액의 도포 영역이 상대적으로 넓어지므로 공정 난이도가 감소하고 고해상도 표시 장치(1)의 생산 효율이 증가할 수 있다.
화소(PX)들 각각은 도 2 및 도 3에 도시된 구조를 가질 수 있다. 이때, 화소(PX)들의 제1 전극(410)들을 구동 트랜지스터(DT)들의 드레인 전극(213)에 연결하기 위한 비아홀(VIA)들은 뱅크(300)와 중첩하여 형성될 수 있다. 예를 들어, 임의의 화소 그룹(PG) 내에 포함된 화소(PX)들의 비아홀(VIA)들은 해당 화소 그룹(PG)을 둘러싸는 뱅크(300)에 중첩하여 배치될 수 있다. 특히, 비아홀(VIA)들은 열 방향(Y)으로 정렬된 화소 그룹(PG)들 사이에서 행 방향(X)으로 연장된 뱅크(300)에 중첩하도록 배치될 수 있다.
이하에서, 화소 그룹(PG)을 둘러싸는 뱅크(300)의 다양한 구조들 및 화소(PX)들의 비아홀(VIA)들이 뱅크(300)에 중첩하여 배치되는 다양한 실시 예들을 보다 구체적으로 설명한다.
도 6은 도 4의 AA 영역의 일 실시 예에 따른 확대도이다. 도 7은 도 6의 I-I' 선에 따른 단면의 제1 실시 예를 도시한다. 도 8은 도 6의 I-I' 선에 따른 단면의 제2 실시 예를 도시한다. 도 9는 도 6의 I-I' 선에 따른 단면의 제3 실시 예를 도시한다. 도 7 내지 도 9에서는, 설명의 편의를 위해 액티브층(210)부터 패시베이션층(240)까지는 하나의 TFT 기판으로 간략히 도시되었다.
도 6을 참조하면, 도시된 실시 예들에서 화소 그룹(PG)들은 각각 열 방향(Y)으로 인접한 2개의 화소들(PX1, PX2)로 구성된다. 화소들(PX1, PX2)의 제1 전극(410)은 도 3을 참조하여 설명한 바와 같이 비아홀(VIA)을 통하여 구동 트랜지스터(DT)의 드레인 전극(213)에 전기적으로 연결된다.
화소들(PX1, PX2)의 주변에는 뱅크(300)가 형성된다. 뱅크(300)는 각각의 화소 그룹(PG) 및/또는 각각의 화소(PX1, PX2)를 둘러싸도록 배치된다.
도 6 및 도 7을 함께 참조하면, 제1 실시 예에서, 뱅크(300)는 친수성 성질을 갖는 제1 뱅크(310) 및 소수성 성질을 갖는 제2 뱅크(320)로 구성될 수 있다. 제2 뱅크(320)는 제1 뱅크(310)의 적어도 일 영역 상에 형성된다. 이때, 제2 뱅크(320)는 제1 뱅크(310)보다 큰 두께로 형성되며, 제1 뱅크(310)보다 좁은 폭을 갖도록 형성될 수 있다. 그러나 실시 예들이 이로써 한정되지는 않는다.
제1 뱅크(310)는 친수성 성질을 가질 수 있다. 예를 들어, 제1 뱅크(310)는 실리콘 산화물과 같은 무기 절연물로 이루어질 수 있다.
제1 뱅크(310)는 각각의 화소들(PX1, PX2)의 발광 영역(EA)을 정의하는 정의막일 수 있다. 다시 말해, 제1 뱅크(310)는 각각의 화소들(PX1, PX2)의 발광 영역(EA)의 주변에 배치된다. 이때, 제1 뱅크(310)는 화소들(PX1, PX2) 각각의 제1 전극(410)의 가장자리 일부를 커버하도록 형성될 수 있다. 이러한 제1 뱅크(310)는 화소 행들 사이 및 화소 열들 사이에서 연장되는 격자 형태로 배치된다.
제2 뱅크(320)는 친수성을 가지는 유기 절연물에 불소(fluorine)와 같은 소수성 물질을 혼합한 용액을 도포한 후 포토리소그라피 공정을 통해 패턴 형성될 수 있다. 포토리소그라피 공정 시 조사되는 광에 의해 불소와 같은 소수성 물질이 제2 뱅크(320)의 상부로 이동할 수 있고, 제2 뱅크(320)의 상부가 소수성 성질을 가질 수 있다. 다만, 본 실시 예는 이로써 한정되지 않으며, 제2 뱅크(320)의 전체 부분이 소수성 성질을 갖도록 형성될 수도 있다.
제2 뱅크(320)는 각각의 화소 그룹(PG)들을 정의하는 정의막일 수 있다. 이러한 제2 뱅크(320)는 화소 열들 사이에서 열 방향(Y)으로 연장된 제1 뱅크(310) 상에 형성된다. 또한, 제2 뱅크(320)는 화소 그룹(PG)들의 사이에서 행 방향(X)으로 연장된 제1 뱅크(310) 상에 형성된다.
이와 같은 실시 예에서, 각각의 화소 그룹(PG)들의 주변에는 제1 뱅크(310) 및 제1 뱅크(310) 상에 형성된 제2 뱅크(320)를 갖는 2층의 뱅크(300)가 형성된다. 또한, 화소 그룹(PG)들 내에서 화소들(PX1, PX2)의 경계에는 제1 뱅크(310)를 포함하는 1층의 뱅크(300)가 형성된다.
표시 패널(50) 상에 발광층(420) 형성을 위한 용액에 도포될 때, 소수성의 제2 뱅크(320)에 의해 화소 그룹(PG)들 사이에서 용액은 서로 분리된다. 또한, 친수성의 제1 뱅크(310)와 용액 사이의 장력에 의해 화소 그룹(PG)들 내에서 용액의 퍼짐성이 향상되어, 가장자리 영역에서 발광층(420)의 파일-업이 방지될 수 있다. 상기와 같은 구조에서 하나의 화소 그룹(PG) 내에 포함된 화소들(PX1, PX2)에 대해 발광층(420)은 일체로 형성된다.
도 6 및 도 8을 함께 참조하면, 제2 실시 예에서, 제1 뱅크(310)와 제2 뱅크(320)는 각각의 화소 그룹(PG)들을 정의하는 정의막일 수 있다. 제1 뱅크(310) 및 제2 뱅크(320)는 화소 열들 사이에서 열 방향(Y)으로 연장되고, 화소 그룹(PG)들의 사이에서 행 방향(X)으로 연장된다.
이와 같은 실시 예에서, 각각의 화소 그룹(PG)들의 주변에는 제1 뱅크(310) 및 제1 뱅크(310) 상에 형성된 제2 뱅크(320)를 갖는 2층의 뱅크(300)가 형성된다. 화소 그룹(PG)들 내에는 뱅크(300)가 형성되지 않는다. 화소 그룹(PG) 내의 화소들(PX1, PX2)의 경계에는 제1 전극(410)이 형성되지 않으며, 오버코트층(250)이 외부로 노출된다. 제1 전극(410)과 오버코트층(250) 사이의 단차에 의해 화소 그룹(PG) 내의 용액의 퍼짐성이 개선될 수 있다.
도 6 및 도 9를 함께 참조하면, 제3 실시 예에서, 각각의 화소 그룹(PG)들의 주변에는 소수성을 갖는 제2 뱅크(320)만이 형성된다. 제1 뱅크(310)는 화소 그룹(PG) 내에서 화소들(PX1, PX2)의 경계에만 형성될 수 있다. 이러한 실시 예에서, 제1 뱅크(310)는 화소 열들 사이에서 열 방향(Y)으로 연장된 형상을 갖는다.
다양한 실시 예들에서, 화소들(PX1, PX2) 각각의 제1 전극(410)을 구동 트랜지스터(DT)의 드레인 전극(213)과 전기적으로 연결하기 위한 비아홀(VIA)은 뱅크(300)에 중첩하여 형성된다. 오버코트층(250)과 패시베이션층(240)을 식각하여 비아홀(VIA)이 형성되고, 제1 전극(410)이 비아홀(VIA)의 내부를 채우면서 비아홀(VIA) 상부에 형성될 때, 비아홀(VIA) 주변에서 제1 전극(410) 표면의 기울어짐 및/또는 단차가 발생할 수 있다. 기울어짐 및/또는 단차가 발생한 영역 상에 용액 공정을 이용하여 발광층(420)을 형성하면, 비아홀(VIA) 주변에서의 기울어짐 및/또는 단차에 의해 용액의 퍼짐성이 나빠질 수 있다.
본 실시 예들에서는, 뱅크(300)가 배치되는 영역에 비아홀(VIA)을 형성하고, 비아홀(VIA) 주변을 뱅크(300)로 커버한 상태에서, 노출된 제1 전극(410) 상에 발광층(420)을 형성한다. 그에 따라, 실시 예들은 용액이 도포되어야 할 영역의 편평도를 보장할 수 있고, 용액의 퍼짐성을 개선시킬 수 있다.
도 6에 도시된 실시 예에서, 비아홀(VIA)은 화소 그룹(PG)들을 둘러싸는 뱅크(300)의 일 영역에 중첩하여 배치된다. 보다 구체적으로, 도 7 내지 도 9를 참조하면, 비아홀(VIA)은 화소 그룹(PG)들을 둘러싸는 제2 뱅크(320)의 일 영역에 중첩하여 배치된다. 이러한 실시 예에서, 비아홀(VIA)들은 화소 그룹(PG) 주변에서 행 방향(X)으로 연장된 제2 뱅크(320)의 일 영역에 중첩하여 배치될 수 있다.
비아홀(VIA)이 제2 뱅크(320)의 일 영역에 중첩하여 배치되기 때문에, 비아홀(VIA)을 통해 전기적으로 연결되는 구동 트랜지스터(DT)의 드레인 전극(213)과 발광 소자(LD)의 제1 전극(410)은 제2 뱅크(320)의 일 영역까지 연장되는 연장부를 포함할 수 있다.
연장부의 연장된 길이를 최소화하기 위해, 비아홀(VIA)은 해당 화소(PX1, PX2)에 상대적으로 인접한 제2 뱅크(320)의 일 영역에 중첩하여 배치될 수 있다. 이때, 화소 그룹(PG) 내에서 화소들(PX1, PX2) 각각의 위치에 따라, 화소들(PX1, PX2)에 인접한 제2 뱅크(320)의 영역은 상이한 방향에 위치할 수 있다. 그에 따라, 비아홀(VIA)은 화소들(PX1, PX2) 내에서 상이한 방향에 배치될 수 있다.
예를 들어, 도시된 것과 같이 하나의 화소 그룹(PG)에 열 방향(Y)으로 정렬된 제1 및 제2 화소들(PX1, PX2)이 포함되는 경우, 상부에 배치된 제1 화소(PX1)의 비아홀(VIA)은 제1 화소(PX1)의 상부에서 행 방향(X)으로 연장된 제2 뱅크(320)의 일 영역에 중첩하여 배치될 수 있다. 하부에 배치된 제2 화소(PX2)의 비아홀(VIA)은 제2 화소(PX2)의 하부에서 행 방향(X)으로 연장된 제2 뱅크(320)의 일 영역에 중첩하여 배치될 수 있다.
도시된 것과 같이, 동일한 화소 그룹(PG) 내의 화소들(PX1, PX2)에 대하여 비아홀(VIA)의 배치 위치가 상이할 때, 화소들(PX1, PX2)의 레이아웃도 상이하게 구성될 수 있다. 예를 들어, 제1 화소(PX1)의 비아홀(VIA)은 상부에 배치되고, 제2 화소(PX2)의 비아홀(VIA)은 하부에 배치될 때, 두 화소들(PX1, PX2)의 레이아웃은 행 방향(X)에 대해 대칭일 수 있다(미러링).
이하에서, 화소 그룹(PG) 내에서, 비아홀(VIA)의 배치 위치에 따라 행 방향(X)에 대해 대칭인 화소들(PX1, PX2)의 구체적인 레이아웃을 설명한다.
도 10은 도 6에 도시된 AA 영역의 보다 상세한 레이아웃을 도시한다. 도 10을 상술한 실시 예들과 결부하면, 표시 패널(50)은 발광 영역(EA)에 배치되는 발광 소자(LD)와 발광 영역(EA) 및/또는 그 주변 영역에 배치되는 회로 소자들을 포함할 수 있다. 발광 소자(LD)와 회로 소자들은 하나의 화소(PX1, PX2)를 구성할 수 있다. 또한, 표시 패널(50)은 발광 영역(EA)에 인접하게 배치되는 배선 영역(WA)을 더 포함할 수 있다. 배선 영역(WA)에는 회로 소자들을 구동하기 위한 적어도 하나의 구동 라인들이 배치될 수 있다.
먼저, 화소 그룹(PG) 내의 제1 화소(PX1)의 레이아웃을 설명한다.
제1 게이트 라인(GL1)과 제2 게이트 라인(GL2)은 발광 영역(EA)을 가로지르도록 행 방향(X)으로 연장될 수 있다. 하나의 발광 영역(EA)에 대하여 제1 게이트 라인(GL1)과 제2 게이트 라인(GL2)은 행 방향(X)에 대체로 수직한 열 방향(Y)을 따라 순차적으로 나열될 수 있다. 제1 게이트 라인(GL1)은 게이트 구동부(20)로부터 게이트 신호를 인가받을 수 있다. 제2 게이트 라인(GL2)은 게이트 구동부(20)로부터 센싱 신호를 인가받을 수 있다.
데이터 라인(DL)은 배선 영역(WA)에서 열 방향(Y)으로 연장될 수 있다. 즉, 데이터 라인(DL)은 제1 게이트 라인(GL1) 및 제2 게이트 라인(GL2)과 대체로 수직한 방향으로 연장될 수 있다. 데이터 라인(DL)은 데이터 구동부(30)로부터 데이터 신호를 인가받을 수 있다.
센싱 라인(SL)은 배선 영역(WA)에서 열 방향(Y)으로 연장될 수 있다. 즉, 센싱 라인(SL)은 데이터 라인(DL)과 대체로 평행한 방향으로 연장될 수 있다. 센싱 라인(SL)은 데이터 구동부(30)로부터 기준 전압을 인가받거나, 대응되는 화소(PX1, PX2)로부터 출력되는 전기적 신호를 데이터 구동부(30)로 전달할 수 있다. 데이터 라인(DL)이 발광 영역(EA)의 일측에서 배선 영역(WA)에 구비될 때, 센싱 라인(SL)은 발광 영역(EA)의 타측에서 배선 영역(WA)에 구비될 수 있다.
화소들(PX1, PX2)은 도 2를 참조하여 설명한 바와 같이, 스위칭 트랜지스터(ST), 구동 트랜지스터(DT), 센싱 트랜지스터(SST), 스토리지 커패시터(Cst) 및 발광 소자(LD)를 포함할 수 있다.
스위칭 트랜지스터(ST)는 제1 게이트 전극(2111), 제1 소스 전극(2121) 및 제1 드레인 전극(2131)을 포함할 수 있다.
제1 게이트 전극(2111)은 액티브층(210, 도 3에 도시)에 형성되는 채널 영역과 중첩하여 배치될 수 있다. 채널 영역은 액티브층(210) 내에서 불순물이 도핑되지 않은 반도체 패턴일 수 있다. 제1 게이트 전극(2111)과 채널 영역 사이에는 적어도 하나의 절연층, 예를 들어, 게이트 절연층(220, 도 3에 도시)이 배치될 수 있다. 제1 게이트 전극(2111)은 제1 게이트 라인(GL1)에 전기적으로 연결될 수 있다.
제1 소스 전극(2121)과 제1 드레인 전극(2131)은 액티브층(210)의 채널 영역의 양측에 컨택홀을 통하여 각각 연결될 수 있다. 제1 소스 전극(2121)은 컨택홀을 통하여 데이터 라인(DL)에 더 연결될 수 있다. 제1 드레인 전극(2131)은 스토리지 커패시터(Cst)의 상부 전극(221)과 전기적으로 연결될 수 있다. 예를 들어, 제1 드레인 전극(2131)은 스토리지 커패시터(Cst)의 상부 전극(221)과 일체로 형성될 수 있다.
구동 트랜지스터(DT)는 제2 게이트 전극(2112), 제2 소스 전극(2122) 및 제2 드레인 전극(2132)을 포함할 수 있다.
제2 게이트 전극(2112)은 액티브층(210)에 형성된 채널 영역과 중첩하여 배치될 수 있다. 제2 게이트 전극(2112)과 채널 영역의 사이에는 적어도 하나의 절연층, 예를 들어, 게이트 절연층(220)이 매치될 수 있다. 제2 게이트 전극(2112)은 컨택홀을 통하여 스토리지 커패시터(Cst)의 상부 전극(221)과 전기적으로 연결될 수 있다.
제2 소스 전극(2122)과 제2 드레인 전극(2132)은 액티브층(210)의 채널 영역의 양측에 컨택홀을 통하여 각각 연결될 수 있다. 제2 소스 전극(2122)은 고전위 구동 전압(ELVDD)이 인가되는 제1 전원 라인(PL1)에 연결될 수 있다. 예를 들어, 제2 소스 전극(2122)은 행 방향(X)으로 연장된 제1 전원 라인(PL2)으로부터 열 방향(Y)으로 돌출된 연장부로 구성될 수 있다. 제2 드레인 전극(2132)은 광 차단층(110)과 컨택홀을 통해 연결될 수 있다. 후술되는 바와 같이, 광 차단층(110)이 비아홀(VIA)을 통해 제1 전극(410)과 연결되므로, 제2 드레인 전극(2132)은 광 차단층(110)을 경유하여 제1 전극(410)과 연결될 수 있다.
센싱 트랜지스터(SST)는 제3 게이트 전극(2113), 제3 소스 전극(2123) 및 제3 드레인 전극(2133)을 포함할 수 있다.
제3 게이트 전극(2113)은 액티브층(210)에 형성된 채널 영역과 중첩하여 배치될 수 있다. 제3 게이트 전극(2113)과 채널 영역 사이에는 적어도 하나의 절연층, 예를 들어, 게이트 절연층(220)이 배치될 수 있다. 제3 게이트 전극(2113)은 제2 게이트 라인(GL2)에 전기적으로 연결될 수 있다.
제3 소스 전극(2123)과 제3 드레인 전극(2133)은 액티브층(210)의 채널 영역의 양측에 컨택홀을 통하여 각각 연결될 수 있다. 제3 소스 전극(2123)은 컨택홀을 통하여 센싱 라인(SL)과 연결될 수 있다. 제3 드레인 전극(2133)은 컨택홀을 통해 스토리지 커패시터(Cst)의 하부 전극(222)과 전기적으로 연결될 수 있다.
스토리지 커패시터(Cst)는 상부 전극(221) 및 하부 전극(222)을 포함할 수 있다.
하부 전극(222)은 광 차단층(110)과 전기적으로 연결된 하나의 패턴으로 형성될 수 있다. 이러한 하부 전극(222)은 컨택홀을 통해 센싱 트랜지스터(SST)의 제3 드레인 전극(2133)과 전기적으로 연결되고, 광 차단층(110)을 경유하여 구동 트랜지스터(DT)의 제2 드레인 전극(2132) 및 제1 전극(410)과 연결될 수 있다.
상부 전극(221)은 적어도 일 영역이 하부 전극(222)을 커버하도록 형성된다. 상부 전극(221)과 하부 전극(222) 사이에서, 양 전극의 전위차에 대응하는 전하가 저장됨으로써, 상부 전극(221)과 하부 전극(222)이 스토리지 커패시터(Cst)로 동작할 수 있다.
상부 전극(221)은 스위칭 트랜지스터(ST)의 제1 드레인 전극(2131)과 일체로 형성될 수 있다. 상부 전극(221)은 컨택홀을 통해 구동 트랜지스터(DT)의 제2 게이트 전극(2112)에 연결될 수 있다.
발광 소자(LD)는 제1 전극(410), 제2 전극(430) 및 제1 전극(410)과 제2 전극(430) 사이에 배치되는 발광층(420)을 포함할 수 있다. 일 실시 예에서, 제1 전극(410) 및 제2 전극(430)은 발광 영역(EA)에서 서로 중첩되도록 배치될 수 있다.
제1 전극(410)은 발광 영역(EA)에 배치될 수 있다. 제1 전극(410)은 비아홀(VIA)을 통해 구동 트랜지스터(DT)의 제2 드레인 전극(2132)과 연결될 수 있다. 제1 전극(410) 상에는 발광층(420) 및 제2 전극(430)이 배치될 수 있다. 발광층(420) 및 제2 전극(430)은 표시 패널(50) 상에 넓게 형성될 수 있다.
상기의 실시 예에서, 비아홀(VIA)은 도 6 내지 도 9를 참조하여 설명한 바와 같이, 제1 화소(PX1)가 소속된 화소 그룹(PG)을 둘러싸는 뱅크(300)에 중첩하여 배치된다. 구체적으로, 화소 그룹(PG)의 상단에 배치되는 제1 화소(PX1)의 비아홀(VIA)은 도시된 것과 같이 화소 그룹(PG)의 상단에 배치되는 뱅크(300)에 중첩하도록 형성된다.
제1 화소(PX1)와 동일한 화소 그룹(PG)에 속하는 인접한 제2 화소(PX2)는 상술한 제1 화소(PX1)의 레이아웃과 행 방향(X)으로 대칭되는 구조를 갖는다. 이러한 실시 예에서, 화소 그룹(PG)의 하단에 배치되는 제2 화소(PX2)의 비아홀은 도시된 것과 같이 화소 그룹(PG)의 하단에 배치되는 뱅크(300)에 중첩하도록 형성된다.
도 11은 도 4의 AA 영역의 다른 실시 예에 따른 확대도이다. 도 12는 도 11의 II-II' 선에 따른 단면의 제1 실시 예를 도시한다. 도 13은 도 11의 II-II' 선에 따른 단면의 제2 실시 예를 도시한다. 도 14는 도 11의 II-II' 선에 따른 단면의 제3 실시 예를 도시한다.
도 11 내지 도 14의 실시 예는, 비아홀(VIA)의 배치가 변경되는 것을 제외하면 도 6의 실시 예와 실질적으로 동일하다. 따라서, 도 6의 실시 예에서와 동일한 구성 요소에는 동일한 도면 부호를 할당하고 그 상세한 설명은 생략한다.
도 11을 참조하면, 도시된 실시 예들에서 화소 그룹(PG)들은 각각 열 방향(Y)으로 인접한 2개의 화소들(PX1, PX2)로 구성된다. 화소들(PX1, PX2)의 제1 전극(410)은 도 3을 참조하여 설명한 바와 같이 비아홀(VIA)을 통하여 구동 트랜지스터(DT)의 드레인 전극(213)에 전기적으로 연결된다.
화소들(PX1, PX2)의 주변에는 뱅크(300)가 형성된다. 뱅크(300)는 각각의 화소 그룹(PG) 및/또는 각각의 화소(PX1, PX2)를 둘러싸도록 배치된다.
도 11 및 도 12를 함께 참조하면, 제1 실시 예에서, 뱅크(300)는 친수성 성질을 갖는 제1 뱅크(310) 및 소수성 성질을 갖는 제2 뱅크(320)로 구성될 수 있다. 제1 뱅크(310)는 각각의 화소들(PX1, PX2)의 발광 영역(EA)을 정의하는 정의막일 수 있다. 다시 말해, 제1 뱅크(310)는 각각의 화소들(PX1, PX2)의 발광 영역(EA)의 주변에 배치된다. 제2 뱅크(320)는 각각의 화소 그룹(PG)들을 정의하는 정의막일 수 있다. 이러한 제2 뱅크(320)는 화소 열들 사이에서 열 방향(Y)으로 연장된 제1 뱅크(310) 상에 형성된다. 또한, 제2 뱅크(320)는 화소 그룹(PG)들의 사이에서 행 방향(X)으로 연장된 제1 뱅크(310) 상에 형성된다.
이와 같은 실시 예에서, 각각의 화소 그룹(PG)들의 주변에는 제1 뱅크(310) 및 제1 뱅크(310) 상에 형성된 제2 뱅크(320)를 갖는 2층의 뱅크(300)가 형성된다. 또한, 화소 그룹(PG)들 내에서 화소들(PX1, PX2)의 경계에는 제1 뱅크(310)를 포함하는 1층의 뱅크(300)가 형성된다.
도 11 및 도 13을 함께 참조하면, 제2 실시 예에서, 제1 뱅크(310)와 제2 뱅크(320)는 각각의 화소 그룹(PG)들을 정의하는 정의막일 수 있다. 제1 뱅크(310) 및 제2 뱅크(320)는 화소 열들 사이에서 열 방향(Y)으로 연장되고, 화소 그룹(PG)들의 사이에서 행 방향(X)으로 연장된다.
이와 같은 실시 예에서, 각각의 화소 그룹(PG)들의 주변에는 제1 뱅크(310) 및 제1 뱅크(310) 상에 형성된 제2 뱅크(320)를 갖는 2층의 뱅크(300)가 형성된다. 화소 그룹(PG)들 내에는 뱅크(300)가 형성되지 않는다. 화도 11 및 도 14를 함께 참조하면, 제3 실시 예에서, 각각의 화소 그룹(PG)들의 주변에는 소수성을 갖는 제2 뱅크(320)만이 형성된다. 제1 뱅크(310)는 화소 그룹(PG) 내에서 화소들(PX1, PX2)의 경계에만 형성될 수 있다. 이러한 실시 예에서, 제1 뱅크(310)는 화소 열들 사이에서 열 방향(Y)으로 연장된 형상을 갖는다.
다양한 실시 예들에서, 화소들(PX1, PX2) 각각의 제1 전극(410)을 구동 트랜지스터(DT)의 드레인 전극(213)과 전기적으로 연결하기 위한 비아홀(VIA)은 뱅크(300)에 중첩하여 형성된다.
도 11에 도시된 실시 예에서, 비아홀(VIA)은 화소들(PX1, PX2) 각각의 발광 영역(EA)들을 둘러싸는 뱅크(300)의 일 영역에 중첩하여 배치된다. 보다 구체적으로, 도 12 내지 도 14를 참조하면, 비아홀(VIA)은 화소들(PX1, PX2) 각각의 발광 영역(EA)들을 둘러싸는 제1 뱅크(310) 및/또는 제2 뱅크(320)의 일 영역에 중첩하여 배치된다. 이러한 실시 예에서, 비아홀(VIA)들은 화소 그룹(PG) 주변에서 행 방향(X)으로 연장된 제1 뱅크(310) 및/또는 제2 뱅크(320)의 일 영역에 중첩하여 배치될 수 있다.
도 6의 실시 예와 비교하여, 도 11의 실시 예에서 비아홀(VIA)은 화소들(PX1, PX2) 내에서 동일한 방향에 배치된다. 예를 들어, 도시된 것과 같이 하나의 화소 그룹(PG)에 열 방향(Y)으로 정렬된 제1 및 화소들(PX1, PX2)이 포함되는 경우, 상부에 배치된 제1 화소(PX1)의 비아홀(VIA)은 제1 화소(PX1)의 하부에서 행 방향(X)으로 연장된 제1 뱅크(310)의 일 영역에 중첩하여 배치될 수 있다. 하부에 배치된 제2 화소(PX2)의 비아홀(VIA)은 제2 화소(PX2)의 하부에서 행 방향(X)으로 연장된 제2 뱅크(320)의 일 영역에 중첩하여 배치될 수 있다.
도시된 것과 같이, 동일한 화소 그룹(PG) 내의 화소들(PX1, PX2)에 대하여 비아홀(VIA)의 배치 위치가 동일할 때, 화소들(PX1, PX2)의 레이아웃은 동일하게 구성될 수 있다. 즉, 도 10에서 화소들(PX1, PX2)이 상하 반전된 형태의 레이아웃을 갖는 반면, 도 11 내지 도 14의 실시 예들에서, 화소들(PX1, PX2)은 동일한 형태의 레이아웃을 가질 수 있다. 화소들(PX1, PX2)의 레이아웃은 도 10을 참조하여 설명한 제1 화소(PX1)의 레이아웃과 동일하므로, 그 상세한 설명은 생략한다.
본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구의 범위에 의하여 나타내어지며, 특허청구의 범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
1: 표시 장치
10: 타이밍 제어부
20: 게이트 구동부
30: 데이터 구동부
40: 전원 공급부
50: 표시 패널

Claims (18)

  1. 열 방향으로 인접한 둘 이상의 화소들로 구성된 화소 그룹들이 배치되는 기판;
    상기 화소들을 구동하는 구동 트랜지스터들이 배치되는 회로 소자층;
    상기 회로 소자층 상에 배치되고 비아홀들을 통해 상기 구동 트랜지스터들에 각각 전기적으로 연결되는 전극들;
    상기 화소 그룹들 각각을 둘러싸고, 상기 전극들의 가장자리의 적어도 일부를 커버하도록 배치되는 뱅크; 및
    상기 뱅크로 둘러싸인 영역들 내에 형성되는 발광층들을 포함하되,
    상기 화소 그룹들은,
    행 방향에 대해 지그재그 형태로 배열되는, 표시 장치.
  2. 제1항에 있어서, 상기 뱅크는,
    상기 화소들 각각을 둘러싸는 제1 뱅크; 및
    상기 제1 뱅크 상에서 상기 화소 그룹들 각각을 둘러싸는 제2 뱅크를 포함하는, 표시 장치.
  3. 제1항에 있어서, 상기 뱅크는,
    상기 화소 그룹들 각각을 둘러싸는 제1 뱅크; 및
    상기 제1 뱅크 상에 배치되는 제2 뱅크를 포함하는, 표시 장치.
  4. 제1항에 있어서, 상기 뱅크는,
    상기 화소 그룹들 내에서 상기 화소들 사이에 배치되는 제1 뱅크; 및
    상기 화소 그룹들 각각을 둘러싸는 제2 뱅크를 포함하는, 표시 장치.
  5. 제2항 내지 제4항 중 어느 한 항에 있어서, 상기 비아홀은,
    상기 제2 뱅크에 중첩하여 배치되는, 표시 장치.
  6. 제5항에 있어서, 상기 화소 그룹들 각각은,
    제1 화소; 및
    일측이 상기 제1 화소의 일측과 인접하게 배치된 제2 화소를 포함하되,
    상기 제1 화소의 비아홀은 상기 제1 화소의 타측에서 상기 제2 뱅크에 중첩하여 배치되고,
    상기 제2 화소의 비아홀은 상기 제2 화소의 타측에서 상기 제2 뱅크에 중첩하여 배치되는, 표시 장치.
  7. 제6항에 있어서,
    상기 제1 화소의 레이아웃과 상기 제2 화소의 레이아웃은 상기 행 방향에 대해 대칭인, 표시 장치.
  8. 제7항에 있어서, 상기 회로 소자층은,
    상기 기판 상에 형성되고 광 차단층을 포함하는 제1 도전층;
    상기 광 차단층을 커버하는 버퍼층;
    상기 버퍼층 상에 배치되는 액티브층;
    상기 액티브층 상에 배치되는 게이트 절연층;
    상기 게이트 절연층 상에 배치되고, 구동 트랜지스터의 게이트 전극, 드레인 전극 및 소스 전극이 배치되는 제2 도전층; 및
    상기 제2 도전층을 커버하는 오버코트층을 포함하되,
    상기 전극들은,
    상기 제1 뱅크에 중첩된 상기 비아홀을 통해 상기 광 차단층에 연결되고,
    상기 광 차단층은,
    컨택홀을 통해 상기 구동 트랜지스터의 상기 드레인 전극에 연결되는, 표시 장치.
  9. 제2항 내지 제4항 중 어느 한 항에 있어서,
    상기 비아홀들 중 일부는 상기 화소 그룹들 각각을 둘러싸는 상기 제2 뱅크에 중첩하여 배치되고, 다른 일부는 상기 화소 그룹들 내에서 상기 화소들의 사이에 배치되는, 표시 장치.
  10. 제9항에 있어서, 상기 화소 그룹들 각각은,
    제1 화소; 및
    일측이 상기 제1 화소의 일측과 인접하게 배치된 제2 화소를 포함하되,
    상기 제1 화소의 비아홀은 상기 제1 화소의 상기 일측에서 상기 제1 화소 및 상기 제2 화소의 사이에 배치되고,
    상기 제2 화소의 비아홀은 상기 제2 화소의 타측에서 상기 제2 뱅크에 중첩하여 배치되는, 표시 장치.
  11. 제10항에 있어서,
    상기 제1 화소의 레이아웃과 상기 제2 화소의 레이아웃은 동일한, 표시 장치.
  12. 제1항에 있어서, 상기 발광층들은,
    하나의 화소 그룹을 구성하는 상기 둘 이상의 화소들에 대해 일체로 형성되는, 표시 장치.
  13. 제12항에 있어서,
    상기 화소 그룹들의 중앙 영역에서의 상기 발광층들의 두께는, 상기 뱅크에 인접한 가장자리 영역에서의 두께보다 두껍게 형성되는, 표시 장치.
  14. 열 방향으로 인접한 둘 이상의 화소들로 구성된 화소 그룹들이 배치되는 기판;
    상기 화소들을 구동하는 구동 트랜지스터들이 배치되는 회로 소자층;
    상기 회로 소자층 상에 배치되고 비아홀들을 통해 상기 구동 트랜지스터들에 각각 전기적으로 연결되는 전극들;
    상기 화소 그룹들 각각을 둘러싸고, 상기 전극들의 가장자리의 적어도 일부를 커버하도록 배치되는 뱅크; 및
    상기 뱅크로 둘러싸인 영역 내에 형성된 발광층들을 포함하되,
    상기 비아홀들은,
    상기 뱅크에 중첩하여 배치되는, 표시 장치.
  15. 제14항에 있어서, 상기 뱅크는,
    상기 화소들 각각을 둘러싸는 제1 뱅크; 및
    상기 제1 뱅크 상에서 상기 화소 그룹들 각각을 둘러싸는 제2 뱅크를 포함하는, 표시 장치.
  16. 제14항에 있어서, 상기 뱅크는,
    상기 화소 그룹들 각각을 둘러싸는 제1 뱅크; 및
    상기 제1 뱅크 상에 배치되는 제2 뱅크를 포함하는, 표시 장치.
  17. 제14항에 있어서, 상기 뱅크는,
    상기 화소 그룹들 내에서 상기 화소들 사이에 배치되는 제1 뱅크; 및
    상기 화소 그룹들 각각을 둘러싸는 제2 뱅크를 포함하는, 표시 장치.
  18. 제15항 내지 제17항 중 어느 한 항에 있어서, 상기 비아홀은,
    상기 제2 뱅크에 중첩하여 배치되는, 표시 장치.
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