KR20240018017A

KR20240018017A - 표시 장치

Info

Publication number: KR20240018017A
Application number: KR1020220095686A
Authority: KR
Inventors: 최종현; 오민정; 이기준
Original assignee: 삼성디스플레이 주식회사
Priority date: 2022-08-01
Filing date: 2022-08-01
Publication date: 2024-02-13
Also published as: CN220368985U; US20240040859A1

Abstract

본 발명의 실시예는, 부화소영역을 포함하는 기판; 상기 기판 상에 배치되며, 상기 부화소영역에 중첩하는 화소회로를 정의하는 화소회로층; 및 상기 화소회로층 상에 배치되며, 표시요소를 포함하는 표시요소층;을 포함하고, 상기 화소회로층은 상기 기판 상에 배치되며, 그루브를 포함하는 무기절연층, 상기 무기절연층 상에 배치되는 유기절연층 및 상기 무기절연층 및 유기절연층 사이에 배치되는 복수의 도전패턴을 포함하며, 상기 복수의 도전패턴은 상기 유기절연층 상에 배치된 데이터선과 연결된 제1도전패턴을 포함하고, 상기 제1도전패턴 및 상기 제1도전패턴과 이격된 상기 복수의 도전패턴 사이에 상기 그루브가 배치되는, 표시 장치를 개시한다.

Description

표시 장치{DISPLAY DEVICE}

본 발명은 표시 장치에 관한 것이다.

표시 장치는 데이터를 시각적으로 표시하는 장치이다. 표시 장치는 휴대폰 등과 같은 소형 제품의 디스플레이로 사용되기도 하고, 텔레비전 등과 같은 대형 제품의 디스플레이로 사용되기도 한다.

표시 장치는 외부로 이미지를 디스플레이 하기 위해 전기적 신호를 받아 발광하는 복수의 부화소들을 포함할 수 있으며, 각각의 복수의 부화소들은 표시요소를 포함할 수 있다.

최근 표시 장치의 용도가 다양해지면서 표시 장치의 해상도를 높이거나 외부의 충격으로부터 불량을 방지하는 등 표시 장치의 품질을 향상시키는 설계가 다양하게 시도되고 있다.

본 발명의 실시예들은 외부로부터 충격에 의해 불량이 발생하는 현상을 방지 또는 감소시키면서 높은 해상도를 유지하는 표시 장치를 제공하고자 한다.

일 실시예에 있어서, 상기 유기절연층은 상기 그루브를 채우고, 상기 그루브는 상기 표시요소와 중첩할 수 있다.

일 실시예에 있어서, 상기 무기절연층은 상기 그루브에 의해 이격된 복수의 무기절연패턴 및 상기 기판과 상기 복수의 무기절연패턴 사이에 배치된 하부무기절연층을 포함할 수 있다.

일 실시예에 있어서, 상기 화소회로층은 상기 기판 상에 배치되며 실리콘 반도체를 포함하는 제1반도체층을 포함하고, 상기 하부무기절연층은 상기 제1반도체층 및 상기 복수의 무기절연패턴 사이에 배치된 적어도 하나 이상의 절연층을 포함할 수 있다.

일 실시예에 있어서, 상기 화소회로층은 상기 기판 상에 배치되며 산화물 반도체를 포함하는 제2반도체층을 포함하고, 상기 하부무기절연층은 상기 제2반도체층 및 상기 복수의 무기절연패턴 사이에 배치된 적어도 하나 이상의 절연층을 포함할 수 있다.

일 실시예에 있어서, 상기 화소회로층은 상기 기판 상에 배치된 반도체층 및 상기 반도체층 상에 배치된 게이트도전층을 포함하고, 상기 게이트도전층의 적어도 일부는 상기 무기절연층의 그루브에 의해 노출될 수 있다.

일 실시예에 있어서, 상기 화소회로층은 상기 유기절연층 상에 배치되며, 상기 표시요소와 연결된 상부도전패턴 및 상기 상부도전패턴 상에 배치되는 상부유기절연층을 더 포함하고, 상기 복수의 도전패턴은 구동전압선과 연결된 제2도전패턴 및 상기 상부도전패턴과 연결된 제3도전패턴을 포함하며, 상기 제2도전패턴 및 상기 제3도전패턴 사이에는 상기 그루브가 배치될 수 있다.

일 실시예에 있어서, 상기 표시요소층은 상기 상부유기절연층 상에 배치된 화소전극을 더 포함하고, 상기 제1도전패턴은 상기 데이터선과 스위칭 트랜지스터를 전기적으로 연결시키며, 상기 제2도전패턴은 상기 구동전압선과 동작제어 트랜지스터를 전기적으로 연결시키고, 상기 제3도전패턴은 상기 화소전극과 발광제어 트랜지스터를 전기적으로 연결시킬 수 있다.

일 실시예에 있어서, 상기 부화소영역은 상기 무기절연층의 그루브가 각각 둘러싸는 제1부화소영역 및 제2부화소영역을 포함하고, 상기 화소회로는 상기 제1부화소영역에 중첩하는 제1화소회로 및 상기 제2부화소영역에 중첩하는 제2화소회로를 포함하며, 상기 제1화소회로와 상기 제2화소회로는 상기 유기절연층 상에 배치된 연결전극에 의해 서로 연결될 수 있다.

일 실시예에 있어서, 상기 표시요소층은 상기 화소전극 상에 배치되는 중간층 및 상기 중간층을 덮는 대향전극을 더 포함할 수 있다.

본 발명의 다른 실시예는, 부화소영역을 포함하는 기판; 상기 기판 상에 배치되고, 상기 부화소영역에 중첩하며, 그루브를 포함하는 무기절연층; 상기 무기절연층 상에 배치되는 복수의 도전패턴; 상기 무기절연층 및 상기 복수의 도전패턴을 덮는 유기절연층;을 포함하고, 상기 복수의 도전패턴은 상기 유기절연층 상에 배치된 데이터선과 연결된 제1도전패턴, 구동전압선과 연결된 제2도전패턴 및 상부도전패턴과 연결되니 제3도전패턴을 포함하며, 상기 제1도전패턴, 상기 제2도전패턴 및 상기 제3도전패턴은 상기 그루브에 의해 각각 둘러싸이도록 배치되는, 표시 장치를 개시한다.

일 실시예에 있어서, 상기 무기절연층은 상기 그루브에 의해 이격된 복수의 무기절연패턴을 포함하고, 상기 제1도전패턴, 상기 제2도전패턴 및 상기 제3도전패턴은 상기 복수의 무기절연패턴 상에 각각 배치될 수 있다.

일 실시예에 있어서, 상기 유기절연층은 상기 복수의 무기절연패턴 사이에 배치될 수 있다.

일 실시예에 있어서, 상기 기판 상에 배치되며, 실리콘 반도체를 포함하는 제1반도체층; 및 상기 기판 상에 배치되며, 산화물 반도체를 포함하는 제2반도체층;을 더 포함하고, 상기 제1도전패턴, 상기 제2도전패턴 및 상기 제3도전패턴은 상기 제1반도체층과 중첩할 수 있다.

일 실시예에 있어서, 상기 제1반도체층은 상기 제1도전패턴과 연결된 스위칭 트랜지스터의 소스영역, 상기 제2도전패턴과 연결된 동작제어 트랜지스터의 소스영역 및 상기 제3도전패턴과 연결된 발광제어 트랜지스터의 드레인영역을 포함할 수 있다.

일 실시예에 있어서, 상기 구동전압선 및 상기 상부도전패턴은 상기 유기절연층 상에 배치될 수 있다.

일 실시예에 있어서, 상기 유기절연층 상에 배치되는 상부유기절연층 및 상기 상부유기절연층 상에 배치되고, 표시요소를 포함하는 표시요소층을 더 포함하며, 상기 무기절연층의 그루브는 상기 표시요소와 중첩할 수 있다.

일 실시예에 있어서, 상기 표시요소층은 상기 상부유기절연층 상에 배치되고, 상기 상부도전패턴과 연결된 화소전극, 상기 화소전극 상에 배치되는 중간층 및 상기 중간층을 덮는 대향전극을 더 포함할 수 있다.

일 실시예에 있어서, 상기 부화소영역은 상기 그루브에 의해 각각 둘러싸인, 제1화소회로와 중첩하는 제1부화소영역 및 제2화소회로와 중첩하는 제2부화소영역을 포함하고, 상기 제1화소회로와 상기 제2화소회로는 상기 유기절연층 상에 배치되며 상기 그루브를 가로지르는 연결전극에 의해 서로 연결될 수 있다.

일 실시예에 있어서, 상기 기판 및 상기 제1반도체층 사이에 배치되는 버퍼층을 더 포함하고, 상기 부화소영역을 둘러싸는 그루브는 상기 버퍼층의 일부를 노출시킬 수 있다.

상기한 바와 같이, 본 발명의 실시예인 표시 장치는 부화소영역과 중첩하며 서로 이격된 복수의 무기절연패턴들 및 상기 복수의 무기절연패턴들을 덮는 유기절연층을 포함할 수 있다. 따라서, 외부로부터 충격에 의해 불량이 발생하는 현상을 방지 또는 감소시키면서 높은 해상도를 유지할 수 있다.

도 1은 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 나타낸 평면도이다.
도 2는 본 발명의 일 실시예 따른 표시 장치에 구비된 부화소의 등가회로도이다.
도 3은 본 발명의 일 실시예에 따른 표시 장치의 부화소영역 및 화소회로층을 개략적으로 나타낸 평면도이다.
도 4a 내지 도 4g는 도 3의 구성요소들을 부분적으로 나타낸 평면도이다.
도 5는 도 3의 표시 장치를 I-I'선에 따라 개략적으로 나타낸 단면도이다.
도 6a 및 도 6b는 도 5의 점선 부분에 나타날 수 있는 실시예의 단면도들이다.
도 7은 도 3의 표시 장치를 II-II'선에 따라 개략적으로 나타낸 단면도이다.
도 8은 도 1의 표시 장치를 A-A'선에 따라 개략적으로 나타낸 단면도이다.

본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.

이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.

이하의 실시예에서, 제1 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.

이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.

이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서 상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.

이하의 실시예에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.

도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.

어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.

이하의 실시예에서, 막, 영역, 구성 요소 등이 연결되었다고 할 때, 막, 영역, 구성 요소들이 직접적으로 연결된 경우뿐만 아니라, 막, 영역, 구성요소들 중간에 다른 막, 영역, 구성 요소들이 개재되어 간접적으로 연결된 경우도 포함한다. 예컨대, 본 명세서에서 막, 영역, 구성 요소 등이 전기적으로 연결되었다고 할 때, 막, 영역, 구성 요소 등이 직접 전기적으로 연결된 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 간접적으로 전기적 연결된 경우도 포함한다.

표시 장치는 화상을 표시하는 장치로서, 게임기, 멀티미디어기기, 초소형 PC와 같이 휴대가 가능한 모바일 기기일 수 있다. 후술할 표시 장치는 액정 표시 장치(Liquid Crystal Display), 전기영동 표시 장치(Electrophoretic Display), 유기 발광 표시 장치(Organic Light Emitting Display), 무기 EL 표시 장치(Inorganic Light Emitting Display), 전계 방출 표시 장치(Field Emission Display), 표면 전도 전자 방출 표시 장치(Surface-conduction Electron-emitter Display), 양자점 표시 장치(Quantum dot display), 플라즈마 표시 장치(Plasma Display), 음극선관 표시 장치(Cathode Ray Display) 등을 포함할 수 있다. 이하에서는, 본 발명의 일 실시예에 따른 표시 장치로서, 유기 발광 표시 장치를 예로 하여 설명하지만, 본 발명의 실시예들은 전술한 바와 같은 다양한 방식의 표시 장치가 사용될 수 있다.

도 1은 본 발명의 일 실시예에 따른 표시 장치(1)를 개략적으로 나타낸 평면도이다.

도 1을 참조하면, 표시 장치(1)는 기판(100), 화소회로(PC), 및 표시요소(DPE)를 포함할 수 있다. 기판(100)은 표시영역(DA) 및 비표시영역(NDA)을 포함할 수 있다. 표시 장치(1)는 표시영역(DA)에서 화상을 표시할 수 있다. 비표시영역(NDA)은 화상을 표시하지 않는 영역일 수 있다.

표시영역(DA)은 부화소영역(PXA)을 포함할 수 있다. 일 실시예에서, 표시영역(DA)은 복수의 부화소영역(PXA)들을 포함할 수 있다. 복수의 부화소영역(PXA)들은 제1방향 및 상기 제1방향과 교차하는 제2방향을 따라 배열될 수 있다. 상기 제1방향 및 상기 제2방향은 서로 직교하거나, 둔각을 이루거나, 예각을 이룰 수 있다. 이하에서는 상기 제1방향 및 상기 제2방향이 서로 직교하는 경우를 중심으로 상세히 설명하기로 한다. 예를 들어, 상기 제1방향은 도 1의 x 방향 또는 -x 방향일 수 있다. 상기 제2방향은 도 1의 y 방향 또는 -y 방향일 수 있다.

화소회로(PC)는 표시요소(DPE)에 전기적 신호를 전달할 수 있으며, 표시요소(DPE)를 제어할 수 있다. 일 실시예에서, 화소회로(PC)는 부화소영역(PXA)에 배치될 수 있다. 일 실시예에서, 복수의 화소회로(PC)들은 복수의 부화소영역(PXA)들에 각각 배치될 수 있다. 이러한 경우, 부화소영역(PXA)은 화소회로(PC)가 배치되는 영역으로 정의될 수 있다. 일 실시예에서, 화소회로(PC)는 적어도 하나의 박막트랜지스터 및 적어도 하나의 스토리지 커패시터를 포함할 수 있다.

표시요소(DPE)는 빛을 발광할 수 있으며, 부화소영역(PXA)에 배치될 수 있다. 일 실시예에서, 복수의 표시요소(DPE)들은 복수의 부화소영역(PXA)들에 각각 배치될 수 있다. 즉, 부화소영역(PXA)은 표시요소(DPE)가 배치되는 영역으로 정의될 수 있다.

표시요소(DPE)는 화소회로(PC)로부터 전기적 신호를 전달받을 수 있으며, 상기 전기적 신호에 따라 발광할 수 있다. 이러한 경우, 표시요소(DPE)는 부화소(PX)를 정의할 수 있다. 복수의 표시요소(DPE)들은 빛을 발광할 수 있으므로, 표시 장치(1)는 표시영역(DA)에서 화상을 표시할 수 있다.

표시요소(DPE)는 유기 발광층을 포함하는 유기발광다이오드(organic light emitting diode)일 수 있다. 또는, 표시요소(DPE)는 발광 다이오드(LED)일 수 있다. 발광 다이오드(LED)의 크기는 마이크로(micro) 스케일 또는 나노(nano) 스케일일 수 있다. 예를 들어, 발광 다이오드는 마이크로(micro) 발광 다이오드일 수 있다. 또는, 발광 다이오드는 나노로드(nanorod) 발광 다이오드일 수 있다. 나노로드 발광 다이오드는 갈륨나이트라이드(GaN)를 포함할 수 있다. 일 실시예에서, 나노로드 발광 다이오드 상에 색변환층을 배치할 수 있다. 상기 색변환층은 양자점을 포함할 수 있다. 또는, 표시요소(DPE)는 양자점 발광층을 포함하는 양자점 발광 다이오드(Quantum dot Light Emitting Diode)일 수 있다. 또는, 표시요소(DPE)는 무기 반도체를 포함하는 무기 발광 다이오드일 수 있다. 이하에서는 표시요소(DPE)가 유기발광다이오드인 경우를 중심으로 상세히 설명하기로 한다.

도 2는 본 발명의 일 실시예에 따른 표시 장치에 구비된 부화소(PX)의 등가회로도이다.

도 2을 참조하면, 화소회로(PC)는 구동 박막트랜지스터(T1), 스위칭 박막트랜지스터(T2), 보상 박막트랜지스터(T3), 제1초기화 박막트랜지스터(T4), 동작제어 박막트랜지스터(T5), 발광제어 박막트랜지스터(T6), 제2초기화 박막트랜지스터(T7), 스토리지 커패시터(Cst), 및 부스트 커패시터(Cbt)를 포함할 수 있다.

도 2에서는, 각 화소회로(PC)마다 신호선들(SL1, SL2, SLp, SLn, EL, DL), 초기화전압선(VL), 및 구동전압선(PL)이 구비된 것을 도시하고 있으나, 다른 실시예에서, 신호선들(SL1, SL2, SLp, SLn, EL, DL) 중 적어도 어느 하나, 또는/및 초기화전압선(VL)은 이웃하는 화소회로들에서 공유될 수 있다.

복수의 박막트랜지스터들(T1, T2, T3, T4, T5, T6, T7) 중 일부는 NMOS(n-channel MOSFET)로 구비되고, 나머지는 PMOS(p-channel MOSFET)으로 구비될 수 있다.

일 실시예에서, 복수의 박막트랜지스터들(T1, T2, T3, T4, T5, T6, T7) 중 보상 박막트랜지스터(T3), 및 제1초기화 박막트랜지스터(T4)는 NMOS(n-channel MOSFET)로 구비되며, 나머지는 PMOS(p-channel MOSFET)으로 구비될 수 있다.

다른 실시예에서, 복수의 박막트랜지스터들(T1, T2, T3, T4, T5, T6, T7) 중 보상 박막트랜지스터(T3), 제1초기화 박막트랜지스터(T4), 및 제2초기화 박막트랜지스터(T7)는 NMOS(n-channel MOSFET)로 구비되며, 나머지는 PMOS(p-channel MOSFET)으로 구비될 수 있다. 또는, 복수의 박막트랜지스터들(T1, T2, T3, T4, T5, T6, T7) 중 하나만 NMOS로 구비되고 나머지는 PMOS로 구비될 수 있다. 또는, 복수의 박막트랜지스터들(T1, T2, T3, T4, T5, T6, T7) 모두 NMOS로 구비될 수 있다.

신호선은 제1스캔신호(Sn')를 전달하는 제1스캔선(SL1), 제2스캔신호(Sn'')를 전달하는 제2스캔선(SL2), 제1초기화 박막트랜지스터(T4)에 이전 스캔신호(Sn-1)를 전달하는 이전스캔선(SLp), 동작제어 박막트랜지스터(T5)와 발광제어 박막트랜지스터(T6)에 발광제어신호(En)를 전달하는 발광제어선(EL), 제2초기화 박막트랜지스터(T7)에 이후 스캔신호(Sn+1)를 전달하는 이후 스캔선(SLn, next scan line), 및 데이터신호(Dm)를 전달하는 데이터선(DL)을 포함할 수 있다.

구동전압선(PL)은 구동 박막트랜지스터(T1)에 제1전원전압(ELVDD)을 전달하며, 초기화전압선(VL)은 구동 박막트랜지스터(T1) 및 화소전극을 초기화하는 초기화전압(Vint)을 전달할 수 있다.

구동 박막트랜지스터(T1)의 구동 게이트전극은 스토리지 커패시터(Cst)의 제1전극(CE1)과 전기적으로 연결되고, 구동 박막트랜지스터(T1)의 구동 소스전극은 동작제어 박막트랜지스터(T5)를 경유하여 구동전압선(PL)에 전기적으로 연결되며, 구동 박막트랜지스터(T1)의 구동 드레인전극은 발광제어 박막트랜지스터(T6)를 경유하여 표시요소(DPE)의 화소전극과 전기적으로 연결될 수 있다. 구동 박막트랜지스터(T1)는 스위칭 박막트랜지스터(T2)의 스위칭 동작에 따라 데이터신호(Dm)를 전달받아 표시요소(DPE)에 구동전류를 공급할 수 있다.

스위칭 박막트랜지스터(T2)의 스위칭 게이트전극은 제1스캔선(SL1)에 전기적으로 연결될 수 있다. 스위칭 박막트랜지스터(T2)의 스위칭 소스전극은 데이터선(DL)에 전기적으로 연결될 수 있다. 스위칭 박막트랜지스터(T2)의 스위칭 드레인전극은 구동 박막트랜지스터(T1)의 구동 소스전극에 전기적으로 연결되고 동작제어 박막트랜지스터(T5)를 경유하여 구동전압선(PL)에 전기적으로 연결될 수 있다. 스위칭 박막트랜지스터(T2)는 제1스캔선(SL1)을 통해 전달받은 제1스캔신호(Sn')에 따라 턴-온되어 데이터선(DL)으로 전달된 데이터신호(Dm)를 구동 박막트랜지스터(T1)의 구동 소스전극으로 전달하는 스위칭 동작을 수행할 수 있다.

보상 박막트랜지스터(T3)의 보상 게이트전극은 제2스캔선(SL2)에 전기적으로 연결될 수 있다. 보상 박막트랜지스터(T3)의 보상 드레인전극은 구동 박막트랜지스터(T1)의 구동 드레인전극에 전기적으로 연결되고 발광제어 박막트랜지스터(T6)를 경유하여 표시요소(DPE)의 화소전극과 연결될 수 있다. 보상 박막트랜지스터(T3)의 보상 소스전극은 스토리지 커패시터(Cst)의 제1전극(CE1) 및 구동 박막트랜지스터(T1)의 구동 게이트전극에 전기적으로 연결될 수 있다. 또한, 보상 박막트랜지스터(T3)의 보상 소스전극은 제1초기화 박막트랜지스터(T4)의 제1초기화 드레인전극에 전기적으로 연결될 수 있다.

보상 박막트랜지스터(T3)는 제2스캔선(SL2)을 통해 전달받은 제2스캔신호(Sn'')에 따라 턴-온되어 구동 박막트랜지스터(T1)의 구동 게이트전극과 구동 드레인전극을 전기적으로 연결하여 구동 박막트랜지스터(T1)를 다이오드 연결시킬 수 있다.

제1초기화 박막트랜지스터(T4)의 제1초기화 게이트전극은 이전스캔선(SLp)에 전기적으로 연결될 수 있다. 제1초기화 박막트랜지스터(T4)의 제1초기화 소스전극은 제2초기화 박막트랜지스터(T7)의 제2초기화 소스전극과 초기화전압선(VL)에 전기적으로 연결될 수 있다. 제1초기화 박막트랜지스터(T4)의 제1초기화 드레인전극은 스토리지 커패시터(Cst)의 제1전극(CE1), 보상 박막트랜지스터(T3)의 보상 소스전극 및 구동 박막트랜지스터(T1)의 구동 게이트전극에 전기적으로 연결될 수 있다. 제1초기화 박막트랜지스터(T4)는 이전스캔선(SLp)을 통해 전달받은 이전 스캔신호(Sn-1)에 따라 턴-온되어 초기화전압(Vint)을 구동 박막트랜지스터(T1)의 구동 게이트전극에 전달하여 구동 박막트랜지스터(T1)의 구동 게이트전극의 전압을 초기화시키는 초기화동작을 수행할 수 있다.

동작제어 박막트랜지스터(T5)의 동작제어 게이트전극은 발광제어선(EL)에 전기적으로 연결될 수 있다. 동작제어 박막트랜지스터(T5)의 동작제어 소스전극은 구동전압선(PL)과 전기적으로 연결될 수 있다. 동작제어 박막트랜지스터(T5)의 동작제어 드레인전극은 구동 박막트랜지스터(T1)의 구동 소스전극 및 스위칭 박막트랜지스터(T2)의 스위칭 드레인전극과 전기적으로 연결될 수 있다.

발광제어 박막트랜지스터(T6)의 발광제어 게이트전극은 발광제어선(EL)에 전기적으로 연결될 수 있다. 발광제어 박막트랜지스터(T6)의 발광제어 소스전극은 구동 박막트랜지스터(T1)의 구동 드레인전극 및 보상 박막트랜지스터(T3)의 보상 드레인전극에 연결될 수 있다. 발광제어 박막트랜지스터(T6)의 발광제어 드레인전극은 제2초기화 박막트랜지스터(T7)의 제2초기화 드레인전극 및 표시요소(DPE)의 화소전극에 전기적으로 연결될 수 있다.

동작제어 박막트랜지스터(T5) 및 발광제어 박막트랜지스터(T6)는 발광제어선(EL)을 통해 전달받은 발광제어신호(En)에 따라 동시에 턴-온되어, 제1전원전압(ELVDD)이 표시요소(DPE)에 전달되어 유기발광다이오드(OLED)에 구동전류가 흐르도록 할 수 있다.

제2초기화 박막트랜지스터(T7)의 제2초기화 게이트전극(G7)은 이후스캔선(SLn)에 전기적으로 연결될 수 있다. 제2초기화 박막트랜지스터(T7)의 제2초기화 소스전극은 발광제어 박막트랜지스터(T6)의 발광제어 드레인전극 및 유기발광다이오드(OLED)의 화소전극에 전기적으로 연결될 수 있다. 제2초기화 박막트랜지스터(T7)의 제2초기화 드레인전극은 제1초기화 박막트랜지스터(T4)의 제1초기화 소스전극 및 초기화전압선(VL)에 전기적으로 연결될 수 있다. 제2초기화 박막트랜지스터(T7)는 이후스캔선(SLn)을 통해 전달받은 이후 스캔신호(Sn+1)에 따라 턴-온되어 표시요소(DPE)의 화소전극을 초기화시킨다.

제2초기화 박막트랜지스터(T7)는 도 8에 도시된 바와 같이 이후스캔선(SLn)에 연결될 수 있다. 다른 실시예로서, 제2초기화 박막트랜지스터(T7)는 발광제어선(EL)에 연결되어 발광제어신호(En)에 따라 구동될 수 있다. 한편, 도 8의 소스전극들 및 드레인전극들은 트랜지스터의 종류(p-type or n-type)에 따라 그 위치가 서로 바뀔 수 있다.

스토리지 커패시터(Cst)는 제1전극(CE1)과 제2전극(CE2)을 포함할 수 있다. 스토리지 커패시터(Cst)의 제1전극(CE1)은 구동 박막트랜지스터(T1)의 구동 게이트전극과 전기적으로 연결되며, 스토리지 커패시터(Cst)의 제2전극(CE2)은 구동전압선(PL)과 전기적으로 연결될 수 있다. 스토리지 커패시터(Cst)는 구동 박막트랜지스터(T1)의 구동 게이트전극 전압과 제1전원전압(ELVDD) 차에 대응하는 전하가 저장될 수 있다.

부스트 커패시터(Cbt)는 제3전극(CE3) 및 제4전극(CE4)을 포함할 수 있다. 제3전극(CE3)은 스위칭 박막트랜지스터(T2)의 스위칭 게이트전극 및 제1스캔선(SL1)에 전기적으로 연결되며, 제4전극(CE4)은 보상 박막트랜지스터(T3)의 보상 소스전극 및 노드연결선에 전기적으로 연결될 수 있다. 부스트 커패시터(Cbt)는 제1스캔선(SL1)으로 공급되는 제1스캔신호(Sn')가 턴-오프될 때, 제1노드(N1)의 전압을 상승시킬 수 있다. 이와 같이, 제1노드(N1)의 전압이 상승되면 블랙 계조를 선명하게 표현할 수 있다.

제1노드(N1)는 구동 박막트랜지스터(T1)의 구동 게이트전극, 보상 박막트랜지스터(T3)의 소스전극, 제1초기화 박막트랜지스터(T4)의 드레인전극, 및 부스트 커패시터(Cbt)의 제4전극(CE4)이 노드연결선으로 전기적으로 연결되는 영역일 수 있다.

본 실시예에서는 복수의 박막트랜지스터들(T1, T2, T3, T4, T5, T6, T7) 중 적어도 하나는 산화물을 포함하는 반도체층을 포함하며, 나머지는 실리콘을 포함하는 반도체층을 포함할 수 있다.

구체적으로, 표시 장치의 밝기에 직접적으로 영향을 미치는 구동 박막트랜지스터의 경우 높은 신뢰성을 갖는 다결정 실리콘으로 구성된 반도체층을 포함하도록 구성하며, 이를 통해 고해상도의 표시 장치를 구현할 수 있다.

한편, 산화물 반도체는 높은 캐리어 이동도(high carrier mobility) 및 낮은 누설전류를 가지므로, 구동 시간이 길더라도 전압 강하가 크지 않을 수 있다. 즉, 저주파 구동 시에도 전압 강하에 따른 화상의 색상 변화가 크지 않으므로, 저주파 구동이 가능할 수 있다.

이와 같이 산화물 반도체의 경우 누설전류가 적은 이점을 갖기에, 구동 박막트랜지스터(T1)의 구동 게이트전극과 연결되는 보상 박막트랜지스터(T3), 제1초기화 박막트랜지스터(T4), 및 제2초기화 박막트랜지스터(T7) 중 적어도 하나를 산화물 반도체로 채용하여 구동 게이트전극으로 흘러갈 수 있는 누설전류를 방지하는 동시에 소비전력을 줄일 수 있다.

도 3은 본 발명의 다른 실시예에 따른 표시 장치(1)의 부화소영역(PXA) 및 화소회로층(PCL)을 개략적으로 나타낸 평면도이다. 도 4a 내지 도 4g는 도 3의 구성요소들을 부분적으로 나타낸 평면도이다. 도 4a는 제1반도체층(Act1)을 개략적으로 나타낸 평면도이다. 도 4b는 제1게이트도전층(GL1)을 개략적으로 나타낸 평면도이다. 도 4c는 제2게이트도전층(GL2)을 개략적으로 나타낸 평면도이다. 도 4d는 제2반도체층(Act2)을 개략적으로 나타낸 평면도이다. 도 4e는 제3게이트도전층(GL3)을 개략적으로 나타낸 평면도이다. 도 4f는 복수의 도전패턴(CDP) 및 복수의 무기절연패턴(IPT)을 개략적으로 나타낸 평면도이다. 도 10g는 상부도전층(UCDL)을 개략적으로 나타낸 평면도이다.

도 3과 도 4a 내지 도 4g를 참조하면, 화소회로층(PCL)은 부화소영역(PXA)에 중첩하는 화소회로(PC)를 정의할 수 있다. 화소회로(PC)는 적어도 하나의 박막트랜지스터를 포함할 수 있다. 일 실시예에서, 화소회로(PC)는 구동 박막트랜지스터(T1), 스위칭 박막트랜지스터(T2), 보상 박막트랜지스터(T3), 제1초기화 박막트랜지스터(T4), 동작제어 박막트랜지스터(T5), 발광제어 박막트랜지스터(T6), 제2초기화 박막트랜지스터(T7), 스토리지 커패시터(Cst), 및 부스트 커패시터(Cbt)를 포함할 수 있다.

화소회로층(PCL)은 제1반도체층(Act1), 제1게이트도전층(GL1), 제2게이트도전층(GL2), 제2반도체층(Act2), 제3게이트도전층(GL3), 복수의 무기절연패턴(IPT), 복수의 도전패턴(CDP), 및 상부도전층(UCDL)을 포함할 수 있다. 제1반도체층(Act1), 제1게이트도전층(GL1), 제2게이트도전층(GL2), 제2반도체층(Act2), 제3게이트도전층(GL3), 복수의 무기절연패턴(IPT), 복수의 도전패턴(CDP), 및 상부도전층(UCDL)은 부화소영역(PXA)과 중첩할 수 있다.

일 실시예에서, 구동 박막트랜지스터(T1), 스위칭 박막트랜지스터(T2), 동작제어 박막트랜지스터(T5), 발광제어 박막트랜지스터(T6), 및 제2초기화 박막트랜지스터(T7)는 실리콘 반도체를 포함하는 박막트랜지스터로 구비될 수 있다. 그리고, 보상 박막트랜지스터(T3) 및 제1초기화 박막트랜지스터(T4)는 산화물 반도체를 포함하는 박막트랜지스터로 구비될 수 있다.

적어도 하나의 박막트랜지스터는 실리콘 반도체를 포함하는 제1반도체층(Act1)을 따라 배치될 수 있다. 제1반도체층(Act1)의 일부 영역들은 구동 박막트랜지스터(T1), 스위칭 박막트랜지스터(T2), 동작제어 박막트랜지스터(T5), 발광제어 박막트랜지스터(T6), 및 제2초기화 박막트랜지스터(T7)의 반도체영역들에 해당될 수 있다. 이를 다시 말하면, 구동 박막트랜지스터(T1), 스위칭 박막트랜지스터(T2), 동작제어 박막트랜지스터(T5), 발광제어 박막트랜지스터(T6) 및 제2초기화 박막트랜지스터(T7)의 반도체영역들은 서로 연결되며 다양한 형상으로 굴곡질 수 있다.

제1반도체층(Act1)은 각각 채널영역, 채널영역의 양 옆의 소스영역 및 드레인영역을 포함할 수 있다. 일 예로, 소스영역 및 드레인영역은 불순물로 도핑될 수 있으며, 불순물은 N형 불순물 또는 P형 불순물을 포함할 수 있다. 소스영역 및 드레인영역은 해당하는 박막트랜지스터의 소스전극 및 드레인전극으로 이해될 수 있다. 이하에서는 설명의 편의를 위하여 소스전극 및 드레인전극을 각각 소스영역 및 드레인영역으로 설명하기로 한다.

구동 박막트랜지스터(T1)는 구동 채널영역(A1), 구동 채널영역(A1) 양측의 구동 소스영역(S1)과 구동 드레인영역(D1), 및 구동 채널영역(A1)에 중첩하는 구동 게이트전극(G1)을 포함할 수 있다. 구동 채널영역(A1)은 오메가 형상과 같은 형상을 구비함으로써, 좁은 공간 내에 긴 채널길이를 유지할 수 있다. 구동 채널영역(A1)의 길이가 긴 경우, 게이트 전압의 구동 범위(driving range)가 넓어지게 되어 표시요소에서 방출되는 빛의 계조를 보다 정교하게 제어할 수 있으며, 표시 품질을 향상시킬 수 있다.

스위칭 박막트랜지스터(T2)는 스위칭 채널영역(A2), 스위칭 채널영역(A2) 양측의 스위칭 소스영역(S2)과 스위칭 드레인영역(D2), 및 스위칭 채널영역(A2)에 중첩하는 스위칭 게이트전극(G2)을 포함할 수 있다. 스위칭 드레인영역(D2)은 구동 소스영역(S1)과 연결될 수 있다.

동작제어 박막트랜지스터(T5)는 동작제어 채널영역(A5), 동작제어 채널영역(A5)의 양측에 위치하는 동작제어 소스영역(S5)과 동작제어 드레인영역(D5), 및 동작제어 채널영역(A5)에 중첩하는 동작제어 게이트전극(G5)을 포함할 수 있다. 동작제어 드레인영역(D5)은 구동 소스영역(S1)과 연결될 수 있다. 동작제어 드레인영역(D5)은 스위칭 드레인영역(D2)과 연결될 수 있다.

발광제어 박막트랜지스터(T6)는 발광제어 채널영역(A6), 발광제어 채널영역(A6)의 양측에 위치하는 발광제어 소스영역(S6)과 발광제어 드레인영역(D6), 발광제어 채널영역(A6)에 중첩하는 발광제어 게이트전극(G6)을 포함할 수 있다. 발광제어 소스영역(S6)은 구동 드레인영역(D1)과 연결될 수 있다.

제2초기화 박막트랜지스터(T7)는 제2초기화 채널영역(A7), 제2초기화 채널영역(A7)의 양측에 위치하는 제2초기화 소스영역(S7)과 제2초기화 드레인영역(D7), 및 제2초기화 채널영역(A7)에 중첩하는 제2초기화 게이트전극(G7)을 포함할 수 있다. 제2초기화 소스영역(S7)은 발광제어 드레인영역(D6)과 연결될 수 있다.

제1반도체층(Act1) 상에는 적어도 하나의 절연층을 사이에 두고 제1게이트도전층(GL1)이 배치될 수 있다. 제1게이트도전층(GL1)은 제1스캔선(SL1), 발광제어선(EL), 및 구동 게이트전극(G1)을 포함할 수 있다.

제1스캔선(SL1)은 제1방향(예를 들어, x 방향 또는 -x 방향)을 따라 연장될 수 있다. 제1스캔선(SL1)의 일 영역들은 스위칭 게이트전극(G2), 제2초기화 게이트전극(G7), 및 부스트 커패시터(Cbt)의 제3전극(CE3)에 해당할 수 있다. 예를 들어, 제1스캔선(SL1) 중 스위칭 채널영역(A2)과 중첩하는 영역은 스위칭 게이트전극(G2)일 수 있다. 또한, 제1스캔선(SL1) 중 제2초기화 채널영역(A7)과 중첩하는 영역은 제2초기화 게이트전극(G7)일 수 있다. 제1스캔선(SL1) 중 제2반도체층(Act2)과 중첩하는 영역은 제3전극(CE3)일 수 있다.

발광제어선(EL)은 제1방향(예를 들어, x 방향 또는 -x 방향)을 따라 연장될 수 있다. 발광제어선(EL)의 일 영역들은 동작제어 게이트전극(G5) 및 발광제어 게이트전극(G6)에 해당할 수 있다. 예를 들어, 발광제어선(EL) 중 동작제어 채널영역(A5)과 중첩하는 영역은 동작제어 게이트전극(G5)일 수 있다. 또한, 발광제어선(EL) 중 발광제어 채널영역(A6)과 중첩하는 영역은 발광제어 게이트전극(G6)일 수 있다.

구동 게이트전극(G1)은 후술할 제6도전패턴(CDP6)을 통해 보상 박막트랜지스터(T3)와 연결될 수 있다.

일 실시예에서, 제1스캔선(SL1), 발광제어선(EL), 및 구동 게이트전극(G1)은 동일한 층에 배치될 수 있으며, 서로 동일한 물질을 포함할 수 있다.

제2게이트도전층(GL2)은 제1게이트도전층(GL1)을 덮는 적어도 하나의 절연층 상에 배치될 수 있다. 제2게이트도전층(GL2)은 초기화전압선(VL), 하부이전스캔선(SLpa), 제2하부스캔선(SL2a), 및 제2전극(CE2)을 포함할 수 있다.

일 실시예에서, 초기화전압선(VL)은 제1방향(예를 들어, x 방향 또는 -x 방향)을 따라 연장될 수 있다. 초기화전압선(VL)은 후술할 제5도전패턴(CDP5)을 통해 제1초기화 박막트랜지스터(T4) 및 제2초기화 박막트랜지스터(T7)와 연결될 수 있다. 초기화전압선(VL)은 정전압(예를 들어, -2V 등)을 가질 수 있다.

일 실시예에서, 하부이전스캔선(SLpa)은 제1방향(예를 들어, x 방향 또는 -x 방향)으로 연장될 수 있다. 하부이전스캔선(SLpa)의 일 영역은 제1초기화 하부게이트전극(G4a)에 해당될 수 있다.

일 실시예에서, 제2하부스캔선(SL2a)은 제1방향(예를 들어, x 방향 또는 -x 방향)을 따라 연장될 수 있다. 제2하부스캔선(SL2a)의 일 영역은 제1초기화 하부보상게이트전극(G3a)에 해당될 수 있다.

제2전극(CE2)은 구동 게이트전극(G1)과 중첩할 수 있으며, 구동 게이트전극(G1)과 함께 스토리지 커패시터(Cst)를 구비할 수 있다. 스토리지 커패시터(Cst)는 제1전극(CE1) 및 제2전극(CE2)을 포함할 수 있는데, 제1전극(CE1)은 구동 게이트전극(G1)일 수 있다. 즉, 제1전극(CE1)은 구동 게이트전극(G1)과 일체로 구비될 수 있다. 이러한 경우, 스토리지 커패시터(Cst)는 구동 박막트랜지스터(T1)와 중첩되도록 배치될 수 있다. 제2전극(CE2)은 폐곡선 형상의 개구부(CEOP)를 포함할 수 있다. 개구부(CEOP)는 제1전극(CE1)의 중앙부분을 노출시킬 수 있다.

초기화전압선(VL), 하부이전스캔선(SLpa), 제2하부스캔선(SL2a), 및 제2전극(CE2)은 동일한 층에 배치되고, 동일한 물질을 포함할 수 있다.

제2반도체층(Act2)은 제2게이트도전층(GL2)을 덮는 적어도 하나의 절연층 상에 배치될 수 있다. 적어도 하나의 박막트랜지스터는 산화물 반도체를 포함하는 제2반도체층(Act2)을 따라 배치될 수 있다. 제2반도체층(Act2)의 일부 영역들은, 보상 박막트랜지스터(T3) 및 제1초기화 박막트랜지스터(T4)의 반도체영역들에 해당될 수 있다. 이를 다시 말하면, 보상 박막트랜지스터(T3) 및 제1초기화 박막트랜지스터(T4)의 반도체영역들은 서로 연결될 수 있다.

제2반도체층(Act2)은 각각 채널영역, 채널영역의 양 옆의 소스영역 및 드레인영역을 포함할 수 있다. 제2반도체층(Act2)은 채널영역, 채널영역의 양 옆의 소스영역 및 드레인영역을 포함할 수 있다. 일 예로, 소스영역 및 드레인영역은 플라즈마 처리에 의해서 캐리어 농도가 높아진 영역일 수 있다. 소스영역 및 드레인영역은, 각각 소스전극 및 드레인전극에 해당한다. 이하에서는, 소스전극이나 드레인전극 대신 소스영역 및 드레인영역이라는 용어를 사용한다.

보상 박막트랜지스터(T3)는 보상 채널영역(A3), 보상 채널영역(A3) 양측의 보상 소스영역(S3)과 보상 드레인영역(D3), 보상 채널영역(A3)과 중첩하는 보상 게이트전극(G3)을 포함할 수 있다. 보상 소스영역(S3)은 후술할 제2도전패턴(CDP2)을 통해 구동 게이트전극(G1)과 전기적으로 연결될 수 있다. 보상 소스영역(S3)은 부스트 커패시터(Cbt)의 제4전극(CE4)과 연결될 수 있다. 일 실시예에서, 보상 소스영역(S3)은 부스트 커패시터(Cbt)의 제4전극(CE4)과 일체로 구비될 수 있다. 이를 다시 말하면, 부스트 커패시터(Cbt)는 제3전극(CE3) 및 제4전극(CE4)을 포함할 수 있다. 부스트 커패시터(Cbt)는 제1스캔선(SL1)으로 공급되는 제1스캔신호(Sn')가 턴-오프될 때, 후술할 제6도전패턴(CDP6)의 전압을 상승시킬 수 있다. 이와 같이 제6도전패턴(CDP6)의 전압이 상승되면 블랙 계조를 선명하게 표현할 수 있다. 보상 드레인영역(D3)은 후술할 제4도전패턴(CDP4)을 통해 발광제어 소스영역(S6)과 전기적으로 연결될 수 있다.

제1초기화 박막트랜지스터(T4)는 제1초기화 채널영역(A4), 제1초기화 채널영역(A4) 양측의 제1초기화 소스영역(S4)과 제1초기화 드레인영역(D4), 및 제1초기화 채널영역(A4)에 중첩하는 제1초기화 게이트전극(G4)을 포함할 수 있다. 제1초기화 드레인영역(D4)은 보상 소스영역(S3)과 연결될 수 있다. 제1초기화 소스영역(S4)은 후술할 제5도전패턴(CDP5)과 연결될 수 있다. 따라서, 제1초기화 소스영역(S4)은 초기화전압선(VL)과 전기적으로 연결될 수 있다.

제2반도체층(Act2) 상에는 적어도 하나의 절연층을 사이에 두고 제3게이트도전층(GL3)이 배치될 수 있다. 제3게이트도전층(GL3)은 상부이전스캔선(SLpb) 및 제2상부스캔선(SL2b)을 포함할 수 있다.

상부이전스캔선(SLpb)은 제1방향(예를 들어, x 방향 또는 -x 방향)으로 연장될 수 있다. 상부이전스캔선(SLpb)은 하부이전스캔선(SLpa)과 함께 이전스캔선(SLp)을 구비할 수 있다. 이를 다시 말하면, 이전스캔선(SLp)은 하부이전스캔선(SLpa) 및 상부이전스캔선(SLpb)을 포함할 수 있다. 일부 실시예에서, 하부이전스캔선(SLpa) 및 상부이전스캔선(SLpb) 중 어느 하나는 생략될 수 있다.

상부이전스캔선(SLpb)의 일 영역은 제1초기화 상부게이트전극(G4b)에 해당될 수 있다. 제1초기화 상부게이트전극(G4b)은 제1초기화 하부게이트전극(G4a)과 함께 제1초기화 게이트전극(G4)을 구비할 수 있다. 이를 다시 말하면, 제1초기화 게이트전극(G4)은 제1초기화 하부게이트전극(G4a) 및 제1초기화 상부게이트전극(G4b)을 포함할 수 있다. 이러한 경우, 제1초기화 박막트랜지스터(T4)는 이중 게이트 구조를 가질 수 있다. 일부 실시예에서, 제1초기화 하부게이트전극(G4a) 및 제1초기화 상부게이트전극(G4b) 중 어느 하나는 생략될 수 있다. 이러한 경우, 제1초기화 박막트랜지스터(T4)는 단일 게이트 구조를 가질 수 있다.

제2상부스캔선(SL2b)은 제1방향(예를 들어, x 방향 또는 -x 방향)을 따라 연장될 수 있다. 제2상부스캔선(SL2b)은 제2하부스캔선(SL2a)과 함께 제2스캔선(SL2)을 구비할 수 있다. 이를 다시 말하면, 제2스캔선(SL2)은 제2하부스캔선(SL2a) 및 제2상부스캔선(SL2b)을 포함할 수 있다. 일부 실시예에서, 제2하부스캔선(SL2a) 및 제2상부스캔선(SL2b) 중 어느 하나는 생략될 수 있다.

제2상부스캔선(SL2b)의 일 영역은 상부보상게이트전극(G3b)에 해당할 수 있다. 상부보상게이트전극(G3b)은 하부보상게이트전극(G3a)과 함께 보상 게이트전극(G3)을 구비할 수 있다. 이를 다시 말하면, 보상 게이트전극(G3)은 하부보상게이트전극(G3a) 및 상부보상게이트전극(G3b)을 포함할 수 있다. 이러한 경우, 보상 박막트랜지스터(T3)는 이중 게이트 구조를 가질 수 있다. 일부 실시예에서, 하부보상게이트전극(G3a) 및 상부보상게이트전극(G3b) 중 적어도 하나는 생략될 수 있다. 이러한 경우, 보상 박막트랜지스터(T3)는 단일 게이트 구조를 가질 수 있다.

제3게이트도전층(GL3) 상에는 복수의 무기절연패턴(IPT)이 배치될 수 있으며, 복수의 무기절연패턴(IPT) 상에는 복수의 도전패턴(CDP)이 배치될 수 있다.

복수의 무기절연패턴(IPT)은 부화소영역(PXA)에 배치될 수 있다. 이를 다시 말하면, 복수의 무기절연패턴(IPT)은 부화소영역(PXA)과 중첩할 수 있다. 즉, 복수의 무기절연패턴(IPT)은 하나의 부화소영역(PXA)과 중첩할 수 있다. 복수의 무기절연패턴(IPT)은 무기절연층(IIL, 도 5 참조)에 포함된 그루브(GV)에 의해 서로 이격될 수 있다. 일 실시예에서, 복수의 무기절연패턴(IPT)은 부화소영역(PXA)에서 서로 이격될 수 있다.

제1배선은 복수의 무기절연패턴(IPT)들 중 어느 하나와 중첩하고, 제2배선은 복수의 무기절연패턴(IPT)들 중 다른 하나와 중첩할 수 있다. 상기 제1배선 및 상기 제2배선은 부화소영역(PXA)과 중첩하며 제1방향(예를 들어, x 방향 또는 -x 방향)으로 연장될 수 있다. 예를 들어, 상기 제1배선은 제1스캔선(SL1), 제2스캔선(SL2), 이전스캔선(SLp), 및 초기화전압선(VL) 중 적어도 하나이고, 상기 제2배선은 발광제어선(EL)일 수 있다.

복수의 도전패턴(CDP)은 복수의 무기절연패턴(IPT) 상에 배치될 수 있다. 일 실시예에서, 복수의 도전패턴(CDP)은 복수의 무기절연패턴(IPT) 중 어느 하나 상에 배치될 수 있다. 이를 다시 말하면, 하나의 무기절연패턴(IPT) 상에 복수의 도전패턴(CDP)이 배치될 수 있다. 다른 실시예에서, 복수의 도전패턴(CDP)은 복수의 무기절연패턴(IPT) 상에 각각 배치될 수 있다.

일 실시예에서, 복수의 도전패턴(CDP)은 제1도전패턴(CDP1), 제2도전패턴(CDP2), 제3도전패턴(CDP3), 제4도전패턴(CDP4), 제5도전패턴(CDP5), 및 제6도전패턴(CDP6)을 포함할 수 있다.

일 실시에에서, 제1도전패턴(CDP1) 및 제1도전패턴(CDP1)과 이격된 복수의 도전패턴(CDP) 사이에는 무기절연층(IIL)의 그루브(GV)가 배치될 수 있다. 즉, 제1도전패턴(CDP1)은 그루브(GV)에 의해 둘러싸이도록 배치될 수 있다.

일 실시예에서, 제1도전패턴(CDP1)은 복수의 무기절연패턴(IPT) 중 어느 하나 상에 배치될 수 있다. 제2도전패턴(CDP2)은 복수의 무기절연패턴(IPT) 중 다른 하나 상에 배치될 수 있다. 제3도전패턴(CDP3)은 복수의 무기절연패턴(IPT) 중 또 다른 하나 상에 배치될 수 있다. 즉, 제1도전패턴(CDP1), 제2도전패턴(CDP2) 및 제3도전패턴(CDP3)은 무기절연층(IIL)의 그루브(GV)에 의해 각각 둘러싸이도록 배치될 수 있다.

다른 실시예에서, 제2도전패턴(CDP2) 및 제3도전패턴(CDP3)은 복수의 무기절연패턴(IPT) 중 어느 하나 상에 함께 배치될 수 있다. 즉, 제2도전패턴(CDP2) 및 제3도전패턴(CDP3)은 무기절연층(IIL)의 그루브(GV)에 의해 함께 둘러싸이도록 배치될 수 있다.

제1도전패턴(CDP1)은 스위칭 소스영역(S2) 및 데이터선(DL)을 전기적으로 연결시킬 수 있다. 제2도전패턴(CDP2)은 구동전압선(PL) 및 동작제어 소스영역(S5)을 전기적으로 연결시킬 수 있다. 제2도전패턴(CDP2)은 구동전압선(PL) 및 제2전극(CE2)을 전기적으로 연결시킬 수 있다. 제3도전패턴(CDP3)은 발광제어 드레인영역(D6) 및 후술할 상부도전패턴(UCDP)을 전기적으로 연결시킬 수 있다. 제4도전패턴(CDP4)은 보상 드레인영역(D3) 및 발광제어 소스영역(S6)을 전기적으로 연결시킬 수 있다. 제5도전패턴(CDP5)은 제1초기화 소스영역(S4) 및 초기화전압선(VL)을 전기적으로 연결시킬 수 있다. 제5도전패턴(CDP5)은 제2초기화 드레인영역(D7) 및 초기화전압선(VL)을 전기적으로 연결시킬 수 있다. 제6도전패턴(CDP6)은 구동 게이트전극(G1)과 보상 소스영역(S3)을 전기적으로 연결시킬 수 있다. 일 실시예에서, 제6도전패턴(CDP6)은 제2전극(CE2)의 개구부(CEOP)를 통해 구동 게이트전극(G1) 및 보상 소스영역(S3)을 전기적으로 연결시킬 수 있다.

일 실시예에서, 복수의 도전패턴(CDP)은 동일한 층에 배치될 수 있으며, 동일한 물질을 포함할 수 있다.

상부도전층(UCDL)은 복수의 도전패턴(CDP) 및 복수의 무기절연패턴(IPT)을 덮는 적어도 하나의 절연층 상에 배치될 수 있다. 상부도전층(UCDL)은 구동전압선(PL), 데이터선(DL), 및 상부도전패턴(UCDP)을 포함할 수 있다. 일 실시예에서, 구동전압선(PL) 및 데이터선(DL) 중 적어도 하나는 부화소영역(PXA)과 중첩하며 제2방향(예를 들어, y 방향 또는 -y 방향)으로 연장된 제3배선일 수 있다.

구동전압선(PL)은 제1방향(예를 들어, x 방향 또는 -x 방향)과 교차하는 제2방향(예를 들어, y 방향 또는 -y 방향)으로 연장될 수 있다. 일 실시예에서, 구동전압선(PL)은 실질적으로 제2방향(예를 들어, y 방향 또는 -y 방향)을 따라 연장될 수 있다. 구동전압선(PL)은 제2도전패턴(CDP2)을 통해 제2전극(CE2) 및 동작제어 소스영역(S5)과 전기적으로 연결될 수 있다.

데이터선(DL)은 제2방향(예를 들어, y 방향 또는 -y 방향)으로 연장될 수 있다. 데이터선(DL)은 제1도전패턴(CDP1)을 통해 스위칭 소스영역(S2)에 전기적으로 연결될 수 있다. 데이터선(DL)의 일부는 스위칭 소스전극으로 이해할 수 있다.

상부도전패턴(UCDP)은 제3도전패턴(CDP3)과 전기적으로 연결될 수 있다. 상부도전패턴(UCDP)은 표시요소로서 유기발광다이오드와 전기적으로 연결될 수 있다.

일 실시예에서, 구동전압선(PL), 데이터선(DL), 및 상부도전패턴(UCDP)은 동일한 층에 배치될 수 있으며, 동일한 물질을 포함할 수 있다.

화소회로층(PCL)은 서로 이격된 복수의 무기절연패턴(IPT)들을 포함하면서 제1방향(예를 들어, x 방향 또는 -x 방향)으로 연장된 제1배선과 제2배선, 및 제2방향(예를 들어, y 방향 또는 -y 방향)으로 연장된 제3배선을 포함할 수 있다. 이를 다시 말하면, 표시 장치(1)는 복수의 무기절연패턴(IPT)들을 포함함과 동시에 배선들이 제1방향(예를 들어, x 방향 또는 -x 방향) 및/또는 제2방향(예를 들어, y 방향 또는 -y 방향)으로 단절되지 않고 다양하게 배치될 수 있다. 따라서, 본 발명의 실시예인 표시 장치(1)는 서로 이격된 복수의 무기절연패턴(IPT)들을 포함함으로서 외부로부터 충격에 의해 불량이 발생하는 현상을 방지 또는 감소시킬 수 있으며, 화소회로층(PCL)에 배선들이 다양하게 배치될 수 있다.

도 5는 도 3의 표시 장치를 I-I'선에 따라 개략적으로 나타낸 단면도이다. 도 5에 있어서 도 3과 동일한 참조부호는 동일 부재를 의미하므로 중복된 설명은 생략하기로 한다.

도 5을 참조하면, 표시 장치(1)는 기판(100), 화소회로층(PCL), 및 표시요소층(DEL)을 포함할 수 있다. 화소회로층(PCL)은 화소회로(PC)를 정의할 수 있다. 이를 다시 말하면, 화소회로층(PCL)은 화소회로(PC)를 포함할 수 있다. 표시요소층(DEL)을 표시요소로서 유기발광다이오드(OLED)를 포함할 수 있다.

기판(100)은 부화소영역(PXA)을 포함할 수 있다. 일 실시예에서, 기판(100)은 복수의 부화소영역(PXA)들을 포함할 수 있다. 일 실시예에서, 부화소영역(PXA)에는 하나의 화소회로(PC)가 배치될 수 있다. 일 실시예에서, 부화소영역(PXA)에는 하나의 유기발광다이오드(OLED)가 배치될 수 있다.

화소회로(PC)를 정의하는 화소회로층(PCL)은 기판(100) 상에 배치될 수 있다. 화소회로(PC)는 부화소영역(PXA)에 중첩할 수 있다. 화소회로층(PCL)은 버퍼층(111), 제1반도체층(Act1), 제1게이트도전층(GL1), 제2게이트도전층(GL2), 제2반도체층(Act2), 제3게이트도전층(GL3), 무기절연층(IIL), 복수의 도전패턴(CDP)들, 유기절연층(OIL), 상부도전패턴(UCDP), 및 상부유기절연층(UOIL)을 포함할 수 있다.

무기절연층(IIL)은 그루브(GV)를 포함할 수 있다. 무기절연층(IIL)은 그루브(GV)에 의해 이격된 복수의 무기절연패턴(IPT) 및 기판(100)과 복수의 무기절연패턴(IPT) 사이에 배치된 하부무기절연층(LIL)을 포함할 수 있다.

제1반도체층(Act1)은 버퍼층(111) 상에 배치될 수 있다. 제1반도체층(Act1)은 실리콘 반도체를 포함할 수 있다. 일 실시예에서, 제1반도체층(Act1)은 스위칭 박막트랜지스터(T2)의 스위칭 소스영역(S2), 스위칭 채널영역(A2), 및 스위칭 드레인영역(D2)을 포함할 수 있다.

하부무기절연층(LIL)은 기판(100) 상에 배치될 수 있다. 일 실시예에서, 하부무기절연층(LIL)은 기판(100) 및 복수의 무기절연패턴(IPT) 사이에 배치될 수 있다. 일 실시예에서, 하부무기절연층(LIL)은 기판(100) 상에서 연속적으로 배치될 수 있다. 일 실시예에서, 하부무기절연층(LIL)은 기판(100) 상에 차례로 배치된 제1게이트절연층(112), 제2게이트절연층(113), 하부절연층(114), 및 제3게이트절연층(115)을 포함할 수 있다. 이를 다시 말하면, 제1반도체층(Act1)은 기판(100) 및 제1게이트절연층(112) 사이에 배치될 수 있다.

제1게이트도전층(GL1)은 제1게이트절연층(112) 상에 배치될 수 있다. 일 실시예에서, 제1게이트도전층(GL1)은 제1게이트절연층(112) 및 제2게이트절연층(113) 사이에 배치될 수 있다. . 일 실시예에서, 제1게이트도전층(GL1)은 제1스캔선(SL1) 및 발광제어선(EL)을 포함할 수 있다. 제1스캔선(SL1)은 제1방향(예를 들어 도 9을 참조하면, x 방향 또는 -x 방향)으로 연장될 수 있다. 스위칭 채널영역(A2)과 중첩하는 제1스캔선(SL1)은 스위칭 게이트전극(G2)일 수 있다. 제2게이트절연층(113)은 제1게이트도전층(GL1)을 덮을 수 있다.

제2게이트도전층(GL2)은 제2게이트절연층(113) 상에 배치될 수 있다. 일 실시예에서, 제2게이트도전층(GL2)은 하부보상게이트전극(G3a)을 포함할 수 있다.

하부절연층(114)은 제2게이트도전층(GL2)을 덮을 수 있다. 이를 다시 말하면, 제2게이트도전층(GL2)은 제2게이트절연층(113) 및 하부절연층(114) 사이에 배치될 수 있다. 하부절연층(114)은 실리콘산화물(SiO₂), 실리콘질화물(SiN_X), 실리콘산질화물(SiON), 알루미늄산화물(Al₂O₃), 티타늄산화물(TiO₂), 탄탈산화물(Ta₂O₅), 하프늄산화물(HfO₂), 및/또는 징크산화물(ZnO) 등과 같은 무기 절연물을 포함할 수 있다.

제2반도체층(Act2)은 하부절연층(114) 상에 배치될 수 있다. 제2반도체층(Act2)은 산화물 반도체를 포함할 수 있다. 일 실시예에서, 제2반도체층(Act2)은 보상 채널영역(A3), 보상 소스영역(S3), 및 보상 드레인영역(D3)을 포함할 수 있다.

일 실시예에서, 제1스캔선(SL1)의 일 영역은 제3전극(CE3)일 수 있고, 제2반도체층(Act2)의 일 영역은 제4전극(CE4)일 수 있다. 제3전극(CE3) 및 제4전극(CE4)은 부스트 커패시터(Cbt)를 구비할 수 있다.

제3게이트절연층(115)은 제2반도체층(Act2)을 덮을 수 있다. 이를 다시 말하면, 제2반도체층(Act2)은 하부절연층(114) 및 제3게이트절연층(115) 사이에 배치될 수 있다.

제3게이트절연층(115)은 실리콘산화물(SiO₂), 실리콘질화물(SiN_X), 실리콘산질화물(SiON), 알루미늄산화물(Al₂O₃), 티타늄산화물(TiO₂), 탄탈산화물(Ta₂O₅), 하프늄산화물(HfO₂), 및/또는 징크산화물(ZnO) 등과 같은 무기 절연물을 포함할 수 있다.

제3게이트도전층(GL3)은 제3게이트절연층(115) 상에 배치될 수 있다. 일 실시예에서, 제3게이트도전층(GL3)은 상부보상게이트전극(G3b)을 포함할 수 있다. 상부보상게이트전극(G3b)은 하부보상게이트전극(G3a)과 함께 보상 게이트전극(G3)을 구비할 수 있다. 이를 다시 말하면, 보상 게이트전극(G3)은 하부보상게이트전극(G3a) 및 상부보상게이트전극(G3b)을 포함할 수 있다. 이러한 경우, 보상 박막트랜지스터(T3)는 이중 게이트 구조를 가질 수 있다. 일부 실시예에서, 하부보상게이트전극(G3a) 및 상부보상게이트전극(G3b) 중 적어도 하나는 생략될 수 있다. 이러한 경우, 보상 박막트랜지스터(T3)는 단일 게이트 구조를 가질 수 있다.

무기절연층(IIL)은 하부무기절연층(LIL) 및 복수의 무기절연패턴(IPT)을 포함할 수 있다. 하부무기절연층(LIL)은 제1게이트절연층(112), 제2게이트절연층(113), 하부절연층(114) 및 제3게이트절연층(115)을 포함할 수 있다.

무기절연층(IIL)은 그루브(GV)를 포함할 수 있다. 그루브(GV)는 표시요소로서 유기발광다이오드(OLED)와 중첩할 수 있다. 복수의 무기절연패턴(IPT)은 그루브(GV)에 의해 서로 이격될 수 있다. 복수의 무기절연패턴(IPT)은 그루브(GV)에 의해 둘러싸일 수 있다. 복수의 무기절연패턴(IPT)은 하부무기절연층(LIL) 상에 배치될 수 있다.

복수의 무기절연패턴(IPT)은 부화소영역(PXA)에 배치될 수 있다. 이를 다시 말하면, 복수의 무기절연패턴(IPT)은 부화소영역(PXA)과 중첩할 수 있다. 즉, 복수의 무기절연패턴(IPT)은 하나의 부화소영역(PXA)과 중첩할 수 있다.

일 실시예에서, 복수의 도전패턴(CDP)은 복수의 무기절연패턴(IPT) 상에 배치될 수 있다. 일 실시예에서, 복수의 도전패턴(CDP)은 제1도전패턴(CDP1), 제4도전패턴(CDP4), 제5도전패턴(CDP5) 및 제6도전패턴(CDP6)을 포함할 수 있다.

일 실시예에 있어서 제1도전패턴(CDP1) 및 제1도전패턴(CDP1)과 이격된 복수의 도전패턴(CDP) 사이에는 무기절연층(IIL)의 그루브(GV)가 배치될 수 있다. 즉, 복수의 무기절연패턴(IPT) 중 어느 하나 상에는 복수의 도전패턴(CDP) 중 제1도전패턴(CDP1)만 배치될 수 있다.

예를 들어 제1도전패턴(CDP1)은 복수의 무기절연패턴(IPT) 중 어느 하나 상에 배치될 수 있다. 제4도전패턴(CDP4), 제5도전패턴(CDP5) 및 제6도전패턴(CDP6)은 복수의 무기절연패턴(IPT)중 다른 하나 상에 배치될 수 있다.

제1도전패턴(CDP1)은 무기절연패턴(IPT) 및 하부무기절연층(LIL)의 컨택홀을 통해 제1반도체층(Act1)의 스위칭 소스영역(S2)과 전기적으로 연결될 수 있다. 제4도전패턴(CDP4)은 무기절연패턴(IPT) 및 하부무기절연층(LIL)의 컨택홀을 통해 제2반도체층(Act2)의 보상 드레인영역(D3)과 전기적으로 연결될 수 있다. 제5도전패턴(CDP5)은 무기절연패턴(IPT) 및 하부무기절연층(LIL)의 컨택홀을 통해 제1반도체층(Act1)의 제1초기화 드레인영역(D7)과 전기적으로 연결될 수 있다. 제6도전패턴(CDP6)은 무기절연패턴(IPT) 및 하부무기절연층(LIL)의 컨택홀을 통해 제2반도체층(Act2)의 보상 소스영역(S3)과 전기적으로 연결될 수 있다.

유기절연층(OIL)은 무기절연층(IIL) 상에 배치될 수 있다. 유기절연층(OIL)은 무기절연층(IIL)의 그루브(GV)를 채울 수 있다. 즉, 유기절연층(OIL)은 복수의 무기절연패턴(IPT) 사이에 배치될 수 있다.

유기절연층(OIL)은 복수의 도전패턴(CDP)을 덮을 수 있다. 일 실시예에서, 복수의 도전패턴(CDP)은 무기절연층(IIL) 및 유기절연층(OIL) 사이에 배치될 수 있다.

본 실시예와 달리, 무기절연층(IIL)이 그루브(GV)를 포함하지 않고 연속적으로 배치된 경우, 외부 충격에 의해 표시 장치(1)가 손상될 수 있다. 예를 들어, 상기 충격에 의해 복수의 도전패턴(CDP)이 손상될 수 있다.

본 실시예에서는, 무기절연층(IIL)이 그루브(GV)를 포함함으로써, 서로 이격된 복수의 무기절연패턴(IPT) 상에 복수의 도전패턴(CDP)이 배치될 수 있으므로, 외부 충격에 의해 표시 장치(1)가 손상되는 것을 방지할 수 있다.

예를 들어, 외부 충격에 의해 복수의 무기절연패턴(IPT) 중 어느 하나에 크랙이 발생하더라도, 상기 크랙이 복수의 무기절연패턴(IPT) 중 다른 하나로 전달되지 않을 수 있다. 또한 복수의 무기절연패턴(IPT)이 서로 이격되어 있으므로 복수의 무기절연패턴(IPT)의 스트레인(strain)이 감소될 수 있다.

복수의 무기절연패턴(IPT)은 부화소영역(PXA) 내에서 서로 이격될 수 있으며, 복수의 무기절연패턴(IPT)을 이격시키는 무기절연층(IIL)의 그루브(GV)는 표시요소로서의 유기발광다이오드(OLED)와 중첩할 수 있다. 따라서, 표시 장치(1)가 복수의 무기절연패턴(IPT)들을 포함하더라도 표시요소와 중첩하지 않는 부화소영역(PXA)의 넓이를 늘릴 필요가 없을 수 있으며, 표시 장치(1)의 해상도를 높게 유지할 수 있다.

상부도전층(UCDL)은 유기절연층(OIL) 상에 배치될 수 있다. 상부도전층(UCDL)은 데이터선(DL)을 포함할 수 있다. 일 실시예에서, 데이터선(DL)은 유기절연층(OIL)의 컨택홀을 통해 제1도전패턴(CDP1)과 연결될 수 있다.

상부유기절연층(UOIL)은 상부도전층(UCDL)을 덮을 수 있다

표시요소층(DEL)은 화소회로층(PCL) 상에 배치될 수 있다. 표시요소층(DEL)은 화소회로(PC)에 전기적으로 연결된 표시요소로서 유기발광다이오드(OLED)를 포함할 수 있다. 유기발광다이오드(OLED)는 화소전극(211), 중간층(212), 및 대향전극(213)을 포함할 수 있다.

도 6a 및 도 6b는 도 5의 점선 부분에 나타날 수 있는 실시예의 단면도들이다. 도 6a 및 도 6b에 있어서 도 5와 동일한 참조부호는 동일 부재를 의미하므로 중복된 설명은 생략하기로 한다.

도 6a를 참조하면, 표시 장치(1)는 기판(100), 버퍼층(111), 제1반도체층(Act1), 제1게이트도전층(GL1), 무기절연층(IIL), 제1도전패턴(CDP1), 유기절연층(OIL), 데이터선(DL) 및 상부유기절연층(UOIL)을 포함할 수 있다.

무기절연층(IIL)은 그루브(GV)를 포함할 수 있다. 무기절연층(IIL)은 하부무기절연층(LIL) 및 그루브(GV)에 의해 이격된 복수의 무기절연패턴(IPT)을 포함할 수 있다. 그루브(GV)는 제1도전패턴(CDP1) 및 제1도전패턴(CDP1)과 이격된 복수의 도전패턴(CDP) 사이에 배치될 수 있다.

하부무기절연층(LIL)은 제1반도체층(Act1)과 무기절연패턴(IPT) 사이에 배치된 적어도 하나 이상의 절연층을 포함할 수 있다. 하부무기절연층(LIL)은 제1게이트절연층(112)을 포함할 수 있다. 이 경우, 무기절연층(IIL)의 그루브(GV)는 제1게이트절연층(112)의 일부를 노출시킬 수 있다. 다른 실시예에서 하부무기절연층(LIL)은 제1게이트절연층(112), 제2게이트절연층(113), 하부절연층(114) 및 제3게이트절연층을 포함할 수 있다.

도 6b를 참조하며, 표시 장치(1)는 기판(100), 버퍼층(111), 제1반도체층(Act1), 제1게이트도전층(GL1), 무기절연층(IIL), 제1도전패턴(CDP1), 유기절연층(OIL), 데이터선(DL) 및 상부유기절연층(UOIL)을 포함할 수 있다.

무기절연층(IIL)은 그루브(GV)를 포함할 수 있다. 무기절연층(IIL)은 하부무기절연층(LIL) 및 그루브(GV)에 의해 이격된 복수의 무기절연패턴(IPT)을 포함할 수 있다. 그루브(GV)는 제1도전패턴(CDP1) 및 제1도전패턴(CDP1)과 이격된 복수의 도전패턴(CDP) 사이에 배치될 수 있다. 무기절연층(IIL)의 그루브(GV)는 제1게이트도전층(GL1)의 일부를 노출시킬 수 있다.

도 7은 도 3의 표시 장치를 II-II'선에 따라 개략적으로 나타낸 단면도이다.

도 7을 참조하면, 표시 장치(1)는 기판(100), 화소회로층(PCL), 및 표시요소층(DEL)을 포함할 수 있다. 화소회로층(PCL)은 화소회로(PC)를 정의할 수 있다. 이를 다시 말하면, 화소회로층(PCL)은 화소회로(PC)를 포함할 수 있다. 표시요소층(DEL)을 표시요소로서 유기발광다이오드(OLED)를 포함할 수 있다.

일 실시예에서, 기판(100)은 제1베이스층(100a), 제1배리어층(100b), 제2베이스층(100c), 및 제2배리어층(100d)을 포함할 수 있다. 일 실시예에서, 제1베이스층(100a), 제1배리어층(100b), 제2베이스층(100c), 및 제2배리어층(100d)은 차례로 적층되어 기판(100)에 구비될 수 있다. 다른 실시예에서, 기판(100)은 글라스를 포함할 수 있다.

제1베이스층(100a) 및 제2베이스층(100c) 중 적어도 하나는 폴리에테르술폰(polyethersulfone), 폴리아릴레이트(polyarylate), 폴리에테르 이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate), 셀룰로오스 트리 아세테이트, 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate) 등과 같은 고분자 수지를 포함할 수 있다.

제1배리어층(100b) 및 제2배리어층(100d)은 외부 이물질의 침투를 방지하는 배리어층으로, 실리콘질화물(SiN_X), 실리콘산화물(SiO₂), 및/또는 실리콘산질화물(SiON) 등과 같은 무기물을 포함하는 단일 층 또는 다층일 수 있다.

화소회로(PC)를 정의하는 화소회로층(PCL)은 기판(100) 상에 배치될 수 있다. 화소회로(PC)는 부화소영역(PXA)에 중첩할 수 있다. 화소회로층(PCL)은 버퍼층(111), 제1반도체층(Act1), 제1게이트도전층(GL1), 제2게이트도전층(GL2), 제2반도체층(Act2), 제3게이트도전층(GL3), 무기절연층(IIL), 복수의 도전패턴(CDP), 유기절연층(OIL), 상부도전층(UCDL), 및 상부유기절연층(UOIL)을 포함할 수 있다. 무기절연층(IIL)은 하부무기절연층(LIL) 및 복수의 무기절연패턴(IPT)을 포함할 수 있다. 무기절연층(IIL)은 그루브(GV)를 포함할 수 있다.

제1반도체층(Act1)은 버퍼층(111) 상에 배치될 수 있다. 제1반도체층(Act1)은 실리콘 반도체를 포함할 수 있다. 일 실시예에서, 제1반도체층(Act1)은 동작제어 박막트랜지스터(T5)의 동작제어 소스영역(S5), 동작제어 채널영역(A5) 및 동작제어 드레인영역(D5)을 포함할 수 있다. 일 실시예에서 제1반도체층(Act1)은 발광제어 박막트랜지스터(T6)의 발광제어 소스영역(S6), 발광제어 채널영역(A6), 및 발광제어 드레인영역(D6)을 포함할 수 있다.

하부무기절연층(LIL)은 기판(100) 상에 배치될 수 있다. 일 실시예에서, 하부무기절연층(LIL)은 기판(100) 및 복수의 무기절연패턴(IPT) 사이에 배치될 수 있다. 일 실시예에서, 하부무기절연층(LIL)은 기판(100) 상에서 연속적으로 배치될 수 있다. 일 실시예에서, 하부무기절연층(LIL)의 상부는 무기절연층(IIL)의 그루브(GV)에 의해 일부가 노출될 수 있다. 하부무기절연층(LIL)은 기판(100) 상에 차례로 배치된 제1게이트절연층(112), 제2게이트절연층(113), 하부절연층(114), 및 제3게이트절연층(115)을 포함할 수 있다.

제1게이트도전층(GL1)은 제1게이트절연층(112) 상에 배치될 수 있다. 일 실시예에서, 제1게이트도전층(GL1)은 제1게이트절연층(112) 및 제2게이트절연층(113) 사이에 배치될 수 있다. 일 실시예에서, 제1게이트도전층(GL1)은 제1스캔선(SL1) 및 발광제어선(EL)을 포함할 수 있다. 제1스캔선(SL1)은 제1방향(예를 들어 도 9을 참조하면, x 방향 또는 -x 방향)으로 연장될 수 있다. 발광제어선(EL)은 제1 방향(예를 들어 도 9을 참조하면, x 방향 또는 -x 방향)으로 연장될 수 있다. 발광제어선(EL)은 발광제어 채널영역(A6)과 중첩할 수 있다. 발광제어 채널영역(A6)과 중첩하는 발광제어선(EL)은 발광제어 게이트전극(G6)일 수 있다. 제2게이트절연층(113)은 제1게이트도전층(GL1)을 덮을 수 있다.

제2게이트도전층(GL2)은 제2게이트절연층(113) 상에 배치될 수 있다. 일 실시예에서 제2게이트도전층(GL2)은 스토리지 커패시터(Cst)의 제2전극(CE2)을 포함할 수 있다.

제2반도체층(Act2)은 하부절연층(114) 상에 배치될 수 있다. 제2반도체층(Act2)은 산화물 반도체를 포함할 수 있다.

제3게이트절연층(115)은 제2반도체층(Act2)을 덮을 수 있다. 이를 다시 말하면, 제2반도체층(Act2)은 하부절연층(114) 및 제3게이트절연층(115) 사이에 배치될 수 있다. 제3게이트절연층(115)은 실리콘산화물(SiO₂), 실리콘질화물(SiN_X), 실리콘산질화물(SiON), 알루미늄산화물(Al₂O₃), 티타늄산화물(TiO₂), 탄탈산화물(Ta₂O₅), 하프늄산화물(HfO₂), 및/또는 징크산화물(ZnO) 등과 같은 무기 절연물을 포함할 수 있다. 제3게이트도전층(GL3)은 제3게이트절연층(115) 상에 배치될 수 있다.

무기절연층(IIL)은 그루브(GV)를 포함할 수 있다. 무기절연층(IIL)은 하부무기절연층(LIL) 및 상기 그루브(GV)에 의해 이격된 복수의 무기절연패턴(IPT)을 포함할 수 있다.

하부무기절연층(LIL)은 기판(100) 상에 배치될 수 있다. 일 실시예에서, 하부무기절연층(LIL)은 기판(100) 및 복수의 무기절연패턴(IPT) 사이에 연속적으로 배치될 수 있다. 하부무기절연층(LIL)은 기판(100) 상에 차례로 배치된 제1게이트절연층(112), 제2게이트절연층(113), 하부절연층(114), 및 제3게이트절연층(115)을 포함할 수 있다.

복수의 무기절연패턴(IPT)들은 부화소영역(PXA)에 배치될 수 있다. 이를 다시 말하면, 복수의 무기절연패턴(IPT)들은 부화소영역(PXA)과 중첩할 수 있다. 즉, 복수의 무기절연패턴(IPT)들은 하나의 부화소영역(PXA)과 중첩할 수 있다.

복수의 무기절연패턴(IPT)들은 하부무기절연층(LIL) 상에 배치될 수 있다. 복수의 무기절연패턴(IPT)은 상기 그루브(GV)에 의해 둘러싸일 수 있다. 복수의 무기절연패턴(IPT)들은 무기절연층(IIL)의 그루브(GV)에 의해 서로 이격될 수 있다. 일 실시예에서, 복수의 무기절연패턴(IPT)들은 부화소영역(PXA)에서 서로 이격될 수 있다. 그루브(GV)는 부화소영역(PXA)에 배치되며, 표시요소로서 유기발광다이오드(OLED)와 중첩할 수 있다.

복수의 도전패턴(CDP)은 복수의 무기절연패턴(IPT) 상에 배치될 수 있다. 일 실시예에서, 복수의 도전패턴(CDP)은 제2도전패턴(CDP2), 제3도전패턴(CDP3) 및 제4도전패턴(CDP4)을 포함할 수 있다.

일 실시예에서 복수의 도전패턴(CDP)은 무기절연층(IIL)의 그루브(GV)에 의해 각각 둘러싸이도록 배치될 수 있다. 서로 이격된 복수의 도전패턴(CDP) 사이에는 무기절연층(IIL)의 그루브(GV)가 배치될 수 있다.

일 실시에에서, 복수의 도전패턴(CDP)은 복수의 무기절연패턴(IPT) 상에 각각 배치될 수 있다. 예를 들어, 제2도전패턴(CDP2)은 복수의 무기절연패턴(IPT) 중 어느 하나 상에 배치될 수 있다. 제3도전패턴(CDP3)은 복수의 무기절연패턴(IPT) 중 다른 하나 상에 배치될 수 있다. 제4도전패턴(CDP4)은 복수의 무기절연패턴(IPT) 중 또 다른 하나 상에 배치될 수 있다.

제2도전패턴(CDP2)은 무기절연패턴(IPT) 및 하부무기절연층(LIL)의 컨택홀을 통해 제1반도체층(Act1)의 동작제어 소스영역(S5)과 전기적으로 연결될 수 있다. 제3도전패턴(CDP3)은 무기절연패턴(IPT) 및 하부무기절연층(LIL)의 컨택홀을 통해 제1반도체층(Act1)의 발광제어 드레인영역(D6)과 전기적으로 연결될 수 있다. 제4도전패턴(CDP4)은 무기절연패턴(IPT) 및 하부무기절연층(LIL)의 컨택홀을 통해 제1반도체층(Act1)의 발광제어 소스영역(S6)과 전기적으로 연결될 수 있다.

상부도전층(UCDL)은 유기절연층(OIL) 상에 배치될 수 있다. 상부도전층(UCDL)은 데이터선(DL), 구동전압선(PL) 및 상부도전패턴(UCDP)을 포함할 수 있다. 일 실시예에서, 구동전압선(PL)은 유기절연층(OIL)의 컨택홀을 통해 제2도전패턴(CDP2)과 연결될 수 있다. 상부도전패턴(UCDP)은 유기절연층(OIL)의 컨택홀을 통해 제3도전패턴(CDP3)과 연결될 수 있다.

상부유기절연층(UOIL)은 상부도전층(UCDL)을 덮을 수 있다.

표시요소층(DEL)은 화소회로층(PCL) 상에 배치될 수 있다. 표시요소층(DEL)은 화소회로(PC)에 전기적으로 연결된 표시요소로서 유기발광다이오드(OLED)를 포함할 수 있다. 유기발광다이오드(OLED)는 화소전극(211), 중간층(212), 및 대향전극(213)을 포함할 수 있다. 화소전극(211)은 상부유기절연층(UOIL)의 컨택홀을 통해 상부도전패턴(UCDP)과 전기적으로 연결될 수 있다.

도 8은 도 1의 표시 장치를 A-A'선에 따라 개략적으로 나타낸 단면도이다. 도 8을 참조하면, 기판(100) 상에 배치되며 부화소영역(PXA)에 중첩하는 화소회로(PC)는 박막트랜지스터(TFT) 및 커패시터(Cst)를 포함할 수 있고, 스캔선, 데이터선 등의 신호선들에 연결될 수 있다. 일 실시예에서, 부화소영역(PXA)에는 하나의 화소회로(PC)가 배치될 수 있다. 예를 들어, 제1부화소영역(PXA1)에는 제1화소회로(PC1)가 배치될 수 있다. 제2부화소영역(PXA2)에는 제2화소회로가 배치될 수 있다.

기판(100) 상에 버퍼층(111)이 배치될 수 있다. 버퍼층(111)은 실리콘질화물(SiNX), 실리콘산질화물(SiON) 및/또는 실리콘산화물(SiO2)과 같은 무기 절연물을 포함할 수 있으며, 전술한 무기 절연물을 포함하는 단층 또는 다층일 수 있다.

버퍼층(111) 상에 반도체층(ACT)이 배치될 수 있다. 반도체층(ACT)은 비정질실리콘, 다결정실리콘, 산화물 또는 유기반도체물질을 포함할 수 있다. 반도체층(ACT)은 채널영역, 소스영역 및 드레인영역을 포함할 수 있다. 반도체층(ACT)은 화소영역(PCA)마다 이웃 화소영역(PCA)의 반도체층(ACT)과 분리되어 배치될 수 있다.

버퍼층(111) 상에는 무기절연층(IIL)이 배치될 수 있다. 일 실시예에서, 무기절연층(IIL)은 화소영역(PCA)에 중첩하는 그루브(GV)를 포함할 수 있다(도 5, 도 7 참조). 무기절연층(IIL)은 상기 그루브(GV)에 둘러싸인 복수의 무기절연패턴(IPT)을 포함할 수 있다. 복수의 무기절연패턴(IPT)은 상기 그루브(GV)에 의해 서로 이격될 수 있다. 즉, 제1화소회로(PC1)는 서로 이격된 복수의 무기절연패턴(IPT)을 포함할 수 있다. 제2화소회로(PC2)는 서로 이격된 복수의 무기절연패턴(IPT)을 포함할 수 있다.

일 실시예에서 무기절연층(IIL)은 화소영역(PCA) 각각을 둘러싸는 그루브(GV)를 포함할 수 있다. 상기 그루브(GV)는 버퍼층(111)의 일부를 노출시킬 수 있다.

무기절연층(IIL) 상에는 소스전극(SE) 및 드레인전극(DE)이 배치될 수 있다. 소스전극(SE) 및 드레인전극(DE)은 무기절연층(IIL)의 컨택홀을 통해 반도체층(ACT)의 소스영역 및 드레인영역과 각각 연결될 수 있다.

유기절연층(OIL)은 무기절연층(IIL) 상에 배치될 수 있다. 유기절연층(OIL)은 화소영역(PCA) 각각을 둘러싸는 무기절연층(IIL)의 그루브(GV)를 채울 수 있다. 이에 따라, 표시패널의 접힘에 따른 스트레스나 크랙이 다른 화소영역으로 전파되는 것을 방지할 수 있다.

유기절연층(OIL) 상에는 상부유기절연층(UOIL)이 배치될 수 있다. 유기절연층(OIL)과 상부유기절연층(UOIL) 사이에는 연결전극(CM)이 배치될 수 있다. 연결전극(CM)은 유기절연층(OIL)의 컨택홀을 통해 이웃한 화소회로(PC)를 연결할 수 있다. 즉, 제1화소회로(PC1)와 제2화소회로(PC2)는 연결전극(CM)에 의해 전기적으로 연결될 수 있다.

이와 같은 본 발명은 도면에 도시된 일 실시예를 참고로 하여 설명하였으나 이는 예시적인 것에 불과하며 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 실시예의 변형이 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

1: 표시 장치
100: 기판
112, 113, 115: 제1게이트절연층, 제2게이트절연층, 제3게이트절연층
114: 하부절연층
Act, Act1, Act2: 반도체층, 제1반도체층, 제2반도체층
GL1, GL2: 제1게이트도전층, 제2게이트도전층
PXA1, PXA2: 제1부화소영역, 제2부화소영역
CDP: 도전패턴
DEL: 표시요소층
DPE: 표시요소
EL: 발광제어선
IIL: 무기절연층
LIL: 하부무기절연층
IPT: 무기절연패턴
OIL: 유기절연층
PC: 화소회로
PCL: 화소회로층
PXA: 부화소영역
SL: 스캔선

Claims

부화소영역을 포함하는 기판;
상기 기판 상에 배치되며, 상기 부화소영역에 중첩하는 화소회로를 정의하는 화소회로층; 및
상기 화소회로층 상에 배치되며, 표시요소를 포함하는 표시요소층;을 포함하고,
상기 화소회로층은
상기 기판 상에 배치되며, 그루브를 포함하는 무기절연층,
상기 무기절연층 상에 배치되는 유기절연층 및
상기 무기절연층 및 유기절연층 사이에 배치되는 복수의 도전패턴을 포함하며,
상기 복수의 도전패턴은 상기 유기절연층 상에 배치된 데이터선과 연결된 제1도전패턴을 포함하고,
상기 제1도전패턴 및 상기 제1도전패턴과 이격된 상기 복수의 도전패턴 사이에 상기 그루브가 배치되는, 표시 장치.
제1항에 있어서,
상기 유기절연층은 상기 그루브를 채우고,
상기 그루브는 상기 표시요소와 중첩하는, 표시 장치.
제2항에 있어서,
상기 무기절연층은
상기 그루브에 의해 이격된 복수의 무기절연패턴 및
상기 기판과 상기 복수의 무기절연패턴 사이에 배치된 하부무기절연층을 포함하는, 표시 장치.
제3항에 있어서,
상기 화소회로층은
상기 기판 상에 배치되며 실리콘 반도체를 포함하는 제1반도체층을 포함하고,
상기 하부무기절연층은 상기 제1반도체층 및 상기 복수의 무기절연패턴 사이에 배치된 적어도 하나 이상의 절연층을 포함하는, 표시 장치.
제4항에 있어서,
상기 화소회로층은
상기 기판 상에 배치되며 산화물 반도체를 포함하는 제2반도체층을 포함하고,
상기 하부무기절연층은 상기 제2반도체층 및 상기 복수의 무기절연패턴 사이에 배치된 적어도 하나 이상의 절연층을 포함하는, 표시 장치.
제3항에 있어서,
상기 화소회로층은
상기 기판 상에 배치된 반도체층 및 상기 반도체층 상에 배치된 게이트도전층을 포함하고,
상기 게이트도전층의 적어도 일부는 상기 무기절연층의 그루브에 의해 노출되는, 표시 장치.
제2항에 있어서,
상기 화소회로층은
상기 유기절연층 상에 배치되며, 상기 표시요소와 연결된 상부도전패턴 및
상기 상부도전패턴 상에 배치되는 상부유기절연층을 더 포함하고,
상기 복수의 도전패턴은
구동전압선과 연결된 제2도전패턴 및 상기 상부도전패턴과 연결된 제3도전패턴을 포함하며,
상기 제2도전패턴 및 상기 제3도전패턴 사이에는 상기 그루브가 배치되는, 표시 장치.
제7항에 있어서,
상기 표시요소층은
상기 상부유기절연층 상에 배치된 화소전극을 더 포함하고,
상기 제1도전패턴은 상기 데이터선과 스위칭 트랜지스터를 전기적으로 연결시키며,
상기 제2도전패턴은 상기 구동전압선과 동작제어 트랜지스터를 전기적으로 연결시키고,
상기 제3도전패턴은 상기 화소전극과 발광제어 트랜지스터를 전기적으로 연결시키는, 표시 장치.
제1항에 있어서,
상기 부화소영역은 상기 무기절연층의 그루브가 각각 둘러싸는 제1부화소영역 및 제2부화소영역을 포함하고,
상기 화소회로는 상기 제1부화소영역에 중첩하는 제1화소회로 및 상기 제2부화소영역에 중첩하는 제2화소회로를 포함하며,
상기 제1화소회로와 상기 제2화소회로는 상기 유기절연층 상에 배치된 연결전극에 의해 서로 연결되는, 표시 장치.
제8항에 있어서,
상기 표시요소층은
상기 화소전극 상에 배치되는 중간층 및
상기 중간층을 덮는 대향전극을 더 포함하는, 표시 장치.
부화소영역을 포함하는 기판;
상기 기판 상에 배치되고, 상기 부화소영역에 중첩하며, 그루브를 포함하는 무기절연층;
상기 무기절연층 상에 배치되는 복수의 도전패턴;
상기 무기절연층 및 상기 복수의 도전패턴을 덮는 유기절연층;을 포함하고,
상기 복수의 도전패턴은
상기 유기절연층 상에 배치된 데이터선과 연결된 제1도전패턴, 구동전압선과 연결된 제2도전패턴 및 상부도전패턴과 연결된 제3도전패턴을 포함하며,
상기 제1도전패턴, 상기 제2도전패턴 및 상기 제3도전패턴은 상기 그루브에 의해 각각 둘러싸이도록 배치되는, 표시 장치.
제11항에 있어서,
상기 무기절연층은 상기 그루브에 의해 이격된 복수의 무기절연패턴을 포함하고,
상기 제1도전패턴, 상기 제2도전패턴 및 상기 제3도전패턴은 상기 복수의 무기절연패턴 상에 각각 배치되는, 표시 장치.
제12항에 있어서,
상기 유기절연층은 상기 복수의 무기절연패턴 사이에 배치되는, 표시 장치.
제11항에 있어서,
상기 기판 상에 배치되며, 실리콘 반도체를 포함하는 제1반도체층; 및
상기 기판 상에 배치되며, 산화물 반도체를 포함하는 제2반도체층;을 더 포함하고,
상기 제1도전패턴, 상기 제2도전패턴 및 상기 제3도전패턴은 상기 제1반도체층과 중첩하는, 표시 장치.
제14항에 있어서,
상기 제1반도체층은
상기 제1도전패턴과 연결된 스위칭 트랜지스터의 소스영역,
상기 제2도전패턴과 연결된 동작제어 트랜지스터의 소스영역 및
상기 제3도전패턴과 연결된 발광제어 트랜지스터의 드레인영역을 포함하는, 표시 장치.
제11항에 있어서,
상기 구동전압선 및 상기 상부도전패턴은 상기 유기절연층 상에 배치되는, 표시 장치.
제16항에 있어서,
상기 유기절연층 상에 배치되는 상부유기절연층 및
상기 상부유기절연층 상에 배치되고, 표시요소를 포함하는 표시요소층을 더 포함하며,
상기 무기절연층의 그루브는 상기 표시요소와 중첩하는, 표시 장치.
제17항에 있어서,
상기 표시요소층은
상기 상부유기절연층 상에 배치되고, 상기 상부도전패턴과 연결된 화소전극,
상기 화소전극 상에 배치되는 중간층 및
상기 중간층을 덮는 대향전극을 더 포함하는, 표시 장치.
제14항에 있어서,
상기 부화소영역은
상기 그루브에 의해 각각 둘러싸인, 제1화소회로와 중첩하는 제1부화소영역 및 제2화소회로와 중첩하는 제2부화소영역을 포함하고,
상기 제1화소회로와 상기 제2화소회로는 상기 유기절연층 상에 배치되며 상기 그루브를 가로지르는 연결전극에 의해 서로 연결되는, 표시 장치.
제19항에 있어서,
상기 기판 및 상기 제1반도체층 사이에 배치되는 버퍼층을 더 포함하고,
상기 부화소영역을 둘러싸는 그루브는 상기 버퍼층의 일부를 노출시키는, 표시 장치.