JP2016105495A - 発光ダイオード及びそれを製造する方法 - Google Patents

発光ダイオード及びそれを製造する方法 Download PDF

Info

Publication number
JP2016105495A
JP2016105495A JP2016001347A JP2016001347A JP2016105495A JP 2016105495 A JP2016105495 A JP 2016105495A JP 2016001347 A JP2016001347 A JP 2016001347A JP 2016001347 A JP2016001347 A JP 2016001347A JP 2016105495 A JP2016105495 A JP 2016105495A
Authority
JP
Japan
Prior art keywords
layer
substrate
semiconductor layer
light emitting
emitting diode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2016001347A
Other languages
English (en)
Other versions
JP6262778B2 (ja
Inventor
ジョン ヒョン チェ,
Jong Hyeon Chae
ジョン ヒョン チェ,
ジョン ミン チャン,
Jong Min Jang
ジョン ミン チャン,
ウォン ヨン ノ,
Won Young Roh
ウォン ヨン ノ,
デ ウン ソ,
Dae Woong Suh
デ ウン ソ,
デ ソン チョ,
Dae Sung Cho
デ ソン チョ,
ジュン ソプ イ,
Joon Sup Lee
ジュン ソプ イ,
キュ ホ イ,
Kyu Ho Lee
キュ ホ イ,
チ ヒュン イン,
Chi Hyun In
チ ヒュン イン,
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seoul Viosys Co Ltd
Original Assignee
Seoul Viosys Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=47883888&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=JP2016105495(A) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Priority claimed from KR1020120015758A external-priority patent/KR20130094483A/ko
Priority claimed from KR1020120052722A external-priority patent/KR20130128747A/ko
Application filed by Seoul Viosys Co Ltd filed Critical Seoul Viosys Co Ltd
Publication of JP2016105495A publication Critical patent/JP2016105495A/ja
Application granted granted Critical
Publication of JP6262778B2 publication Critical patent/JP6262778B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/40Materials therefor
    • H01L33/405Reflective materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005Processes
    • H01L33/0062Processes for devices with an active region comprising only III-V compounds
    • H01L33/0075Processes for devices with an active region comprising only III-V compounds comprising nitride compounds
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/12Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a stress relaxation structure, e.g. buffer layer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/14Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a carrier transport control structure, e.g. highly-doped semiconductor layer or current-blocking structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/20Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/20Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate
    • H01L33/22Roughened surfaces, e.g. at the interface between epitaxial layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/26Materials of the light emitting region
    • H01L33/30Materials of the light emitting region containing only elements of group III and group V of the periodic system
    • H01L33/32Materials of the light emitting region containing only elements of group III and group V of the periodic system containing nitrogen
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/38Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/40Materials therefor
    • H01L33/42Transparent materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/44Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the coatings, e.g. passivation layer or anti-reflective coating
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/44Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the coatings, e.g. passivation layer or anti-reflective coating
    • H01L33/46Reflective coating, e.g. dielectric Bragg reflector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/483Containers
    • H01L33/486Containers adapted for surface mounting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/62Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/1401Structure
    • H01L2224/1403Bump connectors having different sizes, e.g. different diameters, heights or widths
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0008Processes
    • H01L2933/0016Processes relating to electrodes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0008Processes
    • H01L2933/0025Processes relating to coatings
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0008Processes
    • H01L2933/0033Processes relating to semiconductor body packages
    • H01L2933/0058Processes relating to semiconductor body packages relating to optical field-shaping elements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/08Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a plurality of light emitting regions, e.g. laterally discontinuous light emitting layer or photoluminescent region integrated within the semiconductor body

Abstract

【課題】電流分散性能、光取り出し効率を改善した発光ダイオードを提供する。【解決手段】発光ダイオードは、第1の導電型半導体層23と、第1の導電型半導体層23上に互いに離隔して配置され、それぞれ活性層25及び第2の導電型半導体層27を含む複数のメサMと、それぞれ複数のメサM上に位置し、第2の導電型半導体層27にオーミック接触する反射電極30と、複数のメサM及び第1の導電型半導体層23を覆い、各メサから電気的に絶縁され、それぞれのメサの上部領域内に反射電極30を露出させる各開口部を含み、第1の導電型半導体層23にオーミック接触する電流分散層33とを含む。【選択図】図10

Description

本発明は、発光ダイオードに関し、特に、改善された発光効率を有するフリップチップ型の発光ダイオードに関する。
窒化ガリウム(GaN)系列の発光ダイオードが開発されて以来、GaN系列のLEDは、現在、天然色LED表示素子、LED交通信号機、白色LEDなどの多様な応用に使用されている。
窒化ガリウム系列の発光ダイオードは、一般にサファイアなどの基板上に各エピ層を成長させて形成され、N型半導体層、P型半導体層及びこれらの間に介在した活性層を含む。一方、前記N型半導体層上にN―電極パッドが形成され、前記P型半導体層上にP―電極パッドが形成される。前記発光ダイオードは、前記各電極パッドを介して外部電源に電気的に連結されて駆動される。このとき、電流は、P―電極パッドから前記各半導体層を経てN―電極パッドに流れる。
一方、P―電極パッドによる光損失を防止して放熱効率を高めるために、フリップチップ構造の発光ダイオードが使用されており、大面積のフリップチップ構造の発光ダイオードにおける電流分散を助けるための多様な電極構造が提案されている(米国特許第6486499号明細書参照)。例えば、P型半導体層上に反射電極を形成し、P型半導体層と活性層をエッチングすることによって露出したN型半導体層上に電流分散のための各延長部を形成している。
P型半導体層上に形成された反射電極は、活性層で生成された光を反射させ、光取り出し効率を向上させると共に、P型半導体層内の電流分散を助ける。一方、N型半導体層に接続された各延長部は、N型半導体層内の電流分散を助け、広い活性領域で均一に光を生成させる。特に、高出力のために使用される約1mm以上の大面積の発光ダイオードにおいて、P型半導体層内の電流分散だけでなくN型半導体層内の電流分散も要求される。
しかし、従来技術は、線状の各延長部を使用することから各延長部の抵抗が大きいので、電流を分散させるのに限界を有する。さらに、反射電極がP型半導体層上にのみ配置されるので、反射電極によって反射されず、各パッド及び各延長部によって損失される光が相当発生する。
また、フリップチップタイプの場合、基板を通して光が放出されるという特徴を有する。したがって、基板上に半導体層が形成された後、反射層から光が反射されるように、半導体層または電流拡散層の上部に金属の反射層が配置される。
図1は、従来技術によって反射層が導入された発光ダイオードの部分断面図である。
図1を参照すると、メサ層11の上部にオーミック層12と反射層13が備えられる。また、バリア層14は、オーミック層12の側面を覆い、反射層13の上部と側面を覆う。
メサ層10は、エピタキシャル成長した半導体領域であって、オーミック層12は、導電性金属または導電性酸化物で構成される。また、反射層13は、メサ層10またはその下部の積層構造で発生する光を反射させる。反射層13は、銀(Ag)またはアルミニウム(Al)で形成される。
反射層13の上部と側壁を覆うバリア層14は、第1のバリア層14Aと第2のバリア層14Bが交互に形成された構造を有する。第1のバリア層14Aはニッケルを含み、第2のバリア層14Bはタングステン(W)またはチタンタングステン(TiW)を含む。バリア層14は、反射層13を構成する金属元素の拡散を防止する。ただ、反射層13は、バリア層14に比べて高い熱膨張係数を有する。例えば、Agの熱膨張係数は常温で18.9um・m−1・K−1で、Wの熱膨張係数は常温で4.5um・m−1・K−1である。すなわち、反射層13とバリア層14との間の熱膨張係数の差が相当大きい。
このような反射層13とバリア層14との間の熱膨張係数の差に起因して、反射層13に応力が誘発される。したがって、同一の温度条件で反射層13に誘発された応力により、反射層13がオーミック層12または下部のメサ層10から離脱するという問題が発生する。
一方、発光ダイオードの性能、すなわち、内部量子効率及び外部量子効率を向上させるための技術開発が活発に進められている。前記外部量子効率を高めるために多様な方法が研究されているが、特に、光取り出し効率を向上させるための技術開発が多くなされている実情にある。
米国特許第6486499号明細書
本発明が解決しようとする課題は、電流分散性能を改善した発光ダイオードを提供することにある。
本発明が解決しようとする他の課題は、反射率を高め、光取り出し効率を改善できる発光ダイオードを提供することにある。
本発明が解決しようとする更に他の課題は、製造工程が複雑になることを防止しながら、電流分散性能を改善できる発光ダイオードの製造方法を提供することにある。
本発明が解決しようとする更に他の課題は、反射層に誘発される応力を緩和できる発光ダイオード及びその製造方法を提供することにある。
本発明が解決しようとする更に他の課題は、安価で簡単な工程で表面テクスチャリング(surface texturing)を行い、光取り出し効率を高める技術を提供することにある。
本発明の一態様に係る発光ダイオードは、第1の導電型半導体層と、前記第1の導電型半導体層上に互いに離隔して配置され、それぞれ活性層及び第2の導電型半導体層を含む複数のメサと、それぞれ前記複数のメサ上に位置し、第2の導電型半導体層にオーミック接触する反射電極と、前記複数のメサ及び前記第1の導電型半導体層を覆い、前記各メサから電気的に絶縁され、前記それぞれのメサの上部領域内に前記反射電極を露出させる第1の開口部を含み、前記第1の導電型半導体層にオーミック接触する電流分散層(current spreading layer)を含む。
前記電流分散層が複数のメサ及び第1の導電型半導体層を覆うので、電流分散層を通して電流分散性能が向上する。
前記第1の導電型半導体層は連続的に形成される。さらに、前記複数のメサは、基板の一側方向に互いに平行に延びた細長い形状を有し、前記第1の開口部は、前記複数のメサの同一の端部側に偏って位置し得る。したがって、電流分散層の各開口部に露出した反射電極を連結するパッドを容易に形成することができる。
前記電流分散層は、Alなどの反射金属を含むことができる。これによって、反射電極による光反射だけでなく、電流分散層による光反射も得ることができ、その結果、複数のメサの側壁及び第1の導電型半導体層を通して進行する光を反射させることができる。
一方、前記反射電極は、それぞれ反射金属層とバリア金属層を含むことができる。さらに、前記バリア金属層が前記反射金属層の上面及び側面を覆うことができる。その結果、反射金属層が外部に露出することを防止することができ、反射金属層の劣化を防止することができる。
前記反射電極は、前記反射金属層と前記バリア金属層との間に、前記反射金属層の熱膨張係数と前記バリア金属層の熱膨張係数との間の熱膨張係数を有する応力緩和層をさらに含むことができる。前記応力緩和層により、前記反射金属層に印加される応力を緩和し、反射金属層が第2の導電型半導体層から剥離されることを防止することができる。
前記発光ダイオードは、前記電流分散層の少なくとも一部を覆い、前記それぞれのメサの上部領域内に前記反射電極を露出させる第2の開口部を有する上部絶縁層と、及び前記上部絶縁層上に位置し、前記第1の開口部及び前記第2の開口部を通して露出した反射電極に電気的に接続する第2のパッドとをさらに含むことができ、さらに、前記電流分散層に接続する第1のパッドを含むことができる。前記第1のパッド及び第2のパッドは、同一の形状及びサイズに形成することができ、その結果、フリップチップボンディングを容易に行うことができる。
また、前記発光ダイオードは、前記複数のメサと前記電流分散層との間に位置し、前記電流分散層を前記複数のメサから電気的に絶縁させる下部絶縁層をさらに含むことができる。前記下部絶縁層は、前記それぞれのメサの上部領域内に前記反射電極を露出させる第3の開口部を有することができる。
さらに、前記第1の開口部は、それぞれ前記第3の開口部が全て露出するように前記第3の開口部より広い幅を有することができる。すなわち、前記第1の開口部の側壁は前記下部絶縁層上に位置する。これに加えて、前記発光ダイオードは、前記電流分散層の少なくとも一部を覆い、前記反射電極を露出させる第2の開口部を有する上部絶縁層をさらに含むことができる。前記上部絶縁層は、前記第1の開口部の各側壁を覆うことができる。
前記下部絶縁層は、反射性誘電層、例えば、分布ブラッグ反射器(DBR:distributed Bragg reflector)であり得る。
前記発光ダイオードは、一方の表面上に前記第1の導電型半導体を備えており、他方の表面にはグラインディングテクスチャ(ground texture)を含む基板をさらに含むことができる。
前記グラインディングテクスチャは、前記基板の前記他方の表面をグラインディングした後、リン酸または硫リン酸処理して形成することができる。
前記基板は、前記他方の表面のコーナーに面取り構造を含むことができる。また、前記基板は、前記他方の表面に反射防止層をさらに含むことができる。
一方、前記反射金属層は、Al、Al合金、Ag及びAg合金のうちいずれか一つで形成することができ、前記バリア金属層は、W、TiW、Mo、Ti、Cr、Pt、Rh、Pd及びNiのうちいずれか一つを含んで形成することができる。また、前記応力緩和層は、Ag、Cu、Ni、Pt、Ti、Rh、PdもしくはCrの単一層に形成し、またはCu、Ni、Pt、Ti、Rh、Pd及びAuから選択された複数の金属の複合層に形成することができる。
一実施例において、前記反射金属層はAl及びAl合金のうちいずれか一つで形成し、前記バリア金属層は、Ti、Cr、Pt、Rh、Pd及びNiのうちいずれか一つを含んで形成し、前記応力緩和層は、AgもしくはCuの単一層に形成し、またはNi、Au、Cu及びAgから選択された複数の金属の複合層に形成することができる。
他の実施例において、前記反射金属層は、Ag及びAg合金のうちいずれか一つで形成し、前記バリア金属層は、W、TiWまたはMoを含んで形成し、前記応力緩和層は、Cu、Ni、Pt、Ti、Rh、PdもしくはCrの単一層に形成し、またはCu、Ni、Pt、Ti、Rh、Pd、Cr及びAuから選択された複数の金属の複合層に形成することができる。
更に他の実施例において、前記反射金属層は、Ag及びAg合金のうちいずれか一つで形成し、前記バリア金属層は、PtまたはNiを含んで形成し、前記応力緩和層は、Cu、Cr、Rh、Pd、TiWもしくはTiの単一層に形成し、またはNi、Au及びCuから選択された複数の金属の複合層に形成することができる。
本発明に係る発光ダイオードの製造方法は、基板上に第1の導電型半導体層、活性層及び第2の導電型半導体層を含む半導体積層構造物を形成し、前記第2の導電型半導体層及び活性層をパターニングして、前記第1の導電型半導体層上に複数のメサを形成した後に、前記複数のメサ上に反射電極を形成し、前記複数のメサ及び前記第1の導電型半導体層を覆い、前記複数のメサから電気的に絶縁され、前記反射電極の少なくとも一部を露出させる電流分散層を形成することを含む。
前記反射電極の形成は、第2の半導体層上に反射金属層を形成し、前記反射金属層の上面及び側面を覆うようにバリア金属層を形成することを含むことができる。
前記反射電極は、複数のメサを形成した後で形成できるが、これに限定されることはなく、先に反射電極を形成し、その後で各メサを形成することもできる。
また、前記反射電極の形成は、前記バリア金属層を形成する前に、前記反射金属層の熱膨張係数と前記バリア金属層の熱膨張係数との間の熱膨張係数を有する応力緩和層を形成することをさらに含むことができる。
前記発光ダイオードの製造方法は、前記電流分散層を形成する前に、前記複数のメサと前記電流分散層との間に前記反射電極の少なくとも一部を露出させ、前記複数のメサと前記反射電極から前記電流分散層を電気的に絶縁させる下部絶縁層を形成することをさらに含むことができる。
前記発光ダイオードの製造方法は、基板の表面にグラインディングテクスチャを形成することをさらに含むことができるが、前記基板は、一方の表面及び他方の表面を含み、前記半導体積層構造物は前記基板の一方の表面上に形成され、前記グラインディングテクスチャは前記基板の他方の表面に形成される。
前記グラインディングテクスチャの形成は、前記基板の他方の表面をグラインディングし、前記のグラインディングした他方の表面にリン酸処理または硫リン酸処理をすることを含むことができる。
本発明の各実施例によると、電流分散性能が改善された発光ダイオード、特に、フリップチップ型発光ダイオードを提供することができる。また、反射率が改善され、光取り出し効率が向上した発光ダイオードを提供することができる。さらに、複数のメサ構造を簡単にすることによって発光ダイオードの製造工程を単純化させることができる。
また、反射金属層より小さな熱膨張係数を有し、バリア金属層より大きい熱膨張係数を有する応力緩和層を用いることによって、反射金属層とバリア金属層との間の熱膨張係数の差によって発生する応力を緩和することができ、その結果、反射金属層が半導体層またはオーミック層から離脱することを防止することができる。
一方、逆傾斜を有するフォトレジストパターンを用いて反射金属層、応力緩和層及びバリア金属層を連続的に形成することができ、プロセスコストを削減することができる。
さらに、簡単な工程及び低費用で表面テクスチャリングを行い、光取り出し効率を高めることができる発光ダイオードを提供することができる。
本発明の技術的効果は、以上で言及したものに制限されなく、言及していない他の技術的効果は、下記の記載から当業者に明確に理解されるだろう。
従来技術に係る反射層が導入された発光ダイオードの部分断面図である。 本発明の一実施例に係る発光ダイオードの製造に使用可能な基板の断面図である。 図2に示したパターン化された基板の製造方法を説明するための断面図である。 図2に示したパターン化された基板の製造方法を説明するための断面図である。 図2に示したパターン化された基板の製造方法を説明するための断面図である。 本発明の一実施例に係る発光ダイオードの製造方法を説明するための図であって、(a)は平面図で、(b)はA―A線断面図である。 本発明の一実施例に係る発光ダイオードの製造方法を説明するための図であって、(a)は平面図で、(b)はA―A線断面図である。 本発明の一実施例に係る発光ダイオードの製造方法を説明するための図であって、(a)は平面図で、(b)はA―A線断面図である。 本発明の一実施例に係る発光ダイオードの製造方法を説明するための図であって、(a)は平面図で、(b)はA―A線断面図である。 本発明の一実施例に係る発光ダイオードの製造方法を説明するための図であって、(a)は平面図で、(b)はA―A線断面図である。 メサ構造の変形例を説明するための平面図である。 応力緩和層を含む反射電極を有する発光ダイオードの部分断面図である。 本発明の一実施例において、図12の発光ダイオードの製造方法を説明するための断面図である。 本発明の一実施例において、図12の発光ダイオードの製造方法を説明するための断面図である。 本発明の一実施例において、図12の発光ダイオードの製造方法を説明するための断面図である。 本発明の一実施例において、図12の発光ダイオードの製造方法を説明するための断面図である。 本発明の一実施例において、図12の発光ダイオードの製造方法を説明するための断面図である。 本発明の一実施例において、図12の発光ダイオードの製造方法を説明するための断面図である。 本発明の他の実施例において、図12の構造が適用された発光ダイオードの製造方法を説明するための平面図及び断面図である。 本発明の他の実施例において、図12の構造が適用された発光ダイオードの製造方法を説明するための平面図及び断面図である。 本発明の他の実施例において、図12の構造が適用された発光ダイオードの製造方法を説明するための平面図及び断面図である。 本発明の他の実施例において、図12の構造が適用された発光ダイオードの製造方法を説明するための平面図である。 本発明の他の実施例において、図12の構造が適用された発光ダイオードの製造方法を説明するための断面図である。 本発明の更に他の実施例において、図12の構造が適用された発光ダイオードの製造方法を説明するための平面図及び断面図である。 本発明の更に他の実施例において、図12の構造が適用された発光ダイオードの製造方法を説明するための平面図及び断面図である。 本発明の更に他の実施例において、図12の構造が適用された発光ダイオードの製造方法を説明するための平面図及び断面図である。 本発明の更に他の実施例に係る発光素子を説明するための断面図である。 図27の発光素子を製造する方法を説明するための断面図である。 図27の発光素子を製造する方法を説明するための断面図である。 図27の発光素子を製造する方法を説明するための断面図である。 図27の発光素子を製造する方法を説明するための断面図である。 図27の発光素子を製造する方法を説明するための断面図である。 図27の発光素子を製造する方法を説明するための断面図である。 図27の発光素子を製造する方法を説明するための断面図である。 グラインディング処理された基板表面を示す写真である。 反射防止層を採択することによる透過率の変化を示すグラフである。
以下、添付の各図面を参照して本発明の各実施例を詳細に説明する。次に紹介する各実施例は、当業者に本発明の思想を十分に伝達するために例として提供されるものである。したがって、本発明は、以下で説明する各実施例に限定されなく、他の形態に具体化することもできる。そして、各図面において、構成要素の幅、長さ、厚さなどは、便宜上、誇張して表現する場合がある。明細書全体にわたって同一の参照番号は、同一の構成要素を示す。
本明細書において、一つの層が他の層または基板"上"にあると言及される場合、それは、一つの層が前記他の層または前記基板上に直接形成されたり、またはそれらの間に第3の層が介在したりする場合もある。また、本明細書において、上側、上(部)、上面などの方向的な表現は、下側、下(部)、下面などの意味と理解することができる。すなわち、空間的な方向の表現は、相対的な方向に理解しなければならなく、絶対的な方向を意味するものと限定的に理解してはならない。
本実施例において、"第1"、"第2"、または"第3"は、各構成要素に何ら限定を加えようとするものではなく、ただ、各構成要素を区別するための用語として理解すべきである。
図2は、本発明の一実施例に係る発光ダイオードの製造に使用可能な基板の断面図である。
図2を参照すると、本実施例に係る基板は、パターン化された基板19である。パターン化された基板19は、基板15及び反射防止膜16を有する。
前記基板15は、リセスされた陥没部17を有する。前記陥没部17は、ほぼ円状または楕円状であり得る。特に、陥没部17は規則的なパターンで形成することができる。例えば、前記陥没部17は、隣接した各陥没部間の距離が一定のアイランドタイプ(island type)またはラインタイプ(line type)であり得る。
前記基板15は、サファイア(Al)基板、シリコンカーバイド(SiC)基板、窒化ガリウム(GaN)基板、窒化インジウムガリウム(InGaN)基板、窒化アルミニウムガリウム(AlGaN)基板、窒化アルミニウム(AlN)基板、ガリウム酸化物(Ga)基板またはシリコン基板であり得る。具体的に、前記基板15はサファイア基板であり得る。
各陥没部17間には反射防止膜16が配置される。前記反射防止膜16は、基板15に向かって入射される光の反射を最小化するために採択される。基板15がサファイア材質で形成される場合、前記反射防止膜16は、屈折率が1.7ないし2.2の材質で形成される。特に、前記反射防止膜16は、2.0ないし2.1の屈折率を有するシリコン窒化膜であり得る。
また、入射される光の波長がλである場合、前記反射防止膜16の厚さはλ/4の整数倍に設定することができる。ただ、反射防止膜16の厚さはλ/4の整数倍から±30%の偏差を有することができる。
図3ないし図5は、図2に示したパターン化された基板19の製造方法を説明するための断面図である。
図3を参照すると、基板15上に反射防止膜16が形成される。前記反射防止膜16はシリコン窒化膜であって、波長がλである場合、λ/4の整数倍の厚さで形成される。ただ、反射防止膜16の厚さはλ/4の整数倍から±30%の偏差を有することができる。
図4を参照すると、形成された反射防止膜16上にフォトレジストを塗布し、フォトレジストパターン18を形成する。形成されたフォトレジストパターン18は、ほぼ半球状を有することができる。フォトレジストパターン18の形状を通して、図2に示した陥没部17の形状を調節することができる。半球状のフォトレジストパターン18を形成するために、反射防止膜16上に塗布されたフォトレジストに対する露光及び現像工程が行われる。その結果、断面図上でほぼ四角形状の、フォトレジストパターンが形成される。続いて、フォトレジストに対するリフロー工程が実施される。リフローを通して、粘度を有するフォトレジストは、各分子同士の凝集力によってほぼ半球状のフォトレジストパターン18に形成される。
続いて、半球状のフォトレジストパターン18をエッチングマスクとしてエッチング工程が行われる。前記エッチング工程では、異方性ドライエッチングを用いることが望ましい。この結果として、フォトレジストパターン18によって開放された領域でエッチングが強化される。但し、フォトレジストパターン18が半球状を有するので、半球状のエッジ部分から半球状の中心部領域に行くほどエッチングの程度は弱化される。また、エッチングの進行と共に、半球状のフォトレジストパターン18は漸進的に除去される。その結果、基板の上部面に半球状のパターンを形成することができる。
あるいは、基板15上の反射防止膜16または他の犠牲層に等方性エッチングなどを用いて半球状の陥没部を形成し、前記反射防止膜16または犠牲層をエッチングマスクとして使用して基板15を異方性エッチングすることによって、基板15の表面から半球状に陥没した陥没部17を形成することができる。
図5を参照すると、上述したように、エッチング工程を通して半球状の陥没部17を有するパターン化された基板19が形成される。形成された陥没部17の内部に基板15の表面が露出し、各陥没部17間には反射防止膜16が位置する。図4のエッチング工程で残留し得るフォトレジストパターンは除去することができ、その結果、反射防止膜16を露出させることができる。
また、必要に応じて、残留する反射防止膜16は除去することもできる。
上述したプロセスを通して、規則的なパターンを有し、表面から陥没した陥没部17を有する基板を形成することができる。
また、本実施例では、フォトレジストパターンの形状に従って多様な形状を有する陥没部の製作が可能である。例えば、フォトレジストを塗布し、露光の角度を調節することによって、フォトレジストパターンのそれぞれの形状を半球状ではなく、三角形状または台形状にすることができる。三角形状または台形状を有するフォトレジストパターンをエッチングマスクとして用いてエッチング工程が行われる場合、基板上には、表面から逆三角形状または逆台形状に陥没した陥没部が形成される。
本実施例では、基板の表面からリセスされた多様な形状の陥没部を形成することができ、各陥没部が規則的な配列を有するパターンの形状を有する。
図6ないし図10は、本発明の一実施例に係る発光ダイオードの製造方法を説明するための図であって、各図面において、(a)は平面図で、(b)はA―A線断面図である。
まず、図6を参照すると、基板21上に第1の導電型半導体層21が形成され、前記第1の導電型半導体層21上に互いに離隔した複数のメサMが形成される。複数のメサMは、それぞれ活性層25及び第2の導電型半導体層27を含む。活性層25は、第1の導電型半導体層23と第2の導電型半導体層27との間に位置する。また、前記複数のメサM上には、それぞれ反射電極30が位置する。
前記複数のメサMは、基板21上に第1の導電型半導体層23、活性層25及び第2の導電型半導体層27を含むエピ層を有機金属気相成長法(MOCVD:metal organic chemical vapor deposition)などを用いて成長させた後、第1の導電型半導体層23が露出するように第2の導電型半導体層27及び活性層25をパターニングすることによって形成することができる。前記複数のメサMの側面は、フォトレジストリフローなどの技術を用いて傾斜するように形成することができる。メサMの側面の傾斜したプロファイルは、活性層25で生成された光の抽出効率を向上させる。
複数のメサMは、図示したように、基板の一側方向に互いに平行に延びた細長い形状を有することができる。このような形状は、基板21上で複数のチップ領域に同一の形状の複数のメサMを形成することを簡単にする。
複数のメサMを形成した後、前記反射電極30は、各メサM上に形成することができるが、これに限定されることはない。第2の導電型半導体層27を成長させ、各メサMを形成する前に、第2の導電型半導体層27上に前記反射電極30を予め形成することもできる。反射電極30は、メサMの上面をほとんど覆い、平面形状においてメサMと略同一の形状を有する。
反射電極30は、反射層28及びバリア層29を含むことができ、バリア層29は、反射層28の上面及び側面を覆うことができる。例えば、反射層28のパターンを形成し、その上にバリア層29を形成することによって、バリア層29が反射層28の上面及び側面を覆うように形成することができる。また、反射層28は、例えば、Ag、Ag合金、Ni/Ag、NiZn/Ag、TiO/Ag層を蒸着及びパターニングして形成することができる。一方、前記バリア層29は、Ni、Cr、Ti、Ptまたはその複合層に形成することができ、反射層28の金属物質が拡散又は汚染されることを防止する。前記複数のメサMを形成した後、前記第1の導電型半導体層23の縁部もエッチングすることができる。その結果、基板21の上部面が露出し得る。前記第1の導電型半導体層23の側面も傾斜するように形成することができる。
前記複数のメサMは、図6に示したように、第1の導電型半導体層23の上部領域の内部に限定されて位置するように形成することができる。すなわち、複数のメサMが第1の導電型半導体層23の上部領域上にアイランド状に位置し得る。これと異なり、図11に示したように、一側方向に延びる各メサMを、前記第1の導電型半導体層23の上部の縁部に到逹するように形成することができる。すなわち、複数のメサMの下部面の前記一側方向の縁部は、第1の導電型半導体層23の一側方向の縁部と一致する。その結果、前記第1の導電型半導体層23の上部面は前記複数のメサMによって区画される。
図7を参照すると、複数のメサM及び第1の導電型半導体層23を覆う下部絶縁層31が形成される。下部絶縁層31は、特定領域で第1の導電型半導体層23及び第2の導電型半導体層27への電気的接続を許容するための各開口部31a、31bを有する。例えば、下部絶縁層31は、第1の導電型半導体層23を露出させる各開口部31aと、反射電極30を露出させる各開口部31bとを有することができる。
前記各開口部31aは、各メサM間の領域及び基板21の縁部付近に位置することができ、各メサMに沿って延びる長い形状を有することができる。一方、各開口部31bは、メサMの上部に限定されて位置し、各メサの同一の端部側に偏って位置する。
前記下部絶縁層31は、化学気相蒸着(CVD:chemical vapor deposition)などの技術を用いてSiOなどの酸化膜、SiNxなどの窒化膜、MgFなどの絶縁膜で形成することができる。前記下部絶縁層31は、単一層に形成できるが、これに限定されることはなく、多重層に形成することもできる。さらに、下部絶縁層31は、低屈折物質層と高屈折物質層が交互に積層された分布ブラッグ反射器(DBR)に形成することができる。例えば、SiO/TiOやSiO/Nbなどの層を積層することによって、反射率の高い絶縁反射層を形成することができる。
図8を参照すると、前記下部絶縁層31上に電流分散層33が形成される。前記電流分散層33は、前記複数のメサM及び前記第1の導電型半導体層23を覆う。また、電流分散層33は、前記それぞれのメサMの上部領域内に位置し、前記反射電極を露出させる各開口部33aを有する。前記電流分散層33は、下部絶縁層31の各開口部31aを通して前記第1の導電型半導体層23にオーミック接触することができる。電流分散層33は、下部絶縁層31によって複数のメサM及び反射電極30から絶縁される。
前記電流分散層33の各開口部33aは、電流分散層33が反射電極30に接続することを防止するために、それぞれ下部絶縁層31の各開口部31bより広い面積を有する。したがって、前記各開口部33aの側壁は下部絶縁層31上に位置する。
前記電流分散層33は、各開口部33aを除いた基板31のほぼ全領域の上部に形成される。したがって、前記電流分散層33を通して電流を容易に分散させることができる。電流分散層33は、Al層などの高反射金属層を含むことができ、高反射金属層は、Ti、CrまたはNiなどの接着層上に形成することができる。また、前記高反射金属層上には、Ni、Cr、Auなどの単層または複合層構造の保護層を形成することができる。前記電流分散層33は、例えば、Ti/Al/Ti/Ni/Auの多層構造を有することができる。
図9を参照すると、前記電流分散層33上に上部絶縁層35が形成される。上部絶縁層35は、電流分散層33を露出させる開口部35aと共に、反射電極30を露出させる各開口部35bを有する。前記開口部35aは、メサMの長さ方向に対して垂直な方向に長い形状を有することができ、各開口部35bより相対的に広い面積を有する。各開口部35bは、電流分散層33の各開口部33a及び下部絶縁層31の各開口部31bを通して露出した反射電極30を露出させる。各開口部35bは、電流分散層33の各開口部33aより狭い面積を有する一方、下部絶縁層31の各開口部31bより広い面積を有することができる。その結果、前記電流分散層33の各開口部33aの各側壁は上部絶縁層35によって覆うことができる。
前記上部絶縁層35は、酸化物絶縁層、窒化物絶縁層、またはポリイミド、テフロン(登録商標)、パリレン(登録商標)などのポリマーを用いて形成することができる。
図10を参照すると、前記上部絶縁層35上には第1のパッド37a及び第2のパッド37bが形成される。第1のパッド37aは、上部絶縁層35の開口部35aを通して電流分散層33に接続し、第2のパッド37bは、上部絶縁層35の各開口部35bを通して反射電極30に接続する。前記第1のパッド37a及び第2のパッド37bは、発光ダイオードをサブマウント、パッケージまたは印刷回路ボードなどに実装するためのバンプの接続又はSMT(Surfac−mount technology)のためのパッドとして使用することができる。
前記第1の及び第2のパッド37a、37bは、同一の工程で共に形成することができ、例えば、フォトリソグラフィまたはリフトオフ技術を用いて形成することができる。前記第1の及び第2のパッド37a、37bは、例えば、Ti、Cr、Niなどの接着層と、Al、Cu、AgまたはAuなどの高伝導金属層とを含むことができる。
その後、基板21を個別発光ダイオードチップ単位に分割することによって、発光ダイオードが完成する。前記基板21は、個別発光ダイオードチップ単位に分割される前にまたは個別発光ダイオードチップ単位に分割された後で発光ダイオードチップから除去することもできる。
以下では、本発明の一実施例に係る発光ダイオードの構造について図10を参照して詳細に説明する。
前記発光ダイオードは、基板21、第1の導電型半導体層23、各メサM、反射電極30、下部絶縁層31、電流分散層33、上部絶縁層35、第1のパッド37a及び第2のパッド37bを含むことができる。
基板21は、窒化ガリウム系の各エピ層を成長させるための成長基板、例えば、サファイア、炭化シリコン、シリコン、窒化ガリウム基板であり得る。また、前記基板21は、図2を参照して説明したようなパターン化された基板であり得る。
第1の導電型半導体層23は連続的であり、第1の導電型半導体層23上に複数のメサMが互いに離隔して配置される。各メサMは、図6を参照して説明したように、活性層25及び第2の導電型半導体層27を含み、一側に向かって平行に延びる長い形状を有する。ここで、各メサMは、窒化ガリウム系化合物半導体の積層構造を有する。前記各メサMは、図6に示したように、第1の導電型半導体層23の上部領域内に限定されて位置し得る。これと異なり、前記各メサMは、図11に示したように、一側方向に沿って第1の導電型半導体層23の上部面の縁部まで延ばすことができ、これによって、第1の導電型半導体層23の上部面を複数の領域に区画することができる。その結果、各メサMのコーナー付近に電流が集中することを緩和し、電流分散性能をさらに強化することができる。
反射電極30は、それぞれ前記複数のメサM上に位置し、第2の導電型半導体層27にオーミック接触する。反射電極30は、図6を参照して説明したように反射層28とバリア層29を含むことができ、バリア層29が反射層28の上面及び側面を覆うことができる。
電流分散層33は、前記複数のメサM及び前記第1の導電型半導体層23を覆う。前記電流分散層33は、前記それぞれのメサMの上部領域内に位置し、前記反射電極30を露出させる各開口部33aを有する。また、電流分散層33は、前記第1の導電型半導体層23にオーミック接触し、前記複数のメサMから絶縁される。前記電流分散層33は、Alなどの反射金属を含むことができる。
前記電流分散層33は、下部絶縁層31によって複数のメサMから絶縁させることができる。例えば、下部絶縁層31は、前記複数のメサMと前記電流分散層33との間に位置し、前記電流分散層33を前記複数のメサMから絶縁させることができる。また、前記下部絶縁層31は、前記それぞれのメサMの上部領域内に位置し、前記反射電極30を露出させる各開口部31bを有することができ、第1の導電型半導体層23を露出させる各開口部31aを有することができる。前記電流分散層33は、各開口部31aを通して第1の導電型半導体層23に接続することができる。前記下部絶縁層31の各開口部31bは、電流分散層33の各開口部33aより狭い面積を有し、各開口部33aによって全て露出する。
上部絶縁層35は、前記電流分散層33の少なくとも一部を覆う。また、上部絶縁層35は、前記反射電極30を露出させる各開口部35bを有する。さらに、上部絶縁層35は、電流分散層33を露出させる各開口部35aを有することができる。前記上部絶縁層35は、前記電流分散層33の各開口部33aの各側壁を覆うことができる。
第1のパッド37aは、電流分散層33上に位置することができ、例えば、上部絶縁層35の開口部35aを通して電流分散層33に接続することができる。また、第2のパッド37bは、各開口部35bを通して露出した反射電極30に接続する。
本発明によると、電流分散層33が各メサM及び各メサM間の第1の導電型半導体層23のほぼ全領域を覆う。その結果、電流を電流分散層33を通して容易に分散させることができる。
さらに、前記電流分散層23がAlなどの反射金属層を含むか、下部絶縁層を絶縁反射層に形成することによって、各反射電極30によって反射されない光を電流分散層23または下部絶縁層31を用いて反射させることができ、光取り出し効率を向上させることができる。
一方、反射電極30を熱膨張係数差の大きい反射層28とバリア層29で形成する場合、反射層28に応力が誘発され、その結果、反射層28がメサMから離脱し得る。したがって、反射層28とバリア層29との間の熱膨張係数の差による応力を緩和するために、これらの間に応力緩和層が介在し得る。
図12は、応力緩和層を含む反射電極を有する発光ダイオードの部分断面図である。
図12を参照すると、基板100上には、第1の半導体層110、活性層120、第2の半導体層130及び反射電極140が形成される。
前記基板100は、第1の半導体層110を成長させ得るものであれば特別に限定されない。例えば、前記基板100は、サファイア(Al)基板、シリコンカーバイド(SiC)基板、窒化ガリウム(GaN)基板、窒化インジウムガリウム(InGaN)基板、窒化アルミニウムガリウム(AlGaN)基板、窒化アルミニウム(AlN)基板、ガリウム酸化物(Ga)基板またはシリコン基板であり得る。具体的に、前記基板100はサファイア基板であり得る。
また、前記基板100は、表面がパターニングされていない基板であるか、または図2を参照して説明したパターン化された基板であり得る。
また、前記基板100上には第1の半導体層110が備えられる。第1の半導体層110は、例えばn型であってもよい。
また、前記第1の半導体層110上に形成される活性層120は、井戸層とバリア層が積層された単一量子井戸構造であるか、井戸層とバリア層が交互に積層された多重量子井戸構造(multi−quantum well structure)であり得る。
活性層120上には第2の半導体層130が備えられる。第2の半導体層130は、例えばp型であってもよい。
また、前記第1の半導体層110、活性層120及び第2の半導体層130は、GaN、AlN、InGaNまたはAlInGaNを含むことができる。第1の半導体層110がGaNを含む場合、活性層120及び第2の半導体層130もGaNを含むことが望ましい。
第2の半導体層130の場合、第1の半導体層110と相補的な導電型を有するので、第1の半導体層110と異なるドーパントが注入される。すなわち、第1の半導体層110にドナーとしての機能を有するドーパントが注入される場合、第2の半導体層130にはアクセプタとしての機能を有するドーパントが注入される。また、活性層120には、バリア層と井戸層の形成のためにバンドギャップが形成される物質が含まれることが望ましい。
前記第2の半導体層130上に反射電極140が形成される。
反射電極140は、オーミック接合層141、反射金属層142、応力緩和層143及びバリア金属層144を有する。
オーミック接合層141は、反射金属層142と第2の半導体層130とのオーミック接合を実現できる物質であれば、いずれの物質によっても形成可能である。したがって、前記オーミック接合層141は、NiまたはPtを含む金属物を含むことができ、ITOまたはZnOなどの導電性酸化物を含むことができる。但し、前記オーミック接合層141は、実施の形態によって省略可能である。
前記オーミック接合層141上には反射金属層142が形成される。前記反射金属層142は、活性層120で形成された光を反射させる。したがって、前記反射金属層142は、導電性を有すると共に、光に対する高い反射度を有する物質で形成される。前記反射金属層142は、Ag、Ag合金、AlまたはAl合金を含む。
また、前記反射金属層142上には応力緩和層143が形成される。前記応力緩和層143の熱膨張係数は、バリア金属層144の熱膨張係数以上で、反射金属層142の熱膨張係数以下の値を有する。これを通して、反射金属層142とバリア金属層144との間の熱膨張係数の差によって発生する応力を緩和させることができる。したがって、前記応力緩和層143の材質は、反射金属層142とバリア金属層144の材質に応じて選ばれる。
応力緩和層143上にはバリア金属層144が形成される。前記バリア金属層144は、少なくとも反射金属層142の側面を覆い、応力緩和層143の上部と側面を覆いながら形成される。したがって、バリア金属層142を構成する金属原子またはイオンの拡散は防止される。また、バリア金属層144と反射金属層142との間の熱膨張係数の差によって発生する応力は応力緩和層143で吸収される。
例えば、前記反射金属層142がAlまたはAl合金で、バリア金属層144がW、TiWまたはMoを含む場合、前記応力緩和層143は、Ag、Cu、Ni、Pt、Ti、Rh、PdまたはCrの単一層であるか、Cu、Ni、Pt、Ti、Rh、PdまたはAuの複合層であり得る。また、前記反射金属層142がAlまたはAl合金で、バリア金属層144がCr、Pt、Rh、PdまたはNiである場合、前記応力緩和層143は、AgまたはCuの単一層であるか、Ni、Au、CuまたはAgの複合層であり得る。
また、前記反射金属層142がAgまたはAg合金で、バリア金属層144がW、TiWまたはMoを含む場合、前記応力緩和層143は、Cu、Ni、Pt、Ti、Rh、PdまたはCrの単一層であるか、Cu、Ni、Pt、Ti、Rh、Pd、CrまたはAuの複合層であり得る。また、前記反射金属層142がAgまたはAg合金で、バリア金属層144がCrまたはNiである場合、前記応力緩和層143は、Cu、Cr、Rh、Pd、TiW、Tiの単一層であるか、Ni、AuまたはCuの複合層であり得る。
図13ないし図18は、本発明の一実施例において図12の発光ダイオードの製造方法を説明するための断面図である。
図13を参照すると、基板100上に第1の半導体層110、活性層120及び第2の半導体層130が順次形成され、半導体積層構造体が形成される。
前記基板100は、サファイア(Al)基板、シリコンカーバイド(SiC)基板、窒化ガリウム(GaN)基板、窒化インジウムガリウム(InGaN)基板、窒化アルミニウムガリウム(AlGaN)基板、窒化アルミニウム(AlN)基板、ガリウム酸化物(Ga)基板またはシリコン基板であり得る。具体的に、前記基板100はサファイア基板であり得る。また、前記基板100は、図2を参照して説明したパターン化された基板であり得る。
また、前記基板100上には第1の半導体層110が備えられる。第1の半導体層110はn型であってもよい。
また、前記第1の半導体層110上に形成される活性層120は、井戸層とバリア層が積層された単一量子井戸構造であるか、井戸層とバリア層が交互に積層された多重量子井戸構造であり得る。
活性層120上には第2の半導体層130が備えられる。第2の半導体層130はp型であってもよい。
また、前記第1の半導体層110、活性層120及び第2の半導体層130の材質及び構成は、図12を参照して説明した通りであるので、それについての詳細な説明は省略する。
また、前記第1の半導体層110、活性層120及び第2の半導体層130は、エピタキシャル成長を通して形成される。例えば、MOCVD工程を通して第1の半導体層110、活性層120及び第2の半導体層130を形成することができる。
図14を参照すると、通常のエッチング工程によって活性層120及び第2の半導体層130の一部が除去される。これを通して、第1の半導体層110の一部が露出する。エッチング工程を通して第1の半導体層110の上部表面が露出し、活性層120及び第2の半導体層130の側面が露出する。したがって、前記エッチングを通して活性層120及び第2の半導体層130の一部の除去されたトレンチを形成することができ、ホールを形成することができる。すなわち、図13の第2の半導体層130の表面から第1の半導体層110の表面までエッチングされたメサエッチング領域150は、トレンチ状のストライプタイプを有することができ、あるいはホールタイプでもあり得る。
また、メサエッチング領域150がストライプタイプである場合、第1の半導体層110の表面から垂直プロファイルまたは傾斜したプロファイルを有することができる。望ましくは、第1の半導体層110の表面から20°ないし70°の角度で傾斜したプロファイルを有することができる。また、メサエッチング領域150がほぼ円状のホールタイプである場合、第1の半導体層110の表面から垂直プロファイルまたは傾斜したプロファイルを有し得るが、第1の半導体層110の表面から20°ないし70°の角度で傾斜したプロファイルを有することが望ましい。プロファイルが20°未満であると、メサエッチング領域150は、上部に行くほど間隔が非常に広くなる。したがって、発光構造上、発生する光の集中度が低下するという問題が発生する。また、プロファイルが70°を上回る場合、メサエッチング領域150は、垂直に近いプロファイルを有する。したがって、発生する光をメサエッチング領域の側壁で反射する効果が微々たるものになる。
図15を参照すると、メサエッチング領域150に露出した第1の半導体層110上にフォトレジストパターン160が形成される。前記第1の半導体層110は、メサエッチング領域150の底面を形成する。前記フォトレジストパターン160は、第1の半導体層110の表面から垂直なプロファイルを有することができ、実施の形態に応じて底面の幅が上面の幅より狭いオーバーハング構造で形成することができる。前記フォトレジストパターン160は、ネガティブタイプのフォトレジストを用いて形成することができる。したがって、露光部位が架橋結合されるという特性を有する。オーバーハング構造の形成のために、フォトレジストパターン160は、所定の傾斜を有する状態で露光されることが望ましい。オーバーハング構造の場合、各フォトレジストパターン160の各底面間の隔離距離が各上面間の隔離距離に比べて1μm以上になるように設定することができる。
図16を参照すると、第2の半導体層130上に反射金属層142及び応力緩和層143が順次積層される。
前記反射金属層142は、Al、Al合金、AgまたはAg合金を含む。反射金属層142は、通常の金属物蒸着法を通して形成することができ、望ましくは、第2の半導体層130の表面上にほとんどの金属原子またはイオンが垂直な方向に移動し得る電子ビーム蒸着法(e―beam evaporation)を用いて形成することができる。これを通して、金属原子またはイオンが各フォトレジストパターン160間の離隔空間内に異方性の特性を有して進入することによって、反射金属層142を形成することができる。
前記反射金属層142の厚さは100nmないし1μmであることが望ましい。反射金属層142の厚さが100nm未満であると、活性層120で形成された光の反射が円滑に行われないという問題が発生する。また、反射金属層142の厚さが1μmを上回ると、過度な工程時間による工程上の損失が発生する。
必要に応じて、反射金属層142の形成前にオーミック接合層141を形成することができる。前記オーミック接合層141は、Ni、Pt、ITOまたはZnOを含むことができる。また、前記オーミック接合層141の厚さは0.1nmないし20nmの範囲であり得る。オーミック接合層141の厚さが0.1nm未満であると、非常に薄い薄膜によって十分なオーミック特性を確保することができない。また、オーミック接合層141の厚さが20nmを上回ると、光の透過量が減少し、上部の反射金属層142から反射される光量が減少するという問題が発生する。
反射金属層142の上部には応力緩和層143が形成される。応力緩和層143は、通常の金属蒸着法を通して形成することができ、望ましくは、蒸着工程で高い方向性を有する電子ビーム蒸着法を用いて形成することができる。すなわち、電子ビームによって蒸発される金属原子またはイオンは、方向性を有し、各フォトレジストパターン160間の離隔空間の内部で異方性を有し、金属膜質に形成することができる。また、応力緩和層143は、前記反射金属層142より低い熱膨張係数を有し、図12のバリア金属層144より高い熱膨張係数を有する。したがって、応力緩和層143の材質は、反射金属層142とバリア金属層144の材質の選択に応じて選択される。応力緩和層143の材質については、後で説明する。
反射金属層142及び応力緩和層143が電子ビーム蒸着法によって形成される場合、反射金属層142の側面と応力緩和層143の側面が露出する。また、異方性蒸着により、フォトレジストパターン160の上部の開放された領域に相応する反射金属層142及び応力緩和層143が形成される。
また、図16は、反射金属層142及び応力緩和層143の形成過程で金属物がフォトレジストパターン160の上部に形成されたことが省略された状態を示す。
図17を参照すると、フォトレジストパターン160の開放された領域を通してバリア金属層144が形成される。
前記バリア金属層144は、W、TiW、Mo、Cr、Ni、Pt、Rh、PdまたはTiを含む。特に、前記バリア金属層144を構成する物質は、反射金属層142及び応力緩和層143の物質の選択に応じて変更可能になる。
前記バリア金属層144は、応力緩和層143上に形成され、反射金属層142及び応力緩和層143の側面を遮蔽する。したがって、反射金属層142を構成する金属元素が側面拡散を通して第2の半導体層130に拡散される現像は防止される。バリア金属層144の形成は、通常の金属蒸着工程を通して実現される。ただ、前バリア金属層144は、等方性蒸着を通して形成されることが望ましい。これは、バリア金属層144が応力緩和層143及び反射金属層142の側面を覆う構成を有するためである。例えば、前記バリア金属層144はスパッタリングを通して形成することができる。
また、前記バリア金属層144は、特定の金属を選択して100nm以上の単一層に形成することができる。また、前記バリア金属層144は、2以上金属物を交互に形成し、それぞれの層の厚さを20nm以上に設定することもできる。例えば、前記バリア金属層144は、50nmの厚さを有するTiWと50nmの厚さを有するNi層またはTi層を交互に蒸着して形成することができる。
また、前記バリア金属層144上には、後の物質との安定的な接触のためにNi/Au/Ti層をさらに形成することができる。
上述したように、応力緩和層143の材質は、反射金属層142及びバリア金属層144の材質に応じて選ばれる。これは、応力緩和層143の熱膨張係数がバリア金属層144より高く、反射金属層142より低い値を有するためである。したがって、反射金属層142がAlまたはAl合金で、バリア金属層144がW、TiWまたはMoを含む場合、前記応力緩和層143は、Ag、Cu、Ni、Pt、Ti、Rh、PdまたはCrの単一層であるか、Cu、Ni、Pt、Ti、Rh、PdまたはAuの複合層であり得る。また、反射金属層142がAlまたはAl合金で、バリア金属層144がTi、Cr、Pt、Rh、PdまたはNiを含む場合、前記応力緩和層143は、AgまたはCuの単一層であるか、Ni、Au、CuまたはAgの複合層であり得る。また、反射金属層142がAgまたはAg合金で、バリア金属層144がW、TiWまたはMoを含む場合、前記応力緩和層143は、Cu、Ni、Pt、Ti、Rh、PdまたはCrの単一層であるか、Cu、Ni、Pt、Ti、Rh、Pd、CrまたはAuの複合層であり得る。また、反射金属層142がAgまたはAg合金で、バリア金属層144がPtまたはNiを含む場合、前記応力緩和層143は、Cu、Cr、Rh、Pd、TiWまたはTiの単一層であるか、Ni、AuまたはCuの複合層であり得る。
図18を参照すると、フォトレジストパターンのリフトオフを通してフォトレジストパターンが除去される。その結果、下部の第1の半導体層110及び上部の反射電極140が露出する。また、フォトレジストパターンの除去を通してメサエッチング領域150が露出する。既に説明したように、メサエッチング領域150は、ストライプタイプであり得、またホールタイプでもあり得る。
上述した過程を通して、第2の半導体層130上に反射電極140が形成される。反射電極140は、反射金属層142、応力緩和層143及びバリア金属層144を含む。応力緩和層143は、反射金属層142より小さい熱膨張係数を有し、バリア金属層143より大きい熱膨張係数を有する。したがって、反射金属層142とバリア金属層144との間の熱膨張係数の差によって発生する応力は応力緩和層143で吸収される。
図19ないし図23は、本発明の他の実施例において、図12の構造が適用された発光ダイオードの製造方法を説明するための平面図及び断面図である。
図19を参照し、図18におけるメサエッチング領域150は、ストライプ状にエッチングされた領域であると仮定する。続いて、図18の構造物全面に下部絶縁層200が形成される。下部絶縁層200は、前記反射電極140の上部表面の一部を露出させ、第1の半導体層130の表面を露出させる。下部絶縁層200の形成のために、SiOなどの酸化膜、SiNなどの窒化膜、MgFなどの絶縁膜またはSiO/TiOなどのDBR(distributed Bragg reflector)層が図18の構造物上に形成される。続いて、通常のフォトリソグラフィ工程を通して反射電極140の一部及び第1の半導体層110の表面が露出する。
図19の平面図の下部にある図面は、図19の平面図をA―A'線方向に切断した断面図である。前記断面図において、A―A'線は不連続的であり、点線で表示された部分は断面図上に反映されない。ただ、不連続線は、断面図上では連続して記述されている。以下、図21まで同様である。
また、本実施例では、反射電極140が3個露出した場合を記述するが、これは例示に過ぎなく、露出する反射電極140の個数は十分に変更可能である。
一部の領域で反射電極140が露出し、メサエッチング領域150では第1の半導体層110が露出する。また、反射電極140が露出しない領域では、下部絶縁層200が反射電極140を完全に遮蔽する。
図20を参照すると、電流分散層210が下部絶縁層200上に形成される。電流分散層210は導電性材質で形成される。また、電流分散層210は、反射電極140の一部を露出させる。
前記電流分散層210はAlを含むことができる。したがって、第1の半導体層110と電流分散層210は電気的に連結され、反射電極140は、下部絶縁層200によって電流分散層210と電気的に絶縁される。
下部の断面図を見ると理解できる。すなわち、A―A'線で2個の露出した反射電極140を横切る断面では反射電極140が露出し、電流分散層210のみで埋め込まれた領域を横切る断面では、反射電極140上に下部絶縁層200が形成され、下部絶縁層200上に電流分散層210が形成された状態になる。また、図19において、ストライプ状に露出した第1の半導体層110の表面には電流分散層210が形成される。
前記電流分散層210は、Al材質を含むので、活性層で形成された光を反射させることができる。したがって、電流分散層210は、第1の半導体層110との電気的接触を達成しながら光を反射させる反射層としての機能を有する。
前記電流分散層210の形成前に、前記電流分散層210と同一の形状を有する接合層を別途に形成することができる。接合層は、Ti、CrまたはNiを含む。接合層を採択することによって、電流分散層210と第1の半導体層110との間のオーミック接合が容易に形成される。
また、電流分散層210の上部にパッシベーション層を形成することができる。前記パッシベーション層は、Ni、CrまたはAuの単一層であるか、これらの複合層であり得る。前記パッシベーション層は、Ti/Al/Ti/Ni/Auの複合層であることが望ましい。
図21を参照すると、図20の構造物上に上部絶縁層220が形成される。上部絶縁層220を通して電流分散層210の一部は露出し、反射電極140の一部も露出する。反射電極140は、第2の半導体層130と電気的に連結された状態であり、電流分散層210は、第1の半導体層110と電気的に連結された状態である。したがって、上部絶縁層220を通して、第1の半導体層110と第2の半導体層130の電気的経路はオープンにされている。
前記上部絶縁層220の材質は、絶縁性材質であれば特別に限定されなく、例えば、酸化物系絶縁物、窒化物系絶縁物、高分子系列であるポリイミド、テプロンまたはパリレンなどを前記上部絶縁層220に使用することができる。
図22を参照すると、図21の構造物上に第1のパッド230及び第2のパッド240が形成される。前記第1のパッド230は、図21で露出した電流分散層210と電気的に連結される。したがって、第1のパッド230と第1の半導体層110は電気的に連結される。これは、第1の半導体層110が第1のパッド230を通して外部の電源または電力供給線と電気的に連結されることを意味する。また、前記第2のパッド240は、図21で露出した反射電極140と電気的に連結される。したがって、第2のパッド240と第2の半導体層130は電気的に連結される。これは、第2の半導体層130が第2のパッド240を通して外部の電源または電力供給線と電気的に連結されることを意味する。
前記第1のパッド230及び第2のパッド240は、Ti、CrまたはNiの層と、Al、Cu、AgまたはAuの層とを含む2重層構造で形成することができる。また、第1のパッド230及び第2のパッド240は、フォトレジストをパターニングし、パターニングされた各離隔空間の間を金属物で蒸着した後、フォトレジストパターンを除去するリフトオフ工程を用いて形成することができる。また、第1のパッド230及び第2のパッド240は、二重層または単一層の金属膜を形成した後、通常のフォトリソグラフィ工程を通してパターンを形成し、これをエッチングマスクとして用いたドライエッチングまたはウェットエッチングを通して形成することができる。ただ、ドライエッチング及びウェットエッチング時のエッチャントは、エッチングされる金属物の材質に応じて異なる形に設定することができる。
図23は、図22のB―B'線断面図及びC―C'線断面図である。
まず、B―B'線は、第1のパッド230が形成された領域を切断する。第1のパッド230は、露出した電流分散層210と電気的に連結される。
また、C―C'線は、第2のパッド240が形成された領域を切断する。第2のパッド240は、露出した反射電極140と電気的に連結される。
その結果、第1のパッド230は第1の半導体層110と電気的に連結され、第2のパッド240は第2の半導体層130と電気的に連結されることが分かる。
図24ないし図26は、本発明の更に他の実施例において、図12の構造が適用された発光ダイオードの製造方法を説明するための平面図及び断面図である。
図24ないし図26は、本発明の第4の実施例によって図12の構造が適用された発光ダイオードモジュールを示した平面図及び断面図である。
図24を参照すると、本実施例において、図18のメサエッチング領域150がホールタイプに形成される。したがって、ほぼ円状に第1の半導体層110が露出する。
続いて、図18の構造物全面に対して下部絶縁層200が形成される。下部絶縁層200は、前記反射電極140の上部表面の一部を露出させ、第1の半導体層110の表面を露出させる。前記下部絶縁層200の形成は、図19を参照して説明した通りであるので、それについての詳細な説明は省略する。
図24の平面図の下部にある図面は、図24の平面図をD―D'線方向に沿って切断した断面図である。前記断面図において、D―D'線は、点線上では不連続的であり、実線を連結して構成したものである。したがって、点線部分は断面図に反映されなく、実線部分のみが断面図に反映される。
一部の領域で反射電極140が露出して、メサエッチング領域150では第1の半導体層110が露出する。また、反射電極140が露出していない領域では、下部絶縁層200が反射電極140を完全に遮蔽する。
また、図24において、ホールタイプのメサエッチング領域150は、説明の便宜上、誇張して記述する。したがって、実施の形態に応じてホールタイプのメサエッチング領域150の個数及び形態を変更することができる。
図25を参照すると、電流分散層210が下部絶縁層200上に形成される。電流分散層210は導電性材質で形成される。また、電流分散層210は、反射電極140の一部を露出させる。
前記電流分散層210はAlを含むことができる。したがって、第1の半導体層110と電流分散層210は電気的に連結され、反射電極140は、下部絶縁層200によって電流分散層210と電気的に絶縁される。
これは、下部の断面図見ると理解できる。すなわち、D―D'線において、2個の露出した反射電極140を横切る断面では反射電極140が露出し、電流分散層210のみで埋め込まれた領域を横切る断面では反射電極140上に下部絶縁層200が形成され、下部絶縁層200上に電流分散層210が形成された状態になる。また、図25において、ホール状に露出した第1の半導体層110の表面には電流分散層210が形成される。
前記電流分散層210は、Al材質を含むので、活性層で形成された光を反射させることができる。したがって、電流分散層210は、第1の半導体層110との電気的接触を達成しながら、光を反射させる反射層としての機能を有する。
前記電流分散層210の形成前に、前記電流分散層210と同一の形状を有する接合層を別途に形成することができる。接合層は、Ti、CrまたはNiを含む。接合層を採択することによって、電流分散層210と第1の半導体層110との間にオーミック接合を容易に形成することができる。
また、電流分散層210の上部にパッシベーション層を形成することができる。前記パッシベーション層は、Ni、CrまたはAuの単一層であるか、これらの複合層であり得る。前記パッシベーション層は、Ti/Al/Ti/Ni/Auの複合層であることが望ましい。
図26を参照すると、上部絶縁層220が形成される。上部絶縁層220を通して電流分散層210の一部は露出し、反射電極140の一部も露出する。反射電極140は第2の半導体層130と電気的に連結された状態であり、電流分散層210は第1の半導体層110と電気的に連結された状態である。したがって、上部絶縁層220を通して、第1の半導体層110と第2の半導体層130の電気的経路はオープンされる。
前記上部絶縁層220の材質及び形成は、図21を参照して説明した通りであるので、それについての詳細な説明は省略する。
続いて、図22を参照して説明したように、第1のパッド230及び第2のパッド240が形成される。前記第1のパッド230は、図26で露出した電流分散層210と電気的に連結される。したがって、第1のパッド230と第1の半導体層110は電気的に連結される。これは、第1の半導体層110が第1のパッド230を通して外部の電源または電力供給線と電気的に連結されることを意味する。また、前記第2のパッド240は、図26で露出した反射電極140と電気的に連結される。したがって、第2のパッド240と第2の半導体層130は電気的に連結される。これは、第2の半導体層130が第2のパッド240を通して外部の電源または電力供給線と電気的に接続されることを意味する。
図27は、本発明の更に他の実施例に係る発光素子を説明するための断面図である。上述した各実施例においては、半導体積層構造体が形成される基板の一方の表面に対向する基板の他方の表面をテクスチャリングすることについては説明していない。本実施例においては、基板の他方の表面をテクスチャリングし、光取り出し効率を改善することについて詳細に説明する。このような基板の表面テクスチャリングは、フリップチップタイプの発光ダイオードに適用することができ、上述した各実施例にも適用することができる。
図27を参照すると、本実施例に係る発光素子300は、基板310、発光構造体320、パッシベーション層330、各パッド340、各バンプ350及びサブマウント360を含むことができる。
前記基板310は成長基板であり、前記成長基板は、特別に限定されることはなく、例えば、サファイア基板、炭化シリコン基板またはシリコン基板などであり得る。
前記基板310は、その一方の表面上には発光構造体320を備えることができる。
前記基板310は、その他方の表面にはグラインディングテクスチャ(grinding texture)312を備えており、その一方の表面には逆PSS(Converse Patterned Sapphire Substrate)パターン314を備えることができる。
また、前記基板310は、その他方の表面上には反射防止層316を備えることができ、前記基板310は、面取りしたコーナー318を備えることができる。
前記グラインディングテクスチャ312は、前記基板310の他方の表面に備えられ、前記基板310の他方の表面をグラインダー(図示せず)でグラインディングした後、前記グラインディングによって粗くなった表面をリン酸または硫リン酸処理して他方の表面のパーティクルなどを除去し、鋭いコーナーを丸く処理して形成された構造であり得る。そのため、前記グラインディングテクスチャ312は、不規則な形態の粗さを有する表面を備えることができ、リン酸または硫リン酸処理によって丸く処理されたコーナーまたは突出部を備えることができる。
前記逆PSSパターン314は、前記基板310の一方の表面に備えることができる。前記逆PSSパターン314は、半球状、円錐状または多角錐状の溝を複数備えた形態で備えることができる。すなわち、前記逆PSSパターン314は、前記基板310の一方の表面に半球状の溝を複数備えたり、前記円錐状の溝を複数備えたり、前記多角錐状の溝を複数備えた構造で備えることができる。
このとき、前記逆PSSパターン314は、その内部、すなわち、溝の内部を後で説明するバッファー層(図示せず)または第1の導電型半導体層322によって充填することができ、また、図27には示していないが、前記PSSパターン314の各溝がシリコン酸化物またはシリコン窒化物などの絶縁物で充填されるので、前記基板310上に形成された各半導体層は、望ましくは、エピタキシャル成長する発光構造体320をなして選択的に成長し、転位密度を低下させることができる。
前記反射防止層316は、シリコン酸化物、TiO、AlTiOまたはCeOなどの酸化物、シリコン窒化物などの窒化物またはMgFなどの絶縁物を含む絶縁物質からなり、また、これらを少なくとも一つ含む多層構造からなり得る。
このとき、図27において、前記反射防止層316は、前記グラインディングテクスチャ312のみならず、面取りしたコーナー318上にも備えられている場合を示しているが、前記面取りしたコーナー318上には備えず、前記グラインディングテクスチャ312上のみに備えることができる。
前記面取りしたコーナー318は、前記基板310のコーナーが面取りされた形態で備えることができる。
そのため、本発明の一実施例に係る発光素子300は、その一方の表面には逆PSSパターン314を備えており、その他方の表面にはグラインディングテクスチャ312、反射防止層316及び面取りしたコーナー318を備えた基板310を含み、前記基板310の一方の表面上に備えられた発光構造体320から発生した光を前記基板310の他方の表面に効率的に放出させることができる。
すなわち、前記グラインディングテクスチャ312は、光が前記基板310の内部から外部に進行するとき、光を前記基板310の内部に再び反射させず、外部に円滑に進行させる役割をする。前記逆PSSパターン314は、前記発光構造体320で発生した光が前記基板310の内部に進行するとき、光を前記発光構造体320の方向に反射させず、前記基板310の内部に円滑に進行させる役割をする。また、前記反射防止層316は、前記基板310と外部、すなわち、空気との屈折率差を緩和させ、前記基板310の全反射を減少させる役割をする。一方、前記面取りしたコーナー318は、前記基板310の側面に進行する光を外部に円滑に放出させる役割をする。
このとき、図36に示すように、前記基板310上に反射防止層316がない場合、光の透過率は、広い波長帯域にわたって80%台中盤を示す。その一方、前記基板310上に反射防止層316がある場合、光の透過率は、基本的に80%台中盤を示すが、波長に応じて変動性が大きく、特定波長帯、例えば、約310nm、約400nmまたは約550nm付近の波長帯では透過率が90%以上と遥かに良くなる。
このとき、前記反射防止層316は、発光構造体320で発光される光の波長または要求される波長に合わせてその材料及び厚さを変更することができ、その結果、該当の波長での最大の透過率、最大の光効率を得ることができる。
前記発光構造体320は、第1の導電型半導体層322、活性層324、第2の導電型半導体層326及び透明電極層328を含むことができる。また、前記発光構造体320は、バッファー層(図示せず)、超格子層(図示せず)または電子ブロッキング層(図示せず)をさらに含むことができる。
また、前記発光構造体320は、少なくとも前記第2の導電型半導体層326及び活性層324の一部がメサエッチングされ、前記第1の導電型半導体層322の一部が露出した形態で備えることができる。
前記第1の導電型半導体層322は、第1の導電型不純物、例えば、N型不純物がドーピングされたIII―N系列の化合物半導体、例えば、(Al,Ga,In)N系列のIII族窒化物半導体層であり得る。前記第1の導電型半導体層322は、N型不純物がドーピングされたGaN層、すなわち、N―GaN層であり得る。また、前記第1の導電型半導体層322は単一層または多重層であり、例えば、前記第1の導電型半導体層322が多重層からなる場合、超格子構造からなり得る。
前記活性層324は、III―N系列の化合物半導体、例えば、(Al,Ga,In)N半導体層からなり、前記活性層324は、単一層または複数層からなり、少なくとも一定波長の光を発光することができる。また、前記活性層324は、一つの井戸層(図示せず)を含む単一量子井戸構造からなるか、井戸層(図示せず)とバリア層(図示せず)が交互に繰り返されて積層された構造である多重量子井戸構造で備えることができる。このとき、前記井戸層(図示せず)またはバリア層(図示せず)は、それぞれまたは二つとも超格子構造からなり得る。
前記第2の導電型半導体層326は、第2の導電型不純物、例えば、P型不純物がドーピングされたIII―N系列の化合物半導体、例えば、(Al,In,Ga)N系列のIII族窒化物半導体であり得る。前記第2の導電型半導体層326は、P型不純物がドーピングされたGaN層、すなわち、P―GaN層であり得る。また、前記第2の導電型半導体層326は、単一層または多重層からなり得る。例えば、前記第2の導電型半導体層326は、超格子構造からなり得る。
前記透明電極層328は、ITO、ZnOまたはIZOなどのTCO、またはNi/Auなどのコンタクト物質を含んで構成することができ、前記第2の導電型半導体層326とはオーミック接触をなす。
前記バッファー層(図示せず)は、前記基板310と前記第1の導電型半導体層322との間の格子不整合を緩和するために備えることができる。また、前記バッファー層(図示せず)は、単一層または複数層からなり、複数層からなる場合、低温バッファー層及び高温バッファー層からなり得る。前記バッファー層(図示せず)はAlNからなり得る。
前記超格子層(図示せず)は、前記第1の導電型半導体層322と活性層324との間に備えることができ、III―N系列の化合物半導体、例えば、(Al,Ga,In)N半導体層が複数層で積層された層である。例えば、InN層とInGaN層が繰り返して積層された構造である。前記超格子層(図示せず)は、前記活性層324の形成前に形成されることによって前記活性層324に転位または欠陥などが伝達されることを防止し、前記活性層324の転位または欠陥などの形成を緩和させ、前記活性層324の結晶化度を改善することができる。
前記電子ブロッキング層(図示せず)は、前記活性層324と第2の導電型半導体層326との間に備えることができる。前記電子ブロッキング層は、電子及び正孔の再結合効率を高めるために備えることができ、相対的に広いバンドギャップを有する物質で備えることができる。前記電子ブロッキング層(図示せず)は、(Al,In,Ga)N系列のIII族窒化物半導体で形成することができ、MgがドーピングされたP―AlGaN層からなり得る。
前記パッシベーション層330は、前記発光構造体320を備えた基板310上に備えることができる。前記パッシベーション層330は、その下部の前記発光構造体320を外部環境から保護する役割をし、シリコン酸化膜を含む絶縁膜で形成することができる。
前記パッシベーション層330は、メサエッチングによって露出した前記第1の導電型半導体層322の表面の一部を露出させる第1の開口部332と、前記第2の導電型半導体層326の表面の一部を露出させる第2の開口部334とを備えることができる。
前記各パッド340は、第1のパッド342及び第2のパッド344を含むことができる。前記第1のパッド342は、前記パッシベーション層330が形成された基板310上に備えて、前記第1の開口部332を通して露出した前記第1の導電型半導体層322と接触するように備えることができる。前記第2のパッド344は、前記パッシベーション層330が形成された基板310上に備えて、前記第2の開口部334を通して露出した前記第2の導電型半導体層326と接触するように備えることができる。
前記各パッド340は、Ni、Cr、Ti、Al、AgまたはAuなどを含むことができる。
前記各バンプ150は、第1のバンプ352及び第2のバンプ354を含むことができる。前記第1のバンプ352は前記第1のパッド342上に備えることができ、前記第2のバンプ354は前記第2のパッド344上に備えることができる。前記各バンプ350は、前記発光構造体320が形成された前記基板310をサブマウント360上に実装して支持する役割をし、前記サブマウント360と前記発光構造体320との間に位置し、前記発光構造体320及び基板を前記サブマウント360から離隔させる役割をする。前記各バンプ350は、Auを含んで形成することができる。
前記サブマウント360は、その一方の表面上に備えられた第1の電極362及び第2の電極364を含むことができる。前記第1の電極362及び第2の電極364のそれぞれは、前記サブマウント360上に前記発光構造体320を含む前記基板310を実装するとき、前記第1のパッド342及び第2のパッド344と接続することができる。
図28ないし図34は、図27の発光素子を製造する方法を説明するための断面図である。
図28を参照すると、まず、基板310を準備する。
このとき、前記基板310は成長基板であり、前記成長基板は、サファイア基板、炭化シリコン基板またはシリコン基板などであり得るが、本実施例では、前記基板310はサファイア基板であり得る。
続いて、前記基板310の一方の表面上に複数の半導体層を形成する。前記複数の半導体層は、第1の導電型半導体層322、活性層324及び第2の導電型半導体層326を含むことができる。
このとき、前記複数の半導体層は、MOCVDなどの化学気相蒸着でエピタキシャル成長させることによって形成することができる。
前記基板310上に前記複数の半導体層を形成する前に、まず、前記基板310の一方の表面に逆PSSパターン314を形成することができる。前記逆PSSパターン314を備えた前記基板310上に前記複数の半導体層を形成する場合、前記逆PSSパターン314が形成されていない領域、すなわち、前記基板310の表面の一定領域で選択的に前記各半導体層を成長させることができ、前記各半導体層内に形成される転位密度を制御することもできる。
前記逆PSSパターン314は、前記基板310の一方の表面上に一定領域を露出させる複数のオープン領域を備えたフォトレジストパターン(図示せず)を形成し、前記フォトレジストパターン(図示せず)をマスクとして前記基板310の一方の表面を一定深さにエッチングすることによって形成することができる。前記基板310のエッチングは、ウェットエッチングまたはドライエッチングを通して行うことができる。前記ウェットエッチングは、硫酸とリン酸が混合されたウェットエッチング溶液を用いて行うことができ、前記ドライエッチングは、ICP装置を用いたICPエッチングを通して行うことができる。
前記フォトレジストパターン(図示せず)のオープン領域の形状に応じて、前記逆PSSパターン314の形状を決定することができる。すなわち、前記フォトレジストパターン(図示せず)のオープン領域の形状が円状である場合、前記逆PSSパターン314は、半球状または円錐状の溝が複数備えられた形態で備えることができ、前記フォトレジストパターン(図示せず)のオープン領域の形状が三角形を含む多角形状である場合、前記逆PSSパターン314は、三角錐を含む多角錐状の溝が複数備えられた形態で備えることができる。
図29を参照すると、続いて、前記複数の半導体層上に保護層372を形成する。前記保護層372は、後で説明するグラインディング処理またはリン酸または硫リン酸処理で前記複数の半導体層を保護する。前記保護層372は、フォトレジストなどの合成樹脂からなり、シリコン酸化物またはシリコン窒化物などの絶縁物質からなり得る。
続いて、前記基板310の他方の表面をグラインダーでグラインディング処理する。
このとき、前記基板310は、前記グラインディング処理で一定厚さに削り取る。すなわち、前記基板310は、図28に示した基板310に比べてその厚さが減少する。例えば、図28に示した前記基板310が約450μmである場合、前記グラインディング処理後の前記基板310の厚さは300μm以下、望ましくは200μmにすることができる。図28を参照して説明した基板310は、前記基板310の一方の表面上に複数の半導体層を形成するにおいて発生する熱衝撃または前記複数の半導体層の形成による応力などの変形力に耐えられなければならないので、その厚さが厚いことが望ましい。しかし、前記発光素子300に備えられた基板310は、光が進行するためには相対的にその厚さが薄いことが望ましい。これが、前記基板310の厚さを減少させる理由である。
続いて、前記グラインディング処理した前記基板310の他方の表面を、リン酸を含む溶液でリン酸処理したり、または硫リン酸を含む溶液で硫リン酸処理したりすることによって、図29に示したように、前記基板310が他方の表面にグラインディングテクスチャ312を形成する。そのため、前記グラインディングテクスチャ312は、前記基板310の他方の表面をグラインディングした後、リン酸または硫リン酸でリン酸または硫リン酸処理して形成された表面の形状を意味する。
このとき、前記グラインディングテクスチャ312の表面粗さは、前記グラインディング処理とリン酸または硫リン酸処理のための条件を適宜調節することによって調節することができる。
すなわち、前記グラインディング処理された基板310の他方の表面には、図35に示したように不規則な凹凸が形成される。このとき、前記グラインダーの刃またはパッドの粗さを調節したり、前記グラインディング処理時間を調節したりすることによって、前記グラインディング処理された基板310の表面粗さを調節することができる。また、前記グラインディング処理された基板310をリン酸または硫リン酸処理するにおいて、処理時間を調節することによって表面粗さを調節することができる。例えば、粗さが大きいグラインダーパッドを使用し、リン酸または硫リン酸処理時間を短くする場合は、表面粗さの大きいグラインディングテクスチャ312が形成される。これと異なり、前記グラインダーパッドの粗さが小さく、前記リン酸または硫リン酸処理時間が長い場合は、相対的に表面粗さの小さいグラインディングテクスチャ312が形成される。
図30を参照すると、続いて、前記基板310の他方の表面上にフォトレジストパターン174を形成する。
前記フォトレジストパターン374は、前記基板310の他方の表面の一定領域を露出させるオープン領域374aを複数備えることができる。前記フォトレジストパターン374は、ハードマスク(図示せず)に変更することができる。すなわち、前記基板310の他方の表面上には、シリコン酸化膜、窒化膜、金属膜などを含んで構成されたハードマスク(図示せず)を形成することができる。
続いて、前記フォトレジストパターン374またはハードマスク(図示せず)を用いて、前記基板310の他方の表面に分離溝376を複数形成する。このとき、前記フォトレジストパターン374は、フォトレジストを用いて形成することができる。
前記各分離溝376は、後で前記基板310を分離する領域を定義する役割をするので、後で説明する各発光構造体320間の領域に対応するように位置することが望ましい。
このとき、前記各分離溝376は、その側壁が傾斜した形態で備えられることが望ましい。これは、前記分離溝376の各側壁が前記基板310を分離した後、面取りしたコーナー318を形成するためである。
前記各分離溝376は、ウェットエッチングまたはドライエッチングで形成することができ、前記ウェットエッチングは、リン酸または硫リン酸を含むエッチング溶液を用いて行うことができ、前記ドライエッチングはICP装置を用いて行うことができる。
図31を参照すると、前記基板310の一方の表面上に備えられた前記保護層372を除去し、前記複数の半導体層をエッチングすることによって発光構造体320を形成することができる。
このとき、前記複数の半導体層をエッチングする工程は、二つの工程、すなわち、前記複数の半導体層をエッチングして複数の発光構造体320に分離する分離エッチングと、前記第1の導電型半導体層を露出させるメサエッチングとを含むことができる。
前記分離エッチングは、前記複数の半導体層を全てエッチングして複数の発光構造体320に分離させるエッチングを意味する。そして、前記メサエッチングは、前記第1の導電型半導体層322が露出するように前記第2の導電型半導体層326と活性層324の一部をエッチングすることを意味する。このとき、前記分離エッチングとメサエッチングは、前記分離エッチングを先に実施し、その後で前記メサエッチングを実施してもよく、前記メサエッチングを先に実施し、その後で前記分離エッチングを実施してもよい。
前記各半導体層の前記分離エッチングにおいて、前記分離溝376に対応する領域上の前記各半導体層がエッチングされる。
一方、前記透明電極層328は、前記分離エッチングとメサエッチングを実施した後、前記第2の導電型半導体層326上に形成してもよく、前記分離エッチングとメサエッチングの前に前記第2の導電型半導体層326上に先に形成した後、前記分離エッチングとメサエッチング時に前記第2の導電型半導体層326と共ににエッチングして形成してもよい。
図32を参照すると、前記発光構造体320を形成するエッチング工程を実施した後、前記発光構造体320を保護するためのパッシベーション層330を形成する。
前記パッシベーション層330は、シリコン窒化物またはシリコン酸化物を含む絶縁物質で形成することができる。
前記パッシベーション層330は、前記発光構造体320の第1の導電型半導体層322と透明電極層328のそれぞれの一部領域を露出させる第1の開口部332及び第2の開口部334を含むことができる。
続いて、前記パッシベーション層330上には、前記第1の導電型半導体層322と連結される第1のパッド342及び第2のパッド344を形成する。
前記第1のパッド342及び第2のパッド344は、前記パッシベーション層330上にパッド形成物質を形成した後、これをパターニングすることによって形成することができる。
一方、前記基板310の他方の表面上に反射防止層316を形成することができる。本実施例では、前記基板310の他方の表面上に前記分離溝376を形成した後、前記反射防止層316を形成する場合を説明しているが、前記反射防止層316は、前記グラインディングテクスチャ312を形成した後、いつでも形成することができる。すなわち、図29を参照して説明した前記グラインディングテクスチャ312を形成した後、図33を参照して第1のバンプ352及び第2のバンプ354を形成する前ならいつでも形成することができる。
このとき、本発明の実施例に係る発光素子の製造方法では、前記基板310の他方の表面をリン酸または硫リン酸処理して前記基板310の他方の表面にグラインディングテクスチャ312を形成した後、前記複数の半導体層をエッチングして発光構造体320を形成する場合を説明している。しかし、前記複数の半導体層をエッチングして前記発光構造体320を先に形成し、その後で前記基板310の他方の表面をリン酸または硫リン酸処理して前記基板310の他方の表面にグラインディングテクスチャ312を形成する工程を進めることもできる。
図33を参照すると、前記第1のパッド342及び第2のパッド344を形成した後、前記第1のパッド342及び第2のパッド344上にそれぞれ第1のバンプ352及び第2のバンプ354を形成するバンプ形成工程、及び前記基板310を分離する分離工程を実施する。
前記バンプ形成工程を先に実施し、その後で前記分離工程を進めることもでき、前記分離工程を先に実施し、その後で前記バンプ形成工程を進めることもできる。
前記分離溝376は、ダイヤモンドホイールまたはレーザーを用いたスクライビング工程を用いて前記基板310を分離することができる。
図34を参照すると、一方の表面に第1の電極362及び第2の電極364を備えたサブマウント360を準備する。
続いて、前記第1のバンプ352と第1の電極362が対面し、前記第2のバンプ354と第2の電極364が対面するように前記サブマウント360と前記基板310をアラインした後、前記第1のバンプ352と第1の電極362及び前記第2のバンプ354と第2の電極364をボンディングする。その結果、フリップチップボンディングされた複数の発光素子300が提供される。
以上では、本発明の多様な実施例について説明したが、本発明は、特定の実施例に限定されるものではない。また、特定の実施例で説明した技術的特徴は、本発明の技術的思想を逸脱しない限り、他の実施例にも同一に適用することができる。

Claims (21)

  1. 基板と、
    前記基板上に配置される第1の半導体層と、
    前記第1の半導体層上に配置され、光を生成する活性層と、
    前記活性層上に配置され、前記第1の半導体層と相補的な導電型を有する第2の半導体層と、
    前記第2の半導体層上に配置され、前記活性層で生成された光を反射し、異なる材質を有する金属膜間の熱膨張係数の差によって発生する応力を吸収する反射パターンと、
    を含む発光ダイオード。
  2. 前記基板は、表面よりリセスされた陥没部を有するパターン化された基板であることを特徴とする、請求項1に記載の発光ダイオード。
  3. 前記陥没部の形状は、半球状、三角形または台形であることを特徴とする、請求項2に記載の発光ダイオード。
  4. 前記陥没部の間の前記基板上に反射防止層が配置されることを特徴とする、請求項2に記載の発光ダイオード。
  5. 前記反射パターンは、前記第2の半導体層上に配置され、光を反射する反射金属層と、
    前記反射金属層上に配置され、前記熱膨張係数の差によって発生する応力を吸収するための応力緩和層と、
    前記応力緩和層上に配置され、前記反射金属層と前記応力緩和層の側面を遮蔽する導電性バリア層を含むことを特徴とする、請求項1に記載の発光ダイオード。
  6. 前記応力緩和層の熱膨張係数は、前記導電性バリア層の熱膨張係数以上で、前記反射金属層の熱膨張係数以下の値を有することを特徴とする、請求項5に記載の発光ダイオード。
  7. 前記反射金属層はAl、Al合金、AgまたはAg合金のうち、いずれか一つを含むことを特徴とする、請求項5に記載の発光ダイオード。
  8. 前記導電性バリア層は、W、TiW、Mo、Ti、Cr、Pt、Rh、PdまたはNiのうち、いずれか一つを含むことを特徴とする、請求項7に記載の発光ダイオード。
  9. 前記反射金属層はAlまたはAl合金を含み、
    前記導電性バリア層は、W、TiWまたはMoのうち、いずれか一つを含み、
    前記応力緩和層は、Ag、Cu、Ni、Pt、Ti、Rh、PdもしくはCrの単一層、またはCu、Ni、Pt、Ti、Rh、PdおよびAuから選択された複数の金属の複合層であることを特徴とする、請求項8に記載の発光ダイオード。
  10. 前記反射金属層はAlまたはAl合金を含み、
    前記導電性バリア層は、Ti、Cr、Pt、Rh、PdまたはNiのうち、いずれか一つを含み、
    前記応力緩和層は、AgもしくはCuの単一層、またはNi、Au、CuおよびAgから選択された複数の金属の複合層であることを特徴とする、請求項8に記載の発光ダイオード。
  11. 前記反射金属層はAgまたはAgの合金を含み、
    前記導電性バリア層は、W、TiWまたはMoのうち、いずれか一つを含み、
    前記応力緩和層は、Cu、Ni、Pt、Ti、Rh、PdもしくはCuの単一層、またはCu、Ni、Pt、Ti、Rh、Pd、CrおよびAuから選択された複数の金属の複合層であることを特徴とする、請求項8に記載の発光ダイオード。
  12. 前記反射金属層はAgまたはAgの合金を含み、
    前記導電性バリア層は、PtまたはNiを含み、
    前記応力緩和層は、Cu、Cr、Rh、Pd、TiWもしくはTiの単一層、またはNi、AuおよびCuから選択された複数の金属の複合層であることを特徴とする、請求項8に記載の発光ダイオード。
  13. 前記反射パターンは、前記反射金属層の下部に配置されたオーミック接合層をさらに含むことを特徴とする、請求項5に記載の発光ダイオード。
  14. 前記オーミック接合層は、Ni、Pt、ITOまたはZnOのうち、いずれか一つを含むことを特徴とする、請求項13に記載の発光ダイオード。
  15. 前記活性層及び前記第2の半導体層の側面プロファイルは、前記第1の半導体層の表面から20°以上70°以下の角度で傾斜していることを特徴とする、請求項1に記載の発光ダイオード。
  16. 基板上に第1の半導体層、活性層及び第2の半導体層を順次形成する段階と、
    前記第2の半導体層及び前記活性層をエッチングし、第1の半導体層の表面を露出させるメサ領域を形成する段階と、
    前記第2の半導体層上に形成され、前記活性層で生成された光を反射し、異なる材質を有する金属膜間の熱膨張係数の差によって発生する応力を吸収する反射パターンを形成する段階と、
    を含む発光ダイオードの製造方法。
  17. 前記反射パターンを形成する段階は、前記メサ領域上にフォトレジストパターンを形成する段階と、
    前記フォトレジストパターンによって開放された空間を介して前記第2の半導体層上に反射金属層を形成する段階と、
    前記反射金属層上に熱膨張係数の差によって発生する応力を吸収する応力緩和層を形成する段階と、
    前記応力緩和層の上部と側面を覆い、前記反射金属層の側面を覆う導電性バリア層を形成する段階と、
    前記フォトレジストパターンを除去する段階、とを含む、請求項16に記載の発光ダイオードの製造方法。
  18. 前記フォトレジストパターンは、上部の幅が下部の幅より広いオーバーハング構造であることを特徴とする、請求項17に記載の発光ダイオードの製造方法。
  19. 前記反射金属層及び前記応力緩和層は、異方性蒸着によって形成され、
    前記バリア層は、等方性蒸着によって形成されることを特徴とする、請求項17に記載の発光ダイオードの製造方法。
  20. 前記メサ領域は、ストライプタイプであることを特徴とする、請求項16に記載の発光ダイオードの製造方法。
  21. 前記メサ領域は、ホールタイプであることを特徴とする、請求項16に記載の発光ダイオードの製造方法。
JP2016001347A 2011-09-16 2016-01-06 発光ダイオード及びそれを製造する方法 Active JP6262778B2 (ja)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
KR20110093396 2011-09-16
KR10-2011-0093396 2011-09-16
KR1020120015758A KR20130094483A (ko) 2012-02-16 2012-02-16 발광 다이오드 칩 및 그의 제조 방법
KR10-2012-0015758 2012-02-16
KR1020120052722A KR20130128747A (ko) 2012-05-17 2012-05-17 응력 완화층을 가지는 발광 다이오드 및 그 형성방법
KR10-2012-0052722 2012-05-17

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2014530591A Division JP5869678B2 (ja) 2011-09-16 2012-09-14 発光ダイオード及びそれを製造する方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2017239232A Division JP6858112B2 (ja) 2011-09-16 2017-12-14 発光ダイオード及びそれを製造する方法

Publications (2)

Publication Number Publication Date
JP2016105495A true JP2016105495A (ja) 2016-06-09
JP6262778B2 JP6262778B2 (ja) 2018-01-17

Family

ID=47883888

Family Applications (3)

Application Number Title Priority Date Filing Date
JP2014530591A Active JP5869678B2 (ja) 2011-09-16 2012-09-14 発光ダイオード及びそれを製造する方法
JP2016001347A Active JP6262778B2 (ja) 2011-09-16 2016-01-06 発光ダイオード及びそれを製造する方法
JP2017239232A Active JP6858112B2 (ja) 2011-09-16 2017-12-14 発光ダイオード及びそれを製造する方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2014530591A Active JP5869678B2 (ja) 2011-09-16 2012-09-14 発光ダイオード及びそれを製造する方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2017239232A Active JP6858112B2 (ja) 2011-09-16 2017-12-14 発光ダイオード及びそれを製造する方法

Country Status (6)

Country Link
US (6) US20140361327A1 (ja)
EP (7) EP3926698B1 (ja)
JP (3) JP5869678B2 (ja)
CN (5) CN103828073B (ja)
DE (1) DE202012013620U1 (ja)
WO (1) WO2013039344A2 (ja)

Families Citing this family (100)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI572068B (zh) * 2012-12-07 2017-02-21 晶元光電股份有限公司 發光元件
US9936579B2 (en) * 2013-02-01 2018-04-03 Apple Inc. Low profile packaging and assembly of a power conversion system in modular form
KR20140130618A (ko) * 2013-05-01 2014-11-11 서울바이오시스 주식회사 솔더 페이스트를 통해 접착된 발광 다이오드를 갖는 발광 다이오드 모듈 및 발광 다이오드
WO2014185693A1 (ko) 2013-05-13 2014-11-20 서울반도체 주식회사 발광소자 패키지, 그 제조 방법, 및 이를 포함하는 차량용 램프 및 백라이트 유닛
WO2015016561A1 (en) * 2013-07-29 2015-02-05 Seoul Viosys Co., Ltd. Light emitting diode, method of fabricating the same and led module having the same
US9847457B2 (en) 2013-07-29 2017-12-19 Seoul Viosys Co., Ltd. Light emitting diode, method of fabricating the same and LED module having the same
US10283681B2 (en) * 2013-09-12 2019-05-07 Cree, Inc. Phosphor-converted light emitting device
KR101561198B1 (ko) * 2013-11-12 2015-10-19 주식회사 세미콘라이트 반도체 발광소자
CN103618035A (zh) * 2013-11-14 2014-03-05 南昌黄绿照明有限公司 一种具有应力调制层的氮化镓基led薄膜芯片及其制备方法
JP6248604B2 (ja) * 2013-12-18 2017-12-20 日亜化学工業株式会社 半導体発光素子及びその電極形成方法
DE102014102029A1 (de) * 2014-02-18 2015-08-20 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung von Halbleiterbauelementen und Halbleiterbauelement
JP6299336B2 (ja) * 2014-03-28 2018-03-28 日亜化学工業株式会社 発光素子及びそれを用いた発光装置
US9548419B2 (en) 2014-05-20 2017-01-17 Southern Taiwan University Of Science And Technology Light emitting diode chip having multi microstructure substrate surface
JP6764791B2 (ja) 2014-05-30 2020-10-07 ルミレッズ ホールディング ベーフェー パターン付けされた基板を有する発光デバイス
KR20150138977A (ko) * 2014-05-30 2015-12-11 한국전자통신연구원 발광 소자 및 그의 제조방법
US9608168B2 (en) * 2014-06-13 2017-03-28 Seoul Viosys Co., Ltd. Light emitting diode
KR102357289B1 (ko) * 2014-07-01 2022-02-03 서울바이오시스 주식회사 발광 소자
JP6760921B2 (ja) * 2014-07-31 2020-09-23 ソウル バイオシス カンパニー リミテッドSeoul Viosys Co.,Ltd. 発光ダイオード
KR20160017849A (ko) * 2014-08-06 2016-02-17 서울바이오시스 주식회사 고출력 발광 장치 및 그 제조 방법
KR20160027875A (ko) 2014-08-28 2016-03-10 서울바이오시스 주식회사 발광소자
US20160181476A1 (en) * 2014-12-17 2016-06-23 Apple Inc. Micro led with dielectric side mirror
WO2016099061A1 (en) * 2014-12-19 2016-06-23 Seoul Viosys Co., Ltd. Semiconductor light emitting device and method of manufacturing the same
KR102647674B1 (ko) * 2014-12-31 2024-03-15 서울바이오시스 주식회사 고효율 발광 다이오드
TWI620349B (zh) * 2015-01-05 2018-04-01 隆達電子股份有限公司 覆晶式發光二極體晶片
US10297722B2 (en) 2015-01-30 2019-05-21 Apple Inc. Micro-light emitting diode with metal side mirror
US20180130926A1 (en) * 2015-02-17 2018-05-10 Genesis Photonics Inc. Light emitting diode
US20160329461A1 (en) 2015-02-17 2016-11-10 Genesis Photonics Inc. Light emitting diode
FR3038127B1 (fr) * 2015-06-24 2017-06-23 Commissariat Energie Atomique Procede de fabrication d'une pluralite de dipoles en forme d'ilots ayant des electrodes auto-alignees
CN104934514B (zh) * 2015-07-06 2018-06-22 天津宝坻紫荆科技有限公司 一种复合绝缘层及制备方法
DE102015114590B4 (de) * 2015-09-01 2020-01-02 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung eines optoelektronischen Bauteils
CN105261691B (zh) * 2015-09-08 2018-02-13 圆融光电科技股份有限公司 发光二极管倒装芯片的制备方法及发光二极管倒装芯片
EP4235823A3 (en) * 2015-10-16 2023-10-25 Seoul Viosys Co., Ltd. Compact light emitting diode chip
US9851056B2 (en) 2015-10-16 2017-12-26 Seoul Viosys Co., Ltd. Compact light emitting diode chip and light emitting device having a slim structure with secured durability
CN105633224A (zh) * 2016-01-04 2016-06-01 厦门市三安光电科技有限公司 一种led芯片电极与芯片结构及其制作方法
KR102624111B1 (ko) * 2016-01-13 2024-01-12 서울바이오시스 주식회사 자외선 발광소자
CN113948621A (zh) * 2016-01-13 2022-01-18 首尔伟傲世有限公司 发光元件
JP6601243B2 (ja) * 2016-01-29 2019-11-06 日亜化学工業株式会社 発光素子及びその製造方法
WO2017135763A1 (ko) 2016-02-05 2017-08-10 엘지이노텍 주식회사 발광소자 및 이를 포함하는 발광소자 패키지
KR102266960B1 (ko) * 2016-03-02 2021-06-18 한국전자통신연구원 쇼트키 다이오드 및 이의 제조 방법
DE102016106831A1 (de) * 2016-04-13 2017-10-19 Osram Opto Semiconductors Gmbh Optoelektronischer Halbleiterchip
CN111128987A (zh) * 2016-05-03 2020-05-08 首尔伟傲世有限公司 发光二极管
KR102550005B1 (ko) * 2016-07-15 2023-07-03 서울바이오시스 주식회사 자외선 발광 다이오드
TWI783385B (zh) * 2016-08-18 2022-11-11 新世紀光電股份有限公司 微型發光二極體及其製造方法
TWI742175B (zh) * 2016-10-07 2021-10-11 新世紀光電股份有限公司 發光二極體
US10340425B2 (en) * 2016-11-25 2019-07-02 Seoul Viosys Co., Ltd. Light emitting diode having light blocking layer
KR102550007B1 (ko) * 2016-11-30 2023-07-03 서울바이오시스 주식회사 복수의 발광셀들을 가지는 발광 다이오드
KR20180065342A (ko) * 2016-12-07 2018-06-18 엘지전자 주식회사 반도체 발광소자를 이용한 디스플레이 장치
CN114388674A (zh) * 2016-12-21 2022-04-22 首尔伟傲世有限公司 高可靠性发光二极管
KR102601419B1 (ko) * 2016-12-28 2023-11-14 서울바이오시스 주식회사 고 신뢰성 발광 다이오드
KR20180081371A (ko) * 2017-01-06 2018-07-16 서울바이오시스 주식회사 전류 차단층을 가지는 발광 소자
DE112018001504T5 (de) * 2017-03-23 2020-03-12 Seoul Semiconductor Co., Ltd. Bildschirmgerät und verfahren zur herstellung desselben
JP2018170333A (ja) * 2017-03-29 2018-11-01 株式会社東芝 半導体装置及びその製造方法
US10686158B2 (en) * 2017-03-31 2020-06-16 Innolux Corporation Display device
CN108735868B (zh) * 2017-04-25 2019-10-25 山东浪潮华光光电子股份有限公司 一种GaN基LED包覆式电极结构的制作方法
KR102381866B1 (ko) * 2017-05-02 2022-04-04 서울바이오시스 주식회사 자외선 발광 다이오드
DE102017111123A1 (de) * 2017-05-22 2018-11-22 Osram Opto Semiconductors Gmbh Optoelektronischer Halbleiterchip und Verfahren zur Herstellung eines optoelektronischen Halbleiterchips
EP3723134B1 (en) * 2017-06-30 2021-09-22 Nichia Corporation Light emitting device and method of manufacturing the same
US10553759B2 (en) * 2017-07-13 2020-02-04 Epistar Corporation Light-emitting device
CN107359223B (zh) * 2017-07-17 2019-02-05 天津三安光电有限公司 发光二极管及其制作方法
CN109326700B (zh) * 2017-07-31 2020-02-11 山东浪潮华光光电子股份有限公司 一种GaN基LED电极结构及其制作方法
KR102499308B1 (ko) * 2017-08-11 2023-02-14 서울바이오시스 주식회사 발광 다이오드
JP7255965B2 (ja) 2017-08-24 2023-04-11 日機装株式会社 半導体発光素子の製造方法
US10707374B2 (en) 2017-09-15 2020-07-07 Glo Ab Etendue enhancement for light emitting diode subpixels
JP2019106406A (ja) * 2017-12-08 2019-06-27 Dowaエレクトロニクス株式会社 半導体発光素子およびそれを用いた表面実装デバイスならびにそれらの製造方法
TWD191816S (zh) 2017-12-12 2018-07-21 新世紀光電股份有限公司 發光二極體晶片
EP4297105A3 (en) * 2017-12-22 2024-04-24 Seoul Viosys Co., Ltd. Chip scale package light emitting diode
DE102018101393A1 (de) * 2018-01-23 2019-07-25 Osram Opto Semiconductors Gmbh Optoelektronischer halbleiterchip und verfahren zur herstellung eines optoelektronischen halbleiterchips
WO2019205328A1 (zh) * 2018-04-26 2019-10-31 厦门乾照光电股份有限公司 发光二极管的倒装芯片及其制造方法和发光方法
KR102565148B1 (ko) * 2018-06-27 2023-08-18 서울바이오시스 주식회사 플립칩형 발광 다이오드 칩 및 그것을 포함하는 발광 장치
US11430929B2 (en) * 2018-09-14 2022-08-30 Seoul Viosys Co., Ltd. Light emitting device having a stacked structure
US10886447B2 (en) * 2018-09-14 2021-01-05 Seoul Viosys Co., Ltd. Light emitting device
US11271136B2 (en) * 2018-11-07 2022-03-08 Seoul Viosys Co., Ltd Light emitting device
CN109659414B (zh) * 2018-11-22 2021-06-11 华灿光电(浙江)有限公司 一种倒装led芯片及其制作方法
US11271141B2 (en) * 2018-11-26 2022-03-08 Osram Opto Semiconductors Gmbh Light-emitting device with wavelenght conversion layer having quantum dots
CN111463329B (zh) * 2019-01-18 2021-09-17 北京北方华创微电子装备有限公司 一种led芯片及其制作方法
WO2020159068A1 (ko) * 2019-01-31 2020-08-06 서울바이오시스주식회사 발광 다이오드
KR20200103925A (ko) * 2019-02-25 2020-09-03 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법
CN114583033A (zh) * 2019-04-08 2022-06-03 厦门三安光电有限公司 一种发光二极管
TWI699903B (zh) * 2019-05-17 2020-07-21 友達光電股份有限公司 顯示面板及其製造方法
DE102019122460A1 (de) * 2019-08-21 2021-02-25 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Optoelektronischer halbleiterchip und verfahren zur herstellung eines solchen
DE102019122593A1 (de) * 2019-08-22 2021-02-25 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Optoelektronischer Halbleiterchip
US11848402B2 (en) * 2020-03-11 2023-12-19 Lumileds Llc Light emitting diode devices with multilayer composite film including current spreading layer
KR20230005368A (ko) * 2020-05-19 2023-01-09 구글 엘엘씨 측벽 정공 주입으로 강화된 양자 우물-기반 led 구조체
GB2599065B (en) * 2020-05-22 2023-05-10 Plessey Semiconductors Ltd Light emitting device array
CN111596339B (zh) * 2020-05-29 2023-07-25 东华理工大学 一种半导体核辐射探测器及其制备方法和应用
CN111933765B (zh) * 2020-07-03 2022-04-26 厦门士兰明镓化合物半导体有限公司 微型发光二极管及制作方法,微型led显示模块及制作方法
CN111883624B (zh) * 2020-07-20 2021-11-05 华灿光电(苏州)有限公司 发光二极管芯片及其制备方法
US20230317763A1 (en) * 2020-08-07 2023-10-05 Seoul Viosys Co., Ltd. Light emitting diode having plurality of light emitting cells
CN112242467A (zh) * 2020-10-20 2021-01-19 厦门乾照光电股份有限公司 一种led芯片的制作方法
WO2022158679A1 (ko) * 2021-01-21 2022-07-28 주식회사 포톤웨이브 자외선 발광소자
KR20220157120A (ko) * 2021-05-20 2022-11-29 삼성전자주식회사 발광 소자 및 이를 이용한 디스플레이 모듈
CN113540311B (zh) * 2021-07-15 2022-11-22 厦门三安光电有限公司 一种倒装发光二极管和发光装置
CN114038878B (zh) * 2021-08-17 2023-01-13 重庆康佳光电技术研究院有限公司 发光组件、显示屏及发光组件的制作方法
DE102021209250A1 (de) 2021-08-24 2023-03-02 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Schichtenstapel für einen Halbleiterchip, Halbleiterchip und Verfahren zur Herstellung eines Schichtenstapels für einen Halbleiterchip
CN113809210B (zh) * 2021-09-14 2024-01-09 泉州三安半导体科技有限公司 一种发光二极管芯片、发光装置、显示装置
CN113964249A (zh) * 2021-09-15 2022-01-21 厦门士兰明镓化合物半导体有限公司 发光二极管及其制造方法
CN114188454B (zh) * 2021-12-03 2024-01-09 泉州三安半导体科技有限公司 紫外发光二极管及发光装置
WO2023136991A1 (en) * 2022-01-13 2023-07-20 Nanosys, Inc. Light emitting diodes and method of making thereof by selectively growing active layers from trench separated areas
CN115579441B (zh) * 2022-12-09 2023-05-16 华灿光电(苏州)有限公司 一种发光二极管用电极及其制备方法
CN116936711B (zh) * 2023-09-19 2023-12-15 江西兆驰半导体有限公司 一种垂直发光二极管及其制备方法、led灯板

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03250733A (ja) * 1990-02-28 1991-11-08 Sony Corp 半導体装置
JPH11354541A (ja) * 1998-06-11 1999-12-24 Fujitsu Quantum Devices Kk 半導体装置およびその製造方法
JP2001203386A (ja) * 1999-12-22 2001-07-27 Lumileds Lighting Us Llc 光生成能力を高めたiii−窒化物発光デバイス
JP2007027540A (ja) * 2005-07-20 2007-02-01 Matsushita Electric Ind Co Ltd 半導体発光素子およびこれを用いた照明装置
JP2007527123A (ja) * 2004-03-05 2007-09-20 ゲルコアー リミテッド ライアビリティ カンパニー サブマウントを置かないフリップチップ発光ダイオード素子
JP2008305874A (ja) * 2007-06-06 2008-12-18 Sony Corp 発光素子における電極構造の形成方法、及び、積層構造体の形成方法
JP2010171382A (ja) * 2008-12-26 2010-08-05 Sharp Corp 窒化物半導体発光素子
WO2010132139A1 (en) * 2009-05-11 2010-11-18 Cree, Inc. Semiconductor light emitting diodes having reflective structures and methods of fabricating same

Family Cites Families (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6784463B2 (en) * 1997-06-03 2004-08-31 Lumileds Lighting U.S., Llc III-Phospide and III-Arsenide flip chip light-emitting devices
JPH11220171A (ja) * 1998-02-02 1999-08-10 Toyoda Gosei Co Ltd 窒化ガリウム系化合物半導体素子
US6828596B2 (en) 2002-06-13 2004-12-07 Lumileds Lighting U.S., Llc Contacting scheme for large and small area semiconductor light emitting flip chip devices
KR20050095721A (ko) * 2004-03-27 2005-09-30 삼성전자주식회사 III - V 족 GaN 계 화합물 반도체 발광소자 및 그제조방법
KR100568297B1 (ko) * 2004-03-30 2006-04-05 삼성전기주식회사 질화물 반도체 발광 소자 및 그 제조 방법
JP4632697B2 (ja) * 2004-06-18 2011-02-16 スタンレー電気株式会社 半導体発光素子及びその製造方法
US20060001035A1 (en) * 2004-06-22 2006-01-05 Toyoda Gosei Co., Ltd. Light emitting element and method of making same
US7274040B2 (en) * 2004-10-06 2007-09-25 Philips Lumileds Lighting Company, Llc Contact and omnidirectional reflective mirror for flip chipped light emitting devices
US8318519B2 (en) * 2005-01-11 2012-11-27 SemiLEDs Optoelectronics Co., Ltd. Method for handling a semiconductor wafer assembly
KR20060134490A (ko) * 2005-06-22 2006-12-28 김성진 플립 칩 질화물반도체 발광 다이오드 및 그의 제조 방법
JP4819453B2 (ja) 2005-09-12 2011-11-24 昭和電工株式会社 窒化ガリウム系半導体発光素子およびその製造方法
SG130975A1 (en) * 2005-09-29 2007-04-26 Tinggi Tech Private Ltd Fabrication of semiconductor devices for light emission
US8022419B2 (en) * 2005-12-19 2011-09-20 Showa Denko K.K. Flip-chip type semiconductor light-emitting device, method for manufacturing flip-chip type semiconductor light-emitting device, printed circuit board for flip-chip type semiconductor light-emitting device, mounting structure for flip-chip type semiconductor light-emitting device, and light-emitting diode lamp
JP2007184411A (ja) * 2006-01-06 2007-07-19 Sony Corp 発光ダイオードおよびその製造方法ならびに集積型発光ダイオードおよびその製造方法ならびに発光ダイオードバックライトならびに発光ダイオード照明装置ならびに発光ダイオードディスプレイならびに電子機器ならびに電子装置およびその製造方法
JP4861437B2 (ja) * 2006-01-09 2012-01-25 ソウル オプト デバイス カンパニー リミテッド Ito層を有する発光ダイオード及びその製造方法
JP2008192782A (ja) * 2007-02-05 2008-08-21 Toyota Central R&D Labs Inc 電極及びそれを有するiii族窒化物系化合物半導体発光素子
DE102007019776A1 (de) * 2007-04-26 2008-10-30 Osram Opto Semiconductors Gmbh Optoelektronisches Bauelement und Verfahren zur Herstellung einer Mehrzahl optoelektronischer Bauelemente
KR100838197B1 (ko) 2007-08-10 2008-06-16 서울옵토디바이스주식회사 개선된 전류분산 성능을 갖는 발광 다이오드
US8536584B2 (en) * 2007-11-14 2013-09-17 Cree, Inc. High voltage wire bond free LEDS
TWI464921B (zh) * 2009-02-25 2014-12-11 Epistar Corp 主波長分佈收斂之發光元件及其製造方法
US9117944B2 (en) * 2008-09-24 2015-08-25 Koninklijke Philips N.V. Semiconductor light emitting devices grown on composite substrates
KR101017394B1 (ko) * 2008-09-30 2011-02-28 서울옵토디바이스주식회사 발광 소자 및 그것을 제조하는 방법
JP5123269B2 (ja) * 2008-09-30 2013-01-23 ソウル オプト デバイス カンパニー リミテッド 発光素子及びその製造方法
JP5530087B2 (ja) * 2008-10-17 2014-06-25 ユー・ディー・シー アイルランド リミテッド 発光素子
CN101740674B (zh) * 2008-11-26 2011-08-31 晶元光电股份有限公司 发光元件结构及其制造方法
JP4702442B2 (ja) * 2008-12-12 2011-06-15 ソニー株式会社 半導体発光素子及びその製造方法
KR20100076083A (ko) * 2008-12-17 2010-07-06 서울반도체 주식회사 복수개의 발광셀들을 갖는 발광 다이오드 및 그것을 제조하는 방법
CN102130286B (zh) * 2009-02-19 2013-03-20 光宝电子(广州)有限公司 发光二极管的封装结构及封装方法
US7977132B2 (en) * 2009-05-06 2011-07-12 Koninklijke Philips Electronics N.V. Extension of contact pads to the die edge via electrical isolation
CN101924116B (zh) * 2009-06-12 2014-04-23 刘胜 可扩展的超大尺寸发光二极管芯片及制造方法
CN102054911B (zh) * 2009-10-29 2013-03-13 比亚迪股份有限公司 发光二极管芯片及其制作方法和具有该芯片的发光二极管
KR101106151B1 (ko) * 2009-12-31 2012-01-20 서울옵토디바이스주식회사 발광 소자 및 그것을 제조하는 방법
KR100999779B1 (ko) * 2010-02-01 2010-12-08 엘지이노텍 주식회사 발광소자, 발광소자의 제조방법 및 발광소자 패키지
JP5148647B2 (ja) 2010-03-05 2013-02-20 株式会社東芝 半導体発光素子、半導体発光装置及び半導体発光素子の製造方法
CN101872824A (zh) * 2010-06-07 2010-10-27 厦门市三安光电科技有限公司 侧面具有双反射层的氮化镓基倒装发光二极管及其制备方法
EP2650933B1 (en) * 2010-12-08 2020-06-17 Nichia Corporation Nitride semiconductor light-emitting element
US10074778B2 (en) * 2011-03-22 2018-09-11 Seoul Viosys Co., Ltd. Light emitting diode package and method for manufacturing the same
KR20130035658A (ko) * 2011-09-30 2013-04-09 서울옵토디바이스주식회사 발광 다이오드 소자용 기판 제조 방법
TW201347141A (zh) * 2012-05-04 2013-11-16 Chi Mei Lighting Tech Corp 發光二極體結構及其製造方法
US10290773B2 (en) * 2012-09-13 2019-05-14 Epistar Corporation Light-emitting device

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03250733A (ja) * 1990-02-28 1991-11-08 Sony Corp 半導体装置
JPH11354541A (ja) * 1998-06-11 1999-12-24 Fujitsu Quantum Devices Kk 半導体装置およびその製造方法
JP2001203386A (ja) * 1999-12-22 2001-07-27 Lumileds Lighting Us Llc 光生成能力を高めたiii−窒化物発光デバイス
JP2007527123A (ja) * 2004-03-05 2007-09-20 ゲルコアー リミテッド ライアビリティ カンパニー サブマウントを置かないフリップチップ発光ダイオード素子
JP2007027540A (ja) * 2005-07-20 2007-02-01 Matsushita Electric Ind Co Ltd 半導体発光素子およびこれを用いた照明装置
JP2008305874A (ja) * 2007-06-06 2008-12-18 Sony Corp 発光素子における電極構造の形成方法、及び、積層構造体の形成方法
JP2010171382A (ja) * 2008-12-26 2010-08-05 Sharp Corp 窒化物半導体発光素子
WO2010132139A1 (en) * 2009-05-11 2010-11-18 Cree, Inc. Semiconductor light emitting diodes having reflective structures and methods of fabricating same

Also Published As

Publication number Publication date
EP3223320B1 (en) 2021-07-21
EP4243094A3 (en) 2023-12-06
EP3926698B1 (en) 2023-01-04
WO2013039344A3 (ko) 2013-05-10
CN106058000B (zh) 2019-04-23
CN106129195A (zh) 2016-11-16
US20150200334A1 (en) 2015-07-16
EP4109570A1 (en) 2022-12-28
CN103828073A (zh) 2014-05-28
EP3361517B1 (en) 2021-06-23
EP2757598A2 (en) 2014-07-23
EP3223320A1 (en) 2017-09-27
CN106067499B (zh) 2019-04-05
WO2013039344A2 (ko) 2013-03-21
US10297720B2 (en) 2019-05-21
CN103828073B (zh) 2016-09-21
US9634193B2 (en) 2017-04-25
US20200013928A1 (en) 2020-01-09
JP5869678B2 (ja) 2016-02-24
EP2757598A4 (en) 2015-05-27
US10319884B2 (en) 2019-06-11
JP6858112B2 (ja) 2021-04-14
CN106058000A (zh) 2016-10-26
CN106098889B (zh) 2019-02-15
EP3364467B1 (en) 2020-02-26
DE202012013620U1 (de) 2018-08-06
EP3361517A1 (en) 2018-08-15
US10439105B2 (en) 2019-10-08
US20160043282A1 (en) 2016-02-11
JP6262778B2 (ja) 2018-01-17
US20160343911A1 (en) 2016-11-24
CN106067499A (zh) 2016-11-02
CN106129195B (zh) 2018-06-01
JP2014527313A (ja) 2014-10-09
US10756237B2 (en) 2020-08-25
EP2757598B1 (en) 2017-04-26
EP3364467A1 (en) 2018-08-22
EP3926698A1 (en) 2021-12-22
CN106098889A (zh) 2016-11-09
US20160233386A1 (en) 2016-08-11
EP4243094A2 (en) 2023-09-13
US20140361327A1 (en) 2014-12-11
JP2018078310A (ja) 2018-05-17

Similar Documents

Publication Publication Date Title
JP6262778B2 (ja) 発光ダイオード及びそれを製造する方法
US20150295138A1 (en) Light emitting diode module for surface mount technology and method of manufacturing the same
US20120273824A1 (en) Optoelectronic semiconductor chip
CN111052409B (zh) 发光二极管装置及制造发光二极管装置的方法
US9306120B2 (en) High efficiency light emitting diode
US20150069444A1 (en) Light emitting diode
KR102217128B1 (ko) 발광 다이오드 및 그 제조 방법
KR20150037215A (ko) 넓은 지향각을 갖는 발광 소자 및 그 제조 방법
KR20200042316A (ko) 발광 소자 및 이의 제조 방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20160106

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20161019

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20161206

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170303

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20170606

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170904

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20171114

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20171214

R150 Certificate of patent or registration of utility model

Ref document number: 6262778

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250