WO2013039344A2 - 발광 다이오드 및 그것을 제조하는 방법 - Google Patents

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Definitions

  • the present invention relates to light emitting diodes, and more particularly to flip chip type light emitting diodes having improved luminous efficiency.
  • GaN-based LEDs Since the development of gallium nitride (GaN) -based light emitting diodes, GaN-based LEDs have been used for various purposes such as color LED display devices, LED traffic signals, and white LEDs.
  • GaN gallium nitride
  • a gallium nitride-based light emitting diode is generally formed by growing epi layers on a substrate such as sapphire, and includes an N-type semiconductor layer, a P-type semiconductor layer, and an active layer interposed therebetween. Meanwhile, an N-electrode pad is formed on the N-type semiconductor layer, and a P-electrode pad is formed on the P-type semiconductor layer. The light emitting diode is electrically connected to an external power source through the electrode pads. At this time, current flows from the P-electrode pad to the N-electrode pad via the semiconductor layers.
  • flip-chip light emitting diodes are used to prevent light loss by P-electrode pads and to improve heat dissipation efficiency, and various electrode structures are proposed to help current dispersal in large area flip-chip light emitting diodes.
  • a reflective electrode is formed on the P-type semiconductor layer, and the extension portions for current dispersion are formed on the exposed N-type semiconductor layer by etching the P-type semiconductor layer and the active layer.
  • the reflective electrode formed on the P-type semiconductor layer reflects the light generated in the active layer to improve the light extraction efficiency and also helps the current dispersion in the P-type semiconductor layer. Meanwhile, Extensions connected to the N-type semiconductor layer help distribute current in the N-type semiconductor layer to produce light evenly over a wide active area. In particular, for a large area light emitting diode of about 1 ⁇ 2 or more used for high power, current dispersion in the N-type semiconductor layer is required along with current dispersion in the P-type semiconductor layer.
  • the prior art has a limitation in distributing the current due to the large resistance of the extensions due to the use of linear extensions. Furthermore, since the reflective electrode is located confined on the P-type semiconductor layer, light that is not reflected by the reflective electrode and is lost by the pads and the extension portions is generated considerably.
  • the light is emitted through the substrate. Therefore, after the semiconductor layer is formed on the substrate, a metal reflective layer is introduced over the semiconductor layer or the current spreading layer, and light is reflected from the reflective layer.
  • FIG. 1 is a partial cross-sectional view of a light emitting diode in which a reflective layer is introduced according to the prior art.
  • an ohmic layer 12 and a reflective layer 13 are provided on the mesa layer 11.
  • the barrier layer 14 surrounds the side of the ohmic layer 12 and surrounds the top and side surfaces of the reflective layer 13.
  • the mesa layer 10 is an epitaxially grown semiconductor region, and the ohmic layer 12 is made of a conductive metal or a conductive oxide.
  • the reflective layer 13 reflects the light generated in the mesa layer 10 or the laminated structure below it.
  • Ag (silver) or AK aluminum) is used as the reflective layer 13
  • the barrier layer 14 surrounding the top and sidewalls of the reflective layer 13 has a structure in which the first barrier layer 14A and the second barrier layer 14B are alternately formed.
  • the first barrier layer 14A contains nickelol
  • the second barrier layer 14B comprises W (tungsten) or TiW (titanium tungsten).
  • the barrier layer 14 prevents the diffusion of the metal elements constituting the reflective layer 13.
  • the reflective layer 13 has a higher coefficient of thermal expansion than the barrier layer 14.
  • the coefficient of thermal expansion is 18.9unvm— ⁇ ⁇ — 1 at room temperature, and the coefficient of thermal expansion of W is 4.5um-m "1 -K " 1 at room temperature. In other words, the thermal expansion coefficient difference between the reflective layer 13 and the barrier layer 14 is quite large.
  • the problem to be solved by the present invention is to provide a light emitting diode having improved current dispersion performance.
  • Another object of the present invention is to provide a light emitting diode capable of improving the light extraction efficiency by increasing the reflectance.
  • Another problem to be solved by the present invention is to provide a light emitting diode manufacturing method that can improve the current dispersion performance while preventing the manufacturing process is complicated.
  • Another object of the present invention is to provide a light emitting diode and a method of manufacturing the same that can alleviate the stress caused by the reflective layer.
  • Another problem to be solved by the present invention is to provide a technique for improving light extraction efficiency by surface texturing in a simple, low-cost process.
  • a light emitting diode comprising: a first conductivity type semiconductor layer; A plurality of mesas spaced apart from each other on the eleven conductive semiconductor layers, each of the mesas including an active layer and a second conductive semiconductor layer; Reflective electrodes positioned on the plurality of mesas to be in ohmic contact with a second conductivity type semiconductor layer, respectively; And first openings covering the plurality of mesas and the first conductive semiconductor layer, electrically insulated from the mesas, and exposing the reflective electrodes in the respective mesa upper regions. And a current spreading layer in ohmic contact with the first conductive semiconductor layer.
  • the current spreading layer covers the plurality of mesas and the first conductivity type semiconductor layer, the current spreading performance is improved through the current spreading layer.
  • the first conductivity type semiconductor layer is continuous.
  • the plurality of mesas may have a shape extending in the longitudinal direction parallel to each other in one direction, and the first openings may be located at the same end side of the plurality of mesas. Therefore, a pad for connecting the reflective electrodes exposed to the openings of the current spreading layer can be easily formed.
  • the current spreading layer may include a reflective metal such as A1. Accordingly, in addition to the light reflection by the reflective electrodes, light reflection by the current spreading layer can be obtained, and thus, when reflecting light propagating through the plurality of mesas sidewalls and the first conductivity type semiconductor layer. Can kill. '
  • the reflective electrodes may each include a reflective metal layer and a barrier metal layer. Furthermore, the barrier metal layer may cover the top and side surfaces of the reflective metal layer. As a result, the reflective metal layer can be prevented from being exposed to the outside, and deterioration of the reflective metal layer can be prevented.
  • the reflective electrodes may be disposed between the reflective metal layer and the barrier metal layer. It may further include a tension relief layer having a coefficient of thermal expansion between the coefficient of thermal expansion of the reflective metal layer and the coefficient of thermal expansion of the barrier metal layer. The stress applied to the reflective metal layer may be relaxed by the spring relaxation layer to prevent the reflective metal layer from being peeled off from the second conductive semiconductor layer.
  • the light emitting diode includes: an upper insulating layer covering at least a portion of the current spreading layer and having second openings exposing the reflective electrodes in each of the mesa upper regions; And a second pad disposed on the upper insulating layer and electrically connected to the reflective electrodes exposed through the first opening and the second opening, and further connected to the current spreading layer. It may further include a first pad.
  • the first pad and the second pad may be formed to have the same shape and size, and thus flip chip bonding may be easily performed.
  • the light emitting diode may further include a lower insulating layer positioned between the plurality of mesas and the current spreading layer to electrically insulate the current spreading layer from the plurality of mesas.
  • the lower insulating layer may have third openings exposing the reflective electrodes in each of the mesa upper regions.
  • each of the first openings may have a wider width than the third openings so that all of the third openings are exposed. That is, the sidewalls of the first openings are positioned on the lower insulating layer.
  • the light emitting diode may further include an upper insulating layer covering at least a portion of the current spreading layer and having second openings exposing the reflective electrodes. The upper insulating layer may cover sidewalls of the first openings.
  • the lower insulating layer may be a reflective dielectric layer, such as a distributed Bragg reflector (DBR).
  • DBR distributed Bragg reflector
  • the light emitting diode is provided with the first ⁇ conductive semiconductor on one surface,
  • the other surface may further include a substrate including a grinding texture.
  • the grinding texture may be formed by grinding the other surface of the substrate and treating phosphoric acid or sulfuric acid.
  • the substrate may include a fillet structure at the other surface edge.
  • the substrate may further include an anti-reflection layer on the other surface.
  • the reflective metal layer, Al, A1 alloy, Ag or Ag alloy may be formed of any one, the barrier metal layer, W, TiW, Mo, Ti, Cr, Pt, Rh, Pd or Ni It can be formed, including.
  • the stress relief layer is formed of a single layer of Ag, Cu, Ni, Pt, Ti, Rh, Pd or Cr, or a plurality of metals selected from Cu, Ni, Pt, Ti, Rh, Pd or Au. It can be formed into a composite layer.
  • the reflective metal layer is formed of one or one of A1 or A1 alloy
  • the barrier metal layer is formed, including any one of Ti, Cr, Pt, Rh, Pd or Ni
  • the male relaxation layer is It may be formed of a single layer of Ag or Cu, or may be formed of a composite layer of a plurality of metals selected from Ni, Au, Cu or Ag.
  • the reflective metal layer is formed of any one of Ag or Ag alloy
  • the barrier metal layer is formed, including W, TiW or Mo
  • the stress relaxation layer is Cu, Ni, Pt, Ti
  • It may be formed of a single layer of Rh, Pd or Cr, or may be formed of a composite layer of a plurality of metals selected from Cu, Ni, Pt, Ti, Rh, Pd, Cr or Au.
  • the reflective metal layer is formed of any one of kg or Ag alloy
  • the barrier metal layer is formed, including Pt or Ni
  • the stress relaxation layer is Cu, Cr, Rh, Pd
  • It may be formed of a single layer of TiW or Ti, or may be formed of a composite layer of a plurality of metals selected from Ni, Au, or Cu.
  • a semiconductor laminate structure including a first conductive semiconductor layer, an active layer and a second conductive semiconductor layer is formed on a substrate.
  • the reflective electrode, forming step it is possible to include the two on the semiconductor layer to form a reflective metal layer, forming a barrier metal layer to cover the upper and side surfaces of the reflective metal layers.
  • the reflective electrodes may be formed after forming a plurality of mesas, but are not limited thereto.
  • the reflective electrodes may be formed first, and then the mesas may be formed.
  • the forming of the reflective electrode may further include forming a stress relief layer having a thermal expansion coefficient between the thermal expansion coefficient of the reflective metal layer and the thermal expansion coefficient of the barrier metal layer before the barrier metal layer is formed.
  • the method of manufacturing a light emitting diode may include exposing at least a portion of the reflective electrodes between the plurality of mesas and the current spreading layer before the current spreading layer forming step, and from the plurality of mesas and the reflective electrodes.
  • the method may further include forming a lower insulating layer electrically insulating the current spreading layer.
  • the light emitting diode manufacturing method may further include forming a grinding texture on a surface of the substrate, wherein the substrate includes one surface and the other surface, and the semiconductor laminate structure is formed on one surface of the substrate.
  • the grinding texture is formed on the other surface of the substrate.
  • the grinding texture forming step is to grind the other surface of the substrate, It may include treating the phosphoric acid or sulfuric acid on the other surface of the grinding. .
  • a light emitting diode particularly a flip chip type light emitting diode having improved current spreading performance
  • a light emitting diode having improved light extraction efficiency may be provided.
  • the light emitting diode manufacturing process can be simplified by simplifying the plurality of mesa structures.
  • the stress generated by the difference in the coefficient of thermal expansion between the reflective metal layer and the barrier metal layer can be alleviated. It is possible to prevent the reflective metal layer from being separated from the semiconductor layer or the ohmic layer.
  • the reflective metal layer, the male buffer layer and the barrier metal layer can be continuously formed, thereby reducing the process cost.
  • FIG. 1 is a partial cross-sectional view of a light emitting diode in which a reflective layer is introduced according to the prior art. .
  • FIG. 2 illustrates a cross-sectional view of a substrate that may be used for manufacturing a light emitting diode according to an embodiment.
  • 3 to 5 illustrate a method of manufacturing the patterned substrate shown in FIG. These are cross-sectional views.
  • FIGS. 6 to 10 are views for explaining a method of manufacturing a light emitting diode according to an embodiment of the present invention,
  • (a) is a cross-sectional view taken along a cut line A ⁇ A in each of the drawings (b).
  • 11 is a plan view for explaining a modification of the mesa structure.
  • FIG. 12 is a partial cross-sectional view of a light emitting diode having a reflective electrode including a spring relief layer.
  • FIG. 13 to 18 are cross-sectional views illustrating a method of manufacturing the light emitting diode of FIG. 12 according to an embodiment.
  • Figure 12 19 to "23 is in accordance with another embodiment of the present invention is the structure of Figure 12 applied to represent a plan view and a sectional view illustrating a light emitting diode manufacturing method.
  • 24 to 26 are plan views and cross-sectional views illustrating a method of manufacturing a light emitting diode to which the structure of FIG. 12 is applied, according to another embodiment of the present invention.
  • 27 is a cross-sectional view for describing a light emitting device according to yet another embodiment of the present invention.
  • 28 to 34 are cross-sectional views for describing a method of manufacturing the light emitting device of FIG. 27.
  • 35 is a photograph showing a surface of a ground substrate.
  • a layer when referred to as being on another layer or substrate "on” it may be formed directly on said other layer or said substrate or a third layer may be interposed therebetween.
  • the directional expression of up, up (up), top, etc. may be understood as meanings of down, down (down), down, etc. That is, the expression of the spatial direction should be understood in a relative direction, and absolute It should not be understood as limitedly as it means direction.
  • FIG. 2 illustrates a cross-sectional view of a substrate that may be used to fabricate a light emitting diode according to one embodiment.
  • the substrate according to the present embodiment is a patterned substrate 19.
  • the patterned substrate 19 has the i substrate 15 and the anti-reflection film (16).
  • the substrate 15 has a recessed recess 17.
  • the depression 17 may be approximately circular or elliptical.
  • the depression 17 can be formed in a regular pattern.
  • the depression 17 may be an island type or a line type having a constant distance between adjacent depressions.
  • the substrate 15 includes sapphire (A1 2 0 3 ), silicon carbide (SiC), gallium nitride (GaN), indium gallium nitride (InGaN), aluminum gallium nitride (AlGaN), aluminum nitride (A1N), gallium oxide (Ga 2 0 3 ) or silicon.
  • the substrate 15 may be a sapphire substrate. .
  • An antireflection film 16 may be positioned between the recesses 17. remind The antireflection film 16 is employed to minimize the reflection of light incident toward the substrate 15.
  • the antireflection film 16 is selected from materials having a refractive index of 1.7 to 2.2.
  • the anti-reflection film 16 may be a silicon nitride film having a refractive index of 2.0 to 2.1.
  • the thickness of the anti-reflection film 16 may be set to an integer multiple of ⁇ / 4. However, the thickness of the antireflection film 16 may have a deviation of ⁇ 30% from an integer multiple of ⁇ / 4.
  • 3 to 5 are cross-sectional views for explaining the fabrication method of the patterned substrate shown in FIG.
  • an antireflection film 16 is formed on the substrate 15.
  • the antireflection film 16 may be a silicon nitride film, and when the wavelength is ⁇ , it is formed to a thickness of an integer multiple of ⁇ / 4. However, the thickness of the antireflection film 16 may have a deviation of ⁇ 30% at an integer multiple of ⁇ / 4.
  • a photoresist is applied on the formed antireflection film 16, and a photoresist pattern 18 is formed.
  • the formed photoresist pattern 18 may have a substantially hemispherical shape. Through the shape of the photoresist pattern 18, the shape of the depression 17 disclosed in FIG. 2 may be adjusted.
  • the exposure and development processes for the applied photoresist are performed to form the hemispherical photoresist pattern 18. Therefore, a substantially rectangular photoresist pattern is formed on the cross sectional view.
  • a reflow process for the photoresist is performed. Through the reflow, the photoresist having a viscosity is formed by a cohesive force between the molecules to form a substantially hemispherical photoresist pattern 18.
  • an etching process is performed using the hemispherical photoresist pattern 18 as an etching mask.
  • the etching process preferably uses anisotropic dry etching. Therefore, the etching of the regions opened by the photoresist pattern 18 is enhanced. but, Since the photoresist pattern 18 has a hemispherical shape, the degree of etching is weakened from the hemispherical edge portion toward the hemispherical central region. In addition, as the etching proceeds, the hemispherical photoresist pattern 18 is gradually removed. Accordingly, a hemispherical pattern may be formed on the upper surface of the substrate.
  • a hemispherical depression is formed in the anti-reflection film 16 or the other regenerative layer on the substrate 15 by using isotropic etching or the like, and the substrate 15 is anisotropic by using the anti-reflection film 16 or the sacrificial layer as an etching mask.
  • the depressions 17 recessed in a hemispherical shape from the surface of the substrate 15 can be formed.
  • a patterned substrate 19 having a hemispherical recess 17 is formed through an etching process.
  • the surface of the substrate 15 is exposed inside the formed depressions 17, and the antireflection film 16 is positioned between the depressions 17.
  • the photoresist pattern which may remain in the etching process of FIG. 4 may be removed, and thus the anti-reflection film 16 may be exposed.
  • the remaining antireflection film 16 may be removed as necessary.
  • the photoresist may be applied and the angle of exposure may be adjusted so that the shape of each photoresist pattern may have a triangular or trapezoidal shape rather than a hemispherical shape.
  • a depression is formed on the substrate in the form of an inverted triangle or an inverted trapezoid from the surface.
  • the recesses it is possible to form recesses of various shapes recessed from the surface of the substrate, but the recesses have a regular arrangement therebetween. It has the shape of a pattern.
  • FIG. 6 to 10 are in the respective figures as the figure for "explaining a light emitting diode manufacturing method according to an embodiment of the present invention
  • (a) is (b) a flat shaving is a cross-sectional view made taken along the cutting line AA.
  • a first conductive semiconductor layer 21 is formed on a substrate 21, and a plurality of mesas M spaced apart from each other on the first conductive semiconductor layer 21 are formed. Is formed.
  • the plurality of mesas M each include an active layer 25 and a second conductivity type semiconductor layer 27.
  • the active layer 25 is positioned between the first conductive semiconductor layer 23 and the second conductive semiconductor layer 27.
  • reflective electrodes 30 are positioned on the plurality of mesas M, respectively.
  • the plurality of mesas M may be formed on the substrate 21 by forming an epitaxial layer including a first conductive semiconductor layer 23, an active layer 25, and a crab 2 conductive semiconductor layer 27. After growing using the same or the like, it may be formed by patterning the second conductive semiconductor layer 27 and the active layer 25 so that the first conductive semiconductor layer 23 is exposed. Sides of the plurality of mesas M may be formed to be inclined by using a technique such as photoresist reflow. The inclined profile of the mesa (M) side improves the extraction efficiency of the light generated in the active layer 25.
  • the plurality of mesas (M) may have a shape extending in the longitudinal direction parallel to each other in one direction as shown. This shape simplifies forming a plurality of mesas M of the same shape in the plurality of chip areas on the substrate 21. Meanwhile, the reflective electrodes 30 may be formed on each mesa M after the plurality of mesas M are formed, but is not limited thereto.
  • the second conductive semiconductor layer 27 may be grown. when kigo may be non-re-formed on the second conductive type semiconductor layer 27 before the formation of the i mesa (M).
  • the reflective electrode 30 covers most of the upper surface of the mesa M, and has a shape substantially the same as the planar shape of the mesa M. FIG.
  • the reflective electrodes 30 may include a reflective layer 28 and may further include a barrier layer 29, and the barrier layer 29 may cover the top and side surfaces of the reflective layer 28.
  • the barrier layer 29 can cover the top and side surfaces of the reflective layer 28.
  • the reflective layer 28 can be formed by depositing and patterning Ag, Ag alloys, Ni / Ag, NiZn / Ag, TiO / Ag layers.
  • the barrier layer 29 may be formed of Ni, Cr, Ti, Pt, or a composite layer thereof, and prevents the metal material of the reflective layer from being diffused or contaminated.
  • an edge of the first conductive semiconductor insect 23 may also be etched. Accordingly, the upper surface of the substrate 21 may be exposed. Side surfaces of the first conductive semiconductor layer 23 may also be formed to be inclined. As illustrated in FIG. 6, the plurality of mesas M may be formed so as to be located within the upper region of the first conductive semiconductor layer 23. That is, the plurality of mesas M may be located in an island shape on the upper region of the first conductivity type semiconductor layer 23. On the other hand, as shown in FIG. 11, mesas M extending in one direction may be formed to reach the upper edge of the first conductive semiconductor layer 23.
  • the one lateral edge of the bottom surface of the plurality of mesas M coincides with the one lateral edge of the first conductivity type semiconductor layer 23. Accordingly, the upper surface of the first conductivity type semiconductor layer 23 is partitioned by the plurality of mesas M.
  • a lower insulating layer 31 covering the plurality of mesas M and the first conductive semiconductor layer 23 is formed.
  • the lower insulating layer 31 has openings 31a and 31b to allow electrical connection to the first conductive semiconductor layer 23 and the second conductive semiconductor layer 27 in a specific region.
  • the lower insulating layer 31 is. It may have openings 31a exposing the first conductivity type semiconductor layer 23 and openings 31b exposing the reflective electrodes 30.
  • the openings 31a may be located near the edge between the mesas M and the substrate 21, and may have an elongated shape extending along the mesas M.
  • the openings 31b are limited to the upper portion of the mesa (M), and are located on the same end side of the mesa.
  • the lower insulating layer 31 may be formed of an oxide film such as Si02, a nitride film such as SiNx, or an insulating film of MgF2 using a technique such as chemical vapor deposition (CVD).
  • the lower insulating layer 31 may be formed as a single layer, but is not limited thereto and may be formed as a multilayer.
  • the lower insulating layer 31 may be formed of a distributed Bragg reflector (DBR) in which a low refractive material layer and a high refractive material layer are alternately stacked.
  • DBR distributed Bragg reflector
  • an insulating reflective layer with high reflectance can be formed by stacking layers such as Si02 / Ti02 and Si02 / Nb205.
  • a current spreading layer 33 is formed on the lower insulating layer 31.
  • the current spreading layer 33 covers the plurality of mesas M and the first conductive semiconductor layer 23.
  • the current spreading layer 33 has openings 33a positioned in the upper area of each mesa M and exposing the reflective electrodes.
  • the current spreading layer 33 may be in ohmic contact with the first conductivity-type semiconductor layer 23 through the openings 31a of the lower insulating layer 31.
  • Current spreading layer 33 ⁇ are insulated from the plurality of the mesa by a lower insulating layer (31), (M) and a reflective electrode (30).
  • the openings 33a of the current spreading layer 33 are larger in area than the openings 31b of the lower insulating layer 31, respectively, to prevent the current spreading layer 33 from connecting to the reflective electrodes 3Q. Has Therefore, sidewalls of the openings 33a are positioned on the lower insulating layer 31.
  • the current spreading layer 33 is formed over the entire area of the substrate 31 except for the openings 33a. Therefore, the current can be easily dispersed through the current spreading layer 33.
  • the current spreading layer 33 may include a highly reflective metal layer, such as an A1 layer, The highly reflective metal can be formed on an adhesive layer such as Ti, Cr or Ni.
  • a protective layer of a single layer or a composite layer structure such as Ni, Cr, Au, etc. may be formed on the highly reflective metal layer.
  • the current spreading layer 33 may have, for example, a multilayer structure of Ti / Al / Ti / Ni / Au.
  • an upper insulating layer 35 is formed on the current spreading layer 33.
  • the upper insulating layer 35 has openings 35b exposing the reflective electrodes 30, along with openings 35a exposing the current spreading layer 33.
  • the opening 35a may have an elongated shape in a direction perpendicular to the longitudinal direction of the mesa M, and have a relatively large area compared to the openings 35b.
  • Openings 35b expose the reflective electrodes 30 exposed through the openings 33a of the current spreading layer 33 and the openings 31b of the lower insulating layer 31.
  • the openings 35b have a narrower area than the openings 33a of the current spreading layer 33, and can have a larger area than the openings 31b of the lower insulating layer 31. Accordingly, sidewalls of the openings 33a of the current spreading layer 33 may be covered by the upper insulating layer 35.
  • the upper insulating layer 35 may be formed using an oxide insulating layer, a nitride insulating layer or a polymer such as polyimide, teflon, parylene, or the like.
  • first pads 37a and 12 pads 37b are formed on the upper insulating layer 35.
  • 1 pad (37a) is in contact with the current spreading layer (33) through the opening (35a) of the upper insulating layer (35) .
  • the two pads 37b connect to the reflective electrodes 30 through the openings 35b of the upper insulating layer 35.
  • the first pad 37a and the second pad 37b may be used as pads for contacting bumps or for SMT for mounting a light emitting diode to a submount, package, or printed circuit board.
  • the first and second pads 37a and 37b may be formed together in the same process, for example, using photo and etching techniques or lift off techniques.
  • the first and second pads 37a and 37b may include, for example, an adhesive layer such as Ti, Cr, or Ni, and a highly conductive metal layer such as Al, Cu, Ag, or Au.
  • the light emitting diode is completed by dividing the substrate 21 into individual light emitting diode chip units.
  • the substrate 21 may be removed from the LED chip before or after it is divided into individual LED chip units.
  • the light emitting diode includes a first conductive semiconductor layer 23, mesas M, reflective electrodes 30, and a current spreading layer 33, a substrate 21, a lower insulating layer 31, The upper insulating layer 35 and the first pad 37a and the second pad 37b may be included.
  • the substrate 21 may be a growth substrate for growing gallium nitride-based epi layers, such as sapphire, silicon carbide, silicon, and gallium nitride substrate.
  • the substrate 21 may also be a patterned substrate as described with reference to FIG. 2.
  • the first conductivity type semiconductor layer 23 is continuous, and a plurality of mesas M are spaced apart from each other on the first conductivity type semiconductor layer 23.
  • the mesas M include the active layer 25 and the second conductivity-type semiconductor layer 27 as described with reference to FIG. 6 and have an elongated shape extending in parallel to one side.
  • the mesas (M) is a laminated structure of the gallium nitride compound semiconductor. As shown in FIG. 6, the mesas M may be limited in the upper region of the first conductive semiconductor layer 23.
  • the mesa the (M) is, as shown in Figure 11, may extend along the one direction to the "top surface edges of the first conductive type semiconductor layer 23, so that the first conductive type semiconductor
  • the upper surface of layer 23 can be partitioned into a plurality of regions. Accordingly, it is possible to further reduce the concentration of current near the corners of the mesas (M) to further enhance the current distribution performance.
  • Reflective electrodes 30 are each positioned on the plurality of mesas M to form a second conductivity type. Ohmic contact is made to the semiconductor layer 27.
  • the reflective electrodes 30 may include the reflective layer 28 and the barrier layer 29 as described with reference to FIG. 6, and the barrier layer 29 may cover the top and side surfaces of the reflective layer 28. .
  • the current spreading layer 33 covers the plurality of mesas M and the first conductive semiconductor layer 23.
  • the current spreading layer 33 is located in the upper region of each mesa (M) and has openings 33a exposing the reflective electrodes 30.
  • the current spreading layer 33 is also in ohmic contact with the first conductivity type semiconductor layer 23 and insulated from the plurality of mesas M.
  • the current spreading layer 33 may include a reflective metal such as A1.
  • the current spreading layer 33 may be insulated from the plurality of mesas M by the lower insulating layer 31.
  • the lower insulating layer 31 is positioned between the plurality of mesas M and the current spreading insects 33 to insulate the current spreading layer 33 from the plurality of mesas M.
  • the lower insulating layer 31 may have openings 31b positioned in the upper region of each mesa M and exposing the reflective electrodes 30. It may have openings 31a exposing 23.
  • the current spreading layer 33 may be connected to the first conductivity type semiconductor layer 23 through the openings 31a.
  • the openings 31b of the lower insulating layer 31 have a smaller area than the openings 33a of the current spreading layer 33 and are all exposed by the openings 33a.
  • the upper insulating layer 35 covers at least part of the current spreading layer 33.
  • the upper insulating layer 35 also has openings 35b exposing the reflective electrodes 30.
  • the upper insulating layer 35 may have an opening 35a exposing the current spreading layer 33.
  • the upper insulating layer 35 may cover sidewalls of the openings 33a of the current spreading layer 33. .
  • the first pad 37a may be located on the current spreading layer 33, for example the top It is possible to connect to the current spreading layer 33 through the opening 35a of the insulating layer 35.
  • the second pad 37b connects to the reflective electrodes 30 exposed through the openings 35b.
  • the current spreading layer 33 covers almost the entire area of the mesas M and the first conductivity type semiconductor layer 23 between the mesas M. Therefore, the current can be easily dispersed through the current spreading layer 33.
  • the insulating layer 31 may be used to reflect the light, thereby improving light extraction efficiency.
  • the reflective electrode 30 is formed of the reflective metal layer 28 and the barrier metal layer 29 having a large difference in coefficient of thermal expansion
  • a force is induced in the reflective metal layer 28, whereby the reflective metal layer 28 is mesa. Can be removed from (M). Therefore, a strain relief layer may be interposed between them in order to alleviate the stress caused by the difference in the coefficient of thermal expansion of the reflective metal layer 28 and the barrier metal layer 29.
  • FIG. 12 is a partial cross-sectional view of a light emitting diode having a reflective electrode including a spring relief layer.
  • the first semiconductor layer 110, the active layer 120, the second semiconductor layer 130, and the reflective electrode 140 are formed on the substrate 100.
  • the substrate 100 is not particularly limited as long as it can grow the U semiconductor layer 110.
  • the substrate 100 may include sapphire (A1 2 0 3 ), silicon carbide (SiC), gallium nitride (GaN), indium gallium nitride (InGaN), aluminum gallium nitride (AlGaN), aluminum nitride (A1N), and gallium. Oxide (Ga 2 0 3 ) or silicon.
  • the substrate 100 may be a sapphire substrate.
  • the substrate 100 may be a substrate without surface patterning, or may be a patterned substrate described with reference to FIG. 2.
  • the first semiconductor layer 110 is provided on the substrate 100.
  • the first semiconductor layer 110 may have an n-type conductivity, for example.
  • the active layer 120 formed on the first semiconductor layer 110 may be a single quantum well structure in which a well layer and a barrier layer are stacked, or a multi-quantum well structure in which a well layer and a barrier layer are alternately stacked. have.
  • the second semiconductor layer 130 is provided on the active layer 120.
  • the second semiconductor layer 130 may have, for example, a p-type conductivity.
  • first semiconductor layer 110, the active layer 120, and the second semiconductor layer 130 may include GaN, A1N, InGaN, or AlInGaN. If the first semiconductor layer 110 includes GaN, the active layer 120 and the second semiconductor layer 130 may also include GaN.
  • the active layer 120 preferably includes a material in which a bandgap engineering is performed to form a barrier layer and a well layer.
  • the reflective electrode 140 is formed on the second semiconductor layer 130.
  • the reflective electrode 140 has an ohmic junction layer 141, a reflective metal layer 142, a stress relaxation layer 143, and a barrier metal layer 144.
  • the ohmic junction layer 141 may be any material as long as it is a material capable of achieving ohmic junction of the reflective metal layer 142 and the second semiconductor layer 130. Therefore, the ohmic bonding layer 141 may include a metal material including Ni or Pt, and may include a conductive oxide such as ITO or ZnO. However, the ohmic bonding layer 141 may be omitted according to the embodiment.
  • the reflective metal layer 142 is formed on the ohmic junction layer 141.
  • the reflective metal layer 142 reflects light formed in the active layer 120. Therefore, it is selected as a material having conductivity and high reflectivity to light.
  • the reflective metal layer 142 includes Ag, Ag alloy, A1 or A1 alloy.
  • a stress relaxation layer 143 is formed on the reflective metal layer 142.
  • the thermal expansion coefficient of the stress relaxation layer 143 is greater than or equal to the thermal expansion coefficient of the barrier metal layer 144 and has a value equal to or less than the thermal expansion coefficient of the reflective metal layer 142.
  • the material of the stress relief layer 143 is differently selected depending on the selection of the material of the reflective metal layer 142 and the barrier metal layer 144.
  • the barrier metal layer 144 is formed on the stress relaxation layer 143.
  • the barrier metal layer 144 surrounds at least the side of the reflective metal layer 142 and is formed surrounding the top and side of the male relaxation layer 142. Therefore, diffusion of metal atoms or ions constituting the reflective metal layer 142 is prevented.
  • the stress generated in the difference in the coefficient of thermal expansion between the barrier metal layer 144 and the reflective metal layer 142 is absorbed in the spring relaxation layer 143.
  • the stress relaxation layer 143 may be Ag, Cu, Ni, Pt, Ti, Rh. It may be a single layer of Pd or Cr or a composite layer of Cu, Ni, Pt, Ti, Rh, Pd or Au.
  • the stress relaxation layer 143 is a single layer of Ag or Cu, It may be a composite layer of Ni, Au, Cu or Ag.
  • the reflective metal layer 142 is Ag or Ag alloy
  • the barrier metal layer 144 includes W, TiW or Mo
  • the male relaxation layer 143 is Cu, Ni, Pt, Ti, Rh, Pd Or a single layer of Cr, or a composite layer of Cu, Ni, Pt, Ti, Rh, Pd, Cr, or Au have.
  • the reflective metal layer 142 is Ag or Ag alloy
  • the barrier metal layer 144 is Cr or Ni
  • the stress relaxation layer 143 is Cu ⁇ Cr, Rh, Pd
  • It may be a single layer of TiW, Ti, or a composite filler of Ni, Au, or Cu.
  • FIG. 13 to 18 are cross-sectional views illustrating a method of manufacturing the light emitting diode of FIG. 12 according to an embodiment. .
  • the first semiconductor layer 110, the active layer 120, and the second semiconductor layer 130 are sequentially formed on the substrate 100 to form a semiconductor laminate structure.
  • the substrate 100 includes sapphire (A1 2 0 3 ), silicon carbide (SiC), gallium nitride (GaN), indium gallium nitride (InGaN), aluminum gallium nitride (AlGaN), aluminum nitride (A1N), gallium oxide (Ga 2 0 3 ) or silicon.
  • the substrate 100 may be a sapphire substrate.
  • the substrate 100 may be a patterned substrate described with reference to FIG. 2.
  • the semiconductor layer 110 is provided on the substrate 100.
  • the U semiconductor layer 110 may have an n-type conductivity.
  • the active layer 120 formed on the first semiconductor layer 110 may be a single quantum well structure in which a well layer and a barrier layer are stacked, or a multi-quantum well structure in which a well layer and a barrier layer are alternately stacked. .
  • the second semiconductor layer 130 is provided on the active layer 120.
  • the second semiconductor layer 130 may have a p-type conductivity.
  • the first semiconductor layer 110, the active layer 120, and the second semiconductor layer 130 are formed through epitaxial growth.
  • the first semiconductor layer 110, the active layer 120, and the second semiconductor layer 130 may be formed through a MOCVD process.
  • a portion of the active layer 120 and the second semiconductor layer 130 are removed according to a conventional etching process.
  • a part of the first semiconductor insect 110 is exposed.
  • An upper surface of the first semiconductor layer 110 is exposed through the etching process, and side surfaces of the active layer 120 and the second semiconductor layer 130 are exposed.
  • a trench in which portions of the active layer 120 and the second semiconductor layer 130 are removed may be formed through the etching, and holes may be formed. That is, the mesa etching region 150 etched from the surface of the second semiconductor layer 130 of FIG. 13 to the surface of the first semiconductor layer 110 may have a trench type stripe type and may be a hole type.
  • the mesa etching region 150 when the mesa etching region 150 is a stripe type, the mesa etching region 150 may have a vertical profile or an inclined profile from the surface of the first semiconductor layer 110. Preferably, it may have an inclined profile inclined at an angle of 20 degrees to 70 degrees from the surface of the first semiconductor layer 110 .
  • the mesa etching region 150 when the mesa etching region 150 has a substantially circular hole type, the mesa etching region 150 may have a vertical profile or an inclined profile from the surface of the first semiconductor layer 110, but may be 20 degrees from the surface of the first semiconductor layer 110. It is desirable to have an inclined profile that is leaned at an angle of 70 degrees. If the profile is less than 20 degrees, the mesa etching region 150 becomes very wider at the top.
  • the concentration of light generated due to the light emitting structure is lowered.
  • the mesa cutting area 150 has a profile close to the vertical. Therefore, the effect of reflecting the generated light on the sidewall of the mesa etching region is insignificant.
  • a photoresist pattern 160 is formed on the first semiconductor insect 110 exposed to the mesa etching region 150.
  • the first semiconductor layer 110 forms a bottom surface of the desa etching region 150.
  • the photoresist pattern 160 may have a profile perpendicular to the surface of the low U semiconductor layer 110, and may be formed in an overhang structure in which the width of the bottom surface is narrower than the width of the upper surface according to the embodiment.
  • the photoresist pattern 160 may be formed using a negative photoresist.
  • the exposed site has the property of crosslinking.
  • the photoresist pattern 160 is preferably exposed with a predetermined slope. If the overhanging structure, the separation distance between the photoresist pattern 160, the bottom surface between the spaced apart than the distance between the top surface can be set to be more than l / m.
  • the reflective metal layer 142 and the male buffer layer 143 are sequentially stacked on the second semiconductor layer 130.
  • the reflective metal layer 142 includes Al, Al alloy, Ag or Ag alloy.
  • the reflective metal layer 142 may be formed through a conventional metal deposition method.
  • e-beam evaporation may be used in which most metal atoms or ions may be moved in a vertical direction on the surface of the second semiconductor layer 130.
  • the metal atoms or ions may enter the spaced spaces between the photoresist patterns 160 and have anisotropy to form the reflective metal layer 142.
  • the thickness of the reflective metal layer 142 is preferably 100 nm to l // m. If the thickness of the reflective metal layer 142 is less than 100 nm, the problem of the reflection of the light formed in the active layer 120 may not be smooth. In addition, when the thickness of the reflective metal layer 142 exceeds l m, process loss due to excessive process time occurs.
  • the ohmic bonding layer 141 may be formed before the formation of the reflective metal layer 142.
  • the ohmic bonding layer 141 may include Ni, Pt, ITO, or ⁇ .
  • the thickness of the ohmic bonding layer 141 may be in the range of 0.1 nm to 20 nm. If the thickness of the ohmic bonding layer 141 is less than 0.1 lran, sufficient ohmic characteristics cannot be secured due to a very thin film. In addition, when the thickness is more than 20ran, a problem arises in that the amount of light transmitted decreases and the amount of light reflected by the upper reflective metal layer 142 decreases.
  • a male relaxation layer 143 is formed on the reflective metal layer 142.
  • the relief mitigating layer 143 may be formed through a conventional metal deposition method.
  • an electron beam deposition method having a high directivity may be used in the deposition process. That is, the metal atoms or. Ions evaporated by the electron beam have directivity, have anisotropy in the spaces between the photoresist patterns 160, and may be formed of a metal film.
  • the stress relief layer 143 has a lower coefficient of thermal expansion than the reflective metal layer 142 and a higher coefficient of thermal expansion than the barrier metal layer 144 of FIG. 12. Therefore, the material of the stress relaxation layer 143 may be differently selected depending on the selection of the material of the reflective metal layer 142 and the barrier metal layer 144. The material of the stress relaxation layer 143 is mentioned later.
  • the side surface of the reflective metal layer 142 and the side surface of the male pressure relaxation layer 143 are exposed.
  • a reflective metal layer 142 and a male relaxation layer 143 are formed in the open area above the pattern 160.
  • the metal material formed on the photoresist pattern 160 is omitted in the process of forming the reflective metal layer 142 and the male buffer layer 143.
  • a barrier metal layer through the open region 144 of the photoresist pattern 160 is type sex i.
  • the barrier metal layer 144 includes W, TiW, Mo, Cr, Ni, Pt, Rh, Pd or Ti.
  • the material constituting the barrier metal layer 144 can be changed according to the selection of the material of the reflective metal layer 142 and the stress relaxation layer 143. 'To shield the side surfaces of the barrier metal layer 144 is formed on the ungryeok relief layer 143, the reflective metal charge 142 and ungryeok reducing layer 143. Accordingly, the metal elements constituting the reflective metal layer 142 are formed through the side diffusion. The phenomenon of diffusion into the semiconductor layer 130 is prevented. Formation of barrier metal layer 144 is realized through conventional metal deposition processes. However, the barrier metal layer 144 is preferably formed through isotropic deposition. This is because the barrier metal layer 144 has a configuration surrounding the side surfaces of the male buffer layer 143 and the reflective metal layer 142. For example, the barrier metal 144 may be formed through a sputter ring.
  • the barrier metal layer 144 may be formed of a single layer of 100 nm or more by selecting a specific metal. In addition, the barrier metal layer 144 may be selected by alternating two or more metals, and the thickness of each layer may be set to 20 nm or more. For example, the barrier metal layer 144 may be formed by alternately depositing a TiW having a thickness of 50 nm and a Ni layer or a Ti layer having a thickness of 50 nm. In addition, on the barrier metal layer 144, a Ni / Au / Ti layer may be further formed for stable contact with later materials.
  • the material of the stress relaxation layer 143 is selected according to the material of the reflective metal layer 142 and the barrier metal layer 144. This is because the coefficient of thermal expansion of the relaxation layer 143 is higher than that of the barrier metal layer 144 and lower than that of the reflective metal layer 142.
  • the stress relaxation layer 143 is formed of Ag, Cu, Ni, Pt, Ti, Rh, It may be a single layer of Pd or Cr or a composite layer of Cu, Ni, Pt, Ti, Rh, Pd or Au.
  • the male relaxation layer 143 is a single layer of Ag or Cu. Or a composite layer of Ni, Au, Cu or Ag.
  • the reflective metal layer 142 is Ag or Ag alloy, and the barrier metal layer 144 includes W, TiW or Mo
  • the male relaxation layer 143 may be formed of Cu, Ni, Pt, Ti, Rh, Pd or It may be a single layer of Cr or a composite layer of Cu, Ni, Pt, Ti, Rh, Pd, Cr or Au.
  • the reflective metal layer 142 is Ag or Ag alloy, and the barrier metal layer 144 is formed of Pt or Ni.
  • the stress relaxation layer 143 may be a single layer of Cu, Cr, Rh, Pd, TiW, or Ti, or a composite filler of Ni, Au, or Cu.
  • the photoresist pattern is removed through lift-off of the photoresist pattern.
  • the lower first semiconductor layer 130 and the upper reflective electrode 140 are exposed.
  • the mesa etching region 150 is exposed through the removal of the photoresist pattern.
  • the mesa etching region 150 may be a stripe type or a hole type.
  • the reflective electrode 140 is formed on the second semiconductor layer 130.
  • the reflective electrode 140 includes a reflective metal layer 142, a male relaxation layer 143, and a barrier metal layer 144.
  • the male buffer 143 has a coefficient of thermal expansion smaller than that of the reflective metal layer 142 and a coefficient of thermal expansion larger than the barrier metal layer 143. Therefore, the stress generated by the difference in the coefficient of thermal expansion of the reflective metal layer 142 and the barrier metal layer 144 is absorbed in the stress relaxation layer 143.
  • 19 to 23 are plan views and cross-sectional views illustrating a method of manufacturing a light emitting diode to which the structure of FIG. 12 is applied, according to another embodiment of the present invention.
  • the mesa etching region 150 is a region etched in a stripe shape.
  • the lower insulating layer 200 is formed on the entire structure of FIG. 18.
  • the lower insulating layer 200 exposes a portion of the upper surface of the reflective electrode 140 and exposes the surface of the first semiconductor layer 130.
  • An oxide film such as Si02, a nitride film such as SiN, an insulation film such as MgF2, or a DBR layer such as Si02 / Ti02 (De-Bragg Reflector) is formed on the structure of FIG. 18 to form the lower insulating layer 200.
  • a portion of the reflective electrode 140 and the surface of the first semiconductor layer 110 are exposed through a conventional photolithography process.
  • FIG. 19 is a plan view of the lower part of the plan view of FIG. 19 taken along the line AA ′. It is a cross section. Line A-A 'is discontinuous in the cross section, and the portion indicated by the dotted line is not reflected on the cross section. Discontinuities are, however, described as being continuous in cross section. The same applies to FIG. 21 below.
  • three reflective electrodes 140 are described as being exposed, which is merely an example, and the number of the reflective electrodes 140 exposed is sufficiently changeable.
  • the reflective electrode 140 is exposed, and in the mesa etching region 150, the first semiconductor layer 110 is exposed. In addition, in the region where the reflective electrode 140 is not exposed, the lower insulating layer 200 completely shields the reflective electrode 140.
  • a current spreading layer 210 is formed on the lower insulating layer 200.
  • the current spreading layer 210 is formed of a conductive material.
  • the current spreading layer 210 exposes a portion of the reflective electrode 140.
  • the current spreading layer 210 can include A1. Accordingly, the first semiconductor layer 110 and the current spreading layer 210 are electrically connected, and the reflective electrode. 140 is electrically insulated from the current spreading layer 210 by the lower insulating layer 200. .
  • the reflective electrode 140 is exposed in the cross section crossing the two exposed reflective electrodes 140 in the AA ′ line, and the reflective electrode 140 is in the cross section crossing the region buried only by the current dispersion layer 210.
  • the lower insulating layer 200 is formed on the upper side, and the current spreading layer 210 is formed on the lower insulating layer 200.
  • the current spreading layer 210 is formed on the surface of the stripped U semiconductor layer 110 exposed in the stripe shape.
  • the current spreading layer 210 may reflect light formed in the active layer.
  • the current spreading layer 210 has a function as a reflective layer that reflects light while achieving electrical contact with the first semiconductor layer 110.
  • the same as the current spreading layer 210 Bonding layer having a shape may be formed separately.
  • the bonding layer comprises Ti, Cr or Ni.
  • a passivation layer may be formed on the current spreading layer 210.
  • the passivation layer may be a single layer of Ni, Cr or Au, or a composite layer thereof.
  • the passivation layer is preferably a composite layer of Ti / Al / Ti / Ni / Au.
  • an upper insulating layer 220 is formed on the structure of FIG. 20.
  • a portion of the current spreading layer 210 is exposed through the upper insulating layer 220, and a portion of the reflective electrode 140 is also exposed.
  • the reflective electrode 140 is electrically connected to the second semiconductor layer 130, and the current spreading layer 210 is electrically connected to the first semiconductor layer 110. Therefore, the electrical path between the first semiconductor layer 110 and the second semiconductor layer 130 is opened through the upper insulating layer 220.
  • the upper insulating layer 220 is not particularly limited as long as it is an insulating material.
  • an oxide insulator, a nitride insulator, a polymer-based polyimide, Teflon, or parylene may be insulated. May be used as layer 220.
  • a first pad 230 and a second pad 240 are formed on the structure of FIG. 21.
  • the crab 1 pad 230 is electrically connected to the current spreading layer 210 exposed in FIG. 21.
  • the first pad 230 and the first semiconductor layer 110 are electrically connected.
  • the first semiconductor layer 110 is electrically connected to an external power source or power supply line through the first pad 230.
  • the second pad 240 is a reflection exposed in FIG. It is electrically connected with the electrode 140. Therefore, the second pad 240 and the second semiconductor layer 130 are electrically connected. This means that the second semiconductor layer 130 is electrically connected to an external power supply or power supply line through the second pad 240. it means.
  • the first pad 230 and the second pad 240 may be formed of a layer including Ti, Cr, or Ni and a double layer structure of A1, Cu, Ag, or Au.
  • the first pad 230 and the second pad 240 may be formed using a lift-off process of depositing a metal material between the patterned space of the photoresist and the patterned separation space and then removing the metal pad.
  • a pattern through a conventional photolithography process may be formed, and may be formed through dry etching or wet etching using the same as an etching mask.
  • the etchant during dry etching and wet etching may be set differently according to the material of the metal to be etched.
  • FIG. 23 is a cross-sectional view taken along the line B-B 'and a cross-sectional view taken along the line C-C.
  • the B-B 'line cuts an area where the first pad 230 is formed.
  • the first pad 230 is electrically connected to the exposed current spreading layer 210.
  • the C-C 'line cuts the region where the second pad 240 is formed.
  • the second pad 240 is electrically connected to the exposed reflective electrode 140.
  • the first pad 230 is electrically connected to the first semiconductor layer 110
  • the second pad 240 is electrically connected to the second semiconductor layer 130.
  • 24 to 26 are plan views and cross-sectional views illustrating a method of manufacturing a light emitting diode to which the structure of FIG. 12 is applied, according to another embodiment of the present invention.
  • 24 to 26 are plan views and cross-sectional views illustrating light emitting diode modules to which the structure of FIG. 12 is applied, according to a fourth embodiment of the present invention.
  • the mesa etching region 150 of FIG. 18 is formed in a hole type.
  • the first semiconductor layer 110 is exposed in a substantially circular shape.
  • a lower insulating layer 200 is formed over the entire structure of FIG. 18.
  • the lower insulating layer 200 exposes a portion of the upper surface of the reflective electrode 140, and first The surface of the semiconductor layer 110 is exposed. Since the lower insulating layer 200 is formed in the same manner as described with reference to FIG. 19, a detailed description thereof will be omitted.
  • FIG. 24 is a cross-sectional view taken along the line D-D 'of the plan view of FIG. 24.
  • the D-D 'line is discontinuous on the dotted line and is formed by connecting solid lines. Therefore, the dotted line portion is not reflected in the cross section, only the solid line portion is reflected in the cross section.
  • the reflective electrode 140 is exposed, and in the mesa etching region 150, the first semiconductor layer 110 is exposed. In addition, in the region where the reflective electrode 140 is not exposed, the lower insulating layer 200 completely shields the reflective electrode 140.
  • the mesa etching region 150 of the hole type is exaggerated for the convenience of description. Therefore, the number and shape of the hole-type mesa etching region 150 may be changed according to the embodiment.
  • a current spreading layer 210 is formed on the lower insulating layer 200.
  • the current spreading layer 210 is conductive. It is made of material.
  • the current spreading layer 210 exposes a portion of the reflective electrode 140.
  • the dispersion layer 210 may include A1. Therefore, the first semiconductor layer 110 and the current spreading layer 210 are electrically connected, and the reflective electrode 140 is electrically insulated from the current spreading layer 210 by the lower insulating layer 200.
  • the reflective electrode 140 is exposed in the cross section crossing the two exposed reflective electrodes 140 in the DD 'line, and the reflective electrode 140 is in the cross section crossing the region buried only by the current dispersion layer 210.
  • the lower insulating layer 200 is formed on the upper side, and the current dispersing layer 210 is formed on the lower insulating layer 200.
  • a current dispersion layer 210 is formed on the surface of the first semiconductor layer 110 exposed in the hole shape in FIG. 25.
  • the current spreading layer 210 includes the A1 material, Can reflect.
  • the current spreading layer 210 has a function as a reflective layer that reflects light while achieving electrical contact with the first semiconductor layer 110.
  • a bonding layer having the same shape as the current spreading layer 210 may be formed separately.
  • the bonding layer includes Ti, Cr or Ni. By adopting the bonding layer, an ohmic junction may be easily formed between the current spreading layer 210 and the first semiconductor layer 110.
  • a passivation layer may be formed on the current spreading layer 210.
  • the passivation layer may be a single layer of Ni, Cr or Au, or a composite layer thereof.
  • the passivation layer is preferably a composite layer of Ti / Al / Ti / Ni / Au.
  • an upper insulating layer 220 is formed. A portion of the current spreading layer 210 is exposed through the upper insulating layer 220, and a portion of the reflective electrode 140 is also exposed. The reflective electrode 140 is in an electrically connected state with the second semiconductor layer 130, and the current spreading layer 210 is in an electrically connected state with the first semiconductor layer 110. Therefore, the electrical path of the first semiconductor layer 110 and the second semiconductor layer 130 is opened through the upper insulating layer 220.
  • the first pad 230 and the second pad 240 are formed.
  • the first pad 230 is electrically connected to the current spreading layer 210 exposed in FIG. 26.
  • the first pad 230 and the first semiconductor layer 110 are electrically connected.
  • the first semiconductor layer 110 is electrically connected to an external power supply or power supply line through the first pad 230.
  • the second pad 240 is also the result is a reflective electrode 140, and electrically open the 'exposure at 26.
  • the second pad 240 and the second semiconductor layer 130 are electrically connected.
  • the second semiconductor layer 130 has a second This means that the pad 240 is electrically connected to an external power source or power supply line.
  • FIG. 27 is a cross-sectional view for describing a light emitting device according to yet another embodiment of the present invention.
  • texturing of the other surface of the substrate opposite to one surface of the substrate on which the semiconductor laminate structure is formed has not been described.
  • the other surface of the substrate is textured to improve the light extraction efficiency in detail.
  • the surface texturing of the substrate may be applied to a flip chip type light emitting diode, and may be applied to the above-described embodiments.
  • the light emitting device 300 may include a substrate 310, a light emitting structure 320, a passivation layer 330, pads 340, bumps 350, and a sub-mount 360. ) May be included.
  • the substrate 310 may be a growth substrate, and the growth substrate is not particularly limited.
  • the substrate 310 may be a sapphire substrate, a silicon carbide substrate, a silicon substrate, or the like.
  • the substrate 310 may include a light emitting structure 320 on one surface thereof.
  • the substrate 310 may have a grinding texture 312 on the other surface thereof, and a reverse PSSC Converse Patterned Sapphire Substrate pattern 314 on one surface thereof.
  • the substrate 310 may have an anti-reflection layer 316 on the other surface thereof, and the substrate 310 may have a filleted edge 318 having a corner thereof.
  • the grinding texture 312 is provided on the other surface of the substrate 310, and after grinding the other surface of the substrate 310 with a grinder (not shown), the surface roughened by the grinding is phosphoric acid or sulfuric acid
  • the particles on the other surface It may be a structure formed by removing and sharply processing sharp edges. Therefore, the grinding texture 312 may be provided with a surface having an irregular roughness, and may have corners or protrusions rounded by phosphoric acid or sulfuric acid treatment. ⁇
  • the reverse PSS pattern 314 may be provided on one surface of the substrate 310.
  • the inverse PSS pattern 314 may be provided in the form of a plurality of grooves having a hemispherical shape, a cone shape or a polygonal shape. That is, the inverse PSS pattern 314 is provided with a plurality of hemispherical grooves on one surface of the substrate 310, a plurality of conical humbs, or a plurality of polygonal grooves. It may be provided in a structure.
  • the inverse PSS pattern 314 can fill the inside thereof, that is, the inside of the groove, by the buffer layer (not shown) or the first type semiconductor layer 322 described later, and is not shown in FIG. 27.
  • the semiconductor layers of the PSS pattern 314 are filled with an insulator such as silicon oxide or silicon nitride and are formed on the substrate 310, and preferably the epitaxially grown light emitting structure 320 is selectively grown. It may serve to lower the dislocation density.
  • the anti-reflection layer 316 may be made of an insulating material including an oxide such as silicon oxide, an oxide such as Ti0 2 , AlTi0 2 or Ce0 2 , a nitride such as silicon nitride, or an insulator such as MgF 2 . It may be made of a structure.
  • the anti-reflection layer 316 is provided on not only the grinding texture 312 but also the filleted edge 318, but is not provided on the filleted edge 318. It may be provided only on the grinding texture 312.
  • the chamfered edge 318 may be provided in a form in which the edge of the substrate 310 is chamfered.
  • the light emitting device 300 includes an inverse PSS pattern 314 on one surface thereof, and a grinding texture 312, an antireflection layer 316, and a filleted corner on the other surface thereof. 318, a substrate 310 to the a 'light generated from the light emitting structure 320 is provided on one surface of the substrate 310 including the can be efficiently emitted to the other surface of the substrate 310 having a have.
  • the grinding texture 312 serves to smoothly proceed to the outside without being reflected back into the substrate 310 when the light proceeds from the inside of the substrate 310 to the outside.
  • the inverse PSS pattern 314 does not reflect toward the light emitting structure 320 when the light generated from the light emitting structure 320 proceeds to the inside of the substrate 310, and smoothly proceeds to the inside of the substrate 310. Play a role.
  • the anti-reflection layer 316 reduces the difference in refractive index between the substrate 310 and the outside, that is, air, thereby reducing the total reflection of the substrate 310.
  • the filleted corner 318 serves to smoothly proceed the light traveling to the side of the substrate 310 to the outside.
  • the light transmittance is in the mid 80% over a wide wavelength band.
  • the transmittance of light is basically in the mid 80% range, but fluctuates depending on the wavelength, and in a specific wavelength band, for example, about 310 nm, about 400 nm, or about 550 nm. The transmittance is much better than 90%.
  • the anti-reflection layer 316 may be changed in material and thickness according to the wavelength of the light emitted from the light emitting structure 320 or the required wavelength, accordingly The maximum transmittance at this wavelength, and therefore the maximum light efficiency, can be obtained.
  • the light emitting structure 320 may include a first conductive semiconductor layer 322, an active layer 324, a second conductive semiconductor layer 326, and a transparent electrode layer 328.
  • the light emitting structure 320 may further include a buffer layer (not shown), a superlattice layer (not shown), or an electron blocking layer (not shown).
  • the light emitting structure 320 may be provided in a form in which at least a portion of the second conductivity-type semiconductor layer 326 and the active layer 324 are desa-etched to expose a portion of the first conductivity-type semiconductor layer 322. Can be.
  • the first conductive semiconductor layer 322 may be an m-N-based compound semiconductor doped with a first conductive impurity, for example, an N-type impurity, such as an (Al, Ga, In) N-based group-m nitride semiconductor layer.
  • the first conductivity type semiconductor layer 322 may be a GaN layer doped with N-type impurities, that is, an N-GaN layer.
  • the first conductive semiconductor layer 322 may have a single lattice structure or a multi-layered layer, for example, when the first conductive semiconductor layer 322 is formed of multiple layers.
  • the active layer 324 may be formed of an mN-based compound semiconductor, for example, an (Al, Ga, In) N semiconductor layer, and the active layer 324 may be formed of a single layer or a plurality of layers, and may emit light having at least a predetermined wavelength. It can emit light.
  • the active layer 324 may have a single quantum well structure including one well layer (not shown), or a multi quantum well having a structure in which a well layer (not shown) and a barrier layer (not shown) are alternately stacked. It may be provided in a structure. At this time, the well layer (not shown). Alternatively, the barrier layer (not shown) may each or both be of a superlattice structure.
  • the second conductive type semiconductor layer 326 is a second conductivity type impurity, such as "I pray, P-type Hur impurities are compounds of the doped mN based semiconductor, for example, (Al, In, Ga) m of N series-nitride semiconductor days Can be.
  • the second conductivity type semiconductor layer 326 may be a GaN layer doped with P-type impurities, that is, a P—GaN layer.
  • the second conductivity type semiconductor layer 326 It may consist of a single layer or multiple layers.
  • the second conductivity type semiconductor layer 326 may have a superlattice structure.
  • the transparent electrode layer 328 may include a contact material such as TCO, Ni / Au, or the like, such as ⁇ ⁇ , ZnO, or IZO, and serves to make ohmic contact with the second conductive semiconductor layer 326. .
  • the buffer layer may be provided to mitigate lattice mismatch between the substrate 310 and the first conductivity-type semiconductor layer 322.
  • the buffer layer may be made of a single layer or a plurality of layers, and when made of a plurality of layers, it may be made of a low temperature buffer layer and a high temperature buffer layer.
  • the buffer layer (not shown) may be made of A1N.
  • the superlattice layer (not shown) may be provided between the first conductivity type semiconductor layer 322 and the active layer 324, and may be formed of a ⁇ ⁇ N-based compound semiconductor, for example, an (Al, Ga, In) N semiconductor layer.
  • the plurality of layers for example, an InN layer and an InGaN layer, may be repeatedly stacked, and the superlattice layer (not shown) may be provided at a position formed before the active layer 324 to form the active layer ( 324) to a potential (dislocation) or a defect (defect) role, and the role that excellent crystallinity of the active layer 324 to such a to prevent the transmission wanhoe the formation of such dislocation or defect of the active layer 324, 1 can do.
  • the electron blocking layer may be provided between the active layer 324 and the second conductivity type semiconductor layer 326.
  • the electron blocking layer may be provided to increase recombination efficiency of electrons and holes, and may be formed of a material having a relatively wide band gap.
  • the electron blocking layer (not shown) may be formed of a (Al, In, Ga) N-based group III nitride semiconductor, and may be formed of a P-AlGaN layer doped with Mg.
  • the passivation layer 330 is formed on the substrate 310 having the light emitting structure 320. It may be provided.
  • the passivation layer 330 serves to protect the light emitting structure 320 below from an external environment, and may be formed of an insulating film including a silicon oxide film.
  • the passivation layer 330 exposes a portion of the surface of the first opening 332 and the surface of the second conductivity-type semiconductor layer 326 that expose a portion of the surface of the first conductivity-type semiconductor layer 322 exposed by mesa etching.
  • the second opening 334 can be provided.
  • the pads 340 may include a first pad 342 and a second pad 344.
  • the first pad 342 is provided on the substrate 310 on which the passivation layer 330 is formed, and is provided in contact with the first conductivity-type semiconductor layer 322 exposed through the first opening 332. Can be.
  • the second pad 344 is provided on the substrate 310 on which the passivation layer 330 is formed, and is provided in contact with the second conductive semiconductor layer 326 exposed through the second opening 334. Can be.
  • the pads 340 may include Ni, Cr, Ti, Al, Ag, Au, or the like.
  • the bumpers 150 may include a first bump 352 and a second bump 354.
  • the first bump 352 may be provided on the first pad 342, and the second bump 354 may be provided on the second pad 344.
  • the bumpers 350 serve to mount and support the substrate 310 on which the light emitting structure 320 is formed, on the sub mount 360, and between the sub mount 360 and the light emitting structure 320.
  • the light emitting structure 320 and the substrate serve to separate the substrate from the sub-mount 360.
  • the bumpers 350 may be formed to include Au.
  • the sub-mount 360 may include a first electrode 362 and a second electrode 364 provided on one surface thereof. Each of the first electrode 362 and the second electrode 364 may be provided.
  • the first pad 352 and the second pad 354 may be connected to each other.
  • 28 to 34 are cross-sectional views for describing a method of manufacturing the light emitting device of FIG. 27.
  • a substrate 310 is prepared.
  • the substrate 310 may be a growth substrate, and the growth substrate may be a sapphire substrate, a silicon carbide substrate, a silicon substrate, or the like. In this embodiment, the substrate 310 may be a sapphire substrate.
  • the plurality of semiconductor layers may include a first conductive semiconductor layer 322 , an active layer 324, and a second conductive semiconductor layer 326.
  • the plurality of semiconductor layers may be formed by epitaxial growth using a chemical vapor deposition apparatus such as MOCVD.
  • an inverse PSS pattern 314 may be first formed on one surface of the substrate 310.
  • an area where the inverse PSS pattern 314 is not formed, that is, a surface of the substrate 310 is formed.
  • the semiconductor layers may be selectively grown in a predetermined region to control the density of dislocations formed in the semiconductor layers.
  • the reverse PSS pattern 314 forms a photoresist pattern (not shown) having a plurality of open areas exposing a predetermined 0 area on one surface of the substrate 310, and the photoresist pattern (not shown) )
  • a mask may be formed by etching one surface of the substrate 310 to a predetermined depth.
  • the substrate 310 may be etched through wet etching or dry etching.
  • the wet etching with sulfuric acid Phosphoric acid may be mixed using a wet etching solution, and the dry etching may be performed by ICP etching using an ICP apparatus.
  • the shape of the inverse PSS pattern 314 may be determined according to the shape of the open area of the photoresist pattern (not shown). That is, when the open area of the photoresist pattern (not shown) is circular, the inverse PSS pattern 314 may be provided in the form of a plurality of hemispherical or conical grooves, and the photoresist pattern ( When the shape of the open area of the open area of the figure is not a polygon including a triangle, the inverse PSS pattern 314 may be provided in the form of a plurality of polygonal pyramid-shaped grooves including a triangular pyramid.
  • a protective layer 372 is formed on the plurality of semiconductor layers.
  • the protective worm 372 serves to protect the plurality of semiconductor layers in the grinding treatment or phosphoric acid or sulfuric acid treatment described later.
  • the protective layer 372 may be made of a synthetic resin such as a photoresist, or an insulating material such as silicon oxide or silicon nitride.
  • the other surface of the substrate 310 is ground with a grinder.
  • the substrate 310 is ground to a predetermined thickness by the grinding process. That is, the thickness of the substrate 310 is reduced compared to the substrate 310 shown in FIG.
  • the substrate 310 after the grinding process may have a thickness of 300 / ⁇ or less, preferably 200.
  • the reason for reducing the thickness of the substrate 310 as described above is that the substrate 310 described with reference to FIG. 28 is a thermal lattice generated in forming a plurality of semiconductor charges on one surface of the substrate 310 or the It is preferable that the thickness thereof is thick because it must be able to withstand deformation forces such as the force generated by the formation of the plurality of semiconductor layers.
  • the substrate 310 provided in the light emitting device 300 has a relatively thick thickness for light to proceed. It is because a thin thing is preferable.
  • the other surface of the substrate 310 subjected to the grinding treatment is phosphoric acid treated with a solution containing phosphoric acid or sulfuric acid treated with a solution containing sulfuric acid, so that the substrate 310 has the other surface as shown in FIG. 29.
  • the grinding texture 312 refers to the shape of the surface formed by grinding the other surface of the substrate 310 and then phosphoric acid or sulfuric acid treatment with phosphoric acid or sulfuric acid.
  • the surface roughness of the grinding texture 312 can be adjusted by appropriately adjusting the grinding treatment and phosphoric or sulfuric acid treatment.
  • the other surface of the ground substrate 310 is irregularly formed with irregularities.
  • the surface roughness of the ground substrate 310 may be adjusted by adjusting the roughness of the blade or pad of the grinder or the grinding processing time.
  • the surface roughness may be controlled by adjusting the treatment time. For example, if a grinder pad having a roughness is used and the phosphoric acid or sulfuric acid treatment time is shortened, a grinding texture 312 having a large surface roughness will be formed. Alternatively, if the roughness of the grinder pad is small and the phosphoric acid or sulfuric acid treatment time is long, a grinding texture 312 having a relatively small surface roughness will be formed.
  • a photoresist pattern 174 is formed next on the other surface of the substrate 310.
  • the photoresist pattern 374 may include a plurality of open regions 374a exposing a predetermined region of the other surface of the substrate 310.
  • the photoresist pattern 374 may be changed into a hard mask (not shown). That is, a hard mask (not shown) including a silicon oxide film, a nitride film, a metal film, or the like may be formed on the other surface of the substrate 310.
  • a plurality of separation flaws 376 are formed on the other surface of the substrate 310 by using the photoresist pattern 374 or a hard mask (not shown). In this case, the photoresist pattern 374 may be formed using a photoresist. Since the separation grooves 376 serve to define a region for separating the substrate 310 thereafter, the separation grooves 376 are preferably positioned to be spaced between the light emitting structures 320 to be described later.
  • the separation grooves 376 are provided in an inclined sidewall thereof. This is because the sidewalls of the separation groove 376 form a filleted edge 318 after separating the substrate 310.
  • the separation grooves 376 may be formed by wet etching or dry etching, and the wet etching may be performed using an etching solution containing sulfuric acid, which is phosphoric acid, and the dry etching may be performed using an ICP apparatus. Can be.
  • the light emitting structure 320 may be formed by removing the protective layer 372 provided on one surface of the substrate 310 and etching the plurality of semiconductor layers.
  • the etching of the plurality of semiconductor layers may include two processes. Separation etching for etching the plurality of semiconductor layers to separate the plurality of light emitting structures 320 and desa etching for exposing the first conductive semiconductor layer.
  • the separation etching refers to etching for etching all of the plurality of semiconductor layers to separate the plurality of light emitting structures 320.
  • the mesa etching refers to an etching for etching a portion of the second conductive semiconductor layer 326 and the active layer 324 so that the first conductive semiconductor layer 322 is exposed.
  • the separation etching and mesa etching may be performed after the separation etching first, the mesa etching later, the mesa etching may be performed first, Separation etching may be performed later.
  • the separation etching etches the semiconductor insects on an area that is formed in the separation groove 376 in etching the semiconductor layers.
  • the transparent electrode layer 328 may be formed on the second conductive semiconductor layer 326 after the separation etching and mesa etching, and before the separation etching and the desa etching, the transparent conductive layer 328 may be formed.
  • the first semiconductor layer 326 may be formed first, and may be formed by etching the same as the second conductive semiconductor layer 326 during the separation and mesa etching.
  • a passivation layer 330 is formed to protect the light emitting structure 320.
  • the passivation layer 330 may be formed of an insulating material including silicon nitride or silicon oxide.
  • the passive renovation layer 330 is key to 1, the opening 332 and a second when exposed to the first conductivity type each part region semiconductor layer 322 and the transparent electrode layer 328 of the light emitting structure 320 It can include an opening 334.
  • a first pad 342 and a second pad 344 connected to the first conductive semiconductor layer 322 are formed on the passivation layer 330.
  • the first pad 342 and the second pad 344 may be formed by forming a pad forming material on the passivation layer 330 and then patterning the pad forming material.
  • the anti-reflection layer 316 may be formed on the other surface of the substrate 310.
  • the anti-reflection layer 316 is formed after the separation groove 376 is formed on the other surface of the substrate 310.
  • the anti-reflection layer 316 may include the grinding texture ( 312) can be formed at any time. That is, after forming the grinding texture 312 described with reference to Figure 29, before forming the first bump 352 and the second bump 354 with reference to Figure 33 Can be formed at any time.
  • the light emitting structure 320 is described by etching the plurality of semiconductor layers, first, the light emitting structure 320 is formed by etching the plurality of semiconductor layers, and the other surface of the substrate 310 is later formed. Phosphoric acid or sulfuric acid may be treated to form a grinding texture 312 on the other surface of the substrate 310.
  • the first bump 352 and the first pad 342 and the second pad 344 are respectively formed.
  • a bump forming step of forming two bumps 354 and a separation step of separating the substrate 310 are performed.
  • the bump forming process may be performed first, and the separation process may be subsequently performed, or after the separation process is first performed, the bump forming process may be subsequently performed.
  • the substrate 310 may be separated by a scribing process using the separation groove 376 using a diamond wheel or a laser.
  • a submount 360 having a first electrode 362 and a second electrode 364 on one surface thereof is prepared.

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Abstract

발광 다이오드 및 그것을 제조하는 방법이 개시된다. 이 발광 다이오드는, 제 1 도전형 반도체층과， 제 1 도전형 반도체층 상에 서로 이격되어 배치되고, 각각 활성층 및 제 2 도전형 반도체층을 포함하는 복수의 메사들과， 각각 복수의 메사들 상에 위치하여 제 2 도전형 반도체층에 오믹 콘택하는 반사 전극들과， 복수의 메사들 및 제 1 도전형 반도체층을 덮되， 메사들로부터 전기적으로 절연되고， 각각의 메사 상부 영역 내에 반사 전극들을 노출시키는 개구부들을 포함하고， 제 1 도전형 반도체층에 오믹콘택하는 전류 분산층을 포함한다. 이에 따라, 전류 분산 성능을 개선한 발광 다이오드가 제공될 수 있다.

Description

【명세서】
[발명 의 명 칭】
발광 다이오드 및 그것을 제조하는 방법
【기술분야】
본 발명은 발광 다이오드에 관한 것으로， 특히 개선된 발광 효율을 갖는 플립칩 형의 발광 다이오드에 관한 것 이다.
【배경기술】
질화갈륨 (GaN) 계열의 발광 다이오드가 개발된 이 래， GaN 계열의 LED는 현재 천연색 LED 표시소자， LED 교통 신호기， 백색 LED 등 다양한 웅용에 사용되고 있다.
질화갈륨 계열의 발광 다이오드는 일반적으로 사파이 어와 같은 기판 상에 에피층들을 성장시키어 형성되며， N형 반도체층， P형 반도체층 및 이들 사이에 개재된 활성층을 포함한다. 한편, 상기 N형 반도체층 상에 N-전극 패드가 형성 되고， 상기 P형 반도체층 상에 P-전극 패드가 형성 된다. 상기 발광 다이오드는 상기 전극패드들을 통해 외부 전원에 전기 적으로 연결되 어 구동된다. 이 때， 전류는 P-전극 패드에서 상기 반도체층들을 거 쳐 N-전극 패드로 흐른다.
한편， P-전극 패드에 의 한 광 손실을 방지하고 방열 효율을 높이 기 위해 플립칩 구조의 발광 다이오드가 사용되고 있으며， 대면적 플립칩 구조의 발광 다이오드에서 전류 분산을 돕기 위 한 다양한 전극 구조가 제안되고 있다 (US6, 486,499 참조). 예컨대 , P형 반도체층 상에 반사 전극을 형성하고， P형 반도체층과 활성층을 식각하여 노출된 N형 반도체층 상에 전류 분산을 위 한 연장부들을 형성하고 있다.
P형 반도체층 상에 형성된 반사 전극은 활성층에서 생성 된 광을 반사시 켜 광 추출 효율을 향상시 키며 또한 P형 반도체층 내의 전류 분산을 돕는다. 한편， N형 반도체층에 접속된 연장부들은 N형 반도체층 내의 전류 분산을 도와 넓은 활성 영 역에서 고르게 광을 생성하도록 한다. 특히， 고출력을 위 해 사용되는 약 1醒 2 이상의 대면적 발광 다이오드에 있어서， P형 반도체층 내의 전류분산과 함께 N형 반도체층 내의 전류 분산이 요구된다.
그러나 종래 기술은 선형의 연장부들을 사용함에 따라 연장부들의 저항이 커서 전류를 분산시 키는데 한계가 있다. 나아가， 반사 전극이 P형 반도체층 상에 한정되어 위치하므로， 반사 전극에 의 해 반사되지 못하고 패드들 및 연장부들에 의해 손실되는 광이 상당히 발생된다.
또한， 플립칩 타입의 경우， 기판을 통해 광이 방출되는 특징을 가진다. 따라서， 기판 상에 반도체층이 형성 된 후， 반도체층 또는 전류확산층의 상부에 금속 재질의 반사층이 도입 되고, 반사층으로부터 광이 반사된다.
도 1은 종래 기술에 따라 반사층이 도입된 발광 다이오드의 부분 단면도를 나타낸다.
도 1을 참조하면， 메사층 (11) 상부에 오믹층 (12)과 반사층 (13)이 구비된다. 또한， 장벽층 (14)은 오믹층 (12)의 측면을 감싸고， 반사층 (13)의 상부와 측면을 감싼다.
메사층 (10)은 에피 텍셜 성장된 반도체 영 역 이며， 오믹층 (12)은 도전성 금속 또는 도전성 산화물로 구성된다. 또한， 반사층 (13)은 메사층 (10) 또는 그 하부의 적층구조에서 발생되는 광을 반사시 킨다. 반사층 (13)으로는 Ag (은) 또는 AK알루미늄)이 사용된다.
반사층 (13)의 상부와 측벽을 감싸는 장벽층 (14)은 제 1 장벽층 (14A)과 제 2 장벽층 (14B)이 교대로 형성 된 구조이다. 제 1 장벽층 (14A)은 니 켈올 포함하고， 제 2 장벽층 (14B)은 W (텅스텐) 또는 TiW (타이타늄 텅스텐)을 포함한다. 장벽층 (14)은 반사층 (13)을 구성하는 금속 원소의 확산을 방지 한다. 다만， 반사층 (13)은 장벽층 (14)에 비 해 높은 열팽창계수를 가진다. 예컨대， Ag의 열팽창계수는 상온에서 18.9unvm— ^Κ— 1 이며， W의 열팽창계수는 상온에서 4.5um-m"1-K"1 이다. 즉， 반사층 (13)과 장벽층 (14)의 열팽창계수 차이가 상당히 크다.
반사층 (13)과 장벽층 (14) 사이의 이러한 '열팽창계수 차이쎄 기인하여 반사층 (13)에 웅력이 유발된다. 따라서， 동일한 온도 조건에서 반사층 (13)에 유발된 웅력으로 인해 반사층 (13)이 오믹층 (12) 또는 하부의 메사층 (10)으로부터 이탈되는 문제가 발생된다.
한편， 발광 다이오드의 성능， 즉， 내부 양자 효율 및 외부 양자 효율을 향상시키기 위한 기술 개발이 활발히 진행되고 있다. 상기 외부 양자 효율을 높이기 위해 다양한 방법이 연구되고 있는데， 특히 광 추출 효율을 향상하기 위한 기술 개발이 많이 이루어지고 있는 실정이다.
【발명의 상세한 설명】
【기술적 과제】
본 발명이 해결하고자 하는 과제는， 전류 분산 성능을 개선한 발광 다이오드를 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 과제는, 반사율을 높여 광 추출 효율을 개선할 수 있는 발광 다이오드를 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 과제는， 제조 공정이 복잡해지는 것을 방지하면서 전류 분산 성능을 개선할 수 있는 발광 다이오드 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 과제는， 반사층에 유발되는 웅력을 완화할 수 있는 발광 다이오드 및 그 제조 방법을 제공하는 것이다..
본 발명이 해결하고자 하는 또 다른 과제는， 저비용의 간단한 공정으로 표면 텍스처링 (surface texturing)하여 광 추출 효율을 높이는 기술을 제공하는 것이다. 【기술적 해결방법】
본 발명 의 일 태양에 따른 발광 다이오드는， 계 1 도전형 반도체층; 상기 겨 11 도전형 반도체층 상에 서로 이 격되어 배치되고， 각각 활성층 및 제 2 도전형 반도체층을 포함하는 복수의 메사들; 각각 상기 복수의 메사들 상에 위 치 하여 제 2 도전형 반도체층에 오믹 콘택하는 반사 전극들; 및 상기 복수의 메사들 및 상기 제 1 도전형 반도체층을 덮되， 상기 메사들로부터 전기 적으로 절연되고， 상기 각각의 메사 상부 영 역 내에 상기 반사 전극들을 노출시 키는 계 1 개구부들을 포함하고， 상기 제 1 도전형 반도체층에 오믹콘택하는 전류 분산층을 포함한다.
상기 전류 분산층이 복수의 메사들 및 제 1 도전형 반도체층을 덮기 때문에， 전류 분산층을 통해 전류 분산 성능이 향상된다.
상기 제 1 도전형 반도체층은 연속적 이다. 나아가， 상기 복수의 메사들은 일측 방향으로 서로 평 행하게 길이방향으로 연장된 형상을 갖고， 상기 제 1 개구부들은 상기 복수의 메사들의 동일 단부측에 치우쳐 위치할 수 있다. 따라서， 전류 분산층의 개구부들에 노출된 반사 전극들을 연결하는 패드를 용이하게 형성할 수 있다.
상기 전류 분산층은 A1과 같은 반사 금속을 포함할 수 있다. 이 에 따라, 반사 전극들에 의 한 광 반사에 더하여， 전류 분산층에 의 한 광 반사를 얻을 수 있으며， 따라서， 복수의 메사들 측벽 및 제 1 도전형 반도체층을 통해 진행하는 광을 반사시 킬 수 있다. '
한편， 상기 반사 전극들은 각각 반사 금속충과 장벽 금속층을 포함할 수 있다ᅳ 나아가， 상기 장벽 금속층이 상기 반사 금속층의 상면 및 측면을 덮을 수 있다. 이 에 따라， 반사 금속층이 외부에 노출되는 것을 방지할 수 있어 반사 금속층의 열화를 방지할 수 있다.
상기 반사 전극들은， 상기 반사 금속층과 상기 장벽 금속층 사이에 상기 반사 금속층의 열팽창 계수와 상기 장벽 금속층의 열팽창 계수 사이의 열팽창 계수를 가지는 웅력 완화층을 더 포함할 수 있다. 상기 웅력 완화층에 의 해 상기 반사 금속층에 인가되는 웅력을 완화하여 반사 금속층이 제 2 도전형 반도체층으로부터 박리되는 것을 방지할 수 있다.
상기 발광 다이오드는， 상기 전류분산층의 적어도 일부를 덮되， 상기 각각의 메사 상부 영 역 내에 상기 반사 전극들을 노출시 키는 제 2 개구부들을 갖는 상부 절연층; 및 상기 상부 절연층 상에 위 치하고 상기 제 1 개구부 및 상기 게 2 개구부들을 통해 노출된 반사 전극들에 전기 적으로 접속하는 제 2 패드를 더 포함할 수 있으며， 나아가， 상기 전류 분산층에 접속하는 제 1 패드를 더 포함할 수 있다. 상기 제 1 패드 및 제 2 패드는 동일한 형상 및 크기로 형성 ¾ 수 있으며， 따라서 플립칩 본딩을 용이하게 수행할 수 있다.
또한, 상기 발광 다이오드는， 상기 복수의 메사들과 상기 전류 분산층 사이에 위치하여 상기 전류 분산층을 상기 복수의 메사들로부터 전기 적으로 절연시 키는 하부 절연층을 더 포함할 수 있다. 상기 하부 절연층은 상기 각각의 메사 상부 영 역 내에 상기 반사 전극들을 노출시 키는 제 3 개구부들을 가질 수 있다.
나아가， 상기 제 1 개구부들은 각각 상기 제 3 개구부들이 모두 노출되도록 상기 제 3 개구부들보다 더 넓은 폭을 가질 수 있다. 즉ᅳ 상기 제 1 개구부들의 측벽은 상기 하부 절연층 상에 위 치 한다. 이에 더하여， 상기 발광 다이오드는， 상기 전류분산층의 적어도 일부를 덮고， 상기 반사 전극들을 노출시 키는 제 2 개구부들을 갖는 상부 절연층을 더 포함할 수 있다. 상기 상부 절연층은 상기 게 1 개구부들의 측벽들을 덮을 수 있다.
상기 하부 절연층은 반사성 유전층， 예컨대 분포 브래그 반사기 (DBR)일 수 있다.
상기 발광 다이오드는， 일측 표면 상에 상기 제 1ᅳ 도전형 반도체가 구비되고， 타측 표면에는 그라인딩 텍스처를 포함하는 기판을 더 포함할 수 있다.
상기 그라인딩 텍스처는， 상기 기판의 상기 타측 표면을 그라인딩 한 후， 인산 또는 황인산 처 리하여 형성될 수 있다. · 상기 기판은， 상기 타측 표면 모서 리에 모깍기 구조를 포함할 수 있다. 또한， 상기 기판은， 상기 타측 표면에 반사 방지층을 더 포함할 수 있다.
한편， 상기 반사 금속층은， Al, A1합금， Ag 또는 Ag 합금 중 어느 하나로 형성될 수 있으며， 상기 장벽 금속층은， W, TiW, Mo, Ti, Cr, Pt, Rh, Pd 또는 Ni 중 어느 하나를 포함하여 형성 될 수 있다. 또한， 상기 웅력 완화층은， Ag, Cu, Ni, Pt, Ti, Rh, Pd 또는 Cr의 단일층으로 형성 되 거나 , Cu, Ni, Pt, Ti, Rh, Pd 또는 Au 중 선택된 복수의 금속의 복합층으로 형성 될 수 있다.
일 실시 예에 있어서， 상기 반사 금속층이 A1 또는 A1합금 중 어나 하나로 형성되고， 상기 장벽 금속층은， Ti, Cr, Pt, Rh, Pd 또는 Ni 중 어느 하나를 포함하여 형성되고， 상기 웅력 완화층은， Ag 또는 Cu의 단일층으로 형성되 거나 Ni, Au, Cu 또는 Ag 중 선택된 복수의 금속의 복합층으로 형성될 수 있다.
다른 실시 예에 있어서， 상기 반사 금속층은， Ag 또는 Ag합금 중 어느 하나로 형성되고， 상기 장벽 금속층은， W, TiW 또는 Mo를 포함하여 형성 되고， 상기 응력 완화층은 Cu, Ni, Pt, Ti, Rh, Pd 또는 Cr의 단일층으로 형성 되거나， Cu, Ni, Pt, Ti, Rh, Pd, Cr 또는 Au 중 선택된 복수의 금속의 복합층으로 형성될 수 있다.
또 다른 실시 예에 있어서， 상기 반사 금속층은， kg 또는 Ag합금 중 어느 하나로 형성 되고， 상기 장벽 금속층은， Pt 또는 Ni을 포함하여 형성되고， 상기 응력 완화층은， Cu, Cr, Rh, Pd, TiW 또는 Ti의 단일층으로 형성 되 거나， Ni, Au 또는 Cu 중 선택된 복수의 금속의 복합층으로 형성될 수 있다.
본 발명 에 따른 발광 다이오드 제조 방법은， 기판 상에 제 1 도전형 반도체층， 활성층 및 제 2 도전형 반도체층을 포함하는 반도체 적층 구조물을 형성 하는 단계， 상기 제 2 도전형 반도체층 및 활성층을 패터닝하여 상기 제 1 도전형 반도체층 상에 복수의 메사들을 형성 한 후， 상기 복수의 메사들 상에 반사 전극들을 형성하는 단계， 및 상기 복수의 메사들 및 상기 제 1 도전형 반도체층을 덮고， 상기 복수의 메사들로부터 전기 적으로 절연되며， 상기 반사 전극들의 적어도 일부를 노출시 키는 전류 분산층을 형성하는 단계 ;를 포함한다. '
상기 반사 전극 ' 형성 단계는， 제 2 반도체층 상에 반사 금속층을 형성하고， 상기 반사 금속층의 상면 및 측면을 덮도록 장벽 금속층을 형성하는 것을 포함할 수 있다.
상기 반사 전극들은 복수의 메사들을 형성 한 후에 형성 될 수 있으나， 이 에 한정되는 것은 아니며， 반사 전극들이 먼저 형성되고， 그 후에 메사들이 형성 될 수도 있다.
또한， 상기 반사 전극 형성 단계는， 상기 장벽 금속층을 형성하기 전에 상기 반사 금속층의 열팽창 계수와 상기 장벽 금속층의 열팽창 계수 사이 의 열팽창 계수를 가지는 웅력 완화층을 형성하는 것을 더 포함할 수 있다.
상기 발광 다이오드 제조 방법은， 상기 전류 분산층 형성 단계 전에， 상기 복수의 메사들과 상기 전류 분산층 사이 에 상기 반사 전극들의 적어도 일부를 노출시 키고， 상기 복수의 메사들과 상기 반사 전극들으로부터 상기 전류 분산층을 전기 적으로 절연시키 는 하부 절연층을 형성하는 단계를 더 포함할 수 있다.
상기 발광 다이오드 제조 방법은， 기판의 표면에 그라인딩 텍스처를 형성하는 단계 ;를 더 포함할 수 있는데 , 상기 기판은 일측 표면 및 타측 표면을 포함하고， 상기 반도체 적층 구조물은 상기 기판의 일측 표면 상에 형성되며， 상기 그라인딩 텍스처는 상기 기판의 타측 표면에 형성 된다.
상기 그라인딩 텍스처 형성 단계는， 상기 기판의 타측 표면을 그라인당하고， 상기 그라인딩 한 타측 표면에 인산 처 리 또는 황인산 처 리하는 것을 포함할 수 있다. .
【유리 한 효과】
본 발명의 실시 예들에 따르면, 전류 분산 성능이 개선된 발광 다이오드， 특히 플립칩 형 발광 다이오드가 제공될 수 있다. 또한， 반사율이 개선되 어 광 추출 효율이 향상된 발광 다이오드가 제공될 수 있다. 나아가， 복수의 메사 구조를 간단하게 함으로써 발광 다이오드 제조 공정을 단순화할 수 있다.
또한， 반사 금속층보다 작은 열팽창계수를 가지고， 장벽 금속층보다 큰 열팽창계수를 갖는 웅력 완화층을 이용하여， 반사 금속층과 장벽 금속층의 열팽창계수의 차이 에 의해 발생되는 웅력을 완화할 수 있으며， 이 에 따라 반사 금속층이 반도체층 또는 오믹층으로부터 이 탈되는 것을 방지할 수 있다.
한편， 역 경사를 갖는 포토레지스트 패턴을 이용하여 반사 금속층， 웅력 완화층 및 장벽 금속층을 연속적으로 형성할 수 있어， 공정단가를 낮출 수 있다.
나아가， 간단한 공정 및 저 비용으로 표면 텍스처 링 (surface texturing)하여 광 추출 효율을 높일 수 있는 발광 다이오드를 제공할 수 있다. ᅳ
본 발명의 기술적 효과들은 이상에서 언급한 것들로 제한되지 않으며， 언급되지 않은 또 다른 기술적 효과들은 아래의 기 재로부터 당업자에 게 명확하게 이해될 수 있을 것이 다. ，
【도면의 간단한 설명】
도 1은 종래 기술에 따라 반사층이 도입 된 발광 다이오드의 부분 단면도를 나타낸다. .
도 2는 일 실시 예에 따른 발광 다이오드 제조에 사용될 수 있는 기판의 단면도를 나타낸다.
도 3 내지 도 5는 도 2에 도시 된 패턴화된 기판의 제조방법을 설명하기 위한 단면도들이다.
도 6 내지 도 10은 본 발명의 일 실시예에 따른 발광 다이오드 제조 방법을 설명하기 위한 도면들로서， 각 도면들에서 (a)는 평면도를 (b)는 절취선 Aᅳ A를 따라 취해진 단면도이다.
도 11은 메사 구조의 변형예를 설명하기 위한 평면도이다.
도 12는 웅력 완화층을 포함하는 반사 전극을 갖는 발광 다이오드의 부분 단면도이다.
도 13 내지 도 18은 일 실시예에 따라 도 12의 발광 다이오드 제조 방법을 설명하기 위한 단면도들이다.
도 19 내지'도 23은 본 발명의 또 다른 실시예에 따라 상기 도 12의 구조가 적용된 발광 다이오드 제조 방법을 설명하기 위한 평면도들 및 단면도들을 나타낸다.
도 24 내지 도 26은 본 발명의 또 다른 실시예에 따라 상기 도 12의 구조가 적용된 발광 다이오드 제조 방법을 설명하기 위한 평면도들 및 단면도들이다. 도 27은 본 발명의 또 다른 실시예에 따른 발광 소자를 설명하기 위한 단면도이다.
도 28 내지 도 34는 도 27의 발광 소자를 제조하는 방법을 설명하기 위한 단면도들이다.
도 35는 그라인딩 처리된 기판 표면을 보여주는 사진이다.
도 36은 반사 방지층을 채택함에 따른 투과율 변화를 보여주는 그래프이다. 【발명의 실시를 위한 형태】
이하， 첨부한 도면들을 참조하여 본 발명의 실시예들을 상세히 설명하기로 한다. 다음에 소개되는 실시예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되는 것이다. 따라서， 본 발명은 이하 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고 도면들에 있어서， 구성요소의 폭， 길이， 두께 등은 편의를 위하여 과장되어 표현될 수 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
본 명세서에서， 층이 다른 층 또는 기판 "상' '에 있다고 언급되는 경우에 그것은 상기 다른 층 또는 상기 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 또한， 본 명세서에서 위쪽, 상 (부)， 상면 등의 방향적인 표현은 아래쪽， 하 (부)， 하면 등의 의미로 이해될 수 있다. 즉ᅳ 공간적인 방향의 표현은 상대적인 방향으로 이해되어야 하며， 절대적인 방향을 의미하는 것처럼 한정적으로 이해되어서는 안 된다.
본 실시예들에서 "제 1"， "제 2"， 또는 "제 3"은 구성요소들에 어떠한 한정을 가하려는 것은 아니며， 다만 구성요소들을 구별하기 위한 용어로서 이해되어야 할 것이다.
도 2는 일 실시예에 따른 발광 다이오드 제조에 사용될 수 있는 기판의 단면도를 나타낸다.
도 2를 참조하면， 본 실시예에 따른 기판은 패턴화된 기판 (19)이다. 패턴화된 기판 (19)은ᅵ기판 (15) 및 반사방지막 (16)을 가진다.
상기 기판 (15)은 리세스된 함몰부 (17)를 갖는다. 상기 함몰부 (17)는 대략 원형 또는 타원형일 수 있다. 특히， 함몰부 (17)는 규칙적인 패턴으로 형성될 수 있다. 예컨대， 상기 함몰부 (17)는 인접한 함몰부들 사이의 거리가 일정한 아일랜드 타입 또는 라인 타입일 수 있다.
상기 기판 (15)은 사파이어 (A1203), 실리콘 카바이드 (SiC), 질화갈륨 (GaN), 질화인듐갈륨 (InGaN), 질화알루미늄갈륨 (AlGaN), 질화알루미늄 (A1N), 갈륨 산화물 (Ga203) 또는 실리콘일 수 있다. 구체적으로 상기 기판 (15)은 사파이어 기판일 수 있다. .
함몰부들 (17) 사이에는 반사방지막 (16)이 위치할 수 있다. 상기 반사방지막 (16)은 기판 (15)을 향해 입사되는 빛의 반사를 최소화하기 위해 채택된다. 기판 (15)이 사파이어 재질인 경우， 상기 반사방지막 (16)은 굴절율이 1.7 내지 2.2인 재질 중에서 선택된다. 특히， 상기 반사방지막 (16)은 2.0 내지 2.1의 굴절율을 가지는 실리콘 질화막일 수 있다.
또한, 입사되는 광의 파장이 λ인 경우， 상기 반사방지막 (16)의 두께는 λ/4의 정수배로 설정될 수 있다. 다만， 반사방지막 (16)의 두께는 λ/4의 정수배로부터 ±30%의 편차를 가질 수 있다.
도 3 내지 도 5는 도 2에 도시된 패턴화된 기판의 제조 !·법을 설명하기 위한 단면도들이다.
도 3을 참조하면， 기판 (15) 상에 반사방지막 (16)이 형성된다. 상기 반사방지막 (16)은 실리콘 질화막일 수 있으며ᅳ 파장이 λ인 경우， λ/4의 정수배의 두께로 형성된다. 다만， 반사 방지막 (16) 두께는 λ/4의 정수배에서 ±30%의 편차를 가질 수 있다.
도 4를 참조하면， 형성된 반사방지막 (16) 상에 포토레지스트를 도포하고， 포토레지스트 패턴 (18)을 형성한다. 형성된 포토레지스트 패턴 (18)은 대략 반구형의 형상을 가질 수 있다. 포토레지스트 패턴 (18)의 형상을 통해 도 2에 개시된 함몰부 (17)의 형상을 조절할 수 있다. 반구형의 포토레지스터 패턴 (18)의 형성을 위해 도포된 포토레지스트에 대한 노광 및 현상 공정이 수행된다. 따라서， 단면도 상으로는 대략 사각형의 포토레지스트 패턴이 형성된다. 이어서， 포토레지스트에 대한 리플로우 공정이 실시된다. 리플로우를 통해 점도를 가진 포토레지스트는 분자들끼리의 응집력에 의해 대략 반구형의 포토레지스트 패턴 (18)이 형성된다.
이어서， 반구형의 포토레지스트 패턴 (18)을 식각마스크로 하여 식각공정이 수행된다. 상기 식각공정은 이방성 건식 식각을 이용함이 바람직하다. 따라서， 포토레지스트 패턴 (18)에 의해 개방된 영역은 식각이 강화된다. 다만， 포토레지스트 패턴 (18)이 반구형의 형상을 가지므로， 반구형의 에지부분부터 반구형의 중심부 영역으로 갈수록 식각의 정도는 약화된다. 또한， 식각이 진행됨에 따라 반구형의 포토레지스트 패턴 (18)은 점진적으로 제거된다. 이에 따라， 기판 상부면에 반구형의 패턴이 형성될 수 있다.
한편， 기판 (15) 상의 반사 방지막 (16) 또는 다른 회생층에 등방성 식각 등을 이용하여 반구형 함몰부를 형성하고， 상기 반사 방지막 (16) 또는 희생층을 식각 마스크로 사용하껴 기판 (15)을 이방성 식각함으로써 기판 (15) 표면으로부터 반구형으로 함몰된 함몰부 (17)가 형성될 수 있다.
도 5를 참조하면， 앞서 설명한 바와 같이, 식각공정을 통해 반구형의 함몰부 (17)를 갖는 패턴화된 기판 (19)이 형성된다. 형성된 함몰부 (17) 내부에 기판 (15)의 표면이 노출되고， 함몰부 (17) 사이에는 반사방지막 (16)이 위치한다. 상기 도 4의 식각공정에서 잔류할 수 있는 포토레지스트 패턴은 제거될 수 있으며, 이에 따라 반사방지막 (16)이 노출될 수 있다.
또한, 필요에 따라 잔류하는 반사방지막 (16)은 제거될 수도 있다.
상출한 과정을 통해 규칙적인 패턴을 .가지고, 표면으로부터 함몰된 함몰부 (17)를 가지는 기판을 형성할 수 있다.
또한， 본 실시예에서는 포토레지스터 패턴의 형상에 따라 다양한 형상을 가지는 함몰부의 제작이 가능하다. 예컨대， 포토레지스트를 도포하고, 노광의 각도를 조절하여 포토레지스트 패턴 각각의 형상을 반구형이 아닌， 삼각형 또는 사다리꼴 형상을 가지게 할 수 있다. 삼각형 또는 사다리꼴 형상을 가지는 포토레지스트 패턴을 식각마스크로 이용하여 식각공정이 수행되는 경우ᅳ 기판 상에는 표면으로부터 역삼각형 또는 역사다리꼴의 형상으로 함몰된 함몰부가 형성된다.
다만， 본 실시예에서는 기판의 표면으로부터 리세스된 다양한 형상의 함몰부를 형성할 수 있으되， 함몰부들은 상호간에 규칙적인 배열을 가지는 패턴의 형상을 갖는다.
도 6 내지 도 10는 '본 발명 의 일 실시 예에 따른 발광 다이오드 제조 방법을 설명하기 위한 도면들로서 , 각 도면들에서 (a)는 평 면도를 (b)는 절취선 A-A를 따라 취 해진 단면도이다.
우선, 도 6을 참조하면, 기판 (21) 상에 제 1 도전형 반도체층 (21)이 형성되고， 상기 제 1 도전형 반도체층 (21) 상에 서로 이 격된 복수의 메사들 (M)이 형성 된다. 복수의 메사들 (M)은 각각 활성층 (25) 및 제 2 도전형 반도체층 (27)을 포함한다. 활성층 (25)이 계 1 도전형 반도체층 (23)과 제 2 도전형 반도체층 (27) 사이에 위치 한다. 한편， 상기 복수의 메사들 (M) 상에는 각각 반사 전극들 (30)이 위치 한다.
상기 복수의 메사 (M)들은 기판 (21) 상에 제 1 도전형 반도체층 (23)， 활성층 (25) 및 게 2 도전형 반도체층 (27)을 포함하는 에피층을 금속 유기화학 기상 성 장법 등을 이용하여 성장시 킨 후, 제 1 도전형 반도체층 (23)이 노출되도록 제 2 도전형 반도체층 (27) 및 활성층 (25)을 패터닝함으로써 형성 될 수 있다. 상기 복수의 메사들 (M)의 측면은 포토레지스트 리플로우와 같은 기술을 사용함으로써 경사지 게 형성될 수 있다. 메사 (M) 측면의 경사진 프로파일은 활성층 (25)에서 생성된 광의 추출 효율을 향상시킨다.
복수의 메사들 (M)은 도시 한 바와 같이 일측 방향으로 서로 평 행하게 길이 방향으로 연장된 형상을 가질 수 있다. 이 러 한 형상은 기판 (21) 상에서 복수의 칩 영 역에 동일한 형상의 복수의 메사들 (M)을 형성하는 것을 단순화시 킨다. 한편， 상기 반사 전극들 (30)은 복수의 메사 (M)들이 형성 된 후， 각 메사 (M) 상에 형성될 수 있으나， 이에 한정 되는 것은 아니며， 제 2 도전형 반도체층 (27)을 성장시 키고 ᅵ 메사 (M)들을 형성하기 전에 제 2 도전형 반도체층 (27) 상에 미 리 형성 될 수도 있다. 반사 전극 (30)은 메사 (M)의 상면을 대부분 덮으며， 메사 (M)의 평면 형상과 대체로 동일한 형상을 갖는다. 반사전극들 (30)은 반사층 (28)을 포함하며， 나아가 장벽층 (29)을 포함할 수 있으며， 장벽층 (29)은 반사층 (28)의 상면 및 측면을 덮을 수 있다. 예컨대, 반사층 (28)의 패턴을 형성하고， 그 위에 장벽층 (29)을 형성함으로써， 장벽층 (29)이 반사층 (28)의 상면 및 측면을 덮도톡 형성될 수 있다. 예를 들어， 반사층 (28)은 Ag, Ag 합금, Ni/Ag, NiZn/Ag, TiO/Ag층을 증착 및 패터닝하여 형성될 수 있다. 한편， 상기 장벽층 (29)은 Ni, Cr, Ti, Pt 또는 그 복합층으로 형성될 수 있으며， 반사층의 금속 물질이 확산되거나 오염되는 것을 방지한다. 상기 복수의 메사들 (M)이 형성된 후， 상기 계 1 도전형 반도체충 (23)의 가장자리 또한 식각될 수 있다. 이에 따라， 기판 (21)의 상부면이 노출될 수 있다. 상기 제 1 도전형 반도체층 (23)의 측면 또한 경사지게 형성될 수 있다. 상기 복수의 메사들 (M)은 도 6에 도시한 바와 같이 제 1 도전형 반도체층 (23)의 상부 영역 내부에 한정되어 위치하도록 형성될 수 있다. 즉， 복수의 메사들 (M)이 제 1 도전형 반도체층 (23)의 상부 영역 상에 아일랜드 형태로 위치할 수 있다. 이와 달리， 도 11에 도시한 바와 같이, 일측방향으로 연장하는 메사들 (M)은 상기 게 1 도전형 반도체층 (23)의 상부 가장자리에 도달하도록 형성될 수 있다. 즉， 복수의 메사들 (M) 하부면의 상기 일측방향 가장자리는 제 1 도전형 반도체층 (23)의 일측방향 가장자리와 일치한다. 이에 따라， 상기 제 1 도전형 반도체층 (23)의 상부면은 상기 복수의 메사들 (M)에 의해 구획된다.
도 7를 참조하면， 복수의 메사들 (M) 및 게 1 도전형 반도체층 (23)을 덮는 하부 절연층 (31)이 형성된다. 하부 절연층 (31)은 특정 영역에서 제 1 도전형 반도체층 (23) 및 제 2 도전형 반도체층 (27)에 전기적 접속을 허용하기 위한 개구부들 (31a, 31b)을 갖는다. 예컨대， 하부 절연층 (31)은 . 제 1 도전형 반도체층 (23)을 노출시키는 개구부들 (31a)과 반사전극들 (30)을 노출시키는 개구부들 (31b)을 가질 수 있다. 상기 개구부들 (31a)은 메사들 (M) 사이의 영 역 및 기판 (21) 가장자리 근처에 위 치 할 수 있으며， 메사들 (M)을 따라 연장하는 기다란 형상을 가질 수 있다. 한편， 개구부들 (31b)은 메사 (M) 상부에 한정되어 위 치하며， 메사들의 동일 단부 측에 치우쳐 위치 한다.
상기 하부 절연층 (31)은 화학기상증착 (CVD) 등의 기술을 사용하여 Si02 등의 산화막， SiNx 등의 질화막， MgF2의 절연막으로 형성될 수 있다. 상기 하부 절연층 (31)은 단일층으로 형성 될 수 있으나， 이에 한정되는 것은 아니며 다중층으로 형성 될 수도 있다. 나아가， 하부 절연층 (31)은 저굴절 물질층과 고굴절 물질층이 교대로 적층된 분포 브래그 반사기 (DBR)로 형성될 수 있다. 예컨대， Si02/Ti02나 Si02/Nb205 등의 층을 적층함으로써 반사율이 높은 절연 반사층을 형성할 수 있다.
도 8을 참조하면， 상기 하부 절연층 (31) 상에 전류 분산층 (33)이 형성된다. 상기 전류 분산층 (33)은 상기 복수의 메사들 (M) 및 상기 제 1 도전형 반도체층 (23)을 덮는다. 또한， 전류 분산층 (33)은 상기 각각의 메사 (M) 상부 영 역 내에 위 치하고 상기 반사 전극들을 노출시 키는 개구부들 (33a)을 갖는다. 상기 전류 분산층 (33)은 하부 절연층 (31)의 개구부들 (31a)을 통해 상기 제 1 도전형 반도체층 (23)에 오믹콘택할 수 있다. 전류 분산층 (33)은 ■ 하부 절연층 (31)에 의해 복수의 메사들 (M) 및 반사 전극들 (30)로부터 절연된다. 상기 전류 분산층 (33)의 개구부들 (33a)은 전류 분산층 (33)이 반사 전극들 (3Q)에 접속하는 것을 방지하도록 각각 하부 절연층 (31)의 개구부들 (31b)보다 더 넓은 면적을 갖는다. 따라서， 상기 개구부들 (33a)의 측벽은 하부 절연층 (31) 상에 위 치 한다.
상기 전류 분산층 (33)은 개구부들 (33a)을 제외 한 기판 (31)의 거 의 전 영 역 상부에 형성된다. 따라서， 상기 전류 분산층 (33)을 통해 전류가 쉽 게 분산될 수 있다. 전류 분산층 (33)은 A1층과 같은 고반사 금속층을 포함할 수 있으며， 고반사 금속출은 Ti, Cr 또는 Ni 등의 접 착층 상에 형성될 수 있다. 또한, 상기 고반사 금속층 상에 Ni, Cr, Au 등의 단층 또는 복합층 구조의 보호층이 형성 될 수 있다. 상기 전류 분산층 (33)은 예컨대， Ti/Al/Ti/Ni/Au의 다층 구조를 가질 수 있다.
도 9를 참조하면， 상기 전류 분산층 (33) 상에 상부 절연층 (35)이 형성 된다. 상부 절연층 (35)은 전류 분산층 (33)을 노출시 키는 개구부 (35a)와 함께 , 반사 전극들 (30)을 노출시키는 개구부들 (35b)을 갖는다. 상기 개구부 (35a)는 메사 (M)의 길이 방향에 수직 한 방향으로 기다란 형상을 가질 수 있으며， 개구부들 (35b)에 비해 상대적으로 넓은 면적을 갖는다. 개구부들 (35b)은 전류 분산층 (33)의 개구부들 (33a) 및 하부 절연층 (31)의 개구부들 (31b)을 통해 노출된 반사 전극들 (30)을 노출시 킨다. 개구부들 (35b)은 전류 분산층 (33)의 개구부들 (33a)에 비해 더 좁은 면적을 갖고， 한편， 하부 절연층 (31)의 개구부들 (31b)보다 넓은 면적을 가질 수 있다. 이 에 따라， 상기 전류 분산층 (33)의 개구부들 (33a)의 측벽들은 상부 절연층 (35)에 의 해 덮일 수 있다.
상기 상부 절연층 (35)은 산화물 절연층， 질화물 절연층 또는 폴리 이 미드, 테플론， 파릴렌 등의 폴리머를 이용하여 형성 될 수 있다.
도 10를 참조하면， 상기 상부 절연층 (35) 상에 제 1 패드 (37a) 및 거 12 패드 (37b)가 형성된다. 게 1 패드 (37a)는 상부 절연층 (35)의 개구부 (35a)를 통해 전류 분산층 (33)에 접 속하고， .게 2 패드 (37b)는 상부 절연층 (35)의 개구부들 (35b)을 통해 반사 전극들 (30)에 접속한다. 상기 제 1 패드 (37a) 및 제 2 패드 (37b)는 발광 다이오드를 서브마운트， 패키지 또는 인쇄회로보드 등에 실장하기 위해 범프를 접 속하거나 SMT를 위 한 패드로 사용될 수 있다.
상기 제 1 및 제 2 패드 (37a, 37b)는 동일 공정으로 함께 형성 될 수 있으며， 예컨대 사진 및 식각 기술 또는 리프트 오프 기술을 사용하여 형성 될 수 있다. 상기 제 1 및 제 2 패드 (37a, 37b)는 예컨대 Ti, Cr, Ni 등의 접 착층과 Al, Cu, Ag 또는 Au 등의 고전도 금속층을 포함할 수 있다.
그 후， 기판 (21)을 개별 발광 다이오드 칩 단위로 분할함으로써 발광 다이오드가 완성 된다. 상기 기판 (21)은 개별 발광 다이오드 칩 단위로 분할되기 전 또는 후에 발광 다이오드 칩에서 제거될 수도 있다.
이하， 본 발명의 일 실시 예에 따른 발광 다이오드의 구조에 대해 도 10를 참조하여 상세히 설명 한다. 상기 발광 다이오드는， 제 1 도전형 반도체층 (23), 메사들 (M), 반사 전극들 (30)， 전류 분산층 (33)을 포함하며， 기판 (21)， 하부 절연층 (31)， 상부 절연층 (35) 및 제 1 패드 (37a)와 제 2 패드 (37b)를 포함할 수 있다.
기판 (21)은 질화갈륨계 에피층들을 성장시 키 기 위 한 성장기판， 예컨대 사파이어， 탄화실리콘， 실리콘， 질화갈륨 기판일 수 있다. 상기 기판 (21)은 또한 도 2를 참조하여 설명 한 바와 같은 패턴화된 기판일 수 있다.
제 1 도전형 반도체층 (23)은 연속적 이며， 제 1 도전형 반도체층 (23) 상에 복수의 메사들 (M)이 서로 이 격 되 어 위차한다. 메사들 (M)은 도 6을 참조하여 설명한 바와 같이 활성층 (25) 및 제 2 도전형 반도체층 (27)을 포함하며， 일측을 향해 평 행하게 연장되는 기다란 형상을 갖는다. 여기서 메사들 (M)은 질화갈륨계 화합물 반도체의 적층 구조이 다. 상기 메사들 (M)은， 도 6에 도시 한 바와 같이 게 1 도전형 반도체층 (23)의 상부 영 역 내에 한정되 어 위 치할 수 있다. 이 와 달리， 상기 메사들 (M)은, 도 11에 도시 한 바와 같이， 일측방향을 따라 제 1 도전형 반도체층 (23)의 '상부면 가장자리까지 연장할 수 있으며 , 따라서 제 1 도전형 반도체층 (23)의 상부면을 복수의 영 역으로 구획 할 수 있다. 이에 따라， 메사들 (M)의 모서 리 근처 에 전류가 집중되는 것을 완화하여 전류 분산 성능을 더 강화할 수 있다.
반사 전극들 (30)은 각각 상기 복수의 메사들 (M) 상에 위 치 하여 제 2 도전형 반도체층 (27)에 오믹 콘택한다. 반사 전극들 (30)은 도 6을 참조하여 설명 한 바와 같이 반사층 (28)과 장벽층 (29)올 포함할 수 있으며， 장벽층 (29)이 반사층 (28)의 상면 및 측면을 덮을 수 있다.
전류 분산층 (33)은 상기 복수의 메사들 (M) 및 상기 제 1 도전형 반도체층 (23)을 덮는다. 상기 전류 분산층 (33)은 상기 각각의 메사 (M) 상부 영 역 내에 위 치하고 상기 반사 전극들 (30)을 노출시 키는 개구부들 (33a)을 갖는다. 전류 분산층 (33)은 또한， 상기 제 1 도전형 반도체층 (23)에 오믹콘택하고 상기 복수의 메사들 (M)로부터 절연된다. 상기 전류 분산층 (33)은 A1과 같은 반사 금속을 포함할 수 있다.
상기 전류 분산층 (33)은 하부 절연층 (31)에 의해 복수의 메사들 (M)로부터 절연될 수 있다. 예컨대， 하부 절연층 (31)은 상기 복수의 메사들 (M)과 상기 전류 분산충 (33) 사이 에 위 치하여 상기 전류 분산층 (33)을 상기 복수의 메사들 (M)로부터 절연시 킬 수 있다. 또한， 상기 하부 절연층 (31)은 상기 각각의 메사 (M) 상부 영 역 내에 위치하고 상기 반사 전극들 (30)을 노출시 키 는 개구부들 (31b)을 가질 수 있으며， 제 1 도전형 반도체층 (23)을 노출시 키는 개구부들 (31a)을 가질 수 있다. 상기 전류 분산층 (33)은 개구부들 (31a)을 통해 제 1 도전형 반도체층 (23)에 접속할 수 있다. 상기 하부 절연층 (31)의 개구부들 (31b)은 전류 분산층 (33)의 개구부들 (33a)보다 좁은 면적을 가지며， 개구부들 (33a)에 의해 모두 노출된다.
상부 절연층 (35)은 상기 전류분산층 (33)의 적어도 일부를 덮는다. 또한， 상부 절연층 (35)은 상기 반사 전극들 (30)을 노출시 키는 개구부들 (35b)을 갖는다. 나아가， 상부 절연층 (35)은 전류 분산층 (33)을 노출시 키는 개구부 (35a)를 가질 수 있다. 상기 상부 절연층 (35)은 상기 전류 분산층 (33)의 개구부들 (33a)의 측벽들을 덮을 수 있다. .
제 1 패드 (37a)는 전류 분산층 (33) 상에 위 치할 수 있으며， 예컨대 상부 절연층 (35)의 개구부 (35a)를 통해 전류 분산층 (33)에 접속할 수 있다. 또한, 제 2 패드 (37b)는 개구부들 (35b)을 통해 노출된 반사전극들 (30)에 접속한다. 본 발명 에 따르면， 전류 분산층 (33)이 메사들 (M) 및 메사들 (M) 사이의 제 1 도전형 반도체층 (23)의 거 의 전 영 역을 덮는다. 따라서， 전류 분산층 (33)을 통해 전류가 쉽 게 분산될 수 있다.
나아가， 상기 전류 분산층 (23)이 A1과 같은 반사 금속층을 포함하거나， 하부 절연층을 절연 반사층으로' 형성 함으로써 반사 전극들 (30)에 의해 반사되지 않는 광을 전류 분산층 (23) 또는 하부 절연층 (31)을 이용하여 반사시 킬 수 있어 광 추출 효율을 향상시 킬 수 있다.
한편， 반사 전극 (30)을 열팽창 계수 차이가 큰 반사 금속층 (28)과 장벽 금속층 (29)으로 형성할 경우， 반사 금속층 (28)에 웅력 이 유발되고, 이 에 따라 반사 금속층 (28)이 메사 (M)로부터 이 탈될 수 있다. 따라서， 반사 금속층 (28)과 장벽 금속층 (29)의 열팽창 계수 차이 에 의 한 웅력을 완화하기 위해 이들 사이 에 웅력 완화층이 개 재될 수 있다.
도 12는 웅력 완화층을 포함하는 반사 전극올 갖는 발광 다이오드의 부분 단면도이다.
도 12을 참조하면， 기판 (100) 상에 제 1 반도체층 (110)， 활성층 (120)， 제 2 반도체층 (130)， 반사 전극 (140)이 형성 된다.
상기 기판 (100)은 겨 U 반도체층 (110)을 성 장시 킬 수 있는 한， 특별히 한정되지 않는다. 예컨대， 상기 기판 (100)은 사파이어 (A1203), 실리 콘 카바이드 (SiC), 질화갈륨 (GaN), 질화인듐갈륨 (InGaN), 질화알루미늄갈륨 (AlGaN), 질화알루미늄 (A1N), 갈륨 산화물 (Ga203) 또는 실리콘일 수 있다. 구체적으로 상기 기판 (100)은 사파이어 기판일 수 있다. 또한， 상기 기판 (100)은 표면 패터닝 이 되지 않은 기판일 수 있으며， 또는 도 2를 참조하여 설명 된 패턴화된 기판일 수 있다. 또한， 상기 기판 (100) 상에는 제 1 반도체층 (110)이 구비 된다. 제 1 반도체층 (110)은 예를 들어 n형 의 도전형을 가질 수 있다.
또한, 상기 제 1 반도체층 (110) 상에 형성되는 활성층 (120)은 우물층과 장벽층이 적층된 단일 양자 우물 구조이거 나， 우물층과 장벽층이 교대로 적층된 다중 양자 우물 구조일 수 있다.
활성층 (120) 상에는 제 2 반도체층 (130)이 구비된다. 제 2 반도체층 (130)은 예를 들어 p형의 도전형을 가질 수 있다.
또한， 상기 계 1 반도체층 (110)， 활성층 (120)， 제 2 반도체층 (130)은 GaN, A1N, InGaN 또는 AlInGaN을 포함할 수 있다. 만일， 제 1 반도체층 (110)이 GaN을 포함하는 경우， 활성층 (120) 및 제 2 반도체층 (130)도 GaN을 포함함이 바람직하다.
다만， 제 2 반도체층 (130)의 경우， 제 1 반도체층 (110)과 상보적 인 도전형을 가지므로， 게 1 반도체층 (110)과 ' 다른 도편트가 도입 된다. 즉, 제 1 반도체층 (110)에 도우너 (donor) 기능을 가지 는 도편트가 도입 된다면， 제 2 반도체층 (130)에는 억 셉터 (acceptor) 기능을 가지는 도편트가 도입된다. 또한， 활성층 (120)에는 장벽층과 우물층의 형성을 위 해 밴드갭 엔지니 어 링 이 수행되는 물질이 포함됨 이 바람직하다.
상기 제 2 반도체층 (130) 상에 반사 전극 (140)이 형성 된다.
반사 전극 (140)은 오믹 접합층 (141)， 반사 금속층 (142)， 응력 완화층 (143) 및 장벽 금속층 (144)을 가진다.
오믹 접 합층 (141)은 반사 금속층 (142)과 제 2 반도체층 (130)의 오믹 접 합을 달성할 수 있는 물질이 라면 어느 것 이나 가능하다. 따라서， 상기 오믹 접합층 (141)은 Ni 또는 Pt를 포함하는 금속물을 포함할 수 있으며， ITO 또는 ZnO 등의 도전성 산화물을 포함할 수 있다. 다만， 상기 오믹 접 합층 (141)은 실시 의 형 태에 따라 생략될 수 있다. 상기 오믹 접 합층 (141) 상에는 반사 금속층 (142)이 형성된다. 상기 반사 금속층 (142)은 활성층 (120)에서 형성 된 광을 반사한다. 따라서 도전성을 가지 면서 광에 대한 높은 반사도를 가진 물질로 선택된다. 상기 반사 금속층 (142)은 Ag, Ag합금， A1 또는 A1합금을 포함한다.
또한， 상기 반사 금속층 (142) 상에는 응력 완화층 (143)이 형성 된다. 상기 응력 완화층 (143)의 열팽창계수는 장벽 금속층 (144)의 열팽창 계수 이상이고， 반사 금속층 (142)의 열팽창 계수 이하의 값을 갖는다. 이를 통해 반사 금속층 (142)과 장벽 금속층 (144)의 열팽창계수 차이 에 의 해 발생되는 응력은 완화될 수 있다. 따라서， 상기 웅력 완화층 (143)의 재질은 반사 금속층 (142)과 장벽 금속층 (144)의 재질의 선택에 따라 달리 선택된다.
응력 완화층 (143) 상에는 장벽 금속층 (144)이 형성 된다. 상기 장벽 금속층 (144)은 적어도 반사 금속층 (142)의 측면을 감싸고 웅력 완화층 (142)의 상부와 측면을 감싸면서 형성된다. 따라서， 반사 금속층 (142)을 구성하는 금속 원자 또는 이온의 확산은 방지된다. 또한， 장벽 금속층 (144)과 반사 금속층 (142)의 열팽창 계수의 차이 에서 발생되는 응력은 웅력 완화층 (143)에서 흡수된다.
예컨대， 상기 반사 금속층 (142)이 A1 또는 A1합금이고， 장벽 금속층 (144)이 W, TiW 또는 Mo을 포함하는 경우， 상기 응력 완화층 (143)은 Ag, Cu, Ni, Pt, Ti, Rh, Pd 또는 Cr의 단일층이거나ᅳ Cu, Ni, Pt, Ti, Rh, Pd 또는 Au의 복합층일 수 있다. 또한， 상기 반사 금속층 (142)이 A1 또는 A1합금이 고， 장벽 금속층 (144)이 Cr, Pt, Rh, Pd 또는 Ni인 경우， 상기 응력 완화층 (143)은 Ag 또는 Cu의 단일층이거나， Ni, Au, Cu 또는 Ag의 복합층일 수 있다.
또한， 상기 반사 금속층 (142)이 Ag 또는 Ag합금이고， 장벽 금속층 (144)이 W, TiW 또는 Mo을 포함하는 경우， 상기 웅력 완화층 (143)은 Cu, Ni, Pt, Ti, Rh, Pd 또는 Cr의 단일층이거 나, Cu, Ni, Pt, Ti, Rh, Pd, Cr 또는 Au의 복합층일 수 있다. 또한， 상기 반사 금속층 (142)이 Ag 또는 Ag합금이고， 장벽 금속층 (144)이 Cr 또는 Ni인 경우， 상기 응력 완화층 (143)은 Cuᅳ Cr, Rh, Pd,
TiW, Ti의 단일층이거나， Ni, Au 또는 Cu의 복합충일 수 있다.
도 13 내지 도 18은 일 실시 예에 따라 도 12의 발광 다이오드 제조 방법을 설명하기 위한 단면도들이다. .
도 13을 참조하면， 기판 (100) 상에 제 1 반도체층 (110)， 활성층 (120) 및 제 2 반도체층 (130)이 순차적으로 형성되어 반도체 적층 구조체가 형성 된다.
상기 기판 (100)은 사파이어 (A1203), 실리콘 카바이드 (SiC), 질화갈륨 (GaN), 질화인듐갈륨 (InGaN), 질화알루미늄갈륨 (AlGaN), 질화알루미늄 (A1N), 갈륨 산화물 (Ga203) 또는 실리콘을 가질 수 있다. 구체적으로 상기 기판 (100)은 사파이 어 기판일 수 있다. 또한， 상기 기판 (100)은 도 2를 참조하여 설명 한 패턴화된 기판일 수 있다.
또한， 상기 기판 (100) 상에는 게 1 반도체층 (110)이 구비된다. 거 U 반도체층 (110)은 n형의 도전형을 가질 수 있다.
또한， 상기 제 1 반도체층 (110) 상에 형성되는 활성층 (120)은 우물층과 장벽층아 적층된 단일 양자 우물 구조아거나， 우물층과 장벽층이 교대로 적층된 다중 양자 우물 구조일 수 있다.
활성층 (120) 상에는 제 2 반도체층 (130)이 구비 된다. 제 2 반도체층 (130)은 p형 의 도전형을 가질 수 있다.
또한， 상기 제 1 반도체층 (110)， 활성층 (120)， 제 2 반두체층 (130)은 재질 및 구성은 상기 도 12를 참조하여 설명 한 바와 동일하므로 상세한 설명을 생략한다. ' .
또한， 상기 제 1 반도체층 (110)， 활성층 (120)， 제 2 반도체층 (130)은 에피 텍셜 성장을 통해 형성된다. 예컨대， MOCVD 공정을 통해 제 1 반도체층 (110)， 활성층 (120), 및 제 2 반도체층 (130)이 형성될 수 있다. 도 14을 참조하면， 통상의 식각 공정에 따라 활성층 (120) 및 계 2 반도체층 (130)의 일부가 제거된다. 이를 통해 제 1 반도체충 (110)의 일부가 노출된다. 식각 공정을 통해 제 1 반도체층 (110)의 상부 표면이 노출되고, 활성층 (120) 및 제 2 반도체층 (130)의 측면이 노출된다. 따라서, 상기 식각을 통해 활성층 (120) 및 제 2 반도체층 (130)의 일부가 제거된 트렌치가 형성될 수 있으며， 홀이 형성될 수 있다. 즉， 상기 도 13의 제 2 반도체층 (130) 표면으로부터 게 1 반도체층 (110) 표면까지 식각된 메사 식각 영역 (150)은 트렌치 형태의 스트라이프 타입을 가질 수 있으며， 홀 타입일 수 있다.
또한， 메사 식각 영역 (150)이 스트라이프 타입의 경우, 제 1 반도체층 (110) 표면으로부터 수직 프로파일 또는 경사진 프로파일을 가질 수 있다. 바람직하게， 제 1 반도체층 (110) 표면으로부터 20도 내지 70도의 각도로 기울어진 경사진 프로파일을 가질 수 있다. 또한， 메사 식각 영역 (150)이 대략 원형의 홀 타입인 경우， 제 1 반도체층 (110) 표면으로부터 수직 프로파일 또는 경사진 프로파일을 가질 수 있겠으나, 제 1 반도체층 (110) 표면으로부터 20도 내지 70도의 각도로 기을어진 경사진 프로파일을 가짐이 바람직하다. 만일， 프로파일이 20도 미만이면， 메사 식각 영역 (150)은 상부로 갈수록 간격이 매우 넓어진다. 따라서， 발광 구조상 발생되는 광의 집중도가 저하되는 문제가 발생한다. 또한， 프로파일이 70도를 상회하는 경우， 메사 삭각 영역 (150)은 수직에 가까운 프로파일을 가진다. 따라서， 발생되는 광을 메사 식각 영역의 측벽에서 반사하는 효과가 미미해진다.
도 15를 참조하면， 메사 식각 영역 (150)에 노출된 제 1 반도체충 (110) 상에 포토레지스트 패턴 (160)이 형성된다. 상기 제 1 반도체층 (110)은 데사 식각 영역 (150)의 저면을 형성한다. 상기 포토레지스트 패턴 (160)은 저 U 반도체층 (110)의 표면으로부터 수직한 프로파일을 가질 수 있으며， 실시의 형태에 따라 저면의 폭이 상면의 폭보다 좁은 오버행 구조로 형성될 수 있다. 상기 포토레지스트 패턴 (160)은 네거티브 타입의 포토레지스트를 이용하여 형성될 수 있다. 따라서， 노광된 부위는 가교결합되는 특성을 가진다. 오버행 구조의 형성을 위해 포토레지스트 패턴 (160)은 소정의 기울기를 가진 상태로 노광됨이 바람직하다. 오버행 구조인 경우， 포토레지스트 패턴 (160)· 사이의 저면들 사이의 이격거리가 상면들 사이의 이격거리에 비해 l/m 이상이 되도록 설정될 수 있다.
도 16을 참조하면， 제 2 반도체층 (130) 상에 반사 금속층 (142) 및 웅력 완화층 (143)이 순차적으로 적층된다.
상기 반사 금속층 (142)은 Al, A1합금， Ag 또는 Ag합금을 포함한다. 반사 금속층 (142)은 통상의 금속물 증착법을 통해 형성될 수 있다. 바람직하게， 제 2 반도체층 (130) 표면 상으로 대부분의 금속 원자 또는 이온이 수직한 방향으로 이동될 수 있는 전자빔 증착법 (e-beam evaporation)이 사용될 수 있다. 이를 통해 금속 원자 또는 이온은 포토레지스트 패턴 (160) 사이의 이격 공간 내로 이방성의 특성을 가지며 진입하여 반사 금속층 (142)이 형성될 수 있다.
상기 반사 금속층 (142)의 두께는 lOOnm 내지 l//m임이 바람직하다. 반사 금속층 (142)의 두께가 lOOnm 미만이면， 활성층 (120)에서 형성된 광의 반사가 원활하지 못하는 문제가 발생된다. 또한, 반사 금속층 (142)의 두께가 l m 를 상회하면， 과도한 공정시간으로 인한 공정상의 손실이 발생된다.
필요에 따라서는 반사 금속층 (142)의 형성 이전에 오믹 접합층 (141)이 형성될 수 있다. 상기 오믹 접합층 (141)은 Ni, Pt, ITO 또는 ΖηΟ를 포함할 수 있다. 또한， 상기 오믹 접합층 (141)의 두께는 O.lnm 내지 20nm 범위 내일 수 있다. 오믹 접합층 (141)의 두께가 O.lran 미만이면， 매우 얇은 박막으로 인해 충분한 오믹 특성을 확보할 수 없다. 또한， 두께가 20ran 를 상회하면， 광의 투과량이 감소하여 상부의 반사 금속층 (142)에서 반사되는 광량이 감소하는 문제가 발생된다. 반사 금속층 (142) 상부에는 웅력 완화층 (143)이 형성된다. 웅력 완화층 (143)은 통상의 금속 증착법을 통하여 형성될 수 있다. 바람직하게， 증착 공정에서 높은 방향성을 가지는 전자빔 증착법 이 사용될 수 있다. 즉， 전자빔에 의해 증발되는 금속 원자 또는 .이온은 방향성을 가지고， 포토레지스트 패턴 (160) 사이의 이 격공간 내부에서 이방성을 가지며， 금속 막질로 형성될 수 있다. 또한， 웅력 완화층 (143)은 상기 반사 금속층 (142)보다 낮은 열팽창 계수를 가지며， 도 12의 장벽 금속층 (144)보다 높은 열팽창계수를 가진다. 따라서， 응력 완화층 (143)의 재질은 반사 금속층 (142)과 장벽 금속층 (144)의 재질의 선택에 따라 달리 선택될 수 있다. 응력 완화층 (143)의 재질은 후술키로 한다.
반사 금속층 (14 및 응력 완화층 (143)이 전자범 증착법에 의해 형성 되는 경우， 반사 금속층 (142)의 측면과 웅력 완화층 (143)의 측면이 노출된다. 또한， 이 방성 증착에 의해 포토레지스트 패턴 (160) 상부의 개방된 영 역에 상웅하는 반사 금속층 (142) 및 웅력 완화층 (143)이 형성된다.
또한， 상기 도 16에서는 반사 금속층 (142) 및 웅력 완화층 (143)의 형성과정에서 금속물이 포토레지스트 패턴 (160) 상부에 형성된 것 이 생략된 상태이다.
도 17을 참조하면， 포토레지스트 패턴 (160)의 개방된 영 역을 통해 장벽 금속층 (144)이 형 성ᅵ된다.
상기 장벽 금속층 (144)은 W, TiW, Mo, Cr, Ni, Pt, Rh, Pd 또는 Ti를 포함한다. 특히， 상기 장벽 금속층 (144)을 구성하는 물질은 반사 금속층 (142) 및 응력 완화층 (143)의 물질의 선택에 따라 변경가능해진다. ' 상기 장벽 금속층 (144)은 웅력 완화층 (143) 상에 형성되며， 반사 금속충 (142) 및 웅력 완화층 (143)의 측면을 차폐한다. 따라서 , 반사 금속층 (142)을 구성하는 금속 원소가 측면 확산을 통해 제 2 반도체층 (130)으로 확산되는 현상은 방지된다. 장벽 금속층 (144)의 형성은 통상의 금속 증착 공정을 통해 실현된다. 다만， 상기 장벽 금속층 (144)은 등방성 증착을 통해 형성 됨 이 바람직하다. 이는 장벽 금속층 (144)이 웅력 완화층 (143) 및 반사 금속층 (142)의 측면을 감싸는 구성을 가지기 때문이 다. 예컨대， 상기 장벽 금속충 (144)은 스퍼터 링을 통해 형성 될 수 있다.
또한， 상기 장벽 금속층 (144)은 특정의 금속을 선택하여 lOOnm 이상의 단일층으로 형성 될 수 있다. 또한, 상기 장벽 금속층 (144)은 2 이상 금속물이 번갈아가며 선택되고， 각각의 층의 두께는 20nm 이상으로 설정 될 수도 있다. 예컨대， 상기 장벽 금속층 (144)은 50nm 두께를 가지는 TiW와 50nm 두께를 가지는 Ni층 또는 Ti층이 교대로 증착되 어 형성될 수 있다. ' 또한， 상기 장벽 금속층 (144) 상에는 이후의 물질과의 안정 적 인 접촉을 위해 Ni/Au/Ti 층이 추가로 형성 될 수 있다.
전술한 바대로， 응력 완화층 (143)의 재질은 반사 금속층 (142) 및 장벽 금속층 (144)의 재질에 따라 선택된다. 이는 웅력 완화층 (143)의 열팽창계수가 장벽 금속층 (144)보다 높고， 반사 금속층 (142)보다 낮은 값올 가지기 때문이다. 따라서， 반사 금속층 (142)이 A1 또는 A1합금이고, 장벽 금속층 (144)이 W, TiW 또는 Mo를 포함하는 경우， 상기 응력 완화층 (143)은 Ag, Cu, Ni, Pt, Ti, Rh, Pd 또는 Cr의 단일층이거나， Cu, Ni, Pt, Ti, Rh, Pd 또는 Au의 복합층일 수 있다. 또한， 반사 금속층 (142)이 A1 또는 A1합금이고， 장벽 금속층 (144)이 Ti, Cr, Pt, Rh, Pd 또는 Ni을 포함하는 경우, 상기 웅력 완화층 (143)은 Ag 또는 Cu의 단일층이거나 Ni, Au, Cu 또는 Ag의 복합층일 수 있다. 또한, 반사 금속층 (142)이 Ag 또는 Ag합금이고， 장벽 금속층 (144)이 W, TiW 또는 Mo를 포함하는 경우, 상기 웅력 완화층 (143)은 Cu, Ni, Pt, Ti, Rh, Pd 또는 Cr의 단일층이거나， Cu, Ni, Pt, Ti, Rh, Pd, Cr 또는 Au의 복합층일 수 있다. 또한， 반사 금속층 (142)이 Ag 또는 Ag합금이고, 장벽 금속층 (144)이 Pt 또는 Ni을 포함하는 경우， 상기 응력 완화층 (143)은 Cu, Cr, Rh, Pd, TiW 또는 Ti 의 단일층이 거나， Ni, Au 또는 Cu의 복합충일 수 있다.
도 18를 참조하면， 포토레지스트 패턴의 리프트-오프를 통해 포토레지스트 패턴은 제거된다. 따라서， 하부의 제 1 반도체층 (130) 및 상부의 반사 전극 (140)이 노출된다. 또한， 포토레지스트 패턴의 제거를 통해 메사 식각 영 역 (150)이 노출된다. 기 설명 된 바와 같이 메사 식각 영 역 (150)은 스트라이프 타입 일 수 있으며， 홀 타입 일 수 있다.
상술한 과정을 통해 제 2 반도체층 (130) 상에 반사 전극 (140)이 형성 된다. 반사 전극 (140)은 반사 금속층 (142)， 웅력 완화층 (143) 및 장벽 금속층 (144)을 포함한다. 웅력 완화충 (143)은 반사 금속층 (142)보다 작은 열팽창계수를 가지고， 장벽 금속층 (143)보다 큰 열팽창계수를 가진다. 따라서 , 반사 금속층 (142)과 장벽 금속층 (144)의 열팽창계수의 차이에 의해 발생되는 웅력은 응력 완화층 (143)에서 흡수된다.
도 19 내지 도 23은 본 발명의 또 다른 실시 예에 따라 상기 도 12의 구조가 적용된 발광 다이오드 제조 방법을 설명 하기 위 한 평면도들 및 단면도들을 나타낸다.
도 19을 참조하면， 상기 도 18에서 메사 식각 영 역 (150)은 스트라이프 형 태로 식각된 영 역 이 라 가정 한다. 계속해서 도 18의 구조물 전면에 하부 절연층 (200)이 형성 된다. 하부 절연층 (200)은 상기 반사 전극 (140)의 상부 표면의 일부를 노출하고， 제 1 반도체층 (130)의 표면을 노출한다. 하부 절연층 (200)의 형성을 위해 Si02 등의 산화막, SiN 등의 질화막， MgF2 등의 절연막 또는 Si02/Ti02 등의 DBR층이 (De-Bragg Reflector) 도 18의 구조물 상에 형성 된다. 이어서， 통상의 포토리소그래피 공정을 통하여 반사 전극 (140)의 일부 및 제 1 반도체층 (110)의 표면이 노출된다.
도 19의 평면도 하부의 도면은 도 19의 평 면도를 A-A'방향을 따라 절단한 단면도이다. 상기 단면도에서 A-A'라인은 불연속하며， 점선으로 표시 된 부분은 단면도 상에 반영되지 않는다. 다만， 불연속선은 단면도 상에서는 연속하는 것으로 기술된다. 이하， 도 21까지 동일하게 적용된다.
또한， 본 실시 예에서는 반사 전극 (140)이 3개 노출된 것으로 기술되나， 이는 예시에 불과한 것으로 노출되는 반사 전극 (140)의 개수는 충분히 변경가능하다.
일부 영 역에서 반사 전극 (140)이 노출되고， 메사 식각 영 역 (150)에서는 제 1 반도체층 (110)이 노출된다. 또한， 반사 전극 (140)이 노출되지 않은 영 역에서는 하부 절연층 (200)이 반사 전극 (140)을 완전히 차폐한다.
도 20를 참조하면, 전류 분산층 (210)이 하부 절연층 (200) 상에 형성된다. 전류 분산층 (210)은 도전성 재질로 형성된다. 또한， 전류 분산층 (210)은 반사 전극 (140)의 일부를 노출한다.
' 상기 . 전류 분산층 (210)은 A1을 포함할 수 있다. 따라서 , 제 1 반도체층 (110)과 전류 분산층 (210)은 전기 적으로 연결되며， 반사 전극 (.140)은 하부 절연층 (200)에 의해 전류 분산층 (210)과 전기 적으로 절연된다.
이는 하부 단면도를 통해 알 수 있다. 즉， A-A' 라인에서 2개의 노출된 반사 전극 (140)을 가로지르는 단면에서는 반사 전극 (140)이 노출되고， 전류 분산층 (210)으로만 매 립된 영 역을 가로지르는 단면에서는 반사 전극 (140) 상에 하부 절연층 (200)이 형성되고， 하부 절연층 (200) 상에 전류 분산층 (210)이 형성된 상태가 된다. 또한， 상기 도 19에서 스트라이프 형 태로 노출된 겨 U 반도체층 (110) 표면에서는 전류 분산층 (210)이 형성된다.
상기 전류 분산층 (210)은 A1 재질을 포함하므로 활성층에서 형성 된 광을 반사할 수 있다. 따라서， 전류 분산층 (210)은 제 1 반도체층 (110)과의 전기 적 접촉을 달성 하면서 광을 반사하는 반사층으로의 기능을 가진다.
상기 전류 분산층 (210)의 형성 이 전에， 상기 전류 분산층 (210)과 동일한 형상을 가지는 접 합층이 별도로 형성될 수 있다. 접합층은 Ti, Cr 또는 Ni을 포함한다. 접합층을 채 택함으로써 전류 분산층 (210)과 제 1 반도체층 (110) 사이 의 오믹 접합이 용이하게 형성된다.
또한， 전류 분산층 (210)의 상부에 패시베이션층이 형성될 수 있다. 상기 패시베이션층은 Ni, Cr 또는 Au의 단일층이거나, 이들의 복합층일 수 있다. 상기 패시 베이션층은 Ti/Al/Ti/Ni/Au의、복합층임 이 바람직하다.
도 21를 참조하면， 도 20의 구조물 상에 상부 절연층 (220)이 형성된다. 상부 절연층 (220)을 통해 전류 분산층 (210)의 일부는 노출되고， 반사 전극 (140)의 일부도 노출된다. 반사 전극 (140)은 제 2 반도체층 (130)과 전기 적으로 연결된 상태이 며， 전류 분산층 (210)은 계 1 반도체층 (110)과 전기 적으로 연결된 상태이 다. 따라서， 상부 절연층 (220)을 통해 게 1 반도체층 (110)과 제 2 반도체층 (130)의 전기 적 경로는 오픈된다.
상기 상부 절연층 (220)은 절연성 재질이면 특별히 한정되지 않으며， 예컨대， 산화물계 절연물， 질화물계 절연물， 고분자 계열인 폴리 이미드 (polyimide), 테프론 (Teflon) 또는 파릴렌 (parylene) 등이 상부 절연층 (220)으로 사용될 수 있다.
도 22을 참조하면， 상기 도 21의 구조물 상에 제 1 패드 (230) 및 제 2 패드 (240)가 형성된다. 상기 게 1 패드 (230)는 상기 도 21에서 노출된 전류 분산층 (210)과 전기 적으로 연결된다. 따라서， 제 1 패드 (230)와 제 1 반도체층 (110)은 전기 적으로 연결된다. 이는 제 1 반도체층 (110)이 제 1 패드 (230)를 통해 외부의 전원 또는 전력 공급선과 전기 적으로 연결됨을 의 미 한다ᅳ 또한， 상기 제 2 패드 (240)는 상기 도 21에서 노출된 반사 전극 (140)과 전기 적으로 연결된다. 따라서， 제 2 패드 (240)와 제 2 반도체층 (130)은 전기 적으로 연결된다. 이는 제 2 반도체층 (130)이 제 2 패드 (240)를 통해 외부의 전원 또는 전력 공급선과 전기 적으로 연결됨을 의미한다.
상기 제 1 패드 (230) 및 제 2 패드 (240)는 Ti, Cr또는 Ni을 포함하는 층과 A1, Cu, Ag또는 Au의 2중층 구조로 형성될 수 있다. 또한， 제 1 패드 (230) 및 제 2 패드 (240)는 포토레지스트의 패터닝 및 패터닝된 이격 공간 사이를 금속물로 증착한 다음， 이를 제거하는 리프트 -오프 공정을 이용하여 형성될 수 있다. 또한 이중층 또는 단일층의 금속막을 형성한 다음， 통상의 포토리소그래피 공정을 통한 패턴을 형성하고， 이를 식각 마스크로 이용한 건식 식각 또는 습식 식각을 통해 형성될 수 있다. 다만， 건식 식각 및 습식 식각 시의 에천트는 식각되는 금속물의 재질에 따라 달리 설정될 수 있다.
도 23은 상기 도 22를 B-B' 라인을 따라 절단한 단면도 및 C-C 라인을 따라 절단한 단면도이다.
먼저， B-B' 라인은 제 1 패드 (230)가 형성된 영역을 절단한다. 제 1 패드 (230)는 노출된 전류 분산층 (210)과 전기적으로 연결된다.
또한， C-C' 라인은 제 2 패드 (240)가 .형성된 영역을 절단한다. 제 2 패드 (240)는 노출된 반사 전극 (140)과 전기적으로 연결된다.
결국， 제 1 패드 (230)는 제 1 반도체층 (110)과 전기적으로 연결되고， 제 2 패드 (240)는 제 2 반도체층 (130)과 전기적으로 연결됨을 알 수 있다.
도 24 내지 도 26은 본 발명의 또 다른 실시예에 따라 상기 도 12의 구조가 적용된 발광 다이오드 제조 방법을 설명하기 위한 평면도들 및 단면도들이다. 도 24 내지 도 26은 본 발명의 제 4 실시예에 따라 상기 도 12의 구조가 적용된 발광 다이오드 모들을 도시한 평면도들 및 단면도들이다.
도 24을 참조하면， 본 실시예에 있어서， 도 18의 메사 식각 영역 (150)이 홀 타입으로 형성된다. 따라서， 대략 원형으로 제 1 반도체층 (110)이 노출된다.
계속해서, 도 18의 구조물 전면에 대해 하부 절연층 (200)이 형성된다. 하부 절연층 (200)은 상기 반사 전극 (140)의 상부 표면의 일부를 노출하고， 제 1 반도체층 (110)의 표면을 노출한다. 상기 하부 절연층 (200)의 형성은 상기 도 19에서 설명된 바와 동일하므로， 상세한 설명은 생 략한다.
도 24의 평면도 하부의 도면은 도 24의 평면도를 D-D' 방향을 따라 절단한 단면도이다. 상기 단면도에서 D-D' 라인은 점선 상에서는 불연속이며 , 실선을 연결하여 구성 한 것 이다. 따라서 , 점선 부분은 단면도에 반영되지 않고， 실선 부분만 단면도에 반영 된다.
일부 영 역에서 반사 전극 (140)이 노출되고， 메사 식각 영 역 (150)에서는 제 1 반도체층 (110)이 노출된다. 또한， 반사 전극 (140)이 노출되지 않은 영 역에서는 하부 절연층 (200)이 반사 전극 (140)을 완전히 차폐한다.
또한， 상기 도 24에서 홀 타입의 메사 식각 영 역 (150)은 설명의 편의를 위하여 과장되 게 기술된다. 따라서， 실시의 형 태에 따라 홀 타입의 메사 식각 영 역 (150)의 개수 및 형 태는 변경 될 수 있다.
도 25를 참조하면， 전류 분산층 (210)이 하부 절연층 (200) 상에 형성 된다. 전류 분산층 (210)은 도전성. 재질로 형성된다. 또한, 전류 분산층 (210)은 반사 전극 (140)의 일부를 노출한다.
상기 전류 . 분산층 (210)은 A1을 포함할 수 있다. 따라서， 제 1 반도체층 (110)과 전류 분산층 (210)은 전기 적으로 연결되며， 반사 전극 (140)은 하부 절연충 (200)에 의해 전류 분산층 (210)과 전기 적으로 절연된다.
이는 하부 단면도를 통해 알 수 있다. 즉， D-D' 라인에서 2개의 노출된 반사 전극 (140)을 가로지르는 단면에서는 반사 전극 (140)이 노출되고， 전류 분산층 (210)으로만 매 립된 영 역을 가로지르는 단면에서는 반사 전극 (140) 상에 하부 절연층 (200)이 형성 되고， 하부 절연층 (200) 상에 전류 분산층 (210)이 형성 된 상태가 된다. 또한， 상기 도 25에서 홀 형 태로 노출된 제 1 반도체층 (110) 표면에서는 전류 분산층 (210)이 형성된다.
상기 전류 분산층 (210)은 A1 재질을 포함하므로 활성층에서 형성 된 광을 반사할 수 있다. 따라서， 전류 분산층 (210)은 제 1 반도체층 (110)과의 전기 적 접촉을 달성하면서 광을 반사하는 반사층으로의 기능을 가진다.
상기 전류 분산층 (210)의 형성 이 전에， 상기 전류 분산층 (210)과 동일한 형상을 가지는 접 합층이 별도로 형성 될 수 있다. 접 합층은 Ti, Cr 또는 Ni을 포함한다. 접합층을 채택함으로써 전류 분산층 (210)과 제 1 반도체층 (110) 사이에 오믹 접합이 용이하게 형성될 수 있다.
또한， 전류 분산층 (210)의 상부에 패시베이션층이 형성될 수 있다. 상기 패시베 이션층은 Ni, Cr 또는 Au의 단일층이거나， 이들의 복합층일 수 있다. 상기 패시베이션층은 Ti/Al/Ti/Ni/Au의 복합층임 이 바람직하다.
도 26을 참조하면, 상부 절연층 (220)이 형성 된다. 상부 절연층 (220)을 통해 전류 분산층 (210)의 일부는 노출되고， 반사 전극 (140)의 일부도 노출된다. 반사 전극 (140)은 제 2 반도체층 (130)과 전기 적으로 연결된 상태이며， 전류 분산층 (210)은 제 1 반도체층 (110)과 전기 적으로 연결된 상태이 다. 따라서， 상부 절연층 (220)을 통해 제 1 반도체층 (110)과 제 2 반도체층 (130)의 전기 적 경로는 오픈된다.
상기 상부 절연층 (220)의 재질 및 형성은 상기 도 21에서 설명 된 바와 동일하므로， 상세한 설명은 생략한다.
계속해서， 상기 도 22에서 설명된 바와 같이 제 1 패드 (230) 및 제 2 패드 (240)가 형성된다. 상기 제 1 패드 (230)는 상기 도 26에서 노출된 전류 분산층 (210)과 전기 적으로 연결된다. 따라서 , 제 1 패드 (230)와 제 1 반도체층 (110)은 전기 적으로 연결된다. 이는 제 1 반도체층 (110)이 제 1 패드 (230)를 통해 외부의 전원 또는 전력 공급선과 전기 적으로 연결됨을 의 미 한다. 또한， 상기 제 2 패드 (240)는 상기 도 26에서 노출된 반사 전극 (140)과 전기 적으로 연'결된다. 따라서， 제 2 패드 (240)와 제 2 반도체층 (130)은 전기 적으로 연결된다. 이는 제 2 반도체층 (130)이 제 2 패드 (240)를 통해 외부의 전원 또는 전력 공급선과 전기적으로 연결됨을 의미한다.
도 27은 본 발명의 또 다른 실시예에 따른 발광 소자를 설명하기 위한 단면도이다. 앞서 설명한 실시예들에 있어서， 반도체 적층 구조체가 형성되는 기판의 일측 표면에 대향하는 기판의 타측 표면을 텍스처링하는 것에 대해 설명하지 않았다. 본 실시예에 있어서는， 기판의 타측 표면을 텍스처링하여 광 추출 효율올 개선하는 것에 대해 상세히 설명한다. 이러한 기판의 표면 텍스처링은 플립칩 타입의 발광 다이오드에 적용될 수 있으며， 앞서 설명한 실시예들에도 적용될 수 있다.
도 27을 참조하면， 본 실시예에 따른 발광 소자 (300)는 기판 (310)， 발광 구조체 (320), 패시베이션층 (330)， 패드들 (340)， 범프들 (350) 및 서브 마운트 (360)를 포함할 수 있다.
상기 기판 (310)은 성장 기판일 수 있으며， 상기 성장 기판은 특별히 한정되지 않으며， 예를 들어， 사파이어 기판， 탄화실리콘 기판 또는 실리콘 기판 등일 수 있다.
상기 기판 (310)은 그 일측 표면 상에는 발광 구조체 (320)를 구비할 수 있다. 상기 기판 (310)은 그 타측 표면에는 그라인딩 텍스처 (grinding texture)(312)를 구비하고， 그 일측 표면에는 역 PSSCConverse Patterned Sapphire Substrate) 패턴 (314)을 구비할 수 있다.
또한， 상기 기판 (310)은 그 타측 표면 상에는 반사 방지층 (316)을 구비할 수 있으며， 상기 기판 (310)은 그 모서리가 모칵기된 형태의 모깍기된 모서리 (318)를 구비할 수 있다.
상기 그라인딩 텍스처 (312)는 상기 기판 (310)의 타측 표면에 구비되며， 상기 기판 (310)의 타측 표면을 그라인더 (미도시)로 그라인딩한 후， 상기 그라인딩에 의해 거칠어진 표면을 인산 또는 황인산 처리하여 타측 표면의 파티클 등을 제거하고， 날카로운 모서리를 등글게 처리하여 형성된 구조일 수 있다. 그러므로 상기 그라인딩 텍스처 (312)는 불규칙한 형태의 거칠기를 갖는 표면으로 구비될 수 있으며, 인산 또는 황인산 처리에 의해 둥글게 처리된 모서리 또는 돌출부를 구비할 수 있다. ·
상기 역 PSS 패턴 (314)은 상기 기판 (310)의 일측 표면에 구비될 수 있다. 상기 역 PSS 패턴 (314)은 반구 형태， 원뿔 형태 또는 다각뿔 형태의 홈을 복수 개 구비한 형태로 구비될 수 있다. 즉， 상기 역 PSS 패턴 (314)은 상기 기판 (310)의 일측 표면에 반구 형태의 홈이 복수 개 구비되거나， 상기 원뿔 형태의 훔이 복수 개 구비되거나， 상기 다각뿔 형태의 홈이 복수 개 구비된 구조로 구비될 수 있다.
이 때， 상기 역 PSS 패턴 (314)은 그 내부， 즉， 홈 내부를 이후 설명되는 버퍼층 (미도시) 또는 제 1형 반도체층 (322)에 의해 채을 수 있고， 또한, 도 27에서 도시하고 있지 않지만, 상기 PSS 패턴 (314)의 훔들은 실리콘 산화물 또는 실리콘 질화물 등의 절연물로 채워져 상기 기판 (310) 상에 형성， 바람직하게는 에피 성장되는 발광 구조체 (320)를 이루는 반도체층들이 선택적으로 성장되어 전위 밀도 (dislocation density)를 낮추는 역할을 할 수 있다.
상기 반사 방지층 (316)은 실리콘산화물， Ti02, AlTi02 또는 Ce02 등과 같은 산화물， 실리콘 질화물 등과 같은 질화물 또는 MgF2 등과 같은 절연물을 포함하는 절연 물질로 이루어질 수 있고， 또한 이들을 적어 하나 포함하는 다층 구조로 이루어질 수 있다.
이 때， 도 27에서는 상기 반사 방지층 (316)이 상기 그라인딩 텍스처 (312)뿐만 아니라 모깍기된 모서리 (318) 상에도 구비되어 있는 것으로 도시하고 있으나， 상기 모깍기된 모서리 (318) 상에는 구비되지 않고， 상기 그라인딩 텍스처 (312) 상에만 구비될 수 있다. 상기 모칵기된 모서 리 (318)는 상기 기판 (310)의 모서 리가 모깍기된 형 태로 구비될 수 있다.
그러므로 본 발명의 일 실시 예에 따른 발광 소자 (300)은 그 일측 표면에는 역 PSS 패턴 (314)을 구비하고， 그 타측 표면에는 그라인딩 텍스처 (312)， 반사 방지층 (316) 및 모깍기된 모서 리 (318)를 구비 한 기판 (310)을 포함하여 상기 기판 (310)의 일측 표면 상에 구비된 발광 구조체 (320)로부터 발생된 '광이 상기 기판 (310)의 타측 표면으로 효율적으로 방출될 수 있다.
즉， 상기 그라인딩 텍스처 (312)는 광이 상기 기판 (310) 내부에서 외부로 진행할 때 , 상기 기판 (310) 내부로 다시 반사되지 않고 외부로 원활히 진행되도록 하는 역할을 한다. 상기 역 PSS 패턴 (314)은 상기 발광 구조체 (320)에서 발생된 광이 상기 기판 (310) 내부로 진행할 때， 상기 발광 구조체 (320) 방향으로 반사되지 않고， 상기 기판 (310) 내부로 원활히 진행되도록 하는 역할을 한다. 또한， 상기 반사 방지층 (316)은 상기 기판 (310)과 외부， 즉， 공기와의 굴절률 차이를 완화시 켜 , 상기 기판 (310)의 전반사를 줄이는 역할을 한다. 한편， 상기 모깍기 된 모서리 (318)는 상기 기판 (310)의 측면으로 진행하는 광이 외부로 원활히 진행되도록 하는 역할을 한다.
이 때， 도 36에 도시 된 바와 같이， 상기 기판 (310) 상에 반사 방지층 (316)이 없는 경우， 광의 투과율은 넓은 파장 대역에 걸쳐 80% 중반대를 나타낸다. 이에 반해， 반사 방지층 (316)이 있는 경우, 광의 투과율은 기본적으로 80% 중반대를 나타내나， 파장에 따라 변동성 이 크며， 특정 파장대， 예컨.대， 약 310nm, 약 400nm 또는 약 550nm 근처 의 파장대에서는 투과율이 90% 이상으로 월등히 좋아진다.
이 때 , 상기 반사 방지층 (316)은 발광 구조체 (320)에서 발광되는 광의 파장 또는 요구되는 파장에 맞추어 그 재료 및 두께가 변경될 수 있으며， 이 에 따라 해당 파장에서 최대 투과율， 따라서 최대 광 효율을 얻을 수 있다. 상기 발광 구조체 (320)는 제 1 도전형 반도체층 (322)， 활성층 (324)， 제 2 도전형 반도체층 (326) 및 투명 전극층 (328)을 포함할 수 있다. 또한, 상기 발광 구조체 (320)는 버퍼층 (미도시)， 초격자층 (미도시) 또는 전자 블로킹층 (미도시)을 더 포함할 수 있다.
또한， 상기 발광 구조체 (320)는 적어도 상기 제 2 도전형 반도체층 (326) 및 활성층 (324)의 일부가 데사 식각되어 상기 제 1 도전형 반도체층 (322)의 일부가 노출된 형태로 구비될 수 있다.
상기 게 1 도전형 반도체층 (322)은 제 1 도전형 불순물， 예컨대， N형 불순물이 도핑된 m-N 계열의 화합물 반도체, 예컨대 (Al, Ga, In)N 계열의 m족 질화물 반도체층일 수 있다. 상기 제 1 도전형 반도체층 (322)은 N형 블순물이 도핑된 GaN층， 즉， N-GaN층일 수 있다. 또한， 상기 제 1 도전형 반도체층 (322)은 단일층 또¾ 다중층， 예컨대， 상기 제 1 도전형 반도체층 (322)이 다중층으로 이루어지는 경우， 초격자 구조로 이루어질 수 있다.
상기 활성층 (324)은 m-N 계열의 화합물 반도체， 예컨대 (Al, Ga, In)N 반도체층으로 이루어질 수 있으며， 상기 활성층 (324)은 단일층 또는 복수층으로 이루어질 수 있고， 적어도 일정 파장의 광을 발광할 수 있다. 또한， 상기 활성층 (324)은 하나의 웰층 (미도시)을 포함하는 단일 양자웰 구조일 수도 있고， 웰층 (미도시)과 장벽층 (미도시)이 교대로 반복되어 적층된 구조인 다중 양자웰 구조로 구비될 수 있다. 이 때, 상기 웰층 (미도시) . 또는 장벽층 (미도시)은 각각 또는 둘 다 초격자 구조로 이루어질 수 있다.
상기 제 2 도전형 반도체층 (326)은 제 2 도전형 불순물， 예'컨대, P형 훌순물이 도핑된 m-N 계열의 화합물 반도체, 예컨대 (Al, In, Ga)N 계열의 m족 질화물 반도체일 수 있다. 상기 제 2 도전형 반도체층 (326)은 P형 불순물이 도핑된 GaN층， 즉， P— GaN층일 수 있다. 또한， 상기 제 2 도전형 반도체층 (326)은 단일층 또는 다중층으로 이루어질 수 있다. 예를 들어， 상기 제 2 도전형 반도체층 (326)은 초격자 구조로 이루어질 수 있다.
상기 투명 전극층 (328)은 Ι Ό, ZnO 또는 IZO 등과 같은 TCO 또는 Ni/Au 등과 같은 콘택 물질을 포함하여 이루어질 수 있으며， 상기 제 2 도전형 반도체층 (326)과는 오믹 접촉을 이루는 역할을 한다.
상기 버퍼층 (미도시)은 상기 기판 (310)과 상기 제 1 도전형 반도체층 (322) 사이의 격자 부정합을 완화하기 위해 구비될 수 있다. 또한, 상기 버퍼층 (미도시)은 단일층 또는 복수층으로 이루어질 수 있으며， 복수층으로 이루어질 경우， 저온 버퍼층과 고온 버퍼층으로 이루어질 수 있다. 상기 버퍼층 (미도시)은 A1N으로 이루어질 수 있다.
상기 초격자층 (미도시)은 상기 제 1 도전형 반도체층 (322)과 활성층 (324) 사이에 구비될 수 있으며， ΠΙᅳ N 계열의 화합물 반도체， 예컨대 (Al, Ga, In)N 반도체층이 복수층으로 적층된 층, 예컨대, InN층과 InGaN층이 반복하여 적층된 구조일 수 있으며， 상기 초격자층 (미도시)은 상기 활성층 (324) 이전에 형성되는 위치에 구비됨으로써 상기 활성층 (324)으로 전위 (dislocation) 또는 결함 (defect) 등이 전달되는 것을 방지하여 상기 활성층 (324)의 전위 또는 결함 등의 형성을 완회1시키는 역할 및 상기 활성층 (324)의 결정성을 우수하게 하는 역할을 할 수 있다.
상기 전자 블로킹층 (미도시)은 상기 활성층 (324)과 제 2 도전형 반도체층 (326) 사이에 구비될 수 있다. 상기 전자 블로킹층은 전자 및 전공의 재결합 효율을 높이기 위해 구비될 수 있으며 상대적으로 넓은 밴드갭을 갖는 물질로 구비될 수 있다. 상기 전자 블로킹층 (미도시)은 (Al, In, Ga)N 계열의 ΙΠ족 질화물 반도체로 형성될 수 있으며， Mg이 도핑된 P-AlGaN층으로 이루어질 수 있다.
상기 패시베이션층 (330)은 상기 발광 구조체 (320)를 구비한 기판 (310) 상에 구비될 수 있다. 상기 패시베이션층 (330)은 그 하부의 상기 발광 구조체 (320)를 외부 환경으로부터 보호하는 역할을 하며, 실리콘 산화막을 포함하는 절연막으로 형성될 수 있다.
상기 패시베이션층 (330)은 메사 식각으로 노출된 상기 제 1 도전형 반도체층 (322) 표면의 일부를 노출시키는 제 1 개구부 (332) 및 상기 제 2 도전형 반도체층 (326) 표면의 일부를 노출시키는 제 2 개구부 (334)를 구비할 수 있다.
상기 패드들 (340)은 제 1 패드 (342) 및 계 2 패드 (344)를 포함할 수 있다. 상기 제 1 패드 (342)는 상기 패시베이션층 (330)이 형성된 기판 (310) 상에 구비되되， 상기 제 1 개구부 (332)를 통해 노출된 상기 제 1 도전형 반도체층 (322)과 접촉하여 구비될 수 있다. 상기 제 2 패드 (344)는 상기 패시베이션층 (330)이 형성된 기판 (310) 상에 구비되되, 상기 제 2 개구부 (334)를 통해 노출된 상기 제 2 도전형 반도체층 (326)과 접촉하여 구비될 수 있다.
상기 패드들 (340)은 Ni, Cr, Ti, Al, Ag 또는 Au 등을 포함할수 있다.
상기 범퍼들 (150)은 제 1 범프 (352) 및 제 2 범프 (354)를 포함할 수 있다. 상기 제 1 범프 (352)는 상기 제 1 패드 (342) 상에 구비될 수 있고， 상기 제 2 범프 (354)는 상기 제 2 패드 (344) 상에 구비될 수 있다. 상기 범퍼들 (350)은 상기 발광 구조체 (320)가 형성된 상기 기판 (310)을 서브 마운트 (360) 상에 실장하여 지지하는 역할을 하며， 상기 서브 마운트 (360)와 상기 발광 구조체 (320) 사이에 위치하여 상기 발광 구조체 (320) 및 기판을 상기 서브 마운트 (360)로부터 이격시키는 역할을 한다. 상기 범퍼들 (350)은 Au를 포함하여 형성될 수 있다.
상기 서브 마운트 (360)는 그 일측 표면 상에 구비된 제 1 전극 (362) 및 제 2 전극 (364)을 포함할 수 있다..상기 제 1 전극 (362) 및 제 2 전극 (364) 각각은 상기 서브 마운트 (360) 상에 상기 발광 구조체 (320)를 포함하는 상기 기판 (310)을 실장할 때， 상기 제 1 패드 (352) 및 제 2 패드 (354)와 연결될 수 있다.
도 28 내지 도 34는 도 27의 발광 소자를 제조하는 방법을 설명하기 위 한 단면도들이다.
도 28를 참조하면， 우선 기판 (310)을 준비한다.
이 때， 상기 기판 (310)은 성장 기판일 수 있으며， 상기 성장 기판은 사파이어 기판， 탄화실리콘 기판 또는 실리콘 기판 등일 수 있으나， 본 실시 예에서는 상기 기판 (310)은 사파이어 기판일 수 있다.
이어서， 상기 기판 (310)의 일측 표면 상에 복수의 반도체층을 형성 한다. 상기 복수의 반도체층은 게 1 도전형 반도체층 (322)， 활성층 (324) 및 제 2 도전형 반도체층 (326)을 포함할 수 있다.
이 때， 상기 복수의 반도체층은 MOCVD 등과 같은 화학 기상 증착 장치를 이용하여 에피 택셜 성장하여 형성할 수 있다.
상기 기판 (310) 상에 상기 복수의 반도체층을 형성하기 전에 상기 기판 (310)의 일측 표면에 역 PSS 패턴 (314)을 먼저 형성할 수 있다. 상기 역 PSS 패턴 (314)을 구비 한 상기 기판 (310) 상에 상기 복수의 반도체층을 형성하는 경우， 상기 역 PSS 패턴 (314)이 형성되지 않은 영 역 , 즉， 상기 기판 (310)의 표면의 일정 영 역에서 선택적으로 상기 반도체층들을 성 장시 킬 수 있어 상기 반도체층들 내에 형성되는 전위 밀도를 제어할 수도 있다.
상기 역 PSS 패턴 (314)은 상기 기판 (310)의 일측 표면 상에 일정 ᄋ 역을 노출하는 복수의 오픈 영 역을 구비 한 포토레지스트 패턴 (미도시 )을 형성하고, 상기 포토레지스트 패턴 (미도시 )을 마스크로 하여 상기 기판 (310)의 일측 표면을 일정 깊이로 식각함으로써 형성 될 수 있다. 상기 기판 (310)의 식각은 습식 식각 또는 건식 식각을 통해 이루어 질 수 있다. 상기 습식 식각은 황산과 인산이 흔합된 습식 식각 용액을 이용하여 이루어질 수 있고， 상기 건식 식각은 ICP 장치를 이용한 ICP 식각으로 이루어질 수 있다.
상기 포토레지스트 패턴 (미도시)의 오픈 영역의 형상에 따라 상기 역 PSS 패턴 (314)의 형상이 결정될 수 있다. 즉， 상기 포토레지스트 패턴 (미도시)의 오픈 영역의 형상이 원형인 경우， 상기 역 PSS 패턴 (314)은 반구형 또는 원뿔형의 홈이 복수 개 구비된 형태로 구비될 수 있고， 상기 포토레지스트 패턴 (미도시)의 오픈 영역의 형상이 삼각형을 포함하는 다각형인 경우 상기 역 PSS 패턴 (314)은 삼각뿔을 포함하는 다각뿔형의 홈이 복수 개 구비된 형태로 구비될 수 있다.
도 29를 참조하면， 이어서， 상기 복수의 반도체층 상에 보호층 (372)을 형성한다. 상기 보호충 (372)은 이후 설명되는 그라인딩 처리 또는 인산 또는 황인산 처리에서 상기 복수의 반도체층을 보호하는 역할을 한다. 상기 보호층 (372)은 포토레지스트 등과 같은 합성 수지로 이루어질 수 있고， 실리콘 산화물 또는 실리콘 질화물 등과 같은 절연물질로 이루어질 수 있다.
이어서, 상기 기판 (310)의 타측 표면을 그라인더로 그라인딩 처리한다.
이 때， 상기 기판 (310)은 상기 그라인딩 처리로 일정 두께로 갈아낸당. 즉, 상기 기판 (310)은 도 28에 도시된 기판 (310)에 비해 그 두께가 감소된다. 예를 들어 도 28에 도시된 상기 기판 (310)이 대략 450^인 경우， 상기 그라인딩 처리 후의 상기 기판 (310)은 그 두께가 300/Λΐι 이하ᅳ 바람직하게는 200 로 구비€ 수 있다. 이와 같이 상기 기판 (310)의 두께를 감소시키는 이유는， 도 28를 참조하여 설명한 기판 (310)은 상기 기판 (310)의 일측 표면 상에 복수의 반도체충을 형성하는데 있어 발생되는 열층격 또는 상기 복수의 반도체층의 형성에 의한 옹력 등의 변형력을 견딜 수 있어야 하기 때문에 그 두께가 두꺼운 것이 바람직하나， 상기 발광 소자 (300)에 구비된 기판 (310)은 광이 진행하기 위해서는 상대적으로 그 두께가 얇은 것이 바람직하기 때문이다. 이어서， 상기 그라인딩 처리한 상기 기판 (310)의 타측 표면을 인산을 포함하는 용액으로 인산 처리 또는 황인산을 포함하는 용액으로 황인산 처리하여 도 29에 도시된 바와 같이 상기 기판 (310)이 타측 표면에 그라인딩 텍스처 (312)를 형성한다. 그러므로 상기 그라인딩 텍스처 (312)는 상기 기판 (310)의 타측 표면을 그라인딩한 후， 인산 또는 황인산으로 인산 또는 황인산 처리하여 형성된 표면의 형상을 의미한다.
이 때， 상기 그라인딩 텍스처 (312)의 표면 거칠기는 상기 그라인딩 처리와 인산 또는 황인산 처리를 적절히 조절하여 조절할 수 있다.
즉, 상기 그라인딩 처리된 기판 (310)의 타측 표면은 도 35에 도시된 바와 같이 그 표면이 불규칙한 요철이 형성된다. 이 때， 상기 그라인더의 날 또는 패드의 거칠기를 조절하거나 상기 그라인딩 처리 시간을 조절하여 상기 그라인딩 처리된 기판 (310)의 표면 거칠기를 조절할 수 있다. 또한， 상기 그라인딩 처리된 기판 (310)을 인산 또는 황인산 처리함에 있어 처리시간을 조절하여 표면 거칠기를 조절할 수 있다. 예컨대， 거칠기가 큰 그라인더 패드를 사용하고， 인산 또는 황인산 처리 시간을 짧게 하는 경우， 표면 거칠기가 큰 그라인딩 텍스처 (312)가 형성될 것이다. 이와 달리， 상기 그라인더 패드의 거칠기가 작고， 상기 인산 또는 황인산 처리 시간이 긴 경우， 상대적으로 표면 거칠기가 작은 그라인딩 텍스처 (312)가 형성될 것이다.
도 30을 참조하면， 이어서， 상기 기판 (310)의 타측 표면 상에 포토레지스트 패턴 (174)을 형성한다.
상기 포토레지스트 패턴 (374)은 상기 기판 (310)의 타측 표면의 일정 영역을 노출시키는 오픈 영역 (374a)을 복수 개 구비할 수 있다. 상기 포토레지스트 패턴 (374)은 하드 마스크 (미도시)로 변경될 수 있다. 즉， 상기 기판 (310)의 타측 표면 상에 실리콘 산화막， 질화막， 금속막 등을 포함하여 이루어진 하드 마스크 (미도시)를 형성할 수 있다. 이어서， 상기 포토레지스트 패턴 (374) 또는 하드 마스크 (미도시 )를 이용하여 상기 기판 (310)의 타측 표면에 분리 흠 (376)들을 복수 개 형성 한다. 이 때， 상기 포토레지스트 패턴 (374)은 포토레지스트를 이용하여 형성할 수 있다. 상기 분리 홈 (376)들은 이후 상기 기판 (310)을 분리하는 영 역을 정의하는 역할을 하므로， 이후 설명되는 발광 구조체 (320)들 사이의 영 역 에 대웅되도록 위치하는 것 이 바람직하다.
이 때， 상기 분리 홈 (376)들은 그 측벽 이 경사진 형 태로 구비되는 것이 바람직하다. 상기 분리 홈 (376)의 측벽들이 상기 기판 (310)을 분리한 후 모깍기된 모서 리 (318)를 형성하기 때문이다.
상기 분리 홈 (376)들은 습식 식각 또는 건식 식각으로 형성 될 수 있으며， 상기 습식 식각은 인산 ^는 황인산을 포함하는 식각 용액을 이용하여 수행될 수 있고， 상기 건식 식각은 ICP 장치를 이용하여 수행될 수 있다.
도 31을 참조하면， 상기 기판 (310)의 일측 표면 상에 구비된 상기 보호층 (372)을 제거하고, 상기 복수의 반도체층을 식각하여 발광 구조체 (320)를 형성할 수 있다.
이 때， 상기 복수의 반도체층을 식각하는 공정은 두 개의 공정을 포함할 수 있다. 상기 복수의 반도체층을 식각하여 복수의 발광 구조체 (320)로 분리하는 분리 식각 및 상기 게 1 도전형 반도체층을 노출시 키는 데사 식각을 포함할 수 있다.
상기 분리 식각은 상기 복수의 반도체층 모두를 식각하여 복수의 발광 구조체 (320)로 분리되도록 하는 식각을 의미 한다. 그리고 상기 메사 식각은 상기 제 1 도전형 반도체층 (322)이 노출되도록 상기 제 2 도전형 반도체층 (326)과 활성층 (324)의 일부를 식각하는 식 각을 의미 한다. 이 때， 상기 분리 식각과 메사 식각은 상기 분리 식각을 먼저 실시하고， 상기 메사 식각을 나중에 실시하여도 무방하고， 상기 메사 식각을 먼저 실시하고， 상기 분리 식각은 나중에 실시할 수도 있다.
이 때， 상기 분리 식각은 상기 반도체층들을 식각함에 있어 상기 분리 홈 (376)에 대웅되는 영 역 상에 상기 반도체충들을 식각한다.
한편， 상기 투명 전극층 (328)은 상기 분리 식각과 메사 식각을 실시 한 후， 상기 제 2 도전형 반도체층 (326) 상에 형성하여도 무방하고， 상기 분리 식각과 데사 식각 이 전에 상기 제 2 도전형 반도체층 (326) 상에 먼저 형성하고， 상기 분리 식각과 메사 식각 시 상기 제 2 도전형 반도체층 (326)과 동일하게 식각하여 형성 될 수도 있다.
도 32를 참조하면， 상기 발광 구조체 (320)를 형성하는 식각 공정을 실시 한 후, 상기 발광 구조체 (320)를 보호하기 위 한 패시베이션층 (330)을 형성 한다. 상기 패시베 이션층 (330)은 실리콘 질화물 또는 실리콘 산화물을 포함하는 절연 물질로 형성 될 수 있다.
상기 패시 베이션층 (330)은 상기 발광 구조체 (320)의 제 1 도전형 반도체층 (322)과 투명 전극층 (328) 각각의 일부 영 역을 노출시 키는 게 1 ' 개구부 (332) 및 제 2 개구부 (334)를 포함할 수 있다. ■
이어서， 상기 패시베 이션층 (330) 상에 상기 제 1 도전형 반도체층 (322)과 연결되는 제 1 패드 (342) 및 제 2 패드 (344)를 형성 한다.
상기 제 1 패드 (342) 및 제 2 패드 (344)는 상기 패시베이션층 (330) 상에 패드 형성 물질을 형성 한 후 이를 패터닝 하여 형성될 수 있다.
한편， 상기 기판 (310)의 타측 표면 상에 반사 방지층 (316)을 형성할 수 있다. 본 실시 예에서는 상기 기판 (310)의 타측 표면 상에 상기 분리 홈 (376)을 형성 한 후, 상기 반사 방지층 (316)을 형성하는 것으로 설명 하고 있으나， 상기 반사 방지층 (316)은 상기 그라인딩 텍스처 (312)를 형성 한 후 언제든지 형성할 수 있다. 즉, 도 29을 참조하여 설명 한 상기 그라인딩 텍스처 (312)를 형성 한 후， 도 33을 참조하여 제 1 범프 (352) 및 제 2 범프 (354)를 형성하기 전에는 언제든지 형성할 수 있다.
이 때， 본 발명 의 실시 예에 따른 발광 소자를 제조하는 방법에서는 상기 기판 (310)의 타측 표면을 인산 또는 황인산 처 리하여 상기 기판 (310)의 타측 표면에 그라인딩 텍스처 (312)를 형성 한 후， 상기 복수의 반도체층을 식각하여 발광 구조체 (320)를 형성하는 것으로 설명하고 있으나， 먼저 상기 복수의 반도체층을 식각하여 상기 발광 구조체 (320)를 형성하고, 나중에 상기 기판 (310)의 타측 표면을 인산 또는 황인산 처 리하여 상기 기판 (310)의 타측 표면에 그라인딩 텍스처 (312)를 형성하는 공정을 진행할 수도 있다.
도 33을 참조하면， 상기 제 1 패드 (342) 및 제 2 패드 (344)를 형성 한 후， 상기 제 1 패드 (342) 및 제 2 패드 (344) 상에 각각 제 1 범프 (352) 및 제 2 범프 (354)를 형성하는 범프 형성 공정 및 상기 기판 (310)을 분리하는 분리 공정을 실시 한다.
상기 범프 형성 공정을 먼저 실시하고， 상기 분리 공정을 이후 진행할 수도 있고， 상기 분리 공정을 먼저 실시 한 후， 상기 범프 형성 공정을 이후 진행할 수도 있다.
상기 분리 홈 (376)을 다이아몬드 휠 또는 레이저를 이용한 스크라이 빙 공정을 이용하여 상기 기판 (310)을 분리할 수 있다.
도 34을 참조하면, 일측 표면에 제 1 전극 (362) 및 제 2 전극 (364)을 구비 한 서브 마운트 (360)를 준비 한다.
이어서 상기 제 1 범프 (352)와 제 1 전극 (362)이 대면하고， 상기 제 2 범프 (354)와 게 2 전극 (364)이 대면하도록 상기 서브 마운트 (360)와 상기 기판 (310)을 얼라인한 후, 상기 제 1 범푸 (352)와 제 1 전극 (362) 및 상기 제 2 범프 (354)와 제 2 전극 (364)을 본딩 한다. 이 에 따라， 플립 칩 본딩 된 복수의 발광 소자 (300)가 제조된다.
이상에서 본 발명의 다양한 실시 예들에 대해 설명하였으나， 본 발명은 특정 실시예에 한정되는 것은 아니다. 또한， 특정 실시예에서 설명된 기술적 특징은 본 발명의 기술적 사상을 벗어나지 않는 한 다른 실시예에도 동일하게 적용될 수 있다.

Claims

【청구의 범위】
【청구항 1】
제 1 도전형 반도체층;
상기 제 1 도전형 반도체층 상에 서로 이 격되어 배치되고， 각각 활성층 및 제 2 도전형 반도체층을 포함하는 복수의 메사들;
각각 상기 복수의 메사들 상에 위치하여 제 2 도전형 반도체층에 오믹 콘택하는 반사 전극들; 및
상기 복수의 메사들 및 상기 제 1 도전형 반도체층을 덮되， 상기 메사들로부터 전기 적으로 절연되고， 상기 각각의 메사 상부 영 역 내에 상기 반사 전극들을 노출시 키는 제 1 개구부들을 포함하고， 상기 제 1 도전형 반도체층에 오믹 컨택하는 전류 분산층을 포함하는 발광 다이오드.
【청구항 2】
청구항 2에 있어서 ,
상기 복수의 메사들은， 일측 방향으로 서로 평 행하게 길이방향으로 연장된 형상을 갖고，
상기 제 1 개구부들은， 상기 복수의 메사들의 동일 단부측에 치우쳐 위치하는 발광 다이오드.
【청구항 3】
청구항 1에 있어서，
상기 반사 전극들은， 각각 반사 금속층 및 장벽 금속층을 포함하고， 상기 장벽 금속층은， 상기 반사 금속층의 상면 및 측면을 덮는 발광 다이오드.
【청구항 4】
청구항 3에 있어서，
상기 반사 전극들은， 상기 반사 금속층과 상기 장벽 금속층 사이 에 상기 반사 금속층의 열팽창 계수와 상기 장벽 금속충의 열팽창 계수 사이의 열팽창 계수를 가지는 웅력 완화층을 더 포함하는 발광 다이오드.
【청구항 5】
청구항 1에 있어서，
상기 전류 분산층에 전기 적으로 접속하는 제 1 패드;
상기 전류 분산층의 적 어도 일부를 덮고， 상기 각각의 메사 상부 영 역 내에 상기 반사 전극들을 노출시 키는 제 2 개구부들을 갖는 상부 절연층; 및
상기 상부 절연층 상에 위치하고 상기 제 1 개구부 및 상기 제 2 개구부들을 통해 노출된 반사 전극들에 전기 적으로 접속하는 제 2 패드;를 더 포함하는 발광 다이오드.
【청구항 6】
청구항 1에 있어서，
상기 발광 다이오드는， 상기 복수의 메사들과 상기 전류 분산층 사이에 위치하여 상기 전류 분산'층을 상기 복수의 메사들로부터 전기 적으로 절연시 키 는 하부 절연층을 더 포함하되，
상기 하부 절연층은， 상기 각각의 메사 상부 영 역 내에 상기 반사 전극들을 노출시 키 는 제 3 개구부들을 갖는 발광 다이오드.
【청구항 7】
청구항 6에 있어서， ' 상기 제 1 개구부들은， 상기 제 3 개구부들이 모두 노출되도록 상기 제 3 개구부들의 폭 보다 더 넓은 폭을 갖는 발광 다이오드.
【청구항 8】
청구항 7에 있어서 ,
상기 발광 다이오드는, 상기 전류 분산층의 적 어도 일부를 덮고， 상기 각각의 메사 상부 영 역 내에 상기 반사 전극들을 노출시 키는 제 2 개구부들을 갖는 상부 절연층을 더 포함하고， 상기 상부 절연층은， 상기 제 1 개구부들의 측벽들을 덮는 발광 다이오드.
【청구항 9】
청구항 6에 있어서，
상기 하부 절연층은, 반사성 유전층인 발광 다이오드.
【청구항 10】
청구항 1에 있어서，
일측 표면 상에 상기 제 1 도전형 반도체가 구비 되고， 타측 표면에는 그라인딩 텍스처를 포함하는 기판을 더 포함하는 발광 다이오드.
【청구항 11】
청구항 10에 있어서，
상기 그라인딩 텍스처는， 상기 기판의 상기 타측 표면을 그라인딩 한 후 인산 또는 황인산 처 리하여 형성되는 발광 다이오드.
【청구항 12]
청구항 10에 있어서，
상기 기판은， 상기 타측 표면 모서 리에 모깍기 구조를 더 포함하는 발광 다이오드.
【청구항 13】
청구항 10에 있어서，
상기 기판은， 상기 타측 표면에 반사 방지층을 더 포함하는 발광 다이오드 칩 .
【청구항 14】
청구항 4에 있어서 ,
상기 반사 금속층은， Al, A1합금， Ag 또는 Ag의 합금 중 어느 하나로 형성 되고， 상기 장벽 금속층은， W, TiW, Mo, Ti, Cr, Pt, Rh, Pd 또는 Ni 중 어느 하나를 포함하여 형성되고，
상기 응력 완화층은, Cu, Ni, Pt, Ti, Rh, Pd 또는 Cr의 단일층으로 형성 되거나， Cu, Ni, Pt, Ti, Rh, Pd 또는 Au 중 선택된 복수의 금속의 복합층으로 형성 되는 발광 다이오드 칩 .
【청구항 15】
청구항 4에 있어서，
상기 반사 금속층은， A1 또는 A1합금 중 어나 하나로 형성되고，
상기 장벽 금속층은， Ti, Cr; Pt, Rh, Pd 또는 Ni 중 어느 하나를 포함하여 형성되고， 상기 응력 완화층은， Ag 또는 Cu의 단일층으로 형성되거나 Ni, Au, Cu 또는 Ag 중 선택된 복수의 금속의 복합층으로 형성되는 발광 다이오드.
【청구항 16】
청구항 4에 있어서 ,
상기 반사 금속층은， Ag 또는 Ag합금 중 어느 하나로 형성되고，
상기 장벽 금속층은， W, TiW 또는 Mo를 포함하여 형성되고， 상기 응력 완화층은 Cu, Ni, Pt, Ti, Rh, Pd 또는
Cr의 단일층으로 형성되거나， Cu, Ni, Pt, Ti, Rh, Pd, Cr 또는 Au 중 선택된 복수의 금속의 복합층으로 형성되는 발광 다이오드.
【청구항 17】.
청구항 4에 있어서 ,
상기 반사 금속충은， Ag 또는 Ag합금 중 어느 하나로 형성되고，
상기 장벽 금속층은, Pt 또는 Ni을 포함하여 형성되고， 상기 웅력 완화층은， Cu, Cr, Rh, Pd, TiW 또는 Ti의 단일층으로 형성 되거나， Ni, Au 또는 Cu 중 선택된 복수의 금속의 복합층으로 형성되는 발광 다이오드.
【청구항 18】 게 1 도전형 반도체층， 활성층 및 제 2 도전형 반도체층을 포함하는 반도체 적층 구조물을 형성하는 단계 ;
상기 제 2 도전형 반도체층 및 활성층을 패터닝 하여 상기 제 1 도전형 반도체층 상에 복수의 메사들을 형성 한 후, 상기 복수의 메사들 상에 반사 전극들을 형성하는 단계 ; 및
상기 복수의 메사들 및 상기 게 1 도전형 반도체층을 덮고， 상기 복수의 메사들로부터 전기 적으로 절연되며， 상기 반사 전극들의 적어도 일부를 노출시 키 는 전류 분산층을 형성하는 단계 ;를 포함하는 발광 다이오드 제조 방법 .
【청구항 19】
청구항 18에 있어서，
상기 반사 전극 형성 단계는， 제 2 반도체층 상에 반사 금속층을 형성하고， 상기 반사 금속층의 상면 및 측면을 덮도록 장벽 금속층을 형성하는 것을 포함하는 발광 다이오드 제조 방법 .
【청구항 20】
청구항 19에 있어서，
상기 반사 전극 형성 단계는ᅳ 상기 장벽 금속층을 형성하기 전에 상기 반사 금속층의 열팽창 계수와 상기 장벽 금속층의 열팽창 계수 사이 의 열팽창 계수를 가지는 웅력 완화층을 형성하는 것을 더 포함하는 발광 다이오드 제조 방법 . ·
【청구항 21】
청구항 18에 있어서， ' 상기 전류 분산층 형성 단계 전에， 상기 복수의 메사들과 상기 전류 분산층 사이에 상기 반사 전극들의 적어도 일부를 노출시 키고， 상기 복수의 메사들과 상기 반사 전극들으로부터 상기 전류 분산층을 전기 적으로 절연시 키는 하부 절연층을 형성하는 단계를 더 포함하는 발광 다이오드 제조 방법.
【청구항 22】
청구항 18에 있어서，
기판의 표면에 그라인딩 텍스처를 형성하는 단계;를 더 포함하되，
상기 기판은 일측 표면 및 타측 표면을 포함하고，
상기 반도체 적층 구조물은 상기 기판의 일측 표면 상에 형성되며，
상기 그라인딩 텍스처는 상기 기판의 타측 표면에 형성되는 발광 다이오드 제조 방법.
【청구항 23】
청구항 22에 있어서，
상기 그라인딩 텍스처 형성 단계는， 상기 기판의 타측 표면을 그라인딩하고， 상기 그라인딩한 타측 표면에 인산 처리'또는 황인산 처리하는 것을 포함하는 발광 다이오드 제조 방법.
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