CN111883624B - 发光二极管芯片及其制备方法 - Google Patents

发光二极管芯片及其制备方法 Download PDF

Info

Publication number
CN111883624B
CN111883624B CN202010699049.6A CN202010699049A CN111883624B CN 111883624 B CN111883624 B CN 111883624B CN 202010699049 A CN202010699049 A CN 202010699049A CN 111883624 B CN111883624 B CN 111883624B
Authority
CN
China
Prior art keywords
layer
type semiconductor
semiconductor layer
gallium nitride
emitting diode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202010699049.6A
Other languages
English (en)
Other versions
CN111883624A (zh
Inventor
王群
郭磊磊
葛永晖
董彬忠
李鹏
王江波
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
HC Semitek Suzhou Co Ltd
Original Assignee
HC Semitek Suzhou Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by HC Semitek Suzhou Co Ltd filed Critical HC Semitek Suzhou Co Ltd
Priority to CN202010699049.6A priority Critical patent/CN111883624B/zh
Publication of CN111883624A publication Critical patent/CN111883624A/zh
Application granted granted Critical
Publication of CN111883624B publication Critical patent/CN111883624B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/20—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0062—Processes for devices with an active region comprising only III-V compounds
    • H01L33/0066—Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound
    • H01L33/007—Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound comprising nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/20—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate
    • H01L33/24—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate of the light emitting region, e.g. non-planar junction

Abstract

本公开提供了一种发光二极管芯片及其制备方法，属于半导体技术领域。所述发光二极管芯片包括衬底、缓冲层、未掺杂氮化镓层、N型半导体层、有源层、P型半导体层、N型电极和P型电极；所述缓冲层铺设在所述衬底上，所述未掺杂氮化镓层铺设在所述缓冲层上；所述N型半导体层和所述P型半导体层间隔设置在所述未掺杂氮化镓层上；所述N型半导体层和所述P型半导体层之间形成凹槽，所述凹槽呈倒梯形棱柱状；所述有源层铺设在所述凹槽的内壁上；所述N型电极设置在所述N型半导体层上，所述P型电极设置在所述P型半导体层上。本公开可以提高LED芯片的正面出光效率。

Description

发光二极管芯片及其制备方法
技术领域
本公开涉及半导体技术领域，特别涉及一种发光二极管芯片及其制备方法。
背景技术
LED(英文：Light Emitting Diode，中文：发光二极管)是一种能发光的半导体电子器件。芯片是LED的核心器件，目前主要采用氮化镓基材料形成。
相关技术中，LED芯片包括衬底、缓冲层、未掺杂氮化镓层、N型半导体层、有源层、P型半导体层、N型电极和P型电极。缓冲层、未掺杂氮化镓层、N型半导体层、有源层、P型半导体层依次层叠在衬底上，P型半导体层上设有延伸至N型半导体层的凹槽，N型电极设置在凹槽内的N型半导体层上，P型电极设置在P型半导体层上。
衬底提供外延生长的表面，缓冲层为外延生长提供成核中心，未掺杂氮化镓层改善衬底材料和氮化镓基材料之间晶格失配产生的应力和缺陷，N型电极和P型电极注入电流，N型半导体层提供的电子和P型半导体层提供的空穴迁移到有源层中进行复合发光。有源层发出的光线中，使用从N型电极和P型电极所在侧(称为芯片正面)射出的光线，但是LED芯片的正面出光效率较低。
发明内容
本公开实施例提供了一种发光二极管芯片及其制备方法，可以提高LED芯片的正面出光效率。所述技术方案如下：
一方面，本公开实施例提供了一种发光二极管芯片，所述发光二极管芯片包括衬底、缓冲层、未掺杂氮化镓层、N型半导体层、有源层、P型半导体层、N型电极和P型电极；所述缓冲层铺设在所述衬底上，所述未掺杂氮化镓层铺设在所述缓冲层上；所述N型半导体层和所述P型半导体层间隔设置在所述未掺杂氮化镓层上；所述N型半导体层和所述P型半导体层之间形成凹槽，所述凹槽呈倒梯形棱柱状；所述有源层铺设在所述凹槽的内壁上；所述N型电极设置在所述N型半导体层上，所述P型电极设置在所述P型半导体层上。
可选地，所述凹槽的深度为0.5μm～2.5μm，所述凹槽的侧面与所述凹槽的底面之间的夹角为105°～150°。
可选地，所述有源层为InGaN层，所述有源层的厚度为2nm～20nm。
可选地，所述发光二极管芯片还包括第一高阻层和第二高阻层，所述第一高阻层和所述第二高阻层均为表面具有凹坑的氮化镓层，所述凹坑的大小与所述氮化镓层在所述凹坑处的缺陷大小正相关；所述第一高阻层插设在所述N型半导体层中，将所述N型半导体层划分为两个子层，所述N型半导体层的两个子层沿远离所述未掺杂氮化镓层的方向排列；所述第二高阻层插设在所述P型半导体层中，将所述P型半导体层划分为两个子层，所述P型半导体层的两个子层沿远离所述未掺杂氮化镓层的方向排列。
可选地，所述第一高阻层和所述第二高阻层的厚度均为20nm～150nm。
可选地，所述第一高阻层和所述第二高阻层的数量均为多个，多个所述第一高阻层沿远离所述未掺杂氮化镓层的方向排列，多个所述第二高阻层沿远离所述未掺杂氮化镓层的方向排列。
可选地，所述发光二极管芯片还包括改善层，所述改善层为表面具有凹坑的氮化镓层，所述凹坑的大小与所述氮化镓层在所述凹坑处的缺陷大小正相关；所述改善层插设在所述未掺杂氮化镓层中，将所述未掺杂氮化镓层划分为两个子层，所述未掺杂氮化镓层的两个子层沿远离所述衬底的方向排列。
可选地，所述改善层的厚度为100nm～300nm。
另一方面，本公开实施例提供了一种发光二极管芯片的制备方法，所述制备方法包括：
在衬底上形成缓冲层；
在所述缓冲层上形成未掺杂氮化镓层；
在所述未掺杂氮化镓层上分别形成N型半导体层和P型半导体层；所述N型半导体层和所述P型半导体层间隔设置在所述未掺杂氮化镓层上，所述N型半导体层和所述P型半导体层之间形成凹槽，所述凹槽呈倒梯形棱柱状；
在所述凹槽的内壁上形成有源层；
在所述N型半导体层背向所述P型半导体层的表面上设置N型电极，在所述P型半导体层背向所述N型半导体层的表面上设置P型电极。
可选地，所述制备方法还包括：
在所述N型半导体层和所述P型半导体层的形成过程中，生长氮化镓层，并采用化学溶液腐蚀所述氮化镓层的表面，使所述氮化镓层的表面具有凹坑，所述凹坑的大小与所述氮化镓层在所述凹坑处的缺陷大小正相关。
本公开实施例提供的技术方案带来的有益效果是：
通过N型半导体层和P型半导体层间隔设置在未掺杂氮化镓层上，在N型半导体层和P型半导体层之间形成凹槽，有源层可以铺设在凹槽的内壁上，N型半导体层、有源层和P型半导体层从纵向排列变成横向排列，有源层发出的光线可以直接从有源层射出，避免光线经过P型半导体层过程中的损失，也避免光线被P型电极遮挡的损失，从而增加光线的正面出光。而且凹槽呈倒梯形棱柱状，倒梯形棱柱的底面和两个侧面的面积之和可以等于衬底朝向未掺杂氮化镓层的表面面积，使得有源层背向未掺杂氮化镓层的表面面积保持不变，不会减少有源层发出的光线，也不需要通过增大衬底朝向未掺杂氮化镓层的表面面积，维持有源层背向未掺杂氮化镓层的表面面积。
附图说明
为了更清楚地说明本公开实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本公开实施例提供的一种发光二极管芯片的结构示意图；
图2是本公开实施例提供的一种发光二极管芯片的制备方法的流程图；
图3是本公开实施例提供的一种发光二极管芯片的制备方法的流程图。
具体实施方式
为使本公开的目的、技术方案和优点更加清楚，下面将结合附图对本公开实施方式作进一步地详细描述。
本公开实施例提供了一种发光二极管芯片。图1为本公开实施例提供的一种发光二极管芯片的结构示意图。参见图1，该发光二极管芯片包括衬底10、缓冲层20、未掺杂氮化镓层30、N型半导体层40、有源层50、P型半导体层60、N型电极91和P型电极92。缓冲层20铺设在衬底10上，未掺杂氮化镓层30铺设在缓冲层20上。N型半导体层40和P型半导体层60间隔设置在未掺杂氮化镓层30上。N型半导体层40和P型半导体层60之间形成凹槽100，凹槽100呈倒梯形棱柱状。有源层50铺设在凹槽100的内壁上。N型电极91设置在N型半导体层40上，P型电极92设置在P型半导体层60上。
本公开实施例通过N型半导体层和P型半导体层间隔设置在未掺杂氮化镓层上，在N型半导体层和P型半导体层之间形成凹槽，有源层可以铺设在凹槽的内壁上，N型半导体层、有源层和P型半导体层从纵向排列变成横向排列，有源层发出的光线可以直接从有源层射出，避免光线经过P型半导体层过程中的损失，也避免光线被P型电极遮挡的损失，从而增加光线的正面出光。而且凹槽呈倒梯形棱柱状，倒梯形棱柱的底面和两个侧面的面积之和可以等于衬底朝向未掺杂氮化镓层的表面面积，使得有源层背向未掺杂氮化镓层的表面面积保持不变，不会减少有源层发出的光线，也不需要通过增大衬底朝向未掺杂氮化镓层的表面面积，维持有源层背向未掺杂氮化镓层的表面面积。
另外，凹槽呈倒梯形棱柱状，有源层的沉积面从单一的极性面变成包含半极性面和非极性面，可以改善极化效应，提高有源层的内量子效率，进一步增加光线的正面出光。
可选地，凹槽100的深度为0.5μm～2.5μm，凹槽100的侧面与凹槽100的底面之间的夹角为105°～150°。
凹槽100的深度为0.5μm～2.5μm，可以保证N型半导体层40和P型半导体层60的厚度，减小N型半导体层40和P型半导体层60的电阻，有利于载流子迁移到有源层50中。凹槽100的侧面与凹槽100的底面之间的夹角为105°～150°，与凹槽100的深度为0.5μm～2.5μm匹配，有利于有源层50铺设在凹槽100的内壁上。
可选地，有源层50为InGaN层，有源层50的厚度为2nm～20nm。
有源层50为InGaN层，电子和空穴可以在有源层50内复合发光。有源层50的厚度为2nm～20nm，可以避免InGaN层的厚度太大而造成整体的晶体质量较差。
可选地，如图1所示，N型电极91设置在N型半导体层40背向P型半导体层60的表面上，P型电极92设置在P型半导体层60背向N型半导体层40的表面上。
N型电极91设置在N型半导体层40背向P型半导体层60的表面上，P型电极92设置在P型半导体层60背向N型半导体层40的表面上，可以完全避免影响到芯片的正面出光，而且有利于驱动载流子迁移到有源层50中。
可选地，如图1所示，该发光二极管芯片还包括第一高阻层71和第二高阻层72，第一高阻层71和第二高阻层72均为表面具有凹坑200的氮化镓层，凹坑200的大小与氮化镓层在凹坑200处的缺陷大小正相关。第一高阻层71插设在N型半导体层40中，将N型半导体层40划分为两个子层，N型半导体层40的两个子层沿远离未掺杂氮化镓层30的方向排列。第二高阻层72插设在P型半导体层60中，将P型半导体层60划分为两个子层，P型半导体层60的两个子层沿远离未掺杂氮化镓层30的方向排列。
通过在N型半导体层40中插设横向隔断的第一高阻层71，在P型半导体层60中插设横向隔断的第二高阻层72，第一高阻层71和第二高阻层72均为表面具有凹坑200的氮化镓层，阻值较高，可以促使载流子进行横向扩展，迁移到有源层50中复合发光。而且第一高阻层71和第二高阻层72采用氮化镓基材料形成，不会影响到N型半导体层40和P型半导体层60的生长，也不会影响到芯片的晶体质量。另外，凹坑200的大小与氮化镓层在凹坑200处的缺陷大小正相关，凹坑200处的缺陷越大，凹坑200相应越大，对缺陷的阻断作用越强，因此可以有效改善芯片的晶体质量。
可选地，第一高阻层71和第二高阻层72的厚度均为20nm～150nm。
第一高阻层71和第二高阻层72的厚度均为20nm～150nm，既能起到较高的电流扩展效果，也不会造成电阻太高。
可选地，第一高阻层71和第二高阻层72的数量均为多个，多个第一高阻层71沿远离未掺杂氮化镓层30的方向排列，多个第二高阻层72沿远离未掺杂氮化镓层30的方向排列。
第一高阻层71和第二高阻层72的数量均为多个，缺陷的改善较好。
可选地，如图1所示，该发光二极管芯片还包括改善层80，改善层80为表面具有凹坑200的氮化镓层，凹坑200的大小与氮化镓层在凹坑200处的缺陷大小正相关。改善层80插设在未掺杂氮化镓层30中，将未掺杂氮化镓层30划分为两个子层，未掺杂氮化镓层30的两个子层沿远离衬底10的方向排列。
通过在芯片的底层增设表面具有凹坑200的氮化镓层，凹坑200的大小与氮化镓层在凹坑200处的缺陷大小正相关，凹坑200处的缺陷越大，凹坑200相应越大，对缺陷的阻断作用越强，可以根据缺陷情况进行针对性的作用，有效改善芯片的晶体质量。而且改善层80与第一高阻层71和第二高阻层72配合，逐级改善芯片内的缺陷，缺陷的改善效果很好。
另外，改善层80插设在未掺杂氮化镓层30中，在改善层80形成之前，先生长部分未掺杂氮化镓层30，形成氮化镓的晶体结构，晶体结构内具有氮化镓基材料和衬底材料晶格失配产生的应力和缺陷，使得改善层80可以针对缺陷大小进行对应的阻断，改善芯片的晶体质量。在改善层80形成自后，再生长部分未掺杂氮化镓层30，可以利用凹坑200释放应力，进一步改善芯片的晶体质量。
示例性地，改善层80和缓冲层20之间的未掺杂氮化镓层30的厚度为0.5μm～1.5μm，改善层80上的未掺杂氮化镓层30的厚度为1μm～5μm。
可选地，改善层80的厚度为100nm～300nm。
改善层80的厚度为100nm～300nm，可以有效改善芯片底层的晶体质量，有利于提高有源层50的晶体质量。
在实际应用中，缓冲层为首先在图形化衬底上低温生长的一层较薄的氮化镓，因此也称为低温缓冲层。再在低温缓冲层进行氮化镓的纵向生长，会形成多个相互独立的三维岛状结构，称为三维成核层；然后在所有三维岛状结构上和各个三维岛状结构之间进行氮化镓的横向生长，形成二维平面结构，称为二维恢复层；最后在二维生长层上高温生长一层较厚的氮化镓，称为本征氮化镓层。本实施例中将三维成核层、二维恢复层和本征氮化镓层统称为未掺杂氮化镓层。
在本公开实施例中，衬底10为蓝宝石衬底，如晶向为[0001]的蓝宝石。缓冲层20的材料采用氮化镓、氮化铝或者氮化铝镓，如AlxGa1-xN，0＜x＜1；缓冲层20的厚度为15nm～35nm。N型半导体层40的材料采用N型掺杂(如硅)的氮化镓；N型半导体层40中Si的掺杂浓度为1019/cm3～1020/cm3，N型半导体层40的厚度等于凹槽100的深度(如果N型半导体层40中插设有第一高阻层71，则第一高阻层71和N型半导体层40的厚度之和等于凹槽100的深度)。P型半导体层60的材料采用P型掺杂(如镁)的氮化镓；P型半导体层60中Mg的掺杂浓度为1018/cm3～1019/cm3，P型半导体层60的厚度等于凹槽100的深度(如果P型半导体层60中插设有第二高阻层72，则第二高阻层72和P型半导体层60的厚度之和等于凹槽100的深度)。N型电极91和P型电极92的材料可以采用金(Au)、铝(Al)、镍(Ni)、铂(Pt)、铬(Cr)、钛(Ti)中的一种或多种。
本公开实施例提供了一种发光二极管芯片的制备方法，适用于制备图1所示的发光二极管芯片。图2为本公开实施例提供的一种发光二极管芯片的制备方法的流程图。参见图2，该制备方法包括：
步骤201：在衬底上形成缓冲层。
在本公开实施例中，缓冲层可以采用金属有机化合物化学气相沉淀(英文：MetalOrganic Chemical Vapor Deposition，简称：MOCVD)技术生长而成，也可以采用物理气相沉积(英文：Physical Vapor Deposition，简称：PVD)技术沉积而成。
可选地，该步骤201包括：
控制温度为400℃～600℃，压力为400torr～600torr，在衬底上生长缓冲层；
控制温度为1000℃～1200℃，时间为5min～10min，对缓冲层进行原位退火处理。
可选地，在步骤201之前，该制备方法包括：
在氢气气氛中，高温处理衬底8min。
在上述过程中，反应室内的温度为1000℃～1200℃。反应室可以为MOCVD设备的反应腔，如Veeco K465i or C4 or RB MOCVD。
通过上述步骤清洁衬底的表面，避免杂质掺入外延片中，有利于提高外延片的生长质量。
步骤202：在缓冲层上形成未掺杂氮化镓层。
可选地，该步骤202包括：
控制温度为1000℃～1100℃，压力为100torr～500torr，在缓冲层上生长未掺杂氮化镓层。
可选地，该制备方法还包括：
在未掺杂氮化镓层的形成过程中，生长氮化镓层，并采用化学溶液腐蚀氮化镓层的表面，形成改善层；改善层的表面具有凹坑，凹坑的大小与氮化镓层在凹坑处的缺陷大小正相关。
示例性地，化学溶液为碱性溶液，碱性溶液的浓度为50％～85％，碱性溶液的温度为35℃～60℃，腐蚀时间为10min～50min。
步骤203：在未掺杂氮化镓层上分别形成N型半导体层和P型半导体层。
在本公开实施例中，N型半导体层和P型半导体层间隔设置在未掺杂氮化镓层上，N型半导体层和P型半导体层之间形成凹槽，凹槽呈倒梯形棱柱状。
在本公开实施例的一种实现方式中，该步骤203包括：
控制温度为1000℃～1100℃，压力为150torr～300torr，在未掺杂氮化镓层上生长N型半导体层；
采用光刻技术在N型半导体层上形成图形化光刻胶；
干法刻蚀没有覆盖图形化光刻胶的N型半导体层；
去除图形化光刻胶；
控制温度为940℃～980℃，压力为200torr～600torr，在未掺杂氮化镓层上生长P型半导体层；
采用光刻技术在P型半导体层上形成图形化光刻胶；
干法刻蚀没有覆盖图形化光刻胶的P型半导体层；
去除图形化光刻胶。
在本公开实施例的另一种实现方式中，该步骤203包括：
控制温度为940℃～980℃，压力为200torr～600torr，在未掺杂氮化镓层上生长P型半导体层；
采用光刻技术在P型半导体层上形成图形化光刻胶；
干法刻蚀没有覆盖图形化光刻胶的P型半导体层；
去除图形化光刻胶；
控制温度为1000℃～1100℃，压力为150torr～300torr，在未掺杂氮化镓层上生长N型半导体层；
采用光刻技术在N型半导体层上形成图形化光刻胶；
干法刻蚀没有覆盖图形化光刻胶的N型半导体层；
去除图形化光刻胶。
在实际应用中，采用光刻技术形成图形化光刻胶时，首先铺设一层光刻胶；然后通过一定图形的掩膜版对光刻胶进行曝光；最后将曝光后的光刻胶浸泡在显影液中，溶解部分光刻胶，留下的光刻胶即为所需图形的光刻胶。
由于光刻胶的上表面的曝光程度大于光刻胶的下表面，因此图形化光刻胶的侧面与图形化光刻胶的底面之间的夹角不是垂角，正性光刻胶为钝角，负性光刻胶是锐角。而图形化光刻胶的侧面与图形化光刻胶的底面之间的夹角为锐角时，即可形成倒梯形棱柱的侧面。
可选地，该制备方法还包括：
在N型半导体层的形成过程中，生长氮化镓层，并采用化学溶液腐蚀氮化镓层的表面，形成第一高阻层；第一高阻层的表面具有凹坑，凹坑的大小与氮化镓层在凹坑处的缺陷大小正相关。
示例性地，化学溶液为碱性溶液，碱性溶液的浓度为50％～85％，碱性溶液的温度为35℃～60℃，腐蚀时间为10min～50min。
可选地，该制备方法还包括：
在P型半导体层的形成过程中，生长氮化镓层，并采用化学溶液腐蚀氮化镓层的表面，形成第二高阻层；第二高阻层的表面具有凹坑，凹坑的大小与氮化镓层在凹坑处的缺陷大小正相关。
示例性地，化学溶液为碱性溶液，碱性溶液的浓度为50％～85％，碱性溶液的温度为35℃～60℃，腐蚀时间为10min～50min。
步骤204：在凹槽的内壁上形成有源层。
可选地，该步骤204包括：
控制温度为760℃～780℃，压力为200torr，在凹槽的内壁上形成有源层。
需要说明的是，在上述外延生长结束之后，会先将温度降低至650℃～850℃，在氮气气氛中对外延片进行5分钟～15分钟的退火处理，然后再将外延片的温度降低至室温。
控制温度、压力均是指控制生长外延片的反应腔中的温度、压力。实现时，采用氢气、或者氮气、或者氢气和氮气的混合气体作为载气，以三甲基镓或三乙基镓作为镓源，高纯氨气作为氮源，三甲基铟作为铟源，三甲基铝作为铝源，硅烷作为硅源，二茂镁作为镁源。
步骤205：在N型半导体层背向P型半导体层的表面上设置N型电极，在P型半导体层背向N型半导体层的表面上设置P型电极。
可选地，该步骤205包括：
采用光刻技术在N型半导体层、有源层和P型半导体层上形成光刻胶；
在未掺杂氮化镓层和光刻胶上沉积电极材料；
去除光刻胶上的电极材料，N型半导体上的电极材料形成N型电极，P型半导体层上的电极材料形成P型电极。
本公开实施例提供了一种发光二极管芯片的制备方法，适用于制备图1所示的发光二极管芯片。图3为本公开实施例提供的一种发光二极管芯片的制备方法的流程图。参见图3，该制备方法包括：
步骤301：在衬底上形成缓冲层。
可选地，该步骤301与步骤201类似，在此不再详述。
步骤302：在缓冲层上生长未掺杂氮化镓层，并在未掺杂氮化镓层的形成过程中，生长氮化镓层，并采用化学溶液腐蚀氮化镓层的表面，形成改善层。
在本公开实施例中，改善层的表面具有凹坑，凹坑的大小与氮化镓层在凹坑处的缺陷大小正相关。
可选地，该步骤302包括：
控制温度为1000℃～1100℃，压力为100torr～500torr，在缓冲层上生长第一子层；
在第一子层上生长氮化镓层，并采用化学溶液腐蚀氮化镓层的表面，形成改善层；
控制温度为1000℃～1100℃，压力为100torr～500torr，在改善层上生长第二子层，第一子层和第二子层组成未掺杂氮化镓层。
步骤303：在未掺杂氮化镓层上形成N型半导体层，并在N型半导体层的形成过程中，生长氮化镓层，并采用化学溶液腐蚀氮化镓层的表面，形成第一高阻层。
在本公开实施例中，第一高阻层的表面具有凹坑，凹坑的大小与氮化镓层在凹坑处的缺陷大小正相关。
可选地，该步骤303包括：
控制温度为1000℃～1200℃，压力为100torr～500torr，在未掺杂氮化镓层上生长第三子层；
在第三子层上生长氮化镓层，并采用化学溶液腐蚀氮化镓层的表面，形成第一高阻层；
控制温度为1000℃～1200℃，压力为100torr～500torr，在第一高阻层上生长第四子层，第三子层和第四子层组成N型半导体层；
采用光刻技术在N型半导体层上形成图形化光刻胶；
干法刻蚀没有覆盖图形化光刻胶的N型半导体层；
去除图形化光刻胶。
步骤304：在未掺杂氮化镓层上形成P型半导体层，并在P型半导体层的形成过程中，生长氮化镓层，并采用化学溶液腐蚀氮化镓层的表面，形成第二高阻层。
在本公开实施例中，第二高阻层的表面具有凹坑，凹坑的大小与氮化镓层在凹坑处的缺陷大小正相关。
N型半导体层和P型半导体层间隔设置在未掺杂氮化镓层上，N型半导体层和P型半导体层之间形成凹槽，凹槽呈倒梯形棱柱状。
可选地，该步骤304包括：
控制温度为850℃～1080℃，压力为100torr～300torr，在未掺杂氮化镓层上生长第五子层；
在第五子层上生长氮化镓层，并采用化学溶液腐蚀氮化镓层的表面，形成第二高阻层；
控制温度为850℃～1080℃，压力为100torr～300torr，在第二高阻层上生长第六子层，第五子层和第六子层组成P型半导体层；
采用光刻技术在P型半导体层上形成图形化光刻胶；
干法刻蚀没有覆盖图形化光刻胶的P型半导体层；
去除图形化光刻胶。
步骤305：在凹槽的内壁上形成有源层。
可选地，该步骤305与步骤204类似，在此不再详述。
步骤306：在N型半导体层背向P型半导体层的表面上设置N型电极，在P型半导体层背向N型半导体层的表面上设置P型电极。
可选地，该步骤306与步骤205类似，在此不再详述。
以上仅为本公开的可选实施例，并不用以限制本公开，凡在本公开的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本公开的保护范围之内。

Claims (10)

1.一种发光二极管芯片，其特征在于，所述发光二极管芯片包括衬底(10)、缓冲层(20)、未掺杂氮化镓层(30)、N型半导体层(40)、有源层(50)、P型半导体层(60)、N型电极(91)和P型电极(92)；所述缓冲层(20)铺设在所述衬底(10)上，所述未掺杂氮化镓层(30)铺设在所述缓冲层(20)上；所述N型半导体层(40)和所述P型半导体层(60)间隔设置在所述未掺杂氮化镓层(30)上；所述N型半导体层(40)和所述P型半导体层(60)之间形成凹槽(100)，所述凹槽(100)呈倒梯形棱柱状；所述有源层(50)铺设在所述凹槽(100)的内壁上；所述N型电极(91)设置在所述N型半导体层(40)上，所述P型电极(92)设置在所述P型半导体层(60)上。
2.根据权利要求1所述的发光二极管芯片，其特征在于，所述凹槽(100)的深度为0.5μm～2.5μm，所述凹槽(100)的侧面与所述凹槽(100)的底面之间的夹角为105°～150°。
3.根据权利要求1或2所述的发光二极管芯片，其特征在于，所述有源层(50)为InGaN层，所述有源层(50)的厚度为2nm～20nm。
4.根据权利要求1或2所述的发光二极管芯片，其特征在于，所述发光二极管芯片还包括第一高阻层(71)和第二高阻层(72)，所述第一高阻层(71)和所述第二高阻层(72)均为表面具有凹坑(200)的氮化镓层，所述凹坑(200)的大小与所述氮化镓层在所述凹坑(200)处的缺陷大小正相关；所述第一高阻层(71)插设在所述N型半导体层(40)中，将所述N型半导体层(40)划分为两个子层，所述N型半导体层(40)的两个子层沿远离所述未掺杂氮化镓层(30)的方向排列；所述第二高阻层(72)插设在所述P型半导体层(60)中，将所述P型半导体层(60)划分为两个子层，所述P型半导体层(60)的两个子层沿远离所述未掺杂氮化镓层(30)的方向排列。
5.根据权利要求4所述的发光二极管芯片，其特征在于，所述第一高阻层(71)和所述第二高阻层(72)的厚度均为20nm～150nm。
6.根据权利要求5所述的发光二极管芯片，其特征在于，所述第一高阻层(71)和所述第二高阻层(72)的数量均为多个，多个所述第一高阻层(71)沿远离所述未掺杂氮化镓层(30)的方向排列，多个所述第二高阻层(72)沿远离所述未掺杂氮化镓层(30)的方向排列。
7.根据权利要求5所述的发光二极管芯片，其特征在于，所述发光二极管芯片还包括改善层(80)，所述改善层(80)为表面具有凹坑(200)的氮化镓层，所述凹坑(200)的大小与所述氮化镓层在所述凹坑(200)处的缺陷大小正相关；所述改善层(80)插设在所述未掺杂氮化镓层(30)之间中，将所述未掺杂氮化镓层(30)划分为两个子层，所述未掺杂氮化镓层(30)的两个子层沿远离所述衬底(10)的方向排列。
8.根据权利要求7所述的发光二极管芯片，其特征在于，所述改善层(80)的厚度为100nm～300nm。
9.一种发光二极管芯片的制备方法，其特征在于，所述制备方法包括：
在衬底上形成缓冲层；
在所述缓冲层上形成未掺杂氮化镓层；
在所述未掺杂氮化镓层上分别形成N型半导体层和P型半导体层；所述N型半导体层和所述P型半导体层间隔设置在所述未掺杂氮化镓层上，所述N型半导体层和所述P型半导体层之间形成凹槽，所述凹槽呈倒梯形棱柱状；
在所述凹槽的内壁上形成有源层；
在所述N型半导体层背向所述P型半导体层的表面上设置N型电极，在所述P型半导体层背向所述N型半导体层的表面上设置P型电极。
10.根据权利要求9所述的制备方法，其特征在于，所述制备方法还包括：
在所述N型半导体层和所述P型半导体层的形成过程中，生长氮化镓层，并采用化学溶液腐蚀所述氮化镓层的表面，使所述氮化镓层的表面具有凹坑，所述凹坑的大小与所述氮化镓层在所述凹坑处的缺陷大小正相关；
其中，所述氮化镓层插设在所述N型半导体层中，将所述N型半导体层划分为两个子层，所述N型半导体层的两个子层沿远离所述未掺杂氮化镓层的方向排列；
所述氮化镓层插设在所述P型半导体层中，将所述P型半导体层划分为两个子层，所述P型半导体层的两个子层沿远离所述未掺杂氮化镓层的方向排列。
CN202010699049.6A 2020-07-20 2020-07-20 发光二极管芯片及其制备方法 Active CN111883624B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202010699049.6A CN111883624B (zh) 2020-07-20 2020-07-20 发光二极管芯片及其制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010699049.6A CN111883624B (zh) 2020-07-20 2020-07-20 发光二极管芯片及其制备方法

Publications (2)

Publication Number Publication Date
CN111883624A CN111883624A (zh) 2020-11-03
CN111883624B true CN111883624B (zh) 2021-11-05

Family

ID=73154638

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010699049.6A Active CN111883624B (zh) 2020-07-20 2020-07-20 发光二极管芯片及其制备方法

Country Status (1)

Country Link
CN (1) CN111883624B (zh)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014007479A1 (en) * 2012-07-02 2014-01-09 Seoul Opto Device Co., Ltd. Light emitting diode module for surface mount technology and method of manufacturing the same
CN106449919A (zh) * 2016-11-30 2017-02-22 东莞市佳乾新材料科技有限公司 一种长寿命的led芯片及其制作方法
EP3361517A1 (en) * 2011-09-16 2018-08-15 Seoul Viosys Co., Ltd. Light emitting diode
CN109328399A (zh) * 2016-06-10 2019-02-12 Lg伊诺特有限公司 半导体器件
CN110350060A (zh) * 2019-05-22 2019-10-18 华灿光电(苏州）有限公司 发光二极管芯片及其制作方法
CN110718614A (zh) * 2018-07-12 2020-01-21 江西兆驰半导体有限公司 一种提高光提取效率的紫外发光二极管芯片及其制作方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101924116B (zh) * 2009-06-12 2014-04-23 刘胜 可扩展的超大尺寸发光二极管芯片及制造方法
US8772805B2 (en) * 2010-03-31 2014-07-08 Seoul Viosys Co., Ltd. High efficiency light emitting diode and method for fabricating the same
KR20140140399A (ko) * 2013-05-29 2014-12-09 서울바이오시스 주식회사 복수개의 발광 요소들을 갖는 발광다이오드 및 그것을 제조하는 방법

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3361517A1 (en) * 2011-09-16 2018-08-15 Seoul Viosys Co., Ltd. Light emitting diode
WO2014007479A1 (en) * 2012-07-02 2014-01-09 Seoul Opto Device Co., Ltd. Light emitting diode module for surface mount technology and method of manufacturing the same
CN109328399A (zh) * 2016-06-10 2019-02-12 Lg伊诺特有限公司 半导体器件
CN106449919A (zh) * 2016-11-30 2017-02-22 东莞市佳乾新材料科技有限公司 一种长寿命的led芯片及其制作方法
CN110718614A (zh) * 2018-07-12 2020-01-21 江西兆驰半导体有限公司 一种提高光提取效率的紫外发光二极管芯片及其制作方法
CN110350060A (zh) * 2019-05-22 2019-10-18 华灿光电(苏州）有限公司 发光二极管芯片及其制作方法

Also Published As

Publication number Publication date
CN111883624A (zh) 2020-11-03

Similar Documents

Publication Publication Date Title
JP5099008B2 (ja) ＳｉＣ基板を用いた化合物半導体装置とその製造方法
CN109786529B (zh) 一种氮化镓基发光二极管外延片及其制作方法
JP2003142728A (ja) 半導体発光素子の製造方法
US7473570B2 (en) Method for forming epitaxial layers of gallium nitride-based compound semiconductors
WO2014073139A1 (ja) 紫外半導体発光素子およびその製造方法
CN109346576B (zh) 一种发光二极管外延片及其制备方法
KR20070102114A (ko) 질화물 반도체 발광소자 및 그 제조 방법
CN109860358B (zh) 一种氮化镓基发光二极管外延片及其制备方法
CN110364598B (zh) 发光二极管外延片及其制作方法
CN109273571B (zh) 一种氮化镓基发光二极管外延片及其制作方法
CN109346568B (zh) 一种发光二极管外延片及其制备方法
CN109671817B (zh) 一种发光二极管外延片及其制备方法
CN109473516B (zh) 一种氮化镓基发光二极管外延片及其生长方法
CN109103312B (zh) 一种氮化镓基发光二极管外延片及其制作方法
WO2021226867A1 (zh) 紫外led及其制作方法
CN109473521B (zh) 一种发光二极管外延片及其制备方法
CN109473511B (zh) 一种氮化镓基发光二极管外延片及其生长方法
CN109786522B (zh) 一种GaN基发光二极管外延片及其制备方法
CN116565098A (zh) 氮化镓发光二极管外延片及其生长工艺
CN111883624B (zh) 发光二极管芯片及其制备方法
CN109659408B (zh) 一种氮化镓基发光二极管外延片、芯片及其制备方法
CN109860351B (zh) 一种GaN基发光二极管外延片及其制备方法
CN109904286B (zh) 发光二极管的外延片及其制备方法
CN109411575B (zh) 一种发光二极管外延片及其制备方法
CN109638128B (zh) 一种发光二极管外延片及其制作方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant