CN109659408B - 一种氮化镓基发光二极管外延片、芯片及其制备方法 - Google Patents
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Abstract
本发明公开了一种氮化镓基发光二极管外延片、芯片及其制备方法，属于半导体技术领域。所述氮化镓基发光二极管外延片包括衬底、N型半导体层、有源层、P型半导体层和接触层，所述N型半导体层、所述有源层、所述P型半导体层和所述接触层依次层叠在所述衬底上；所述接触层包括依次层叠的第一子层和第二子层，所述第一子层为P型掺杂的GaN层或者N型掺杂的GaN层，所述第二子层为Bi2O2Se薄膜。本发明通过采用P型掺杂的GaN层或者N型掺杂的GaN层与Bi2O2Se薄膜叠加形成接触层，Bi2O2Se薄膜内载流子的迁移率很高，可以有效提高接触层的电荷扩展能力，改善长晶质量差而导致的电流拥堵。
Description
技术领域
本发明涉及半导体技术领域，特别涉及一种氮化镓基发光二极管外延片、芯片及其制备方法。
背景技术
发光二极管(英文：Light Emitting Diode，简称：LED)是一种能发光的半导体电子元件。氮化镓(GaN)具有良好的热导性能，同时具有耐高温、耐酸碱、高硬度等优良特性，使氮化镓(GaN)基LED受到越来越多的关注和研究。
外延片是LED制备过程中的初级成品。现有的LED外延片包括衬底、N型半导体层、有源层和P型半导体层，N型半导体层、有源层和P型半导体层依次层叠在衬底上。衬底用于为外延材料提供生长表面，N型半导体层用于提供进行复合发光的电子，P型半导体层用于提供进行复合发光的空穴，有源层用于进行电子和空穴的辐射复合发光。
为了与电极形成良好的欧姆接触，P型半导体层上还设有接触层。接触层一般为P型或N型的高掺杂层，通过半导体表面重掺杂获得超薄势垒。超薄势垒对载流子无阻挡能力，载流子可以自由穿过势垒，形成很大的隧道电流，从而获得欧姆接触(不产生明显的附加阻挡，电流在接触层上产生的压降小于在器件本身上所产生的压降)。
在实现本发明的过程中，发明人发现现有技术至少存在以下问题：
接触层重掺杂会导致接触层的晶体质量较大，缺陷密度较高。而接触层内较多的缺陷会束缚载流子的移动，接触层在大电流密度下容易出现电流拥堵的现象，同时在抗高阶静电时容易集聚电荷，造成LED击穿，降低LED的抗静电能力。
发明内容
本发明实施例提供了一种氮化镓基发光二极管外延片及其制备方法，能够解决现有技术接触层重掺杂导致缺陷密度较高，束缚载流子的移动的问题。所述技术方案如下：
第一方面，本发明实施例提供了一种氮化镓基发光二极管外延片，所述氮化镓基发光二极管外延片包括衬底、N型半导体层、有源层、P型半导体层和接触层，所述N型半导体层、所述有源层、所述P型半导体层和所述接触层依次层叠在所述衬底上；所述接触层包括依次层叠的第一子层和第二子层，所述第一子层为P型掺杂的GaN层或者N型掺杂的GaN层，所述第二子层为Bi2O2Se薄膜。
可选地，所述第二子层的厚度与所述第一子层的厚度相等。
优选地，所述接触层的厚度为1nm～4nm。
第二方面，本发明实施例提供了一种氮化镓基发光二极管芯片，所述氮化镓基发光二极管芯片包括衬底、N型半导体层、有源层、P型半导体层、接触层、N型电极和P型电极，所述N型半导体层、所述有源层、所述P型半导体层和所述接触层依次层叠在所述衬底上，所述接触层上设有延伸至所述N型半导体层的凹槽，所述N型电极设置在所述凹槽内的N型半导体层上，所述P型电极设置在所述接触层上；所述接触层包括依次层叠的第一子层和第二子层，所述第一子层为P型掺杂的GaN层或者N型掺杂的GaN层，所述第二子层为Bi2O2Se薄膜。
第三方面，本发明实施例提供了一种氮化镓基发光二极管外延片的制备方法，所述制备方法包括：
提供一衬底；
在所述衬底上依次形成N型半导体层、有源层、P型半导体层和接触层；
其中，所述接触层包括依次层叠的第一子层和第二子层，所述第一子层为P型掺杂的GaN层或者N型掺杂的GaN层，所述第二子层为Bi2O2Se薄膜。
可选地，所述第二子层采用化学气相沉积方法形成。
优选地，采用化学气相沉积方法形成所述第二子层，包括：
在所述第一子层形成之后，将所述衬底放入反应室内；
向所述反应室内通入气态的Bi2O3和气态的Se，在所述第一子层上沉积Bi2O2Se薄膜。
更优选地，所述反应室内的温度为800℃～1000℃。
更优选地，所述反应室内的压力为50torr～300torr。
第四方面，本发明实施例提供了一种氮化镓基发光二极管芯片的制备方法，所述制备方法包括：
提供一衬底；
在所述衬底上依次形成N型半导体层、有源层、P型半导体层和接触层；其中，所述接触层包括依次层叠的第一子层和第二子层，所述第一子层为P型掺杂的GaN层或者N型掺杂的GaN层，所述第二子层为Bi2O2Se薄膜；
在所述接触层上开设延伸至所述N型半导体层的凹槽；
在所述凹槽内的N型半导体层上设置N型电极，在所述P型半导体层上设置P型电极。
本发明实施例提供的技术方案带来的有益效果是：
通过采用P型掺杂的GaN层或者N型掺杂的GaN层与Bi2O2Se薄膜叠加形成接触层，P型掺杂的GaN层或者N型掺杂的GaN层重掺杂实现半导体材料与Bi2O2Se薄膜之间的欧姆接触，同时Bi2O2Se薄膜内载流子的迁移率很高，可以有效提高接触层的电荷扩展能力，改善长晶质量差而导致的电流拥堵，与电极之间形成良好的欧姆接触，有效提升发光二极管的光效和抗高阶静电能力。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明实施例提供的一种氮化镓基发光二极管外延片的结构示意图；
图2是本发明实施例提供的接触层的结构示意图；
图3是本发明实施例提供的一种氮化镓基发光二极管芯片的结构示意图；
图4是本发明实施例提供的一种氮化镓基发光二极管外延片的制备方法的流程图；
图5是本发明实施例提供的一种氮化镓基发光二极管芯片的制备方法的流程图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明实施方式作进一步地详细描述。
本发明实施例提供了一种氮化镓基发光二极管外延片。图1为本发明实施例提供的一种氮化镓基发光二极管外延片的结构示意图。参见图1，该氮化镓基发光二极管外延片包括衬底10、N型半导体层20、有源层30、P型半导体层40和接触层50，N型半导体层20、有源层30、P型半导体层40和接触层50依次层叠在衬底10上。
图2为本发明实施例提供的接触层的结构示意图。参见图2，接触层50包括依次层叠的第一子层51和第二子层52，第一子层51为P型掺杂的GaN层或者N型掺杂的GaN层，第二子层52为Bi2O2Se薄膜。
本发明实施例通过采用P型掺杂的GaN层或者N型掺杂的GaN层与Bi2O2Se薄膜叠加形成接触层，P型掺杂的GaN层或者N型掺杂的GaN层重掺杂实现半导体材料与Bi2O2Se薄膜之间的欧姆接触，同时Bi2O2Se薄膜内载流子的迁移率很高，可以有效提高接触层的电荷扩展能力，改善长晶质量差而导致的电流拥堵，与电极之间形成良好的欧姆接触，有效提升发光二极管的光效和抗高阶静电能力。
可选地，第一子层51中P型掺杂剂或者N型掺杂剂的掺杂浓度可以为1021/cm3～1022/cm3，如5*1021/cm3，以通过半导体表面重掺杂获得超薄势垒，在半导体材料与Bi2O2Se薄膜之间形成良好的欧姆接触。
可选地，第二子层52的厚度与第一子层51的厚度可以相等，Bi2O2Se薄膜与GaN的配合较好。
优选地，接触层50的厚度可以为1nm～4nm，如2nm。与单纯采用氮化镓基材料形成的接触层相比，接触层整体的厚度大大减少，进而减少接触层内的缺陷，提高载流子的扩展能力，降低发光二极管的串联电阻，进一步从整体上提升整个发光二极管的光效。
具体地，第一子层51的厚度可以为0.5nm～2nm，第二子层52的厚度可以为0.5nm～2nm。
进一步地，P型半导体层40的厚度可以为接触层50的厚度的20倍～40倍，如30倍。由于接触层与电极之间能够形成良好的欧姆接触，因此在同样的厚度下，接触层能够匹配的P型半导体层的厚度增加了。
具体地，P型半导体层40的厚度可以为100nm～800nm，如400nm。
具体地，衬底10的材料可以采用蓝宝石(主要材料为三氧化二铝)，如晶向为[0001]的蓝宝石。N型半导体层20的材料可以采用N型掺杂(如硅)的氮化镓。有源层30可以包括多个量子阱和多个量子垒，多个量子阱和多个量子垒交替层叠设置；量子阱的材料可以采用氮化铟镓(InGaN)，如InxGa1-xN，0＜x＜1，量子垒的材料可以采用氮化镓。P型半导体层40的材料可以采用P型掺杂(如镁)的氮化镓。
进一步地，N型半导体层20的厚度可以为1μm～5μm，优选为3μm；N型半导体层20中N型掺杂剂的掺杂浓度可以为1018cm-3～1019cm-3，优选为5*1018cm-3。量子阱的厚度可以为2.5nm～3.5nm，优选为3nm；量子垒的厚度可以为9nm～20nm，优选为15nm；量子阱的数量与量子垒的数量相同，量子垒的数量可以为5个～15个，优选为10个。P型半导体层40中P型掺杂剂的掺杂浓度可以为1018/cm3～1020/cm3，优选为1019/cm3。
可选地，如图1所示，该氮化镓基发光二极管外延片还可以包括缓冲层61，缓冲层61设置在衬底10和N型半导体层20之间，以缓解衬底材料与氮化镓之间晶格失配产生的应力和缺陷，并为氮化镓材料外延生长提供成核中心。
具体地，缓冲层61的材料可以采用未掺杂的氮化镓。
进一步地，缓冲层61的厚度可以为15nm～35nm，优选为25nm。
优选地，如图1所示，该氮化镓基发光二极管外延片还可以包括未掺杂氮化镓层62，未掺杂氮化镓层62设置在缓冲层61和N型半导体层20之间，以进一步缓解衬底材料与氮化镓之间晶格失配产生的应力和缺陷，为外延片主体结构提供晶体质量较好的生长表面。
在具体实现时，缓冲层为首先在图形化衬底上低温生长的一层较薄的氮化镓，因此也称为低温缓冲层。再在低温缓冲层进行氮化镓的纵向生长，会形成多个相互独立的三维岛状结构，称为三维成核层；然后在所有三维岛状结构上和各个三维岛状结构之间进行氮化镓的横向生长，形成二维平面结构，称为二维恢复层；最后在二维生长层上高温生长一层较厚的氮化镓，称为本征氮化镓层。本实施例中将三维成核层、二维恢复层和本征氮化镓层统称为未掺杂氮化镓层。
进一步地，未掺杂氮化镓层62的厚度可以为1μm～5μm，优选为3μm。
可选地，如图1所示，该氮化镓基发光二极管外延片还可以包括应力释放层70，应力释放层70设置在N型半导体层20和有源层30之间，以对蓝宝石和氮化镓之间晶格失配产生的应力进行释放，提高有源层的晶体质量，有利于电子和空穴在有源层进行辐射复合发光，提高LED的内量子效率，进而提高LED的发光效率。
具体地，应力释放层70的材料可以采用镓铟铝氮(AlInGaN)，可以有效释放蓝宝石和氮化镓晶格失配产生的应力，改善外延片的晶体质量，提高LED的发光效率。
优选地，应力释放层70中铝组分的摩尔含量可以小于或等于0.2，应力释放层70中铟组分的摩尔含量可以小于或等于0.05，以避免造成不良影响。
进一步地，应力释放层70的厚度可以为50nm～500nm，优选为300nm。
可选地，如图1所示，该氮化镓基发光二极管外延片还可以包括电子阻挡层81，电子阻挡层81设置在有源层30和P型半导体层40之间，以避免电子跃迁到P型半导体层中与空穴进行非辐射复合，降低LED的发光效率。
具体地，电子阻挡层81的材料可以采用P型掺杂的氮化铝镓(AlGaN)，如AlyGa1-yN，0.1＜y＜0.5。
进一步地，电子阻挡层81的厚度可以为50nm～150nm，优选为100nm。
优选地，如图1所示，该氮化镓基发光二极管外延片还可以包括低温P型层82，低温P型层82设置在有源层30和电子阻挡层81之间，以避免电子阻挡层较高的生长温度造成有源层中的铟原子析出，影响发光二极管的发光效率。
具体地，低温P型层82的材料可以为与P型半导体层40的材料相同。在本实施例中，低温P型层82的材料可以为P型掺杂的氮化镓。
进一步地，低温P型层82的厚度可以为10nm～50nm，优选为30nm；低温P型层82中P型掺杂剂的掺杂浓度可以为1018/cm3～1020/cm3，优选为1019/cm3。
本发明实施例提供了一种氮化镓基发光二极管芯片。图3为本发明实施例提供的一种氮化镓基发光二极管芯片的结构示意图。参见图3，该氮化镓基发光二极管芯片。包括衬底10、N型半导体层20、有源层30、P型半导体层40、接触层50、N型电极100和P型电极200，N型半导体层20、有源层30、P型半导体层40和接触层50依次层叠在衬底10上，接触层50上设有延伸至N型半导体层20的凹槽，N型电极100设置在凹槽内的N型半导体层20上，P型电极200设置在接触层50上。
在本实施例中，接触层50包括依次层叠的第一子层和第二子层，第一子层为P型掺杂的GaN层或者N型掺杂的GaN层，第二子层为Bi2O2Se薄膜。
本发明实施例通过采用P型掺杂的GaN层或者N型掺杂的GaN层与Bi2O2Se薄膜叠加形成接触层，Bi2O2Se薄膜内载流子的迁移率很高，因此可以将P型电极直接设置在接触层上，减少设置氧化铟锡等材料形成的透明导电薄膜，从而避免透明导电薄膜对有源层发出的光线的吸收，有效提升发光二极管的出光效率。
具体地，衬底10、N型半导体层20、有源层30、P型半导体层40、接触层50可以与图1所示的发光二极管外延片中的衬底、N型半导体层、有源层、P型半导体层、接触层相同，在此不再一一详述。
进一步地，该氮化镓基发光二极管芯片也可以包括缓冲层、未掺杂氮化镓层、应力释放层、电子阻挡层、低温P型层中的一个或多个，具体情况可以与图1所示的发光二极管外延片相同，在此不再一一详述。
具体地，N型电极100和P型电极200均可以采用包括金(Au)层、铝(Al)层、铜(Cu)层、镍(Ni)层、铂(Pt)层、铬(Cr)层和钛(Ti)中的一个或多个。
本发明实施例提供了一种氮化镓基发光二极管外延片的制备方法，适用于制备图1所示的氮化镓基发光二极管外延片。图4为本发明实施例提供的一种氮化镓基发光二极管外延片的制备方法的流程图。参见图4，该制备方法包括：
步骤101：提供一衬底。
可选地，该步骤101可以包括：
控制温度为1000℃～1200℃(优选为1100℃)，在氢气气氛中对衬底进行1分钟～10分钟(优选为5分钟)退火处理；
对衬底进行氮化处理。
通过上述步骤清洁衬底的表面，避免杂质掺入外延片中，有利于提高外延片的生长质量。
步骤102：在衬底上依次形成N型半导体层、有源层、P型半导体层和接触层。
在本实施例中，接触层包括依次层叠的第一子层和第二子层，第一子层为P型掺杂的GaN层或者N型掺杂的GaN层，第二子层为Bi2O2Se薄膜。
可选地，第二子层可以采用化学气相沉积(英文：Chemical Vapor Deposition，简称：CVD)方法形成，实现较为简单方便。
在本实施例的一种实现方式中，采用CVD方法形成第二子层，可以包括：
在第一子层形成之后，将衬底放入反应室内；
向反应室内通入气态的Bi2O3和气态的Se，在第一子层上沉积Bi2O2Se薄膜。
直接通过气态的Bi2O3和气态的Se反应形成Bi2O2Se薄膜，无杂质生成。
优选地，形成第二子层时反应室内的温度可以为800℃～1000℃，形成的Bi2O2Se薄膜的质量较好。
优选地，形成第二子层时反应室内的压力可以为50torr～300torr，形成的Bi2O2Se薄膜的质量较好。
在本实施例中另一种实现方式中，采用CVD方法形成第二子层，可以包括：
在第一子层形成之后，将衬底放入反应室内；
采用Bi2O3粉末和Bi2Se3块体作为前驱体，在第一子层上生长Bi2O2Se薄膜。
具体地，载气可以为氩气，反应室内的压力可以为50torr～400torr，反应室内的温度可以为580℃～680℃。
在本实施例的又一种实现方式中，采用化学气相沉积方法形成第二子层，还可以包括：
向反应室内通入惰性气体，如氩气，以免杂质掺入Bi2O2Se薄膜。
可选地，第一子层可以采用金属有机化合物化学气相沉淀(英文：Metal-organicChemical Vapor Deposition，简称：MOCVD)方法形成。
具体地，采用MOCVD方法形成第一子层，可以包括：
在P型半导体层形成之后，将衬底放入反应室内；
向反应室内通入镓源、氨气、以及P型掺杂剂或者N型掺杂剂，在P型半导体层上生长P型掺杂的GaN层或者N型掺杂的GaN层。
优选地，形成第一子层时反应室内的温度可以为850℃～1050℃，如950℃。
优选地，形成第一子层时反应室内的压力可以为100torr～300torr，如200torr。
可选地，在第一步之前，该制备方法还可以包括：
在衬底上生长缓冲层。
相应地，N型半导体层生长在缓冲层上。
具体地，在衬底上生长缓冲层，可以包括：
控制温度为400℃～600℃(优选为500℃)，压力为400torr～600torr(优选为500torr)，在衬底上生长缓冲层；
控制温度为1000℃～1200℃(优选为1100℃)，压力为400torr～600torr(优选为500torr)，对缓冲层进行5分钟～10分钟(优选为8分钟)的原位退火处理。
优选地，在衬底上生长缓冲层之后，该制备方法还可以包括：
在缓冲层上生长未掺杂氮化镓层。
相应地，N型半导体层生长在未掺杂氮化镓层上。
具体地，在缓冲层上生长未掺杂氮化镓层，可以包括：
控制温度为1000℃～1100℃(优选为1050℃)，压力为100torr～500torr(优选为300torr)，在缓冲层上生长未掺杂氮化镓层。
可选地，在第二步之前，该制备方法还可以包括：
在N型半导体层上生长应力释放层。
相应地，有源层生长在应力释放层上。
具体地，在N型半导体层上生长应力释放层，可以包括：
控制温度为800℃～1100℃(优选为950℃)，压力为100torr～500torr(优选为300torr)，在N型半导体层上生长应力释放层。
可选地，在第三步之前，该制备方法还可以包括：
在有源层上生长电子阻挡层。
相应地，P型半导体层生长在电子阻挡层上。
具体地，在有源层上生长电子阻挡层，可以包括：
控制温度为850℃～1080℃(优选为960℃)，压力为200torr～500torr(优选为350torr)，在有源层上生长电子阻挡层。
优选地，在有源层上生长电子阻挡层之前，该制备方法还可以包括：
在有源层上生长低温P型层。
相应地，电子阻挡层生长在低温P型层上。
具体地，在有源层上生长低温P型层，可以包括：
控制温度为600℃～850℃(优选为750℃)，压力为100torr～600torr(优选为300torr)，在有源层上生长低温P型层。
需要说明的是，在上述外延生长结束之后，会先将温度降低至650℃～850℃(优选为750℃)，在氮气气氛中对外延片进行5分钟～15分钟(优选为10分钟)的退火处理，然后再将外延片的温度降低至室温。
控制温度、压力均是指控制生长外延片的反应腔中的温度、压力，具体为金属有机化合物化学气相沉淀(英文：Metal-organic Chemical Vapor Deposition，简称：MOCVD)设备的反应腔。实现时以三甲基镓或三乙基镓作为镓源，高纯氨气作为氮源，三甲基铟作为铟源，三甲基铝作为铝源，硅源选用硅烷，镁源选用二茂镁。
本发明实施例提供了一种氮化镓基发光二极管芯片的制备方法，适用于制备图3所示的氮化镓基发光二极管芯片。图5为本发明实施例提供的一种氮化镓基发光二极管芯片的制备方法的流程图。参见图5，该制备方法包括：
步骤201：提供一衬底。
具体地，该步骤201可以与步骤101相同，在此不再详述。
步骤202：在衬底上依次形成N型半导体层、有源层、P型半导体层和接触层。
在本实施例中，接触层包括依次层叠的第一子层和第二子层，第一子层为P型掺杂的GaN层或者N型掺杂的GaN层，第二子层为Bi2O2Se薄膜。
具体地，该步骤202可以与步骤102相同，在此不再详述。
步骤203：在接触层上开设延伸至N型半导体层的凹槽。
具体地，该步骤203可以包括：
采用光刻技术在接触层上形成一定图形的光刻胶，光刻胶设置在接触层除凹槽所在区域之外的区域上；
采用感应耦合等离子体刻蚀(英文：Inductive Coupled Plasma Etch，简称：ICP)设备干法刻蚀没有光刻胶覆盖的接触层、P型半导体层和有源层，形成凹槽；
去除光刻胶。
在具体实现时，采用光刻技术形成一定图形的光刻胶，可以包括：
铺设一层光刻胶；
通过一定图形的掩膜版对光刻胶进行曝光；
将曝光后的光刻胶浸泡在显影液中，溶解部分光刻胶，留下的光刻胶即为所需图形的光刻胶。
步骤204：在凹槽内的N型半导体层上设置N型电极，在P型半导体层上设置P型电极。
具体地，该步骤204可以包括：
采用光刻技术在凹槽内和接触层上形成一定图形的光刻胶，光刻胶设置在凹槽内除N型电极所在区域之外的区域、以及接触层上除P型电极所在区域之外的区域上；
采用物理气相沉积(英文：Physical Vapor Deposition，简称：PVD)技术在光刻胶、N型半导体层和接触层上铺设金属材料；
去除光刻胶和铺设在光刻胶上的金属材料，N型半导体层上的金属材料形成N型电极，接触层上的金属材料形成P型电极。
以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (10)
1.一种氮化镓基发光二极管外延片，所述氮化镓基发光二极管外延片包括衬底、N型半导体层、有源层、P型半导体层和接触层，所述N型半导体层、所述有源层、所述P型半导体层和所述接触层依次层叠在所述衬底上；其特征在于，所述接触层包括依次层叠的第一子层和第二子层，所述第一子层为P型掺杂的GaN层或者N型掺杂的GaN层，所述第二子层为Bi2O2Se薄膜。
2.根据权利要求1所述的氮化镓基发光二极管外延片，其特征在于，所述第二子层的厚度与所述第一子层的厚度相等。
3.根据权利要求2所述的氮化镓基发光二极管外延片，其特征在于，所述接触层的厚度为1nm～4nm。
4.一种氮化镓基发光二极管芯片，所述氮化镓基发光二极管芯片包括衬底、N型半导体层、有源层、P型半导体层、接触层、N型电极和P型电极，所述N型半导体层、所述有源层、所述P型半导体层和所述接触层依次层叠在所述衬底上，所述接触层上设有延伸至所述N型半导体层的凹槽，所述N型电极设置在所述凹槽内的N型半导体层上，所述P型电极设置在所述接触层上；其特征在于，所述接触层包括依次层叠的第一子层和第二子层，所述第一子层为P型掺杂的GaN层或者N型掺杂的GaN层，所述第二子层为Bi2O2Se薄膜。
5.一种氮化镓基发光二极管外延片的制备方法，其特征在于，所述制备方法包括：
提供一衬底；
在所述衬底上依次形成N型半导体层、有源层、P型半导体层和接触层；
其中，所述接触层包括依次层叠的第一子层和第二子层，所述第一子层为P型掺杂的GaN层或者N型掺杂的GaN层，所述第二子层为Bi2O2Se薄膜。
6.根据权利要求5所述的制备方法，其特征在于，所述第二子层采用化学气相沉积方法形成。
7.根据权利要求6所述的制备方法，其特征在于，采用化学气相沉积方法形成所述第二子层，包括：
在所述第一子层形成之后，将所述衬底放入反应室内；
向所述反应室内通入气态的Bi2O3和气态的Se，在所述第一子层上沉积Bi2O2Se薄膜。
8.根据权利要求7所述的制备方法，其特征在于，所述反应室内的温度为800℃～1000℃。
9.根据权利要求7或8所述的制备方法，其特征在于，所述反应室内的压力为50torr～300torr。
10.一种氮化镓基发光二极管芯片的制备方法，其特征在于，所述制备方法包括：
提供一衬底；
在所述衬底上依次形成N型半导体层、有源层、P型半导体层和接触层；其中，所述接触层包括依次层叠的第一子层和第二子层，所述第一子层为P型掺杂的GaN层或者N型掺杂的GaN层，所述第二子层为Bi2O2Se薄膜；
在所述接触层上开设延伸至所述N型半导体层的凹槽；
在所述凹槽内的N型半导体层上设置N型电极，在所述P型半导体层上设置P型电极。
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