KR20220157120A - 발광 소자 및 이를 이용한 디스플레이 모듈 - Google Patents

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electrode
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김명희
박승란
정영기
정철규
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삼성전자주식회사
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Abstract

발광 소자 및 이를 이용하는 디스플레이 모듈이 개시된다. 개시된 발광 소자는 제1 반도체 층과, 제1 반도체 층 상에 배치된 활성 층과, 활성 층 상에 배치된 제2 반도체 층과, 제2 반도체 층의 상면의 일부와 제2 반도체 층의 측면의 일부를 덮는 제1 칩 전극과, 제1 칩 전극이 덮지 않은 제2 반도체 층의 상면 일부와 제1 칩 전극이 덮지 않은 제2 반도체 층의 측면을 덮는 제2 칩 전극을 포함한다.

Description

발광 소자 및 이를 이용한 디스플레이 모듈{LIGHT EMITTING DIODE AND DISPLAY MODULE USING THE SAME}
본 개시는 발광 소자 및 이를 이용한 디스플레이 모듈에 관한 것으로, 예를 들면 유체자가조립(fluidic self-assembly) 방식을 통해 기판에 발광 소자를 전사하는 디스플레이 모듈에 관한 것이다.
초소형 LED 칩(예를 들면, 100㎛ D이하의 LED 칩)을 픽 앤 플레이스(pick-and-place) 방식을 통해 TFT(thin film transfer) 기판에 전사하는 경우, 전사 후 기판의 전체 영역에 대하여 파장 균일도(uniformity)가 양호하지 못해 디스플레이 성능이 저하되고 공정 시간이 증가함에 따라 제조 비용이 상승하는 문제가 있었다.
최근에는 디스플레이 수율 개선 및 공정 시간 단축을 위해 유체자가조립(fluidic self-assembly) 방식을 이용하여 기판에 초소형 LED 칩을 전사하고 있다.
본 개시에 따르면, 유체자가조립용 기판에 적용할 수 있는 발광 소자와 발광 소자가 기판에 용이하게 본딩할 수 있는 기판을 구비한 디스플레이 모듈을 제공할 수 있다.
본 개시의 일 실시 예에 따르면, 제1 반도체 층; 상기 제1 반도체 층 상에 배치된 활성 층; 상기 활성 층 상에 배치된 제2 반도체 층; 상기 제2 반도체 층의 상면의 일부와 상기 제2 반도체 층의 측면의 일부를 덮는 제1 칩 전극; 및 상기 제1 칩 전극이 덮지 않은 상기 제2 반도체 층의 상면 일부와 상기 제1 칩 전극이 덮지 않은 상기 제2 반도체 층의 측면을 덮는 제2 칩 전극을 포함하는 발광 소자를 제공할 수 있다.
상기 제1 칩 전극은, 상기 제2 반도체 층의 상면을 덮는 제1 부분; 상기 제1 부분에 연장되어 상기 제2 반도체 층의 측면을 덮는 제2 부분; 및 상기 제1 부분에 연장되어 상기 제1 반도체 층에 연결되는 제3 부분을 포함할 수 있다. 상기 제2 부분은 상기 활성 층 또는 상기 제1 반도체층까지 연장될 수 있다. 상기 제3 부분은 절연 막에 의해 상기 제2 반도체 층 및 상기 활성 층과 비접촉될 수 있다. 상기 제3 부분은 상기 제2 반도체 층 및 상기 활성 층을 관통하여 상기 제1 반도체 층에 연결되는 길이를 가질 수 있다.
상기 제2 칩 전극은, 상기 제2 반도체 층의 상면을 덮는 제1 부분; 및 상기 제1 부분에 연장되어 상기 제2 반도체 층의 측면을 덮는 제2 부분을 포함할 수 있다. 상기 발광 소자는 상면 및 측면을 덮는 절연 막을 더 포함하며, 상기 제2 칩 전극은 상기 제1 부분에 연장되어 상기 절연 막을 관통하여 상기 제2 반도체 층에 연결되는 제3 부분을 더 포함할 수 있다.
상기 제1 칩 전극 및 상기 제2 칩 전극은 비대칭으로 되거나, 대칭으로 배치될 수 있다.
또한, 본 개시의 일 실시 예에 따르면, 일면에 다수의 실장 홈이 마련된 기판;
상기 다수의 실장 홈에 각각 실장된 다수의 발광 소자; 및 상기 다수의 발광 소자들의 구동 신호를 생성하는 구동 회로를 포함하며, 상기 발광 소자는, 제1 반도체 층 및 제2 반도체층과, 상기 제1 및 제2 반도체 층 사이에 배치된 활성 층과, 상기 제2 반도체 층의 상면의 일부와 상기 제2 반도체 층의 측면의 일부를 덮는 제1 칩 전극과, 상기 제1 칩 전극이 덮지 않은 상기 제2 반도체 층의 상면 일부와 상기 제1 칩 전극이 덮지 않은 상기 제2 반도체 층의 측면을 덮는 제2 칩 전극을 포함하고, 상기 기판은, 각 실장 홈에 배치되어 상기 제1 칩 전극이 전기적으로 연결되는 제1 기판 전극 패드와, 상기 제2 칩 전극이 전기적으로 연결되는 제2 기판 전극 패드를 포함하는 디스플레이 모듈을 제공할 수 있다.
상기 제1 기판 전극 패드는, 상기 실장 홈의 일측 주변에 배치된 제1 부분; 및 상기 제1 부분에 연장되어 상기 실장 홈의 내주면까지 연장된 제2 부분을 포함할 수 있다. 상기 제1 기판 전극 패드는 상기 제1 부분 또는 상기 제 2 부분이 상기 제1 칩 전극과 전기적으로 연결될 수 있다.
상기 제2 기판 전극 패드는, 상기 실장 홈의 일측 주변에 배치된 제1 부분; 및 상기 제1 부분에 연장되어 상기 실장 홈의 내주면까지 연장된 제2 부분을 포함할 수 있다. 상기 제1 기판 전극 패드는 상기 제1 부분 또는 상기 제 2 부분이 상기 제2 칩 전극과 전기적으로 연결될 수 있다.
상기 제1 기판 전극 패드는 상기 제1 칩 전극과 전기적으로 비연결되는 부분이 절연막에 의해 덮이고, 상기 제2 기판 전극 패드는 상기 제2 칩 전극과 전기적으로 비연결되는 부분이 절연막에 의해 덮일 수 있다.
도 1은 본 개시의 다양한 실시 예들에 따른 디스플레이 모듈을 포함한 전자 장치의 블록도이다.
도 2는 본 개시의 일 실시 예에 따른 디스플레이 패널을 나타낸 도면이다.
도 3은 도 2에 표시된 Ⅲ 부분을 확대한 것으로 디스플레이 패널의 픽셀을 나타낸 도면이다.
도 4는 도 3에 표시된 A-A선을 따라 나타낸 단면도이다.
도 5는 본 개시의 일 실시 예에 따른 발광 소자를 나타낸 단면도이다.
도 6은 본 개시의 일 실시 예에 따른 발광 소자를 나타낸 평면도이다.
도 7은 본 개시의 일 실시 예에 따른 기판으로부터 불량 발광 소자를 제거하는 예를 나타낸 도면이다.
도 8은 본 개시의 일 실시 예에 따른 기판의 제3 기판 전극 패드 및 제4 기판 전극 패드를 각각 덮고 있는 절연 막의 일부를 제거한 예를 나타낸 도면이다.
도 9는 본 개시의 일 실시 예에 따른 발광 소자를 기판의 실장 홈에 배치한 예를 나타낸 도면이다.
도 10은 본 개시의 일 실시 예에 따른 발광 소자의 제1 칩 전극 및 제2 칩 전극을 각각 기판의 제3 기판 전극 패드 및 제4 기판 전극 패드와 전기적으로 연결한 예를 나타낸 도면이다.
도 11a 내지 도 13은 본 개시의 다양한 실시 예에 따른 발광 소자의 제1 칩 전극 및 제2 칩 전극의 다른 형태들을 나타낸 도면들이다.
본 개시에서 사용되는 용어에 대해 간략히 설명하고, 본 개시에 대해 구체적으로 설명하기로 한다. 본 개시를 설명함에 있어, 관련된 공지 기술에 대한 구체적인 설명은 생략될 수 있으며, 동일한 구성의 중복 설명은 되도록 생략하기로 한다.
본 개시의 실시 예에서 사용되는 용어는 본 개시에서의 기능을 고려하면서 가능한 현재 널리 사용되는 일반적인 용어들을 선택하였으나, 이는 당 분야에 종사하는 기술자의 의도 또는 판례, 새로운 기술의 출현에 따라 달라질 수 있다. 또한, 특정한 경우는 출원인이 임의로 선정한 용어도 있으며, 이 경우 해당되는 개시의 설명 부분에서 상세히 그 의미를 기재할 것이다. 따라서 본 개시에서 사용되는 용어는 단순한 용어의 명칭이 아닌, 그 용어가 가지는 의미와 본 개시의 전반에 걸친 내용을 토대로 정의되어야 한다.
본 개시의 실시 예들은 다양한 변환을 가할 수 있고 여러 가지 실시 예를 가질 수 있는바, 특정 실시 예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나 이는 특정한 실시 형태에 대해 범위를 한정하려는 것이 아니며, 개시된 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 실시 예들을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
제1, 제2, 제3과 같은 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용될 수 있다. 예를 들어, 본 개시의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "구성되다" 와 같은 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 개시에서 "모듈" 혹은 "부"는 적어도 하나의 기능이나 동작을 수행하며, 하드웨어 또는 소프트웨어로 구현되거나 하드웨어와 소프트웨어의 결합으로 구현될 수 있다. 또한, 복수의 "모듈" 혹은 복수의 "부"는 특정한 하드웨어로 구현될 필요가 있는 "모듈" 혹은 "부"를 제외하고는 적어도 하나의 모듈로 일체화되어 적어도 하나의 프로세서로 구현될 수 있다.
디스플레이 모듈은 디스플레이 패널을 포함할 수 있다. 디스플레이 패널은 평판 디스플레이 패널 중 하나로 각각 100 ㎛이하인 복수의 무기 발광 다이오드(inorganic LED)가 배열될 수 있다. 백 라이트가 필요한 액정 디스플레이(LCD) 패널에 비해 마이크로 LED 디스플레이 모듈은 더 나은 대비, 응답 시간 및 에너지 효율을 제공한다. 유기발광 다이오드(organic LED)와 무기 발광 소자인 마이크로 LED는 모두 에너지 효율이 좋지만 마이크로 LED는 OLED보다 밝기, 발광 효율, 수명이 길다. 마이크로 LED는 전원이 공급되는 경우 스스로 광을 발산할 수 있는 반도체 칩일 수 있다. 마이크로 LED는 빠른 반응속도, 낮은 전력, 높은 휘도를 가지고 있다. 구체적으로, 마이크로 LED는 기존 LCD(liquid crystal display) 또는 OLED(organic light emitting diode)에 비해 전기를 광자로 변환시키는 효율이 더 높다. 즉, 기존 LCD 또는 OLED 디스플레이에 비해 "와트당 밝기"가 더 높다. 이에 따라 마이크로 LED는 기존의 LED(가로, 세로, 높이가 각각 100㎛를 초과한다) 또는 OLED에 비해 약 절반 정도의 에너지로도 동일한 밝기를 낼 수 있게 된다. 이외에도 마이크로 LED는 높은 해상도, 우수한 색상, 명암 및 밝기 구현이 가능하여, 넓은 범위의 색상을 정확하게 표현할 수 있으며, 햇빛이 밝은 야외에서도 선명한 화면을 구현할 수 있다. 그리고 마이크로 LED는 번인(burn in) 현상에 강하고 발열이 적어 변형 없이 긴 수명이 보장된다.
마이크로 LED는 양극 전극(애노드 전극(anode electrode)) 및 음극 전극(캐소드 전극(cathode electrode))이 동일한 제1 면에 형성되고 발광 면이 상기 전극들이 형성된 제1 면의 반대 측에 위치한 제2 면에 형성된 플립칩(flip chip) 구조를 가질 수 있다.
또는, 마이크로 LED는 양극 전극 및 음극 전극이 각각 마이크로 LED의 발광 면 상에 배치될 수 있다. 이 경우, 마이크로 LED는 양극 전극 및 음극 전극은 서로 대향하는 측 또는 서로 반대 측에 위치할 수 있다.
또는, 마이크로 LED는 양극 전극 및 음극 전극이 각각 마이크로 LED의 발광 면과 측면 상에 배치될 수 있다. 이 경우, 마이크로 LED의 양극 전극은 발광 면으로부터 측면까지 연장되고, 마이크로 LED의 음극 전극 역시 발광 면으로부터 측면까지 연장될 수 있다. 이 경우, 마이크로 LED는 양극 전극 및 음극 전극은 서로 대향하는 측 또는 서로 반대 측에 위치할 수 있다.
글라스 기판은 전면(front surface)에 TFT(thin film transistor) 회로가 형성된 TFT 층이 배치되고, 후면에 TFT 회로를 구동하기 위한 구동 회로가 배치될 수 있다. TFT 회로는 TFT 층에 배치된 다수의 픽셀을 구동할 수 있다.
글라스 기판의 전면은 활성 영역과 비활성 영역으로 구분될 수 있다. 활성 영역은 글라스 기판의 전면에서 TFT 층이 점유하는 영역에 해당할 수 있고, 비활성 영역은 글라스 기판의 전면에서 TFT 층이 점유하는 영역을 제외한 영역일 수 있다.
글라스 기판의 에지 영역은 글라스 기판의 최외곽일 수 있다. 또한 글라스 기판의 에지 영역은 글라스 기판의 회로가 형성된 영역을 제외한 나머지 영역일 수 있다. 또한 글라스 기판의 에지 영역은 글라스 기판의 측면과 이 측면에 인접한 글라스 기판의 전면 일부와 글라스 기판의 후면 일부를 포함할 수 있다. 글라스 기판은 사각형(quadrangle type)으로 형성될 수 있다. 구체적으로, 글라스 기판은 직사각형(rectangle) 또는 정사각형(square)으로 형성될 수 있다. 글라스 기판의 에지 영역은 글라스 기판의 4변 중 적어도 하나의 변을 포함할 수 있다.
본 개시의 다양한 실시 예에 따른 디스플레이 모듈에 적용되는 기판은 글라스 기판에 한정될 필요는 없으며, 폴리머 기판(예: 폴리이미드 기판 등) 또는 세라믹 기판일 수 있다.
본 개시의 다양한 실시 예에 따른 디스플레이 모듈은 단일 단위로 웨어러블 기기(wearable device), 포터블 기기(portable device), 핸드헬드 기기(handheld device) 및 각종 디스플레이가 필요가 전자 제품이나 전장에 설치되어 적용될 수 있으며, 매트릭스 타입으로 복수의 조립 배치를 통해 PC(personal computer)용 모니터, 고해상도 TV 및 사이니지(signage)(또는, 디지털 사이니지(digital signage)), 전광판(electronic display) 등과 같은 디스플레이 장치에 적용될 있다.
아래에서는 첨부한 도면을 참고하여 본 개시의 실시 예에 대하여 본 개시가 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.　그러나 본 개시는 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시 예에 한정되지 않는다. 그리고 도면에서 본 개시를 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
나아가, 이하 첨부 도면들 및 첨부 도면들에 기재된 내용을 참조하여 본 개시의 실시 예를 상세하게 설명하지만, 본 개시가 실시 예들에 의해 제한되거나 한정되는 것은 아니다.
이하에서는 도면을 참고하여, 본 개시의 다양한 실시 예에 따른 디스플레이 장치를 설명한다.
도 1은 본 개시의 다양한 실시 예들에 따른 전자 장치의 디스플레이 모듈의 블록도이다.
도 1을 참조하면, 본 개시의 일 실시 예에 따른 디스플레이 장치(1)는 디스플레이 모듈(3)과 프로세서(5)를 포함할 수 있다.
본 개시의 일 실시 예에 따른 디스플레이 모듈(3)은 다양한 영상을 표시할 수 있다. 여기에서, 영상은 정지 영상 및/또는 동영상을 포함하는 개념이다. 디스플레이 모듈(3)은 방송 콘텐츠, 멀티미디어 콘텐츠 등과 같은 다양한 영상을 표시할 수 있다. 또한, 디스플레이 모듈(3)은 유저 인터페이스(UI) 및 아이콘을 표시할 수도 있다.
디스플레이 모듈(3)은 디스플레이 패널(10), 및 이를 제어하기 위한 디스플레이 드라이버 IC(DDI, display driver IC)(7)를 포함할 수 있다.
디스플레이 드라이버 IC(7)는 인터페이스 모듈(7a), 메모리(7b)(예: 버퍼 메모리), 이미지 처리 모듈(7c), 또는 맵핑 모듈(7d)을 포함할 수 있다. 디스플레이 드라이버 IC(7)는, 예를 들면, 영상 데이터, 또는 상기 영상 데이터를 제어하기 위한 명령에 대응하는 영상 제어 신호를 포함하는 영상 정보를 인터페이스 모듈(7a)을 통해 디스플레이 장치(1)의 다른 구성요소로부터 수신할 수 있다. 예를 들면, 일 실시 예에 따르면, 영상 정보는 프로세서(5)(예: 메인 프로세서(예: 어플리케이션 프로세서) 또는 메인 프로세서의 기능과 독립적으로 운영되는 보조 프로세서(예: 그래픽 처리 장치)로부터 수신될 수 있다.
디스플레이 드라이버 IC(7)는 센서 모듈(미도시)과 인터페이스 모듈(7a)을 통하여 커뮤니케이션 할 수 있다. 또한, 디스플레이 드라이버 IC(7)는 상기 수신된 영상 정보 중 적어도 일부를 메모리(7b)에, 예를 들면, 프레임 단위로 저장할 수 있다. 이미지 처리 모듈(7c)은, 예를 들면, 상기 영상 데이터의 적어도 일부를 상기 영상 데이터의 특성 또는 디스플레이 패널(10)의 특성에 적어도 기반하여 전처리 또는 후처리(예: 해상도, 밝기, 또는 크기 조정)를 수행할 수 있다. 맵핑 모듈(7d)은 이미지 처리 모듈(7c)을 통해 전처리 또는 후처리된 상기 영상 데이터에 대응하는 전압 값 또는 전류 값을 생성할 수 있다. 일 실시 예에 따르면, 전압 값 또는 전류 값의 생성은 예를 들면, 디스플레이 패널(10)의 픽셀들의 속성(예: 픽셀들의 배열(RGB stripe 또는 pentile 구조), 또는 서브 픽셀들 각각의 크기)에 적어도 일부 기반하여 수행될 수 있다. 디스플레이 패널(10)의 적어도 일부 픽셀들은, 예를 들면, 상기 전압 값 또는 전류 값에 적어도 일부 기반하여 구동됨으로써 상기 영상 데이터에 대응하는 시각적 정보(예: 텍스트, 이미지, 또는 아이콘)가 디스플레이 패널(10)을 통해 표시될 수 있다.
디스플레이 드라이버 IC(7)는, 프로세서(5)로부터 수신된 영상 정보에 기반하여, 디스플레이로 구동 신호(예: 드라이버 구동 신호, 게이트 구동 신호 등)를 전송할 수 있다.
디스플레이 드라이버 IC(7)는 프로세서(5)로부터 수신된 영상 신호에 기초하여 영상을 표시할 수 있다. 일 예로, 디스플레이 드라이버 IC(7)는 프로세서(5)로부터 수신된 영상 신호에 기초하여 복수의 서브 픽셀들의 구동 신호를 생성하고, 구동 신호에 기초하여 다수의 서브 픽셀의 발광을 제어함으로써 영상을 표시할 수 있다.
디스플레이 모듈(3)은 터치 회로(미도시)를 더 포함할 수 있다. 터치 회로는 터치 센서 및 이를 제어하기 위한 터치 센서 IC를 포함할 수 있다. 터치 센서 IC는, 예를 들면, 디스플레이 패널(10)의 지정된 위치에 대한 터치 입력 또는 호버링 입력을 감지하기 위해 터치 센서를 제어할 수 있다. 예를 들면, 터치 센서 IC는 디스플레이 패널(10)의 지정된 위치에 대한 신호(예: 전압, 광량, 저항, 또는 전하량)의 변화를 측정함으로써 터치 입력 또는 호버링 입력을 감지할 수 있다. 터치 센서 IC는 감지된 터치 입력 또는 호버링 입력에 관한 정보(예: 위치, 면적, 압력, 또는 시간)를 프로세서(13) 에 제공할 수 있다. 일 실시 예에 따르면, 터치 회로의 적어도 일부(예: 터치 센서 IC)는 디스플레이 드라이버 IC(7), 또는 디스플레이 패널(10)의 일부로, 또는 디스플레이 모듈(3)의 외부에 배치된 다른 구성요소(예: 보조 프로세서)의 일부로 포함될 수 있다.
프로세서(5)는 디지털 영상 신호를 처리하는 디지털 시그널 프로세서(digital signal processor(DSP), 마이크로 프로세서(microprocessor), GPU(graphics processing unit), AI(artificial intelligence) 프로세서, NPU (neural processing unit), TCON(time controller)으로 구현될 수 있다. 다만, 이에 한정되는 것은 아니며, 중앙처리장치(central processing unit(CPU)), MCU(micro controller unit), MPU(micro processing unit), 컨트롤러(controller), 어플리케이션 프로세서(application processor(AP)), 또는 커뮤니케이션 프로세서(communication processor(CP)), ARM 프로세서 중 하나 또는 그 이상을 포함하거나, 해당 용어로 정의될 수 있다. 또한, 프로세서(5)는 프로세싱 알고리즘이 내장된 SoC(system on chip), LSI(large scale integration)로 구현될 수도 있고, ASIC(application specific integrated circuit), FPGA(field programmable gate array) 형태로 구현될 수도 있다.
프로세서(5)는 운영 체제 또는 응용 프로그램을 구동하여 프로세서(5)에 연결된 하드웨어 또는 소프트웨어 구성요소들을 제어할 수 있고, 각종 데이터 처리 및 연산을 수행할 수 있다. 또한, 프로세서(5)는 다른 구성요소들 중 적어도 하나로부터 수신된 명령 또는 데이터를 휘발성 메모리에 로드하여 처리하고, 다양한 데이터를 비휘발성 메모리에 저장할 수 있다.
도 2는 본 개시의 일 실시 예에 따른 디스플레이 패널을 나타낸 도면이고, 도 3은 도 2에 표시된 Ⅲ 부분을 확대한 것으로 디스플레이 패널의 픽셀을 나타낸 도면이고, 도 4는 도 3에 표시된 A-A선을 따라 나타낸 단면도이다.
도 2 및 도 3을 참조하면, 디스플레이 패널(10)은 기판(20) 상에 배열되는 복수의 픽셀(P)을 포함할 수 있다.
디스플레이 패널(10)은 매트릭스 형태로 배치된 복수의 픽셀 영역(21)들을 포함할 수 있다. 각 픽셀 영역(21)은 하나의 픽셀(P) 이 배치되며, 하나의 픽셀(P)은 적색(R) 광을 출사하는 제1 서브 픽셀(41), 녹색(G) 광을 출사하는 제2 서브 픽셀(42)및 청색(B) 광을 출사하는 제3 서브 픽셀(43)을 포함할 수 있다.
하나의 픽셀 영역(21)에서 제1 내지 제3 서브 픽셀(100, 120, 140)이 점유하지 않는 영역에는 제1 내지 제3 서브 픽셀(100, 120, 140)을 구동하기 위한 복수의 TFT(thin film transistor)들이 배치될 수 있다.
본 개시의 일 실시 예에 따른 디스플레이 모듈(3)은 터치 센서와 결합된 터치 스크린, 플렉시블 디스플레이(flexible display), 롤러블 디스플레이(rollable display), 3차원 디스플레이(3D display)일 수 있다. 또한, 본 개시의 일 실시 예에 따른 디스플레이 모듈을 다수 제공하고 이 모듈들을 물리적으로 연결하여 대형 디스플레이를 구현할 수 있다.
다양한 실시 예에 따르면, 디스플레이 패널(10)은 a-Si(amorphous silicon) TFT, LTPS(low temperature polycrystalline silicon) TFT, LTPO (low temperature polycrystalline oxide) TFT, HOP(hybrid oxide and polycrystalline silicon) TFT, LCP (liquid crystalline polymer) TFT, 또는 OTFT(organic TFT) 등과 같은 형태로 구현될 수 있는 기판을 포함할 수 있다.
도 4를 참조하면, 디스플레이 패널(10)은 기판(20)과 기판(20) 상에 배치된 TFT 층(30)을 포함할 수 있다.
기판(20)의 실장 면(예를 들면, TFT 층(30)의 상면)에는 다수의 실장 홈(41)이 마련될 수 있다. 하나의 픽셀 영역(21)에는 하나의 픽셀(P)을 이루는 다수의 서브 픽셀에 대응하는 다수의 실장 홈(41)이 마련될 수 있다. 예를 들면, 도 3과 같이 하나의 픽셀 영역(21)에 3개의 서브 픽셀(100, 120, 140)이 배치되는 경우 3개의 실장 홈(41)이 마련될 수 있다.
실장 홈(41)은 TFT 층(30) 상에 적층된 절연 층(40)에 형성될 수 있다. 절연 층(40)은 유기물 또는 무기물로 이루어질 수 있다. 또는, 절연 층(40)은 적어도 유기물 층과 적어도 하나의 무기물 층이 적층된 구조를 가질 수 있다. 또는, 절연 층(40)은 무기물 층과 유기물 층이 교대로 반복 적층된 구조를 가질 수 있다.
절연 층(40) 상에는 외부 충격으로부터 절연 층(40)을 보호하기 위한 보호 막(43)이 적층될 수 있다. 보호 막(43)은 유기물로 이루어질 수 있다. 보호 막(43)은 선택적으로 구비될 수 있으며 필요에 따라 생략될 수 있다.
실장 홈(41)은 절연 층(40)에 식각 공정 등을 통해 소정 깊이로 형성될 수 있다. 실장 홈(41)에 삽입된 발광 소자(100)는 포스트(115)가 실장 홈(41) 외부로 돌출될 수 있다. 실장 홈(41)은 바닥에 제1 기판 전극 패드(51) 및 제2 기판 전극 패드(52)가 배치될 수 있다. 이 경우, 실장 홈(41)의 바닥은 TFT 층(30)의 상면일 수 있다.
제1 기판 전극 패드(51)가 양극 기판 전극 패드일 경우 제2 기판 전극 패드(52)는 음극 기판 전극 패드일 수 있다.
제1 기판 전극 패드(51)는 발광 소자(100)의 제1 칩 전극(111)과 접속된다. 도 3에는 도시하지 않았으나, 제1 기판 전극 패드(51) 상에는 전기적인 접속 및 물리적인 접속이 가능하도록 솔더 볼(solder ball) 또는 솔더 페이스트(solder paste)가 도포될 수 있다. 이에 따라, 제1 기판 전극 패드(51)는 발광 소자(100)의 제1 칩 전극(111)은 솔더 볼 또는 솔더 페이스트를 통해 전기적 및 물리적으로 상호 연결될 수 있다.
제2 기판 전극 패드(52)는 발광 소자(100)의 제2 칩 전극(112)과 접속된다. 제2 기판 전극 패드(52)는 제1 기판 전극 패드(51)와 마찬가지 접속 방식으로 발광 소자(100)의 제2 칩 전극(112)과 전기적 및 물리적으로 연결될 수 있다.
제1 기판 전극 패드(51)는 예를 들면, TFT 층(30)에 마련된 게이트 전극 배선(53)에 전기적으로 연결될 수 있다. 이 경우, 제2 기판 전극 패드(52)는 TFT 층(30)에 마련된 공통 전극 배선(54)에 전기적으로 연결될 수 있다.
기판(20)에는 리페어용 발광 소자가 전기적으로 연결될 수 있도록 각 실장 홈(41)에 대응하는 제3 기판 전극 패드(60)와 제4 기판 전극 패드(70)가 형성될 수 있다. 제3 및 제4 기판 전극 패드(60, 70)는 리페어용 기판 전극 패드일 수 있다.
제3 기판 전극 패드(60)는 절연 층(40) 상에 형성될 수 있다. 제3 기판 전극 패드(60)는 제1 부분(61)이 게이트 전극 배선(53)과 전기적으로 연결되고, 제2 부분(62)이 실장 홈(41)의 주변부에 배치되고, 제3 부분(63)이 제2 부분(62)으로부터 실장 홈(41)의 측벽까지 연장 형성될 수 있다.
제3 기판 전극 패드(60)의 제2 부분(62) 및 제3 부분(63)은 리페어용 마이크로 LED의 종류 또는 형태에 따라 선택적으로 사용될 수 있다. 예를 들면, 리페어용 마이크로 LED의 제1 칩 전극의 위치를 고려하여 제3 기판 전극 패드(60)의 제2 부분(62) 또는 제3 부분(63)이 사용될 수 있다.
제4 기판 전극 패드(70)는 제3 기판 전극 패드(60)와 마찬가지로 절연 층(40) 상에 형성될 수 있다. 이 경우, 제4 기판 전극 패드(70)는 실장 홈(41)의 중심에 대하여 제3 기판 전극 패드(60)와 대칭으로 배치될 수 있다. 또는, 제3 기판 전극 패드(60)와 제4 기판 전극 패드(70)는 대칭 배치가 아닌 상태로 실장 홈(41)의 양측에 각각 배치될 수 있다.
제4 기판 전극 패드(70)는 제1 부분(71)이 공통 전극 배선(54)과 전기적으로 연결되고, 제2 부분(72)이 실장 홈(41)의 주변부에 배치되고, 제3 부분(73)이 제2 부분(72)으로부터 실장 홈(41)의 측벽까지 연장 형성될 수 있다.
제4 기판 전극 패드(70)는 제3 기판 전극 패드(60)와 마찬가지로 제2 부분(72) 및 제3 부분(73)이 리페어용 마이크로 LED의 종류 또는 형태에 따라 선택적으로 사용될 수 있다. 예를 들면, 리페어용 마이크로 LED의 제2 칩 전극의 위치를 고려하여 제4 기판 전극 패드(70)의 제2 부분(72) 또는 제3 부분(73)이 사용될 수 있다.
제3 및 제4 기판 전극 패드(60, 70)는 사용되지 않을 때 다른 전자 장치 등과 원하지 않은 전기적 연결을 방지할 수 있도록 절연 막(80)에 의해 덮일 수 있다.
발광 소자(100)는 p형 반도체 층(101), 활성 층(102), n형 반도체 층(103)이 순차적으로 적층되고, 발광 면(104)의 반대 면(105)에 제1 및 제2 칩 전극(111, 112)이 배치된 플립형 발광 소자일 수 있다.
발광 소자(100)는 유체 자가 조립 시 기판(20)에 인가되는 자기장에 의해 스스로 실장 홈(41)에 삽입될 수 있도록 자성 층(116)을 가지는 포스트(115)를 포함할 수 있다. 이 경우, 포스트(115)는 발광 소자(100)의 발광 면(104)으로부터 소정 길이로 돌출될 수 있다. 포스트(115)에 포함된 자성 층(116)은 반자성 물질(Diamagnetism)(예를 들면, Ge)이나 자기 특성을 가진 물질(예를 들면, Cr, Mn, Fe, Co, Ni, Cu)일 수 있다. 포스트(115)는 발광 면(104) 상에 위치하되 도 3과 같이 발광 면(104)의 일측으로 편향되게 배치될 수 있다. 이에 따라, 유체 자가 조립 시 자기장에 의해 제1 칩 전극(111)이 제1 기판 전극 패드(51)에 대응하고 제2 칩 전극(112)이 제2 기판 전극 패드(52)에 대응하도록 자세가 정렬되면서 실장 홈(41)에 삽입될 수 있다. 또한, 발광 소자(100)는 포스트(115)에 의해 발광 면(104)이 실장 홈(41)의 바닥을 향하는 자세로 실장 홈(41)에 삽입되는 것이 방지될 수 있다.
포스트(115)는 발광 소자(100)를 실장 홈(41)에 실장한 후 별도의 공정을 거쳐 발광 소자(100)로부터 제거될 수 있다.
한편, 다수의 마이크로 LED를 기판(20)에 전사한 후 열 압착 공정이 진행될 수 있다. 이 경우, 제1 및 제2 칩 전극(111, 112)은 인가되는 열에 의해 제1 및 제2 기판 전극 패드(51, 52)와 융합되는 금속 결합 상태를 이룰 수 있다.
이하, 도면을 참조하여, 본 개시의 일 실시 예에 따른 발광 소자를 설명한다.
도 5는 본 개시의 일 실시 예에 따른 발광 소자를 나타낸 단면도이고, 도 6은 본 개시의 일 실시 예에 따른 발광 소자를 나타낸 평면도이다.
도 5 및 도 6을 참조하면, 발광 소자(200)는 순차적으로 적층되는 제1 반도체 층(201), 활성 층(202), 제2 반도체 층(203)을 포함하며, 제1 칩 전극(211) 및 제2 칩 전극(212)을 포함할 수 있다.
제1 반도체 층(201)은 예를 들어, p형 반도체 층(anode, 산화 전극)을 포함할 수 있다. p형 반도체 층은 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN 등에서 선택될 수 있으며, Mg, Zn, Ca, Sr, Ba 등의 p형 도펀트가 도핑될 수 있다.
제2 반도체 층(203)은 예를 들어, n형 반도체 층(cathode, 환원 전극)을 포함할 수 있다. n형 반도체 층은 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN 등에서 선택될 수 있으며, Si, Ge, Sn 등의 n형 도펀트가 도핑될 수 있다.
한편, 발광 소자(200)는 전술한 구성으로 한정되지 않으며 예를 들면, 제1 반도체 층(201)이 n형 반도체 층을 포함하고, 제2 반도체 층(203)이 p형 반도체 층을 포함할 수도 있다.
활성 층(202)은 전자와 정공이 재결합되는 영역으로, 전자와 정공이 재결합함에 따라 낮은 에너지 준위로 천이하며, 그에 상응하는 파장을 가지는 빛을 생성할 수 있다. 활성 층(202)은 반도체 물질, 예컨대 비정질 실리콘(amorphous silicon) 또는 다결정 실리콘(poly crystalline silicon)을 포함할 수 있다. 그러나 본 실시 예는 이에 한정되지 않고 유기 반도체 물질 등을 함유할 수 있으며, 단일 양자 우물(SQW: single quantum well) 구조 또는 다중 양자 우물(MQW: multi quantum well) 구조로 형성될 수 있다.
제1 칩 전극(211)은 제1 반도체 층(201)과 제3 기판 전극 패드(60) 간 전기적 연결을 위한 것으로, 발광 소자(200)의 상면의 일부와 측면(207)의 일부를 덮을 수 있다. 여기서, 발광 소자(200)의 상면은 발광 면(205)으로서 제2 반도체 층(203)의 상면에 해당할 수 있다. 발광 소자(200)의 측면은 제1 반도체 층(201), 활성층(202), 제2 반도체 층(203)의 각 측면에 해당할 수 있다.
제1 칩 전극(211)은 발광 소자(200)에서 출사되는 광의 간섭을 최소화하도록 투명 전극인 인듐 주석 산화물(ITO) 또는 박막으로 이루어지는 Au나 Au를 함유한 합금 등으로 이루어질 수 있다.
제1 칩 전극(211)은 제3 기판 전극 패드(60)와 전기적으로 연결될 수 있는 제1 부분(211a) 및 제2 부분(211b)과 제1 반도체 층(201)과 연결되는 제3 부분(211c)을 포함할 수 있다.
제1 칩 전극(211)의 제1 부분(211a)은 제1 반도체 층(201)의 상면의 일부를 덮을 수 있다. 제1 칩 전극(211)의 제1 부분(211a)은 제1 배선(311)을 통해 제3 기판 전극 패드(60)의 제2 부분(62)과 전기적으로 연결될 수 있다(도 10 참조). 제1 배선(311)은 제1 칩 전극(211)의 제1 부분(211a)과 제3 기판 전극 패드(60)의 제2 부분(62)에 박막 형태로 증착 형성될 수 있다. 제1 배선(311)은 Au 또는 Au를 포함하는 합금일 수 있다.
제1 칩 전극(211)의 제2 부분(211b)은 제1 부분(211a)에 연장되어 제1 반도체 층(201), 활성 층(202) 및 제2 반도체 층(203)의 측면을 덮을 수 있다. 제1 칩 전극(211)의 제2 부분(211b)은 제3 기판 전극 패드(60)의 제3 부분(63)과 전기적으로 연결될 수 있다(도 9 참조). 이와 같이, 제1 칩 전극(211)의 제2 부분(211b)은 제1 반도체 층(201)까지만 덮을 수 있는 길이를 갖거나, 활성 층(202)까지만 덮을 수 있는 길이를 가질 수 있다. 예컨대, 제1 칩 전극(211)의 제2 부분(211b)의 길이는 제3 기판 전극 패드(60)의 제3 부분(63)과 전기적으로 연결될 수 있는 정도이면 충분하다.
제1 칩 전극(211)의 제3 부분(211c)은 제1 부분(211a)에 연장되어 제1 반도체 층(201)과 연결될 수 있다. 이 경우, 제1 칩 전극(211)의 제3 부분(211c)은 제2 반도체 층(203) 및 활성 층(202)을 관통하여 제1 반도체 층(201)까지 연장되는 길이를 가질 수 있다. 이 경우, 제1 칩 전극(211)의 제3 부분(211c)은 보호 막(230)에 의해 제2 반도체 층(203) 및 활성 층(202)과 격리됨에 따라 전기적인 접촉이 이루어지지 않는다.
제2 칩 전극(212)은 제2 반도체 층(203)과 제4 기판 전극 패드(70) 간 전기적 연결을 위한 것으로, 발광 소자(200)의 상면(발광 면(205))의 일부와 측면(207)의 일부를 덮을 수 있다. 이 경우, 제2 칩 전극(212)은 도 6과 같이, 제1 칩 전극(211)과 대향하는 측 또는 반대 측에 배치될 수 있다.
제2 칩 전극(212)은 제1 칩 전극(211)과 마찬가지로 발광 소자(200)에서 출사되는 광의 간섭을 최소화하도록 투명 전극인 인듐 주석 산화물(ITO) 또는 박막으로 이루어지는 Au나 Au를 함유한 합금 등으로 이루어질 수 있다.
제2 칩 전극(212)은 제4 기판 전극 패드(70)와 전기적으로 연결될 수 있는 제1 부분(212a) 및 제2 부분(212b)과 제2 반도체 층(203)과 연결되는 제3 부분(212c)을 포함할 수 있다.
제2 칩 전극(212)의 제1 부분(212a)은 제1 반도체 층(201)의 상면의 일부를 덮을 수 있다. 제2 칩 전극(212)의 제1 부분(212a)은 제2 배선(312)을 통해 제4 기판 전극 패드(70)의 제2 부분(72)과 전기적으로 연결될 수 있다(도 10 참조). 제2 배선(312)은 제2 칩 전극(212)의 제1 부분(212a)과 제4 기판 전극 패드(70)의 제2 부분(72)에 박막 형태로 증착 형성될 수 있다. 제2 배선(312)은 Au 또는 Au를 포함하는 합금일 수 있다.
제2 칩 전극(212)의 제2 부분(212b)은 제1 부분(212a)에 연장되어 제1 반도체 층(201), 활성 층(202) 및 제2 반도체 층(203)의 측면을 덮을 수 있다. 제2 칩 전극(212)의 제2 부분(212b)은 제4 기판 전극 패드(70)의 제3 부분(73)과 전기적으로 연결될 수 있다(도 9 참조). 이와 같이, 제2 칩 전극(212)의 제2 부분(212b)은 제1 반도체 층(201)까지만 덮을 수 있는 길이를 갖거나, 활성 층(202)까지만 덮을 수 있는 길이를 가질 수 있다. 예컨대, 제2 칩 전극(212)의 제2 부분(212b)의 길이는 제4 기판 전극 패드(70)의 제3 부분(73)과 전기적으로 연결될 수 있는 정도이면 충분하다.
제2 칩 전극(212)의 제3 부분(212c)은 제1 부분(212a)에 연장되어 제2 반도체 층(203)과 연결될 수 있다.
발광 소자(200)는 상면 및 측면에 절연 막(230)이 덮일 수 있다. 절연 막(230)은 유기물 또는 무기물로 이루어질 수 있으며, 유기물과 무기물이 반복 적층된 구조일 수도 있다.
도 5를 참조하면, 절연 막(230)의 일부분에는 제2 칩 전극(212)의 제1 부분(212a)이 적층될 수 있다. 하지만, 이에 제한되지 않고 제2 칩 전극(212)의 제1 부분(212a)이 적층된 절연 막(230)의 일부분은 생략될 수 있다. 이에 따라, 제2 칩 전극(212)의 제1 부분(212a)이 직접 제2 반도체 층(203)에 접촉할 수 있다.
이하, 도면을 참조하여, 본 개시의 일 실시 예에 따른 발광 소자(200)를 이용하여 불량 발광 소자(100)를 대체하는 리페어 과정을 설명한다.
도 7은 본 개시의 일 실시 예에 따른 기판으로부터 불량 발광 소자를 제거하는 예를 나타낸 도면이다.
도 7을 참조하면, 불량 발광 소자(100)를 실장 홈(41)으로부터 제거할 때 제1 및 제2 기판 전극 패드(51a, 51b)는 불량 발광 소자(100)의 제1 및 제2 칩 전극(111, 112)과 강제로 분리되면서 도 4와 같이 제1 및 제2 칩 전극(111, 112)과 접합되었던 면이 손상될 수 있다. 이에 따라, 실장 홈(41)의 제1 및 제2 기판 전극 패드(51a, 51b)는 재사용이 불가능할 수 있다.
불량 발광 소자(100)가 제거된 상태에서 양품인 리페어용 발광 소자(200)를 실장하기 위해 사전 작업을 진행할 수 있다.
사전 작업으로, 본 개시의 일 실시 예에 따른 발광 소자(200)를 기판(20)에 리페어용 발광 소자로 사용하기 위해 제3 및 제4 기판 전극 패드(60, 70)의 일 부분을 노출시키기 위해 절연 막(80)의 일부를 제거할 수 있다.
여기서 제거되는 절연 막(80)의 일부는 발광 소자(200)의 제1 및 제2 칩 전극(211, 212)이 접촉하는 부분에 따라 결정될 수 있다. 예를 들면, 도 8과 같이 발광 소자(200)의 제1 및 제2 칩 전극(211, 212)의 제2 부분(211b, 212b)이 제3 및 제4 기판 전극 패드(60, 70)와 전기적으로 접촉하는 경우, 제3 및 제4 기판 전극 패드(60,70)의 제3 부분(63, 73)을 각각 덮고 있는 절연 막(80)의 일부를 제거한다.
발광 소자(200)를 실장 홈(41)에 삽입하기 전에 절연 막(80)이 제거된 제3 및 제4 기판 전극 패드(60, 70)의 제3 부분(63, 73)에 접착 부재(미도시)(예를 들면, 솔더 페이스트 등) 등을 도포할 수 있다. 솔더 페이스트는 발광 소자(200)의 제1 및 제2 칩 전극(211, 212)이 제3 및 제4 기판 전극 패드(60. 70)와 양호한 전기적인 접속을 이룰 수 있다.
도 9는 본 개시의 일 실시 예에 따른 발광 소자를 기판의 실장 홈에 배치한 예를 나타낸 도면이다.
도 9를 참조하면, 불량 발광 소자(100)가 제거된 실장 홈(41)에 발광 소자(200)를 삽입한다.
이 경우, 발광 소자(200)의 제1 전극 패드(211)의 제2 부분(211b)은 제3 기판 전극 패드(60)의 제3 부분(63)과 접촉하고, 발광 소자(200)의 제2 전극 패드(212)의 제2 부분(212b)은 제4 기판 전극 패드(70)의 제3 부분(73)과 접촉한다.
이 상태에서, 열 압착 방식으로 발광 소자(200)를 기판에 본딩할 수 있다. 이 경우, 발광 소자(200)의 제1 전극 패드(211)의 제2 부분(211b)은 제3 기판 전극 패드(60)의 제3 부분(63)과 융합하여 금속 결합 상태를 이룰 수 있다. 마찬가지로, 발광 소자(200)의 제2 전극 패드(212)의 제2 부분(212b)은 제4 기판 전극 패드(70)의 제3 부분(73) 과 융합하여 금속 결합 상태를 이룰 수 있다. 따라서, 실장 홈(41)에 삽입된 발광 소자(200)의 제1 및 제2 칩 전극(211, 212)는 각각 제3 및 제4 기판 전극 패드(60, 70)에 전기적으로 연결될 수 있다.
한편, 본 개시의 일 실시 예에 따른 발광 소자(200)는 전술한 바와 같이 리페어용으로 사용할 수 있으나, 이제 제한되지 않고 전사용으로도 사용할 수 있다. 본 개시의 일 실시 예에 따른 발광 소자(200)를 전사용으로 사용하는 경우, 발광 소자(200)가 실장되는 기판(20)은 제1 및 제2 기판 전극 패드(51, 52, 도 4 참조)를 생략할 수 있다. 이 경우, 발광 소자(200)의 제1 및 제2 칩 전극(211, 212)은 전사 공정에서 기판(20)에 마련된 제3 및 제4 기판 전극 패드(60, 70)와 전기적으로 연결될 수 있다.
이하에서는, 발광 소자(200)의 제1 및 제2 칩 전극(211, 212)의 제1 부분(211a, 212a)이 각각 기판(20)의 제3 및 제4 기판 전극 패드(60, 70)의 제2 부분(62, 72)에 전기적으로 접속하는 예를 설명한다.
도 10은 본 개시의 일 실시 예에 따른 발광 소자의 양극 전극 및 음극 전극을 각각 기판의 양극 전극 패드 및 음극 전극 패드와 전기적으로 연결한 예를 나타낸 도면이다.
도 10을 참조하면, 발광 소자(200)의 제1 및 제2 칩 전극(211, 212)의 제1 부분(211a, 212a)이 제3 및 제4 기판 전극 패드(60, 70)의 제2 부분(62, 72)과 전기적으로 접촉시키기 위해, 제3 및 제4 기판 전극 패드(60,70)의 제2 부분(62, 72)을 각각 덮고 있는 절연 막(80)의 일부를 제거한다.
이어서, 불량 발광 소자(100)가 제거된 실장 홈(41)에 발광 소자(200)를 삽입한다.
발광 소자(200)의 제1 칩 전극(211)의 제1 부분(211a)은 제1 배선(311)에 의해 제3 기판 전극 패드(60)의 제2 부분(62)과 전기적으로 연결될 수 있다. 마찬가지로, 발광 소자(200)의 제2 칩 전극(212)의 제1 부분(212a)은 제2 배선(312)에 의해 제4 기판 전극 패드(70)의 제2 부분(72)과 전기적으로 연결될 수 있다.
이 경우, 제1 및 제2 배선(311, 312)은 디스플레이 패널(10)의 상측에 도포함에 따라, 발광 소자(200)의 제1 및 제2 칩 전극(211, 212)과 제3 및 제4 기판 전극 패드(60. 70) 간 본딩 작업이 용이하게 이루어질 수 있다. 이 경우, 제1 및 제2 배선(311, 312)은 잉크젯 방식으로 기판 상에 도포될 수 있으며, 그 외에 다양한 방식으로 도포가 가능하다.
한편, 본 개시의 일 실시 예에 따른 발광 소자(200)는 전술한 바와 같이 전사용으로도 사용할 수 있다.
전사 시 발광 소자(200)의 제1 및 제2 칩 전극(211, 212)의 제1 부분(211a, 212a)과 제3 및 제4 기판 전극 패드(60, 70)의 제2 부분(62, 72)을 각각 전기적으로 연결하는 경우, 제1 및 제2 배선(311, 312) 포토리소그래피 방식으로 형성될 수 있다.
예를 들면, 전사 공정을 통해 다수의 실장 홈(41)에 각각 발광 소자(200)를 삽입한 후, 절연층(40) 및 다수의 발광 소자(200)의 상면에 감광막을 도포한다.
감광막을 건조(예를 들면, soft bake 방식으로 건조)한 후, 마스크(미도시)를 디스플레이 패널(20)의 상면에 정렬한 후 마스크에 형성된 다수의 개구를 통해 노광(exposure) 후 현상(development)한다. 이에 따라, 감광막의 일부 예를 들면, 제1 및 제2 배선(311, 312)이 형성될 위치에 대응하는 부분은 제거된다. 이 경우, 감광막은 빛을 받은 부분이 제거되는 양성(positive) 감광액으로 이루어질 수 있다.
디스플레이 패널(10)은 감광막이 제거된 부분이 외부로 노출된다. 이어서, 감광막을 경화 건조(예를 들면, hard curing 또는 hard bake 방식으로 건조)한 후, 제1 및 제2 배선(311, 312)을 상기 노출된 부분에 증착한다. 여기서, 제1 및 제2 배선(311, 312)은 CVD(Chemical Vapor Deposition) 방식 또는 스퍼터링 방식에 의해 발광 소자(200)의 제1 및 제2 칩 전극(211, 212)의 제1 부분(211a, 212a)과 제3 및 제4 기판 전극 패드(60, 70)의 제2 부분(62, 72)에 증착된다.
이후, 디스플레이 패널(10)의 상면에 남은 감광막을 제거한다. 감광막 제거는 액체 감광제 스트리퍼,　산소 플라즈마 시스템 안에서 감광제를 산화시키는 등의 방법으로 제거할 수 있으며, 이에 한정되지 않고 다양한 방법으로 감광막을 제거할 수 있다.
이와 같이, 본 개시의 일 실시 예에 따른 발광 소자(200)를 이용하여 디스플레이 모듈(3)을 제작하는 경우, 사용되는 기판(20)은 실장 홈(41)의 바닥에 마련되는 제1 및 제2 칩 전극(51, 52)을 생략할 수 있다.
도 11a 내지 도 13은 본 개시의 다양한 실시 예에 따른 발광 소자의 제1 칩 전극 및 제2 칩 전극의 다른 형태들을 나타낸 도면들이다.
도 11a를 참조하면, 발광 소자(300)는 전술한 발광 소자(200)와 마찬가지로 대략 타원 형상으로 이루어질 수 있다. 이 경우, 제1 및 제2 칩 전극(311, 312)은 대략 직선 형태로 발광 소자의 양측에 배치될 수 있다.
발광 소자(300)의 제1 칩 전극(311)은 발광 소자(300)의 상면에 배치된 제1 부분(311a)과, 발광 소자(300)의 측면에 배치된 제2 부분(311b)을 포함할 수 있다. 제1 칩 전극(311)은 도시하지 않은 제3 부분이 제1 부분(311a)에 연장되어 발광 소자(300)의 제1 반도체 층(201, 도 5 참조)에 연결될 수 있다.
발광 소자(300)의 제2 칩 전극(312)은 발광 소자(300)의 상면에 배치된 제1 부분(312a)과, 발광 소자(300)의 측면에 배치된 제2 부분(312b)을 포함할 수 있다. 제2 칩 전극(312)은 도시하지 않은 제3 부분이 제1 부분(312a)에 연장되어 발광 소자(300)의 제2 반도체 층(203, 도 5 참조)에 연결될 수 있다.
도 11b를 참조하면, 발광 소자(400)는 전술한 발광 소자(200)와 마찬가지로 대략 타원 형상으로 이루어질 수 있다. 이 경우, 제1 및 제2 칩 전극(411, 412)은 발광 소자(400)의 서로 반대 측의 라운딩된 부분을 따라 대략 호(arc) 형태로 배치될 수 있다.
발광 소자(400)의 제1 칩 전극(411)은 발광 소자(400)의 상면에 배치된 제1 부분(411a)과, 발광 소자(400)의 측면에 배치된 제2 부분(411b)을 포함할 수 있다. 제1 칩 전극(411)은 도시하지 않은 제3 부분이 제1 부분(411a)에 연장되어 발광 소자(400)의 제1 반도체 층(201, 도 5 참조)에 연결될 수 있다.
발광 소자(400)의 제2 칩 전극(412)은 발광 소자(400)의 상면에 제1 부분(412a)과, 발광 소자(400)의 측면에 배치된 제2 부분(412b)을 포함할 수 있다. 제2 칩 전극(412)은 도시하지 않은 제3 부분이 제1 부분(412a)에 연장되어 발광 소자(400)의 제2 반도체 층(203, 도 5 참조)에 연결될 수 있다.
도 12를 참조하면, 발광 소자(500)는 전술한 발광 소자(200)와 상이하게 대략 원 형상으로 이루어질 수 있으며, 소정 두께를 가질 수 있다. 이 경우, 제1 및 제2 칩 전극(511, 512)은 발광 소자(500)의 서로 반대 측의 라운딩된 부분을 따라 배치될 수 있다.
발광 소자(500)의 제1 칩 전극(511)은 발광 소자(500)의 상면에 배치된 제1 부분(511a)과, 발광 소자(500)의 측면에 배치된 제2 부분(511b)을 포함할 수 있다. 제1 칩 전극(511)은 도시하지 않은 제3 부분이 제1 부분(511a)에 연장되어 발광 소자(500)의 제1 반도체 층(201, 도 5 참조)에 연결될 수 있다.
발광 소자(500)의 제2 칩 전극(512)은 발광 소자(500)의 상면에 배치된 제1 부분(512a)과, 발광 소자(500)의 측면에 배치된 제2 부분(512b)을 포함할 수 있다. 제2 칩 전극(512)은 도시하지 않은 제3 부분이 제1 부분(512a)에 연장되어 발광 소자(500)의 제2 반도체 층(203, 도 5 참조)에 연결될 수 있다.
도 13을 참조하면, 발광 소자(600)는 전술한 발광 소자(200)와 상이하게 대략 직사각 형상으로 이루어질 수 있으며, 소정 두께를 가질 수 있다. 이 경우, 제1 및 제2 칩 전극(611, 612)은 발광 소자(600)의 서로 반대 측의 라운딩된 부분을 따라 배치될 수 있다.
발광 소자(600)의 제1 칩 전극(611)은 발광 소자(600)의 상면에 배치된 제1 부분(511a)과, 발광 소자(600)의 측면에 배치된 제2 부분(611b)을 포함할 수 있다. 제1 칩 전극(611)은 도시하지 않은 제3 부분이 제1 부분(611a)에 연장되어 발광 소자(600)의 제1 반도체 층(201, 도 5 참조)에 연결될 수 있다.
발광 소자(600)의 제2 칩 전극(612)은 발광 소자(600)의 상면에 배치된 제1 부분(612a)과, 발광 소자(600)의 측면에 배치된 제2 부분(612b)을 포함할 수 있다. 제2 칩 전극(612)은 도시하지 않은 제3 부분이 제1 부분(612a)에 연장되어 발광 소자(600)의 제2 반도체 층(203, 도 5 참조)에 연결될 수 있다.
이상에서는 본 개시의 바람직한 실시 예에 대하여 도시하고 설명하였지만, 본 개시는 상술한 특정의 실시 예에 한정되지 아니하며, 청구범위에서 청구하는 본 개시의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변형실시가 가능한 것은 물론이고, 이러한 변형실시들은 본 개시의 기술적 사상이나 전망으로부터 개별적으로 이해돼서는 안될 것이다.
3: 디스플레이모듈
10: 디스플레이 패널
20: 기판
30: TFT 층
40: 절연 층
41: 실장 홈
60: 제3 기판 전극 패드
70: 제4 기판 전극 패드
200: 발광 소자
211: 제1 칩 전극
212: 제2 칩 전극
311: 제1 배선
312: 제2 배선

Claims (15)

  1. 제1 반도체 층;
    상기 제1 반도체 층 상에 배치된 활성 층;
    상기 활성 층 상에 배치된 제2 반도체 층;
    상기 제2 반도체 층의 상면의 일부와 상기 제2 반도체 층의 측면의 일부를 덮는 제1 칩 전극; 및
    상기 제1 칩 전극이 덮지 않은 상기 제2 반도체 층의 상면 일부와 상기 제1 칩 전극이 덮지 않은 상기 제2 반도체 층의 측면을 덮는 제2 칩 전극;을 포함하는 발광 소자.
  2. 제1항에 있어서,
    상기 제1 칩 전극은,
    상기 제2 반도체 층의 상면을 덮는 제1 부분;
    상기 제1 부분에 연장되어 상기 제2 반도체 층의 측면을 덮는 제2 부분; 및
    상기 제1 부분에 연장되어 상기 제1 반도체 층에 연결되는 제3 부분;을 포함하는 발광 소자.
  3. 제2항에 있어서,
    상기 제2 부분은 상기 활성 층 또는 상기 제1 반도체층까지 연장되는 발광 소자.
  4. 제2항에 있어서,
    상기 제3 부분은 절연 막에 의해 상기 제2 반도체 층 및 상기 활성 층과 비접촉되는 발광 소자.
  5. 제2항에 있어서,
    상기 제3 부분은 상기 제2 반도체 층 및 상기 활성 층을 관통하여 상기 제1 반도체 층에 연결되는 길이를 가지는 발광 소자.
  6. 제1항에 있어서,
    상기 제2 칩 전극은,
    상기 제2 반도체 층의 상면을 덮는 제1 부분; 및
    상기 제1 부분에 연장되어 상기 제2 반도체 층의 측면을 덮는 제2 부분;을 포함하는 발광 소자.
  7. 제6항에 있어서,
    상기 발광 소자는 상면 및 측면을 덮는 절연 막을 더 포함하며,
    상기 제2 칩 전극은 상기 제1 부분에 연장되어 상기 절연 막을 관통하여 상기 제2 반도체 층에 연결되는 제3 부분을 더 포함하는 발광 소자.
  8. 제1항에 있어서,
    상기 제1 칩 전극 및 상기 제2 칩 전극은 비대칭으로 배치되는 발광 소자.
  9. 제1항에 있어서,
    상기 제1 칩 전극 및 상기 제2 칩 전극은 대칭으로 배치되는 발광 소자.
  10. 일면에 다수의 실장 홈이 마련된 기판;
    상기 다수의 실장 홈에 각각 실장된 다수의 발광 소자; 및
    상기 다수의 발광 소자들의 구동 신호를 생성하는 구동 회로;를 포함하며,
    상기 발광 소자는,
    제1 반도체 층 및 제2 반도체층과, 상기 제1 및 제2 반도체 층 사이에 배치된 활성 층과, 상기 제2 반도체 층의 상면의 일부와 상기 제2 반도체 층의 측면의 일부를 덮는 제1 칩 전극과, 상기 제1 칩 전극이 덮지 않은 상기 제2 반도체 층의 상면 일부와 상기 제1 칩 전극이 덮지 않은 상기 제2 반도체 층의 측면을 덮는 제2 칩 전극을 포함하고,
    상기 기판은,
    각 실장 홈에 배치되어 상기 제1 칩 전극이 전기적으로 연결되는 제1 기판 전극 패드와, 상기 제2 칩 전극이 전기적으로 연결되는 제2 기판 전극 패드를 포함하는, 디스플레이 모듈.
  11. 제10항에 있어서,
    상기 제1 기판 전극 패드는,
    상기 실장 홈의 일측 주변에 배치된 제1 부분; 및
    상기 제1 부분에 연장되어 상기 실장 홈의 내주면까지 연장된 제2 부분;을 포함하는 디스플레이 모듈.
  12. 제11항에 있어서,
    상기 제1 기판 전극 패드는 상기 제1 부분 또는 상기 제 2 부분이 상기 제1 칩 전극과 전기적으로 연결되는 디스플레이 모듈.
  13. 제10항에 있어서,
    상기 제2 기판 전극 패드는,
    상기 실장 홈의 일측 주변에 배치된 제1 부분; 및
    상기 제1 부분에 연장되어 상기 실장 홈의 내주면까지 연장된 제2 부분;을 포함하는 디스플레이 모듈.
  14. 제13항에 있어서,
    상기 제1 기판 전극 패드는 상기 제1 부분 또는 상기 제 2 부분이 상기 제2 칩 전극과 전기적으로 연결되는 디스플레이 모듈.
  15. 제10항에 있어서,
    상기 제1 기판 전극 패드는 상기 제1 칩 전극과 전기적으로 비연결되는 부분이 절연막에 의해 덮이고,
    상기 제2 기판 전극 패드는 상기 제2 칩 전극과 전기적으로 비연결되는 부분이 절연막에 의해 덮이는 디스플레이 모듈.
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