JP2016086345A - 処理装置、画像読取装置及び画像形成装置 - Google Patents

Abstract

【課題】待機モードにおける消費電力の低減と、待機モードから動作モードへの復帰の高速化とを両立させる。
【解決手段】所定電位の電圧を生成する電圧生成部を備え、所定電位とは異なる電位と所定電位とを切替えて制御信号を生成する制御信号生成部と、制御信号の電位が所定電位である場合には、所定電流を流しつつ、入力された信号を処理して出力し、制御信号の電位が所定電位とは異なる電位である場合には、所定電流を流さず信号を処理しない複数の処理部と、複数の処理部が信号を処理する動作モードの場合には、電圧生成部が生成する所定電位の電圧信号を制御信号とし、複数の処理部が信号を処理しない待機モードの場合には、電圧生成部が所定電位の電圧を生成しつつ、所定電位とは異なる電位の電圧信号を制御信号とするように、制御信号生成部を制御する制御部と、を有する。
【選択図】図３

Description

本発明は、処理装置、画像読取装置及び画像形成装置に関する。

スキャナは、例えば原稿からの反射光を光電変換する光電変換素子、光電変換素子が出力するアナログ画像信号に対してＡ／Ｄ変換等の処理を行うアナログ処理部、デジタル変換された画像データに対して各種補正を施す画像補正部、及び画像データを後段へ転送する画像転送部で構成される。近年の省電力化の要求に応えるべく、光電変換素子には従来のＣＣＤに代わってＣＭＯＳセンサが注目されており、デジタルスチルカメラにおいては既に一般的に用いられている。

ＣＭＯＳセンサは、ＣＭＯＳプロセスが用いられており、タイミングジェネレータ（ＴＧ）やアナログ処理部など複数の機能を集積化することが可能である。スキャナと同様に、ＣＭＯＳセンサを用いたカメラは、バッテリー等で動作することから長時間動作させるために省電力化への要求が非常に高い。そのため待機状態と言われる非撮像時には、ＣＭＯＳセンサの動作を停止しても問題ないため、その期間は消費電力を低減するため動作周波数を落とすという技術が知られている。

また、特許文献１には、スタンバイ動作モード時に、分周回路が、シリアルデータ生成部からのシリアルデータをデコーダでデコードして得られた分周比制御信号に基づいて、発振回路からの原振クロックを８分周して基準クロックとする固体撮像装置が開示されている。

従来の周波数を落とすことによって電力を低減する技術は、画像信号をシリアル出力させており、決められた期間内に信号を転送するため周波数を上げて高速動作させているＣＭＯＳセンサには効果はあった。しかしながら、画像信号をパラレル出力するＣＭＯＳセンサにおいては、元々画素回路の駆動クロック周波数が従来のＣＭＯＳセンサに比べて数ｋＨｚ程度と１００倍程度遅く、周波数を落とすことによる電力低減効果は小さい。さらに、１つの画素回路に対して駆動クロック起因では数十ｐＡの電流が流れている一方で、周波数によらず画素回路毎に備えられているバイアス回路には定常的に数十ｕＡの電流が流れており、これによる消費電力が支配的となっているという問題があった。

本発明は、上記に鑑みてなされたものであって、待機モードにおける消費電力の低減と、待機モードから動作モードへの復帰の高速化とを両立させることができる処理装置、画像読取装置及び画像形成装置を提供することを目的とする。

上述した課題を解決し、目的を達成するために、本発明は、所定電位の電圧を生成する電圧生成部を備え、前記所定電位とは異なる電位と前記所定電位とを切替えて制御信号を生成する制御信号生成部と、前記制御信号の電位が前記所定電位である場合には、所定電流を流しつつ、入力された信号を処理して出力し、前記制御信号の電位が前記所定電位とは異なる電位である場合には、前記所定電流を流さず信号を処理しない複数の処理部と、前記複数の処理部が信号を処理する動作モードの場合には、前記電圧生成部が生成する前記所定電位の電圧信号を前記制御信号とし、前記複数の処理部が信号を処理しない待機モードの場合には、前記電圧生成部が前記所定電位の電圧を生成しつつ、前記所定電位とは異なる電位の電圧信号を前記制御信号とするように、前記制御信号生成部を制御する制御部と、を有することを特徴とする。

本発明によれば、待機モードにおける消費電力の低減と、待機モードから動作モードへの復帰の高速化とを両立させることができるという効果を奏する。

図１は、ＣＭＯＳセンサを有する撮像装置の概要を示す図である。 図２は、図１に示したＣＭＯＳセンサの駆動タイミングの概要を示すタイミングチャートである。 図３は、第１実施形態にかかるＣＭＯＳセンサの概要を示す図である。 図４は、画素部（ｐｉｘ＿ｒ）の構成を示す図である。 図５は、バイアス回路を詳細に示した画素部の構成を示す図である。 図６は、基準信号生成回路とバイアス回路の構成例を示す図である。 図７は、ＣＭＯＳセンサの駆動タイミングを示すタイミングチャートである。 図８は、ＣＭＯＳセンサが待機状態である場合の画素部のスイッチ、駆動信号及び制御信号の状態を示す図である。 図９は、第２実施形態にかかるＣＭＯＳセンサの概要を示す図である。 図１０は、ＡＤＣの構成の概要を示す図である。 図１１は、ＡＤＣが有する増幅部の内部回路の概要を示す図である。 図１２は、第３実施形態にかかるＣＭＯＳセンサの概要を示す図である。 図１３は、ＰＧＡの構成の概要及び動作時の等価回路を示す図である。 図１４は、ＣＭＯＳセンサの待機状態からの復帰のタイミングを示すタイミングチャートである。 図１５は、ＣＭＯＳセンサの動作状態及び待機状態を概念的に示す概念図である。 図１６は、ＣＭＯＳセンサを有する画像読取装置を備えた画像形成装置の概要を示す図である。

まず、本発明がなされるに至った背景について説明する。図１は、ＣＭＯＳセンサ（ＣＭＯＳリニアセンサ）１０を有する撮像装置の概要を示す図である。ＣＭＯＳセンサ１０は、入射光をフォトダイオード（ＰＤ）１００によって光電変換し、画素（Ｐｉｘ）内の電荷検出部（Ｃｆｄ）１０２によって電圧信号に変換し、電圧信号に変換された画像信号を、スイッチ（ＳＷ）１０４を介してアナログバス１０６を経由させ、出力バッファ１０８から出力させる。

ＳＷ１０４は、１〜ｎ画素目まで順に切り替えることによって画素毎の画像信号をシリアル信号にする。なお、一般的なデジタルスチルカメラに用いられるＣＭＯＳセンサの画素数は、おおよそ水平×垂直＝５０００×４０００画素であり、ここでは簡略化のために水平画素のみ示し、ｎ＝５０００とする。

ＳＷ１０４を駆動する駆動信号（Ｓ［５０００］）は、１ライン期間に１回ＯＮする信号となる。但し、複数画素を同時にＯＮすることができないため、画素毎に僅かにＯＮタイミングが異なる。つまり、スイッチを駆動する信号（Ｓ［５０００：１］）は、１ライン期間の画素周期幅で１回アサートする信号であるが、その信号数は画素数分だけ存在する。

同様に、ＰＤ１００によって蓄積された電荷をＣｆｄ１０２に転送するための信号（ＴＳ［５０００：１］）や、Ｃｆｄ１０２をリセットする信号（ＲＳ［５０００：１］）も、１ライン期間の画素周期幅で１回アサートする信号であるが、信号数は画素数分存在する。

なお、図１では上述したように簡略化しているが、一般的にデジタルスチルカメラにはＣＭＯＳエリアセンサが用いられ、画素部は水平（約５０００画素）×垂直（約４０００画素）方向に２次元に配列されており、入射光をＲＧＢ３色の電気信号へ変換して信号を取り出している。

制御部（ＴＧ；Ｔｉｍｉｎｇ Ｇｅｎｅｒａｔｏｒ）１１６は、ＣＭＯＳセンサを駆動するための駆動信号供給の他、ＣＭＯＳセンサ１０から出力されたアナログ信号を増幅するＡＧＣ回路１１０、アナログ信号をデジタル信号へ変換するＡ／Ｄ変換部（ＡＤＣ）１１２、及び信号処理回路１１４に各種クロックの供給を行っている。

さらに、ＣＭＯＳセンサ１０は、低電圧駆動が可能なＣＭＯＳプロセスであるため、ＣＭＯＳセンサ１０の内部に上述した他の機能部分を内蔵することも可能となっている。

図２は、図１に示したＣＭＯＳセンサ１０の駆動タイミングの概要を示すタイミングチャートである。ＣＭＯＳセンサ駆動信号は、基準クロック（ＣＬＫ）を元にして生成される。まず、ＣＭＯＳセンサ１０は、１ライン分の動作の開始に先立ってＲＳをＯＮにする。ＲＳは、電荷検出部（Ｃｆｄ）１０２の電荷をリセットする信号であり、画素信号を読み出す期間ではリセット状態を解除（ＯＦＦ）する。そして、ＣＭＯＳセンサ１０は、Ｃｆｄ１０２のリセット状態を解除した状態で、転送信号（ＴＳ）をＯＮにしてＰＤ１００からの電荷をＣｆｄ１０２に転送し、電荷−電圧変換を行う。

次に、ＣＭＯＳセンサ１０は、スイッチ制御信号（Ｓ）をＯＮにし、電圧信号に変換された画像信号をアナログバス１０６に出力する。アナログバス１０６は、全画素の出力が接続されたバスであり、あるタイミングでは任意の１画素のみが接続され、それ以外の画素はＳＷ１０４によって非接続状態となっており、全ての画素信号はアナログバスを共通に用いる。アナログバス１０６に出力された画像信号は、出力バッファ１０８を介して外部に出力される。その後、ＣＭＯＳセンサ１０は、ＳをＯＦＦにされてＳＷ１０４が閉じ、次画素の処理に移り、この一連の動作を全画素信号が出力されるまで行う。

そのため、ＴＳ［ｎ］／ＲＳ［ｎ］／Ｓ［ｎ］のタイミングは、１画素周期ずつずれており、１ラインの画素を読み出す場合には１連の動作が５０００回行われる。なお、ｈｓｙｎｃは、水平ライン同期信号であり、１水平ラインの周期を示す。ＣＭＯＳセンサ１０から出力された画素データは、順次ＡＧＣ回路１１０へ転送され、増幅されて、ＡＤＣ１１２へ送られる。

上述動作は、全画素に渡って行われるため、ＣＭＯＳセンサ１０では画素周波数１クロック分の動作を約５０００回駆動しており、センサ全体として数〜数十ＭＨｚの画素周波数で画素を駆動していることとなる。そのため、撮像を行わない待機状態では駆動周波数を落とすことによって消費電力を低減することが可能となっている。

しかしながら、従来の技術では、１ライン期間内に転送しなければならない５０００画素分の信号をシリアル出力しているため、ＣＭＯＳセンサを高速で駆動させる必要があった。つまり、高速駆動を行うために周波数を上げざるを得ず、それにより消費電力が大きくなってしまっている問題があった。更に、画像信号をパラレル出力するＣＭＯＳセンサの場合、ＴＳ、ＲＳ、Ｓの駆動周波数は数〜数十ｋＨｚと非常に低く抑える事ができるため、さらに周波数を低くする事での消費電力の低減にあまり期待出来ない（効果が小さい）という問題がある。

図３は、第１実施形態にかかるＣＭＯＳセンサ（ＣＭＯＳリニアセンサ）２０の概要を示す図である。ＣＭＯＳセンサ２０は、入射光量に応じた電荷を生成するフォトダイオード（ＰＤ：受光素子）と、その近傍に備えられたＰＤからの電荷を電圧信号に変換し、後段へ転送して、電圧をリセットする画素回路とを備えた画素部（ｐｉｘ＿＊）が色毎にそれぞれ一方向に配列された画素アレイを有する。ＣＭＯＳセンサ２０は、例えば画像読取装置に用いられてＡ３サイズの原稿を読み取るために、色毎にそれぞれ約７５００個の画素部（約７５００画素×３色）が主走査方向に配列されている。なお、＊は、ｒ／ｇ／ｂの各色の何れかを示す。また、ＣＭＯＳセンサ２０において、ＣＭＯＳセンサ１０を構成する各部と実質的に同一の構成には同一の符号が付してある。

基準信号生成回路３０は、後述する基準信号（基準電圧）としての機能を兼ねる制御信号（Ｖｒｅｆ）を生成し、各画素部（ｐｉｘ＿＊）に対して出力する。よって、制御信号（Ｖｒｅｆ）を、基準信号（Ｖｒｅｆ）又は基準電圧（Ｖｒｅｆ）と記すことがある。

制御部（ＴＧ：タイミング制御部）２００は、画素部の駆動タイミングを制御する信号（ＳＬ、ＲＳ＿＊、ＴＳ＿＊）等により、ＣＭＯＳセンサ２０を構成する各部の動作タイミング等を制御する。また、制御部２００は、制御信号Ｒｅｆ＿ｃｔｌにより、基準信号生成回路３０を制御する。ＣＭＯＳセンサ２０は、例えば主走査方向の位置が同じである画素部（例えば、１のｐｉｘ＿ｒ、ｐｉｘ＿ｇ、ｐｉｘ＿ｂ）が一括りで後段へ信号出力するカラム構成である。

図４は、画素部（ｐｉｘ＿ｒ）の構成を示す図である。図５は、バイアス回路を詳細に示した画素部の構成を示す図である。なお、図４、５においては、簡略化のために、任意のカラム（主走査方向の同一位置にあるＲＧＢ画素部）におけるＲ画素のみを示している。

Ｖｄｄは、ＣＭＯＳセンサ２０に供給されている電源電圧であり、画素部が出力する信号の基準電位となっている。フォトダイオード（ＰＤ＿ｒ）は、入射光量の強さに応じて電荷を蓄積する。

制御部２００が供給するリセット信号（ＲＳ＿ｒ）は、ＰＤ＿ｒに蓄積された電荷を電圧変換する電荷検部（Ｃｆｄ＿ｒ：フローティングディフュージョン）を基準電位へリセットする信号であり、リセットトランジスタのＯＮ・ＯＦＦを切替える。転送信号（ＴＳ＿ｒ）は、ＰＤ＿ｒに蓄積された電荷を電圧信号に変換するＣｆｄ＿ｒへ転送する信号であり、転送トランジスタのＯＮ・ＯＦＦを切替える。Ｃｆｄ＿ｒによって電圧変換されたアナログ信号（ｓｉｇ＿ｒ）は、後段への書き込みスイッチ（ＳＬ）がＯＮとなるタイミングで後段へ出力される。

また、ＰＤ＿ｒの蓄積電荷を電圧変換するＣｆｄ＿ｒとＳＬ間には、画素部を正確に動作させるための制御信号（Ｖｒｅｆ）により定常的に電流を流すバイアス回路３２が備えられている。バイアス回路３２は、図５に示したＦＥＴによるカレントミラー構成である。

上述したように、ＣＭＯＳセンサ２０は、カラム構成をとるＣＭＯＳリニアセンサ（例ではＲＧＢ３画素／カラム）であり、カラム単位でパラレルにアナログ信号（ｓｉｇ＿ｒ、ｓｉｇ＿ｇ、ｓｉｇ＿ｂ）を後段へ伝送するため、画素部の駆動信号（ＳＬ、ＲＳ＿＊、ＳＴ＿＊）の周波数は数ｋＨｚオーダーと従来のＣＭＯＳセンサに比べて非常に低い（従来は数ＭＨｚ〜数１０ＭＨｚ）。

ＣＭＯＳセンサ２０は、１画素回路を数〜数十ｋＨｚで駆動するために、周波数、各駆動クロック部のスイッチ部の容量、印加電圧などにより、約数十ｐＡの電流が流れる。一方、上述したバイアス回路３２には定常的に数十ｕＡの電流を流しているため、圧倒的にバイアス回路３２で消費している消費電力が大きい。

図６は、基準信号生成回路３０とバイアス回路３２の構成例を示す図である。基準信号生成回路（制御信号生成部）３０は、基準電圧生成部（電圧生成部）３００、オフ電圧供給部３０２及びセレクタ回路３０４を有する。基準電圧生成部３００は、バイアス回路３２を動作させる所定電位の電圧（Ｖｏｕｔ）を生成し、セレクタ回路３０４に対して出力する。オフ電圧供給部３０２は、バイアス回路３２を動作させない電圧Ｖｏｆｆ（Ｖｏｕｔとは電位が異なる）をセレクタ回路３０４に対して供給する。セレクタ回路３０４は、制御部２００が出力する制御信号Ｒｅｆ＿ｃｔｌに応じて、Ｖｏｕｔ又はＶｏｆｆのいずれかを選択し、選択した電圧に切替えて制御信号Ｖｒｅｆとしてバイアス回路３２に対して出力する。

つまり、制御部２００は、バイアス回路３２を含む画素部などの複数の処理部が信号を処理する動作モードの場合には、基準電圧生成部３００が生成する所定電位の電圧信号を制御信号（Ｖｒｅｆ＝Ｖｏｕｔ）とし、複数の処理部が信号を処理しない待機モードの場合には、基準電圧生成部３００が所定電位の電圧を生成しつつ、所定電位とは異なる電位の電圧信号（Ｖｒｅｆ＝Ｖｏｆｆ）を制御信号とするように、基準信号生成回路３０を制御する。

ＣＭＯＳセンサ２０は、動作状態（通常状態）又は待機状態のいずれの状態においても基準信号生成回路３０が動作しており、全体の消費電力の内で支配的となっているバイアス回路３２に流れるバイアス電流を、基準信号生成回路３０が出力する制御信号（Ｖｒｅｆ）によって制御する。具体的には、基準信号生成回路３０は、バイアス回路３２の動作を停止（＝バイアス電流を流さない）させてＣＭＯＳセンサ２０の消費電力を低減させる。

次に、図６を用いて、基準信号生成回路３０及びバイアス回路３２の動作について詳述する。ＣＭＯＳセンサ２０が動作状態（動作モード）の場合には、制御部２００からのＲｅｆ＿ｃｔｌによりセレクタ回路３０４の“０”が選択され、バイアス回路３２へはＶｒｅｆ＝Ｖｏｕｔが入力される。

例えば、バイアス回路３２のＰ型ＭＯＳＦＥＴ３２０のゲート端子に入力されるＶｒｅｆは、後段で接続されたカレントミラー回路のＮ型ＭＯＳＦＥＴ３２２のドレイン−ソース間を流れるバイアス電流（Ｉ２）が所望の値になるようにゲート電圧を設定し、その電圧になるようにＮ型ＭＯＳＦＥＴ３２４のドレイン−ソース間にバイアス電流（Ｉ１）を流す。

バイアス電流（Ｉ１）が狙いの値になるようＰ型ＭＯＳＦＥＴ３２０のソース−ゲート間のＯＮ抵抗値を決め、そのＯＮ抵抗はＶｒｅｆの電圧レベルによって決まる。一方、ＣＭＯＳセンサ２０が待機状態（待機モード）の場合には、制御部２００からのＲｅｆ＿ｃｔｌによりセレクタ回路３０４の“１”が選択され、バイアス回路３２へはＶｒｅｆ＝Ｖｏｆｆが入力される。Ｖｏｆｆは、バイアス電流（Ｉ１）、（Ｉ２）が流れないように設定する必要があるため、Ｐ型ＭＯＳＦＥＴ３２０のソース−ドレイン間のＯＮ抵抗が高抵抗となるようなＶｏｆｆのレベルに設定される。

ＣＭＯＳセンサ２０が待機状態であっても、基準電圧生成部３００は動作する。ＣＭＯＳセンサ２０によって画像読取をしていない待機状態では、バイアス回路３２は停止させておくが、画像読取を行うために動作状態へ復帰させる場合に制御信号（Ｖｒｅｆ＝Ｖｏｕｔ）を生成している基準電圧生成部３００まで停止させてしまうと、復帰に時間が掛かってしまうからである。

これは、バイアス回路３２を動作させる制御信号（Ｖｒｅｆ）には高精度を要求するためで、それを生成する基準電圧生成部３００も同様であり、そこが内外乱の影響を受けないように、比較的大きなデカップリングコンデンサ（Ｃ）を備えているためである。すなわち、基準電圧生成部３００を一度停止させてしまうと、デカップリングコンデンサ（Ｃ）への充電に時間が掛かるため、制御信号（Ｖｒｅｆ）が所望の電圧になるまで、つまりＣＭＯＳセンサ２０が正常動作可能となるまでの復帰時間が長くなってしまう。

従って、ＣＭＯＳセンサ２０は、画像読取を行わない待機状態から読取可能となる動作状態への復帰を高速化させるため基準電圧生成部３００の動作を維持させる。なお、待機状態に基準電圧生成部３００が動作することによる消費電力は、１つのバイアス回路３２の消費電力と大きな差はない。ＣＭＯＳセンサ２０は、各画素毎にバイアス回路３２が設けられている（約２２５００個）が、待機状態には各バイアス回路３２がバイアス電流を流さないので、待機状態に基準電圧生成部３００が動作しても、動作状態の消費電力に比べて待機状態の消費電力は問題にならない程小さい。

図７は、ＣＭＯＳセンサ２０の駆動タイミングを示すタイミングチャートである。ＣＭＯＳセンサ２０の駆動信号は、基準クロック（ＣＬＫ）を元に生成される。ｌｓｙｎｃはライン同期信号であり、画像データの主走査１ラインの周期を示す。

まず、制御部２００は、３画素を１つのカラム（画素群）とした場合、ラインの開始に先立ってＲＳ＿ｒをＯＮにし、Ｒ画素のＣｆｄをリセットする。次いで、制御部２００は、ＲＳ＿ｒとは異なったタイミングでＲＳ＿ｇをＯＮにし、さらにＲＳ＿ｒ、ＲＳ＿ｇと異なったタイミングでＲＳ＿ｂをＯＮにし、カラムの３つのＣｆｄを各々一度リセットする。

制御部２００は、Ｃｆｄのリセット後、ＴＳ＿ｒ〜ＴＳ＿ｂを異なるタイミングで順次ＯＮにし、ＰＤに蓄積した電荷をＣｆｄへ転送させる。Ｃｆｄで電荷−電圧変換されたアナログ信号はＳＬのタイミングで後段へ出力する。

ＣＭＯＳセンサ２０は、これらの動作をカラム単位で一斉に行うため、従来のＣＭＯＳセンサに比べて駆動信号の周波数は非常に遅い。なお、図７に示したタイミングチャートでは、カラム内のＲＧＢ３画素が順次動作しているが（＝ローリングシャッター動作）、ＣＭＯＳセンサ２０は、画素回路の後段にアナログメモリが設けられることにより、ＲＧＢ３画素を同時に動作させることも可能であり、グローバルシャッター動作をするようにされてもよい。

図８は、ＣＭＯＳセンサ２０が待機状態である場合の画素部のスイッチ（ＦＥＴ）、駆動信号及び制御信号の状態を示す図である。図８に示すように、待機状態では、ＰＤ＿ｒに蓄積された電荷を電圧変換するＣｆｄ＿ｒへ転送するＴＳ＿ｒはＯＮにされる。また、Ｃｆｄ＿ｒの電位を基準電圧（Ｖｄｄ）にするＲＳ＿ｒはＯＮにされる。また、待機状態でバイアス回路３２の動作を停止させるため、制御信号（Ｖｒｅｆ）はＯＦＦにされる。
このように、ＣＭＯＳセンサ２０は、待機状態では画素部をリセット状態とすることにより、動作状態への復帰を高速化させる。

待機状態であっても基準電圧（Ｖｄｄ）である電源が供給されているためＰＤ＿ｒでは僅かな光の入射により光電変換され電荷を発生させ、Ｃｆｄ＿ｒでは暗電流により電荷が蓄積され電圧に変換されてしまう。ＣＭＯＳセンサ２０は、待機状態では図８に示した状態としておくことにより、Ｃｆｄ＿ｒを基準電圧（Ｖｄｄ）レベルにしておき、復帰の際には意図しない信号出力（ｓｉｇ＿ｒ）の発生を防止できるため復帰時間を高速化することが可能となる。なお、制御信号（Ｖｒｅｆ）をＯＦＦとすることは、待機状態でバイアス回路３２の動作を停止させ消費電力を低減するための動作である。

また、ＣＭＯＳセンサ２０は、待機状態、及び待機状態と動作状態との状態遷移中にはアナログ信号（ｓｉｇ＿ｒ）を後段へ転送する書込みスイッチ（ＳＬ）をＯＦＦにし、画素部と繋がる後段を電気的に切り離す。これは、待機状態には画素部をリセットしておく（＝Ｃｆｄが基準となる電源電圧レベルになっている）ことにより、書き込みスイッチ（ＳＬ）がＯＮとなって後段の回路と接続されて、回路状態によっては電源−ＧＮＤがショートする恐れがあるためである。つまり、書き込みスイッチ（ＳＬ）で繋がる画素部と、その後段の回路は、書き込みスイッチ（ＳＬ）をＯＦＦにしてから状態遷移させることにより、貫通電流の発生を防止し、最悪の場合の電源−ＧＮＤのショートの発生を防止する。

次に、第２実施形態にかかるＣＭＯＳセンサについて説明する。図９は、第２実施形態にかかるＣＭＯＳセンサ（ＣＭＯＳリニアセンサ）２０ａの概要を示す図である。ＣＭＯＳセンサ２０ａは、例えば画素部（ｐｉｘ＿＊）が出力するアナログ信号（ｓｉｇ＿＊）をデジタル信号（Ｄｏｕｔ＿＊）へ変換するＡ／Ｄ変換器（ＡＤＣ）３４がカラム毎に設けられている。なお、ＣＭＯＳセンサ２０ａにおいて、ＣＭＯＳセンサ２０を構成する各部と実質的に同一の構成には同一の符号が付してある。

ＡＤＣ３４は、制御部２００ａからの駆動信号に応じて動作し、画素部（ｐｉｘ＿＊）と同様に基準信号生成回路３０から入力される制御信号（Ｖｒｅｆ）がＲｅｆ＿ｃｔｌによって制御される。

図１０は、ＡＤＣ３４の構成の概要を示す図である。ＡＤＣ３４は、制御部２００ａから駆動信号（ＡＤＣＬＫ、ＲＳＴ、ＢＩＴＳＥＬ、ＳＷ）が供給される。図１０に示すように、ＡＤＣ３４は、例えば判定部３４０、演算部３４２、増幅部３４４、第１切替部３４６及びｂｉｔ結合部（結合部）３４８を有する巡回型のＡ／Ｄ変換器（巡回型ＡＤＣ）である。

判定部３４０は、例えば１ｂｉｔＡＤＣ（１ｂｉｔＡ／Ｄ変換器）であり、比較器（コンパレータ）などによって構成される。判定部３４０は、入力された処理対象電圧（ｓｉｇ＿＊：ＡＤＣｉｎ）が基準電圧（Ｖｒｅｆ）よりも高いか否かを判定し、判定結果をデジタル値（０，１）で演算部３４２及びｂｉｔ結合部３４８に対して出力する。

演算部３４２は、１ｂｉｔＤＡＣ（１ｂｉｔＤ／Ａ変換器）３５０及び減算器３５２を有する。１ｂｉｔＤＡＣ３５０は、判定部３４０から入力されるデジタル値（ＡＤＣｏｕｔ）をＤ／Ａ変換し、変換したアナログ信号（Ｖｄａｃ：Ｖｒｅｆ又は０Ｖ）を演算部３４２に対して出力する。減算器３５２は、入力された処理対象電圧（Ｖｉｎ）からアナログ信号（Ｖｄａｃ）を差し引き、差し引いた結果（差引電圧）を増幅部３４４に対して出力する。

つまり、演算部３４２は、判定部３４０に入力された処理対象電圧（ｓｉｇ＿＊）が基準電圧（Ｖｒｅｆ）よりも高いと判定部３４０が判定した場合には、入力された処理対象電圧（Ｖｉｎ）から基準電圧（Ｖｄａｃ＝Ｖｒｅｆ）を差し引いた差引電圧を出力し、判定部３４０に入力された処理対象電圧（ＡＤＣｉｎ）が基準電圧（Ｖｒｅｆ）以下であると判定部３４０が判定した場合には、入力された処理対象電圧（Ｖｉｎ）を出力する。

増幅部３４４は、増幅率が２倍に設定されたアンプであり、減算器３５２が出力した処理対象電圧（Ｖｉｎ）又は差引電圧（Ｖｉｎ−Ｖｒｅｆ）を２倍に増幅させ、増幅した信号を増幅信号（Ｖｆｂ）として第１切替部３４６へ出力する。増幅部３４４は、例えば内部に２つの容量を有し、その容量比によって減算器３５２からのアナログ入力信号（Ｖｉｎ−Ｖｄａｃ）を増幅する。

第１切替部３４６は、例えば制御信号ＳＷに応じて動作するアナログスイッチであり、判定部３４０及び演算部３４２に対し、アナログ入力信号（Ａｉｎ）又は増幅信号（Ｖｆｂ）のいずれを処理対象電圧として入力するかを切替える。

ｂｉｔ結合部３４８は、判定部３４０が出力したデジタル値をビット選択信号ＢＩＴＳＥＬのアサート時に上位ビットから予め定められたビット数を結合させることにより、アナログ入力信号（Ａｉｎ）に対応するデジタル信号（Ｄｏｕｔ＿＊）を出力する。

ＡＤＣ３４は、制御部２００ａが出力するクロック（ＡＤＣＬＫ）に基づいて動作し、１画素信号の処理開始時に制御部２００ａが出力するＲＳＴに応じて初期化を行う。

図１１は、ＡＤＣ３４が有する増幅部３４４の内部回路の概要を示す図である。図１１に示すように、ＭＯＳＦＥＴのソース側には抵抗負荷（Ｒｌ）があり、ＡＤＣ３４の出力となるＡＤＣｏｕｔ（Ｄｏｕｔ＿＊）は入力信号であるＡＤＣｉｎ（ｓｉｇ＿＊）と基準電圧（Ｖｒｅｆ）との差動増幅となっており、Ａ／Ｄ変換動作時にはドレイン側のバイアス回路３２には定常的に電流（Ｉ）が流れる。なお、図１１に示した差動増幅回路は一例であり、ＦＥＴのソース側は抵抗負荷（Ｒｌ）ではなく、別のＦＥＴを用いたカレントミラー回路構成であってもよい。

ＣＭＯＳセンサ２０ａは、画素部からのアナログ出力（ｓｉｇ＿＊）をデジタル出力（Ｄｏｕｔ＿＊）に変換するＡＤＣ３４において、待機状態の時には制御信号（Ｖｒｅｆ）によりＡＤＣ３４内のバイアス回路３２の動作を止めることによって消費電力を低減させる。

ＡＤＣ３４において、ＡＤ変換に掛かる電力は小さくないため、待機状態においてＡＤ変換に掛かる周波数を下げることによって消費電力を低減する効果は少なくない。その場合でも、例えば、ＡＤＣ３４のバイアス電流が数十ｕＡであり、ＡＤ変換動作の電流が数百ｐＡであるため、Ａ３原稿サイズを読取ることが可能なＣＭＯＳセンサ２０の場合、３画素／カラム構成であることより約７５００個のＡＤＣ３４に内蔵されるバイアス回路３２を停止することによる消費電流削減の効果は非常に大きい。

次に、第３実施形態にかかるＣＭＯＳセンサについて説明する。図１２は、第３実施形態にかかるＣＭＯＳセンサ（ＣＭＯＳリニアセンサ）２０ｂの概要を示す図である。ＣＭＯＳセンサ２０ｂは、例えば画素部（ｐｉｘ＿＊）が出力するアナログ信号（ｓｉｇ＿＊）を増幅して後段へ出力する増幅器（ＰＧＡ）３６がカラム毎に設けられている。なお、ＣＭＯＳセンサ２０ｂにおいて、ＣＭＯＳセンサ２０を構成する各部と実質的に同一の構成には同一の符号が付してある。

ＰＧＡ３６は、制御部２００ｂからの駆動信号に応じて動作し、画素部（ｐｉｘ＿＊）と同様に基準信号生成回路３０から入力される制御信号（Ｖｒｅｆ）がＲｅｆ＿ｃｔｌによって制御される。ＰＧＡ３６は、制御部２００ｂから駆動信号（ＳＷ１、ＳＷ２、ＳＷ３）が供給される。

図１３は、ＰＧＡ３６の構成の概要及び動作時の等価回路を示す図である。ＣＭＯＳセンサ等のＭＯＳ集積回路では、精度の高い抵抗器を構成することが難しいため、ＭＯＳ−ＦＥＴを使用したスイッチによってコンデンサの接続を切替えることによって抵抗器と等価な動作をするスイッチドキャパシタ回路が多く用いられる。

入力された電圧を増幅するＰＧＡ３６の基本構成は、図１３（ａ）に示すようにオペアンプ、２つのコンデンサ、３つのスイッチである。入力電圧は画素部からの出力信号（ｓｉｇ＿＊）である。基準信号生成回路３０から入力される制御信号（Ｖｒｅｆ）は、増幅の基準となる電圧である。ＰＧＡ３６は、ｓｉｇ＿＊とＶｒｅｆの差をコンデンサの容量比で増幅して、出力電圧（ｓｉｇ＿＊’）として出力する。

以下にＰＧＡ３６の詳細な増幅動作を説明する。ＰＧＡ３６は、まずＳＷ１とＳＷ３をＯＮ、ＳＷ２をＯＦＦとする。このときの等価回路を図１３（ｂ）に示す。オペアンプのイマジナリーショートによりＣ１の右端の電圧はＶｒｅｆであるため、Ｃ１の両端に印加される電圧はｓｉｇ＿＊−Ｖｒｅｆとなる。Ｃ１に充電される電荷Ｑ１は、Ｃ１×（ｓｉｇ＿＊−Ｖｒｅｆ）である。Ｃ２は、両端の電圧が等しいため電荷はゼロである。

次に、ＰＧＡ３６は、ＳＷ１とＳＷ３をＯＦＦ、ＳＷ２をＯＮとする。このときの等価回路を図１３（ｃ）に示す。Ｃ１の左端の電圧がＶｒｅｆとなり両端の電圧は等しくなるため、図１３（ｂ）の状態でＣ１に充電されていた電荷Ｃ１×（ｓｉｇ＿＊−Ｖｒｅｆａ）は放電される。オペアンプの入力インピーダンスは無限大と近似できるので、Ｃ１から放電された電荷はＣ１と直列に接続されたＣ２に充電される。オペアンプのイマジナリーショートによりＣ２の左端の電圧はＶｒｅｆであるため、Ｃ２の電荷Ｑ２はＣ２×（ｓｉｇ＿＊’−Ｖｒｅｆ）である。

Ｃ１から放電された電荷Ｑ１＝Ｃ１×（ｓｉｇ＿＊−Ｖｒｅｆ）とＣ１からＣ２へ充電される電荷Ｑ２＝Ｃ２×（ｓｉｇ＿＊’−Ｖｒｅｆ）がＱ１＝Ｑ２と等しいため、出力電圧はＶｏｕｔ＝Ｃ１／Ｃ２×（ｓｉｇ＿＊−Ｖｒｅｆ）＋Ｖｒｅｆとなる。すなわち、ＰＧＡ３６は、画素部からの出力信号（ｓｉｇ＿＊）と基準信号生成回路３０からの制御信号（Ｖｒｅｆ）の差分を容量比Ｃ１／Ｃ２で増幅し、オフセットとして制御信号（Ｖｒｅｆ）を加算して出力する。

ＣＭＯＳセンサ２０ｂに備えられたＰＧＡ３６は、図１３を用いて説明したように入力電圧（ｓｉｇ＿＊）と制御信号（Ｖｒｅｆ）との差動増幅となっており、図１１に記載した回路と同様に動作する。

ＣＭＯＳセンサ２０ｂは、待機状態にある場合、ＰＧＡ３６内部の差動増幅回路においてバイアス回路３２の動作を止める。つまり、ＣＭＯＳセンサ２０ｂは、待機状態ではバイアス電流を流さなくすることにより、消費電力を低減させることができる。

なお、ＣＭＯＳセンサ２０、ＣＭＯＳセンサ２０ａ及びＣＭＯＳセンサ２０ｂそれぞれは、制御信号の電位が所定電位である場合には、所定電流を流しつつ、入力された信号を処理して出力し、制御信号の電位が所定電位とは異なる電位である場合には、所定電流を流さず信号を処理しない複数の処理部（画素部（バイアス回路３２）、ＡＤＣ３４、ＰＧＡ３６など）を有する処理装置の一例であり、任意の組合せが可能である。つまり、ＣＭＯＳセンサ２０は、ＡＤＣ３４及びＰＧＡ３６などを備えていてもよい。

次に、ＣＭＯＳセンサ２０（ＣＭＯＳセンサ２０ａ、ＣＭＯＳセンサ２０ｂ）の待機状態からの復帰について説明する。図１４は、ＣＭＯＳセンサ２０（ＣＭＯＳセンサ２０ａ、ＣＭＯＳセンサ２０ｂ）の待機状態からの復帰のタイミングを示すタイミングチャートである。図１４に示すように、ＣＭＯＳセンサ２０は、待機状態からａのタイミングで復帰命令が出た場合、バイアス回路３２を動作再開させるためにＲｅｆ＿ｃｔｌ信号をＯＮにする。

待機状態における画素部の駆動クロック（駆動信号）については、図８を用いて説明したが、ＣＭＯＳセンサ２０は、ａのタイミングで駆動クロックを通常動作させない。復帰命令タイミングは、画像読取を行うユーザーによって決まるため、命令タイミングを予測することができない。例えば図１４に示したａのタイミングに復帰命令が出ると、１ラインの途中から各カラム内の画素部には突然駆動クロックが再入力されることになり、かつＲＳやＴＳの動作に必要な所定のＯＮ期間／ＯＦＦ期間を確保できない場合がある。

具体的には、ＲＳやＴＳ期間が通常の読取動作時に比べて極端に短いことが起こりうる。また、ＣＭＯＳセンサ２０においては、復帰に向けた動作が一斉に開始されるため出力信号や電源の暴れ、駆動クロックのタイミングのズレにより予期せぬノイズが発生する可能性がある。例えばノイズが収束するまで安定期間を確保するのみで問題がなければよいが、そのノイズにより全体にリセットを掛けなければ正常動作へ復帰しないイレギュラー状態や、最悪の場合にはデバイス破壊に繋がる可能性も否定できない。

これらに対する対処はａのタイミングにより対応が変わるため事実上不可能である。従って、復帰命令の後の次のラインの開始タイミングｂから動作させることにより、ＣＭＯＳセンサ２０にとっては、通常のライン開始の動作と等しくなり、画素部へ供給される駆動クロック（ＲＳ、ＴＳ）の動作に必要なＯＮ期間や他のクロックとの間隔が確実に確保でき、復帰命令に対する動作対応が可能となる。このように、ＣＭＯＳセンサ２０は、待機状態からの復帰においては、ライン同期で復帰する。よって、ＣＭＯＳセンサ２０は、復帰後、予期せぬ動作状態または最悪のデバイス破壊を回避することができる。

なお、ＣＭＯＳセンサ２０は、仮に１ラインの途中で瞬時に正常動作に復帰できたとしても、読取データとして使える信号は１ライン中の復帰後からの出力となるため、出力信号の使い道はなく、次のラインから読取動作を開始する場合と変わらない。さらに、ａとｂとで復帰時間としての差異は長くても数１００ｕｓ程度であるため、復帰時間に対しても影響を与えない。

図１５は、ＣＭＯＳセンサ２０（ＣＭＯＳセンサ２０ａ、ＣＭＯＳセンサ２０ｂ）の動作状態及び待機状態を概念的に示す概念図である。図１５（ａ）に示したＣＭＯＳセンサ２０の動作状態は、通常動作（画像読取が可能）している状態であり、信号制御部４４（制御部２００）が出力する基準制御信号により基準生成部４０（基準信号生成回路３０）に内蔵されたセレクタ回路（図６参照）を制御し、入出力部４２（複数の画素部、ＡＤＣ３４、ＰＧＡ３６など）に内蔵された基準印加部４２０（バイアス回路３２）を動作させるための基準信号生成部４００（基準電圧生成部３００）が生成した基準信号（制御信号Ｖｒｅｆ＝Ｖｏｕｔ）を出力する。

一方、図１５（ｂ）に示したＣＭＯＳセンサ２０の待機状態では、基準生成部４０（基準信号生成回路３０）に内蔵されたセレクタ回路を制御し、入出力部４２（複数の画素部、ＡＤＣ３４、ＰＧＡ３６など）に内蔵された基準印加部４２０（バイアス回路３２）の動作を停止させるための基準信号（制御信号Ｖｒｅｆ）を出力する。待機状態では、基準印加部４２０（バイアス回路３２）のみが停止しており、その他は動作状態と同じ動作をしている。

次に、実施形態にかかるＣＭＯＳセンサ２０を有する画像読取装置を備えた画像形成装置について説明する。図１６は、例えばＣＭＯＳセンサ２０を有する画像読取装置６０を備えた画像形成装置５０の概要を示す図である。画像形成装置５０は、画像読取装置６０と画像形成部７０とを有する例えば複写機やＭＦＰ（Multifunction Peripheral）などである。

画像読取装置６０は、例えばＣＭＯＳセンサ２０、ＬＥＤドライバ（ＬＥＤ＿ＤＲＶ）６００及びＬＥＤ６０２を有する。ＬＥＤドライバ６００は、制御部２００が出力するライン同期信号などに同期して、ＬＥＤ６０２を駆動する。ＬＥＤ６０２は、原稿に対して光を照射する。ＣＭＯＳセンサ２０は、ライン同期信号などに同期して、原稿からの反射光を受光して複数の受光素子が電荷を発生させて蓄積を開始する。そして、ＣＭＯＳセンサ２０は、ＡＤ変換等を行った後に、パラレルシリアル変換回路などを介して画像データを画像形成部７０に対して出力する。

画像形成部７０は、処理部８０とプリンタエンジン８２とを有し、処理部８０とプリンタエンジン８２とがインターフェイス（Ｉ／Ｆ）８４を介して接続されている。

処理部８０は、ＬＶＤＳ８００、画像処理部８０２及びＣＰＵ１１を有する。ＣＰＵ１１は、ＣＭＯＳセンサ２０などの画像形成装置５０を構成する各部を制御する。また、ＣＰＵ１１（又は制御部２００）は、各受光素子が受光量に応じて電荷を発生させることを略同時に開始するよう制御する。

ＣＭＯＳセンサ２０は、ＬＶＤＳ８００に対して例えば画像読取装置６０が読取った画像の画像データ、ライン同期信号及び伝送クロックなどを出力する。ＬＶＤＳ８００は、受入れた画像データ、ライン同期信号及び伝送クロックなどをパラレル１０ビットデータに変換する。画像処理部８０２は、変換された１０ビットデータを用いて画像処理を行い、画像データなどをプリンタエンジン８２に対して出力する。プリンタエンジン８２は、受入れた画像データを用いて印刷を行う。

２０、２０ａ、２０ｂ ＣＭＯＳセンサ
３０ 基準信号生成回路（制御信号生成部）
３２ バイアス回路
３４ ＡＤＣ（Ａ／Ｄ変換器）
３６ ＰＧＡ（増幅器）
５０ 画像形成装置
６０ 画像読取装置
７０ 画像形成部
２００、２００ａ、２００ｂ 制御部
３００ 基準電圧生成部
３０２ オフ電圧供給部
３０４ セレクタ回路

特開２０００−３２４４０３号公報

Claims (9)

1. 所定電位の電圧を生成する電圧生成部を備え、前記所定電位とは異なる電位と前記所定電位とを切替えて制御信号を生成する制御信号生成部と、
   前記制御信号の電位が前記所定電位である場合には、所定電流を流しつつ、入力された信号を処理して出力し、前記制御信号の電位が前記所定電位とは異なる電位である場合には、前記所定電流を流さず信号を処理しない複数の処理部と、
   前記複数の処理部が信号を処理する動作モードの場合には、前記電圧生成部が生成する前記所定電位の電圧信号を前記制御信号とし、前記複数の処理部が信号を処理しない待機モードの場合には、前記電圧生成部が前記所定電位の電圧を生成しつつ、前記所定電位とは異なる電位の電圧信号を前記制御信号とするように、前記制御信号生成部を制御する制御部と、
   を有することを特徴とする処理装置。
2. 前記処理部の少なくともいずれかは、
   光信号に応じて電荷を発生させる受光素子と、
   前記受光素子が発生させた電荷を電圧信号に変換するフローティングディフュージョンと、
   前記フローティングディフュージョンをリセットするリセットトランジスタと、
   前記受光素子が発生させた電荷を前記フローティングディフュージョンに転送する転送トランジスタと、
   前記フローティングディフュージョンに接続され、前記制御信号の電位が前記所定電位である場合には、前記所定電流を流すバイアス回路と、
   を有すること
   を特徴とする請求項１に記載の処理装置。
3. 前記制御部は、
   前記複数の処理部が信号を処理しない待機モードの場合には、前記受光素子をリセット状態にするようにさらに制御すること
   を特徴とする請求項２に記載の処理装置。
4. 前記制御部は、
   前記待機モードの場合、前記待機モードから前記動作モードへ遷移する場合、及び前記動作モードから前記待機モードへ遷移する場合に、前記フローティングディフュージョンと、当該フローティングディフュージョンから電圧信号を受入れる後段回路とを電気的に切り離すようにさらに制御すること
   を特徴とする請求項２又は３に記載の処理装置。
5. 前記処理部の少なくともいずれかは、
   前記制御信号の電位が前記所定電位である場合には前記所定電流を流すバイアス回路を備え、入力されたアナログ信号をデジタル信号に変換する処理を行って出力するＡ／Ｄ変換器を有すること
   を特徴とする請求項１乃至４のいずれか１項に記載の処理装置。
6. 前記処理部の少なくともいずれかは、
   前記制御信号の電位が前記所定電位である場合には前記所定電流を流すバイアス回路を備え、入力された信号を増幅させる処理を行って出力する増幅器を有すること
   を特徴とする請求項１乃至５のいずれか１項に記載の処理装置。
7. 前記制御部は、
   前記待機モードから前記動作モードへ遷移する場合に、前記制御信号生成部を同期信号に同期させて制御すること
   を特徴とする請求項１乃至６のいずれか１項に記載の処理装置。
8. 請求項１乃至７のいずれか１項に記載の処理装置を有すること
   を特徴とする画像読取装置。
9. 請求項８に記載の画像読取装置を有すること
   を特徴とする画像形成装置。

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