JP2016062958A - 半導体装置の製造方法及び半導体製造装置 - Google Patents

半導体装置の製造方法及び半導体製造装置 Download PDF

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Abstract

【課題】積層チップ間の位置ずれ量を低減することにより積層チップの歩留まりを改善し、コストを削減する。【解決手段】実施形態に係る半導体装置の製造方法は、第１の半導体チップの位置を取得する工程と、前記第１の半導体チップ上に第２の半導体チップを実装する工程とを有する。さらに、前記第２の半導体チップの位置を取得する工程と、前記第１の半導体チップの位置と、前記第２の半導体チップの位置とのずれ量である第１のずれ量を計算する工程と、前記第１のずれ量が第１の規格範囲内であるか否かの第１の判定を行う工程とを有する。【選択図】図６

Description

本発明の実施形態は、半導体装置の製造方法及び半導体製造装置に関する。
半導体装置の小型化や高機能化等を実現するために、１つのパッケージ内に複数の半導体チップを積層して封止した半導体装置が実用化されている。
このような半導体装置では、半導体チップ間の電気信号を高速に送受信することが求められている。このような場合、半導体チップ間の電気的な接続にはマイクロバンプが用いられる。マイクロバンプが形成された半導体チップを多段積層する場合には、半導体チップに形成されたアライメントマークをカメラで認識した後、バンプ同士を位置合わせし熱および超音波等を加えながら上下の半導体チップを圧着して接続する。
この場合、アライメントマーク座標の設計値とカメラが認識して取り込んだアライメントマーク座標の値にずれが生じ、位置ずれ量が大きくなる場合がある。
米国特許出願公開第２０１３／０２５０２９８号明細書
積層チップ間の位置ずれ量を低減する。
実施形態に係る半導体装置の製造方法は、第１の半導体チップの位置を取得する工程と、前記第１の半導体チップ上に第２の半導体チップを実装する工程とを有する。さらに、前記第２の半導体チップの位置を取得する工程と、前記第１の半導体チップの位置と、前記第２の半導体チップの位置とのずれ量である第１のずれ量を計算する工程と、前記第１のずれ量が第１の規格範囲内であるか否かの第１の判定を行う工程とを有する。
第１の実施形態に係る半導体装置の製造方法における途中工程の半導体製造装置の状態を横方向から見た図の一例 第１の実施形態に係る半導体装置の製造方法における途中工程の半導体製造装置の状態を横方向から見た図の一例 第１の実施形態に係る半導体装置の製造方法における途中工程の半導体製造装置の状態を横方向から見た図の一例 第１の実施形態に係る半導体装置の製造方法における途中工程の半導体製造装置の状態を横方向から見た図の一例 第１半導体チップ及びその上に実装された第２半導体チップの状態を上方より見た上面図の一例 第１の実施形態に係る半導体装置の製造方法の手順を示すフロー図の一例 半導体装置の構成を示す斜視図の一例 第２の実施形態に係る半導体装置の製造方法の手順を示すフロー図の一例
以下に、実施形態について図面を参照しつつ説明する。なお、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは必ずしも一致しない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合がある。また、上下左右の方向についても、半導体基板における回路形成面側、又は半導体製造装置においてステージの半導体基板の載置側を上とした場合の相対的な方向を示し、必ずしも重力加速度方向を基準としたものと一致するとは限らない。本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
（第１の実施形態）
以下に、図１〜図７を参照して、第１の実施形態について説明する。図１〜図４は、第１の実施形態に係る半導体装置の製造方法における途中工程の半導体製造装置１００の状態を横方向から見た図の一例である。図５は、第１半導体チップ１２及びその上に実装された第２半導体チップ２０の状態を上方より見た上面図の一例であり、第１半導体チップ１２と第２半導体チップ２０の実装後の位置ずれの様子を模式的に示した図の一例である。図６は、第１の実施形態に係る半導体装置の製造方法の手順を示すフロー図の一例である。図７は、半導体装置１１０の構成を示す斜視図の一例である。
先ず、本実施形態に係る半導体装置の製造方法において、実装開始時には、図１に示すように、半導体製造装置１００のステージ１０上に第１半導体チップ１２が吸着保持された状態で載置されている。第１半導体チップ１２の上面には、アライメントマーク５０と、バンプ１４が形成されている。
次に、半導体製造装置１００は、第２半導体チップ２０の受け取りを実行する（ステップ１０１）。第２半導体チップ２０は、ヘッド１８によってバンプ２２形成面を下側にして吸着保持される。第２半導体チップ２０の下面には、あらかじめアライメントマーク５２と、バンプ２２が形成されている。
第１半導体チップ１２と第２半導体チップ２０は互いにバンプ１４及びバンプ２２が相対するように保持されており、その間にカメラ１６が配置されている。カメラ１６はレンズ１６ａ、１６ｂを有しており、レンズ１６ａ、１６ｂを介してアライメントマーク５０、及び５２を撮影可能となるように配置されている。半導体製造装置１００は、カメラ１６を用いてアライメントマークを撮影し、チップのアライメント座標を特定することができる。ステージ１０、ヘッド１８及びカメラ１６は、本実施形態に係る半導体製造装置１００の一部分である。また、半導体製造装置１００は、座標データ等を記憶するメモリ部、座標データを用いた計算、及びステージ１０、ヘッド１８、カメラ１６等の制御等を行うＣＰＵ部（演算部、制御部）等を有している。
ここで、半導体製造装置１００は、カメラ１６を用いて、第１半導体チップ１２のアライメントマーク５０のアライメント座標５０ａ、５０ｂを認識、取得し、座標データを記憶する（ステップ１０２）。アライメントマーク５０は、第１半導体チップ１２上に例えば二つ設けられている。アライメント座標５０ａを（Ｘ１ａ、Ｙ１ａ）とし、アライメント座標５０ｂを（Ｘ１ｂ、Ｙ１ｂ）とする。アライメント座標５０ａ、５０ｂは「基準アライメント座標」として記憶される。ここで、基準アライメント座標とは、例えば、第２半導体チップ２０を実装する際に、位置を合わせるための基準となる第１半導体チップ１２上の座標を意味する。実装時には、後述する搭載チップのアライメント座標を「基準アライメント座標」に位置合わせする。ここでは、図５に示すように、半導体チップの右上、左下の角部に配置した例を用いたが、この場所に限定されることなく、任意の場所に配置することが可能である。
次に、当該座標を用いてアライメント座標の中心座標を計算する（ステップ１０３）。中心座標５０ｃを（Ｘ１，Ｙ１）とする。この第１半導体チップ１２の中心座標５０ｃは「基準座標」として記憶される。基準座標は、後述するずれ量等を計算するための基準点となる。ここで、Ｘ１＝（Ｘ１ａ＋Ｘ１ｂ）／２、Ｙ１＝（Ｙ１ａ＋Ｙ１ｂ）／２である。すなわち、中心座標５０ｃは、アライメント座標５０ａと５０ｂを結ぶ線分Ｌ１の中点である。なお、ここでは、基準座標として、アライメント座標の中心座標を用いた例を示しているが、これに限定されない。任意の場所に基準点（基準座標）を設け、この座標を基準にしてずれ量を計算しても良い。また、基準座標は複数点あっても良い。
次に、半導体製造装置１００は、カメラ１６を用いて、第２半導体チップ２０のアライメントマーク５２のアライメント座標５２ａ、５２ｂを認識、取得する（ステップ１０４）。アライメントマーク５２は第２半導体チップ２０の下側の表面上に例えば二つ設けられており、一方をアライメント座標５２ａ、他方をアライメント座標５２ｂとしている。アライメント座標５２ａを（Ｘ２ａ、Ｙ２ａ）、アライメント座標５２ｂを（Ｘ２ｂ、Ｙ２ｂ）とする。
次に、半導体製造装置１００は、これらアライメント座標を用いて装置を制御し、第１半導体チップ１２の上面に設けられたバンプ１４と、第２半導体チップ２０の下面に設けられたバンプ２２を位置合わせした後、第２半導体チップ２０に熱や超音波を加えて圧着する。これにより、図２に示すように、バンプ１４とバンプ２２が接続され、実装が行われる（ステップ１０５）。
次に、半導体製造装置１００は、積層段数を確認する（ステップ１０６）。積層段数が、予定する積層段数未満の場合は、半導体製造装置１００は、図３に示すように、ヘッド１８は次に実装する第３半導体チップ２６を受け取る（ステップ１０７）。
次に、半導体製造装置１００は、カメラ１６を用いて、第２半導体チップ２０の上面に設けられたアライメントマーク５４のアライメント座標５４ａ、５４ｂを認識、取得し、座標データを記憶する（ステップ１０８）。アライメントマーク５４は、第２半導体チップ２０上面（図におけるＺ方向上面）に例えば二つ設けられており、一方をアライメント座標５４ａ、他方を５４ｂとしている。アライメント座標５４ａを（Ｘ２ａ、Ｙ２ａ）、アライメント座標５４ｂを（Ｘ２ｂ、Ｙ２ｂ）とする。半導体製造装置１００は、アライメント座標５４ａ、５４ｂを、「搭載アライメント座標」として記憶する。搭載アライメント座標は、実装チップ上のアライメント座標である。
次に、半導体製造装置１００は、当該座標を用いてチップの中心座標を計算する（ステップ１０９）。中心座標５４ｃを（Ｘ２，Ｙ２）とする。この第２半導体チップ２０の中心座標５４ｃは「搭載座標」として記憶される。搭載座標は、後述するずれ量等を計算するために用いられる。ここで、搭載座標は、Ｘ２＝（Ｘ２ａ＋Ｘ２ｂ）／２、Ｙ２＝（Ｙ２ａ＋Ｙ２ｂ）／２である。中心座標５４ｃは、アライメント座標５４ａと５４ｂを結ぶ線分Ｌ２の中点である。これらの座標は、第１半導体チップ１２上に実装されて固定された後の第２半導体チップ２０の座標である。従って、熱や超音波印加時にずれが生じている可能性がある。すなわち、先に取得したアライメント座標からずれが生じている可能性がある。
次に、図３に示すように、半導体製造装置１００は、カメラ１６を用いて、第３半導体チップ２６のアライメントマーク５６のアライメント座標５６ａ、５６ｂを認識、取得する（ステップ１１０）。アライメントマーク５６は、第３半導体チップ２６下側表面上に例えば二つ設けられており、一方をアライメント座標５６ａ、他方を５６ｂとしている。ここでは、アライメント座標５６ａを（Ｘ３ａ、Ｙ３ａ）、アライメント座標５６ｂを（Ｘ３ｂ、Ｙ３ｂ）とする。アライメント座標５６ａ、５６ｂは任意の場所に配置することが可能である。
次に、半導体製造装置１００は、第１半導体チップ１２の基準座標（Ｘ１，Ｙ１）と、第２半導体チップ２０の搭載座標（Ｘ２，Ｙ２））との位置ずれ量（Ｘ＝Ｘ１−Ｘ２，Ｙ＝Ｙ１−Ｙ２）、及び角度ずれ量θを計算する（ステップ１１１）。これにより、ずれ量(Ｘ,Ｙ,θ)を得ることができる。
次に、半導体製造装置１００は、ずれ量が規格範囲内であるか否かの判定を行う（ステップ１１２）。ずれ量が規格範囲外である場合は、半導体製造装置１００は、アラームを実施する（ステップ１１３）。ここで、規格範囲は、例えば、バンプ１４とバンプ２２との間に接続不良が生じる可能性がある範囲とすることができる。ずれ量が規格範囲外である場合は、第１半導体チップ１２と第２半導体チップ２０間で接続不良となっている可能性がある。このように、実装によるずれ量を、実装の一段毎に計算することで、ずれ量が規格範囲外の場合にアラームを実施することができる。これにより、それ以後の実装チップを無駄にすることがなくなり、コストを低減することができる。
また、アラームを契機として一旦バンプの接続状態を確認したうえで、半導体チップの実装を継続するか否かの判断を行っても良い。アラームの実施においては、例えば、適当なディスプレイにエラーが発生したことを表示する等の手段や、警告音を鳴らす等でエラーが発生したことを知らせる等の手段を採ることができる。これにより、実装の途中段階での半導体チップの実装で不良が発生している可能性が高い場合に、以後の実装を継続することがないため、コストを削減することができる。ここでは、第３半導体チップ２６以降の半導体チップを無駄にすることがないため、コストを削減することができる。
一方、ずれ量が規格範囲内である場合は、半導体製造装置１００は、第２半導体チップ２０の搭載アライメント座標を新たな基準アライメント座標の座標データとして上書き（代入）する（ステップ１１４）。すなわち、アライメント座標５０ａ（Ｘ１ａ、Ｙ１ａ）、５０ｂ（Ｘ１ｂ、Ｙ１ｂ）に、アライメント座標５４ａ（Ｘ２ａ、Ｙ２ａ）、５４ｂ（Ｘ２ｂ、Ｙ２ｂ）を上書きし、アライメント座標５４ａ（Ｘ２ａ、Ｙ２ａ）、５４ｂ（Ｘ２ｂ、Ｙ２ｂ）を新たな基準アライメント座標とする。
あるいは、第２半導体チップ２０のアライメントマーク５４の中心座標５４ｃ（搭載座標）を基準座標として上書き（代入）しても良い。すなわち、中心座標５０ｃ（Ｘ１，Ｙ１）に、中心座標５４ｃ（Ｘ２，Ｙ２）を上書きしても良い。
次に、半導体製造装置１００は、ステップ１１０で認識、取得した第３半導体チップ２６のアライメント座標５６ａ、５６ｂを、基準アライメント座標５４ａ、５４ｂに位置合わせするように装置を制御し、第２半導体チップ２０の上面に設けられたバンプ２４と、第３半導体チップ２６の下側に設けられたバンプ２８を位置合わせする。その後、第２半導体チップ２０に熱や超音波を印加してバンプ２４とバンプ２８を圧着する。これにより、図４に示すように、バンプ２４とバンプ２８が接続され、第３半導体チップ２６の実装が行われる（ステップ１１５）。これにより、第３半導体チップ２６は第２半導体チップ２０上に実装される。なお、この時、印加した熱や超音波により第３半導体チップ２６位置にずれが生じる場合がある。
次に、積層段数を確認する（ステップ１０６）。積層段数が、予定する積層段数未満の場合は、図３に示すように、ヘッド１８は次に実装する半導体チップを受け取る（ステップ１０７）。以後、実装される半導体チップが、予定する積層段数となるまで、ステップ１０７からステップ１１５を経て、ステップ１０６に至るフローを繰り返す。
次に、ステップ１０６において、実装する半導体チップが予定する積層段数となり、指定積層段の実装が終了した場合は、最上半導体チップ（以後、最上段チップと言う）の上面に設けられたアライメントマークのアライメント座標を取得する（ステップ１１６）。
次に、最上段チップの一段下の半導体チップ（以後、下段チップと言う）のアライメント座標とのずれ量を計算する（ステップ１１７）。なお、下段チップのアライメント座標（すなわち基準アライメント座標）は、ステップ１０８において取得、記憶されており、その基準座標はステップ１０９において計算されている。
次に、ずれ量が規格範囲内であるか否かの判定を行う（ステップ１１８）。ずれ量が規格範囲外である場合は、アラームを実施する（ステップ１１９）。アラームの実施は、例えば、適当なディスプレイにエラーが発生したことを表示する等の手段や、警告音等でエラーが発生したことを知らせる等の手段を採ることができる。アラームの実施により、最上段チップと下段チップのずれ量が大きく、接続不良となっている可能性があることを示すことができる。一方、ずれ量が規格範囲内である場合は、実装を終了する。
以上の工程を経て第１の実施形態に係る半導体装置１１０を製造することができる。本実施形態に係る半導体製造装置１００は、ステージ１０、ヘッド１８、カメラ１６に対して上述する制御を実施することにより、本実施形態に係る半導体装置を製造することができる。
図７は、本実施形態によって製造された半導体装置１１０の構成を示す斜視図の一例である。図７に示すように、半導体チップ１２１、１２２、１２３、１２４がＺ方向に積層されて実装されている。最上層の半導体チップ１２４上にはバンプ１４０が形成されている。バンプ１４０の下方には図示しない金属電極がＺ方向に延在しており、半導体チップ１２１、１２２、１２３、１２４を貫通して形成されている。この金属電極は半導体チップ間を相互に電気的に接続している。なお、図７には、４枚の半導体チップを実装した例を示しているが、これに限定されず、実装枚数は任意に設定できる。なお、後述する第２の実施形態に係る半導体装置１１０も同様の構成を有している。
第１の実施形態では、第３半導体チップ２６のアライメントマーク５６のアライメント座標５６ａ、５６ｂを認識、取得するステップ１１０を、ステップ１０９の次に行ったが、これは他の箇所において実施しても良い。ステップ１１０は、第３半導体チップ２６の実装を行うステップ１１５の前に実施していればよく、例えば、ステップ１１４の後に実施しても良い。ステップ１１０は、ステップ１０８の第２半導体チップ２０のアライメント座標の取得と同時に行っても良い。カメラ１６が例えば上下にレンズ１６ａ、１６ｂを有している場合は、このようにした方がプロセス時間を短縮することができる。また、第３半導体チップ２６の受け取り（ステップ１０７）は、必ずしもステップ１０６の直後に行う必要はなく、第３半導体チップ２６のアライメント座標取得（ステップ１１０）よりも前であれば、ステップ１０７から１１５までのどの位置で行っても良い。
以上、説明したように、本実施形態によれば、半導体チップを実装する実装工程毎に、２つ下の半導体チップの中心座標（基準座標）と、１つ下の半導体チップの中心座標（搭載座標）から、実装チップの位置ずれ量（Ｘ，Ｙ，θ）を計算する。次に、ずれ量が規格範囲内にあるか否かを判定し、規格範囲外である場合は、そこで実装工程を停止し、次の半導体チップの実装を行うことなくアラームを発する。これにより、実装の途中段階で不良が生している可能性がある場合にこれを検出し、以後の実装をストップさせ、実装を継続することがない。そのため、無駄に半導体チップを実装してしまうことがなく、コストを削減することができる。すなわち、規格以上に位置ずれした半導体装置の作製を予防することができる。
（第２の実施形態）
次に、第２の実施形態について図１〜５、図７、及び図８を参照しながら説明する。本実施形態に係る半導体装置の製造方法における途中工程の状態、及び第２の実施形態に係る半導体装置１１０の構成は、第１の実施形態と同じであり、図１〜図４、及び図５に示されている。実装後の半導体装置１１０の構成（斜視図）は、上述のように図７に示した構成と同じである。
図８は、第２の実施形態に係る半導体装置の製造方法の手順を示すフロー図の一例である。先ず、本実施形態に係る半導体装置の製造方法において、ステップ２０１からステップ２１１までは、第１の実施形態におけるステップ１０１からステップ１１１までと同じである。
第２の実施形態において、ステップ２０１からステップ２１１までを行った後、ずれ量がエラー規格範囲内か否かを判定する（ステップ２１２）。ずれ量がエラー規格範囲外である場合は、アラームを実施する（ステップ２１３）。エラー規格範囲は、例えば、バンプ１４とバンプ２２の間で接続不良が発生している可能性がある範囲とすることができる。このような場合は、第１半導体チップ１２と第２半導体チップ２０間で接続不良となっている可能性がある。
アラームの実施においては、例えば、適当なディスプレイにエラーが発生したことを表示する等の手段や、警告音を鳴らす等でエラーが発生したことを知らせる等の手段を採ることができる。実装によるずれ量を、実装の一段毎に計算することで、ずれ量が規格範囲外の実装段が発生した場合にアラームを実施することができる。これにより、以後の実装を継続することがないため、それ以後の実装チップを無駄にすることがなくなり、コストを削減することができる。ここでは、第３半導体チップ２６以降を無駄にすることがないため、それ以降に実装予定であった半導体チップや、実装完了後の封止工程等のコストを削減することができる。
一方、ずれ量がエラー規格範囲内である場合は、ずれ量が補正規格範囲内にあるか否かを判定する（ステップ２１４）。
ずれ量が補正規格範囲外である場合は、ステップ２０８で取得した搭載アライメント座標（第２半導体チップ２０のアライメント座標）の座標データを、ステップ２１０で算出した位置ずれ量（Ｘ，Ｙ）によって補正する（ステップ２１５）。すなわち、搭載アライメント座標の座標データに、補正量（−Ｘ，−Ｙ）を加算する（すなわち、ずれ量をマイナスする）。次に、補正後の搭載アライメント座標の座標データを、基準アライメント座標の座標データに上書きし、これを新たな基準アライメント座標の座標データとする（ステップ２１６）。
一方、ステップ２１４において、ずれ量が補正規格範囲内である場合は、第２半導体チップ２０のアライメント座標（搭載アライメント座標）の座標データを基準アライメント座標の座標データに上書きし、これを新たな基準アライメント座標の座標データとする（ステップ２１６）。すなわち、第１半導体チップ１２の基準アライメント座標５０ａ（Ｘ１ａ、Ｙ１ａ）、５０ｂ（Ｘ１ｂ、Ｙ１ｂ）に、第２半導体チップ２０の搭載アライメント座標５４ａ（Ｘ２ａ、Ｙ２ａ）、５４ｂ（Ｘ２ｂ、Ｙ２ｂ）を上書き（代入）し、これを新たな基準アライメント座標の座標データとする。
あるいは、上記方法に代えて、第２半導体チップ２０の搭載座標を、基準座標として上書きしても良い。すなわち、基準座標５０ｃ（Ｘ１，Ｙ１）に、第２半導体チップ２０の搭載座標５４ｃ（Ｘ２，Ｙ２）を上書き（代入）し、これを新たな基準座標とする。
次に、ステップ２１０で認識、取得した第３半導体チップ２６のアライメント座標５６ａ、５６ｂを、基準アライメント座標５４ａ、５４ｂに位置合わせするように装置を制御し、第２半導体チップ２０の上面に設けられたバンプ２４と、第３半導体チップ２６の下側に設けられたバンプ２８を位置合わせする。その後、第２半導体チップ２０に熱や超音波を印加してバンプ２４とバンプ２８を圧着する。これにより、図４に示すように、バンプ２４とバンプ２８が接続され、第３半導体チップ２６の実装が行われる（ステップ２１７）。これにより、第３半導体チップ２６は第２半導体チップ２０上に実装される。なお、この時、印加した熱や超音波により第３半導体チップ２６位置にずれが生じる場合がある。
次に、積層段数を確認する（ステップ２０６）。積層段数が、予定する積層段数未満の場合は、図３に示すように、ヘッド１８は次に実装する半導体チップを受け取る（ステップ２０７）。以後、実装される半導体チップが、予定する積層段数となるまで、ステップ２０７からステップ２１７を経て、ステップ２０６に至るフローを繰り返す。
次に、ステップ２０６において、実装する半導体チップが予定する積層段数となり、指定積層段数の実装が終了した場合、最上半導体チップ（以後、最上段チップと言う）の上面に設けられたアライメントマークのアライメント座標を取得する（ステップ２１８）。以後、ステップ２１８からステップ２２１は、第１の実施形態におけるステップ１１６からステップ１１９と同じであるため説明は省略する。
以上の工程を経て第２の実施形態に係る半導体装置１１０を製造することができる。本実施形態に係る半導体製造装置１００は、ステージ１０、ヘッド１８、カメラ１６に対して上述する制御を実施することにより、本実施形態に係る半導体装置を製造することができる。
以上説明したように、第２の実施形態に係る半導体装置の製造方法によれば、第１の実施形態と同様の効果を有する。また、エラー規格範囲内であって、補正規格範囲外のずれ量であった場合は、搭載アライメント座標を、ステップ２１０で算出したずれ量（Ｘ，Ｙ，θ）によって補正することができる。これにより、位置ずれ量を低減し、ひいては接続不良を低減することができる。
（他の実施形態）
上記に説明した実施形態は、様々な半導体装置に適用することができる。例えば、ＮＡＮＤ型又はＮＯＲ型のフラッシュメモリ、ＥＰＲＯＭ、あるいはＤＲＡＭ、ＳＲＡＭ、その他の半導体記憶装置、あるいは種々のロジックデバイス、その他の半導体装置に適用しても良い。
上述のように、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施することが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
図面中、１００は半導体製造装置、１１０は半導体装置、１２０は導体チップ、１４、１４０はバンプ、１０は第１ステージ、１２は第１半導体チップ、１６はカメラ、１６ａ、１６ｂはレンズ、１８は第２ステージ、２０は第２半導体チップ、２２、２４はバンプ、２６は第３半導体チップ、２８はバンプ、５０、５２、５４、５６はアライメントマーク、５０ａ、５０ｂ、５２ａ、５２ｂ、５４ａ、５４ｂはアライメント座標、５０ｃ、５２ｃ、５４ｃは中心座標、１２１、１２２、１２３、１２４は半導体チップである。

Claims (6)

  1. 第１の半導体チップの位置を取得する工程と、
    前記第１の半導体チップ上に第２の半導体チップを実装する工程と、
    前記第２の半導体チップの実装後の位置を取得する工程と、
    前記第１の半導体チップの位置と、前記第２の半導体チップの実装後の位置とのずれ量である第１のずれ量を計算する工程と、
    前記第１のずれ量が第１の規格範囲内であるか否かの第１の判定を行う工程と、を有する半導体装置の製造方法。
  2. 前記第１の半導体チップの位置を取得する工程の前に、
    ステージ上に第１の半導体チップを配置する工程と、
    前記ステージの上方に位置するヘッドに第２の半導体チップを保持する工程を有し、
    前記第２の半導体チップの実装後の位置を取得する工程の前に、
    前記第１の半導体チップの位置と、前記第２の半導体チップの実装前の位置を位置合わせし、前記第１の半導体チップ上に前記第２の半導体チップを実装する工程を有する請求項１に記載の半導体装置の製造方法。
  3. さらに、前記第２の半導体チップ上に第３の半導体チップを実装する工程と、
    前記第３の半導体チップの実装後の位置を取得する工程と、
    前記第２の半導体チップの実装後の位置と、前記第３の半導体チップの実装後の位置とのずれ量である第２のずれ量を計算する工程と、
    前記第２のずれ量が第２の規格範囲内であるか否かの判定を行う工程と、を有する請求項１または２に記載の半導体装置の製造方法。
  4. 前記第２の半導体チップの実装後の位置を取得する工程の前に
    前記第２の半導体チップを実装した後に、前記ヘッドに前記第３の半導体チップを保持する工程を有し、
    前記第２の半導体チップ上に第３の半導体チップを実装する工程は、
    前記第３の半導体チップの実装前の位置を取得する工程と、
    前記第２の半導体チップの実装後の位置と、前記第３の半導体チップの実装前の位置を位置合わせする工程を含む、請求項２に従属する請求項３に記載の半導体装置の製造方法。
  5. 前記第１の判定の結果、前記第１の規格範囲内であった場合には、前記第１のずれ量が前記第２の規格範囲内であるか否かの第２の判定を行う工程と、
    前記第２の判定の結果、前記第１のずれ量が前記第２の規格範囲外であった場合は、第２のずれ量を計算する工程の前に前記第２の半導体チップの実装後の位置データを前記第１のずれ量に応じて補正し、これを新たな前記第２の半導体チップの実装後の座標データとする工程を含む、請求項３又は４に記載の半導体装置の製造方法。
  6. 半導体チップを載置可能なステージと、
    半導体チップを保持可能なヘッドと、
    半導体チップ上のアライメントマークを撮影する撮影手段を有するカメラと、
    前記カメラによって撮影したアライメントマークの位置データから半導体チップの座標データを用いて半導体チップのずれ量を計算する演算部と、
    前記計算したずれ量が所定の規格範囲内か否かを判定する判定部と、
    前記ステージ、前記ヘッド及び前記カメラを制御する制御部と、を有し、
    第１の半導体チップ上に第２の半導体チップを実装し、
    前記第２の半導体チップの実装後の位置を取得し、
    前記第２の半導体チップ上に第３の半導体チップを実装し、
    前記第３の半導体チップの実装後の位置を取得し、
    前記第２の半導体チップの実装後の位置と、前記第３の半導体チップの実装後の位置とのずれ量を計算し、
    前記ずれ量が所定の規格範囲内であるか否かを判定する制御を行うことを特徴とする半導体製造装置。
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CN201510096614.9A CN105990205B (zh) 2014-09-16 2015-03-04 半导体装置的制造方法及半导体制造装置
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020150102A (ja) * 2019-03-13 2020-09-17 パナソニックＩｐマネジメント株式会社 部品搭載装置および部品搭載方法
US11024619B2 (en) 2018-03-20 2021-06-01 Toshiba Memory Corporation Semiconductor manufacturing apparatus
WO2022137287A1 (ja) * 2020-12-21 2022-06-30 株式会社新川 ボンディング装置及びボンディング方法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160142943A (ko) * 2015-06-03 2016-12-14 한국전자통신연구원 반도체 패키지 및 반도체 패키지의 제조 방법
JP6307730B1 (ja) * 2016-09-29 2018-04-11 株式会社新川 半導体装置の製造方法、及び実装装置
DE102017105697A1 (de) * 2017-03-16 2018-09-20 Ev Group E. Thallner Gmbh Verfahren und Vorrichtung zur Ausrichtung zweier optischer Teilsysteme
US10971409B2 (en) * 2018-12-27 2021-04-06 Micron Technology, Inc. Methods and systems for measuring semiconductor devices
DE102019100064B3 (de) * 2019-01-03 2020-07-09 Heinrich Georg Gmbh Maschinenfabrik Verfahren und Positioniersystem zur Herstellung von Transformatorkernen
CN114803555A (zh) * 2021-01-19 2022-07-29 中冶京诚工程技术有限公司 板坯运输车辆自动装卸系统及方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006073814A (ja) * 2004-09-02 2006-03-16 Shibaura Mechatronics Corp 半導体チップの実装装置及び実装方法
JP2013197412A (ja) * 2012-03-21 2013-09-30 Toshiba Corp 半導体装置の検査装置及び半導体装置の検査方法
JP2014017471A (ja) * 2012-06-11 2014-01-30 Shinkawa Ltd ボンディング装置およびボンディング方法
WO2015079991A1 (ja) * 2013-11-27 2015-06-04 東レエンジニアリング株式会社 ３次元実装方法および３次元実装装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4618859B2 (ja) 2000-10-10 2011-01-26 東レエンジニアリング株式会社 積層ウエハーのアライメント方法
JP2002162206A (ja) * 2000-11-22 2002-06-07 Toray Eng Co Ltd アライメント方法および装置
JP4191908B2 (ja) 2001-04-18 2008-12-03 株式会社東芝 積層型半導体装置
JP2003224057A (ja) * 2002-01-30 2003-08-08 Hitachi Ltd 半導体装置の製造方法
JP4379102B2 (ja) 2003-12-12 2009-12-09 セイコーエプソン株式会社 半導体装置の製造方法
JP2005223202A (ja) * 2004-02-06 2005-08-18 Seiko Epson Corp 半導体装置の製造方法及びその製造装置
DE112004002981B4 (de) * 2004-11-01 2018-07-26 Mitsubishi Denki K.K. Entwicklungsunterstützungsvorrichtung für Halbleiterbauelemente
JP2008164292A (ja) * 2006-12-26 2008-07-17 Tokyo Electron Ltd プローブ検査装置、位置ずれ補正方法、情報処理装置、情報処理方法及びプログラム
TWI533394B (zh) * 2007-06-21 2016-05-11 尼康股份有限公司 Conveying method and conveying device
JP5126231B2 (ja) * 2007-08-10 2013-01-23 富士通セミコンダクター株式会社 半導体素子の選別取得方法、半導体装置の製造方法及び半導体装置
JP5732631B2 (ja) * 2009-09-18 2015-06-10 ボンドテック株式会社 接合装置および接合方法
JP5807221B2 (ja) * 2010-06-28 2015-11-10 アユミ工業株式会社 接合構造体製造方法および加熱溶融処理方法ならびにこれらのシステム

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006073814A (ja) * 2004-09-02 2006-03-16 Shibaura Mechatronics Corp 半導体チップの実装装置及び実装方法
JP2013197412A (ja) * 2012-03-21 2013-09-30 Toshiba Corp 半導体装置の検査装置及び半導体装置の検査方法
JP2014017471A (ja) * 2012-06-11 2014-01-30 Shinkawa Ltd ボンディング装置およびボンディング方法
WO2015079991A1 (ja) * 2013-11-27 2015-06-04 東レエンジニアリング株式会社 ３次元実装方法および３次元実装装置

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11024619B2 (en) 2018-03-20 2021-06-01 Toshiba Memory Corporation Semiconductor manufacturing apparatus
US11749667B2 (en) 2018-03-20 2023-09-05 Kioxia Corporation Semiconductor manufacturing apparatus
JP2020150102A (ja) * 2019-03-13 2020-09-17 パナソニックＩｐマネジメント株式会社 部品搭載装置および部品搭載方法
WO2022137287A1 (ja) * 2020-12-21 2022-06-30 株式会社新川 ボンディング装置及びボンディング方法
KR20220093038A (ko) * 2020-12-21 2022-07-05 가부시키가이샤 신가와 본딩 장치 및 본딩 방법
JP7178141B1 (ja) * 2020-12-21 2022-11-25 株式会社新川 ボンディング装置及びボンディング方法
KR102522328B1 (ko) 2020-12-21 2023-04-17 가부시키가이샤 신가와 본딩 장치 및 본딩 방법

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