CN105990205B - 半导体装置的制造方法及半导体制造装置 - Google Patents

半导体装置的制造方法及半导体制造装置 Download PDF

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Abstract

本发明涉及半导体装置的制造方法及半导体制造装置。本发明的实施方式通过减少积层芯片间的位置偏移量而改善积层芯片的良率，从而削减成本。实施方式的半导体装置的制造方法包括：获取第1半导体芯片的位置的步骤；及将第2半导体芯片安装在所述第1半导体芯片上的步骤。该半导体装置的制造方法还包括：获取所述第2半导体芯片的位置的步骤；计算第1偏移量的步骤，所述第1偏移量是所述第1半导体芯片的位置与所述第2半导体芯片的位置的偏移量；及进行所述第1偏移量是否为第1范围内的第1判定的步骤。

Description

半导体装置的制造方法及半导体制造装置
[关联申请案]
本申请案享有以日本专利申请案2014-187676号(申请日：2014年9月16日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。
技术领域
本发明的实施方式涉及一种半导体装置的制造方法及半导体制造装置。
背景技术
为实现半导体装置的小型化或高功能化等，而将多个半导体芯片积层在1个封装内并加以密封的半导体装置正在实用化。
在此种半导体装置中，要求在半导体芯片间高速地发送及接收电气信号。此种情况下，在半导体芯片间的电性连接使用微凸块。在将形成有微凸块的半导体芯片积层多级的情况下，在利用相机识别形成在半导体芯片上的对准标记之后，将凸块彼此位置对准，并且一面施加热及超声波等一面将上下的半导体芯片压接而连接。
此时，存在如下情况，即，对准标记座标的设计值与相机识别并获取的对准标记座标的值产生偏差，从而位置偏移量变大。
发明内容
本发明的实施方式减少积层芯片间的位置偏移量。
实施方式的半导体装置的制造方法包括：获取第1半导体芯片的位置的步骤；及将第2半导体芯片安装在所述第1半导体芯片上的步骤。该半导体装置的制造方法还包括：获取所述第2半导体芯片的位置的步骤；计算所述第1半导体芯片的位置、与所述第2半导体芯片的位置的偏移量即第1偏移量的步骤；及进行所述第1偏移量是否为第1范围内的第1判定的步骤。
附图说明
图1是自横方向观察第1实施方式的半导体装置的制造方法的中途步骤的半导体制造装置的状态的图的一例。
图2是自横方向观察第1实施方式的半导体装置的制造方法的中途步骤的半导体制造装置的状态的图的一例。
图3是自横方向观察第1实施方式的半导体装置的制造方法的中途步骤的半导体制造装置的状态的图的一例。
图4是自横方向观察第1实施方式的半导体装置的制造方法的中途步骤的半导体制造装置的状态的图的一例。
图5是自上方观察第1半导体芯片及安装在其上的第2半导体芯片的状态的俯视图的一例。
图6是表示第1实施方式的半导体装置的制造方法的顺序的流程图的一例。
图7是表示半导体装置的构成的立体图的一例。
图8是表示第2实施方式的半导体装置的制造方法的顺序的流程图的一例。
具体实施方式
以下，一面参照图式一面对实施方式进行说明。另外，图式是示意性图式，厚度与平面尺寸的关系、各层的厚度的比率等未必一定与实际情况一致。即便在表示相同部分的情况下，也有相互的尺寸或比率根据图式而不同地表示的情况。此外，关于上下左右的方向，也表示将半导体衬底的电路形成面侧、或半导体制造装置中载台的半导体衬底载置侧作为上的情况的相对性的方向，未必一定限于与以重力加速度方向为基准的情况一致。本案说明书与各图中，对与在已说明的图中叙述的要素相同的要素标相同的符号，并适当省略详细的说明。
(第1实施方式)
以下，参照图1～图7对第1实施方式进行说明。图1～图4是自横方向观察第1实施方式的半导体装置的制造方法的中途步骤的半导体制造装置100的状态的的一例。图5是自上方观察第1半导体芯片12及安装在其上的第2半导体芯片20的状态的俯视图的一例，其是示意性地表示第1半导体芯片12与第2半导体芯片20的安装后的位置偏移状况的图的一例。图6是表示第1实施方式的半导体装置的制造方法的顺序的流程图的一例。图7是表示半导体装置110的构成的立体图的一例。
首先，在本实施方式的半导体装置的制造方法中，在安装开始时，如图1所示，将第1半导体芯片12以吸附保持在半导体制造装置100的载台10上的状态载置。在第1半导体芯片12的上表面形成有对准标记50及凸块14。
其次，半导体制造装置100进行接收第2半导体芯片20(步骤101)。第2半导体芯片20以凸块22形成面为下侧而通过头部18吸附保持。在第2半导体芯片20的下表面预先形成有对准标记52及凸块22。
第1半导体芯片12与第2半导体芯片20以凸块14及凸块22相互相向的方式被保持，且在其等间配置有相机16。相机16包含透镜16a、16b，且配置为可经由透镜16a、16b而拍摄对准标记50及52。半导体制造装置100可利用相机16拍摄对准标记，并特定出芯片的对准座标。载台10、头部18及相机16为本实施方式的半导体制造装置100的一部分。此外，半导体制造装置100包含存储座标数据等的存储器部、及进行使用座标数据的计算及载台10、头部18、相机16等的控制等的CPU(central processing unit，中央处理器)部(运算部、控制部)等。
此处，半导体制造装置100利用相机16而识别、获取第1半导体芯片12的对准标记50的对准座标50a、50b，且存储座标数据(步骤102)。对准标记50在第1半导体芯片12上例如设置有两个。将对准座标50a设为(X1a，Y1a)，且将对准座标50b设为(X1b，Y1b)。对准座标50a、50b是作为“基准对准座标”而加以存储。此处，所谓基准对准座标是指例如在安装第2半导体芯片20时成为用于位置对准的基准的第1半导体芯片12上的座标。在安装时，将下述的搭载芯片的对准座标位置对准于“基准对准座标”。此处，如图5所示，使用配置在半导体芯片的右上、左下的角部的例，但并不限定于该位置，可配置在任意的位置
其次，使用该座标而计算对准座标的中心座标(步骤103)。将中心座标50c设为(X1，Y1)。该第1半导体芯片12的中心座标50c作为“基准座标”而加以存储。基准座标成为用于计算下述的偏移量等的基准点。此处，X1＝(X1a+X1b)/2，Y1＝(Y1a+Y1b)/2。即，中心座标50c是连结对准座标50a与50b的线段L1的中点。另外，此处，表示使用对准座标的中心座标作为基准座标的例，但并不限定于此。也可在任意的位置设置基准点(基准座标)，并以该座标为基准而计算偏移量。此外，基准座标也可为多个点。
其次，半导体制造装置100利用相机16而识别、获取第2半导体芯片20的对准标记52的对准座标52a、52b(步骤104)。对准标记52在第2半导体芯片20的下侧的表面上例如设置有两个，将其中一者设为对准座标52a，且将另一者设为对准座标52b。将对准座标52a设为(X2a，Y2a)，且将对准座标52b设为(X2b，Y2b)。
其次，半导体制造装置100使用该等对准座标而控制装置，将设置在第1半导体芯片12的上表面的凸块14与设置在第2半导体芯片20的下表面的凸块22进行位置对准之后，对第2半导体芯片20施加热或超声波而进行压接。由此，如图2所示，将凸块14与凸块22连接而进行安装(步骤105)。
继而，半导体制造装置100确认积层级数(步骤106)。在积层级数未达预定的积层级数的情况下，半导体制造装置100如图3所示，头部18接收下一要安装的第3半导体芯片26(步骤107)。
其次，半导体制造装置100利用相机16而识别、获取设置在第2半导体芯片20的上表面的对准标记54的对准座标54a、54b，且存储座标数据(步骤108)。对准标记54在第2半导体芯片20的上表面(图的Z方向的上表面)例如设置有两个，将其中一者设为对准座标54a，且将另一者设为对准座标54b。将对准座标54a设为(X2a，Y2a)，且将对准座标54b设为(X2b，Y2b)。半导体制造装置100将对准座标54a、54b作为“搭载对准座标”而加以存储。搭载对准座标是安装芯片上的对准座标。
其次，半导体制造装置100使用该座标而计算芯片的中心座标(步骤109)。将中心座标54c设为(X2，Y2)。该第2半导体芯片20的中心座标54c是作为“搭载座标”而加以存储。搭载座标用于计算下述的偏移量等。此处，搭载座标X2＝(X2a+X2b)/2，Y2＝(Y2a+Y2b)/2。中心座标54c是连结对准座标54a与54b的线段L2的中点。该等座标是安装且固定在第1半导体芯片12上之后的第2半导体芯片20的座标。因此，在施加热或超声波时有可能产生偏移。即，有可能与之前获取的对准座标产生偏差。
其次，如图3所示，半导体制造装置100利用相机16而识别、获取第3半导体芯片26的对准标记56的对准座标56a、56b(步骤110)。对准标记56在第3半导体芯片26的下侧表面上例如设置有两个，将其中一者设为对准座标56a，且将另一者设为对准座标56b。此处，将对准座标56a设为(X3a，Y3a)，且将对准座标56b设为(X3b，Y3b)。对准座标56a、56b可配置在任意的位置。
继而，半导体制造装置100计算第1半导体芯片12的基准座标(X1，Y1)、与第2半导体芯片20的搭载座标(X2，Y2)的位置偏移量(X＝X1-X2，Y＝Y1-Y2)、及角度偏移量θ(步骤111)。由此，可获得偏移量(X，Y，θ)。
其次，半导体制造装置100进行偏移量是否为规格范围内的判定(步骤112)。在偏移量为规格范围外的情况下，半导体制造装置100实施报警(步骤113)。此处，规格范围可设为例如有可能在凸块14与凸块22之间产生连接不良的范围。在偏移量为规格范围外的情况下，有可能在第1半导体芯片12与第2半导体芯片20之间成为连接不良。如此，针对安装的每一级而计算由安装所致的偏移量，由此可在偏移量为规格范围外的情况下实施报警。由此，不会浪费其后的安装芯片，从而可降低成本。
此外，也可在以报警为契机而暂时确认凸块的连接状态后，进行是否继续半导体芯片的安装的判断。在实施报警中，可采用例如在适当的显示器显示已产生错误等的方法、或利用鸣响警报音等通知已产生错误等的方法。由此，于在安装的中途阶段的半导体芯片的安装中产生不良的可能性较高的情况下，不会继续其后的安装，因而可削减成本。此处，由于不会浪费第3半导体芯片26以后的半导体芯片，因而可削减成本。
另一方面，在偏移量为规格范围内的情况下，半导体制造装置100将第2半导体芯片20的搭载对准座标覆写(代入)为新的基准对准座标的座标数据(步骤114)。即，将对准座标54a(X2a，Y2a)、54b(X2b，Y2b)覆写于对准座标50a(X1a，Y1a)、50b(X1b，Y1b)，而将对准座标54a(X2a，Y2a)、54b(X2b，Y2b)设为新的基准对准座标。
或者，也可将第2半导体芯片20的对准标记54的中心座标54c(搭载座标)覆写(代入)为基准座标。即，也可将中心座标54c(X2，Y2)覆写于中心座标50c(X1，Y1)。
其次，半导体制造装置100以使在步骤110中识别、获取的第3半导体芯片26的对准座标56a、56b与基准对准座标54a、54b位置对准的方式控制装置，将设置在第2半导体芯片20的上表面的凸块24、与设置在第3半导体芯片26的下侧的凸块28进行位置对准。其后，对第2半导体芯片20施加热或超声波而将凸块24与凸块28压接。由此，如图4所示，将凸块24与凸块28连接而进行第3半导体芯片26的安装(步骤115)。由此，将第3半导体芯片26安装在第2半导体芯片20上。另外，此时，存在因施加的热或超声波而使第3半导体芯片26的位置产生偏移的情况。
其次，确认积层级数(步骤106)。在积层级数未达预定的积层级数的情况下，如图3所示，头部18接收下一要安装的半导体芯片(步骤107)。其后，反复执行自步骤107经过步骤115而至步骤106的流程直至安装的半导体芯片成为预定的积层级数为止。
继而，在步骤106中，在安装的半导体芯片成为预定的积层级数，从而指定积层级的安装结束的情况下，获取设置在最上半导体芯片(以下称为最上级芯片)的上表面的对准标记的对准座标(步骤116)。
其次，计算最上级芯片与下一级半导体芯片(以下称为下级芯片)的对准座标的偏移量(步骤117)。另外，在步骤108中获取、存储下级芯片的对准座标(即基准对准座标)，且在步骤109计算其基准座标。
其次，进行偏移量是否为规格范围内的判定(步骤118)。在偏移量为规格范围外的情况下，实施报警(步骤119)。报警的实施可采用例如在适当的显示器显示已产生错误等的方法、或利用警报音等通知已产生错误等的方法。通过实施报警而可显示最上级芯片与下级芯片的偏移量较大，从而有可能成为连接不良。另一方面，在偏移量为规格范围内的情况下结束安装。
经过以上步骤而可制造第1实施方式的半导体装置110。本实施方式的半导体制造装置100通过对载台10、头部18、及相机16实施所述的控制而可制造本实施方式的半导体装置。
图7是表示通过本实施方式而制造的半导体装置110的构成的立体图的一例。如图7所示，将半导体芯片121、122、123、124在Z方向积层而安装。在最上级的半导体芯片124上形成有凸块140。在凸块140的下方，未图示的金属电极在Z方向延伸，且贯通半导体芯片121、122、123、124而形成。该金属电极将半导体芯片间相互电性连接。另外，图7中图示安装有4片半导体芯片的例，但并不限定于此，安装片数可任意设定。另外，下述的第2实施方式的半导体装置110也具有相同的构成。
第1实施方式中，在步骤109之后执行识别、获取第3半导体芯片26的对准标记56的对准座标56a、56b的步骤110，但其也可在其他位置实施该步骤110。步骤110只要在进行第3半导体芯片26的安装的步骤115之前实施即可，例如，也可在步骤114之后实施。步骤110也可与步骤108的第2半导体芯片20的对准座标的获取同时执行。在相机16例如在上下包含透镜16a、16b的情况下，如此可缩短制程时间。此外，第3半导体芯片26的接收(步骤107)未必一定紧随步骤106之后执行，只要为第3半导体芯片26的对准座标获取(步骤110)之前，则也可在自步骤107至115为止的任一位置执行。
以上，如所说明般，根据本实施方式，在安装半导体芯片的每一安装步骤，自两个下半导体芯片的中心座标(基准座标)、与一个下半导体芯片的中心座标(搭载座标)而计算安装芯片的位置偏移量(X，Y，θ)。其次，判定偏移量是否为规格范围内，在偏移量为规格范围外的情况下，则在此停止安装步骤，不执行下一半导体芯片的安装而发出报警。由此，于在安装的中途阶段有可能产生不良的情况下检测出此，使其后的安装停止，从而不会继续安装。因此，不会浪费地安装半导体芯片，从而可削减成本。即，可预防制作位置偏移为规格以上的半导体装置。
(第2实施方式)
其次，一面参照图1～5、图7、及图8一面对第2实施方式进行说明。本实施方式的半导体装置的制造方法的中途步骤的状态、及第2实施方式的半导体装置110的构成与第1实施方式相同，且显示在图1～图4、及图5中。安装后的半导体装置110的构成(立体图)与如上所述的图7所示的构成相同。
图8是表示第2实施方式的半导体装置的制造方法的顺序的流程图的一例。首先，在本实施方式的半导体装置的制造方法中，自步骤201至步骤211与第1实施方式的自步骤101至步骤111相同。
第2实施方式中，在执行自步骤201至步骤211之后，判定偏移量是否为错误规格范围内(步骤212)。在偏移量为错误规格范围外的情况下实施报警(步骤213)。错误规格范围可设为例如在凸块14与凸块22之间有可能产生连接不良的范围。在此种情况下，有可能在第1半导体芯片12与第2半导体芯片20之间成为连接不良。
在实施报警中，可采用例如在适当的显示器显示已产生错误等的方法、或利用鸣响警报音等通知已产生错误等的方法。在安装的每一级计算由安装所致的偏移量，由此可在产生偏移量为规格范围外的安装级的情况下实施报警。由此，不会继续其后的安装，因而不会浪费其后的安装芯片，从而可削减成本。此处，由于不会浪费第3半导体芯片26之后的半导体芯片，因此可削减其后安装预定的半导体芯片、或安装完成后的密封步骤等的成本。
另一方面，在偏移量为错误规格范围内的情况下，判定偏移量是否为修正规格范围内(步骤214)。
在偏移量为修正规格范围外的情况下，通过在步骤210中计算的位置偏移量(X，Y)而修正在步骤208中获取的搭载对准座标(第2半导体芯片20的对准座标)的座标数据(步骤215)。即，将修正量(-X，-Y)加上搭载对准座标的座标数据(即减去偏移量)。其次，将修正后的搭载对准座标的座标数据覆写于基准对准座标的座标数据，且将此作为新的基准对准座标的座标数据(步骤216)。
另一方面，在步骤214中，在偏移量为修正规格范围内的情况下，将第2半导体芯片20的对准座标(搭载对准座标)的座标数据覆写于基准对准座标的座标数据，且将此作为新的基准对准座标的座标数据(步骤216)。即，将第2半导体芯片20的搭载对准座标54a(X2a，Y2a)、54b(X2b，Y2b)覆写(代入)于第1半导体芯片12的基准对准座标50a(X1a，Y1a)、50b(X1b，Y1b)，且将此作为新的基准对准座标的座标数据。
或者，也可代替所述方法而将第2半导体芯片20的搭载座标作为基准座标而覆写。即，将第2半导体芯片20的搭载座标54c(X2，Y2)覆写(代入)于基准座标50c(X1，Y1)，且将此作为新的基准座标。
其次，以使在步骤210中识别、获取的第3半导体芯片26的对准座标56a、56b与基准对准座标54a、54b位置对准的方式控制装置，使设置在第2半导体芯片20的上表面的凸块24、与设置在第3半导体芯片26的下侧的凸块28位置对准。其后，对第2半导体芯片20施加热或超声波而将凸块24与凸块28压接。由此，如图4所示，将凸块24与凸块28连接而执行第3半导体芯片26的安装(步骤217)。由此，将第3半导体芯片26安装在第2半导体芯片20上。另外，此时，有通过施加的热或超声波而使第3半导体芯片26位置产生偏移的情况。
其次，确认积层级数(步骤206)。在积层级数未达预定的积层级数的情况下，如图3所示，头部18接收下一要安装的半导体芯片(步骤207)。其后，反复执行自步骤207经过步骤217而至步骤206为止的流程直至安装的半导体芯片成为预定的积层级数为止。
继而，在步骤206中，在安装的半导体芯片成为预定的积层级数，从而完成指定积层级数的安装的情况下，获取设置在最上半导体芯片(以下称为最上级芯片)的上表面的对准标记的对准座标(步骤218)。其后，自步骤218至步骤221与第1实施方式的自步骤116至步骤119相同，因而省略说明。
经过以上步骤而可制造第2实施方式的半导体装置110。本实施方式的半导体制造装置100通过对载台10、头部18、相机16实施所述控制而可制造本实施方式的半导体装置。
如以上所说明般，根据第2实施方式的半导体装置的制造方法，具有与第1实施方式相同的效果。此外，在为错误规格范围内且修正规格范围外的偏移量的情况下，可通过在步骤210中计算的偏移量(X，Y，θ)而修正搭载对准座标。由此，可减少位置偏移量，进而可减少连接不良。
(其他实施方式)
所述说明的实施方式可应用于各种半导体装置。例如，也可应用于NAND(Not AND，与非)型或NOR(Not OR，或非)型的快闪存储器、EPROM(Erasable Programmable Read OnlyMemory，可抹除可程序化唯读存储器)、或DRAM(Dynamic Random Access Memory，动态随机存取存储器)、SRAM(Static Random Access Memory，静态随机存取存储器)及其他半导体存储装置、或各种逻辑装置、及其他半导体装置。
如上所述，对本发明的若干个实施方式进行了说明，但该等实施方式是作为示例而提出者，并未意图限定发明的范围。该等新颖的实施方式能以其他各种形态而实施，且可在不脱离发明的要旨的范围进行各种省略、置换、变更。该等实施方式或其的变化包含在发明的范围或要旨，并且包含在权利要求中记载的发明及其均等的范围。
[符号的说明]
100 半导体制造装置
110 半导体装置
120 导体芯片
14、140 凸块
10 第1载台
12 第1半导体芯片
16 相机
16a、16b 透镜
18 第2载台
20 第2半导体芯片
22、24 凸块
26 第3半导体芯片
28 凸块
50、52、54、56 对准标记
50a、50b、52a、52b、54a、54b 对准座标
50c、52c、54c 中心座标
121、122、123、124 半导体芯片

Claims (7)

1.一种半导体装置的制造方法，其特征在于包括：
获取第1半导体芯片的位置的步骤；
将第2半导体芯片安装在所述第1半导体芯片上的步骤；
获取所述第2半导体芯片的安装后的位置的步骤；
计算第1偏移量的步骤，所述第1偏移量包括：
所述第1半导体芯片的位置与所述第2半导体芯片的安装后的位置之间的位置偏移量，及
连结所述第1半导体芯片的第1对准坐标和第2对准坐标的线段与连结所述第2半导体芯片的第3对准坐标和第4对准坐标的线段所形成的角度的角度偏移量；以及
进行所述第1偏移量是否为第1规格范围内的第1判定的步骤。
2.根据权利要求1所述的半导体装置的制造方法，其特征在于：在获取所述第1半导体芯片的位置的步骤之前，包括：
将第1半导体芯片配置在载台上的步骤；以及
使所述载台的上方的头部保持第2半导体芯片的步骤；且
在获取所述第2半导体芯片的安装后的位置的步骤之前，包括以下步骤：
将所述第1半导体芯片的位置与所述第2半导体芯片的安装前的位置进行位置对准，将所述第2半导体芯片安装在所述第1半导体芯片上。
3.根据权利要求1所述的半导体装置的制造方法，其特征在于还包括：
将第3半导体芯片安装在所述第2半导体芯片上的步骤；
获取所述第3半导体芯片的安装后的位置的步骤；
计算第2偏移量的步骤，所述第2偏移量是所述第2半导体芯片的安装后的位置与所述第3半导体芯片的安装后的位置之间的位置偏移量；以及
进行所述第2偏移量是否为第2规格范围内的判定的步骤。
4.根据权利要求2所述的半导体装置的制造方法，其特征在于还包括：
将第3半导体芯片安装在所述第2半导体芯片上的步骤；
获取所述第3半导体芯片的安装后的位置的步骤；
计算第2偏移量的步骤，所述第2偏移量是所述第2半导体芯片的安装后的位置与所述第3半导体芯片的安装后的位置之间的位置偏移量；以及
执行所述第2偏移量是否为第2规格范围内的判定的步骤。
5.根据权利要求4所述的半导体装置的制造方法，其特征在于：在获取所述第2半导体芯片的安装后的位置的步骤之前，包括：
在安装所述第2半导体芯片之后，将所述第3半导体芯片保持在所述头部的步骤；且
将第3半导体芯片安装在所述第2半导体芯片上的步骤包括：
获取所述第3半导体芯片的安装前的位置的步骤；以及
将所述第2半导体芯片的安装后的位置与所述第3半导体芯片的安装前的位置进行位置对准的步骤。
6.根据权利要求4或5所述的半导体装置的制造方法，其特征在于包括：
在所述第1判定的结果为所述第1规格范围内的情况下，执行所述第1偏移量是否为所述第2规格范围内的第2判定的步骤；以及
在所述第2判定的结果为所述第1偏移量处在所述第2规格范围外的情况下，在计算第2偏移量的步骤之前根据所述第1偏移量而修正所述第2半导体芯片的安装后的位置数据，且将此作为新的所述第2半导体芯片的安装后的座标数据的步骤。
7.一种半导体制造装置，其特征在于包含：
载台，可载置半导体芯片；
头部，可保持半导体芯片；
相机，拍摄半导体芯片所具有的对准标记；
运算部，从通过所述相机所拍摄的对准标记的位置数据使用半导体芯片的坐标数据计算半导体芯片的位置的偏移量；
判定部，其判定所述计算的偏移量是否在规定的规格范围内；以及
控制部，控制所述载台、所述头部以及所述相机；且
将第2半导体芯片安装在第1半导体芯片上；
获取所述第2半导体芯片的安装后的位置；
将第3半导体芯片安装在所述第2半导体芯片上；
获取所述第3半导体芯片的安装后的位置；
计算第1偏移量，所述第1偏移量包括：
所述第2半导体芯片的安装后的位置与所述第3半导体芯片的安装后的位置之间的位置偏移量，以及
连结所述第1半导体芯片的第1对准坐标和第2对准坐标的线段与连结所述第2半导体芯片的第3对准坐标和第4对准坐标的线段所形成的角度的角度偏移量；
进行控制，所述控制是判定所述第1偏移量是否在规定的规格范围内。
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