JP2015118727A - 感知増幅器、それを含む不揮発性メモリ装置、及びそのセンシング方法 - Google Patents
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Abstract
Description
実施形態において、前記選択されたメモリセル及び前記第1及び第2基準セルは、STT−MRAMセルであり、前記第1基準セルは、低い抵抗状態であり、前記第2基準セルは、高い抵抗状態である。
実施形態において、前記感知対象信号と前記第1及び第2基準信号とは、同一の大きさの基準電圧に応答して前記選択されたメモリセルと前記第1及び第2基準セルとが出力する電流である。
実施形態において、前記第1比較部は、前記電流ミラー部からコピーされた前記第1基準信号と前記感知対象信号とを比較して前記第1比較信号を生成する第1比較器及び前記電流ミラー部からコピーされた前記第2基準信号と前記感知対象信号とを比較して前記第2比較信号を生成する第2比較器を含む。
実施形態において、前記第2比較器は、前記第2基準信号と前記感知対象信号とを差分して前記第2比較信号を生成する。
実施形態において、前記第2比較部は、前記第1及び第2比較信号間の差を増幅し、前記増幅された値に基づいて前記選択されたメモリセルに格納されたデータを判別する。
実施形態において、前記単一出力差動増幅器は、電流ミラー及び差動入力部を含み、前記差動入力部は、ゲート端子を共有し、ドレイン端子が前記電流ミラーと連結された第1及び第2トランジスタを含み、前記第1及び第2トランジスタのソース端子は、各々前記第2及び第1比較信号を受信する。
実施形態において、感知増幅器は、前記増幅された値をバッファリングする出力バッファをさらに含む。
実施形態において、前記出力バッファは、電源電圧とソース電圧との間に直列に連結されたプルアップ及びプルダウントランジスタペアを含む。
実施形態において、前記感知対象信号と前記第1及び第2基準信号とは、電圧形態で受信される。
実施形態において、前記第1比較部は、第1及び第2差動増幅器を含み、前記第1差動増幅器は、前記第1基準信号と前記感知対象信号との間の差を電流差に変換して前記第2比較部に提供し、前記第2差動増幅器は、前記第2基準信号と前記感知対象信号との間の差を電流差に変換して前記第2比較部に提供する。
実施形態において、前記第2差動増幅器は、前記第2基準信号をゲート端子に受信する第3トランジスタ及び前記第3トランジスタとドレイン端子を共有し、前記感知対象信号をゲート端子に受信する第4トランジスタとで構成され、前記共有されたドレイン端子は、テール電流と連結され、前記第1及び第3トランジスタのソース端子と前記第2及び第4トランジスタのソース端子とは、互いに連結される。
実施形態において、前記基準電圧供給部は複数の半導体トランジスタで構成されるソースフォロワ回路を含む。
実施形態において、前記不揮発性メモリ装置は、基準電流供給部をさらに含み、前記感知対象信号と第1及び第2基準信号とは、前記基準電流供給部から提供された基準電流に応答して前記メモリセル及び前記第1及び第2基準セルが生成する電圧であり、前記基準電流供給部は、前記基準電流を前記メモリセル及び前記第1及び第2基準セルに提供する複数の電流ミラーを含む。
実施形態において、前記第1状態を格納するセルはデータ‘0’を格納し、前記第2状態を格納するセルは、データ‘1’を格納する。
不揮発性メモリ装置10は互に異なる状態に書き込まれた複数の基準セルを利用して複数の基準信号を生成する。不揮発性メモリ装置10は複数の基準信号と選択されたメモリセルから提供された感知対象信号とを各々比較する1次比較動作を遂行する。不揮発性メモリ装置10は1次比較動作の結果に基づいて2次比較動作を遂行して選択されたメモリセルに格納されたデータをセンシングする。不揮発性メモリ装置10は少なくとも2つの比較段階を介して、複数の基準セルから提供される基準信号を利用して精密にデータをセンシングする。
メモリセルアレイ11は基準セル領域11aを含む。基準セル領域11aは複数の基準セルを含む。基準セルはメモリセルアレイ11に格納されたデータを読み出すための基準信号、例えば基準電圧或いは基準電流を生成するために使用される。基準セルはメモリセルアレイ11のメモリセルと同様に構成される。実施形態において、基準セルもやはりSTT−MRAMセルである。
基準セル領域11aのメモリセルアレイ11内での位置は固定される。或いは基準セル領域11aの位置は外部制御或いは半導体メモリ装置内部制御によって流動的に設定してもよい。
メモリセルアレイ11に含まれるメモリセルは行アドレスXi及び列アドレスYjによって選択される。行アドレスXiによって少なくとも1つのワードラインが選択され、列アドレスYjによって少なくとも1つのビットラインBLが選択される。
感知増幅部14は選択されたメモリセルから提供される感知対象信号を基準信号と比較する。感知増幅部14は比較結果にしたがってメモリセルに書き込まれたデータが論理‘0’又は論理‘1’であるかを決定する。
上述された不揮発性メモリ装置10は少なくとも2つの比較段階を介して、複数の基準セルから提供される基準信号を利用して精密にデータをセンシングすることができる。
メモリセルMCは可変抵抗素子VR及びセルトランジスタCTを含む。セルトランジスタCTのゲートはワードライン(例えば、第1ワードラインWL1)に連結される。セルトランジスタCTの一電極は可変抵抗素子VRを介してビットライン(例えば、第1ビットラインBL1)に連結される。また、セルトランジスタCTの他の電極はソースライン(例えば、第1ソースラインSL1)に連結される。
可変抵抗素子VRの抵抗値は自由層L1の磁化方向に沿って変わる。可変抵抗素子に読出し電流Iを提供すれば、可変抵抗素子の抵抗値にしたがうデータ電圧が出力される。読出し電流Iの強さは書込み電流の強さに比較して非常に小さいので、一般的に読出し電流Iによって自由層L1の磁化方向は変化しない。
図3を参照すれば、可変抵抗素子VRで自由層L1の磁化方向と固定層L3の磁化方向とが平行(parallel)に配置される。したがって、可変抵抗素子は低い抵抗値を有する。この場合、データは、例えば、‘0’を読み出す。
一方、図3及び図4では、可変抵抗素子VRの自由層L1と固定層L3とを水平磁気素子として図示したが、本発明がこれに限定されるものではない。他の実施形態として、自由層L1と固定層L3とは垂直磁気素子を利用して提供される。
実施形態において、第1状態は高い抵抗状態である。また、第2状態は低い抵抗状態である。しかし、これは例示的なものであって、感知増幅器100に連結される基準セルの数及びその状態は上述された実施形態に限定されない。
第1状態に書き込まれた第1基準セルRC1(図5参照)は感知増幅器100に第1基準信号として低い基準電流Ilowを提供する。第2状態に書き込まれた第2基準セルRC2(図5参照)は感知増幅器100に第2基準信号として高い基準電流Ihighを提供する。選択されたメモリセルSC(図5参照)は感知増幅器100に感知対象信号として感知対象電流Iselを提供する。
中間基準電流Irefは低い基準電流Ilowと高い基準電流Ihighとの中間値である。感知増幅器100は中間基準電流Irefと感知対象電流Iselとの大きさの差である電流マージンIdをセンシングして選択されたメモリセルSCに格納されたデータを判別する。
第1状態に書き込まれた第1基準セルRC1(図5参照)は感知増幅器100に第1基準信号として低い基準電圧Vlowを提供する。第2状態に書き込まれた第2基準セルRC2(図5参照)は感知増幅器100に第2基準信号として高い基準電圧Vhighを提供する。選択されたメモリセルSC(図5参照)は感知増幅器100に感知対象信号として感知対象電圧Vselを提供する。
中間基準電圧Vrefは低い基準電圧Vlowと高い基準電圧Vhighとの中間値である。感知増幅器100は中間基準電圧Vrefと感知対象電圧Vselとの大きさである電圧マージンVdをセンシングして選択されたメモリセルSCに格納されたデータを判別する。
図8の感知増幅器200は電流モード感知増幅器(Current Mode Sense Amplifier)である。感知増幅器200は複数の基準信号と感知対象信号とを各々比較する1次比較動作及び1次比較動作の結果に基づいて遂行される2次比較動作を介して選択されたメモリセルに格納されたデータをセンシングする。
第2比較部230は第1比較部220から提供された第1及び第2比較信号を再び比較して出力信号OUTを生成する。実施形態において、第2比較部230は複数のトランジスタで構成される。実施形態において、第2比較部230を構成するトランジスタはMOSトランジスタである。
図9の感知増幅器200は電流モード感知増幅器(Current Mode Sense Amplifier)である。感知増幅器200は複数の基準信号と感知対象信号とを各々比較する1次比較動作及び1次比較動作の結果に基づいて遂行される2次比較動作を介して選択されたメモリセルに格納されたデータをセンシングする。加えて、感知増幅器200は出力バッファ240を利用してセンシング結果を低い出力インピーダンスで出力する。
電流ミラー部210は複数の電流ミラーを含む。実施形態において、電流ミラー部210は第1乃至第4電流ミラー211〜214を含む。電流ミラー部210が含む電流ミラーの数は感知増幅器200に連結される基準セルの数に応答して可変される。
第2及び第3電流ミラー212、213は第1及び第2基準セルRC1、RC2から第1及び第2基準信号REF1、REF2を各々受信する。第2及び第3電流ミラー212、213は受信された第1及び第2基準信号REF1、REF2を各々コピーして第1比較部220に提供する。
第1差分器221は第1電流ミラー211からコピーされた感知対象信号SELと第2電流ミラー212からコピーされた第1基準信号REF1とを差分して第1比較信号COMP1を生成する。第2差分器222は第4電流ミラー214からコピーされた感知対象信号SELと第3電流ミラー213からコピーされた第2基準信号REF2とを差分して第2比較信号COMP2を生成する。
出力バッファ240は第2比較部230から提供された信号をバッファリングして出力信号OUTを出力する。実施形態において、出力バッファ240は複数のトランジスタで構成される。実施形態において、出力バッファ240を構成するトランジスタはMOSトランジスタである。実施形態において、出力バッファ240はPMOSプルアップトランジスタ及びNMOSプルダウントランジスタペア(pair)で構成される。
第1PMOSトランジスタMP1のソース端子は電源電圧VDDと連結され、ドレイン端子は電流ソースIlowと連結される。第1PMOSトランジスタMP1と電流ソースIlowとは第1基準セルRC1に一定な電流Ilowを提供する電流ソースの役割を遂行する。
第1PMOSトランジスタMP1とゲート端子を共有する第2及び第3PMOSトランジスタMP2、MP3とは第1PMOSトランジスタMP1と共に電流ミラーを構成する。第2及び第3PMOSトランジスタMP2、MP3のドレイン端子は第1PMOSトランジスタMP1のドレイン端子に供給される電流Ilowと同一の電流を提供する。
第3PMOSトランジスタMP3によって供給される電流Ilowは第1NMOSトランジスタMN1を経て第1基準セルRC1に提供される。電流Ilowの大きさ及び第1基準セルRC1の抵抗値に応答して第1基準ノードRN1の電圧Vreadが決定される。
第1基準ノードRN1の電圧Vread及び第2基準セルRC2の抵抗値に応答して第2基準セルRC2へ流れる電流Ihighが決定される。第1基準ノードRN1の電圧Vreadと第2基準ノードRN2の電圧Vreadとが同一であるので、第1基準セルRC1へ流れる電流Ilowと第2基準セルRC2へ流れる電流Ihighとの比は第1及び第2基準セルRC1、RC2の抵抗比に応答して決定される。
第4及び第5PMOSトランジスタMP4、MP5は電流ミラーを構成する。第2基準セルを介して流れる電流Ihighは第4及び第5PMOSトランジスタMP4、MP5を介して第5PMOSトランジスタのドレイン端子にコピーされる。
選択ノードSNの電圧Vread及び選択されたメモリセルSCの抵抗値に応答して選択されたメモリセルSCへ流れる電流Iselが決定される。ゲート端子を共有する第9、第10、及び第11PMOSトランジスタMP9、MP10、MP11は電流ミラーを構成するので、第10PMOSトランジスタMP10のドレイン端子を介して流れる電流Iselと同一の電流が第9及び第11PMOSトランジスタMP9、MP11のドレイン端子にコピーされる。
即ち、ノードAで、同一の電圧Vreadに応答して第2基準セルRC2へ流れる電流Ihighと選択されたメモリセルSCへ流れる電流Iselとが差分される。なお、ノードBで、同一の電圧Vreadに応答して選択されたメモリセルSCへ流れる電流Iselと第1基準セルRC1へ流れる電流Ilowとが差分される。
第8PMOSトランジスタMP8と第5NMOSトランジスタMN5とは出力バッファ240を構成する。第8PMOSトランジスタMP8と第5NMOSトランジスタMN5とはプルアップ及びプルダウントランジスタペアである。出力バッファ240は第2比較部230の出力ノードSABから提供される電圧をバッファリングして出力信号OUTを提供する。
一方、図10に提示された感知増幅器200は本発明の一実施形態に過ぎず、本発明の技術的思想は上述された回路に限定されないことは当業者に十分に理解できる。
第1及び第3トランジスタP1、P3はゲート端子を共有する電流ミラーを構成する。また、第2及び第4トランジスタはゲート端子を共有する電流ミラーを構成する。第1、第2、第3、及び第4トランジスタP1、P2、P3、P4のミラーリング動作を介して、第2増幅部230はノードSA及びノードSABから提供される電流の差を増幅して端子SABに出力する。
上述したように本発明の第2増幅部230を含む各構成要素は多様な構成で提供される。
図12の感知増幅器300は電圧モード感知増幅器(Voltage Mode Sense Amplifier)である。感知増幅器300は複数の基準信号と感知対象信号とを各々比較する1次比較動作及び1次比較動作の結果に基づいて遂行される2次比較動作を介して選択されたメモリセルに格納されたデータをセンシングすることができる。
第2比較部320は第1比較部310から提供された第1及び第2比較信号を再び比較する。出力バッファ330は第2比較部320の比較結果をバッファリングして出力信号OUTを生成する。実施形態において、第2比較部320及び出力バッファ330はトランジスタで構成される。実施形態において、第2比較部230及び出力バッファ330を構成するトランジスタはMOSトランジスタである。
第1PMOSトランジスタMP1のソース端子は電源電圧VDDと連結され、ドレイン端子は電流ソースIreadと連結される。第1PMOSトランジスタMP1と電流ソースIlowとは第1基準セルRC1及び第2基準セルRC2に一定な電流Ireadを提供する電流ソースの役割を遂行する。
第7PMOSトランジスタMP7から提供される電流と選択されたメモリセルSCの抵抗値とに応答して選択ノードSNの電圧Vselが決定される。第2、第3及び第7PMOSトランジスタMP2、MP3、MP7から提供される電流の大きさはミラーリング動作によって同様に制御されるので、第1及び第2基準ノードRN1、RN2と選択ノードSNとの電圧差は第1及び第2基準セルRC1、RC2と選択されたメモリセルSC抵抗との差に基づいて決定される。
一方、図13に提示された感知増幅器300は本発明の一実施形態に過ぎず、本発明の技術的思想は上述された回路に限定されされないことは当業者に十分に理解できる。
第8及び第9PMOSトランジスタMP8、MP9のゲート端子には同一のバイアス電圧BIAS2が提供される。第8及び第9PMOSトランジスタMP8、MP9のソース端子は電源電圧VDDと連結され、ドレイン端子は各々ノードSAとノードSABに連結される。
第8及び第9PMOSトランジスタMP8、MP9は第4及び第5PMOSトランジスタMP4、MP5と共に第2比較部420を構成する。第8及び第9PMOSトランジスタMP8、MP9は第2比較部420の動作をより安定化する。
上述したように本発明の第2増幅部330を含む各構成要素は多様な構成に提供される。
S110段階で、第1及び第2基準セルを第1状態及び第1状態と異なる第2状態に設定する。第1状態の基準セルは第1ビット値を格納する。第2状態の基準セルは第2ビット値を格納する。実施形態において、第1ビット値はデータ‘0’である。実施形態において、第2ビット値はデータ‘1’である。
S140段階で、第2基準信号と感知対象信号とを比較して第2比較信号を生成する。実施形態において、第2比較信号は2基準信号と感知対象信号とを差分して生成される。
S150段階で、S140段階で生成された第1及び第2比較信号を再び比較して選択されたメモリセルに格納されたデータを判別する。選択されたメモリセルに格納されたデータは選択されたメモリセルの状態に基づいて判別される。実施形態において、不揮発性メモリ装置は第1及び第2比較信号間の差を増幅し、その増幅された値に基づいて選択されたメモリセルの状態を判別する。
11・・・メモリセルアレイ
11a・・・基準セル領域
12・・・アドレスデコーダ
13・・・カラムデコーダ
14・・・感知増幅部
15・・・入出力バッファ
Claims (25)
- 選択されたメモリセルに格納されたデータをセンシングする感知増幅器において、
第1基準セルから受信された第1基準信号と前記選択されたメモリセルから受信された感知対象信号とを比較して第1比較信号を生成し、前記第1基準セルと異なる状態に書き込まれた第2基準セルから受信された第2基準信号と前記感知対象信号とを比較して第2比較信号を生成する第1比較部と、
前記第1及び第2基準信号を比較して前記選択されたメモリセルに格納されたデータを判別する第2比較部と、を含む感知増幅器。 - 前記第1基準セルは、データ‘0’を格納する第1状態に書き込まれ、前記第2基準セルは、データ‘1’を格納する第2状態に書き込まれる請求項1に記載の感知増幅器。
- 前記選択されたメモリセル及び前記第1及び第2基準セルは、STT−MRAMセルであり、前記第1状態は、低い抵抗状態であり、前記第2基準セルは、高い抵抗状態である請求項2に記載の感知増幅器。
- 前記感知対象信号と前記第1及び第2基準信号とは、電流形態に受信される請求項1に記載の感知増幅器。
- 前記感知対象信号と前記第1及び第2基準信号とは、同一の大きさの基準電圧に応答して前記選択されたメモリセルと前記第1及び第2基準セルとが出力する電流である請求項4に記載の感知増幅器。
- 前記感知対象信号と前記第1及び第2基準信号とを各々コピーして前記第1比較部に提供する電流ミラー部をさらに含む請求項4に記載の感知増幅器。
- 前記第1比較部は、前記電流ミラー部からコピーされた前記第1基準信号と前記感知対象信号とを比較して前記第1比較信号を生成する第1比較器及び前記電流ミラー部からコピーされた前記第2基準信号と前記感知対象信号とを比較して前記第2比較信号を生成する第2比較器を含む請求項6に記載の感知増幅器。
- 前記第1比較器は、前記感知対象信号と前記第1基準信号とを差分して前記第1比較信号を生成する請求項7に記載の感知増幅器。
- 前記第2比較器は、前記第2基準信号と前記感知対象信号とを差分して前記第2比較信号を生成する請求項8に記載の感知増幅器。
- 前記第2比較部は、前記第1及び第2比較信号間の差を増幅し、前記増幅された値に基づいて前記選択されたメモリセルに格納されたデータを判別する請求項9に記載の感知増幅器。
- 前記第2比較部は、半導体トランジスタに構成された単一出力差動増幅器を含み、前記単一出力差動増幅器は、前記第1及び第2比較信号を入力として前記第1及び第2比較信号の間の差を増幅する請求項10に記載の感知増幅器。
- 前記単一出力差動増幅器は、電流ミラー及び差動入力部を含み、
前記差動入力部は、ゲート端子を共有し、ドレイン端子が前記電流ミラーと連結された第1及び第2トランジスタを含み、前記第1及び第2トランジスタのソース端子は、各々前記第2及び第1比較信号を受信する請求項11に記載の感知増幅器。 - 前記電流ミラーは、ゲート端子を共有し、ソース端子が電源電圧と連結された第3及び第4トランジスタを含み、前記第3及び第4トランジスタのドレイン端子は、各々前記第1及び第2トランジスタのドレイン端子と連結される請求項12に記載の感知増幅器。
- 前記電流ミラーは、ソース端子が電源電圧と連結される第3乃至第6トランジスタを含み、前記第3トランジスタ及び前記第3トランジスタとゲート端子を共有する前記第5トランジスタのドレイン端子は、前記第1トランジスタのドレイン端子と連結され、前記第2トランジスタ及び前記第2トランジスタとゲート端子を共有する前記第6トランジスタのドレイン端子は、前記第2トランジスタのドレイン端子と連結される請求項12に記載の感知増幅器。
- 前記増幅された値をバッファリングする出力バッファをさらに含む請求項10に記載の感知増幅器。
- 前記出力バッファは、電源電圧とソース電圧との間に直列に連結されたプルアップ及びプルダウントランジスタペアを含む請求項15に記載の感知増幅器。
- 前記感知対象信号と前記第1及び第2基準信号とは、電圧形態で受信される請求項1に記載の感知増幅器。
- 前記感知対象信号と前記第1及び第2基準信号とは、同一の大きさの基準電流に応答して前記選択されたメモリセルと前記第1及び第2基準セルとが生成する電圧である請求項17に記載の感知増幅器。
- 前記第1比較部は、第1及び第2差動増幅器を含み、
前記第1差動増幅器は、前記第1基準信号と前記感知対象信号との間の差を電流差に変換して前記第2比較部に提供し、前記第2差動増幅器は、前記第2基準信号と前記感知対象信号との間の差を電流差に変換して前記第2比較部に提供する請求項17に記載の感知増幅器。 - 前記第1差動増幅器は、前記第1基準信号をゲート端子に受信する第1トランジスタ及び前記第1トランジスタとドレイン端子を共有し、前記感知対象信号をゲート端子に受信する第2トランジスタとを含み、前記共有されたドレイン端子は、テール電流と連結される請求項19に記載の感知増幅器。
- 前記第2差動増幅器は、前記第2基準信号をゲート端子に受信する第3トランジスタ及び前記第3トランジスタとドレイン端子を共有し、前記感知対象信号をゲート端子に受信する第4トランジスタとを含み、前記共有されたドレイン端子は、テール電流と連結され、前記第1及び第3トランジスタのソース端子と前記第2及び第4トランジスタのソース端子とは、互いに連結される請求項20に記載の感知増幅器。
- データを格納するメモリセル、第1状態に書き込まれた第1基準セル及び前記第1状態と互に異なる第2状態に書き込まれた第2基準セルを含むメモリセルアレイと、
前記メモリセルに格納されたデータを前記第1及び第2基準セルを利用してセンシングする感知増幅器と、を含み、
前記感知増幅器は、前記第1及び第2基準セルから受信された第1及び第2基準信号と前記メモリセルから受信された感知対象信号とを各々比較して第1及び第2比較信号を生成する第1比較部と、
前記第1及び第2比較信号を比較し、比較結果に基づいて前記メモリセルに格納されたデータをセンシングする第2比較部と、を含む不揮発性メモリ装置。 - 前記不揮発性メモリ装置は、基準電圧供給部をさらに含み、前記感知対象信号と第1及び第2基準信号とは、前記基準電圧供給部から提供された基準電圧に応答して前記メモリセル及び前記第1及び第2基準セルが出力する電流である請求項22に記載の不揮発性メモリ装置。
- 前記不揮発性メモリ装置は、基準電流供給部をさらに含み、前記感知対象信号と第1及び第2基準信号とは、前記基準電流供給部から提供された基準電流に応答して前記メモリセル及び前記第1及び第2基準セルが生成する電圧であり、前記基準電流供給部は、前記基準電流を前記メモリセル及び前記第1及び第2基準セルに提供する複数の電流ミラーを含む請求項22に記載の不揮発性メモリ装置。
- データを格納するメモリセルと同一のセルを利用して第1及び第2状態を格納する段階と、
書込み動作の時、前記第1及び第2状態が格納されたセルから提供される第1及び第2基準信号を利用して、選択されたメモリセルに格納されたデータを複数の比較段階を経てセンシングする段階と、を含む不揮発性メモリ装置のセンシング方法。
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