JP2014109453A5

JP2014109453A5 -

Info

Publication number: JP2014109453A5
Application number: JP2012262826A
Authority: JP
Filing date: 2012-11-30
Publication date: 2015-10-08

Claims

第１のフリップフロップと、
前記第１のフリップフロップの後段に設けられる第２のフリップフロップと、
前記第２のフリップフロップのデータ入力端子へのルートと分岐したルートに設けられた機能不全事前検出回路とを備え、
前記機能不全事前検出回路は、
前記第２のフリップフロップのデータ入力端子への入力データを遅延させる遅延素子と、
前記遅延素子の出力を受ける第３のフリップフロップと、
前記第２のフリップフロップの出力と前記第３のフリップフロップの出力とを比較する第１の比較器とを含み、
前記機能不全事前検出回路には、前記機能不全事前検出回路の動作テスト時には、第１のテストデータと、第２のテストデータが入力され、前記第２のテストデータは、前記遅延素子に入力され、
前記第１の比較器は、前記動作テスト時には、前記第１のテストデータと、前記第３のフリップフロップの出力とを比較する、半導体装置。
前記機能不全事前検出回路は、
前記動作テスト時に、前記第２のテストデータを前記遅延素子へ出力し、通常動作時には、前記入力データを前記遅延素子へ出力する第１のセレクタと、
前記動作テスト時に、前記第１のテストデータを前記第１の比較器へ出力し、前記通常動作時には、前記第２のフリップフロップの出力を前記第１の比較器へ出力する第２のセレクタとを含む、請求項１記載の半導体装置。
前記半導体装置は、
前記第１の比較器の比較結果が不一致の場合に、前記第１のフリップフロップおよび前記第２のフリップフロップへの電力供給を停止させるためのスイッチを備える、請求項２記載の半導体装置。
前記半導体装置は、各々が、別個の電源電圧で動作する複数個の回路ブロックを備え、
前記スイッチは、前記第１の比較器の比較結果が不一致の場合に、前記第１のフリップフロップおよび前記第２のフリップフロップを含む回路ブロックへの電力供給を停止させる、請求項３記載の半導体装置。
前記半導体装置は、デュアルロックステップ方式のマイクロコンピュータであり、
第１のＣＰＵコアと、
第２のＣＰＵコアと、
前記第１のＣＰＵコアの演算結果と前記第２のＣＰＵコアの演算結果を比較する第２の比較器とを備える、請求項４記載の半導体装置。
前記第１の比較器の比較結果が不一致の場合、前記第１のＣＰＵコアおよび前記第２のＣＰＵコアに割込みが通知され、
前記第１のＣＰＵコアは、前記スイッチを制御して電力供給を停止させる、請求項５記載の半導体装置。
前記第１の比較器の比較結果を表わす信号が、直接前記スイッチに送られて、前記電力供給が停止させる、請求項４記載の半導体装置。
前記第１の比較器の比較結果を表わす信号が前記半導体装置の外部へ送られて、外部からの制御によって前記電力供給が停止させる、請求項４記載の半導体装置。
第１のフリップフロップと、
前記第１のフリップフロップの後段に設けられる第２のフリップフロップと、
前記第２のフリップフロップのデータ入力端子へのルートと分岐したルートに設けられた機能不全事前検出回路とを備え、
前記機能不全事前検出回路は、
前記第２のフリップフロップのデータ入力端子への入力データを遅延させる直列接続された複数段の遅延素子と、
各々が、各遅延素子の出力を受ける複数の第３のフリップフロップと、
各々が、前記第２のフリップフロップの出力と対応の第３のフリップフロップの出力とを比較する複数の第１の比較器とを含み、
前記機能不全事前検出回路には、前記機能不全事前検出回路の動作テスト時には、第１のテストデータと、第２のテストデータが入力され、前記第２のテストデータは、前記複数段の遅延素子の初段に入力され、
前記第１の比較器は、前記動作テスト時には、前記第１のテストデータと、前記対応の第３のフリップフロップの出力とを比較する、半導体装置。