JP2015118468A5 - - Google Patents
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Description
上記目的を達成するために、本実施形態のプログラマブルコントローラは、制御プログラムを実行するCPUと、前記CPUの外部メモリと、前記CPUの外部入出力デバイスとを備える外部デバイスと、前記制御プログラムの実行により、前記CPUが前記外部デバイスに書き込むWrite データを出力する出力信号、及び前記CPUが前記外部デバイスから読み出すReadデータを入力する入力信号をインタフェースするFPGAで構成されるFPGAインタフェース処理部と、
前記CPUと前記FPGAインタフェース処理部との間を接続するCPUバスと、前記FPGAインタフェース処理部と前記外部デバイスとを接続する、外部入出力バスと、を備え、前記FPGAインタフェース処理部は、前記制御プログラムを実行する場合に前記入力信号及び前記出力信号をインタフェースするとともに、前記Writeデータを前記外部入出力バスに出力する第１の比較タイミング信号を生成する、また、前記Readデータを前記CPUバスに出力する第２の比較タイミング信号を生成する、通常インタフェース処理回路部と、前記CPUが前記CPUバスを介して出力した第１のWriteデータと、当該第１のWriteデータを前記通常インタフェース処理回路部が処理し、前記外部入出力バスに出力する第２のWriteデータとを、前記第１の比較タイミング信号で比較して一致/不一致を判定し、また、前記外部入出力バスを介して入力される当該第１のReadデータと、当該第１のReadデータを前記通常インタフェース処理回路部が処理し、前記CPUバスに出力する当該第２のReadデータとを、前記第２の比較タイミング信号で比較して一致/不一致を判定する、比較回路部と、を備え、前記制御プログラムの実行中に、前記FPGAインタフェース処理部の入出力処理動作の良否を自己診断するようにしたことを特徴とする。
前記CPUと前記FPGAインタフェース処理部との間を接続するCPUバスと、前記FPGAインタフェース処理部と前記外部デバイスとを接続する、外部入出力バスと、を備え、前記FPGAインタフェース処理部は、前記制御プログラムを実行する場合に前記入力信号及び前記出力信号をインタフェースするとともに、前記Writeデータを前記外部入出力バスに出力する第１の比較タイミング信号を生成する、また、前記Readデータを前記CPUバスに出力する第２の比較タイミング信号を生成する、通常インタフェース処理回路部と、前記CPUが前記CPUバスを介して出力した第１のWriteデータと、当該第１のWriteデータを前記通常インタフェース処理回路部が処理し、前記外部入出力バスに出力する第２のWriteデータとを、前記第１の比較タイミング信号で比較して一致/不一致を判定し、また、前記外部入出力バスを介して入力される当該第１のReadデータと、当該第１のReadデータを前記通常インタフェース処理回路部が処理し、前記CPUバスに出力する当該第２のReadデータとを、前記第２の比較タイミング信号で比較して一致/不一致を判定する、比較回路部と、を備え、前記制御プログラムの実行中に、前記FPGAインタフェース処理部の入出力処理動作の良否を自己診断するようにしたことを特徴とする。
Claims (4)
- プログラマブルコントローラは、制御プログラムを実行するCPUと、
前記CPUの外部メモリと、前記CPUの外部入出力デバイスとを備える外部デバイスと、
前記制御プログラムの実行により、前記CPUが前記外部デバイスに書き込むWrite データを出力する出力信号、及び前記CPUが前記外部デバイスから読み出すReadデータを入力する入力信号をインタフェースするFPGAで構成されるFPGAインタフェース処理部と、
前記CPUと前記FPGAインタフェース処理部との間を接続するCPUバスと、前記FPGAインタフェース処理部と前記外部デバイスとを接続する、外部入出力バスと、を備え、
前記FPGAインタフェース処理部は、前記制御プログラムを実行する場合に前記入力信号及び前記出力信号をインタフェースするとともに、前記Write
データを前記外部入出力バスに出力する第１の比較タイミング信号を生成する、また、前記Readデータを前記CPUバスに出力する第２の比較タイミング信号を生成する、通常インタフェース処理回路部と、
前記CPUが前記CPUバスを介して出力した第１のWriteデータと、当該第１のWriteデータを前記通常インタフェース処理回路部が処理し、前記外部入出力バスに出力する第２のWriteデータとを、前記第１の比較タイミング信号で比較して一致/不一致を判定し、
また、前記外部入出力バスを介して入力される当該第１のReadデータと、当該第１のReadデータを前記通常インタフェース処理回路部が処理し、前記CPUバスに出力する当該第２のReadデータとを、前記第２の比較タイミング信号で比較して一致/不一致を判定する、比較回路部と、
を備え、
前記制御プログラムの実行中に、前記FPGAインタフェース処理部の入出力処理動作の良否を自己診断するようにしたことを特徴とするプログラマブルコントローラ。 - 前記通常インタフェース処理回路部は、前記CPUと当該通常インタフェース処理回路との間で前記CPUバスを介して入出力するCPUバス信号をインタフェースするCPU/インタフェース回路と、
前記外部デバイスと当該通常インタフェース処理回路との間で前記外部入出力バスを介して入出力する外部入出力バス信号とをインタフェースするとともに、前記第１の比較タイミング信号及び前記第２の比較タイミング信号を生成する外部デバイスインタフェース回路と、
前記外部デバイスへのアクセス要求と、前記外部デバイスからのアクセス要求と、を調停する内部回路と、
を備えるようにしたことを特徴とする請求項１に記載のプログラマブルコントローラ。 - 前記外部デバイスは、データメモリとワークメモリとを備えるメモリ、及び外部入出力デバイスを備え、
前記外部デバイスインタフェース回路は、前記当該メモリとの間をインタフェースするデータメモリインタフェース回路と、ワークメモリインタフェース回路と、外部入出力インタフェース回路と、を備え、
前記外部入出バスは、当該データメモリと接続するデータメモリバス及びワークメモリと接続するワークメモリバスと、当該外部入出力デバイスと接続する入出力デバイスバスと、を備えるようにした請求項２に記載のプログラマブルコントローラ。 - 前記比較回路部は、前記CPUバス信号を記憶する第１のメモリと、
前記外部入出力バス信号を記憶する第２のメモリと、
前記CPUバスを介して出力された第１のWriteデータと、当該第１のWriteデータを前記通常インタフェース処理回路部が処理し、前記外部入出力バスに出力する第２のWriteデータとを、前記第１の比較タイミング信号で比較して一致/不一致を判定し、また、前記外部入出力バスを介して入力される当該第１のReadデータと、当該第１のReadデータを前記通常インタフェース処理回路部が処理し、前記CPUバスに出力する当該第２のReadデータとを、前記第２の比較タイミング信号で比較して一致/不一致を判定する比較制御回路と、
前記第１の比較タイミングでの判定の結果不一致と判定された場合、前記第１のメモリから、対応する前記第１のWriteデータを抽出して再判定要求信号とともに、前記内部回路を介して送信し、
一致の場合には、前記外部デバイスに前記第２のWriteデータの送信を指示する信号を、不一致の場合には再判定要求信号を、夫々対応するインタフェース回路に送信し、
前記第２の比較タイミングでの判定の結果不一致と判定された場合、前記第２のメモリから、対応する前記第１のWriteデータを抽出して再判定要求信号とともに、前記内部回路を介して送信し、
一致の場合には、前記外部デバイスに前記第２のReadデータの送信を指示する信号を、不一致の場合には再判定要求信号を、夫々対応するインタフェース回路に送信する、再処理回路と、
を備え、不一致の場合に修復データを送信して制御プログラムを継続実行するようにしたことを特徴とする請求項２に記載のプログラマブルコントローラ。
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