JP2011524091A5

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Publication number: JP2011524091A5
Application number: JP2011513573A
Authority: JP
Filing date: 2009-06-02
Publication date: 2012-05-24

Claims

基板の上方を第１方向に伸びている第１導体と、
第２導体および第１ダイオード要素の第１部分を備える第１の一連の帯部と、
前記第１導体と前記第１の一連の帯部との間に形成されている支柱と、を備え、
前記第１の一連の帯部は前記基板の上方を第２方向に伸びており、
前記第２方向は前記第１方向に略直交しており、
前記支柱は、前記第１導体と前記第１の一連の帯部との間に直列に存在する、前記第１ダイオード要素の第２部分と、第２ダイオード要素と、状態変化素子とを含んでおり、
前記第１ダイオード要素の前記第１部分と前記第１ダイオード要素の前記第２部分とは同一の導電型を有している、集積回路装置。
前記第１ダイオード要素の前記第１部分は、ポリシリコンの真性層を備え、
前記第１ダイオード要素の前記第２部分は、ポリシリコンの真性層を備える、
請求項１に記載の集積回路装置。
前記第２ダイオード要素は、第１導電型の高濃度にドープされたシリコン領域を備える、
請求項１または２に記載の集積回路装置。
前記第１の一連の帯部は、
前記第２導体と前記第１ダイオード要素の前記第１部分との間に形成された、第２導電型の高濃度にドープされたポリシリコン領域をさらに備える、
請求項３に記載の集積回路装置。
前記第１ダイオード要素の前記第１部分は、第１導電型の低濃度にドープされたポリシリコンの層を備え、
前記第１ダイオード要素の前記第２部分は、第１導電型の低濃度にドープされたポリシリコンの層を備え、
前記第２ダイオード要素は、第２導電型の高濃度にドープされたポリシリコン領域を備え、
前記第２導電型は前記第１導電型と反対の型である、
請求項１に記載の集積回路装置。
前記状態変化素子はアンチヒューズである、
請求項１ないし５の何れか１項に記載の集積回路装置。
前記アンチヒューズは、前記第１ダイオード要素の前記第２部分と前記第２ダイオード要素との間に形成されている、
請求項６に記載の集積回路装置。
前記支柱は、前記第１ダイオード要素、前記第２ダイオード要素および前記状態変化素子と直列なアンチヒューズをさらに備える、
請求項１ないし５の何れか１項に記載の集積回路装置。
前記第１導体、前記第２導体、前記第１ダイオード要素の前記第１部分、前記第１ダイオード要素の前記第２部分、および前記第２ダイオード要素は、少なくとも１つの不揮発性記憶素子を形成する、
請求項１ないし８の何れか１項に記載の集積回路装置。
前記集積回路は、モノリシックな３次元の不揮発性メモリアレイを備え、
前記少なくとも１つの不揮発性記憶素子は、前記モノリシックな３次元の不揮発性メモリアレイの第１メモリレベルで形成されており、
前記集積回路は、少なくとも１つの追加的なメモリレベルを備えている、
請求項９に記載の集積回路装置。
基板の上方の第１高さに、略平行および略同一平面内の複数の第１導体を形成するステップを備え、
前記第１導体は第１方向に伸びており、
基板の上方の第２高さに、略平行および略同一平面内の複数のレール積層体を形成するステップを備え、
前記レール積層体は前記第１方向と略直交する第２方向に伸びており、
レール積層体の各々は、第２導体と、前記レール積層体に関連する複数のダイオードについての第１ダイオード要素の第１部分を含んでおり、
複数の第１導体と複数のレール積層体との交差点の間に、複数の支柱を形成するステップを備え、
前記複数の支柱は、第１レール積層体と前記複数の第１導体との間に形成されている第１の支柱群を備え、
前記第１の支柱群の各々は、前記第１レール積層体に関連する前記複数のダイオードについての前記第１ダイオード要素の第２部分と、第２ダイオード要素と、状態変化素子を備え、
前記第１ダイオード要素の前記第１部分と前記第１ダイオード要素の前記第２部分とは同一の導電型を有している、集積回路装置の製造方法。
前記第１支柱群内の各々の支柱の前記第２ダイオード要素は、第１導電型の高濃度にドープされたポリシリコン層であり、
各々のレール積層体の前記第１ダイオード要素の第１部分は、ポリシリコンの真性層であり、
前記第１支柱群内の各々の支柱の前記第１ダイオード要素の前記第２部分は、ポリシリコンの真性層である、
請求項１１に記載の方法。
複数の第１導体、前記第２導体、前記第１ダイオード要素、前記第２ダイオード要素、および前記状態変化素子は、複数の不揮発性記憶素子を形成し、
前記不揮発性半導体メモリは、モノリシックな３次元の不揮発性メモリアレイを備え、
前記複数の不揮発性記憶素子は、前記モノリシックな３次元の不揮発性メモリアレイの第１メモリレベルで形成されており、
前記集積回路は、少なくとも１つの追加的なメモリレベルを備えている、
請求項１１または１２に記載の方法。
前記基板上方の前記第２高さは、前記基板上方の前記第１高さよりも高い、
請求項１１ないし１３の何れか１項に記載の方法。
第１の導電層を基板上に形成するステップを備え、
高濃度にドープされたポリシリコン層を前記第１の導電層の表面に形成するステップを備え、
前記高濃度にドープされたポリシリコン層の表面にアンチヒューズ層を形成するステップを備え、
前記アンチヒューズ層の表面に第１の真性ポリシリコン層を形成するステップを備え、
前記第１の真性ポリシリコン層の表面に第１パターンを適用するステップを備え、
第１の導電層、高濃度にドープされたポリシリコン層、アンチヒューズ層、および第１の真性ポリシリコン層を、前記第１パターンに従ってエッチングするステップを備え、
パターニングおよびエッチングは、前記第１方向に伸びる各層の帯部を形成し、
前記帯部は、前記複数の第１導体を備え、
パターニングおよびエッチングの後に、前記第１の真性ポリシリコン層の表面に第２の真性ポリシリコン層を形成するステップを備え、
前記第２の真性ポリシリコン層の表面に第２の導電層を形成するステップを備え、
前記第２の導電層の表面に第２パターンを適用するステップを備え、
前記複数のレール積層体を形成するために、前記第２の導電層および前記第２の真性ポリシリコン層を前記第２パターンに従ってエッチングするステップを備え、
前記第２の真性ポリシリコン層は、各レール積層体の前記第１ダイオード要素の前記第１部分を形成しており、
前記第２導電層は、各レール積層体の前記第２導体を形成しており、
前記複数の支柱を形成するために、第１の真性ポリシリコン層、前記アンチヒューズ層、および前記高濃度にドープされたポリシリコン層を、前記第２パターンに従ってエッチングするステップを備える、
請求項１１に記載の方法。