JP2004006844A5

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Publication number: JP2004006844A5
Application number: JP2003120171A
Authority: JP
Filing date: 2003-04-24
Publication date: 2005-06-23

Claims

素子スタックをなすように作製して、磁界が該素子スタックの境界部において生成されるようにされた電子素子であって、
前記素子スタック内にあり、動作中に境界部において磁界を生成する少なくとも１つの磁性層と、
前記スタック内の第２の層として作製され、動作中に前記境界部における磁界を変更するためのシンク層
とを含む、電子素子。
前記素子スタック内に形成された磁気ランダムアクセスメモリセルからなる、請求項１の電子素子。
前記素子スタック内に形成された半導体ダイオードからなる、請求項１の電子素子。
前記素子スタック内に形成されたトランジスタ素子からなる、請求項１の電子素子。
前記シンク層は、前記素子スタックの境界を超えて延在する、請求項１の電子素子。
前記シンク層は、前記素子スタックの領域の少なくとも２倍の大きさである、請求項１の電子素子。
前記シンク層に隣接して作製される第２の電子素子スタックをさらに備え、前記シンク層は、前記第２の電子素子の縁部境界において生成される磁界を減衰させる、請求項１の電子素子。
メモリ素子であって、
センス層と、
ピン止め層と、
前記センス層と前記ピン止め層との間に配置された障壁層と、
前記ピン止め層に隣接して配置されたピニング層と、
前記メモリ素子内に配置され、前記センス層、前記ピン止め層および前記ピニング層の境界部における磁界の効果を減衰させるための磁気シンク層
とを含む、メモリ素子。
前記磁気シンク層が、前記ピニング層に隣接して位置合わせされてピン止め層として機能する第１の部分と、前記ピニング層に隣接せず、他の層と前記第１の部分の配列から外側に延在する第２部分とを有するシード層から構成される、請求項８の磁気メモリ素子。
前記磁気シンク層は軟強磁性材料から構成される、請求項８の磁気メモリ素子。
前記センス層と前記ピン止め層が軟強磁性材料から構成される、請求項９の磁気メモリ素子。
前記磁気シンク層に隣接する導電性の非磁性層からさらに構成される、請求項８の磁気メモリ素子。
前記センス層が上部の層である、請求項８の磁気メモリ素子。
前記導電性の非磁性層が上部の層である、請求項１２の磁気メモリ素子。
磁気メモリ素子のアレイであって、
複数のセンス線と、
前記アレイ内の各磁気メモリ素子に対して１つずつ存在する、複数のピン止め層と、
センス層と各ピン止め層との間に１つずつ配置される、複数の障壁層と、
前記複数のセンス線に対して概ね垂直に延在し、前記ピン止め層の一部と少なくとも部分的に位置合わせされた複数のピニング層と、
前記アレイ内の前記磁気メモリ素子のうちの少なくとも１つと電磁的に連絡するように配置され、前記少なくとも１つの磁気メモリ素子に関連するワード線、ピン止め層およびピニング線の境界部における磁界の効果を変更するための少なくとも１つの磁気シンク
とを含む、磁気メモリ素子のアレイ。
前記磁気シンクが、第１の部分と、他の層と前記第１の部分を超えて延在する第２部分とを有する少なくとも１つのシード層から構成され、前記第１の部分に隣接して関連するピニング線が形成され、前記第１の部分はピン止め層として機能することからなる、請求項１５の磁気メモリアレイ。
前記磁気シンクは軟磁性材料から構成される、請求項１５の磁気メモリアレイ。
前記磁気シンクは、前記アレイ内に形成された線の１つに沿って延在する、請求項１５の磁気メモリアレイ。
前記磁気シンクに隣接する導電性の非磁性層からさらに構成される、請求項１５の磁気メモリアレイ。
半導体基板上にスタック構成をなすように電子素子を作製する方法であって、
前記スタック内に、電磁的伝導性を有すると共に、動作中に縁部境界において磁界を生成する少なくとも１つの層を形成するステップと、
前記スタックに隣接し、動作中に前記磁界を変更するためのシンク層を形成するステップ
を含む、方法。
少なくとも１つの層を形成する前記ステップが、前記スタック内に磁気ランダムアクセスメモリセルを作製するステップをさらに含む、請求項２０の方法。
少なくとも１つの層を形成する前記ステップが、前記スタック内に半導体ダイオードを作製するステップをさらに含む、請求項２０の方法。
少なくとも１つの層を形成する前記ステップが、前記スタック内にトランジスタ素子を形成するステップをさらに含む、請求項２０の方法。
前記シンク層は、前記スタックの境界を超えて延在するよう形成される、請求項２０の方法。
前記シンク層は、前記スタック構成の領域の少なくとも２倍の大きさとなるように形成される、請求項２０の方法。
前記シンク層に隣接する第２の電子素子を作製するステップをさらに含み、前記シンク層は、前記第２の電子素子の縁部境界において生成される任意の磁界を変更することからなる、請求項２０の方法。
ボトム構造磁気メモリ素子を作製する方法であって、
基板上に磁気シンク層を形成するステップと、
前記磁気シンク層に隣接してピニング層を形成するステップと、
前記ピニング層に隣接してピン止め層を形成するステップと、
前記ピン止め層に隣接して障壁層を形成するステップと、
前記障壁層に隣接してセンス層を形成するステップ
を含み、前記磁気シンク層を用いて、前記センス層、前記ピン止め層および前記ピニング層の境界部における磁界の効果を変更する、方法。
磁気シンク層を形成する前記ステップが、
シード層を形成するステップと、
前記シード層の一部分を除去して、ピン止め層として機能する第１の部分であって、前記ピニング層に隣接してほぼ位置合わせされた第１の部分と、前記シード層に隣接せず、他の層と前記第１の部分の配列から外側に延在する第２部分とを形成するステップ
を含むことからなる、請求項２７の方法。
前記磁気シンク層としてＮｉＦｅを選択するステップをさらに含む、請求項２７の方法。
前記センス層及び前記ピン止め層として強磁性材料を選択するステップをさらに含む、請求項２７の方法。
磁気シンク層を形成する前記ステップの前に、導電性の非磁性層を形成するステップをさらに含み、前記磁気シンク層が、前記導電性の非磁性層に隣接して形成されることからなる、請求項２７の方法。
トップ構造磁気メモリ素子を作製する方法であって、
ピニング層に隣接して基板上にセンス層を形成するステップと、
前記センス層に隣接して障壁層を形成するステップと、
ピン止め層に隣接してピン止め層を形成するステップと、
前記ピン止め層に隣接してピニング層を形成するステップと、
前記ピニング層上に磁気シンク層を形成するステップ
を含み、前記磁気シンク層を用いて、前記センス層、前記ピン止め層および前記ピニング層の境界部における磁界の効果を変更する、方法。
磁気シンク層を形成する前記ステップが、
シード層を形成するステップと、
前記シード層の一部分を除去して、ピン止め層として機能する第１の部分であって、前記ピニング層に隣接して位置合わせされた第１の部分と、前記シード層に隣接せず、他の層と前記第１の部分の配列から外側に延在する第２部分とを形成するステップ
を含むことからなる、請求項３２の方法。
軟強磁性材料を選択するステップをさらに含む、請求項３２の方法。
前記センス層及び前記ピン止め層として強磁性材料を選択するステップをさらに含む、請求項３２の方法。
磁気シンク層を形成する前記ステップの前に、導電性の非磁性層を形成するステップをさらに含み、前記磁気シンク層が、前記導電性の非磁性層に隣接して形成されることからなる、請求項３２の方法。