CN102237394A - 尺寸可变型半导体芯片以及采用该芯片的半导体封装 - Google Patents

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Abstract

本发明公开了尺寸可变型半导体芯片以及采用该芯片的半导体封装，该尺寸可变半导体芯片包括形成有电路层的半导体芯片区域以及与半导体芯片区域的至少一侧平行延伸的至少一个切割区域。多个划线部分和多个有源部分彼此交替地形成在切割区域中。

Description

尺寸可变型半导体芯片以及采用该芯片的半导体封装
技术领域
本发明涉及尺寸可变半导体芯片、包括该尺寸可变半导体芯片的晶片以及采用该尺寸可变半导体芯片的半导体封装。
背景技术
近来，在电子工业中，日益需要小型化和低功耗以及高性能和多功能。这些需要强有力地推动了在半导体封装工业中垂直堆叠不同种类芯片的技术的发展。
在通过这样的垂直堆叠技术制造的半导体封装中，在各半导体芯片中可能产生大量的热。这可能导致封装中一个或多个芯片失效的问题，除非该封装能够被冷却。
传统的垂直堆叠型半导体封装例如可以包括基板、安装到基板上的非存储器芯片、堆叠在非存储器芯片上的至少一个存储器芯片以及模制在非存储器芯片和存储器芯片上的密封材料。
然而，在这样的垂直堆叠型半导体封装中，因为非存储器芯片和存储器芯片具有不同的尺寸，所以可能无法定义释放各芯片中产生的热量的适当通道。即使在该通道可以定义的情况下，由于非存储器芯片和存储器芯片之间的尺寸差，也可能发生热量集中的热点。
发明内容
本发明的实施例涉及尺寸可变半导体芯片以及包括该尺寸可变半导体芯片的晶片。
再者，本发明的实施例涉及采用尺寸可变半导体芯片的半导体封装，其可以允许不同种类的半导体芯片的尺寸被选择性变化。
在本发明的一个实施例中，晶片包括：多个半导体芯片区域，形成有电路层；切割区域，平行于半导体芯片区域的至少一侧延伸，并且具有彼此交替形成的多个划线部分和多个有源部分。
该晶片还可以包括形成在有源部分中的附加元件，该有源部分设置为与电路层分开。
该晶片还可以包括熔丝电路，其插设在电路层和附加元件之间，并且通过激光切割或者电气切割而被选择性切割。
附加元件可以包括无源元件、有源元件和测试电路中的至少一个。
切割区域可以平行于半导体芯片区域的两侧延伸，并且多个划线部分可以形成为在两个方向上延伸的切割区域的每一个中。
切割区域可以平行于半导体芯片区域的四侧延伸，并且多个划线部分可以形成在四个方向上延伸的切割区域的每一个中。
在本发明的另一个实施例中，尺寸可变半导体芯片包括：半导体芯片区域，形成有电路层；至少一个切割区域，平行于半导体芯片区域的至少一侧延伸，并且具有彼此交替形成的多个划线部分和多个有源部分，其中尺寸可变半导体芯片的尺寸通过沿着划线部分中某一个切割而被选择性调整。
该尺寸可变半导体芯片还可以包括形成在有源部分中的附加元件，该有源部分设置为与电路层分开。
该尺寸可变半导体芯片还可以包括熔丝电路，其插设在电路层和附加元件之间，并且通过激光切割或电气切割而被选择性切割。
该附加元件可以包括无源元件、有源元件和测试电路中至少一个。
切割区域可以平行于半导体芯片区域的两侧延伸，并且多个划线部分可以形成在两个方向上延伸的切割区域的每一个中。
切割区域可以平行于半导体芯片区域的四侧延伸，并且多个划线部分可以形成在四个方向上延伸的切割区域的每一个中。
该尺寸可变半导体芯片还可以包括贯通电极，该贯通电极形成为贯通半导体芯片区域和切割区域。
在本发明的另一个实施例中，半导体封装包括：第一半导体芯片，具有形成在其中的第一贯通电极；一个或多个第二半导体芯片，堆叠在第一半导体芯片上，并且具有形成在其中的对应于第一贯通电极的第二贯通电极，其中第一和第二半导体芯片的每一个都包括形成有电路层的半导体芯片区域以及至少一个切割区域，该至少一个切割区域平行于半导体芯片区域的至少一侧延伸并且具有彼此交替形成的多个划线部分和多个有源部分，其中第一和第二半导体芯片每一个的尺寸通过沿着划线部分中某一个切割而被选择性调整。
该半导体封装还可以包括形成在有源部分中的附加元件，该有源部分设置为与电路层分开。
该第一半导体芯片的尺寸可以大于堆叠的第二半导体芯片的尺寸。
堆叠的第二半导体芯片可以具有彼此不同的尺寸。
堆叠的第二半导体芯片中最上面的第二半导体芯片的尺寸可以对应于第一半导体芯片的尺寸。
第一贯通电极可以形成在第一半导体芯片的半导体芯片区域和切割区域中，并且第二贯通电极可以形成在第二半导体芯片的半导体芯片区域和切割区域中。
半导体封装还可以包括支撑第一和第二半导体芯片的基板。
半导体封装还可以包括第三半导体芯片，其设置在基板和第一半导体芯片之间，并且具有形成在其中对应于第一贯通电极的第三贯通电极。
在本发明的另一个实施例中，半导体封装包括：基板；第一半导体芯片，安装在基板上，并且具有形成在其中的第一贯通电极；一个或多个第二半导体芯片，堆叠在第一半导体芯片上，并且具有形成在其中的对应于第一贯通电极的第二贯通电极，其中第二半导体芯片的每一个都包括形成有电路层的半导体芯片区域以及至少一个切割区域，该至少一个切割区域平行于半导体芯片区域的至少一侧延伸并且具有彼此交替形成的多个划线部分和多个有源部分，其中第二半导体芯片的每一个都沿着划线部分中某一个切割，并且其尺寸对应于第一半导体芯片的尺寸。
半导体封装还可以包括散热构件，其形成为覆盖基板以及第一半导体芯片和堆叠的第二半导体芯片。
半导体封装还可以包括热传递粘合剂层，插设在散热构件和堆叠的第二半导体芯片中最上面的第二半导体芯片之间。
第一半导体芯片可以包括非存储器芯片，并且第二半导体芯片可以包括存储器芯片。
第二半导体芯片的每一个都可以具有散热图案，该散热图案形成在半导体芯片区域和切割区域中，并且与第二贯通电极和附加元件电隔离。
附图说明
图1是示出根据本发明实施例的晶片的平面图。
图2是示出图1中部分A的放大平面图。
图3和4是示出根据本发明多个实施例的晶片的部分的平面图。
图5是示出根据本发明实施例的尺寸可变半导体芯片的截面图。
图6是示出图5所示的根据本发明实施例的尺寸可变半导体芯片的平面图。
图7是示出根据本发明另一个实施例的半导体封装的截面图。
图8是示出图7所示半导体封装的第二半导体芯片的放大截面图。
图9是详细示出图7所示半导体封装的截面图。
图10是示出根据本发明另一个实施例的半导体封装的截面图。
图11是示出图10所示半导体封装的第二半导体芯片的放大截面图。
具体实施方式
将参考附图详细描述本发明的具体实施例。
应当理解的是，附图不一定按比例绘制，并且在某些情况下，可能扩大比例，以便更加清楚地显示本发明的某些特征。
图1是示出根据本发明实施例的晶片的平面图，而图2是示出图1的部分A的放大平面图。图3和4是示出根据本发明多个实施例的晶片的部分的平面图。
参考图1和2，根据本发明实施例的晶片100包括晶片本体110和电路层120。晶片100还可以包括附加元件(未示出)。
晶片本体110具有多个半导体芯片区域CA和多个切割区域DA，切割区域DA可以平行于各半导体芯片区域CA的至少一侧延伸，并且在每一个切割区域DA中交替地形成多个划线部分SL和多个有源部分(未示出)。
电路层120形成在晶片本体110的各半导体芯片区域CA中。电路层120包括数据存储单元(未示出)、数据处理单元(未示出)和结合焊盘(未示出)。数据存储单元存储数据，并且数据处理单元处理存储在数据存储单元中的数据。结合焊盘可以与数据存储单元和/或数据处理单元连接。
附加元件形成在每个切割区域DA的有源部分中，这些有源部分与电路层120分隔开。附加元件稍后将详细描述。
图2示出了晶片100的示例，其在每个切割区域DA中具有八个划线部分SL1、SL2、SL3、SL4、SL5、SL6、SL7和SL8，这些划线部分可以平行于每个半导体芯片区域CA的每一侧延伸。每个半导体芯片区域CA都具有二维形状，例如，俯视时为矩形形状，并且四个切割区域DA界定了对应的半导体芯片区域CA。
切割区域DA中设置的划线部分SL例如可以设置为以预定的间隔彼此分隔。划线部分SL可以规则的间隔或者不规则的间隔设置。
参考图3，一个切割区域DA可以平行于每个半导体芯片区域CA的一侧延伸。在此情况下，多个划线部分SL可以设置在平行于每个半导体芯片区域CA的一侧延伸的切割区域DA中。
参考图4，两个切割区域DA可以平行于每个半导体芯片区域CA的两侧延伸。在此情况下，多个划线部分SL可以设置在平行于每个半导体芯片区域CA的两侧延伸的切割区域DA的每一个中。该两侧可以彼此平行或者彼此垂直。图4示出了切割区域DA平行于每个半导体芯片区域CA的两侧延伸的示例，其中该两侧彼此平行。尽管图中未示出，但是切割区域DA可以平行于每个半导体芯片区域CA的三侧延伸。在此情况下，多个划线部分SL可以设置在可以平行于每个半导体芯片区域CA的三侧延伸的切割区域DA的每一个中。
在上述构造的晶片100中，通过将晶片本体110沿着每个切割区域DA中设置的划线部分SL中的一个划线部分SL切割成芯片级，每个半导体芯片的尺寸可以被选择性调整。
这将在下面参考附图详细描述。
图5是示出根据本发明实施例的尺寸可变半导体芯片的截面图，而图6是示出图5所示根据本发明实施例的尺寸可变半导体芯片的平面图。
参考图5和6，根据本发明另一个实施例的尺寸可变半导体芯片200包括半导体芯片本体210和电路层220。尺寸可变半导体芯片200还可以包括附加元件230和熔丝电路240。
半导体芯片本体210可以包括半导体芯片区域CA和切割区域DA，切割区域DA可以平行于半导体芯片区域CA的一侧或多侧延伸，并且每一个切割区域中交替地形成多个划线部分SL和多个有源部分(未示出)。划线部分SL可以界定为可以由锯片切割的半导体芯片本体210的部分，并且有源部分可以界定为设置在划线部分SL之间的半导体芯片本体210的部分。
电路层220形成在半导体芯片本体210的半导体芯片区域CA中。电路层220包括数据存储单元(未示出)、数据处理单元(未示出)和结合焊盘(未示出)。数据存储单元存储数据，并且数据处理单元处理存储在数据存储单元中的数据。结合焊盘可以与数据存储单元和/或数据处理单元连接。
附加元件230形成在每个切割区域DA中与电路层220分隔开的有源部分。附加元件230可以包括无源元件、有源元件和测试电路中至少一个。例如，无源元件可以包括电阻器、电容器或电感器，并且有源元件可以包括晶体管。
熔丝电路240设置在电路层220和附加元件230之间。每个熔丝电路240可以包括第一端和第二端。熔丝电路240的第一和第二端可以分别连接到电路层220和附加元件230。熔丝电路240例如可以通过激光切割或者电气切割被选择性切割，以形成断路。
附加元件230和熔丝电路240可以形成为这样的形式：即使在半导体芯片本体210沿着每个切割区域DA中的划线部分SL中某一个被切割时，它们也能被单独驱动。具体地讲，因为熔丝电路240可以设计为通过激光切割或者电气切割被选择性切割，所以附加元件230的容量可以根据场合需要而选择性改变。
熔丝电路240可以以晶片级或者芯片级选择性切割。
根据本发明实施例的尺寸可变型半导体芯片200可以是可由图2所示晶片100分割得到的半导体芯片中某一个。因为尺寸可变半导体芯片200可以沿着某一个划线SL被切割，所以根据设计目标或者场合需要，可以获得具有所希望尺寸的半导体芯片。例如，图5示出了沿着图2所示的第五划线部分SL5切割的尺寸可变半导体芯片200。
从而，在本发明的实施例中，半导体芯片的尺寸可以通过切割每个切割区域中设置的多个划线部分SL中某一个而选择性变化，并且电路层220可以通过选择性切割特定的熔丝电路240而连接到特定的附加元件。
在下文，将参考附图描述根据本发明其它实施例的半导体封装。
图7是示出根据本发明另一个实施例的半导体封装的截面图，图8是示出图7所示半导体封装的第二半导体芯片的放大截面图，而图9是详细示出图7所示根据本发明实施例的半导体封装的截面图。
参考图7和8，根据本发明另一个实施例的半导体封装300包括第一半导体芯片400以及堆叠在第一半导体芯片400上的一个或多个第二半导体芯片500。
第一半导体芯片400具有形成在其中的第一贯通电极402。第二半导体芯片500的每一个都具有形成在其中对应于第一贯通电极402的第二贯通电极502。一个或多个第二半导体芯片500堆叠在第一半导体芯片400上。第一和第二半导体芯片400和500可以包括存储器芯片。
第一和第二半导体芯片400和500包括半导体芯片本体410和510，半导体芯片本体410和510具有半导体芯片区域CA以及平行于半导体芯片区域CA的至少一侧延伸的切割区域DA。第一和第二半导体芯片400和500还包括交替形成的多个划线部分SL和多个有源部分430和530，以及包括形成在半导体芯片本体410和510的半导体芯片区域CA中的电路层420和520。
第一和第二半导体芯片400和500通过沿着每个切割区域DA中的划线部分SL中某一个切割而选择性调整它们的尺寸。第一和第二半导体芯片400和500还可以包括附加元件430和530，它们通过划线部分SL交替地形成在有源部分中。附加元件430和530每一个都可以包括无源元件、有源元件和测试电路中的至少一个。例如，无源元件包括电阻器、电容器或电感器，并且有源元件包括晶体管。
第一半导体芯片400可以调整为使其尺寸大于堆叠的第二半导体芯片500的尺寸，并且堆叠的第二半导体芯片500可以调整为具有不同的尺寸。所有的堆叠的第二半导体芯片500可以彼此具有不同的尺寸，或者堆叠的第二半导体芯片500的某些可以具有相同的尺寸，而其余的堆叠的第二半导体芯片500可以具有彼此不同的尺寸。
堆叠的第二半导体芯片500当中最上面的第二半导体芯片500的尺寸可以对应于第一半导体芯片400的尺寸。第一和第二半导体芯片400和500可以调整为选择性地具有各种尺寸。
第一贯通电极402形成在第一半导体芯片400的半导体芯片区域CA和切割区域DA中，并且第二贯通电极502形成在第二半导体芯片500的半导体芯片区域CA和切割区域DA中。
图9是详细示出图7所示半导体封装的截面图。参考图9，根据本发明实施例的半导体封装300除了半导体芯片400和500外还可以包括基板310和半导体芯片550。
基板310支撑半导体芯片400、500以及半导体芯片550。基板310具有第一表面310a和第二表面310b。连接指(bond finger)312设置在第一表面310a上，并且包括球焊垫314的电路图案(未示出)设置在第二表面310b上。连接指312可以沿着第一表面310a的中心部分或者相邻于第一表面310a的边缘设置。
半导体芯片550可以插设在基板310和半导体芯片400之间，并且可以包括设置来对应于第一贯通电极402的第三贯通电极552。第三半导体芯片550可以包括非存储器芯片。第三贯通电极552可以设置为对应于第一贯通电极402和连接指312，从而半导体芯片550可以与半导体芯片400和基板310电连接。
图10是示出根据本发明实施例的半导体封装的截面图，而图11是示出图10所示半导体封装的第二半导体芯片的放大截面图。
参考图10和11，根据本发明另一个实施例的半导体封装600包括基板610、半导体芯片700、底填充构件616和半导体芯片800。半导体封装600还可以包括热传递粘合剂层680和散热构件690。
基板610具有第一表面610a和第二表面610b。连接指612可以设置在第一表面610a上，并且包括球焊垫614的电路图案(未示出)可以设置在第二表面610b上。连接指612可以沿着基板610的第一表面610a的中心部分或者相邻于基板610的第一表面610a的边缘设置。
半导体芯片700安装到基板610的第一表面610a，并且具有在其中形成的第一贯通电极702。第一贯通电极702可以设置在对应于连接指612的位置。在此情况下，第一贯通电极702可以与连接指612例如通过连接构件625电连接。半导体芯片700可以包括非存储器芯片，并且连接构件625可以包括焊料或者凸块。外部连接端670可以附着到球焊垫614。
底填充构件616可以形成在基板610和半导体芯片700之间的间隔空间中，并且可以保护半导体芯片700不受外部冲击或振动。
一个或多个半导体芯片800可以堆叠在半导体芯片700上。半导体芯片800可以包括存储器芯片，并且具有在其中形成的第二贯通电极802。第二贯通电极802可以设置在对应于第一贯通电极702的位置。在此情况下，半导体芯片700可以通过第一贯通电极702和第二贯通电极802电连接到第二半导体芯片800。
半导体芯片800每一个都包括半导体芯片本体810，该半导体芯片本体810具有半导体芯片区域CA以及平行于该半导体芯片区域CA的一侧或多侧延伸的切割区域DA，并且在每一个切割区域DA中交替形成多个划线部分SL和多个有源部分(未示出)，半导体芯片800的每一个还包括形成在半导体芯片本体810的半导体芯片区域CA中的电路层820。
参考图11，半导体芯片800还可以包括附加元件830和散热图案840。附加元件830设置在与划线部分SL交替形成的有源部分中，并且散热图案840形成在半导体芯片本体810的半导体芯片区域CA和切割区域DA中。散热图案840设置在半导体芯片本体810中，并且具有岛状结构，在该岛状结构中散热图案840与第二贯通电极802和附加元件830电隔离。
再一次参考图10和11，堆叠的半导体芯片800的尺寸可以彼此相同或不同。
图10和11示出了沿着第四划线部分(见图2的SL4)切割时的堆叠的半导体芯片800。然而，这是示范性的目的，可以理解的是，切割可以沿着任何划线进行。
散热构件690形成为至少覆盖基板610的第一表面610a以及半导体芯片700和堆叠的半导体芯片800。散热构件690可以由具有良好导热性的材料形成，例如，铜、铝、钛以及其它材料或它们的合金。
热传递粘合剂层680插设在散热构件690和堆叠在最上面的半导体芯片800之间。热传递粘合剂层680可以由能快速传递半导体芯片700和800所产生热量的材料形成。热传递粘合剂层680可以包括例如TIM(散热界面材料)的材料。
由如上描述的本发明的各种实施例可见，半导体芯片的尺寸可以通过选择切割在切割区域中设置的多个划线部分中某一个而变化。
再者，在本发明的多个实施例中，由于通过电路层电连接的附加元件形成在切割区域中设置的有源部分中，可以改善电路层的电气可靠性。
此外，在本发明的多个实施例中，因为尺寸可变半导体芯片的尺寸可以变化为与非存储器芯片的尺寸类似，所以，即使在垂直地堆叠不同种类芯片时，半导体封装也可以制造为具有均匀的散热通道。从而，在堆叠不同种类芯片时，本发明的各种实施例可以改善散热效率。
本申请要求2010年5月7日提交的韩国专利申请号10-2010-0043024的优先权，其全部内容通过引用结合于此。
尽管为了说明的目的已经描述了本发明的具体实施例，但是本领域的技术人员应当理解的是，在不脱离权利要求中所述的本发明的范围和精神的情况下，可以进行各种修改、增加以及替代。

Claims (20)

1.一种尺寸可变半导体芯片，包括：
半导体芯片区域，形成有电路层；以及
至少一个切割区域，平行于所述半导体芯片区域的至少一侧延伸，并且具有彼此交替形成的多个划线部分和多个有源部分，
其中，所述尺寸可变半导体芯片的尺寸通过沿着所述划线部分中某一个切割而被选择性调整。
2.根据权利要求1所述的尺寸可变半导体芯片，还包括：
附加元件，形成在所述有源部分中。
3.根据权利要求2所述的尺寸可变半导体芯片，还包括：
至少一个熔丝电路，插设在所述电路层和每一个所述附加元件之间。
4.根据权利要求2所述的尺寸可变半导体芯片，其中所述附加元件包括无源元件、有源元件和测试电路中的至少一个。
5.根据权利要求1所述的尺寸可变半导体芯片，其中所述切割区域平行于所述半导体芯片区域的两侧延伸，并且所述多个划线部分形成在所述切割区域的每一个中。
6.根据权利要求1所述的尺寸可变半导体芯片，其中所述切割区域平行于所述半导体芯片区域的四侧延伸，并且所述多个划线部分形成在所述切割区域的每一个中。
7.根据权利要求1所述的尺寸可变半导体芯片，还包括：
贯通电极，形成为贯通所述半导体芯片区域和所述切割区域。
8.一种半导体封装，包括：
第一半导体芯片，具有形成在其中的第一贯通电极；以及
一个或多个第二半导体芯片，堆叠在所述第一半导体芯片上，并且具有形成在其中的对应于所述第一贯通电极的第二贯通电极，
其中所述第一半导体芯片和所述第二半导体芯片中每一个都包括半导体芯片区域以及至少一个切割区域，所述半导体芯片区域形成有电路层，所述至少一个切割区域平行于所述半导体芯片区域的至少一侧延伸并且具有彼此交替形成的多个划线部分和多个有源部分，并且
其中所述第一半导体芯片和所述第二半导体芯片中每一个的尺寸通过沿着所述划线部分中某一个切割而被选择性调整。
9.根据权利要求8所述的半导体封装，还包括：
附加元件，形成在设置为与所述电路层分隔的所述有源部分中。
10.根据权利要求8所述的半导体封装，其中所述第一半导体芯片的尺寸大于堆叠的所述第二半导体芯片中每一个的尺寸。
11.根据权利要求8所述的半导体封装，其中堆叠的所述第二半导体芯片中至少一个的尺寸与其余的半导体芯片的尺寸不同。
12.根据权利要求8所述的半导体封装，其中堆叠的所述第二半导体芯片中最上面的第二半导体芯片的尺寸对应于所述第一半导体芯片的尺寸。
13.根据权利要求8所述的半导体封装，其中所述第一贯通电极形成在所述第一半导体芯片的半导体芯片区域和切割区域中，并且所述第二贯通电极形成在所述第二半导体芯片的半导体芯片区域和切割区域中。
14.根据权利要求8所述的半导体封装，还包括：
基板，支撑所述第一半导体芯片和所述第二半导体芯片。
15.根据权利要求14所述的半导体封装，还包括：
第三半导体芯片，设置在所述基板和所述第一半导体芯片之间，并且具有形成在其中对应于所述第一贯通电极的第三贯通电极。
16.一种半导体封装，包括：
第一半导体芯片，安装在基板上并且具有形成在其中的第一贯通电极；以及
一个或多个第二半导体芯片，堆叠在所述第一半导体芯片上，并且具有形成在其中的对应于所述第一贯通电极的第二贯通电极，
其中所述第二半导体芯片中每一个都包括半导体芯片区域以及至少一个切割区域，所述半导体芯片区域形成有电路层，所述至少一个切割区域平行于所述半导体芯片区域的至少一侧延伸并且具有彼此交替形成的多个划线部分和多个有源部分，并且
其中所述第二半导体芯片中每一个都沿着所述划线部分中某一个切割，并且具有对应于所述第一半导体芯片的尺寸的尺寸。
17.根据权利要求16所述的半导体封装，还包括：
散热构件，形成为覆盖所述基板以及所述第一半导体芯片和堆叠的所述第二半导体芯片。
18.根据权利要求17所述的半导体封装，还包括：
热传递粘合剂层，插设在所述散热构件和堆叠的所述第二半导体芯片中最上面的第二半导体芯片之间。
19.根据权利要求16所述的半导体封装，其中所述第一半导体芯片包括非存储器芯片，并且所述第二半导体芯片包括存储器芯片。
20.根据权利要求16所述的半导体封装，其中所述第二半导体芯片中每一个都具有散热图案，所述散热图案形成在所述半导体芯片区域和所述切割区域中，并且与所述第二贯通电极和所述附加元件电隔离。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104992927A (zh) * 2015-06-09 2015-10-21 华进半导体封装先导技术研发中心有限公司 同一片晶圆包含多种不同尺寸芯片的切割方法

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101113187B1 (ko) * 2010-01-29 2012-02-15 주식회사 하이닉스반도체 열 확산을 방지할 수 있는 전기적 퓨즈를 구비하는 반도체 집적 회로
US10068875B2 (en) * 2015-10-22 2018-09-04 Micron Technology, Inc. Apparatuses and methods for heat transfer from packaged semiconductor die
KR102518991B1 (ko) 2016-02-18 2023-04-10 삼성전자주식회사 반도체 패키지
JP2019054181A (ja) * 2017-09-19 2019-04-04 東芝メモリ株式会社 半導体パッケージ
US11614324B2 (en) * 2019-10-24 2023-03-28 International Business Machines Corporation Non-destructive bond line thickness measurement of thermal interface material on silicon packages

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6040632A (en) * 1998-01-14 2000-03-21 Lsi Logic Corporation Multiple sized die
JP2002203866A (ja) * 2001-01-05 2002-07-19 Fujitsu Ltd 半導体装置製造方法
US20040017217A1 (en) * 2002-07-26 2004-01-29 Jung-Su Ryu Semiconductor device having test element groups
US20050104181A1 (en) * 2003-11-19 2005-05-19 Kang-Wook Lee Wafer level stack structure for system-in-package and method thereof
CN1787212A (zh) * 2004-12-08 2006-06-14 松下电器产业株式会社 半导体叠层微型组件及其制造方法
US20060263706A1 (en) * 2005-05-18 2006-11-23 Hynix Semiconductor Inc. Overlay vernier and method for manufacturing semiconductor device using the same
US20090206464A1 (en) * 2006-07-07 2009-08-20 Samsung Electronics Co., Ltd. Method of forming semiconductor chips, the semiconductor chips so formed and chip-stack package having the same

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6444576B1 (en) * 2000-06-16 2002-09-03 Chartered Semiconductor Manufacturing, Ltd. Three dimensional IC package module
JP3839323B2 (ja) * 2001-04-06 2006-11-01 株式会社ルネサステクノロジ 半導体装置の製造方法
US7034388B2 (en) * 2002-01-25 2006-04-25 Advanced Semiconductor Engineering, Inc. Stack type flip-chip package
KR20100099573A (ko) * 2009-03-03 2010-09-13 삼성전자주식회사 반도체 장치 및 그 제조방법

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6040632A (en) * 1998-01-14 2000-03-21 Lsi Logic Corporation Multiple sized die
JP2002203866A (ja) * 2001-01-05 2002-07-19 Fujitsu Ltd 半導体装置製造方法
US20040017217A1 (en) * 2002-07-26 2004-01-29 Jung-Su Ryu Semiconductor device having test element groups
US20050104181A1 (en) * 2003-11-19 2005-05-19 Kang-Wook Lee Wafer level stack structure for system-in-package and method thereof
CN1787212A (zh) * 2004-12-08 2006-06-14 松下电器产业株式会社 半导体叠层微型组件及其制造方法
US20060263706A1 (en) * 2005-05-18 2006-11-23 Hynix Semiconductor Inc. Overlay vernier and method for manufacturing semiconductor device using the same
US20090206464A1 (en) * 2006-07-07 2009-08-20 Samsung Electronics Co., Ltd. Method of forming semiconductor chips, the semiconductor chips so formed and chip-stack package having the same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104992927A (zh) * 2015-06-09 2015-10-21 华进半导体封装先导技术研发中心有限公司 同一片晶圆包含多种不同尺寸芯片的切割方法

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