JP4985477B2 - トランジスタ回路形成基板及びトランジスタ製造方法 - Google Patents

Description

本発明のいくつかの態様は、一般に、多数整列した導電アイランドを含む汎用パターンに関する。例えば本発明は、トランジスタ形成用のソース及びドレイン端子として、及び前記多数整列した導電アイランド上に他の電子部品を形成するための導電源として用いることの出来るパターンを提供する。

一般に、電子回路の開発には回路図を得、得た回路図の回路シミュレーションをソフトウェアで実行し、性能に関する統計量を得る作業が含まれる。回路図を物理的な配置に置き換え、寄生抽出を行ってから、バックアノテートされた回路図を再実行し、回路が所要の許容値に従って動作するかどうかを判断する。特に有機薄膜トランジスタ（ＯＴＦＴ）の分野ではこのような装置のモデルを作るための適切なソフトウェアが不足しているため、このような装置を含む回路の動作特性を判断するには、回路を物理的に構成し、試験することが適宜必要となる。

図１０は、有機電子装置の分野で一般に用いられる上部ゲート下部コンタクト型ＯＴＦＴを作成するための５つの異なる工程を、インクジェット技術を用いる場合と用いない場合の両方について図示したものである。工程は、ソース及びドレイン端子の形成、チャネルの形成、誘電体の形成、及びゲートの形成という主要な４段階に分かれている。ソース及びドレイン端子の形成段階は、この工程におけるその後の多様性の基礎を提供する。ブランク絶縁基板（石英、ガラス、プラスチック、セラミックなど）が、下地絶縁緩衝層を備えているか否かにかかわらず準備され、各トランジスタのソース及びドレイン端子は、金属（例えば金）、有機導体材料（例えばＰＥＤＯＴ）、及びセラミック（例えばＩＴＯ）などの導体材料を使って基板上に個別に配列される。トランジスタのソース及びドレイン端子、接続トラック、及びコンタクトパッドを回路内に形成する導体材料の配列及び設置は、特別に設計されたマスクによって行われる。

しかしながら、マスクの設計には経費と時間がかかることがあり、それ故、例えばＯＴＦＴなどを含むより複雑な回路の開発にも当然経費と時間がかかる可能性がある。
そこで本発明は、新しい回路あるいは中間回路の評価とデバッギングを効率的に行い、回路の開発サイクル全体を迅速化させる方法を提供することを目的とする。

本発明の一の態様に係るトランジスタ回路形成基板は、基板と、前記基板上に形成され、平面視で第１方向に隣り合うように離間して配置されたそれぞれ島状の第１導電膜および第２導電膜と、前記基板上に形成され、平面視で前記第１方向と交差する第２方向に前記第１導電膜および第２導電膜に隣り合うように離間して配置された島状の第３導電膜と、少なくとも前記第１および第２導電膜の間隙に形成された半導体膜と、前記半導体膜に対して誘電体膜を挟んで対向するように形成されたゲート電極とを有し、前記第１および第２導電膜がそれぞれソース電極およびドレイン電極として機能するトランジスタと、を備え、前記第３導電膜が前記ゲート電極と電気的に接続されて前記トランジスタのゲート信号を供給する電極として機能することを特徴とする。
さらに、前記基板上に形成され、平面視で前記第１方向において前記第２導電膜に対して前記第１導電膜と反対方向に隣り合うように離間して配置された第４導電膜を備え、少なくとも前記第２および第４導電膜の間隙に形成された第２半導体膜と、前記第２半導体膜に対して第２誘電体膜を挟んで対向するように形成された第２ゲート電極とを有し、前記第２および第４導電膜がそれぞれ第２ソース電極および第２ドレイン電極として機能する第２トランジスタを備えてもよい。
本発明の他の態様に係るトランジスタ回路形成基板は、基板と、前記基板上に形成され、平面視で第１方向に隣り合うように離間して配置されたそれぞれ島状の第１導電膜、第２導電膜および第３導電膜と、少なくとも前記第１および第２導電膜の間隙に形成された半導体膜と、前記半導体膜に対して誘電体膜を挟んで対向するように形成されたゲート電極とを有し、前記第１および第２導電膜がそれぞれソース電極およびドレイン電極として機能するトランジスタと、を備え、前記第３導電膜が前記ゲート電極と電気的に接続されて前記トランジスタのゲート信号を供給する電極として機能することを特徴とする。
さらに、前記基板上に形成され、平面視で前記第１方向と交差する第２方向に前記第２導電膜に隣り合うように離間して配置された第４導電膜を備え、少なくとも前記第２および第４導電膜の間隙に形成された第２半導体膜と、前記第２半導体膜に対して第２誘電体膜を挟んで対向するように形成された第２ゲート電極とを有し、前記第２および第４導電膜がそれぞれ第２ソース電極および第２ドレイン電極として機能する第２トランジスタを備えてもよい。
また、前記基板上に形成され、平面視で前記第１方向に前記第２導電膜に隣り合うように離間して配置されるとともに前記第２方向に前記第１導電膜に隣り合うように離間して配置された第５導電膜を備え、少なくとも前記第５および第２導電膜の間隙に形成された第３半導体膜と、前記第３半導体膜に対して第３誘電体膜を挟んで対向するように形成された第３ゲート電極とを有し、前記第５および第２導電膜がそれぞれ第３ソース電極および第３ドレイン電極として機能する第３トランジスタを備えてもよい。
本発明の他の態様に係るトランジスタ回路形成基板は、基板と、前記基板上に位置する複数の導電アイランドを含み、前記複数の導電アイランドは、隣接する２つの導電アイランド間隙に半導体を配置することによりトランジスタのチャネルが形成できるよう、互いに離れた状態で配置されている。

好ましくは、前記アイランドは前記基板の実質的な部分を覆ってモザイク状に置かれており、より好ましくは、前記アイランドは複数の縦列を成し、隣接する縦列間ではアイランドが互いからずれた位置に備わっている。さらに、１つ置きの縦列間ではアイランドが互いに整列配置された状態であることが望ましい。全てのアイランドが同一形状であってもよい。

前記基板は、例えばインクジェット方式などにより回路の他の構成要素を組み込んで電気回路を形成するために用いることが出来る。

また本発明の別の態様に係る絶縁基板は、パターン化された複数の導電アイランドの層を備え、複数の前記導電アイランドが前記絶縁基板上にスリー・グルーピング配列されている。

好ましくは、前記複数の導電アイランドは連続した縦列状に配列されている。

本発明のトランジスタ回路形成基板及び絶縁基板の両態様において、前記連続した縦列の中で、隣接する縦列同士が１μｍ〜１００μｍの間隔で隔てられていることが好ましい。また、ある縦列の個別導電アイランドが、同じ縦列の隣接する導電アイランドから１μｍ〜１００μｍの間隔で隔てられていることが好ましい。

前記導電アイランドは、長方形、Ｔ字形、又は六角形であってもよい。また、導電アイランドは金の導電材料を含んでいてもよい。

前記パターンは規則的で、実質的に前記層の全域にわたり反復されていることが好ましい。

本発明の両方の態様において、隣接する１組の導電アイランド上及び間隙に半導体材料の層が積層されたトランジスタを備えてもよい。前記トランジスタのチャネル幅はＷＡ／ＬＹにより決定されるが、ＷＡは前記半導体材料の幅であり、ＬＹは１つの縦列の中の隣接する導電アイランド間の間隔である。

また本発明に他の実施態様に係るトランジスタの製造方法は、基板上に複数の導電アイランドをスリー・グルーピング配列により配置する工程と、前記複数の導電アイランドのうち隣接する導電アイランドの間隙に半導体材料を配置する工程と、前記半導体材料上に絶縁体を配置する工程と、前記絶縁体上にゲートを積層する工程とを含む。

好ましくは、前記導電アイランドは連続した縦列状に配列される。好ましくは、前記連続した縦列の隣接する縦列間の離間距離は、１μｍ〜１００μｍである。好ましくは、インクジェット・ヘッドを用いて積層される。好ましくは、前記連続した縦列の隣接する縦列間の間隔は、１００μｍを超える距離である。好ましくは、絶縁体は回転塗布法で積層される。

また本発明に他の実施態様に係るパターン化された複数の導電アイランドの層の作成方法は、下地層を絶縁基板で被覆する工程と、前記絶縁基板上に導電アイランドのパターンをスタンプ成形する工程とを含み、前記絶縁基板上には多数の前記導電アイランドがスリー・グルーピング配列されている。

本発明の態様のいくつかは、経費と時間を要するマスクの設計、及び前記マスクを用いて行う新しい電子回路の開発と試験を、より早く効率的に行うことができ、電子回路の開発サイクル全体を迅速化させることができる。

以下、本発明の実施形態を図面に基づいて説明する。

（第１の実施形態）
図１は、本発明の第１の実施形態に係るトランジスタ回路形成基板の要部を示す図である。

図１を参照すると、複数の導電アイランド６のパターンが規則正しく、絶縁基板４の全域にわたって実質的に繰り返されている端子導体プリパターン成形された導電材料２の層が絶縁基板４上に配置されている。厚さの範囲が１ｎｍ〜１μｍの導電材料が、導電材料幅ＷＸ、導電材料長さＷＹの長方形の導電アイランド６として配列されている。各導電アイランド６は、隣接する導電アイランド６から長さ方向にＬＹ、幅方向にＬＸの距離だけ離間されている。離間距離ＬＸ及び離間距離ＬＹは、１μｍ〜１００μｍの範囲であり、導電材料幅ＷＸ及び導電材料長さＷＹは、ミリメートルまでのオーダーで任意の適切な縦横比にある。

図１では、パターン成形された導電材料２が、連続した６本の縦列の導電アイランド６として配列されている。縦列８は、縦列１０から離間距離ＬＸだけ離間された少なくとも３個の導電アイランド６を含む。縦列１０も、少なくとも３個の導電アイランド６を含む。縦列８及び縦列１０にある個別の導電アイランド６は、互いに離間距離ＬＹだけ離間されている。縦列１０は縦列８に対してずれた位置に配置されているため、縦列８及び縦列１０の個別の導電アイランド６の離間距離ＬＹは、縦列８及び縦列１０を横切る横列方向には連続していない。図１を参照すると、導電アイランド１２と導電アイランド１４の間の離間距離は、縦列１０の導電アイランド１６に隣接している。この配列は、スリー・グルーピング配列と呼ばれる。

（第２の実施形態）
図２は、本発明の第２の実施形態に係るインバータの製造工程を示す概略図である。

工程Ｓ１では、導電アイランド６を有する絶縁基板４を、例えば図１のように、その上に半導体材料１８を積層するのに適した形で準備する。工程Ｓ２では、半導体材料１８として第１の半導体材料１８ａをインクジェット方式等で導電材料２に積層し、個別の導電アイランド２０，２２の離間距離ＬＹの一部を覆う。また半導体材料１８として第２の半導体材料１８ｂをインクジェット方式等で導電材料２に積層し、個別の導電アイランド２２，２４の離間距離ＬＹの一部を覆う。積層した第１の半導体材料１８ａ、第２の半導体材料１８ｂの幅（寸法ＷＣ）は、本発明の導電アイランド６の導電材料幅ＷＸより大きい。半導体材料１８を導電アイランド６の上面に載せることが重要なのではなく、半導体材料１８が導電アイランド６に少なくとも接触し、導電アイランド６間に連続的な接続が形成される程度に、半導体材料１８を導電アイランド６の上及び間隙に積層することがきわめて重要なのである。

工程Ｓ３では、誘電体材料の機能を果たす絶縁体としての第１の誘電体材料２６ａをインクジェット方式等で第１の半導体材料１８ａの上面の一部を覆って積層する。また工程Ｓ３では、誘電体材料の機能を果たす絶縁体としての第２の誘電体材料２６ｂもインクジェット方式等で第２の半導体材料１８ｂの上面の一部を覆って積層するが、その一部は工程Ｓ２で積層された第２の半導体材料１８ｂが覆う部分を越えて、導電アイランド２４にさらに侵出した状態にする。

工程Ｓ４では、第１のゲート２８ａをインクジェット方式等で第１の誘電体材料２６ａの上面の一部を覆って積層するが、その一部は、工程Ｓ３で塗布した第１の誘電体材料２６ａが覆う部分を越えて積層する。寸法ＷＸ１の第２のゲート２８ｂは、インクジェット方式等で第２の誘電体材料２６ｂの上面を覆って積層するが、その一部は工程Ｓ３で塗布した第２の誘電体材料２６ｂが覆う部分を越えて、導電アイランド２４にさらに侵出した状態にする。能動チャネル領域３０ａ，３２ａは、ハッチング線の部分で示される。この図では、第１の誘電体材料２６ａの一部が、図１で積層した第１の半導体材料１８ａが覆う部分を越えて積層されている。しかしこれは、第１のゲート２８ａが第１の誘電体材料２６ａの覆う部分を越えて積層されない場合は必要不可欠ではない。

図２の回路図は、本発明のインバータを製造することにより実現される回路構成を示したものである。回路図には、工程Ｓ４の能動チャネル領域３２ａに対応するダイオード接続されたＰ型トランジスタ３２（負荷側）に接続された、工程Ｓ４の能動チャネル領域３０ａに対応するＰ型トランジスタ３０（駆動側）が含まれる。本実施形態の場合は、Ｐ型トランジスタ３０のための有効チャネル幅及びチャネル長さはそれぞれ導電材料幅ＷＸ及び離間距離ＬＹにより決定され、Ｐ型トランジスタ３２のための有効チャネル幅及びチャネル長さはそれぞれ寸法ＷＸ１と離間距離ＬＹにより決定される。その場合に、寸法ＷＸ１は第２のゲート２８ｂを形成する材料の幅である。このことは、下記で図３を参照しながら詳細に説明する。

（第３の実施形態）
図３は、本発明の第３の実施形態に係るインバータの製造工程を示す概略図である。導電アイランド６間の間隙に積層した半導体材料１８の線幅を細くすることにより、導電材料幅ＷＸより細いチャネル幅を得ることが出来る。

工程Ｓ５では、導電アイランド６を載せた絶縁基板４を、例えば図１に示すように、半導体材料１８の積層に適した形で準備する。工程Ｓ６では、半導体材料１８として第１の半導体材料１８ａをインクジェット方式等で導電材料２の上に積層し、個別の導電アイランド２０，２２の間の離間距離ＬＹの一部を覆う。半導体材料１８として第２の半導体材料１８ｂはインクジェット方式等で導電材料２の上に積層し、個別の導電アイランド２２，２４の間の離間距離ＬＹの一部を覆う。積層された第１の半導体材料１８ａ、第２の半導体材料１８ｂの幅（寸法ＷＡ、寸法ＷＢ）は、本実施形態の導電アイランド６の導電材料幅ＷＸより小さい。

工程Ｓ７では、誘電体材料の機能を果たす第１の誘電体材料２６ａをインクジェット方式等で第１の半導体材料１８ａの上面の一部を覆って積層し、その一部は、工程Ｓ６で積層した第１の半導体材料１８ａが覆う部分を越えて積層する。また工程Ｓ７では、誘電体材料の機能を果たす第２の誘電体材料２６ｂも、インクジェット方式等で第２の半導体材料１８ｂの上面の一部を覆って積層し、その一部は、工程Ｓ６で積層された第２の半導体材料１８ｂが覆う部分を越えて、導電アイランド２４にさらに侵出した状態にする。

工程Ｓ８では、第１のゲート２８ａをインクジェット方式等で第１の誘電体材料２６ａの上面の一部を覆って積層し、その一部は、工程Ｓ７で塗布した第１の誘電体材料２６ａが覆う部分を越えて積層する。第２のゲート２８ｂはインクジェット方式等で第２の誘電体材料２６ｂの上面の一部を覆って積層し、その一部は、工程Ｓ７で塗布した第２の誘電体材料２６ｂが覆う部分を越えて導電アイランド２４にさらに侵出した状態にする。

この図もまた、第１の誘電体材料２６ａ、第２の誘電体材料２６ｂの一部が、工程Ｓ６で塗布した第１の半導体材料１８ａ、第２の半導体材料１８ｂの覆う部分を越えて積層されることを示している。しかしこれは、第１のゲート２８ａ、第２のゲート２８ｂが第１の誘電体材料２６ａ、第２の誘電体材料２６ｂの覆う部分を越えて積層されない場合は必要不可欠ではない。

図３の回路図は、本発明のインバータを製造することにより実現される回路構成を図示したものである。この回路図には、ダイオード接続されたＰ型トランジスタ３２に接続されたＰ型トランジスタ３０が含まれる。この場合は、Ｐ型トランジスタ３０及びＰ型トランジスタ３２の有効チャネル幅は、寸法ＷＡ及び寸法ＷＢによって決定される。チャネル長さは離間距離ＬＹのままである。

（第４の実施形態）
図４は、本発明の第４の実施形態に係る直列接続された２個のインバータを図示した概略図である。図４には、本発明の端子導体プリパターンがベースとして含まれる。前記Ｐ型トランジスタを、図３を参照しながら説明した通りに前記ベースの上にインクジェット方式等で印刷し、上述した実施形態と同様に配列することにより、直列接続の２個のインバータが準備される。

図４において、一方のインバータは左から２番目の縦列９の導電アイランドを用いて形成されたトランジスタを含み、他方のインバータは右から２番目の縦列１１の導電アイランドを用いて形成されたトランジスタを含む。導電材料片１００を２本の縦列９，１１の上部を横切って積層し、両方のインバータに同じ電圧ＶＤＤを印加した時に共通レールが形成できるようにしている。同様に、導電材料片１１０を２本の縦列９，１１の下部を横切って積層し、両方のインバータに電圧ＶＳＳを印加した時に第２の共通レールが形成できるようにしている。また本実施形態では絶縁体材料又は誘電体材料の絶縁体としての単膜１２０を積層し、４個のトランジスタにそれぞれチャネルを形成するために適した幅に積層した半導体材料１２５（１２５ａ，１２５ｂ，１２５ｃ，１２５ｄ）を覆っている点も注目に値する。導電材料片１３０を積層し、第１のインバータの出力を第２のインバータの上位トランジスタのゲートに接続している。さらにもう一片の導電材料片１３５を積層し、第１のインバータの上位トランジスタゲートを別の導電アイランドに接続して回路への接続を容易にしている。

（第５の実施形態）
図５は、本発明の第５の実施形態に係るＮＡＮＤゲートの回路図である。図５を参照すると、この回路図には上記の端子導体プリパターンがベースとして含まれる。Ｐ型トランジスタを、図３との関連で説明した通りにパターン成形された導電材料２上に積層し、上述した実施形態と同様に配列することにより、ＮＡＮＤゲートが準備される。

図４においてトランジスタは全て互いの上下に位置する導電アイランドを用いて形成されたのに対し、図５では、２つの並列接続トランジスタが互いの左右に位置する導電アイランドを用いて形成される。第３の直列接続トランジスタは以前と同じく上から下へと配置される。従って、導電材料片２００は下向きの状態で同一縦列の２個のアイランドを接続するため、２つの並列接続トランジスタの各ソースに電圧ＶＤＤを印加するための共通レールを形成する。個々の半導体料片２３０（２３０ａ，２３０ｂ）のそれぞれが、一方では接続された２つのアイランドとの間隙に、他方では右側に隣接するアイランドとの間隙に配置されて、「スリー・グルーピング」配列された一組のアイランドを形成する。従って、前記一組のアイランドは２つの並列接続トランジスタのための共通ドレインとなる。第３の直列接続トランジスタは前に示した方法で形成され、ここでもまた単一の絶縁体材料領を用いて全ての半導体材料が覆われる。２つの並列接続トランジスタのゲート電極は導電材料片２１０，２２０により形成され、ここでもまた回路の接続が容易になる。

上記の端子導体プリパターンをベースにして、図２及び図３との関連で説明したインクジェット方式の積層プロセスを用いれば、さらに詳細な回路の実施形態が可能となることが当業者とって明らかであろう。特に、本発明の実施形態に係るインバータ７個の遅延線を図６に、また１１段のリング発振器を図７に図示した。

別の実施形態が本発明の範囲内で可能であることも想定されている。特に、上記回路をＰ型トランジスタとの関連で説明してきたが、パターン成形された導電材料２の上にＮ型トランジスタを配置することも可能である。例えばインピーダンスやキャパシタンスなどの機能を提供する、他の電気部品を備えることも出来る。

また導電アイランド６を、スリー・グルーピング配列であるか否かを問わず他の配列にすることも可能である。好ましくは、導電アイランド６はモザイク状である。好ましいスリー・グルーピング配列を用いる場合であれば、個別アイランド同士の間の少なくとも一方向の間隔がその間隔の延びる方向で連続しないように、パターンの一部を配列しなければならない。従って、図１を参照して述べると、導電アイランド１２，１４はｙ方向に離間され、その間隔はｘ方向に延びている。しかし、離間距離ＬＹはｘ方向に連続せず、導電アイランド１６に中断されている。このケースでは、ｙ方向に延びる間隔は連続している。

（第６の実施形態）
図８は、本発明の第６の実施形態に係るモザイク状パターンの別の例を、Ｔ形状の導電アイランドを用いて図示したものであるが、これはある種の回路には特に有利となる。この場合は、個別アイランド同士の間の２方向の間隔がその間隔の延びる方向に連続しないよう、パターンの一部が配列される。より具体的に述べると、導電アイランド２０は導電アイランド２２からｙ方向に離間され、その間隔の延びる方向はｘ方向である。しかし、その間隔は連続的に延びず、導電アイランド２６に中断される。導電アイランド２２自体もまた一部が導電アイランド２６に中断される。同様に、導電アイランド２０は導電アイランド２４からｘ方向に離間され、その間隔の延びる方向はｙ方向である。しかし、その間隔は連続的に延びず、導電アイランド２２に中断される。

導電アイランド６を規則的なパターンにすることは本発明の必要不可欠な要件ではなく、導電アイランド６の個々の形状はユーザーの要件に合わせて変えてもよい。考え得るその他の形状としては、円形、卵形、菱形、正方形、十字形、星形などを挙げることが出来る。また少なくともいくつかの直線が含まれる形状であることが好ましいが、これに限定されるものではない。もちろん、複数の形状を用いて導電アイランドを単一の基板上に形成してもよい。例えば、正方形と十字形とを混在させてもよい。図９に、離間距離Ｌで離間された六角形の導電アイランド６によるパターンの例を示した。また図３を参照して作成されたインバータの例も図示した。

パターンは、例えばフォトリソグラフィー、スタンプ成形、モールディングなどの方法で得ることが出来るが、適切であればどのような方法を用いることも出来る。とりわけ前記パターンの製造は、一般にはフレキシブル基板に、具体的にはオープンリール式の工程に適している。導電材料は、一般に好まれる半導体材料と相性のよいものであれば、金でもいかなる導電材料でもよい。

（第７の実施形態）
インクジェット方式の印刷技術は導電アイランド上に材料を積層する手段として適してはいるが、本発明はインクジェット式印刷と組み合わせて、又はその代替として、回転塗布法の使用を可能にする。半導体を回転塗布するためには、離間距離ＬＸは、１００μｍを超える規模にする。この程度の間隔にすれば、十分な抵抗で隣接する導電アイランド６のゲートを絶縁することができる。回転塗布工程の後にインクジェット方式のエッチング工程を行うことが好ましい。例えば、図７に示す１１段階リング発振器を準備するためには、第１工程でインクジェット方式による半導体の積層を行い、次に第２工程で回転塗布を行って絶縁体を供給することも出来る。第３工程でインクジット方式のエッチング工程でビアホールを形成し、第４工程でインクジェット方式によるゲートの積層を行うことも出来る。

上記の解説は例として述べたものに過ぎず、本発明の範囲を逸脱することなく変更が可能なことは、当業者には理解できることである。

本発明は、各種トランジスタを組み込んだ集積回路の新規開発及び製造を、迅速且つ効率良く実施するために用いることが出来る。

本発明の端子導体プリパターンの概略図。 本発明のインバータの製造工程フローを示す概略図。 本発明のインバータの製造工程フローを示す概略図。 直列接続された２つのインバータを示した概略図。 本発明のＮＡＮＤゲートの概略図。 本発明の直列接続インバータ７個で構成される遅延線の概略図。 本発明の１１段リング発振器の概略図。 本発明の端子導体プリパターンの概略図。 本発明の別の端子導体プリパターンの概略図。 上部ゲート型有機薄膜トランジスタの代表的な製造工程を示す概略図。

符号の説明

２…パターン成形された導電材料、４…絶縁基板、６，１２，１４，１６，２０，２２，２４，２６…導電アイランド、８，９，１０，１１…縦列、１８，１２５，１２５ａ，１２５ｂ，１２５ｃ，１２５ｄ…半導体材料、１８ａ…第１の半導体材料、１８ｂ…第２の半導体材料、２６ａ…第１の誘電体材料、２６ｂ…第２の誘電体材料、２８ａ…第１のゲート、２８ｂ…第２のゲート、３０，３２…Ｐ型トランジスタ、３０ａ，３２ａ…能動チャネル領域、１００，１１０，１３０，１３５，２００，２１０，２２０…導電材料片、１２０…絶縁体材料又は誘電体材料の絶縁体としての単膜、２３０，２３０ａ，２３０ｂ…半導体料片、Ｌ，ＬＸ，ＬＹ…離間距離、ＶＤＤ，ＶＳＳ…電圧、ＷＡ，ＷＢ，ＷＣ，ＷＸ１…寸法、ＷＸ…導電材料幅、ＷＹ…導電材料長さ。

Claims (7)

1. 基板と、
   前記基板上に形成され、平面視で第１方向に隣り合うように離間して配置されたそれぞれ島状の第１導電膜および第２導電膜と、
   前記基板上に形成され、平面視で前記第１方向と交差する第２方向に前記第１導電膜および第２導電膜に隣り合うように離間して配置された島状の第３導電膜と、
   少なくとも前記第１および第２導電膜の間隙に形成された半導体膜と、前記半導体膜に対して誘電体膜を挟んで対向するように形成されたゲート電極とを有し、前記第１および第２導電膜がそれぞれソース電極およびドレイン電極として機能するトランジスタと、を備え、
   前記第３導電膜が前記ゲート電極と電気的に接続されて前記トランジスタのゲート信号を供給する電極として機能することを特徴とするトランジスタ回路形成基板。
2. 前記基板上に形成され、平面視で前記第１方向において前記第２導電膜に対して前記第１導電膜と反対方向に隣り合うように離間して配置された第４導電膜を備え、
   少なくとも前記第２および第４導電膜の間隙に形成された第２半導体膜と、前記第２半導体膜に対して第２誘電体膜を挟んで対向するように形成された第２ゲート電極とを有し、前記第２および第４導電膜がそれぞれ第２ソース電極および第２ドレイン電極として機能する第２トランジスタを備えることを特徴とする請求項１に記載のトランジスタ回路形成基板。
3. 基板と、
   前記基板上に形成され、平面視で第１方向に隣り合うように離間して配置されたそれぞれ島状の第１導電膜、第２導電膜および第３導電膜と、
   少なくとも前記第１および第２導電膜の間隙に形成された半導体膜と、前記半導体膜に対して誘電体膜を挟んで対向するように形成されたゲート電極とを有し、前記第１および第２導電膜がそれぞれソース電極およびドレイン電極として機能するトランジスタと、を備え、
   前記第３導電膜が前記ゲート電極と電気的に接続されて前記トランジスタのゲート信号を供給する電極として機能することを特徴とするトランジスタ回路形成基板。
4. 前記基板上に形成され、平面視で前記第１方向と交差する第２方向に前記第２導電膜に隣り合うように離間して配置された第４導電膜を備え、
   少なくとも前記第２および第４導電膜の間隙に形成された第２半導体膜と、前記第２半導体膜に対して第２誘電体膜を挟んで対向するように形成された第２ゲート電極とを有し、前記第２および第４導電膜がそれぞれ第２ソース電極および第２ドレイン電極として機能する第２トランジスタを備えることを特徴とする請求項３に記載のトランジスタ回路形成基板。
5. 前記基板上に形成され、平面視で前記第１方向に前記第２導電膜に隣り合うように離間して配置されるとともに前記第２方向に前記第１導電膜に隣り合うように離間して配置された第５導電膜を備え、
   少なくとも前記第５および第２導電膜の間隙に形成された第３半導体膜と、前記第３半導体膜に対して第３誘電体膜を挟んで対向するように形成された第３ゲート電極とを有し、前記第５および第２導電膜がそれぞれ第３ソース電極および第３ドレイン電極として機能する第３トランジスタを備えることを特徴とする請求項３または４に記載のトランジスタ回路形成基板。
6. 前記第１導電膜、第２導電膜および第３導電膜が全て同一形状であることを特徴とする請求項１または３に記載のトランジスタ回路形成基板。
7. 前記第１導電膜、第２導電膜および第３導電膜が、長方形、Ｔ字形、六角形のうち少なくとも１つの形状であることを特徴とする請求項１または３に記載のトランジスタ回路形成基板。