JP2011151581A - 変調器およびδς型ｄ／ａ変換器 - Google Patents

Abstract

【課題】高精度かつ簡易に要求出力範囲を充足させる。
【解決手段】デジタル入力信号をパルス信号に変換するΔΣ変調器１２と、デジタル入力信号に対応する入力値と予め設定された閾値とを比較する入力比較器１１と、入力比較器１１による比較結果が、入力値が閾値よりも小さいことを示す場合に、入力値と閾値との差が大きいほど入力値に対する出力値を低下させ、入力値が０であるときには出力値を０とする間引き出力制御部１４と、を備える。
【選択図】図１

Description

本発明は、変調器およびΔΣ型Ｄ／Ａ変換器に関する。

Ｄ／Ａ変換器として、例えば、ＰＷＭ変調器を有するＰＷＭ型Ｄ／Ａ変換器やΔΣ変調器を有するΔΣ型Ｄ／Ａ変換器が用いられている。ＰＷＭ変調器には、高精度化を図ると消費電力が増大し、低消費電力化を図ると精度が低下するという問題がある。これに対して、ΔΣ変調器は、オーバサンプリングやノイズシェーピングによって、ＰＷＭ変調器よりも低いクロック周波数で高いリニアリティを実現することができる。つまり、ΔΣ型Ｄ／Ａ変換器には、ＰＷＭ型Ｄ／Ａ変換器に比べて、消費電力を低減し、かつ精度を向上させることができるというメリットがある。下記特許文献１には、多ビットの入力信号をパルス列の出力信号に変換するΔΣ型Ｄ／Ａ変換器が開示されている。

特開２００８−３５０３８号公報

一般に、ΔΣ変調器の出力は、Ｌｏｗ／Ｈｉｇｈレベルを示すパルスの粗密信号となる。粗密信号は、ΔΣ変調器の内部フィードバック回路によってＬｏｗ／Ｈｉｇｈレベルが決められるため、ＰＷＭ波形とは異なり周期性が無い。ΔΣ変調器の出力が、ＬｏｗレベルまたはＨｉｇｈレベルのいずれか一方に固定されている状態は、内部フィードバック回路が飽和している状態である。つまり、この状態は、正常な安定動作を保つことができない状態となるため、通常のΔΣ変調器では、出力をＬｏｗレベルまたはＨｉｇｈレベルのいずれか一方に固定することができない。例えば、入力信号の値が０であっても、ΔΣ変調器の内部が正常に動作している場合には、系の安定性を保つために一定の割合でＨｉｇｈレベルのパルスが出力されてしまうため、ΔΣ変調器の出力値は完全に０にはならない。同様に、入力信号の値が最大値であっても、一定の割合でＬｏｗレベルのパルスが出力されてしまうため、ΔΣ変調器の出力値は最大値にならない。その結果、ΔΣ変調器の出力をフィルタ回路で平均化してアナログ信号を出力するΔΣ型Ｄ／Ａ変換器は、例えば図６に示すような出力電圧の範囲が０[Ｖ]〜２．５[Ｖ]に設定されている場合に、出力電圧の下限付近となる０[Ｖ]〜０．１[Ｖ]の電圧（下限側出力不可範囲）や、出力電圧の上限付近となる２．４[Ｖ]〜２．５[Ｖ]の電圧（上限側出力不可範囲）を出力することができないことになる。

産業用計測機器の中には、例えば０[Ｖ]〜１[Ｖ]や０[Ｖ]〜５[Ｖ]のように、０[Ｖ]からの出力を要求するものがある。このような計測機器において、上述したΔΣ型Ｄ／Ａ変換器を採用する場合には、０[Ｖ]からの出力を実現するために、例えばゲイン調節回路や電圧源等を含む補正回路を別途設ける必要がある。この補正回路の精度が低い場合には、ΔΣ型Ｄ／Ａ変換器の精度が低下してしまう。一方、補正回路の精度をΔΣ変調器に見合うレベルにまで引き上げると構成が複雑となりコストが嵩んでしまう。

そこで、本発明は、上述した従来技術による問題点を解消するためになされたものであり、精度を低下させず、かつ簡易に、要求する出力範囲を充足できる変調器およびΔΣ型Ｄ／Ａ変換器を提供することを目的とする。

本発明に係る変調器は、デジタル入力信号をパルス信号に変換するΔΣ変調器と、前記デジタル入力信号に対応する入力値と予め設定された閾値とを比較する比較器と、前記比較器による比較結果が、前記入力値が前記閾値よりも小さいことを示す場合に、前記入力値と前記閾値との差が大きいほど前記入力値に対する出力値を低下させる出力制御手段と、を備える。

かかる構成を採用することで、入力値が閾値よりも小さい場合には、入力値が小さくなるほど、出力値を本来の出力値よりも小さくすることができる。

上記出力制御手段は、前記ΔΣ変調器から出力される前記パルス信号を、前記閾値と所定の最小値との差分数のパルスからなるパルス列に区分し、それぞれの前記パルス列に含まれるパルスのうち、前記入力値と前記閾値との差分数のパルスの値を強制的にＬｏｗにすることで、前記入力値に対する出力値を低下させることができる。

上記出力制御手段は、前記入力値が当該入力値として入力可能な最小値であるときには、前記入力値に対する出力値を前記最小値に対応する値にすることができる。これにより、入力値が最小値であるときには、出力値として当該最小値に対応する値を出力させることが可能となる。

本発明に係る変調器は、デジタル入力信号をパルス信号に変換するΔΣ変調器と、前記デジタル入力信号に対応する入力値と予め設定された閾値とを比較する比較器と、前記比較器による比較結果が、前記入力値が前記閾値よりも大きいことを示す場合に、前記入力値と前記閾値との差が大きいほど前記入力値に対する出力値を増加させる出力制御手段と、を備える。

かかる構成を採用することで、入力値が閾値よりも大きい場合には、入力値が大きくなるほど、出力値を本来の出力値よりも大きくすることができる。

上記出力制御手段は、前記ΔΣ変調器から出力される前記パルス信号を、所定の最大値と前記閾値との差分数のパルスからなるパルス列に区分し、それぞれの前記パルス列に含まれるパルスのうち、前記入力値と前記閾値との差分数のパルスの値を強制的にHighにすることで、前記入力値に対する出力値を増加させることができる。

上記出力制御手段は、前記入力値が当該入力値として入力可能な最大値であるときには、前記入力値に対する出力値を前記最大値に対応する値にすることができる。これにより、入力値が最大値であるときには、出力値として当該最大値に対応する値を出力させることが可能となる。

本発明に係る変調器は、デジタル入力信号をパルス信号に変換するΔΣ変調器と、前記デジタル入力信号に対応する入力値と予め設定された第１の閾値とを比較する第１の比較器と、前記デジタル入力信号に対応する入力値と予め設定された第２の閾値とを比較する第２の比較器と、前記第１の比較器による比較結果が、前記入力値が前記第１の閾値よりも小さいことを示す場合に、前記入力値と前記第１の閾値との差が大きいほど前記入力値に対する出力値を低下させる第１の出力制御手段と、前記第２の比較器による比較結果が、前記入力値が前記第２の閾値よりも大きいことを示す場合に、前記入力値と前記第２の閾値との差が大きいほど前記入力値に対する出力値を増加させる第２の出力制御手段と、を備える。

かかる構成を採用することで、入力値が第１の閾値よりも小さい場合には、入力値が小さくなるほど、出力値を本来の出力値よりも小さくすることができる。また、入力値が第２の閾値よりも大きい場合には、入力値が大きくなるほど、出力値を本来の出力値よりも大きくすることができる。

本発明に係るΔΣ型Ｄ／Ａ変換器は、上記変調器と、前記変調器の出力信号を平滑化するアナログフィルタと、を備える。

本発明によれば、高精度かつ簡易に要求出力範囲を充足可能な変調器およびΔΣ型Ｄ／Ａ変換器を提供することができる。

実施形態におけるΔΣ型Ｄ／Ａ変換器の構成を模式的に例示する図である。 図１に示す間引き出力制御部から出力される間引き後信号の内容を説明するための図である。 図１に示す水増し出力制御部から出力される水増し後信号の内容を説明するための図である。 図１に示すアナログフィルタの回路構成を例示する図である。 図１に示すΔΣ型Ｄ／Ａ変換器における入力値と出力値との関係を示す図である。 従来のΔΣ型Ｄ／Ａ変換器における入力値と出力値との関係を示す図である。

以下、図面を参照して本発明の実施の形態を説明する。ただし、以下に説明する実施形態は、あくまでも例示であり、以下に明示しない種々の変形や技術の適用を排除するものではない。すなわち、本発明は、その趣旨を逸脱しない範囲で種々変形して実施できる。

まず、図１を参照して、実施形態における変調器を含むΔΣ型Ｄ／Ａ変換器の構成について説明する。図１は、実施形態におけるΔΣ型Ｄ／Ａ変換器１の構成を模式的に例示した図である。

同図に示すように、ΔΣ型Ｄ／Ａ変換器１は、入力比較器１１と、ΔΣ変調器１２と、カウンタ１３と、間引き出力制御部１４と、水増し出力制御部１５と、選択器１６と、アナログフィルタ１７と、を有する。カウンタ１３、間引き出力制御部１４、水増し出力制御部１５および選択器１６が出力制御手段を構成する。また、入力比較器１１、ΔΣ変調器１２、カウンタ１３、間引き出力制御部１４、水増し出力制御部１５および選択器１６が変調器を構成する。

入力比較器１１は、多ビットのデジタル入力信号ＩＳに対応する入力値と予め設定された閾値ＬＶとを比較する。本実施形態では、多ビットの一例として、１６ビットを用いて説明する。また、閾値ＬＶには、上限側の閾値ＬＶＧと下限側の閾値ＬＶＬとが含まれる。

入力比較器１１は、入力値が下限側の閾値ＬＶＬよりも小さい場合には、比較結果信号ＣＳとして“ＬＴ”を出力する。入力比較器１１は、入力値が上限側ＬＶＧの閾値よりも大きい場合には、比較結果信号ＣＳとして“ＧＴ”を出力する。入力比較器１１は、入力値が下限側の閾値ＬＶＬ以上、かつ上限側の閾値ＬＶＧ以下である場合には、比較結果信号ＣＳとして“ＯＲＧ”を出力する。

入力比較器１１は、比較結果信号ＣＳとして“ＯＲＧ”を出力する間は、ΔΣ変調器１２に対してデジタル入力信号ＩＳをそのままＳＩＳ信号として出力する。入力比較器１１は、比較結果信号ＣＳとして“ＬＴ”を出力する間は、デジタル入力信号ＩＳの入力値を下限側の閾値ＬＶＬに固定してＳＩＳ信号としてΔΣ変調器１２に出力する。入力比較器１１は、比較結果信号ＣＳとして“ＧＴ”を出力する間は、デジタル入力信号ＩＳの入力値を上限側の閾値ＬＶＧに固定してＳＩＳ信号としてΔΣ変調器１２に出力する。

ΔΣ変調器１２は、デジタル入力信号ＩＳの大きさによって決定されるデジタル入力信号ＳＩＳをパルス信号ＰＳに変換する。パルス信号ＰＳは、デジタル入力信号ＩＳに応じたパルスの粗密信号となる。本実施形態では、パルス信号ＰＳの一例として、二値（Ｌｏｗ／Ｈｉｇｈ）のパルスを示す信号を用いて説明する。なお、パルス信号ＰＳのレベルは、二値であることには限定されず、多値であってもよい。

カウンタ１３は、カウント値ＣＶを０から、下限側の閾値ＬＶＬ、または入力値として入力可能な最大値と上限側の閾値ＬＶＧとの差まで、１ずつカウントアップする。カウンタ１３は、カウント値ＣＶが下限側の閾値ＬＶＬまたは上記差に達すると０に戻って再度下限側の閾値ＬＶＬまたは上記差までカウントアップすることを繰り返す。なお、カウント値ＣＶは、０からカウントアップを開始することには限定されない。例えば、入力値として入力可能な最小値が０以外である場合には、この最小値からカウントアップを開始することとしてもよい。

間引き出力制御部１４は、比較結果信号ＣＳが“ＬＴ”を示す場合に、入力値と下限側の閾値ＬＶＬとの差が大きいほど、この入力値に対する間引き出力制御部１４からの出力値を徐々に低下させる。この場合、間引き出力制御部１４は、入力値が当該入力値として入力可能な最小値（以下では、最小値が０である場合について説明する。）であるときには出力値が当該最小値に対応する値（以下では、この値が０である場合について説明する。）となるように、入力値と下限側の閾値ＬＶＬとの差に応じて出力値を徐々に低下させる。

具体的に、間引き出力制御部１４は、比較結果信号ＣＳが“ＬＴ”を示す場合に、ΔΣ変調器１２から出力されるパルス信号ＰＳを下限側の閾値ＬＶＬ数のパルスからなるパルス列に区分し、それぞれのパルス列に含まれるパルスのうち、入力値と下限側の閾値ＬＶＬとの差分数のパルスを強制的にＬｏｗに固定することで出力値を徐々に低下させる。

図２を参照し、さらに具体的に説明する。図２は、下限側の閾値ＬＶＬが“０_X０００８”であり、デジタル入力信号ＩＳに対応する入力値が“０_X０００５”である場合に、間引き出力制御部１４から出力される間引き後信号ＰＳＬの内容を説明するための図である。図２に示すパルス信号ＰＳは、ΔΣ変調器１２から出力され、間引き出力制御部１４に入力される信号である。カウント値ＣＶは、カウンタ１３から出力され、間引き出力制御部１４に入力される値である。カウンタ１３は、閾値ＬＶに含まれる下限側の閾値ＬＶＬ“０_X０００８”に基づいて、０〜７までの８カウントのカウントアップを繰り返すことで、カウント値ＣＶを間引き出力制御部１４に対して出力する。パルス信号ＰＳは、０〜７までのカウント値ＣＶによって、８個のパルスからなるパルス列に区分される。例えば、図２に示すパルス信号ＰＳは、４つのパルス列に区分されている。

間引き出力制御部１４は、各パルス列のうち、０〜４までのカウント値で区別される５個のパルスを、それぞれそのまま間引き後信号ＰＳＬとして出力する。そのまま出力するパルス数は入力値と同数に設定する。ここでは、入力値が“０_X０００５”であるため、そのまま出力するパルス数は５個に設定されている。

続いて、間引き出力制御部１４は、各パルス列のうち、残りのパルスとなる５〜７までのカウント値で区別される３個のパルスを、それぞれ強制的にＬｏｗに固定し、間引き後信号ＰＳＬとして出力する。強制的にＬｏｗに固定するパルス数は、下限側の閾値ＬＶＬと入力値との差分と同数に設定する。ここでは、下限側の閾値ＬＶＬが“０_X０００８”であり、入力値が“０_X０００５”であるため、強制的にＬｏｗに固定するパルス数は３個に設定されている。

図２に示す４つのパルス列を用いて、間引き出力制御部１４による出力結果について具体的に説明する。パルス信号ＰＳの値は、４つのパルス列の値を平均すると、下記（１）に示すように、“１／４”となるのに対し、間引き後信号ＰＳＬの値は、４つのパルス列の値を平均すると、下記（２）に示すように、“５／３２”となる。“５／３２”は、パルス信号ＰＳの値である“１／４”を“５／８”倍した値に相当する。つまり、この場合の間引き後信号ＰＳＬの値は、パルスをそのまま出力した出力パルス信号ＰＳの値の“５／８”の値に低下することになる。

｛（３／８）＋（３／８）＋（２／８）＋（２／８）｝／４ ＝ １／４ … （１）
｛（２／８）＋（１／８）＋（１／８）＋（１／８）｝／４ ＝ ５／３２ … （２）

このように、入力値が下限側の閾値ＬＶＬよりも小さい場合に、パルス列に含まれるパルスのうち下限側の閾値ＬＶＬと入力値との差分と同数のパルスを強制的にＬｏｗに固定して出力することで、下限側の閾値ＬＶＬと入力値との差が大きいほど、間引き後信号ＰＳＬの値を低下させることができる。また、入力値が０である場合には、全てのパルスが強制的にＬｏｗに固定して出力されることになるため、間引き後信号ＰＳＬの値を０にすることができる。

なお、上記間引き出力制御部１４による出力結果の説明では、説明の便宜のために、４つのパルス列の平均値を算出した場合について説明しているが、平均を算出する際の対象パルス列は４つであることには限定されない。対象パルス列が多いほど平均値の算出精度を向上させることができる。出力精度に応じた対象パルス列数は、シミュレーションを繰り返すことで求めることができる。

水増し出力制御部１５は、比較結果信号ＣＳが“ＧＴ”を示す場合に、入力値と上限側の閾値ＬＶＧとの差が大きいほど、この入力値に対する水増し出力制御部１５からの出力値を徐々に増加させる。この場合、水増し出力制御部１５は、入力値が当該入力値として入力可能な最大値であるときには出力値が当該最大値に対応する値となるように、入力値と上限側の閾値ＬＶＧとの差に応じて出力値を徐々に増加させる。

具体的に、水増し出力制御部１５は、比較結果信号ＣＳが“ＧＴ”を示す場合に、ΔΣ変調器１２から出力されるパルス信号ＰＳを、入力値の最大値と上限側の閾値ＬＶＧとの差分数のパルスからなるパルス列に区分し、それぞれのパルス列に含まれるパルスのうち、入力値と上限側の閾値ＬＶＧとの差分数のパルスを強制的にＨｉｇｈに固定することで出力値を徐々に増加させる。

図３を参照し、さらに具体的に説明する。図３は、上限側の閾値ＬＶＧが“０_XＦＦＦ７”であり、デジタル入力信号ＩＳに対応する入力値が“０_XＦＦＦＤ”である場合に、水増し出力制御部１５から出力される水増し後信号ＰＳＧの内容を説明するための図である。図３に示すパルス信号ＰＳは、ΔΣ変調器１２から出力され、水増し出力制御部１５に入力される信号である。カウント値ＣＶは、カウンタ１３から出力され、水増し出力制御部１５に入力される値である。カウンタ１３は、入力値の最大値“０_XＦＦＦＦ”と閾値ＬＶに含まれる上限側の閾値ＬＶＧ“０_XＦＦＦ７”とに基づいて、０〜７までの８カウントのカウントアップを繰り返すことで、カウント値ＣＶを水増し出力制御部１５に対して出力する。パルス信号ＰＳは、０〜７までのカウント値ＣＶによって、８個のパルスからなるパルス列に区分される。例えば、図３に示すパルス信号ＰＳは、４つのパルス列に区分されている。

水増し出力制御部１５は、各パルス列のうち、０および１のカウント値で区別される２個のパルスを、それぞれそのまま水増し後信号ＰＳＧとして出力する。そのまま出力するパルス数は、入力値の最大値と入力値との差分と同数に設定する。ここでは、入力値の最大値が“０_XＦＦＦＦ”であり、入力値が“０_XＦＦＦＤ”であるため、そのまま出力するパルス数は２個に設定されている。

続いて、水増し出力制御部１５は、各パルス列のうち、残りのパルスとなる２〜７までのカウント値で区別される６個のパルスを、それぞれ強制的にＨｉｇｈに固定し、水増し後信号ＰＳＧとして出力する。強制的にＨｉｇｈに固定するパルス数は、入力値と上限側の閾値ＬＶＧとの差分と同数に設定する。ここでは、入力値が“０_XＦＦＦＤ”であり、上限側の閾値ＬＶＧが“０_XＦＦＦ７”であるため、強制的にＨｉｇｈに固定するパルス数は６個に設定されている。

図３に示す４つのパルス列を用いて、水増し出力制御部１５による出力結果について具体的に説明する。パルス信号ＰＳの値は、４つのパルス列の値を平均すると、下記（３）に示すように、“１１／１６”となるのに対し、水増し後信号ＰＳＧの値は、４つのパルス列の値を平均すると、下記（４）に示すように、“１５／１６”となる。“１５／１６”は、パルス信号ＰＳの値である“１１／１６”を“１５／１１”倍した値に相当する。つまり、この場合の水増し後信号ＰＳＧの値は、パルスをそのまま出力した出力パルス信号ＰＳの値の“１５／１１”の値に増加することになる。

｛（５／８）＋（６／８）＋（５／８）＋（６／８）｝／４ ＝ １１／１６ … （３）
｛（７／８）＋（８／８）＋（７／８）＋（８／８）｝／４ ＝ １５／１６ … （４）

このように、入力値が上限側の閾値ＬＶＧよりも大きい場合に、パルス列に含まれるパルスのうち入力値と上限側の閾値ＬＶＧとの差分と同数のパルスを強制的にＨｉｇｈに固定して出力することで、入力値と上限側の閾値ＬＶＧとの差が大きいほど、水増し後信号ＰＳＧの値を増加させることができる。また、入力値が最大値である場合には、全てのパルスが強制的にＨｉｇｈに固定して出力されることになるため、水増し後信号ＰＳＧの値を最大値にすることができる。

選択器１６は、比較結果信号ＣＳに基づいて、アナログフィルタ１７に対して出力する出力パルス信号ＯＳを選択する。具体的に、選択器１６は、比較結果信号ＣＳが“ＧＴ”を示す場合に、出力パルス信号ＯＳとして水増し後信号ＰＳＧをアナログフィルタ１７に出力する。選択器１６は、比較結果信号ＣＳが“ＬＴ”を示す場合に、出力パルス信号ＯＳとして間引き後信号ＰＳＬをアナログフィルタ１７に出力する。選択器１６は、比較結果信号ＣＳが“ＯＲＧ”を示す場合に、出力パルス信号ＯＳとして、ΔΣ変調器１２から出力されたパルス信号ＰＳをそのままアナログフィルタ１７に出力する。

アナログフィルタ１７は、出力パルス信号ＯＳの高周波成分を除去（平滑化）してアナログ信号ＡＳを出力する。アナログフィルタ１７として、例えば、抵抗およびコンデンサを有するローパスフィルタとバッファアンプとを備えるフィルタ回路を用いることができる。

ここで、アナログフィルタ１７は、出力パルス信号ＯＳをそのままローパスフィルタで平滑化する構成としてもよいが、図４に示すように、任意に設定されて異なる電圧を出力する電源ＶＡ１および電源ＶＡ２の切替を、出力パルス信号ＯＳで行い、選択した電源電圧をローパスフィルタで平滑化する構成としてもよい。このように構成することで、例えば、電源ＶＡ１の電圧を２．５[Ｖ]、電源ＶＡ２の電圧を０．０[Ｖ]と設定した場合には、０[Ｖ]〜２．５[Ｖ]の電圧が、Ｄ／Ａ変換の結果となるアナログ信号ＡＳの出力範囲として出力される。

図５に示すように、本実施形態のΔΣ型Ｄ／Ａ変換器１によれば、入力値が下限側の閾値ＬＶＬよりも小さい場合には、入力値が小さくなるほど、出力値を本来の出力値よりも小さくすることができ、入力値が最小値“０_X００００”であるときには、出力値として最小値“０[Ｖ]”を出力させることが可能となる。また、入力値が上限側の閾値ＬＶＧよりも大きい場合には、入力値が大きくなるほど、出力値を本来の出力値よりも大きくすることができ、入力値が最大値“０_XＦＦＦＦ”であるときには、出力値として最大値“２．５[Ｖ]”を出力させることが可能となる。

これにより、図４に示すアナログフィルタ１７を通すことで、要求出力範囲である０[Ｖ]〜２．５[Ｖ]までの電圧を出力することができるため、要求出力範囲を充足することができる。なお、出力値の最小値は、０[Ｖ]に限定する必要はない。例えば、図４に示す電源ＶＡ１の電圧を２．５[Ｖ]、電源ＶＡ２の電圧を１．０[Ｖ]と設定した場合には、出力範囲が１．０[Ｖ]〜２．５[Ｖ]となり、この場合には、出力値の最小値が、１．０[Ｖ]となる。

また、間引き出力制御部１４および水増し出力制御部１５によって出力可能となった出力値（例えば、図６に示す下限側出力不可範囲（０[Ｖ]〜０．１[Ｖ]）や、上限側出力不可範囲（２．４[Ｖ]〜２．５[Ｖ]））を、機器内部の異常状態を段階的に通知するための信号値や、各種の設定条件の操作ミスを通知するための信号値等に利用することが可能となる。

なお、上述した実施形態では、間引き出力制御部１４および水増し出力制御部１５双方の出力制御部を備えているが、いずれか一方を備えることとしてもよい。

また、上述した実施形態では、下限側の閾値ＬＶＬと最小値である０との差と、最大値と上限側の閾値ＬＶＧとの差とが等しい場合について説明しているが、それぞれの差が等しいことには限定されない。ただし、下限側の閾値ＬＶＬと最小値である０との差と、最大値と上限側の閾値ＬＶＧとの差とを等しくすることで、間引き出力制御部１４におけるパルス列のパルス数と水増し出力制御部１５におけるパルス列のパルス数とを同数にすることができるため、出力制御手段に含まれる要素を共通化することが可能となる。

また、上述した実施形態における間引き出力制御部１４および水増し出力制御部１５は、パルス列の先頭パルスから順に選択して処理しているが、パルス列の先頭パルスから順に選択することには限定されない。パルス列に含まれるパルスの中から、そのまま出力するパルス数として設定された数のパルスを選択し、強制的にＬｏｗやＨｉｇｈに固定するパルス数として設定された数のパルスを選択することができれば、どのような方法を用いて選択してもよい。例えば、パルス列の中からランダムに選択することとしてもよい。また、例えばトグルカウンタを用いて前回最後に選択したパルスに対応するカウント値の次のカウント値に対応するパルスから順次選択することとしてもよい。選択するパルスの位置を変動させることで、選択したパルスの位置に起因して生ずる平均値のノイズをシェイピングすることができるため、さらに精度を向上させることが可能となる。

また、上述した実施形態では、デジタル入力信号の値を正負の２進数で表現した場合について説明しているが、デジタル入力信号の値を２の補数で表現してもよい。２の補数を用いることで、コンピュータの計算を容易にすることができる。例えば、上述した１６ビットの２進数で表現される“０_X００００”〜“０_XＦＦＦＦ”までのデジタル入力信号の値を、１６ビットの２の補数で表現した場合には、デジタル信号の値が、“０_X８０００”〜“０_X７ＦＦＦ”までの値をとることになる。これらの値のうち、“０_X８０００”〜“０_XＦＦＦＦ”までが、負の数を表現し、負の最大値は、“０_X８０００”となる。

また、上述した実施形態におけるΔΣ変調器１２は、粗密なパルス信号を出力するため、パルスが一定の割合でランダムに出力されることになる。しかしながら、入力信号が固定されたままである場合には、出力の割合に周期性が生じることがある。そこで、ΔΣ変調器１２からの出力のランダム性を高めるために、ΔΣ変調器１２への入力信号にディザ信号を加えることとしてもよい。入力信号やΔΣ変調器１２の内部フィードバック回路のループ内にディザ信号を加えることで、Ｈｉｇｈパルスの出現位置やパルス数のランダム性をより高めることができる。これにより、周期的なノイズによって生ずる出力値の偏りを排除することが可能となり、出力精度をさらに向上させることができる。なお、ディザ信号を付加してノイズを減少する手法は、周知技術であり、例えば、特開平５−２８４０３３号公報に開示されている。

１…ΔΣ型Ｄ／Ａ変換器、１１…入力比較器、１２…ΔΣ変調器、１３…カウンタ、１４…間引き出力制御部、１５…水増し出力制御部、１６…選択器、１７…アナログフィルタ。

Claims (11)

1. デジタル入力信号をパルス信号に変換するΔΣ変調器と、
   前記デジタル入力信号に対応する入力値と予め設定された閾値とを比較する比較器と、
   前記比較器による比較結果が、前記入力値が前記閾値よりも小さいことを示す場合に、前記入力値と前記閾値との差が大きいほど前記入力値に対する出力値を低下させる出力制御手段と、
   を備えることを特徴とする変調器。
2. 前記出力制御手段は、前記ΔΣ変調器から出力される前記パルス信号を、前記閾値と所定の最小値との差分数のパルスからなるパルス列に区分し、それぞれの前記パルス列に含まれるパルスのうち、前記入力値と前記閾値との差分数のパルスの値を強制的にＬｏｗにすることで、前記入力値に対する出力値を低下させることを特徴とする請求項１記載の変調器。
3. 前記出力制御手段は、前記入力値が当該入力値として入力可能な最小値であるときには、前記入力値に対する出力値を前記最小値に対応する値にすることを特徴とする請求項１または２記載の変調器。
4. 請求項１〜３のいずれか１項に記載の変調器と、
   前記変調器の出力信号を平滑化するアナログフィルタと、
   を備えることを特徴とするΔΣ型Ｄ／Ａ変換器。
5. デジタル入力信号をパルス信号に変換するΔΣ変調器と、
   前記デジタル入力信号に対応する入力値と予め設定された閾値とを比較する比較器と、
   前記比較器による比較結果が、前記入力値が前記閾値よりも大きいことを示す場合に、前記入力値と前記閾値との差が大きいほど前記入力値に対する出力値を増加させる出力制御手段と、
   を備えることを特徴とする変調器。
6. 前記出力制御手段は、前記ΔΣ変調器から出力される前記パルス信号を、所定の最大値と前記閾値との差分数のパルスからなるパルス列に区分し、それぞれの前記パルス列に含まれるパルスのうち、前記入力値と前記閾値との差分数のパルスの値を強制的にHighにすることで、前記入力値に対する出力値を増加させることを特徴とする請求項５記載の変調器。
7. 前記出力制御手段は、前記入力値が当該入力値として入力可能な最大値であるときには、前記入力値に対する出力値を前記最大値に対応する値にすることを特徴とする請求項５または６記載の変調器。
8. 請求項４〜６のいずれか１項に記載の変調器と、
   前記変調器の出力信号を平滑化するアナログフィルタと、
   を備えることを特徴とするΔΣ型Ｄ／Ａ変換器。
9. デジタル入力信号をパルス信号に変換するΔΣ変調器と、
   前記デジタル入力信号に対応する入力値と予め設定された第１の閾値とを比較する第１の比較器と、
   前記デジタル入力信号に対応する入力値と予め設定された第２の閾値とを比較する第２の比較器と、
   前記第１の比較器による比較結果が、前記入力値が前記第１の閾値よりも小さいことを示す場合に、前記入力値と前記第１の閾値との差が大きいほど前記入力値に対する出力値を低下させる第１の出力制御手段と、
   前記第２の比較器による比較結果が、前記入力値が前記第２の閾値よりも大きいことを示す場合に、前記入力値と前記第２の閾値との差が大きいほど前記入力値に対する出力値を増加させる第２の出力制御手段と、
   を備えることを特徴とする変調器。
10. 前記第１の閾値と前記入力値として入力可能な最小値との差と、前記入力値として入力可能な最大値と前記第２の閾値との差とが等しいことを特徴とする請求項９記載の変調器。
11. 請求項９または１０記載の変調器と、
    前記変調器の出力信号を平滑化するアナログフィルタと、
    を備えることを特徴とするΔΣ型Ｄ／Ａ変換器。

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