CN102859883B - 调制器及δς型d/a转换器 - Google Patents

Abstract

本发明提供高精度且能容易满足要求输出范围的调制器及ΔΣ型D/A转换器。本发明所提供的调制器，具备：ΔΣ调制器（12），将数字输入信号转换成脉冲信号；输入比较器（11），比较与数字输入信号对应的输入值与预先设定的阈值；以及减少输出控制部（14），在输入比较器（11）的比较结果显示输入值小于阈值的情况下，输入值与阈值的差愈大愈使相对输入值的输出值降低，在输入值为0时使输出值为0。

Description

调制器及ΔΣ型D/A转换器

技术领域

本发明是关于一种调制器及ΔΣ型D/A转换器。

背景技术

作为D/A转换器，例如使用具有PWM(脉宽调变)调制器的PWM型D/A转换器或具有ΔΣ调制器的ΔΣ型D/A转换器。PWM调制器具有谋求高精度化时耗电会增加、谋求低耗电化时精度会降低的问题。相对于此，ΔΣ调制器通过超取样或噪声整形，能以低于PWM调制器的频率实现高线性。亦即，ΔΣ型D/A转换器相较于PWM型D/A转换器，具有可降低耗电且能提升精度的优点。下述专利文献1揭示有将多位的输入信号转换成脉冲列的输出信号的ΔΣ型D/A转换器。

专利文献1：日本特开2008-35038号公报

发明内容

一般而言，ΔΣ调制器的输出成为表示低/高位准的脉冲的疏密信号。疏密信号是通过ΔΣ调制器的内部反馈电路而决定低/高位准，因此与PWM波形不同并无周期性。ΔΣ调制器的输出固定于低位准或高位准的任一方的状态，是内部反馈电路饱和的状态。亦即，此状态为无法保持正常的稳定动作的状态，因此在一般的ΔΣ调制器，无法将输出固定于低位准或高位准的任一方。例如，即使输入信号的值为0，在ΔΣ调制器的内部正常动作的情形，为了保持系统的稳定性亦以一定比例输出高位准的脉冲，因此ΔΣ调制器的输出值不会完全成为0。同样地，即使输入信号的值为最大值，亦以一定比例输出低位准的脉冲，因此ΔΣ调制器的输出值不会成为最大值。其结果，以滤波器电路将ΔΣ调制器的输出平均化并输出模拟信号的ΔΣ型D/A转换器，例如图6所示输出电压的范围设定在0[V]～2.5[V]的情形，无法输出成为输出电压的下限附近的0[V]～0.1[V]的电压(下限侧不可输出范围)或成为输出电压的上限附近的2.4[V]～2.5[V]的电压(上限侧不可输出范围)。

在产业用测量机器之中，有要求例如0[V]～1[V]或0[V]～5[V]一般从0[V]输出的测量机器。在此种测量机器，采用上述ΔΣ型D/A转换器的情形，为了实现从0[V]输出，必须另外设置例如包含增益调节电路或电压源等的修正电路。在此修正电路的精度低的情形，ΔΣ型D/A转换器的精度降低。另一方面，若将修正电路的精度提升至与ΔΣ调制器一致的位准，则构成变复杂导致成本增加。

因此，本发明是为了解决上述已知技术的问题点而构成，其目的在于提供一种精度不会降低且能容易满足要求的输出范围的调制器及ΔΣ型D/A转换器。

本发明的调制器，具备：ΔΣ调制器，将数字输入信号转换成脉冲信号；比较器，比较与该数字输入信号对应的输入值与预先设定的阈值；以及输出控制单元，在该比较器的比较结果显示该输入值小于该阈值的情形，该输入值与该阈值的差愈大愈使相对该输入值的输出值降低。

通过采用上述构成，在输入值小于阈值的情形，输入值愈小能使输出值愈小于原本的输出值。

该输出控制单元，将从该ΔΣ调制器输出的该脉冲信号区分成由该阈值与既定最小值的差分数的脉冲构成的脉冲列，通过使各该脉冲列所含的脉冲之中、该输入值与该阈值的差分数的脉冲的值强制成为低位准，能使相对该输入值的输出值降低。

该输出控制单元，在该输入值是作为该输入值可输入的最小值时，能使相对该输入值的输出值成为与该最小值对应的值。由此，在输入值是最小值时，能使与该最小值对应的值输出为输出值。

本发明的调制器，具备：ΔΣ调制器，将数字输入信号转换成脉冲信号；比较器，比较与该数字输入信号对应的输入值与预先设定的阈值；以及输出控制单元，在该比较器的比较结果显示该输入值大于该阈值的情形，该输入值与该阈值的差愈大愈使相对该输入值的输出值增加。

通过采用上述构成，在输入值大于阈值的情形，输入值愈大能使输出值愈大于原本的输出值。

该输出控制单元，将从该ΔΣ调制器输出的该脉冲信号区分成由既定最大值与该阈值的差分数的脉冲构成的脉冲列，通过使各该脉冲列所含的脉冲之中、该输入值与该阈值的差分数的脉冲的值强制成为高位准，能使相对该输入值的输出值增加。

该输出控制单元，在该输入值是作为该输入值可输入的最大值时，能使相对该输入值的输出值成为与该最大值对应的值。由此，在输入值是最大值时，能使与该最大值对应的值输出为输出值。

本发明的调制器，具备：ΔΣ调制器，将数字输入信号转换成脉冲信号；第1比较器，比较与该数字输入信号对应的输入值与预先设定的第1阈值；第2比较器，比较与该数字输入信号对应的输入值与预先设定的第2阈值；第1输出控制单元，在该第1比较器的比较结果显示该输入值小于该第1阈值的情形，该输入值与该第1阈值的差愈大愈使相对该输入值的输出值降低；以及第2输出控制单元，在该第2比较器的比较结果显示该输入值大于该第2阈值的情形，该输入值与该第2阈值的差愈大愈使相对该输入值的输出值增加。

通过采用上述构成，在输入值小于第1阈值的情形，输入值愈小能使输出值愈小于原本的输出值。又，在输入值大于第2阈值的情形，输入值愈大能使输出值愈大于原本的输出值。

本发明的ΔΣ型D/A转换器，具备：上述调制器；以及模拟滤波器，使该调制器的输出信号平滑化。

根据本发明，可提供高精度且能容易满足要求输出范围的调制器及ΔΣ型D/A转换器。

附图说明

图1是以示意方式例示实施形态的ΔΣ型D/A转换器的构成的图。

图2是用以说明从图1所示的减少输出控制部输出的减少后信号的内容的图。

图3是用以说明从图1所示的增加输出控制部输出的增加后信号的内容的图。

图4是例示图1所示的模拟滤波器的电路构成的图。

图5是显示图1所示的ΔΣ型D/A转换器的输入值与输出值的关系的图。

图6是显示已知ΔΣ型D/A转换器的输入值与输出值的关系的图。

主要组件符号说明

1：ΔΣ型D/A转换器

11：输入比较器

12：ΔΣ调制器

13：计数器

14：减少输出控制部

15：增加输出控制部

16：选择器

17：模拟滤波器

具体实施方式

以下，参照图式说明本发明的实施形态。然而，以下说明的实施形态仅为例示，并非排除以下未明示的各种变形或技术的适用。亦即，本发明，在不脱离其趣旨的范围内可进行各种变形来实施。

首先，参照图1说明实施形态的包含调制器的ΔΣ型D/A转换器的构成。图1是以示意方式例示实施形态的ΔΣ型D/A转换器1的构成的图。

如同图所示，ΔΣ型D/A转换器1具有输入比较器11、ΔΣ调制器12、计数器13、减少输出控制部14、增加输出控制部15、选择器16、模拟滤波器17。计数器13、减少输出控制部14、增加输出控制部15及选择器16构成输出控制单元。又，输入比较器11、ΔΣ调制器12、计数器13、减少输出控制部14、增加输出控制部15及选择器16构成调制器。

输入比较器11比较与多位的数字输入信号IS对应的输入值与预先设定的阈值LV。本实施形态中，作为多位的一例，使用16位进行说明。又，阈值LV包含上限侧的阈值LVG与下限侧的阈值LVL。

输入比较器11，在输入值小于下限侧的阈值LVL的情形，输出“LT”作为比较结果信号CS。输入比较器11，在输入值大于上限侧的阈值LVG的情形，输出“GT”作为比较结果信号CS。输入比较器11，在输入值为下限侧的阈值LVL以上、且上限侧的阈值LVG以下的情形，输出“ORG”作为比较结果信号CS。

输入比较器11，在输出“ORG”作为比较结果信号CS的期间，将数字输入信号IS直接作为SIS信号输出至ΔΣ调制器12。输入比较器11，在输出“LT”作为比较结果信号CS的期间，将数字输入信号IS的输入值固定于下限侧的阈值LVL后作为SIS信号输出至ΔΣ调制器12。输入比较器11，在输出“GT”作为比较结果信号CS的期间，将数字输入信号IS的输入值固定于上限侧的阈值LVG后作为SIS信号输出至ΔΣ调制器12。

ΔΣ调制器12，将通过数字输入信号IS的大小决定的数字输入信号SIS转换成脉冲信号PS。脉冲信号PS为与数字输入信号IS对应的脉冲的疏密信号。本实施形态中，作为脉冲信号PS的一例，使用表示双值(低/高)的脉冲的信号进行说明。此外，脉冲信号PS的位准并不限于双值，为多值亦可。

计数器13将计数值CV从0逐次增加计数1至下限侧的阈值LVL、或作为输入值可输入的最大值与上限侧的阈值LVG的差。计数器13在计数值CV达到下限侧的阈值LVL或上述差后归零并再次反复增加计数至下限侧的阈值LVL或上述差。此外，计数值CV并不限于从0开始增加计数。例如，作为输入值可输入的最小值为0以外的情形，从该最小值开始增加计数亦可。

减少输出控制部14，在比较结果信号CS显示“LT”的情形，输入值与下限侧的阈值LVL的差愈大，愈使相对该输入值的来自减少输出控制部14的输出值逐渐降低。此情形，减少输出控制部14，依据输入值与下限侧的阈值LVL的差使输出值逐渐降低，据以在输入值为作为该输入值可输入的最小值(以下，针对最小值为0的情形进行说明)时使输出值成为与该最小值对应的值(以下，针对该值为0的情形进行说明)。

具体而言，减少输出控制部14，在比较结果信号CS显示“LT”的情形，将从ΔΣ调制器12输出的脉冲信号PS区分成由下限侧的阈值LVL数的脉冲构成的脉冲列，通过使各脉冲列所含的脉冲之中、输入值与下限侧的阈值LVL的差分数的脉冲强制固定于低位准，使输出值逐渐降低。

参照图2进一步具体说明。图2是用以说明在下限侧的阈值LVL为“0_x0008”、与数字输入信号IS对应的输入值为“0_x0005”的情形，从减少输出控制部14输出的减少后信号PSL的内容的图。图2所示的脉冲信号PS是从ΔΣ调制器12输出、输入至减少输出控制部14的信号。计数值CV是从计数器13输出、输入至减少输出控制部14的值。计数器13根据阈值LV所含的下限侧的阈值LVL“0_x0008”，反复0～7的8次增加计数，将计数值CV输出至减少输出控制部14。脉冲信号PS被0～7的计数值CV区分成由8个脉冲构成的脉冲列。例如，图2所示的脉冲信号PS是区分成4个脉冲列。

减少输出控制部14，将各脉冲列之中、以0～4的计数值区别的5个脉冲分别直接输出为减少后信号PSL。直接输出的脉冲数是设定成与输入值同数。此处，由于输入值为“0_x0005”，因此直接输出的脉冲数是设定成5个。

接着，减少输出控制部14，将各脉冲列之中、成为其余脉冲的以5～7的计数值区别的3个脉冲分别强制固定于低位准，输出为减少后信号PSL。强制固定于低位准的脉冲数是设定成与下限侧的阈值LVL与输入值的差分同数。此处，由于下限侧的阈值LVL为“0_x0008”、输入值为“0_x0005”，因此强制固定于低位准的脉冲数是设定成3个。

使用图2所示的4个脉冲列具体说明减少输出控制部14的输出结果。脉冲信号PS的值，将4个脉冲列的值加以平均后，如下述(1)所示，成为“1/4”，相对于此，减少后信号PSL的值，将4个脉冲列的值加以平均后，如下述(2)所示，成为“5/32”。“5/32”相当于脉冲信号PS的值即“1/4”乘上“5/8”倍的值。亦即，此情形的减少后信号PSL的值降低至将脉冲直接输出的输出脉冲信号PS的值的“5/8”的值。

{(3/8)＋(3/8)＋(2/8)＋(2/8)}/4＝1/4…(1)

{(2/8)＋(1/8)＋(1/8)＋(1/8)}/4＝5/32…(2)

如上述，在输入值小于下限侧的阈值LVL的情形，将脉冲列所含的脉冲之中、与下限侧的阈值LVL与输入值的差分同数的脉冲强制固定于低位准并输出，由此，下限侧的阈值LVL与输入值的差愈大愈能使减少后信号PSL的值降低。又，在输入值为0的情形，由于所有脉冲强制固定于低位准并输出，因此能使减少后信号PSL的值为0。

此外，在上述减少输出控制部14的输出结果的说明中，为了方便说明，针对算出4个脉冲列的平均值的情形进行说明，但算出平均时的对象脉冲列并不限于4个。对象脉冲列愈多愈能提升平均值的算出精度。与输出精度对应的对象脉冲列数可通过反复模拟求出。

增加输出控制部15，在比较结果信号CS显示“GT”的情形，输入值与上限侧的阈值LVG的差愈大，愈使相对该输入值的来自增加输出控制部15的输出值逐渐增加。此情形，增加输出控制部15，依据输入值与上限侧的阈值LVG的差使输出值逐渐增加，据以在输入值为作为该输入值可输入的最大值时使输出值成为与该最大值对应的值。

具体而言，增加输出控制部15，在比较结果信号CS显示“GT”的情形，将从ΔΣ调制器12输出的脉冲信号PS区分成由输入值的最大值与上限侧的阈值LVG的差分数的脉冲构成的脉冲列，通过使各脉冲列所含的脉冲之中、输入值与上限侧的阈值LVG的差分数的脉冲强制固定于高位准，使输出值逐渐增加。

参照图3进一步具体说明。图3是用以说明在上限侧的阈值LVG为“0_xFFF7”、与数字输入信号IS对应的输入值为“0_xFFFD”的情形，从增加输出控制部15输出的增加后信号PSG的内容的图。图3所示的脉冲信号PS是从ΔΣ调制器12输出、输入至增加输出控制部15的信号。计数值CV是从计数器13输出、输入至增加输出控制部15的值。计数器13根据输入值的最大值“0_xFFFF”与阈值LV所含的上限侧的阈值LVG“0_xFFF7”，反复0～7的8次增加计数，将计数值CV输出至增加输出控制部15。脉冲信号PS被0～7的计数值CV区分成由8个脉冲构成的脉冲列。例如，图3所示的脉冲信号PS是区分成4个脉冲列。

增加输出控制部15，将各脉冲列之中、以0及1的计数值区别的2个脉冲分别直接输出为增加后信号PSG。直接输出的脉冲数是设定成与输入值的最大值与输入值的差分同数。此处，由于输入值的最大值为“0_xFFFF”、输入值为“0_xFFFD”，因此直接输出的脉冲数是设定成2个。

接着，增加输出控制部15，将各脉冲列之中、成为其余脉冲的以2～7的计数值区别的6个脉冲分别强制固定于高位准，输出为增加后信号PSG。强制固定于高位准的脉冲数是设定成与输入值与上限侧的阈值LVG的差分同数。此处，由于输入值为“0_xFFFD”、上限侧的阈值LVG为“0_xFFF7”，因此强制固定于高位准的脉冲数是设定成6个。

使用图3所示的4个脉冲列具体说明增加输出控制部15的输出结果。脉冲信号PS的值，将4个脉冲列的值加以平均后，如下述(3)所示，成为“11/16”，相对于此，增加后信号PSG的值，将4个脉冲列的值加以平均后，如下述(4)所示，成为“15/16”。“15/16”相当于脉冲信号PS的值即“11/16”乘上“15/11”倍的值。亦即，此情形的增加后信号PSG的值增加至将脉冲直接输出的输出脉冲信号PS的值的“15/11”的值。

{(5/8)＋(6/8)＋(5/8)＋(6/8)}/4＝11/16…(3)

{(7/8)＋(8/8)＋(7/8)＋(8/8)}/4＝15/16…(4)

如上述，在输入值大于上限侧的阈值LVG的情形，将脉冲列所含的脉冲之中、与输入值与上限侧的阈值LVG的差分同数的脉冲强制固定于高位准并输出，由此，输入值与上限侧的阈值LVG的差愈大愈能使增加后信号PSG的值增加。又，在输入值为最大值的情形，由于所有脉冲强制固定于高位准并输出，因此能使增加后信号PSG的值为最大值。

选择器16根据比较结果信号CS选择输出至模拟滤波器17的输出脉冲信号OS。具体而言，选择器16，在比较结果信号CS显示“GT”的情形，作为输出脉冲信号OS将增加后信号PSG输出至模拟滤波器17。选择器16，在比较结果信号CS显示“LT”的情形，作为输出脉冲信号OS将减少后信号PSL输出至模拟滤波器17。选择器16，在比较结果信号CS显示“ORG”的情形，作为输出脉冲信号OS将从ΔΣ调制器12输出的脉冲信号PS直接输出至模拟滤波器17。

模拟滤波器17，将输出脉冲信号OS的高频成分除去(平滑化)并输出模拟信号AS。作为模拟滤波器17，例如可使用具有电阻及电容器的低通滤波器与具备缓冲放大器的滤波器电路。

此处，模拟滤波器17构成为将输出脉冲信号OS直接以低通滤波器平滑化亦可，但如图4所示，构成为以输出脉冲信号OS进行输出任意设定不同的电压的电源VA1及电源VA2的切换，以低通滤波器使选择的电源电压平滑化亦可。通过上述构成，例如，在电源VA1的电压设定成2.5[V]、电源VA2的电压设定成0.0[V]的情形，0[V]～2.5[V]的电压是输出为D/A转换的结果的模拟信号AS的输出范围。

如图5所示，根据本实施形态的ΔΣ型D/A转换器1，在输入值小于下限侧的阈值LVL的情形，输入值愈小能使输出值愈小于原本的输出值，输入值为最小值“0_x0000”时，作为输出值可输出最小值“0[V]”。又，在输入值大于上限侧的阈值LVG的情形，输入值愈大能使输出值愈大于原本的输出值，输入值为最大值“0_xFFFF”时，作为输出值可输出最大值“2.5[V]”。

由此，通过图4所示的模拟滤波器17可输出要求输出范围即0[V]～2.5[V]的电压，因此可满足要求输出范围。此外，输出值的最小值并不限于0[V]。例如，在图4所示的电源VA1的电压设定成2.5[V]、电源VA2的电压设定成1.0[V]的情形，输出范围成为1.0[V]～2.5[V]，此情形，输出值的最小值成为1.0[V]。

又，能将可通过减少输出控制部14及增加输出控制部15输出的输出值(例如，图6所示的下限侧不可输出范围(0[V]～0.1[V])或上限侧不可输出范围(2.4[V]～2.5[V]))利用在用以阶段性通知机器内部的异常状态的信号值、或用以通知各种设定条件的操作错误的信号值等。

此外，上述实施形态中，虽具备减少输出控制部14及增加输出控制部15两者的输出控制部，但具备任一方亦可。

又，上述实施形态中，虽说明下限侧的阈值LVL与最小值即0的差、与最大值与上限侧的阈值LVG的差相等的情形，但各自的差并不限于相等。然而，通过使下限侧的阈值LVL与最小值即0的差、与最大值与上限侧的阈值LVG的差相等，能使减少输出控制部14的脉冲列的脉冲数与增加输出控制部15的脉冲列的脉冲数成为同数，因此能使输出控制单元所含的要素共通化。

又，上述实施形态中的减少输出控制部14及增加输出控制部15，虽从脉冲列的最前方脉冲依序选择处理，但并不限于从脉冲列的最前方脉冲依序选择。若能从脉冲列所含的脉冲之中选择直接设定为输出脉冲数的数的脉冲、选择设定为强制固定于低位准或高位准的脉冲数的数的脉冲，则使用何种方法选择亦可。例如，从脉冲列的中随机选择亦可。又，使用例如双态触变计数器从与前次最后选择的脉冲对应的计数值的下一个计数值所对应的脉冲依序选择亦可。通过使选择脉冲的位置变动，能使因选择脉冲的位置产生的平均值的噪声整形，因此可进一步提升精度。

又，上述实施形态中，虽说明以正负的2进位数表现数字输入信号的值的情形，但以2补码表现数字输入信号的值亦可。通过使用2补码，能使计算机的计算变容易。例如，将以上述16位的2进位数表现的“0_x0000”～“0_xFFFF”的数字输入信号的值以16位的2补码表现时，数字信号的值成为“0_x8000”～“0_x7FFF”的值。该等的值之中，“0_x8000”～“0_xFFFF”表现负数，负的最大值为“0_x8000”。

又，上述实施形态中的ΔΣ调制器12，为了输出疏密脉冲信号，脉冲是以一定比例随机输出。然而，在输入信号维持固定的情形，输出的比例会产生周期性。因此，为了提高来自ΔΣ调制器12的输出的随机性，在对ΔΣ调制器12的输入信号附加激振信号亦可。通过在输入信号或ΔΣ调制器12的内部反馈电路的环内附加激振信号，可进一步提升高位准脉冲的出现位置或脉冲数的随机性。由此，可排除因周期性噪声产生的输出值的偏差，可进一步提升输出精度。此外，附加激振信号以减少噪声的方法为公知技术，例如揭示于日本特开平5-284033号公报。

工业上的可利用性

本发明所涉及的调制器以及ΔΣ型D/A转换器，适合于不降低精度，且容易满足要求输出范围的情况。

Claims (9)

1.一种调制器，其特征在于，具备：

ΔΣ调制器，将数字输入信号转换成脉冲信号；

比较器，比较与所述数字输入信号对应的输入值和预先设定的阈值；以及

输出控制单元，在所述比较器的比较结果显示所述输入值小于所述阈值的情况下，所述输入值与所述阈值的差越大越使相对所述输入值的输出值降低，并且所述输出控制单元，将从所述ΔΣ调制器输出的所述脉冲信号区分成由所述阈值与既定最小值的差分数的脉冲构成的脉冲列，通过使各所述脉冲列所含的脉冲之中、所述输入值与所述阈值的差分数的脉冲的值强制成为低位准，使相对所述输入值的输出值降低。

2.如权利要求1所述的调制器，其中，所述输出控制单元，在所述输入值是作为所述输入值能输入的最小值时，使相对所述输入值的输出值成为与所述最小值对应的值。

3.一种ΔΣ型D/A转换器，其特征在于，具备：

权利要求1至2中任一项所述的调制器；以及

模拟滤波器，使所述调制器的输出信号平滑化。

4.一种调制器，其特征在于，具备：

ΔΣ调制器，将数字输入信号转换成脉冲信号；

比较器，比较与所述数字输入信号对应的输入值和预先设定的阈值；以及

输出控制单元，在所述比较器的比较结果显示所述输入值大于所述阈值的情况下，所述输入值与所述阈值的差越大越使相对所述输入值的输出值增加，并且所述输出控制单元，将从所述ΔΣ调制器输出的所述脉冲信号区分成由既定最大值与所述阈值的差分数的脉冲构成的脉冲列，通过使各该脉冲列所含的脉冲之中、所述输入值与所述阈值的差分数的脉冲的值强制成为高位准，使相对所述输入值的输出值增加。

5.如权利要求4所述的调制器，其特征在于，所述输出控制单元，在所述输入值是作为所述输入值能输入的最大值时，使相对所述输入值的输出值成为与所述最大值对应的值。

6.一种ΔΣ型D/A转换器，其特征在于，具备：

权利要求4至5中任一项所述的调制器；以及

模拟滤波器，使所述调制器的输出信号平滑化。

7.一种调制器，其特征在于，具备：

ΔΣ调制器，将数字输入信号转换成脉冲信号；

第1比较器，比较与所述数字输入信号对应的输入值和预先设定的第1阈值；

第2比较器，比较与所述数字输入信号对应的输入值和预先设定的第2阈值；

第1输出控制单元，在所述第1比较器的比较结果显示所述输入值小于所述第1阈值的情况下，所述输入值与所述第1阈值的差越大越使相对所述输入值的输出值降低；以及

第2输出控制单元，在所述第2比较器的比较结果显示所述输入值大于所述第2阈值的情况下，所述输入值与所述第2阈值的差越大越使相对所述输入值的输出值增加，并且

所述第1输出控制单元将从所述ΔΣ调制器输出的所述脉冲信号区分成由所述第1阈值与既定最小值的差分数的脉冲构成的脉冲列，通过使各所述脉冲列所含的脉冲之中、所述输入值与所述第1阈值的差分数的脉冲的值强制成为低位准，使相对所述输入值的输出值降低，

所述第2输出控制单元将从所述ΔΣ调制器输出的所述脉冲信号区分成由既定最大值与所述第2阈值的差分数的脉冲构成的脉冲列，通过使各所述脉冲列所含的脉冲之中、所述输入值与所述第2阈值的差分数的脉冲的值强制成为高位准，使相对所述输入值的输出值增加。

8.如权利要求7所述的调制器，其特征在于，所述第1阈值与作为所述输入值能输入的最小值的差、与作为所述输入值能输入的最大值与所述第2阈值的差相等。

9.一种ΔΣ型D/A转换器，其特征在于，具备：

权利要求7或8所述的调制器；以及

模拟滤波器，使所述调制器的输出信号平滑化。