TWI455493B - Modulator and ΔΣ type D / A converter - Google Patents

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TWI455493B
TWI455493B TW099143181A TW99143181A TWI455493B TW I455493 B TWI455493 B TW I455493B TW 099143181 A TW099143181 A TW 099143181A TW 99143181 A TW99143181 A TW 99143181A TW I455493 B TWI455493 B TW I455493B
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Seita Nashimoto
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Description

調變器及ΔΣ型D/A轉換器
本發明係關於一種調變器及ΔΣ型D/A轉換器。
作為D/A轉換器，例如使用具有PWM(脈寬調變)調變器之PWM型D/A轉換器或具有ΔΣ調變器之ΔΣ型D/A轉換器。PWM調變器具有謀求高精度化時耗電會增加、謀求低耗電化時精度會降低之問題。相對於此，ΔΣ調變器藉由超取樣或雜訊整形，能以低於PWM調變器之時脈頻率實現高線性。亦即，ΔΣ型D/A轉換器相較於PWM型D/A轉換器，具有可降低耗電且能提升精度之優點。下述專利文獻1揭示有將多位元之輸入訊號轉換成脈衝列之輸出訊號之ΔΣ型D/A轉換器。
專利文獻1：日本特開2008-35038號公報
一般而言，ΔΣ調變器之輸出成為表示低/高位準之脈衝之疏密訊號。疏密訊號係藉由ΔΣ調變器之內部反饋電路而決定低/高位準，因此與PWM波形不同並無週期性。ΔΣ調變器之輸出固定於低位準或高位準之任一方之狀態，係內部反饋電路飽和之狀態。亦即，此狀態為無法保持正常之穩定動作之狀態，因此在一般之ΔΣ調變器，無法將輸出固定於低位準或高位準之任一方。例如，即使輸入訊號之值為0，在ΔΣ調變器之內部正常動作之情形，為了保持系統之穩定性亦以一定比例輸出高位準之脈衝，因此ΔΣ調變器之輸出值不會完全成為0。同樣地，即使輸入訊號之值為最大值，亦以一定比例輸出低位準之脈衝，因此ΔΣ調變器之輸出值不會成為最大值。其結果，以濾波器電路將ΔΣ調變器之輸出平均化並輸出類比訊號之ΔΣ型D/A轉換器，例如圖6所示輸出電壓之範圍設定在0[V]～2.5[V]之情形，無法輸出成為輸出電壓之下限附近之0[V]～0.1[V]之電壓(下限側不可輸出範圍)或成為輸出電壓之上限附近之2.4[V]～2.5[V]之電壓(上限側不可輸出範圍)。
在產業用測量機器之中，有要求例如0[V]～1[V]或0[V]～5[V]般從0[V]輸出之測量機器。在此種測量機器，採用上述ΔΣ型D/A轉換器之情形，為了實現從0[V]輸出，必須另外設置例如包含增益調節電路或電壓源等之修正電路。在此修正電路之精度低之情形，ΔΣ型D/A轉換器之精度降低。另一方面，若將修正電路之精度提升至與ΔΣ調變器一致之位準，則構成變複雜導致成本增加。
因此，本發明係為了解決上述習知技術之問題點而構成，其目的在於提供一種精度不會降低且能容易滿足要求之輸出範圍之調變器及ΔΣ型D/A轉換器。
本發明之調變器，具備：ΔΣ調變器，將數位輸入訊號轉換成脈衝訊號；比較器，比較與該數位輸入訊號對應之輸入值與預先設定之閾值；以及輸出控制手段，在該比較器之比較結果顯示該輸入值小於該閾值之情形，該輸入值與該閾值之差愈大愈使相對該輸入值之輸出值降低。
藉由採用上述構成，在輸入值小於閾值之情形，輸入值愈小能使輸出值愈小於原本之輸出值。
該輸出控制手段，將從該ΔΣ調變器輸出之該脈衝訊號區分成由該閾值與既定最小值之差分數之脈衝構成之脈衝列，藉由使各該脈衝列所含之脈衝之中、該輸入值與該閾值之差分數之脈衝之值強制成為低位準，能使相對該輸入值之輸出值降低。
該輸出控制手段，在該輸入值係作為該輸入值可輸入之最小值時，能使相對該輸入值之輸出值成為與該最小值對應之值。藉此，在輸入值係最小值時，能使與該最小值對應之值輸出為輸出值。
本發明之調變器，具備：ΔΣ調變器，將數位輸入訊號轉換成脈衝訊號；比較器，比較與該數位輸入訊號對應之輸入值與預先設定之閾值；以及輸出控制手段，在該比較器之比較結果顯示該輸入值大於該閾值之情形，該輸入值與該閾值之差愈大愈使相對該輸入值之輸出值增加。
藉由採用上述構成，在輸入值大於閾值之情形，輸入值愈大能使輸出值愈大於原本之輸出值。
該輸出控制手段，將從該ΔΣ調變器輸出之該脈衝訊號區分成由既定最大值與該閾值之差分數之脈衝構成之脈衝列，藉由使各該脈衝列所含之脈衝之中、該輸入值與該閾值之差分數之脈衝之值強制成為高位準，能使相對該輸入值之輸出值增加。
該輸出控制手段，在該輸入值係作為該輸入值可輸入之最大值時，能使相對該輸入值之輸出值成為與該最大值對應之值。藉此，在輸入值係最大值時，能使與該最大值對應之值輸出為輸出值。
本發明之調變器，具備：ΔΣ調變器，將數位輸入訊號轉換成脈衝訊號；第1比較器，比較與該數位輸入訊號對應之輸入值與預先設定之第1閾值；第2比較器，比較與該數位輸入訊號對應之輸入值與預先設定之第2閾值；第1輸出控制手段，在該第1比較器之比較結果顯示該輸入值小於該第1閾值之情形，該輸入值與該第1閾值之差愈大愈使相對該輸入值之輸出值降低；以及第2輸出控制手段，在該第2比較器之比較結果顯示該輸入值大於該第2閾值之情形，該輸入值與該第2閾值之差愈大愈使相對該輸入值之輸出值增加。
藉由採用上述構成，在輸入值小於第1閾值之情形，輸入值愈小能使輸出值愈小於原本之輸出值。又，在輸入值大於第2閾值之情形，輸入值愈大能使輸出值愈大於原本之輸出值。
本發明之ΔΣ型D/A轉換器，具備：上述調變器；以及類比濾波器，使該調變器之輸出訊號平滑化。
根據本發明，可提供高精度且能容易滿足要求輸出範圍之調變器及ΔΣ型D/A轉換器。
以下，參照圖式說明本發明之實施形態。然而，以下說明之實施形態僅為例示，並非排除以下未明示之各種變形或技術之適用。亦即，本發明，在不脫離其趣旨之範圍內可進行各種變形來實施。
首先，參照圖1說明實施形態之包含調變器之ΔΣ型D/A轉換器之構成。圖1係以示意方式例示實施形態之ΔΣ型D/A轉換器1之構成的圖。
如同圖所示，ΔΣ型D/A轉換器1具有輸入比較器11、ΔΣ調變器12、計數器13、減少輸出控制部14、增加輸出控制部15、選擇器16、類比濾波器17。計數器13、減少輸出控制部14、增加輸出控制部15及選擇器16構成輸出控制手段。又，輸入比較器11、ΔΣ調變器12、計數器13、減少輸出控制部14、增加輸出控制部15及選擇器16構成調變器。
輸入比較器11比較與多位元之數位輸入訊號IS對應之輸入值與預先設定之閾值LV。本實施形態中，作為多位元之一例，使用16位元進行說明。又，閾值LV包含上限側之閾值LVG與下限側之閾值LVL。
輸入比較器11，在輸入值小於下限側之閾值LVL之情形，輸出「LT」作為比較結果訊號CS。輸入比較器11，在輸入值大於上限側之閾值LVG之情形，輸出「GT」作為比較結果訊號CS。輸入比較器11，在輸入值為下限側之閾值LVL以上、且上限側之閾值LVG以下之情形，輸出「ORG」作為比較結果訊號CS。
輸入比較器11，在輸出「ORG」作為比較結果訊號CS之期間，將數位輸入訊號IS直接作為SIS訊號輸出至ΔΣ調變器12。輸入比較器11，在輸出「LT」作為比較結果訊號CS之期間，將數位輸入訊號IS之輸入值固定於下限側之閾值LVL後作為SIS訊號輸出至ΔΣ調變器12。輸入比較器11，在輸出「GT」作為比較結果訊號CS之期間，將數位輸入訊號IS之輸入值固定於上限側之閾值LVG後作為SIS訊號輸出至ΔΣ調變器12。
ΔΣ調變器12，將藉由數位輸入訊號IS之大小決定之數位輸入訊號SIS轉換成脈衝訊號PS。脈衝訊號PS為與數位輸入訊號IS對應之脈衝之疏密訊號。本實施形態中，作為脈衝訊號PS之一例，使用表示雙值(低/高)之脈衝之訊號進行說明。此外，脈衝訊號PS之位準並不限於雙值，為多值亦可。
計數器13將計數值CV從0逐次增加計數1至下限側之閾值LVL、或作為輸入值可輸入之最大值與上限側之閾值LVG之差。計數器13在計數值CV達到下限側之閾值LVL或上述差後歸零並再次反覆增加計數至下限側之閾值LVL或上述差。此外，計數值CV並不限於從0開始增加計數。例如，作為輸入值可輸入之最小值為0以外之情形，從該最小值開始增加計數亦可。
減少輸出控制部14，在比較結果訊號CS顯示「LT」之情形，輸入值與下限側之閾值LVL之差愈大，愈使相對該輸入值之來自減少輸出控制部14之輸出值逐漸降低。此情形，減少輸出控制部14，依據輸入值與下限側之閾值LVL之差使輸出值逐漸降低，據以在輸入值為作為該輸入值可輸入之最小值(以下，針對最小值為0之情形進行說明)時使輸出值成為與該最小值對應之值(以下，針對該值為0之情形進行說明)。
具體而言，減少輸出控制部14，在比較結果訊號CS顯示「LT」之情形，將從ΔΣ調變器12輸出之脈衝訊號PS區分成由下限側之閾值LVL數之脈衝構成之脈衝列，藉由使各脈衝列所含之脈衝之中、輸入值與下限側之閾值LVL之差分數之脈衝強制固定於低位準，使輸出值逐漸降低。
參照圖2進一步具體說明。圖2係用以說明在下限側之閾值LVL為「0x 0008」、與數位輸入訊號IS對應之輸入值為「0x 0005」之情形，從減少輸出控制部14輸出之減少後訊號PSL之內容的圖。圖2所示之脈衝訊號PS係從ΔΣ調變器12輸出、輸入至減少輸出控制部14之訊號。計數值CV係從計數器13輸出、輸入至減少輸出控制部14之值。計數器13根據閾值LV所含之下限側之閾值LVL「0x 0008」，反覆0～7之8次增加計數，將計數值CV輸出至減少輸出控制部14。脈衝訊號PS被0～7之計數值CV區分成由8個脈衝構成之脈衝列。例如，圖2所示之脈衝訊號PS係區分成4個脈衝列。
減少輸出控制部14，將各脈衝列之中、以0～4之計數值區別之5個脈衝分別直接輸出為減少後訊號PSL。直接輸出之脈衝數係設定成與輸入值同數。此處，由於輸入值為「0x 0005」，因此直接輸出之脈衝數係設定成5個。
接著，減少輸出控制部14，將各脈衝列之中、成為其餘脈衝之以5～7之計數值區別之3個脈衝分別強制固定於低位準，輸出為減少後訊號PSL。強制固定於低位準之脈衝數係設定成與下限側之閾值LVL與輸入值之差分同數。此處，由於下限側之閾值LVL為「0x 0008」、輸入值為「0x 0005」，因此強制固定於低位準之脈衝數係設定成3個。
使用圖2所示之4個脈衝列具體說明減少輸出控制部14之輸出結果。脈衝訊號PS之值，將4個脈衝列之值加以平均後，如下述(1)所示，成為「1/4」，相對於此，減少後訊號PSL之值，將4個脈衝列之值加以平均後，如下述(2)所示，成為「5/32」。「5/32」相當於脈衝訊號PS之值即「1/4」乘上「5/8」倍之值。亦即，此情形之減少後訊號PSL之值降低至將脈衝直接輸出之輸出脈衝訊號PS之值之「5/8」之值。
{(3/8)+(3/8)+(2/8)+(2/8)}/4=1/4…(1)
{(2/8)+(1/8)+(1/8)+(1/8)}/4=5/32…(2)
如上述，在輸入值小於下限側之閾值LVL之情形，將脈衝列所含之脈衝之中、與下限側之閾值LVL與輸入值之差分同數之脈衝強制固定於低位準並輸出，藉此，下限側之閾值LVL與輸入值之差愈大愈能使減少後訊號PSL之值降低。又，在輸入值為0之情形，由於所有脈衝強制固定於低位準並輸出，因此能使減少後訊號PSL之值為0。
此外，在上述減少輸出控制部14之輸出結果之說明中，為了方便說明，針對算出4個脈衝列之平均值之情形進行說明，但算出平均時之對象脈衝列並不限於4個。對象脈衝列愈多愈能提昇平均值之算出精度。與輸出精度對應之對象脈衝列數可藉由反覆模擬求出。
增加輸出控制部15，在比較結果訊號CS顯示「GT」之情形，輸入值與上限側之閾值LVG之差愈大，愈使相對該輸入值之來自增加輸出控制部15之輸出值逐漸增加。此情形，增加輸出控制部15，依據輸入值與上限側之閾值LVG之差使輸出值逐漸增加，據以在輸入值為作為該輸入值可輸入之最大值時使輸出值成為與該最大值對應之值。
具體而言，增加輸出控制部15，在比較結果訊號CS顯示「GT」之情形，將從ΔΣ調變器12輸出之脈衝訊號PS區分成由輸入值之最大值與上限側之閾值LVG之差分數之脈衝構成之脈衝列，藉由使各脈衝列所含之脈衝之中、輸入值與上限側之閾值LVG之差分數之脈衝強制固定於高位準，使輸出值逐漸增加。
參照圖3進一步具體說明。圖3係用以說明在上限側之閾值LVG為「0x FFF7」、與數位輸入訊號IS對應之輸入值為「0x FFFD」之情形，從增加輸出控制部15輸出之增加後訊號PSG之內容的圖。圖3所示之脈衝訊號PS係從ΔΣ調變器12輸出、輸入至增加輸出控制部15之訊號。計數值CV係從計數器13輸出、輸入至增加輸出控制部15之值。計數器13根據輸入值之最大值「0x FFFF」與閾值LV所含之上限側之閾值LVG「0x FFF7」，反覆0～7之8次增加計數，將計數值CV輸出至增加輸出控制部15。脈衝訊號PS被0～7之計數值CV區分成由8個脈衝構成之脈衝列。例如，圖3所示之脈衝訊號PS係區分成4個脈衝列。
增加輸出控制部15，將各脈衝列之中、以0及1之計數值區別之2個脈衝分別直接輸出為增加後訊號PSG。直接輸出之脈衝數係設定成與輸入值之最大值與輸入值之差分同數。此處，由於輸入值之最大值為「0x FFFF」、輸入值為「0x FFFD」，因此直接輸出之脈衝數係設定成2個。
接著，增加輸出控制部15，將各脈衝列之中、成為其餘脈衝之以2～7之計數值區別之6個脈衝分別強制固定於高位準，輸出為增加後訊號PSG。強制固定於高位準之脈衝數係設定成與輸入值與上限側之閾值LVG之差分同數。此處，由於輸入值為「0x FFFD」、上限側之閾值LVG為「0x FFF7」，因此強制固定於高位準之脈衝數係設定成6個。
使用圖3所示之4個脈衝列具體說明增加輸出控制部15之輸出結果。脈衝訊號PS之值，將4個脈衝列之值加以平均後，如下述(3)所示，成為「11/16」，相對於此，增加後訊號PSG之值，將4個脈衝列之值加以平均後，如下述(4)所示，成為「15/16」。「15/16」相當於脈衝訊號PS之值即「11/16」乘上「15/11」倍之值。亦即，此情形之增加後訊號PSG之值增加至將脈衝直接輸出之輸出脈衝訊號PS之值之「15/11」之值。
{(5/8)+(6/8)+(5/8)+(6/8)}/4=11/16…(3)
{(7/8)+(8/8)+(7/8)+(8/8)}/4=15/16…(4)
如上述，在輸入值大於上限側之閾值LVG之情形，將脈衝列所含之脈衝之中、與輸入值與上限側之閾值LVG之差分同數之脈衝強制固定於高位準並輸出，藉此，輸入值與上限側之閾值LVG之差愈大愈能使增加後訊號PSG之值增加。又，在輸入值為最大值之情形，由於所有脈衝強制固定於高位準並輸出，因此能使增加後訊號PSG之值為最大值。
選擇器16根據比較結果訊號CS選擇輸出至類比濾波器17之輸出脈衝訊號OS。具體而言，選擇器16，在比較結果訊號CS顯示「GT」之情形，作為輸出脈衝訊號OS將增加後訊號PSG輸出至類比濾波器17。選擇器16，在比較結果訊號CS顯示「LT」之情形，作為輸出脈衝訊號OS將減少後訊號PSL輸出至類比濾波器17。選擇器16，在比較結果訊號CS顯示「ORG」之情形，作為輸出脈衝訊號OS將從ΔΣ調變器12輸出之脈衝訊號PS直接輸出至類比濾波器17。
類比濾波器17，將輸出脈衝訊號OS之高頻成分除去(平滑化)並輸出類比訊號AS。作為類比濾波器17，例如可使用具有電阻及電容器之低通濾波器與具備緩衝放大器之濾波器電路。
此處，類比濾波器17構成為將輸出脈衝訊號OS直接以低通濾波器平滑化亦可，但如圖4所示，構成為以輸出脈衝訊號OS進行輸出任意設定不同之電壓之電源VA1及電源VA2之切換，以低通濾波器使選擇之電源電壓平滑化亦可。藉由上述構成，例如，在電源VA1之電壓設定成2.5[V]、電源VA2之電壓設定成0.0[V]之情形，0[V]～2.5[V]之電壓係輸出為D/A轉換之結果之類比訊號AS之輸出範圍。
如圖5所示，根據本實施形態之ΔΣ型D/A轉換器1，在輸入值小於下限側之閾值LVL之情形，輸入值愈小能使輸出值愈小於原本之輸出值，輸入值為最小值「0x 0000」時，作為輸出值可輸出最小值「0[V]」。又，在輸入值大於上限側之閾值LVG之情形，輸入值愈大能使輸出值愈大於原本之輸出值，輸入值為最大值「0x FFFF」時，作為輸出值可輸出最大值「2.5[V]」。
藉此，通過圖4所示之類比濾波器17可輸出要求輸出範圍即0[V]～2.5[V]之電壓，因此可滿足要求輸出範圍。此外，輸出值之最小值並不限於0[V]。例如，在圖4所示之電源VA1之電壓設定成2.5[V]、電源VA2之電壓設定成1.0[V]之情形，輸出範圍成為1.0[V]～2.5[V]，此情形，輸出值之最小值成為1.0[V]。
又，能將可藉由減少輸出控制部14及增加輸出控制部15輸出之輸出值(例如，圖6所示之下限側不可輸出範圍(0[V]～0.1[V])或上限側不可輸出範圍(2.4[V]～2.5[V]))利用在用以階段性通知機器內部之異常狀態之訊號值、或用以通知各種設定條件之操作錯誤之訊號值等。
此外，上述實施形態中，雖具備減少輸出控制部14及增加輸出控制部15兩者之輸出控制部，但具備任一方亦可。
又，上述實施形態中，雖說明下限側之閾值LVL與最小值即0之差、與最大值與上限側之閾值LVG之差相等之情形，但各自之差並不限於相等。然而，藉由使下限側之閾值LVL與最小值即0之差、與最大值與上限側之閾值LVG之差相等，能使減少輸出控制部14之脈衝列之脈衝數與增加輸出控制部15之脈衝列之脈衝數成為同數，因此能使輸出控制手段所含之要素共通化。
又，上述實施形態中之減少輸出控制部14及增加輸出控制部15，雖從脈衝列之最前方脈衝依序選擇處理，但並不限於從脈衝列之最前方脈衝依序選擇。若能從脈衝列所含之脈衝之中選擇直接設定為輸出脈衝數之數之脈衝、選擇設定為強制固定於低位準或高位準之脈衝數之數之脈衝，則使用何種方法選擇亦可。例如，從脈衝列之中隨機選擇亦可。又，使用例如雙態觸變計數器從與前次最後選擇之脈衝對應之計數值之下一個計數值所對應之脈衝依序選擇亦可。藉由使選擇脈衝之位置變動，能使因選擇脈衝之位置產生之平均值之雜訊整形，因此可進一步提昇精度。
又，上述實施形態中，雖說明以正負之2進位數表現數位輸入訊號之值之情形，但以2補數表現數位輸入訊號之值亦可。藉由使用2補數，能使電腦之計算變容易。例如，將以上述16位元之2進位數表現之「0x 0000」～「0x FFFF」之數位輸入訊號之值以16位元之2補數表現時，數位訊號之值成為「0x 8000」～「0x 7FFF」之值。該等之值之中，「0x 8000」～「0x FFFF」表現負數，負之最大值為「0x 8000」。
又，上述實施形態中之ΔΣ調變器12，為了輸出疏密脈衝訊號，脈衝係以一定比例隨機輸出。然而，在輸入訊號維持固定之情形，輸出之比例會產生週期性。因此，為了提高來自ΔΣ調變器12之輸出之隨機性，在對ΔΣ調變器12之輸入訊號附加激振訊號亦可。藉由在輸入訊號或ΔΣ調變器12之內部反饋電路之環內附加激振訊號，可進一步提昇高位準脈衝之出現位置或脈衝數之隨機性。藉此，可排除因週期性雜訊產生之輸出值之偏差，可進一步提昇輸出精度。此外，附加激振訊號以減少雜訊之方法為公知技術，例如揭示於日本特開平5-284033號公報。
1‧‧‧△Σ型D/A轉換器
11‧‧‧輸入比較器
12‧‧‧△Σ調變器
13‧‧‧計數器
14‧‧‧減少輸出控制部
15‧‧‧增加輸出控制部
16‧‧‧選擇器
17‧‧‧類比濾波器
圖1係以示意方式例示實施形態之ΔΣ型D/A轉換器之構成的圖。
圖2係用以說明從圖1所示之減少輸出控制部輸出之減少後訊號之內容的圖。
圖3係用以說明從圖1所示之增加輸出控制部輸出之增加後訊號之內容的圖。
圖4係例示圖1所示之類比濾波器之電路構成的圖。
圖5係顯示圖1所示之ΔΣ型D/A轉換器之輸入值與輸出值之關係的圖。
圖6係顯示習知ΔΣ型D/A轉換器之輸入值與輸出值之關係的圖。
1．．．ΔΣ型D/A轉換器
11．．．輸入比較器
12．．．ΔΣ調變器
13．．．計數器
14．．．減少輸出控制部
15．．．增加輸出控制部
16．．．選擇器
17．．．類比濾波器

Claims (8)

  1. 一種調變器，具備：△Σ調變器，將數位輸入訊號轉換成脈衝訊號；比較器，比較與該數位輸入訊號對應之輸入值與預先設定之閾值；以及輸出控制手段，在該比較器之比較結果顯示該輸入值小於該閾值之情形，該輸入值與該閾值之差愈大愈使相對該輸入值之輸出值降低；該輸出控制手段，將從該△Σ調變器輸出之該脈衝訊號區分成由該閾值與既定最小值之差分數之脈衝構成之脈衝列，藉由使各該脈衝列所含之脈衝之中、該輸入值與該閾值之差分數之脈衝之值強制成為低位準，使相對該輸入值之輸出值降低。
  2. 如申請專利範圍第1項之調變器，其中，該輸出控制手段，在該輸入值係作為該輸入值可輸入之最小值時，使相對該輸入值之輸出值成為與該最小值對應之值。
  3. 一種△Σ型D/A轉換器，具備：申請專利範圍第1或2項之調變器；以及類比濾波器，使該調變器之輸出訊號平滑化。
  4. 一種調變器，具備：△Σ調變器，將數位輸入訊號轉換成脈衝訊號；比較器，比較與該數位輸入訊號對應之輸入值與預先設定之閾值；以及輸出控制手段，在該比較器之比較結果顯示該輸入值 大於該閾值之情形，該輸入值與該閾值之差愈大愈使相對該輸入值之輸出值增加；該輸出控制手段，將從該△Σ調變器輸出之該脈衝訊號區分成由既定最大值與該閾值之差分數之脈衝構成之脈衝列，藉由使各該脈衝列所含之脈衝之中、該輸入值與該閾值之差分數之脈衝之值強制成為高位準，使相對該輸入值之輸出值增加。
  5. 如申請專利範圍第4項之調變器，其中，該輸出控制手段，在該輸入值係作為該輸入值可輸入之最大值時，使相對該輸入值之輸出值成為與該最大值對應之值。
  6. 一種△Σ型D/A轉換器，具備：申請專利範圍第4或5項之調變器；以及類比濾波器，使該調變器之輸出訊號平滑化。
  7. 一種調變器，具備：△Σ調變器，將數位輸入訊號轉換成脈衝訊號；第1比較器，比較與該數位輸入訊號對應之輸入值與預先設定之第1閾值；第2比較器，比較與該數位輸入訊號對應之輸入值與預先設定之第2閾值；第1輸出控制手段，在該第1比較器之比較結果顯示該輸入值小於該第1閾值之情形，該輸入值與該第1閾值之差愈大愈使相對該輸入值之輸出值降低；以及第2輸出控制手段，在該第2比較器之比較結果顯示該輸入值大於該第2閾值之情形，該輸入值與該第2閾值 之差愈大愈使相對該輸入值之輸出值增加；該第1閾值與作為該輸入值可輸入之最小值之差、與作為該輸入值可輸入之最大值與該第2閾值之差相等。
  8. 一種△Σ型D/A轉換器，具備：申請專利範圍第7項之調變器；以及類比濾波器，使該調變器之輸出訊號平滑化。
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