KR101338531B1 - 변조기 및 δς형 ｄ／ａ 변환기 - Google Patents

변조기 및 δς형 ｄ／ａ 변환기 Download PDF

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Abstract

정밀하고 간이하게 요구 출력 범위를 충족시킨다. 디지털 입력 신호를 펄스 신호로 변환하는 ΔΣ 변조기(12)와, 디지털 입력 신호에 대응하는 입력값과 미리 설정된 임계값을 비교하는 입력 비교기(11)와, 입력 비교기(11)에 의한 비교 결과가, 입력값이 임계값보다 작다라고 나타내는 경우에, 입력값과 임계값 간의 차가 클수록 입력값에 대한 출력값을 저하시키고, 입력값이 0일 때에는 출력값을 0으로 하는 시닝아웃 출력 제어부(14)를 구비한다.

Description

변조기 및 ΔΣ형 Ｄ／Ａ 변환기{MODULATOR AND ΔΣ-TYPE D/A CONVERTER}
본 발명은 변조기 및 ΔΣ형 D/A 변환기에 관한 것이다.
D/A 변환기로서, 예컨대 PWM 변조기를 갖는 PWM형 D/A 변환기나, ΔΣ 변조기를 갖는 ΔΣ형 D/A 변환기가 사용되고 있다. PWM 변조기에는 고정밀화를 도모하면 소비 전력이 증가하고, 저소비 전력화를 도모하면 정밀도가 저하한다는 문제가 있다. 이에 반해, ΔΣ 변조기는 오버샘플링이나 노이즈 쉐이핑에 의해, PWM 변조기보다 낮은 클록 주파수로 높은 선형성을 실현할 수 있다. 즉, ΔΣ형 D/A 변환기에는, PWM형 D/A 변환기에 비해 소비 전력을 저감하고 정밀도를 향상시킬 수 있다는 메리트가 있다. 하기 특허문헌 1에는 다(多)비트의 입력 신호를 펄스열의 출력 신호로 변환하는 ΔΣ형 D/A 변환기가 개시되어 있다.
일본 특허 출원 공개 2008-35038호 공보
일반적으로 ΔΣ 변조기의 출력은 로우(Low)/하이(High) 레벨을 나타내는 펄스의 조밀(粗密) 신호가 된다. 조밀 신호는 ΔΣ 변조기의 내부 피드백 회로에 의해 로우/하이 레벨이 결정되기 때문에, PWM 파형과는 다르게 주기성이 없다. ΔΣ 변조기의 출력이 로우 레벨 또는 하이 레벨 중 어느 하나로 고정되어 있는 상태는 내부 피드백 회로가 포화되어 있는 상태이다. 즉, 이 상태는 정상적인 안정 동작을 유지할 수 없는 이상(異常) 상태가 된다. 이에 반해 통상의 ΔΣ 변조기에서는 출력을 로우 레벨 또는 하이 레벨 중 어느 하나로 고정할 수 없다. 예컨대, 입력 신호의 값이 0이어도 ΔΣ 변조기의 내부가 정상적으로 동작하는 경우에는 시스템의 안정성을 유지하기 위해 일정한 비율로 하이 레벨의 펄스가 출력되어 버리기 때문에 ΔΣ 변조기의 출력값은 완전히는 0이 되지 않는다. 마찬가지로, 입력 신호의 값이 최대값이어도 일정한 비율로 로우 레벨의 펄스가 출력되어 버리기 때문에, ΔΣ 변조기의 출력값은 최대값은 되지 않는다. 그 결과, ΔΣ 변조기의 출력을 필터 회로로 평균화하여 아날로그 신호를 출력하는 ΔΣ형 D/A 변환기는, 예컨대 도 6에 도시하는 바와 같이 출력 전압의 범위가 0[V]∼2.5[V]로 설정되어 있는 경우에는 출력 전압의 하한 부근이 되는 0[V]∼0.1[V]의 전압(하한측 출력 불가 범위)이나 출력 전압의 상한 부근이 되는 2.4[V]∼2.5[V]의 전압(상한측 출력 불가 범위)을 출력할 수 없게 된다.
산업용 계측 기기 중에는, 예컨대 0[V]∼1[V]나 0[V]∼5[V]와 같이 0[V]부터의 출력을 요구하는 것이 있다. 이러한 계측 기기에 있어서, 전술한 ΔΣ형 D/A 변환기를 채용하는 경우에는 0[V]부터의 출력을 실현하기 위해, 예컨대 게인 조절 회로나 전압원 등을 포함하는 보정 회로를 별도로 설치할 필요가 있다. 이 보정 회로의 정밀도가 낮은 경우에는, ΔΣ형 D/A 변환기의 정밀도가 저하되어 버린다. 한편, 보정 회로의 정밀도를 ΔΣ 변조기에 상응하는 레벨까지 끌어올리면 구성이 복잡해져 비용이 증가해 버린다.
따라서, 본 발명은 전술한 종래 기술에 따른 문제점을 해소하기 위해 이루어진 것으로서, 정밀도를 저하시키지 않고 간이하게, 요구하는 출력 범위를 충족시킬 수 있는 변조기 및 ΔΣ형 D/A 변환기를 제공하는 것을 목적으로 한다.
본 발명에 따른 변조기는, 디지털 입력 신호를 펄스 신호로 변환하는 ΔΣ 변조기와, 상기 디지털 입력 신호에 대응하는 입력값과 미리 설정된 임계값을 비교하는 비교기와, 상기 비교기에 의한 비교 결과가, 상기 입력값이 상기 임계값보다 작다라고 나타내는 경우에, 상기 입력값과 상기 임계값 간의 차가 클수록 상기 입력값에 대한 출력값을 저하시키는 출력 제어 수단을 구비한다.
이러한 구성을 채용함으로써, 입력값이 임계값보다 작은 경우에는 입력값이 작아질수록 출력값을 본래의 출력값보다 작게 할 수 있다.
상기 출력 제어 수단은, 상기 ΔΣ 변조기로부터 출력되는 상기 펄스 신호를 상기 임계값과 정해진 최소값 간의 차분 수의 펄스를 포함하는 펄스열로 구분하고, 각각의 상기 펄스열에 포함되는 펄스 중, 상기 입력값과 상기 임계값 간의 차분 수의 펄스의 값을 강제적으로 로우(Low)로 함으로써, 상기 입력값에 대한 출력값을 저하시킬 수 있다.
상기 출력 제어 수단은 상기 입력값이 그 입력값으로서 입력 가능한 최소값일 때에는, 상기 입력값에 대한 출력값을 상기 최소값에 대응하는 값으로 할 수 있다. 이에 따라, 입력값이 최소값일 때에는, 출력값으로서 그 최소값에 대응하는 값을 출력시키는 것이 가능해진다.
본 발명에 따른 변조기는, 디지털 입력 신호를 펄스 신호로 변환하는 ΔΣ 변조기와, 상기 디지털 입력 신호에 대응하는 입력값과 미리 설정된 임계값을 비교하는 비교기와, 상기 비교기에 의한 비교 결과가, 상기 입력값이 상기 임계값보다 크다라고 나타내는 경우에, 상기 입력값과 상기 임계값 간의 차가 클수록 상기 입력값에 대한 출력값을 증가시키는 출력 제어 수단을 구비한다.
이러한 구성을 채용함으로써, 입력값이 임계값보다 큰 경우에는 입력값이 커질수록 출력값을 본래의 출력값보다 크게 할 수 있다.
상기 출력 제어 수단은 상기 ΔΣ 변조기로부터 출력되는 상기 펄스 신호를, 정해진 최대값과 상기 임계값 간의 차분 수의 펄스를 포함하는 펄스열로 구분하고, 각각의 상기 펄스열에 포함되는 펄스 중, 상기 입력값과 상기 임계값 간의 차분 수의 펄스의 값을 강제적으로 하이(High)로 함으로써, 상기 입력값에 대한 출력값을 증가시킬 수 있다.
상기 출력 제어 수단은 상기 입력값이 그 입력값으로서 입력 가능한 최대값일 때에는 상기 입력값에 대한 출력값을 상기 최대값에 대응하는 값으로 할 수 있다. 이에 따라, 입력값이 최대값일 때에는, 출력값으로서 그 최대값에 대응하는 값을 출력시키는 것이 가능해진다.
본 발명에 따른 변조기는, 디지털 입력 신호를 펄스 신호로 변환하는 ΔΣ 변조기와, 상기 디지털 입력 신호에 대응하는 입력값과 미리 설정된 제1 임계값을 비교하는 제1 비교기와, 상기 디지털 입력 신호에 대응하는 입력값과 미리 설정된 제2 임계값을 비교하는 제2 비교기와, 상기 제1 비교기에 의한 비교 결과가, 상기 입력값이 상기 제1 임계값보다 작다라고 나타내는 경우에, 상기 입력값과 상기 제1 임계값 간의 차가 클수록 상기 입력값에 대한 출력값을 저하시키는 제1 출력 제어 수단과, 상기 제2 비교기에 의한 비교 결과가, 상기 입력값이 상기 제2 임계값보다 크다라고 나타내는 경우에, 상기 입력값과 상기 제2 임계값 간의 차가 클수록 상기 입력값에 대한 출력값을 증가시키는 제2 출력 제어 수단을 구비한다.
이러한 구성을 채용함으로써, 입력값이 제1 임계값보다 작은 경우에는, 입력값이 작아질수록 출력값을 본래의 출력값보다 작게 할 수 있다. 또한, 입력값이 제2 임계값보다 큰 경우에는, 입력값이 커질수록 출력값을 본래의 출력값보다 크게 할 수 있다.
본 발명에 따른 ΔΣ형 D/A 변환기는 상기 변조기와, 상기 변조기의 출력 신호를 평활화하는 아날로그 필터를 구비한다.
본 발명에 따르면, 고정밀하고 간이하게 요구 출력 범위를 충족시킬 수 있는 변조기 및 ΔΣ형 D/A 변환기를 제공할 수 있다.
도 1은 실시형태에 있어서 ΔΣ형 D/A 변환기의 구성을 모식적으로 예시하는 도면이다.
도 2는 도 1에 도시한 시닝아웃 출력 제어부로부터 출력되는 시닝아웃후 신호의 내용을 설명하기 위한 도면이다.
도 3은 도 1에 도시한 패딩 출력 제어부로부터 출력되는 패딩후 신호의 내용을 설명하기 위한 도면이다.
도 4는 도 1에 도시한 아날로그 필터의 회로 구성을 예시하는 도면이다.
도 5는 도 1에 도시한 ΔΣ형 D/A 변환기에 있어서 입력값과 출력값 간의 관계를 나타낸 도면이다.
도 6은 종래의 ΔΣ형 D/A 변환기에 있어서 입력값과 출력값 간의 관계를 나타낸 도면이다.
이하, 도면을 참조하여 본 발명의 실시형태를 설명한다. 단, 이하에 설명하는 실시형태는 어디까지나 예시로서, 이하에 명시하지 않는 다양한 변형이나 기술의 적용을 배제하는 것이 아니다. 즉, 본 발명은 그 취지를 벗어나지 않는 범위에서 다양하게 변형하여 실시할 수 있다.
먼저, 도 1을 참조하여, 실시형태의 변조기를 포함하는 ΔΣ형 D/A 변환기의 구성에 대해 설명한다. 도 1은 실시형태에 있어서 ΔΣ형 D/A 변환기(1)의 구성을 모식적으로 예시한 도면이다.
이 도면에 도시하는 바와 같이, ΔΣ형 D/A 변환기(1)는 입력 비교기(11)와, ΔΣ 변조기(12)와, 카운터(13)와, 시닝아웃(thinning-out) 출력 제어부(14)와, 패딩(padding) 출력 제어부(15)와, 선택기(16)와, 아날로그 필터(17)를 갖는다. 카운터(13), 시닝아웃 출력 제어부(14), 패딩 출력 제어부(15) 및 선택기(16)가 출력 제어 수단을 구성한다. 또한, 입력 비교기(11), ΔΣ 변조기(12), 카운터(13), 시닝아웃 출력 제어부(14), 패딩 출력 제어부(15) 및 선택기(16)가 변조기를 구성한다.
입력 비교기(11)는 다비트의 디지털 입력 신호(IS)에 대응하는 입력값과 미리 설정된 임계값(LV)을 비교한다. 본 실시형태에서는 다비트의 일례로서 16 비트를 이용하여 설명한다. 또한, 임계값(LV)에는 상한측의 임계값(LVG)과 하한측의 임계값(LVL)이 포함된다.
입력 비교기(11)는 입력값이 하한측의 임계값(LVL)보다 작은 경우에는 비교 결과 신호(CS)로서 "LT"를 출력한다. 입력 비교기(11)는 입력값이 상한측의 임계값(LVG)보다 큰 경우에는 비교 결과 신호(CS)로서 "GT"를 출력한다. 입력 비교기(11)는 입력값이 하한측의 임계값(LVL) 이상 상한측의 임계값(LVG) 이하인 경우에는 비교 결과 신호(CS)로서 "ORG"를 출력한다.
입력 비교기(11)는, 비교 결과 신호(CS)로서 "ORG"를 출력하는 동안에는 ΔΣ 변조기(12)에 대해 디지털 입력 신호(IS)를 그대로 SIS 신호로서 출력한다. 입력 비교기(11)는, 비교 결과 신호(CS)로서 "LT"를 출력하는 동안에는 디지털 입력 신호(IS)의 입력값을 하한측의 임계값(LVL)에 고정하여 SIS 신호로서 ΔΣ 변조기(12)에 출력한다. 입력 비교기(11)는, 비교 결과 신호(CS)로서 "GT"를 출력하는 동안에는 디지털 입력 신호(IS)의 입력값을 상한측의 임계값(LVG)에 고정하여 SIS 신호로서 ΔΣ 변조기(12)에 출력한다.
ΔΣ 변조기(12)는 디지털 입력 신호(IS)의 크기에 따라 결정되는 디지털 입력 신호(SIS)를 펄스 신호(PS)로 변환한다. 펄스 신호(PS)는 디지털 입력 신호(IS)에 따른 펄스의 조밀 신호가 된다. 본 실시형태에서는 펄스 신호(PS)의 일례로서 2치(로우/하이)의 펄스를 나타내는 신호를 이용하여 설명한다. 덧붙여, 펄스 신호(PS)의 레벨은 2치인 것에 특별히 한정되지 않으며, 다치일 수도 있다.
카운터(13)는 카운트값(CV)을 0부터 하한측의 임계값(LVL) 또는 입력값으로서 입력 가능한 최대값과 상한측의 임계값(LVG) 간의 차까지 1씩 카운트업한다. 카운터(13)는 카운트값(CV)이 하한측의 임계값(LVL) 또는 상기 차에 도달하면, 0으로 돌아가 다시 하한측의 임계값(LVL) 또는 상기 차까지 카운트업하는 것을 반복한다. 덧붙여, 카운트값(CV)은 0부터 카운트업을 개시하는 것에는 한정되지 않는다. 예컨대, 입력값으로서 입력 가능한 최소값이 0 이외인 경우에는 이 최소값부터 카운트업을 개시하는 것으로 할 수도 있다.
시닝아웃 출력 제어부(14)는 비교 결과 신호(CS)가 "LT"를 나타내는 경우에 입력값과 하한측의 임계값(LVL) 간의 차가 클수록 이 입력값에 대한 시닝아웃 출력 제어부(14)로부터의 출력값을 서서히 저하시킨다. 이 경우, 시닝아웃 출력 제어부(14)는 입력값이 그 입력값으로서 입력 가능한 최소값(이하에서는, 최소값이 0인 경우에 대해 설명한다)일 때에는 출력값이 그 최소값에 대응하는 값(이하에서는, 이 값이 0인 경우에 대해 설명한다)이 되도록 입력값과 하한측의 임계값(LVL) 간의 차에 따라 출력값을 서서히 저하시킨다.
구체적으로, 시닝아웃 출력 제어부(14)는 비교 결과 신호(CS)가 "LT"를 나타내는 경우에 ΔΣ 변조기(12)로부터 출력되는 펄스 신호(PS)를 하한측의 임계값(LVL) 수의 펄스를 포함하는 펄스열로 구분하고, 각각의 펄스열에 포함되는 펄스 중, 입력값과 하한측의 임계값(LVL) 간의 차분 수의 펄스를 강제적으로 로우에 고정함으로써 출력값을 서서히 저하시킨다.
도 2를 참조하여, 더 구체적으로 설명한다. 도 2는 하한측의 임계값(LVL)이 "0X0008"이고, 디지털 입력 신호(IS)에 대응하는 입력값이 "0X0005"인 경우에 시닝아웃 출력 제어부(14)로부터 출력되는 시닝아웃후 신호(PSL)의 내용을 설명하기 위한 도면이다. 도 2에 도시하는 펄스 신호(PS)는 ΔΣ 변조기(12)로부터 출력되어 시닝아웃 출력 제어부(14)에 입력되는 신호이다. 카운트값(CV)은 카운터(13)로부터 출력되어 시닝아웃 출력 제어부(14)에 입력되는 값이다. 카운터(13)는 임계값(LV)에 포함되는 하한측의 임계값(LVL)"0X0008"에 기초하여 0∼7까지의 8 카운트의 카운트업을 반복함으로써, 카운트값(CV)을 시닝아웃 출력 제어부(14)에 대해 출력한다. 펄스 신호(PS)는 0∼7까지의 카운트값(CV)에 의해 8개의 펄스를 포함하는 펄스열로 구분된다. 예컨대, 도 2에 도시하는 펄스 신호(PS)는 4개의 펄스열로 구분되어 있다.
시닝아웃 출력 제어부(14)는 각 펄스열 중, 0부터 4까지의 카운트값으로 구별되는 5개의 펄스를 각각 그대로 시닝아웃후 신호(PSL)로서 출력한다. 그대로 출력하는 펄스 수는 입력값과 동일한 수로 설정한다. 여기서는, 입력값이 "0X0005"이기 때문에 그대로 출력하는 펄스 수는 5개로 설정된다.
계속해서, 시닝아웃 출력 제어부(14)는 각 펄스열 중 나머지 펄스가 되는 5∼7까지의 카운트값으로 구별되는 3개의 펄스를 각각 강제로 로우에 고정하고, 시닝아웃후 신호(PSL)로서 출력한다. 강제적으로 로우에 고정하는 펄스 수는 하한측의 임계값(LVL)과 입력값 간의 차분과 동일한 수로 설정한다. 여기서는, 하한측의 임계값(LVL)이 "0X0008"이고, 입력값이 "0X0005"이기 때문에 강제적으로 로우에 고정하는 펄스 수는 3개로 설정된다.
도 2에 도시한 4개의 펄스열을 이용하여 시닝아웃 출력 제어부(14)에 의한 출력 결과에 대해 구체적으로 설명한다. 펄스 신호(PS)의 값은, 4개의 펄스열의 값을 평균하면 하기 (1)에 나타낸 바와 같이 "1/4"이 되는 데 반해, 시닝아웃후 신호(PSL)의 값은 4개의 펄스열의 값을 평균하면 하기 (2)에 나타낸 바와 같이 "5/32"가 된다. "5/32"는 펄스 신호(PS)의 값인 "1/4"을 "5/8"배한 값에 상당한다. 즉, 이 경우의 시닝아웃후 신호(PSL)의 값은 펄스를 그대로 출력한 출력 펄스 신호(PS)의 값의 "5/8"의 값으로 저하하게 된다.
{(3/8)+(3/8)+(2/8)+(2/8)}/4=1/4…(1)
{(2/8)+(1/8)+(1/8)+(1/8)}/4=5/32…(2)
이와 같이, 입력값이 하한측의 임계값(LVL)보다 작은 경우에 펄스열에 포함되는 펄스 중 하한측의 임계값(LVL)과 입력값 간의 차분과 동일한 수의 펄스를 강제로 로우에 고정하여 출력함으로써, 하한측의 임계값(LVL)과 입력값 간의 차가 클수록 시닝아웃후 신호(PSL)의 값을 저하시킬 수 있다. 또한, 입력값이 0인 경우에는, 모든 펄스가 강제적으로 로우에 고정되어 출력되기 때문에, 시닝아웃후 신호(PSL)의 값을 0으로 할 수 있다.
덧붙여, 상기 시닝아웃 출력 제어부(14)에 의한 출력 결과의 설명에서는 설명의 편의를 위해 4개의 펄스열의 평균값을 산출한 경우에 대해 설명하고 있으나, 평균을 산출할 때의 대상 펄스열은 4개인 것에만 한정되지 않는다. 대상 펄스열이 많을수록 평균값의 산출 정밀도를 향상시킬 수 있다. 출력 정밀도에 따른 대상 펄스열 수는 시뮬레이션을 반복함으로써 구할 수 있다.
패딩 출력 제어부(15)는 비교 결과 신호(CS)가 "GT"를 나타내는 경우에, 입력값과 상한측의 임계값(LVG) 간의 차가 클수록 이 입력값에 대한 패딩 출력 제어부(15)로부터의 출력값을 서서히 증가시킨다. 이 경우, 패딩 출력 제어부(15)는 입력값이 그 입력값으로서 입력 가능한 최대값일 때에는 출력값이 그 최대값에 대응하는 값이 되도록 입력값과 상한측의 임계값(LVG) 간의 차에 따라 출력값을 서서히 증가시킨다.
구체적으로, 패딩 출력 제어부(15)는 비교 결과 신호(CS)가 "GT"를 나타내는 경우에, ΔΣ 변조기(12)로부터 출력되는 펄스 신호(PS)를 입력값의 최대값과 상한측의 임계값(LVG) 간의 차분 수의 펄스를 포함하는 펄스열로 구분하고, 각각의 펄스열에 포함되는 펄스 중, 입력값과 상한측의 임계값(LVG) 간의 차분 수의 펄스를 강제적으로 하이에 고정함으로써 출력값을 서서히 증가시킨다.
도 3을 참조하여 더 구체적으로 설명한다. 도 3은 상한측의 임계값(LVG)이 "0XFFF7"이고, 디지털 입력 신호(IS)에 대응하는 입력값이 "0XFFFD"인 경우에 패딩 출력 제어부(15)로부터 출력되는 패딩후 신호(PSG)의 내용을 설명하기 위한 도면이다. 도 3에 도시하는 펄스 신호(PS)는 ΔΣ 변조기(12)로부터 출력되어 패딩 출력 제어부(15)에 입력되는 신호이다. 카운트값(CV)은 카운터(13)로부터 출력되어 패딩 출력 제어부(15)에 입력되는 값이다. 카운터(13)는 입력값의 최대값 "0XFFFF"와 임계값(LV)에 포함되는 상한측의 임계값(LVG)"0XFFF7"에 기초하여 0∼7까지의 8 카운트의 카운트업을 반복함으로써, 카운트값(CV)을 패딩 출력 제어부(15)에 대해 출력한다. 펄스 신호(PS)는 0∼7까지의 카운트값(CV)에 의해 8개의 펄스를 포함하는 펄스열로 구분된다. 예컨대, 도 3에 도시하는 펄스 신호(PS)는 4개의 펄스열로 구분되어 있다.
패딩 출력 제어부(15)는 각 펄스열 중 0 및 1의 카운트값으로 구별되는 2개의 펄스를 각각 그대로 패딩후 신호(PSG)로서 출력한다. 그대로 출력하는 펄스 수는 입력값의 최대값과 입력치 간의 차분과 동일한 수로 설정한다. 여기서는, 입력값의 최대값이 "0XFFFF"이고, 입력값이 "0XFFFD"이기 때문에 그대로 출력하는 펄스 수는 2개로 설정된다.
계속해서, 패딩 출력 제어부(15)는 각 펄스열 중, 나머지 펄스가 되는 2∼7까지의 카운트값으로 구별되는 6개의 펄스를 각각 강제적으로 하이에 고정하고, 패딩후 신호(PSG)로서 출력한다. 강제적으로 하이에 고정하는 펄스 수는 입력값과 상한측의 임계값(LVG) 간의 차분과 동일한 수로 설정한다. 여기서는, 입력값이 "0XFFFD"이고, 상한측의 임계값(LVG)이 "0XFFF7"이기 때문에, 강제적으로 하이에 고정하는 펄스 수는 6개로 설정된다.
도 3에 도시하는 4개의 펄스열을 이용하여, 패딩 출력 제어부(15)에 의한 출력결과에 대해 구체적으로 설명한다. 펄스 신호(PS)의 값은 4개의 펄스열의 값을 평균하면 하기 (3)에 나타낸 바와 같이 "11/16"이 되는 데 반해, 패딩후 신호(PSG)의 값은, 4개의 펄스열의 값을 평균하면 하기 (4)에 나타낸 바와 같이 "15/16"가 된다. "15/16"는 펄스 신호(PS)의 값인 "11/16"을 "15/11"배한 값에 상당한다. 즉, 이 경우의 패딩후 신호(PSG)의 값은 펄스를 그대로 출력한 출력 펄스 신호(PS)의 값의 "15/11"의 값으로 증가하게 된다.
{(5/8)+(6/8)+(5/8)+(6/8)}/4=11/16…(3)
{(7/8)+(8/8)+(7/8)+(8/8)}/4 =15/16…(4)
이와 같이, 입력값이 상한측의 임계값(LVG)보다 큰 경우에 펄스열에 포함되는 펄스 중, 입력값과 상한측의 임계값(LVG) 간의 차분과 동일한 수의 펄스를 강제적으로 하이에 고정하여 출력함으로써 입력값과 상한측의 임계값(LVG) 간의 차가 클수록 패딩후 신호(PSG)의 값을 증가시킬 수 있다. 또한, 입력값이 최대값인 경우에는 모든 펄스가 강제적으로 하이에 고정되어 출력되기 때문에 패딩후 신호(PSG)의 값을 최대값으로 할 수 있다.
선택기(16)는 비교 결과 신호(CS)에 기초하여, 아날로그 필터(17)에 대해 출력하는 출력 펄스 신호(OS)를 선택한다. 구체적으로, 선택기(16)는 비교 결과 신호(CS)가 "GT"를 나타내는 경우에, 출력 펄스 신호(OS)로서 패딩후 신호(PSG)를 아날로그 필터(17)에 출력한다. 선택기(16)는 비교 결과 신호(CS)가 "LT"를 나타내는 경우에, 출력 펄스 신호(OS)로서 시닝아웃후 신호(PSL)를 아날로그 필터(17)에 출력한다. 선택기(16)는 비교 결과 신호(CS)가 "ORG"를 나타내는 경우에, 출력 펄스 신호(OS)로서 ΔΣ 변조기(12)로부터 출력된 펄스 신호(PS)를 그대로 아날로그 필터(17)에 출력한다.
아날로그 필터(17)는 출력 펄스 신호(OS)의 고주파 성분을 제거(평활화)하여 아날로그 신호(AS)를 출력한다. 아날로그 필터(17)로서, 예컨대 저항 및 콘덴서를 갖는 저역 통과 필터와 버퍼 앰프를 구비하는 필터 회로를 사용할 수 있다.
여기서, 아날로그 필터(17)는 출력 펄스 신호(OS)를 그대로 저역 통과 필터로 평활화하는 구성으로 할 수도 있지만, 도 4에 도시하는 바와 같이 임의로 설정되어 상이한 전압을 출력하는 전원(VA1) 및 전원(VA2)의 전환을 출력 펄스 신호(OS)로 수행하고, 선택한 전원 전압을 저역 통과 필터로 평활화하는 구성으로 할 수도 있다. 이와 같이 구성함으로써, 예컨대 전원(VA1)의 전압을 2.5[V], 전원(VA2)의 전압을 0.0[V]로 설정한 경우에는, 0[V]∼2.5[V]의 전압이 D/A 변환의 결과가 되는 아날로그 신호(AS)의 출력 범위로서 출력된다.
도 5에 도시하는 바와 같이, 본 실시형태의 ΔΣ형 D/A 변환기(1)에 따르면, 입력값이 하한측의 임계값(LVL)보다 작은 경우에는 입력값이 작아질수록 출력값을 본래의 출력값보다 작게 할 수 있고, 입력값이 최소값 "0X0000"일 때에는 출력값으로서 최소값 "0[V]"를 출력시키는 것이 가능해진다. 또한, 입력값이 상한측의 임계값(LVG)보다 큰 경우에는, 입력값이 커질수록 출력값을 본래의 출력값보다 크게 할 수 있고, 입력값이 최대값 "0XFFFF"일 때에는 출력값으로서 최대값 "2.5[V]"를 출력시키는 것이 가능해진다.
이에 따라, 도 4에 도시하는 아날로그 필터(17)를 통과시킴으로써, 요구 출력 범위인 0[V]∼2.5[V]까지의 전압을 출력할 수 있기 때문에, 요구 출력 범위를 충족시킬 수 있다. 덧붙여, 출력값의 최소값은 0[V]로 한정될 필요는 없다. 예컨대, 도 4에 도시하는 전원(VA1)의 전압을 2.5[V], 전원(VA2)의 전압을 1.0[V]로 설정한 경우에는 출력 범위가 1.0[V]∼2.5[V]가 되고, 이 경우에는 출력값의 최소값이 1.0[V]가 된다.
또한, 시닝아웃 출력 제어부(14) 및 패딩 출력 제어부(15)에 의해 출력 가능해진 출력값[예컨대, 도 6에 도시한 하한측 출력 불가 범위(0[V]∼0.1[V])나 상한측 출력 불가 범위(2.4[V]∼2.5[V])]를 기기 내부의 이상 상태를 단계적으로 통지하기 위한 신호값이나 각종 설정 조건의 조작 실수를 통지하기 위한 신호값 등에 이용하는 것이 가능해진다.
덧붙여, 전술한 실시형태에서는 시닝아웃 출력 제어부(14) 및 패딩 출력 제어부(15) 쌍방의 출력 제어부를 구비하고 있지만, 어느 하나를 구비하는 것으로 할 수도 있다.
또한, 전술한 실시형태에서는 하한측의 임계값(LVL)과 최소값인 0과의 차와, 최대값과 상한측의 임계값(LVG) 간의 차가 같은 경우에 대해 설명하고 있지만, 각각의 차가 같은 것에만 한정되지 않는다. 단, 하한측의 임계값(LVL)과 최소값인 0과의 차와, 최대값과 상한측의 임계값(LVG) 간의 차를 같게 함으로써, 시닝아웃 출력 제어부(14)에 있어서 펄스열의 펄스 수와 패딩 출력 제어부(15)에 있어서 펄스열의 펄스 수를 동일한 수로 할 수 있기 때문에 출력 제어 수단에 포함되는 요소를 공통화하는 것이 가능해진다.
또한, 전술한 실시형태에 있어서 시닝아웃 출력 제어부(14) 및 패딩 출력 제어부(15)는 펄스열의 선두 펄스부터 순서대로 선택하여 처리하지만, 펄스열의 선두 펄스부터 순서대로 선택하는 것에만 한정되지 않는다. 펄스열에 포함되는 펄스 중에서, 그대로 출력하는 펄스 수로서 설정된 수의 펄스를 선택하고, 강제적으로 로우나 하이에 고정하는 펄스 수로서 설정된 수의 펄스를 선택할 수 있다면, 어떠한 방법을 이용하여 선택하여도 좋다. 예컨대, 펄스열 중에서 랜덤하게 선택하는 것으로 할 수도 있다. 또한, 예컨대 토글 카운터를 이용하여 이전에 마지막으로 선택한 펄스에 대응하는 카운트값의 다음 카운트값에 대응하는 펄스부터 차례로 선택하는 것으로 할 수도 있다. 선택할 펄스의 위치를 변동시킴으로써 선택한 펄스의 위치에 기인하여 생기는 평균값의 노이즈를 쉐이핑할 수 있기 때문에, 정밀도를 더 향상시키는 것이 가능해진다.
또한, 전술한 실시형태에서는 디지털 입력 신호의 값을 플러스 마이너스의 2진수로 표현한 경우에 대해 설명하고 있지만, 디지털 입력 신호의 값을 2의 보수로 표현할 수도 있다. 2의 보수를 이용함으로써 컴퓨터의 계산을 용이하게 할 수 있다. 예컨대, 전술한 16 비트의 2진수로 표현되는 "0X0000"∼"0XFFFF"까지의 디지털 입력 신호의 값을 16 비트의 2의 보수로 표현한 경우에는 디지털 신호의 값이 "0X8000"∼"0X7FFF"까지의 값을 취하게 된다. 이들 값 중, "0X8000"∼"0XFFFF"까지가 마이너스의 수를 표현하고, 마이너스의 최대값은 "0X8000"이 된다.
또한, 전술한 실시형태에 있어서 ΔΣ 변조기(12)는 조밀한 펄스 신호를 출력하기 때문에, 펄스가 일정한 비율로 랜덤하게 출력되게 된다. 그러나, 입력 신호가 고정된 채인 경우에는 출력의 비율에 주기성이 생길 수가 있다. 따라서, ΔΣ 변조기(12)로부터의 출력의 랜덤성을 높이기 위해 ΔΣ 변조기(12)에의 입력 신호에 디더(Dither) 신호를 더하는 것으로 할 수도 있다. 입력 신호나 ΔΣ 변조기(12)의 내부 피드백 회로의 루프 내에 디더 신호를 더함으로써 하이 펄스의 출현 위치나 펄스 수의 랜덤성을 보다 높일 수 있다. 이에 따라, 주기적인 노이즈에 의해 생기는 출력값의 치우침을 배제하는 것이 가능해져 출력 정밀도를 더 향상시킬 수 있다. 덧붙여, 디더 신호를 부가하여 노이즈를 감소하는 방법은 주지 기술로서, 예컨대, 일본 특허 출원 공개 평 5-284033호 공보에 개시되어 있다.
본 발명에 따른 변조기 및 ΔΣ형 D/A 변환기는 정밀도를 저하시키지 않고 간이하게, 요구하는 출력 범위를 충족시키는 것에 적합하다.
1…ΔΣ형 D/A 변환기 11…입력 비교기
12…ΔΣ변조기 13…카운터
14…시닝아웃 출력 제어부 15…패딩 출력 제어부
16…선택기 17…아날로그 필터

Claims (11)

  1. 디지털 입력 신호를 펄스 신호로 변환하는 ΔΣ 변조기와,
    상기 디지털 입력 신호에 대응하는 입력값과 미리 설정된 임계값을 비교하는 비교기와,
    상기 비교기에 의한 비교 결과가, 상기 입력값이 상기 임계값보다 작다라고 나타내는 경우에, 상기 입력값과 상기 임계값 간의 차가 클수록 상기 입력값에 대한 출력값을 저하시키는 출력 제어 수단
    을 구비하고,
    상기 출력 제어 수단은 상기 ΔΣ 변조기로부터 출력되는 상기 펄스 신호를, 상기 임계값과 정해진 최소값 간의 차분 수의 펄스를 포함하는 펄스열로 구분하고, 각각의 상기 펄스열에 포함되는 펄스 중, 상기 입력값과 상기 임계값 간의 차분 수의 펄스의 값을 강제적으로 로우(Low)로 함으로써, 상기 입력값에 대한 출력값을 저하시키는 것을 특징으로 하는 변조기.
  2. 제1항에 있어서, 상기 출력 제어 수단은 상기 입력값이 그 입력값으로서 입력 가능한 최소값일 때에는 상기 입력값에 대한 출력값을 상기 최소값에 대응하는 값으로 하는 것을 특징으로 하는 변조기.
  3. 제1항 또는 제2항에 기재된 변조기와,
    상기 변조기의 출력 신호를 평활화하는 아날로그 필터
    를 구비하는 것을 특징으로 하는 ΔΣ형 D/A 변환기.
  4. 디지털 입력 신호를 펄스 신호로 변환하는 ΔΣ 변조기와,
    상기 디지털 입력 신호에 대응하는 입력값과 미리 설정된 임계값을 비교하는 비교기와,
    상기 비교기에 의한 비교 결과가, 상기 입력값이 상기 임계값보다 크다라고 나타내는 경우에, 상기 입력값과 상기 임계값 간의 차가 클수록 상기 입력값에 대한 출력값을 증가시키는 출력 제어 수단
    을 구비하고,
    상기 출력 제어 수단은 상기 ΔΣ 변조기로부터 출력되는 상기 펄스 신호를, 정해진 최대값과 상기 임계값 간의 차분 수의 펄스를 포함하는 펄스열로 구분하고, 각각의 상기 펄스열에 포함되는 펄스 중, 상기 입력값과 상기 임계값 간의 차분 수의 펄스의 값을 강제적으로 하이(High)로 함으로써, 상기 입력값에 대한 출력값을 증가시키는 것을 특징으로 하는 변조기.
  5. 제4항에 있어서, 상기 출력 제어 수단은 상기 입력값이 그 입력값으로서 입력 가능한 최대값일 때에는 상기 입력값에 대한 출력값을 상기 최대값에 대응하는 값으로 하는 것을 특징으로 하는 변조기.
  6. 제4항 또는 제5항에 기재된 변조기와,
    상기 변조기의 출력 신호를 평활화하는 아날로그 필터
    를 구비하는 것을 특징으로 하는 ΔΣ형 D/A 변환기.
  7. 디지털 입력 신호를 펄스 신호로 변환하는 ΔΣ 변조기와,
    상기 디지털 입력 신호에 대응하는 입력값과 미리 설정된 제1 임계값을 비교하는 제1 비교기와,
    상기 디지털 입력 신호에 대응하는 입력값과 미리 설정된 제2 임계값을 비교하는 제2 비교기와,
    상기 제1 비교기에 의한 비교 결과가, 상기 입력값이 상기 제1 임계값보다 작다라고 나타내는 경우에, 상기 입력값과 상기 제1 임계값 간의 차가 클수록 상기 입력값에 대한 출력값을 저하시키는 제1 출력 제어 수단과,
    상기 제2 비교기에 의한 비교 결과가, 상기 입력값이 상기 제2 임계값보다 크다라고 나타내는 경우에, 상기 입력값과 상기 제2 임계값 간의 차가 클수록 상기 입력값에 대한 출력값을 증가시키는 제2 출력 제어 수단
    을 구비하고,
    상기 제1 출력 제어 수단은 상기 ΔΣ 변조기로부터 출력되는 상기 펄스 신호를, 상기 제1 임계값과 정해진 최소값 간의 차분 수의 펄스를 포함하는 펄스열로 구분하고, 각각의 상기 펄스열에 포함되는 펄스 중, 상기 입력값과 상기 제1 임계값 간의 차분 수의 펄스의 값을 강제적으로 로우(Low)로 함으로써, 상기 입력값에 대한 출력값을 저하시키고,
    상기 제2 출력 제어 수단은 상기 ΔΣ 변조기로부터 출력되는 상기 펄스 신호를, 정해진 최대값과 상기 제2 임계값 간의 차분 수의 펄스를 포함하는 펄스열로 구분하고, 각각의 상기 펄스열에 포함되는 펄스 중, 상기 입력값과 상기 제2 임계값 간의 차분 수의 펄스의 값을 강제적으로 하이(High)로 함으로써, 상기 입력값에 대한 출력값을 증가시키는 것을 특징으로 하는 변조기.
  8. 제7항에 있어서, 상기 제1 임계값과 상기 입력값으로서 입력 가능한 최소값 간의 차와, 상기 입력값으로서 입력 가능한 최대값과 상기 제2 임계값 간의 차가 같은 것을 특징으로 하는 변조기.
  9. 제7항 또는 제8항에 기재된 변조기와,
    상기 변조기의 출력 신호를 평활화하는 아날로그 필터
    를 구비하는 것을 특징으로 하는 ΔΣ형 D/A 변환기.
  10. 삭제
  11. 삭제
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