JP4905379B2

JP4905379B2 - デルタシグマ型ａ／ｄコンバータ

Info

Publication number: JP4905379B2
Application number: JP2008027510A
Authority: JP
Inventors: 直樹前田; 修永冨
Original assignee: Yokogawa Electric Corp
Current assignee: Yokogawa Electric Corp
Priority date: 2008-02-07
Filing date: 2008-02-07
Publication date: 2012-03-28
Anticipated expiration: 2028-02-07
Also published as: JP2009188797A

Description

本発明は、デルタシグマ型Ａ／Ｄコンバータに関し、特に、大きなオフセット電圧を持つ入力電圧信号に対して、分解能を犠牲にすることなく、省スペースかつ低消費電力なデルタシグマ型Ａ／Ｄコンバータに関する。

近年、デルタシグマ変調器を用いるＡ／Ｄコンバータが広く使われている。このようなＡ／Ｄコンバータは、積分器を介して入力電圧信号をＡ／Ｄ変換部に与え、このＡＤ変換部の出力をＤ／Ａ変換し、このＤ／Ａ変換した信号を、積分器を介してＡ／Ｄ変換部に与える構造を有しており、高精度で、低歪動作を実現しやすいという特徴がある。デルタシグマ型Ａ／Ｄコンバータの先行技術文献としては次のようなものがある。

特開２００２―１８５３２９号公報

以下、図５を参照して従来のデルタシグマ型Ａ／Ｄコンバータについて説明する。オペアンプ１０はコンデンサと共に積分器を構成し、非反転入力端子には入力電圧信号（Vin）、つまり図示しないセンサから出力された信号が入力される。また、オペアンプ１０は、この入力電圧信号の大きさに対応したパルス密度信号を出力する。コンパレータ２０の反転入力端子には、オペアンプ１０の出力が入力され、所定の電圧と比較する。

マイクロプロセッサ３０には、FF（flip-flop）３１とコントローラ３２が含まれる。ここで、FF３１はパルス密度信号をＡ／Ｄサンプリングの時間毎にラッチしてセンサ信号入力Vinの大きさに対応したデジタルデータを得る。

また、FF３１の出力信号は、１ビットのデジタル信号であり、通常、移動平均フィルタを通して多ビットのデジタル値を得るようにされる。ここで、移動平均フィルタは過去Nサンプル分のデータを平均化するものであるが、各種文献で紹介されているので説明を省略する。

コントローラ３２は、信号のＤＵＴＹ（デューティ）をコントロールする回路である。ここで、図６はコントローラ３２の動作のタイムチャートである。コントローラ３２は入力（つまりFF31の出力）がロウレベルのときにロウレベルを出力する（すなわち帰還パルス信号がロウレベルとなる）。そして、入力がハイレベルのときに出力を一定時間ハイレベルとする。

FF３１の出力信号は、コントローラ３２と例えば１ビットのＤ／Ａコンバータ４０を介してオペアンプの反転入力端子に帰還される。すなわち、コントローラ３２はFF３１の出力信号に同期して帰還パルス信号を生成してＤ／Ａコンバータ４０に出力し、Ｄ／Ａコンバータ４０はこの信号をＤ／Ａ変換して帰還信号を出力し、オペアンプ１０の２つの入力端子間の電圧平衡を保つように動作する。

また、Ａ／Ｄ変換して得られるデジタル出力は、通常、マイクロプロセッサ３０により処理され、適切な出力形態に変換される。さらに、ＤＵＴＹ比を決定するためのコントロール回路はマイクロプロセッサ３０へのプログラムの入力により実現することが容易である。つまり、Ａ／Ｄ変換して得られるデジタル出力を処理するマイクロプロセッサ３０をＤＵＴＹのコントロールに使用すれば、ＤＵＴＹをコントロールするハードウェアは不要となる。

上述のように、Ｄ／Ａコンバータ４０が出力する帰還信号の時間平均電圧は、入力電圧信号Vinに等しくなるようにコントローラ３２によって制御されているので、次の関係式が成り立つ。
Vin=α*Vref*DATA ・・・（１）

よって、入力レンジの０％点は次式で与えられる。
Vin(0％)=0 ・・・（１−１）
すなわち、０％の入力レンジは０ｖに固定である。また、１００％点は次式で与えられる。
Vin(100％)=α*Vref・・・（１−２）

すなわち、これら（１−１）及び（１−２）式よりαがスパンを決定する変数となる。また、デルタシグマ型Ａ／Ｄコンバータ回路１の入力レンジは、Ｄ／Ａコンバータ４０の基準電圧Vrefと帰還信号のDUTY（デューティー）比
α=（ａ*t）/Tad ・・・・（２）
により決定される。

なお、（１）、（２）式における記号の意味は次の通りである。
Vin ：入力電圧信号 (V)
Vref ：Ｄ／Ａコンバータ４０の基準電圧（V）
DATA ：デルタシグマ型Ａ／Ｄコンバータの出力デジタルデータ 0≦DATA≦1
α ：帰還信号のDUTY比
a ：任意の整数
t ：帰還信号のhigh時間幅 (s)
Tad ：ADサンプリング時間（FFラッチ周期） (s)

従って、デルタシグマ型Ａ／Ｄコンバータ回路１の入力レンジが１００％のときは、図７に示すように、帰還信号がサンプリング時間毎（FF３１のラッチ時間毎）に出力される。

このように、Ｄ／Ａコンバータ４０が出力する帰還信号の時間平均電圧は、入力電圧信号Vinに等しくなるようにコントローラ３２によって制御されている。

しかし、一般に図示しないセンサから入力される入力電圧信号（アナログの入力信号）はオフセット電圧を持つ。図５の従来技術では、デルタシグマ型Ａ／Ｄコンバータ回路１の入力レンジが「0」%の点は、式（１−１）より入力電圧信号が「0」Vの時に固定であったため、大きなオフセット電圧を持つ入力電圧信号をＡ／Ｄ変換すると、デルタシグマ型Ａ／Ｄコンバータ１の分解能が犠牲にされてしまう問題がある。

一方、デルタシグマ型Ａ／Ｄコンバータ１の入力レンジに入力電圧信号のレンジを合わせ込むためには、通常、デルタシグマ型Ａ／Ｄコンバータ１の前段に図示しないレベルシフト回路を追加することが必要となるため、消費電力が増加すると共にアナログ部分の部品実装スペースの問題が生ずる。

本発明は、これらの問題点に鑑みてなされたものであり、大きなオフセット電圧を持つ入力電圧信号に対して、分解能を犠牲にすることなく、省スペースかつ低消費電力なデルタシグマ型Ａ／Ｄコンバータを提供することを目的とする。

この様な課題を達成するために請求項１記載の発明は、
電圧信号が入力される積分器と、この積分器の出力を所定の電圧と比較するコンパレータと、このコンパレータの出力をサンプリング時間毎にラッチするフリップフロップと、このフリップフロップの出力をＤ／Ａ変換して前記積分器に帰還信号を出力するＤ／Ａコンバータと、前記フリップフロップの出力のタイミングを調整して前記Ｄ／Ａコンバータに帰還パルス信号を出力するコントローラとを備えたデルタシグマ型Ａ／Ｄコンバータにおいて、
前記コントローラにオフセットパルスを出力するオフセット回路を備え、前記コントローラは帰還パルス信号にオフセットパルスを重畳させて前記Ｄ／Ａ変換器に出力すると共に、帰還パルス信号のデューティー比とオフセットパルスのデューティー比を制御することにより、入力レンジが0%の点の電圧、および入力レンジのスパンを制御することを特徴とするデルタシグマ型Ａ／Ｄコンバータ。

本発明では、次のような効果がある。オフセットパルスを出力するオフセット回路を設けると共に、このオフセットパルスを帰還パルス信号に重畳して入力レンジのオフセットを調整するので、大きなオフセット電圧を持つ入力電圧信号に対してＡ／Ｄコンバータの分解能を犠牲にすることなく、省スペースかつ低消費電力なデルタシグマ型Ａ／Ｄコンバータ回路を提供できる。

以下、図１を参照して本発明のデルタシグマ型Ａ／Ｄコンバータを説明する。ただし、図５と同様の構成については同一の符号を付して説明を省略する。また、信号の分解能がＤＵＴＹ比でコントロールできることについても特許文献１の段落番号００２３から００２９に記載されている通りなので説明を省略する。図１が図５と異なる点は、マイクロプロセッサ３００のコントローラ３２にオフセット回路３３が接続されていることである。

オフセット回路３３は、所定時間のオフセットパルスをコントローラ３２に出力する。コントローラ３２は、Ａ／Ｄサンプリング時間毎にパルス帰還信号にオフセットパルスを重畳させて、Ｄ／Ａコンバータ４０に出力する。

ここで、Ｄ／Ａコンバータ４０が出力する帰還信号の時間平均電圧は、入力電圧信号Vinに等しくなるようにコントローラ３２によって制御されているので、図２に示すとおりオフセット回路３３から出力されるオフセットパルスの量に応じて、デルタシグマ型Ａ／Ｄコンバータ１００の入力レンジが「0」%の点の電圧を調整することができる。すなわち、アナログ領域にオフセット回路を実装しなくてもオフセットの調整が可能となる。

なお、図５と同様に、Ａ／Ｄ変換して得られるデジタル出力は、通常、マイクロプロセッサ３００により処理され、適切な出力形態に変換される。さらに、ＤＵＴＹ比を決定するためのコントロール回路はマイクロプロセッサ３００へのプログラムの入力により実現することが容易である。つまり、Ａ／Ｄ変換して得られるデジタル出力を処理するマイクロプロセッサ３００をＤＵＴＹのコントロールに使用すれば、ＤＵＴＹをコントロールするハードウェアは不要となる。

また、帰還信号の時間平均電圧は、入力電圧信号Vinに等しくなるように制御されているので、次の関係式が成り立つ。
Vin=α*Vref*DATA+β*Vref ・・・（３）

特に、ADコンバータの入力レンジの0%点と100%点は次式で与えられ、この様子を図３に示す。
Vin(0%)=β*Vref ・・・・・（４）
Vin(100%)=(α+β)*Vref ・・・（５）

つまり、帰還パルスのDUTY比α=(a*t)/Tadと、オフセットパルスのDUTY比β=(b*t)/Tadを、コントローラ３２で制御することにより、デルタシグマ型Ａ／Ｄコンバータ回路１００の入力レンジのゼロ点とスパンをそれぞれ独立して任意の値に設定できる。なお、スパンとは、入力レンジの上限値と下限値の差を意味する。

ここで、本発明の式（４）、及び式（５）が従来技術と相違する点を効果の観点から説明する。式（４）では入力レンジが0％の電圧は、「β*Vref」となるため、式（１−１）と相違して0%点の入力レンジが0vで固定にはならない。

つまり、βにより入力電圧にオフセットを掛けることができる。また、式（５）では「α+β」がVin(100%)の電圧を決める変数となるため、式（１−２）と比較するとβの分だけ100%点の電圧がシフトされることとなり、従来技術と同様にしてスパンも求められる。

なお、デルタシグマ型Ａ／Ｄコンバータ回路の入力レンジは入力電圧信号のレンジに合わせて任意に設定できる。また、帰還パルス信号とオフセットパルス信号はハイレベルの時間が重なるとＡ／Ｄ変換の精度誤差となるので、図２のように両者が重ならないようなタイミングになるようコントローラ３２で制御を行う。

ここで、（３）、（４）、（５）式における記号の意味は次の通りである。
Vin ：入力電圧信号 (V)
Vref ：Ｄ／Ａコンバータ４０の基準電圧（V）
DATA ：シグマデルタ型Ａ／Ｄコンバータ１００の出力デジタルデータ 0≦DATA≦1
α ：帰還パルス信号のDUTY比
β ：オフセットパルスのDUTY比
t ：パルス信号の最小ハイレベル時間幅 (s)
Tad ：Ａ／Ｄサンプリング時間(FFラッチ周期) (s)
a, b ：任意の整数

このように、オフセット回路３３を設けてオフセットパルスで入力レンジを調整するので、大きなオフセット電圧を持つ入力電圧信号に対してシグマデルタ型Ａ／Ｄコンバータ回路１００の分解能を犠牲にすることなく、省スペースで消費電力が少ないデルタシグマ型Ａ／Ｄコンバータ回路を実現できる。

また、従来技術のデルタシグマ型Ａ／Ｄコンバータ回路１のアナログ部分の構成を変えずに、単にオフセット回路３３の追加とコントローラ３２の制御ロジックを変更するだけで、デルタシグマ型Ａ／Ｄコンバータ回路１００の入力レンジを任意に可変できるデルタシグマ型Ａ／Ｄコンバータ回路を提供できる。

また、帰還パルスのDUTY比αとオフセットパルスのDUTY比βをコントローラ３２で制御することにより、デルタシグマ型Ａ／Ｄコンバータ１００の入力レンジのゼロ点とスパンをそれぞれ独立して任意の値に設定できる。従って、入力電圧信号のレンジに合わせてデルタシグマ型Ａ／Ｄコンバータの入力レンジを任意に設定できるデルタシグマ型Ａ／Ｄコンバータ回路を提供できる。

次に、本発明の応用範囲について説明する。本発明は、積分器とコンパレータとFFとＤ／Ａコンバータを有し、電圧入力信号をデジタル値に変換する全てのデルタシグマ型Ａ／Ｄコンバータ回路に対して応用可能である。また、技術分野としては、例えばプロセス制御用２線式伝送器の他、制御機器や測定器が対象となる。

また、図１のコントローラ３２およびオフセット回路３３は、マイクロプロセッサ３００のソフトウェアで実現しても良いし、ハードウェアで実現しても良い。また、マイクロプロセッサ３００とは別個のハードウェアを用いても良い。図２では、理解のために帰還パルス信号とオフセットパルスを分離して図示したが、両者のパルスは連続していても良い。

要するに、Ｄ／Ａコンバータ４０が出力する帰還信号の単位時間当たりの平均電圧は、入力電圧信号Vinに等しくなるようにコントローラ３２によって制御されているので、単位時間あたりの両者の合計したパルスの量が問題であり、連続していようが分離していようがどちらでも差し支えない。

次に、図４を参照して本発明の応用例を説明する。図４は、デルタシグマ型Ａ／Ｄコンバータ回路を、GateIC（デジタルＩＣ）であるコンパレータ２１とＤ／Ａコンバータ４１を用いて構成したものである。なお、その他の構成と動作については図１と同様なので説明を省略する。

一般に、Ａ／Ｄコンバータの精度は、コンパレータ２１の出力電圧変化、遅延時間変化、閾値電圧変化による影響を受けないため、コンパレータ２１には安価で省スペースかつ低消費電力な部品が採用可能である。

このように、コンパレータ２１には安価な部品を採用できるので図１の発明に対して更にコストを削減したデルタシグマ型Ａ／Ｄコンバータを提供できる。

本発明のデルタシグマ型Ａ／Ｄコンバータ回路の構成図である。図１のタイムチャートである。帰還パルスとオフセットパルスの説明図である。本発明の応用例の構成図である。従来のデルタシグマ型Ａ／Ｄコンバータ回路の構成図である。コントローラ３２の動作のタイムチャートである。帰還パルスの説明図である。

符号の説明

１０オペアンプ
２０コンパレータ
２１コンパレータ
３１ＦＦ
３２コントローラ
３３オフセット回路
４０Ｄ／Ａコンバータ
４１Ｄ／Ａコンバータ
１００デルタシグマ型Ａ／Ｄコンバータ回路
１１０デルタシグマ型Ａ／Ｄコンバータ回路
３００マイクロプロセッサ

Claims

電圧信号が入力される積分器と、この積分器の出力を所定の電圧と比較するコンパレータと、このコンパレータの出力をサンプリング時間毎にラッチするフリップフロップと、このフリップフロップの出力をＤ／Ａ変換して前記積分器に帰還信号を出力するＤ／Ａコンバータと、前記フリップフロップの出力のタイミングを調整して前記Ｄ／Ａコンバータに帰還パルス信号を出力するコントローラとを備えたデルタシグマ型Ａ／Ｄコンバータにおいて、
前記コントローラにオフセットパルスを出力するオフセット回路を備え、前記コントローラは帰還パルス信号にオフセットパルスを重畳させて前記Ｄ／Ａ変換器に出力すると共に、帰還パルス信号のデューティー比とオフセットパルスのデューティー比を制御することにより、入力レンジが0%の点の電圧、および入力レンジのスパンを制御することを特徴とするデルタシグマ型Ａ／Ｄコンバータ。