JP2000323988A - オフセットキャンセル回路及び通信用ｌｓｉ - Google Patents

Abstract

(57)【要約】 【課題】 小規模な回路構成によって、オフセット電圧
を低減するための技術を提供することにある 【解決手段】 オフセットキャンセルクロックに基づい
て、積分回路１８の入力端子にオフセットキャンセル電
流を流すためのオフセットキャンセル電流発生回路２１
６と、ディジタルフィルタ２０の出力信号がほぼゼロに
等しいか否かを判別するための判定回路２１２と、この
記判定回路２１２の判定結果に基づいて上記オフセット
キャンセルクロックのデューティを制御するためのクロ
ック回路２１１とを設け、ディジタルフィルタ２０から
のディジタル出力ＡＤｏｕｔ２に基づいてオフセットキ
ャンセルクロックのデューティを切り換えるだけの簡単
な回路構成によりオフセットキャンセル回路を実現す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、アナログ信号をデ
ィジタル信号に変換するＡＤ（アナログ・ディジタル）
変換器で発生する直流（ＤＣ）オフセット電圧をキャン
セルするための技術に関する。

【０００２】

【従来の技術】アナログ入力電圧をディジタル信号に変
換するためのＡＤ変換器として、電流積分型が知られて
いる。電流積分型のＡＤ変換器は、アナログ電流に変換
するための電圧電流変換回路や、回路に定電流を流すた
めの定電流源、その定電流経路を断続するためのスイッ
チなどが設けられる。また、上記スイッチを介して流れ
るローカルＤＡ（ディジタル・アナログ）電流とアナロ
グ信号入力によって流れる入力電流との差分電流を積分
するための積分回路や、この積分結果を量子化するため
のコンパレータが設けられる。このコンパレータの量子
化出力は、１ビットの疎密波の形でディジタル信号に変
換されており、それは上記スイッチを動作制御するため
のローカルＤＡクロックとして、上記スイッチに伝達さ
れるとともに、ディジタルフィルタによりフィルタリン
グ処理される。このディジタルフィルタでのフィルタリ
ング処理により、アナログ入力に対応するディジタル出
力が得られる。

【０００３】尚、電流積分型のＡＤ変換器について記載
された文献の例としては、１９９２年６月２６日に、電
子情報通信学会から発行された「低電圧電流駆動オーバ
ーサンプリングＡ／Ｄ変換器（第５５頁〜第６０頁）」
がある。

【０００４】

【発明が解決しようとする課題】図１５には、電流積分
型のＡＤ変換装置の基本的な構成が示される。

【０００５】アナログ入力電圧をアナログ電流に変換す
るための電圧電流変換回路１５１が設けられる。この電
圧電流変換回路１５１は、演算増幅回路１５２とｐチャ
ンネル型ＭＯＳトランジスタ１５３とが結合されたソー
スホロワ、及びアナログ信号を取り込むための入力抵抗
１５１とを含んで成る。そして、回路に定電流Ｉ０を流
すための定電流源１５４、その定電流経路を断続するた
めのスイッチ１５５、回路に定電流Ｉ０／２を流すため
の定電流源１５７が設けられる。上記スイッチ１５５を
介して流れるローカルＤＡ電流（Ｉｄａ）とアナログ信
号入力によって流れる入力電流（Ｉｉｎ）との差分電流
（ΔＩ）を積分するための積分回路１５８、この積分結
果である積分電圧（Ｖｉｎｔ）を、サンプリングクロッ
ク（ｆｓ）に基づいて量子化するためのコンパレータ１
５９が設けられる。このコンパレータ１５９は、積分結
果である積分電圧（Ｖｉｎｔ）を参照電圧Ｖｃｏｍｐと
比較することで、積分結果である積分電圧（Ｖｉｎｔ）
を量子化する。このコンパレータ１５９の量子化出力Ａ
Ｄｏｕｔ１は、１ビットの疎密波の形でディジタル信号
に変換されており、それは上記スイッチ１５５を動作制
御するためのローカルＤＡクロック（ＣＫｌｄａ）とし
て、上記スイッチ１５５に伝達されるとともに、移動平
均化のため、後段のディジタルフィルタ１６０に伝達さ
れる。このディジタルフィルタ１６０でのフィルタリン
グ処理により、アナログ入力に対応するディジタル出力
ＡＤｏｕｔ２が得られる。

【０００６】図１６には、アナログ入力をアナログ中心
電圧に固定したときの主要部の波形が示される。

【０００７】入力電流はゼロであるので、積分電圧はロ
ーカルＤＡ電流（Ｉｄａ）による積分結果を示すことに
なる。差分電流（ΔＩ）がプラス、つまり、スイッチ１
５５がオンされてローカルＤＡ電流（Ｉｄａ）が流れる
と積分電圧（Ｖｉｎｔ）は上昇する。このとき、積分電
圧（Ｖｉｎｔ）が、予め設定された参照電圧（Ｖｃｏｍ
ｐ）を越えると、コンパレータ１５９はローレベル（ロ
ジックレベル：０）を出力する。すると、スイッチ１５
５がオフされ、ローカルＤＡ電流（Ｉｄａ）が遮断され
る。すると、差分電流（ΔＩ）はマイナスになる。つま
り、積分器１５８から電流が流れ出す。これにより、積
分電圧（Ｖｉｎｔ）のレベルが低下され、コンパレータ
１５９の出力論理がハイレベルに反転される。

【０００８】このような動作により、アナログ入力がア
ナログ中心電圧に固定された場合には、コンパレータ１
５９からの出力信号ＡＤｏｕｔ１は、デューティ５０％
のパルス波形となる。そのようなディジタル波形が後段
のディジタルフィルタ１６０で移動平均化されることに
より、ディジタル出力ＡＤｏｕｔ２として、コードゼロ
が得られる。尚、本例では、コンパレータ１５９の出力
ＡＤｏｕｔ１がローレベルのときには−１、ハイレベル
のときには＋１とし、８サンプル分の移動平均がとられ
る。

【０００９】上記の構成において、もし、電圧電流変換
回路１５１、ローカルＤＡ電流（Ｉｄａ）にＤＣオフセ
ットが存在すると、定常的な差分電流が積分回路１５８
に流れ込む、もしくは流れ出すことになる。この結果、
ディジタルフィルタ１６０の出力信号に、上記ＤＣオフ
セットに相当するコードが現れ、正確なＡＤ変換結果を
得ることができなくなる。

【００１０】図１７には、ＤＣオフセット電流（＋１）
が存在した場合の主要部の波形が示される。

【００１１】ＡＤ変換器の出力波形がデューティ５０％
でなくなり、図１７に示される例ではディジタル出力Ａ
Ｄｏｕｔ２が−４となる。入力レンジ±２の電流に対し
て、＋１のＤＣオフセットが存在したときの出力コード
は、出力レンジ±８に対して−４となり（反転されて出
力）、ＤＣオフセット電流に応じた出力コードが発生さ
れてしまう。

【００１２】このようなＤＣオフセットを低減する手段
として、ＡＤ変換器が適用されたシステムにおいて、二
つの方法が考えられる。

【００１３】第１の方法はトレーニングによるものであ
る。

【００１４】ＡＤ変換器の入力レベルを信号振幅の中心
電圧レベルに固定した状態でＡＤ変換を行い（「トレー
ニング」という）、その出力信号をディジタルフィルタ
により平均化し、オフセット電圧相当のディジタルコー
ドとして得る。そして、このＡＤ変換器のノーマルモー
ド時に、上記トレーニングにおいて得られたコードを、
実際のＡＤ変換によって得られた値より減算することで
オフセット電圧をキャンセルする。

【００１５】また、第２の方法は、オフセットキャンセ
ル専用のＤＡ変換器を設け、ＡＤ変換器のアナログ回路
において、オフセット電圧キャンセル用のＤＣ電圧を発
生することで、オフセット電圧をキャンセルする方法で
ある。

【００１６】しかしながら、上記第１の方法において
は、上記トレーニングにおいて得られたコードを、実際
のＡＤ変換によって得られた値より減算する処理が、デ
ィジタル的に行われるため、結果的にデータのダイナミ
ックレンジが狭くなってしまう。故に、本来であれば正
確にＡＤ変換されるレベルの入力信号であるにもかかわ
らず、正確なＡＤ変換結果を得ることができない場合が
あり、Ｓ／Ｎ等の劣化を招くことが考えられる。

【００１７】上記第２の方法では、オフセット電圧キャ
ンセル用のＤＣ電圧を発生するため、オフセットキャン
セル用のＤＡ変換器として、オフセットキャンセルの分
解能に応じた、高精度のＤＡ変換器が必要となるため、
消費電力が多くなったり、回路規模が大きくなることが
考えられる。

【００１８】本発明の目的は、オフセット電圧を低減す
るための技術を提供することにある。

【００１９】本発明の別の目的は、小規模な回路構成に
よって、オフセット電圧を低減するための技術を提供す
ることにある。

【００２０】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００２１】すなわち、オフセットキャンセルクロック
に基づいて、積分回路（１８）の入力端子にオフセット
キャンセル電流を流すためのオフセットキャンセル電流
発生回路（２１６）と、ディジタルフィルタ（２０）の
出力信号がゼロに達したか否かを判別するための判定回
路（２１２）と、上記判定回路の判定結果に基づいて上
記オフセットキャンセルクロックのデューティを制御す
るためのクロック回路（２１１）とを含んでオフセット
キャンセル回路を構成する。

【００２２】上記した手段によれば、判定回路は、ディ
ジタルフィルタ（２０）の出力信号がほぼゼロに等しい
か否かを判別し、クロック回路は、上記判定回路の判定
結果に基づいて上記オフセットキャンセルクロックのデ
ューティを制御する。このことが、オフセット電圧の低
減を達成する。ここで、高分解能のＤＡ変換器は、多数
のタップを有するラダー抵抗と、入力ディジタル信号に
応じてそのタップを選択するための多数のスイッチ回路
などが必要であり、回路規模が大きくならざるを得な
い。それに比べて、上記オフセットキャンセル電流発生
回路や、上記判定回路、及びクロック回路は、比較的小
規模な回路構成によって実現することができる。

【００２３】また、上記ＡＤ変換器のトレーニング期間
に上記ディジタルフィルタの出力信号を上記判定回路に
供給するための第１スイッチ（ＳＷ１）と、上記ＡＤ変
換装置のトレーニング期間に上記電圧電流変換回路の入
力端子をアナログ基準電圧源に結合させるための第２ス
イッチ（ＳＷ２）とを設けることができる。

【００２４】上記オフセットキャンセル電流発生回路
は、所定の定電流を流すための第１定電流源（２１４）
と、上記積分回路の入力端子に結合された第２定電流源
（２１５）と、上記クロック回路の出力信号に基づいて
上記第１定電流源を上記積分回路の入力端子に結合可能
な第１オフセットキャンセルスイッチ（２１３）とを含
んで容易に構成することができる。

【００２５】また、上記オフセットキャンセル電流発生
回路は、上記第１定電流源と同じ値の電流を流すための
第３定電流源（２１６）と、上記第１オフセットキャン
セルスイッチによるデューティ制御が１００％に達した
状態で上記第３定電流源を上記積分回路の入力端子に結
合可能な第２オフセットキャンセルスイッチ（２１７）
とを含んで構成することができる。

【００２６】受信された信号をディジタル信号に変換す
るためのＡＤ変換器と、このＡＤ変換器のオフセット電
圧をキャンセルするためのオフセットキャンセル手段
と、上記ＡＤ変換装置の出力信号をイコライズするイコ
ライザとを含んで成る通信用ＬＳＩにおいて、上記オフ
セットキャンセル手段として、上記オフセットキャンセ
ル回路を適用することができる。

【００２７】

【発明の実施の形態】図１４には、本発明にかかる通信
用ＬＳＩが適用される音声通信端末装置が示される。

【００２８】図１４に示される音声通信端末装置は、特
に制限されないが、アンテナ１４３、デュプレクサ１４
４、受信系回路１４１、送信系回路１４２、スピーカ１
４５、マイクロフォン１４６を含んで成る。アンテナ１
４３で受けられた高周波信号がデュプレクサ１４４を介
して受信系回路１４１に入力され、ここで信号処理され
ることで、音声信号が取り出され、その音声信号によっ
てスピーカ１４５が駆動される。また、マイクロフォン
１４６から入力された音声信号は、送信系回路１４２に
取り込まれて信号処理される。そして、高周波信号に変
換されてからデュプレクサ１４４を介してアンテナ１４
３伝達されて発射される。

【００２９】上記受信系回路１４１は次のように構成さ
れる。

【００３０】デュプレクサ１４４を介して取り込まれた
高周波信号を増幅するためのアンプ（ＬＮＡ）１４７、
このアンプ１４７から出力された高周波信号を低周波に
変換するための周波数変換部１４９、及びこの周波数変
換部１４９の出力信号をフィルタリング処理するための
２系統のプレフィルタ１４８、この２系統のプレフィル
タ１４８の出力信号をディジタル信号に変換するための
２系統のＡＤ変換装置１７１，１７２が設けられる。そ
して、上記２系統のＡＤ変換装置１７１，１７２の出力
信号をイコライジングするためのイコライザ１８１、こ
のイコライザ１８１の出力信号に対してチャネルデコー
ディング処理を行うチャネルデコーディング回路１８２
が設けられる。さらに、このチャネルデコーディング回
路１８２の出力信号に対してスピーチデコーディング処
理を行うスピーチデコーディング回路１８３、このスピ
ーチデコーディング回路１８３の出力信号のフィルタリ
ング処理を行うディジタルフィルタ１８４、このディジ
タルフィルタ１８４の出力信号をアナログ信号に変換す
るための音声ＤＡ変換器（ＤＡＣ）１８５、及びこの音
声ＤＡ変換器１８５の出力信号を増幅するためのアンプ
１８６が設けられる。

【００３１】上記ＡＤ変換装置１７１，１７２は互いに
同一構成とされるため、以下の説明では、ＡＤ変換装置
１７１についてのみ詳細に説明する。

【００３２】ＡＤ変換装置１７１は、アナログ信号をデ
ィジタル信号に変換するＡＤ変換器（ＡＤＣ）１０、こ
のＡＤ変換器１０の出力信号をフィルタリング処理する
ディジタルフィルタ２０と、このディジタルフィルタ２
０の出力信号に基づいて、上記ＡＤ変換器１０のオフセ
ット電圧をキャンセルするためのオフセットキャンセル
回路２１とを含んで成る。

【００３３】尚、特に制限されないが、上記受信系回路
１４１及び送信系回路１４２は、公知の半導体集積回路
製造技術により、単結晶シリコン基板などの一つの半導
体基板に形成される。

【００３４】図１には、上記ＡＤ変換装置１７１の詳細
な構成例が示される。

【００３５】アナログ入力電圧をアナログ電流に変換す
るための電圧電流変換回路１１が設けられる。この電圧
電流変換回路１１は、演算増幅回路１１２とｐチャンネ
ル型ＭＯＳトランジスタ１１３とが結合されたソースホ
ロワ、及びアナログ信号を取り込むための入力抵抗１１
１とを含んで成る。ｐチャンネル型ＭＯＳトランジスタ
１１３のソース電極はスイッチ１５を介して定電流源１
４に結合される。ｐチャンネル型ＭＯＳトランジスタ１
１３のドレイン電極は、定電流源１７や積分回路１８に
結合される。定電流源１４の電流値をＩ０とするとき、
定電流源１５７の電流値はＩ０／２とされる。スイッチ
１５は、ローカルＤＡクロック（ＣＫｌｄａ）によって
オンオフ動作が制御される。これによりローカルＤＡ変
換が行われ、それにより発生されるローカルＤＡ電流
（Ｉｄａ）が上記ｐチャンネル型ＭＯＳトランジスタ１
１３に流れることにより、入力電流（Ｉｉｎ）との差分
電流（ΔＩ）が得られる。そしてこの差分電流（ΔＩ）
を積分するための積分回路１５８が設けられる。この積
分回路１５８は、信号伝達経路とグランドＧＮＤとの間
に結合されたキャパシタＣ１を含んで成る。この積分回
路１８の後段には、その積分出力である積分電圧（Ｖｉ
ｎｔ）を、サンプリングクロック（ｆｓ）に基づいて量
子化するためのコンパレータ１９が設けられる。このコ
ンパレータ１９は、積分電圧（Ｖｉｎｔ）を参照電圧Ｖ
ｃｏｍｐと比較することで、積分電圧（Ｖｉｎｔ）を量
子化する。このコンパレータ１９の量子化出力ＡＤｏｕ
ｔ１は、１ビットの疎密波の形でディジタル信号に変換
されており、それは上記スイッチ１５を動作制御するた
めのローカルＤＡクロック（ＣＫｌｄａ）として、上記
スイッチ１５に伝達されるとともに、移動平均化のた
め、後段のディジタルフィルタ２０に伝達される。この
ディジタルフィルタ１６０でのフィルタリング処理によ
り、アナログ入力に対応するディジタル出力ＡＤｏｕｔ
２が得られる。

【００３６】上記オフセットキャンセル回路２１は、ス
イッチ２１３、定電流源２１４，２１５、クロック回路
２１１、判定回路２１２、及びスイッチＳＷ１とを含ん
で次のように構成される。

【００３７】定電流Ｉ１を流すための定電流源２１４が
設けられる。この定電流源２１４は、その定電流Ｉ１の
電流経路を断続するためのスイッチ２１３を介して積分
回路１８の入力端子に結合される。上記スイッチ２１３
は、後述するクロック回路２１１から出力されるオフセ
ットキャンセルクロック（ＣＫｏｆｆ）によってオンオ
フ制御される。ここで、上記定電流源２１４、２１５、
及びスイッチ２１３により、オフセットキャンセル電流
を発生させるためのオフセットキャンセル電流発生回路
２１６が形成される。

【００３８】また、定電流源２１５は、積分回路１８の
入力端子とグランドＧＮＤとの間に設けられ、上記定電
流源２１４の定電流Ｉ１の１／２の電流（Ｉ１／２）を
流す。

【００３９】上記判定回路２１２は、ディジタルフィル
タ２０の出力信号がゼロに達したか否かを判別する機能
を有する。この判別結果はクロック回路２１１に伝達さ
れる。

【００４０】上記クロック回路２１１は、上記判定回路
の判定結果に基づいて上記オフセットキャンセルクロッ
クのデューティを制御する。

【００４１】スイッチＳＷ１は、ＡＤ変換装置１７１の
トレーニング期間において、ディジタルフィルタ２０の
出力信号を上記判定回路２１２に供給するために設けら
れる。また、上記電圧電流変換回路の入力端子をアナロ
グ基準電圧源（通常はグランドＧＮＤ）に結合させるた
めのスイッチＳＷ２が設けられている。このスイッチＳ
Ｗ２も、スイッチＳＷ１と同様にＡＤ変換装置１７１の
トレーニング期間にオンされる。上記スイッチＳＷ１，
ＳＷ２は、このＡＤ変換装置１７１が適用される通信用
ＬＳＩにおけるシステムコントローラ（図示せず）によ
って動作制御される。

【００４２】図２には、上記構成のＡＤ変換装置１７１
において使用されるオフセットキャンセルクロック（Ｃ
Ｋｏｆｆ）の例が示される。

【００４３】オフセットキャンセルクロック（ＣＫｏｆ
ｆ）の周期はディジタルフィルタ２０の積分周期に等し
くされる。このディジタルフィルタ２０は積分周期に相
当する周波数にゼロ点（ゲインゼロ）を持つ。これによ
り、オフセットキャンセルクロック（ＣＫｏｆｆ）の周
波数成分をディジタルフィルタ２０の出力信号に乗せな
いでディジタル出力ＡＤｏｕｔ２を得ることができる。

【００４４】オフセットキャンセルクロック（ＣＫｏｆ
ｆ）のデューティは、クロック回路２１１により、オフ
セットキャンセルクロック０〜８で示されるように切り
換えることができる。そのようにデューティが切り換え
られるオフセットキャンセルクロック（ＣＫｏｆｆ）に
より積分される電流量は、クロックデューティの分解能
によって決定される。つまり、図２に示されるように、
オフセットキャンセルクロック（ＣＫｏｆｆ）のデュー
ティが９段階に切り換えられる場合には、そのようなク
ロックによりスイッチ１５がオンオフ制御されることに
より、９ステップの電流量切り換えが可能とされる。そ
れは、３ビットのＤＡ変換器に相当する。この分解能
は、本通信用ＬＳＩの最高クロックとディジタルフィル
タ２０の積分周期との比まで上げることができる。換言
すれば、クロック回路２１１によってオフセットキャン
セルクロック（ＣＫｏｆｆ）のデューティを切り換える
といったシンプルな回路構成であるにもかかわらず、高
分解能のＡＤ変換器を実現することができる。

【００４５】図１１には、上記のように構成されたＡＤ
変換装置１７１の動作の流れが示される。

【００４６】特に制限されないが、本通信用ＬＳＩの電
源投入直後のパワーオンリセットにより、通信用ＬＳＩ
内のシステムコントローラ（図示せず）によってトレー
ニングモードが起動され、スイッチＳＷ１，ＳＷ２がオ
ンされる（Ｓ１，Ｓ２）。スイッチＳＷ１がオンされる
ことにより、ディジタルフィルタ２０からのディジタル
出力ＡＤｏｕｔ２が判定回路２１２に伝達され、スイッ
チＳＷ２がオンされることにより、電圧電流変換回路１
１の入力端子がアナログ基準電圧レベル（通常はグラン
ドＧＮＤレベル）とされる。

【００４７】次に、クロック回路２１１により、ケース
Ｎ＝０（ディーティ０：８）のオフセットキャンセルク
ロック（ＣＫｏｆｆ）が形成され、それによりスイッチ
２１３がオンオフ制御される。この状態で、各部の動作
が制御されることより、ＡＤ変換が開始される（Ｓ
４）。そして、そのときのディジタルフィルタ２０から
のディジタル出力ＡＤｏｕｔ２が判定回路２１２に伝達
される。判定回路２１２では、ディジタルフィルタ２０
からのディジタル出力ＡＤｏｕｔ２がほぼゼロに等しい
か否かの判別が行われる（Ｓ６）。この判別において、
ディジタルフィルタ２０からのディジタル出力ＡＤｏｕ
ｔ２がほぼゼロに等しくない（Ｎｏ）と判断された場合
には、クロック回路２１１によりオフセットキャンセル
クロック（ＣＫｏｆｆ）のデューティがケースＮからケ
ースＮ＋１に切り換えられる。つまり、それまでのデュ
ーティがケースＮ＝０（デューティ０：８）の場合に
は、デューティがケースＮ＝１（デューティ１：７）に
切り換えられ、再びステップＳ４の実行に戻され、次い
で上記ステップＳ６の判別が行われる。上記ステップＳ
６の判別において、ディジタルフィルタ２０からのディ
ジタル出力ＡＤｏｕｔ２がほぼゼロに等しい（Ｙｅｓ）
と判断されるまで、上記ステップＳ５，Ｓ４が繰り返し
実行される。そして、上記ステップＳ６の判別におい
て、ディジタルフィルタ２０からのディジタル出力ＡＤ
ｏｕｔ２がほぼゼロに等しい（Ｙｅｓ）と判断された場
合には、図示されないシステムコントローラにより、ス
イッチＳＷ１，ＳＷ２がオフされ（Ｓ７）、本ＡＤ変換
装置１７１はトレーニングモードが終了され、ノーマル
モードに移行される（Ｓ８）。

【００４８】図３乃至図１０には、ＤＣオフセット電流
が＋１の場合において、オフセットキャンセルクロック
（ＣＫｏｆｆ）の各デューティ毎の積分電圧（Ｖｉｎ
ｔ）、ＡＤ出力（ＡＤｏｕｔ１）、ディジタル出力ＡＤ
ｏｕｔ２の各波形が示される。

【００４９】図３に示される場合には、ディジタルフィ
ルタ２０からのディジタル出力ＡＤｏｕｔ２が「＋４」
であるが、図４に示されるように、デューティ１：７の
オフセットキャンセルクロックＣＫｏｆｆに基づいてオ
フセットキャンセル電流（Ｉｏｆｆ）が流されることに
より、ディジタルフィルタ２０からのディジタル出力Ａ
Ｄｏｕｔ２が「＋２」に低減される。そして、図５に示
されるように、デューティ１：３のオフセットキャンセ
ルクロックＣＫｏｆｆに基づいてオフセットキャンセル
電流（Ｉｏｆｆ）が流されることにより、ディジタルフ
ィルタ２０からのディジタル出力ＡＤｏｕｔ２は
「０」、つまり、オフセットがキャンセルされている。

【００５０】一方、オフセット電圧がマイナスになる場
合もある。

【００５１】例えば図６に示されるようにデューティ
３：５のオフセットキャンセルクロックＣＫｏｆｆに基
づいてオフセットキャンセル電流（Ｉｏｆｆ）が流され
た場合には、ディジタルフィルタ２０からのディジタル
出力ＡＤｏｕｔ２が「−２」になる。

【００５２】図７に示されるようにデューティ４：４の
オフセットキャンセルクロックＣＫｏｆｆに基づいてオ
フセットキャンセル電流（Ｉｏｆｆ）が流された場合に
は、ディジタルフィルタ２０からのディジタル出力ＡＤ
ｏｕｔ２が「−４」になる。

【００５３】図８に示されるようにデューティ５：３の
オフセットキャンセルクロックＣＫｏｆｆに基づいてオ
フセットキャンセル電流（Ｉｏｆｆ）が流された場合に
は、ディジタルフィルタ２０からのディジタル出力ＡＤ
ｏｕｔ２が「−６」になる。

【００５４】図９に示されるように、デューティ６：２
のオフセットキャンセルクロックＣＫｏｆｆに基づいて
オフセットキャンセル電流（Ｉｏｆｆ）が流された場合
には、ディジタルフィルタ２０からのディジタル出力Ａ
Ｄｏｕｔ２が「−８」になる。

【００５５】そして、図１０に示されるように、デュー
ティ７：１のオフセットキャンセルクロックＣＫｏｆｆ
に基づいてオフセットキャンセル電流（Ｉｏｆｆ）が流
された場合には、ディジタルフィルタ２０からのディジ
タル出力ＡＤｏｕｔ２は飽和により「−８」となる。

【００５６】上記した例によれば、以下の作用効果を得
ることができる。

【００５７】（１）オフセットキャンセルクロックに基
づいて、積分回路１８の入力端子にオフセットキャンセ
ル電流（Ｉｏｆｆ）を流すためのオフセットキャンセル
電流発生回路２１６と、ディジタルフィルタ２０の出力
信号がゼロに達したか否かを判別するための判定回路２
１２と、この記判定回路２１２の判定結果に基づいて上
記オフセットキャンセルクロックのデューティを制御す
るためのクロック回路２１１とを含んでオフセットキャ
ンセル回路２１を構成し、判定回路２１２の判定結果に
基づいてオフセットキャンセルクロック（ＣＫｏｆｆ）
のデューティを制御することで、オフセット電圧を低減
することができる。アナログ系で減算を行う方式である
ため、ダイナミックレンジが不所望に狭くなることがな
い。また、高分解能のＤＡ変換器は、多数のタップを有
するラダー抵抗と、入力ディジタル信号に応じてそのタ
ップを選択するための多数のスイッチ回路などが必要で
あり、回路規模が大きくならざるを得ないが、そのよう
なＤＡ変換器を用いなくても、ディジタルフィルタ２０
からのディジタル出力ＡＤｏｕｔ２に基づいてオフセッ
トキャンセルクロック（ＣＫｏｆｆ）のデューティを切
り換えるだけの簡単な回路構成によりオフセットキャン
セル回路を実現することができる。そのようなオフセッ
トキャンセル回路は、小規模であり、消費電流も比較的
少ない。

【００５８】（２）上記オフセットキャンセル電流発生
回路は、所定の定電流を流すための第１定電流源２１４
と、上記積分回路の入力端子に結合された第２定電流源
２１）と、上記クロック回路の出力信号に基づいて上記
第１定電流源を上記積分回路の入力端子に結合可能な第
１オフセットキャンセルスイッチとを含んで容易に構成
することにより、より広範囲のオフセットキャンセルを
行うことができる。

【００５９】図１３にはオフセットキャンセル回路２１
の別の構成例が示される。

【００６０】図１３に示される構成においては、図１の
構成に比べて定電流源２１８、スイッチ２１７が追加さ
れている。

【００６１】すなわち、定電流源２１４と同じ値の電流
を流すための定電流源２１８が設けられ、また、スイッ
チ２１３を駆動するオフセットキャンセルクロックのデ
ューティ制御が１００％に達した状態で上記定電流源２
１８を上記積分回路１８の入力端子に結合可能なオフセ
ットキャンセルスイッチ２１７が設けられる。

【００６２】図１３には図１２に示される回路の動作タ
イミングが示される。

【００６３】先ず、スイッチ２１７はクロック回路２１
１からのオフセットキャンセルクロック（ＣＫｏｆｆ
２）によりオフ状態とされる。この状態で、上記したよ
うにトレーニングモードにおいてオフセットキャンセル
クロック（ＣＫｏｆｆ１）のデューティ制御が１００％
に達した状態で、クロック回路２１１によりスイッチ２
１７がオンされ、図１３に示されるように、クロック回
路２１１により再びオフセットキャンセルクロック（Ｃ
Ｋｏｆｆ１）のデューティ制御が行われる。つまり、オ
フセットのために定電流源２１４で十分な電流が流し切
れない場合に、定電流源２１８をも回路動作に関与させ
ることで、オフセットキャンセル電流（Ｉｏｆｆ）を増
大させることができる。それにより比較的大きなオフセ
ット電圧でもそれをキャンセルすることができる。尚、
定電流源２１８、スイッチ２１７の組を多数設け、順次
回路動作に関与させることにより、さらに大きなオフセ
ット電圧に対応することができる。

【００６４】以上本発明者によってなされた発明を具体
的に説明したが、本発明はそれに限定されるものではな
く、その要旨を逸脱しない範囲で種々変更可能であるこ
とはいうまでもない。

【００６５】例えば、上記した例では１ビットのＡＤ変
換について説明したが、本発明はそれに限定されるもの
ではなく、多ビット帰還のＡＤ変換を行う場合にも適用
することができる。多ビット帰還のＡＤ変換器の一例と
しては、コンパレータとローカルＤＡとを複数組用意
し、多ビット出力する多ビット型Δ−Σ（デルタ・シグ
マ）ＡＤ変換器を挙げることができる。

【００６６】また、別の例としては、ＡＤ変換器の出力
を積分し、複数のローカルＤＡ変換器に帰還する補完型
ＡＤ変換器など、電流積分を利用してＡＤ変換を行う場
合にも適用することができる。

【００６７】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である通信用
ＬＳＩに適用した場合について説明したが、本発明はそ
れに限定されるものではなく、各種半導体集積回路に適
用することができる。

【００６８】本発明は、少なくともアナログ信号をディ
ジタル信号に変換する回路が含まれることを条件に適用
することができる。

【００６９】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００７０】すなわち、判定回路によりディジタルフィ
ルタの出力信号がゼロに達したか否かを判別し、上記判
定回路の判定結果に基づいて上記オフセットキャンセル
クロックのデューティを制御するようにしており、ディ
ジタルフィルタからのディジタル出力に基づいてオフセ
ットキャンセルクロックのデューティを切り換えるだけ
の簡単な回路構成によりオフセット電圧をキャンセルす
ることができるので、小規模な回路構成によってオフセ
ット電圧を低減可能なオフセットキャンセル回路及びそ
れを含む通信用ＬＳＩを提供することができる。

【図面の簡単な説明】

【図１】本発明にかかるオフセットキャンセル回路が適
用されたＡＤ変換装置の構成例ブロック図である。

【図２】上記オフセットキャンセル回路の動作タイミン
グ図である。

【図３】上記オフセットキャンセル回路の別の動作タイ
ミング図である。

【図４】上記オフセットキャンセル回路の別の動作タイ
ミング図である。

【図５】上記オフセットキャンセル回路の別の動作タイ
ミング図である。

【図６】上記オフセットキャンセル回路の別の動作タイ
ミング図である。

【図７】上記オフセットキャンセル回路の別の動作タイ
ミング図である。

【図８】上記オフセットキャンセル回路の別の動作タイ
ミング図である。

【図９】上記オフセットキャンセル回路の別の動作タイ
ミング図である。

【図１０】上記オフセットキャンセル回路の別の動作タ
イミング図である。

【図１１】上記オフセットキャンセル回路の動作の流れ
が示されるフローチャートである。

【図１２】本発明にかかるオフセットキャンセル回路が
適用されたＡＤ変換装置の別の構成例ブロック図であ
る。

【図１３】図１２に示されるオフセットキャンセル回路
の動作タイミング図である。

【図１４】上記ＡＤ変換装置が含まれる音声端末通信装
置の構成例ブロック図である。

【図１５】電流積分型ＡＤ変換器の基本構成例ブロック
図である。

【図１６】図１５に示される回路の動作タイミング図で
ある。

【図１７】図１５に示される回路の別の動作タイミング
図である。

【符号の説明】

１０ ＡＤ変換器 １１ 電圧電流変換回路 １４，１７，２１４，２１５，２１８ 電流源 １８ 積分回路 １９ コンパレータ ２０ ディジタルフィルタ ２１ オフセットキャンセル回路 １７１ ＡＤ変換装置 ２１１ クロック回路 ２１２ 判定回路 １５，２１３，２１７，ＳＷ１，ＳＷ２ スイッチ ２１６ オフセットキャンセル電流発生回路

Claims (5)

【特許請求の範囲】
1. 【請求項１】 アナログ入力電圧を電流に変換するため
   の電圧電流変換回路と、上記電圧電流変換回路の出力電
   流と、ローカルＤＡ電流との差分を積分するための積分
   回路と、上記積分回路の出力信号を量子化するためのコ
   ンパレータと、上記コンパレータの出力信号をフィルタ
   リング処理するディジタルフィルタとを含むＡＤ変換器
   に結合され、当該ＡＤ変換器で生ずるオフセット電圧を
   キャンセルするためのオフセットキャンセル回路であっ
   て、 オフセットキャンセルクロックに基づいて、上記積分回
   路の入力端子にオフセットキャンセル電流を流すための
   オフセットキャンセル電流発生回路と、 上記ディジタルフィルタの出力信号がほぼゼロに等しい
   か否かを判別するための判定回路と、 上記判定回路の判定結果に基づいて上記オフセットキャ
   ンセルクロックのデューティを制御するためのクロック
   回路と、 を含むことを特徴とするオフセットキャンセル回路。
2. 【請求項２】 上記ＡＤ変換器のトレーニング期間に上
   記ディジタルフィルタの出力信号を上記判定回路に供給
   するための第１スイッチと、 上記ＡＤ変換器のトレーニング期間に上記電圧電流変換
   回路の入力端子をアナログ基準電圧源に結合させるため
   の第２スイッチと、 を含んで成る請求項１記載のオフセットキャンセル回
   路。
3. 【請求項３】 上記オフセットキャンセル電流発生回路
   は、所定の定電流を流すための第１定電流源と、上記積
   分回路の入力端子に結合された第２定電流源と、上記ク
   ロック回路の出力信号に基づいて上記第１定電流源を上
   記積分回路の入力端子に結合可能な第１オフセットキャ
   ンセルスイッチとを含んで成る請求項１又は２記載のオ
   フセットキャンセル回路。
4. 【請求項４】 上記第１定電流源と同じ値の電流を流す
   ための第３定電流源と、上記第１オフセットキャンセル
   スイッチによるデューティ制御が１００％に達した状態
   で上記第３定電流源を上記積分回路の入力端子に結合可
   能な第２オフセットキャンセルスイッチとを含んで成る
   請求項３記載のオフセットキャンセル回路。
5. 【請求項５】 受信された信号をディジタル信号に変換
   するためのＡＤ変換器と、上記ＡＤ変換装置のオフセッ
   ト電圧をキャンセルするためのオフセットキャンセル手
   段と、上記ＡＤ変換器の出力信号をイコライズするイコ
   ライザとを含み、上記オフセットキャンセル手段とし
   て、請求項１乃至４の何れか１項記載のオフセットキャ
   ンセル回路を適用して成る通信用ＬＳＩ。