KR101113468B1 - 비동기식 시그마 델타 디지털-아날로그 변환기, 측정 장치, 변환 방법 및 컴퓨터 판독가능 매체 - Google Patents

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Abstract

본 발명은 디지털 입력 신호(u[k])를 아날로그 출력 신호(f(t))로 변환하는 비동기식 시그마 델타 디지털-아날로그 변환기(100)에 관한 것이다. 본 발명의 비동기식 시그마 델타 디지털-아날로그 변환기(100)는 루프 필터(104)와 히스테리시스 함수(a hysteresis function)를 갖는 비교기(106)를 포함하며 디지털 입력 신호(u[k])를 공급받는 비동기식 시그마 델타 변조기(120)와, 비교기(106)에 의해 처리된 신호(x(t))를 클록 신호(fb)에 기초하여 샘플링함으로써 아날로그 출력 신호(f(t))를 생성하는 클록 샘플 유닛(108)을 포함한다.

Description

비동기식 시그마 델타 디지털-아날로그 변환기, 측정 장치, 변환 방법 및 컴퓨터 판독가능 매체{ASYNCHRONOUS SIGMA-DELTA DIGITAL-ANALOG CONVERTER}
본 발명은 데이터 처리에 관한 것이다.
전자 공학에서, 디지털-아날로그 변환기(DAC)는 디지털 코드(일반적으로 이진 코드)를 아날로그 신호로 변환하는 디바이스를 의미할 수 있다. 디지털-아날로그 변환기는 추상적인 디지털 세계와 아날로그 실생활 사이의 인터페이스이다. 간단한 스위치, 저항기 네트워크, 전류원 또는 커패시터가 이러한 변환을 구현할 수 있다. 아날로그-디지털 변환기(ADC)는 반대 동작을 수행한다.
엔젤 로자(Engel Roza)의 "Analog-to-Digital Conversion via Duty-Cycle Modulation" (IEEE Transactions on Circuits and Systems - Ⅱ: Analog and Digital Signal Processing, Vol. 44, No. 11, 1997, pp. 907 - 914)에는 비동기식 시그마-델타 변조기 ADC(an asynchronous sigma-delta modulator ADC)가 개시되어 있다.
미국특허 제6,087,968호에는 비동기식 듀티 사이클 변조 직사각형파(an asynchronous duty cylce modulation square wave)를 생성하는 비동기식 시그마-델타 변조기와, 비동기식 직사각형파를 동기식으로 샘플링하는 샘플링 수단과, 샘플링 수단으로부터의 샘플을 희망 PCM-포맷 (Pulse Code Modulation)으로 변환시키는 데시메이팅 디지털 필터(a decimating digital filter)를 포함하는 디지털-아날로그 변환기가 개시되어 있다.
미국특허 제5,396,244호에는 디지털 입력 신호에 대한 응답으로 클록 신호에 따라 동기식으로 변조된 1-비트 디지털 신호를 생성하는 시그마-델타 변조기를 포함하는 디지털-아날로그 변조기가 개시되어 있다. 이 변조기 뒤에는 동기식으로 변조된 디지털 신호에 대한 응답으로 2가의 비동기식으로 변조된 신호(a bivalent asynchronously modulated signal)를 생성하는 비동기식 아날로그 시그마-델타 변조기가 이어진다. 시그마-델타 변조기로부터의 디지털 신호 내의 정보는 클록 신호에 의해 규정되는 이산 인스턴트에서 배타적으로 나타날 수 있는 신호 천이에 존재한다. 비동기식 시그마-델타 변조기로부터의 비동기식 변조 신호 내의 정보는 듀티 사이클의 아날로그 변동 내에 포함된다. 이것은 비동기식 변조 신호의 신호 천이가 고정 패턴의 이산 인스턴트로 한정되는 것을 의미하는 것이 아니라 모든 중개 인스턴트가 사용될 수 있다는 것을 의미한다.
본 발명의 목적은 효율적인 디지털-아날로그 변환을 제공하는 것이다. 이 목적은 독립 청구항에 의해 달성된다. 추가 실시예는 종속 청구항에 도시된다.
본 발명의 예시적인 실시예에 따르면, 디지털 입력 신호를 아날로그 신호로 변환하는 비동기식 시그마 델타 디지털-아날로그 변환기가 제공되며, 상기 디지털-아날로그 변환기는 루프 필터(예를 들어, 저역 통과 필터)와 비교기(예를 들어, 히스테리시스 함수를 가짐)를 포함하고 디지털 입력 신호를 공급받는 비동기식 시그마 델타 변조기와, 클록 신호를 이용하여 비교기에 의해 처리된 신호를 샘플링함으로써 아날로그 출력 신호를 생성하는 클록 샘플 유닛을 포함한다.
다른 예시적인 실시예에 따르면, 측정 장치에 의해 실행되는 측정과 관련된 디지털 입력 신호를 생성하는 데이터 생성 유닛과, 디지털 입력 신호를 아날로그 출력 신호로 변환하며 상술한 특징을 갖는 비동기식 시그마 델타 디지털-아날로그 변환기를 포함하는 측정 장치가 제공된다.
또 다른 예시적인 실시예에 따르면, 디지털 입력 신호를 아날로그 출력 신호로 변환하되, 루프 필터(예를 들어, 저역 통과 필터)와 비교기(예를 들어, 히스테리시스 함수를 가짐)를 포함하는 비동기식 시그마 델타 변조기에 디지털 입력 신호를 공급하는 단계와, 클록 신호를 이용하여 비교기에 의해 처리된 신호를 샘플링함으로써 아날로그 출력 신호를 생성하는 단계를 포함한다.
또 다른 예시적인 실시예에 따르면, 디지털 입력 신호를 아날로그 출력 신호로 변환하되 프로세서에 의해 실행되면 상술한 방법을 제어하거나 실행하는 컴퓨터 프로그램이 저장되는 컴퓨터 판독가능 매체가 제공된다.
또 다른 예시적인 실시예에 따르면, 디지털 입력 신호를 아날로그 출력 신호로 변환하되 프로세서에 의해 실행되면 상술한 방법을 제어하거나 실행하는 프로그램 요소가 제공된다.
발명의 실시예는, 임의의 종류의 데이터 캐리어 상에 저장되거나 그와 다른 방법으로 제공될 수 있고, 임의의 적절한 데이터 처리 유닛에서 또는 그에 의해서 실행될 수 있는 하나 이상의 적절한 소프트웨어 프로그램에 의해 부분적으로 또는 전체적으로 구현되거나 지원될 수 있다. 소프트웨어 프로그램 또는 루틴은 디지털-아날로그 변환에 적용될 수 있는 것이 바람직하다. 본 발명의 실시에에 따른 디지털-아날로그 변환 방식은 컴퓨터 프로그램, 즉, 소프트웨어에 의해, 또는 하나 이상의 특수 전자 최적화 회로, 즉, 하드웨어에서, 또는 하이브리드 형태, 즉, 소프트웨어 구성 요소와 하드웨어 구성요소에 의해 수행될 수 있다.
본 출원의 경우에 있어서, "루프 필터"라는 용어는, 특히, 주파수 선택 디지털 필터를 나타낼 수 있다. 루프 필터의 실례로는 저역 통과 필터, 적분기 또는 대역 통과 필터가 있으며, 임의의 차수 및/또는 주파수 응답을 가질 수 있다. 루프 필터는 신호 출력이 고품질일 것으로 기대되는 비교적 작은 주파수 대역에서 높은 이득을 가질 수 있다. 그 결과로서, 폐쇄 루프 역학은 비교기에 의해 도입되는 이 관심 주파수 대역 내의 양자화 잡음을 감소시킬 수 있다. 이 주파수 대역 외부에서, 루프 필터 이득은 일반적으로 폐쇄형 루프를 안정 상태로 만들 수 있을 정도로 작다. 외부의 양자화 잡음은 일반적으로 아날로그 필터(참조 기호(112) 참조)에 의해 감쇠될 것이다. 보다 상세한 사항은 Richard Schreier과 Gabor C. Temes의 "Understanding Delta-Sigma Data Converters"(IEEE Press, 2005)에서 찾을 수 있다.
본 출원의 경우에 있어서, "히스테리시스 함수를 갖는 비교기"라는 용어는, 특히, 입력 레벨이 제 1의 하위 임계 레벨보다 작을 때 출력이 제 1 출력 레벨과 동일하고, 입력 레벨이 제 2의 상위 임계 레벨보다 클 때 제 2 출력 레벨을 출력하며, 입력 레벨이 제 1의 하위 레벨과 제 2의 상위 레벨 사이에 있을 때에는 본질적으로 불변 상태로 유지되는 비선형 함수를 나타낼 수 있다. 이 제 2의 상위 임계 레벨은 제 1의 하위 임계 레벨보다 더 크다. 양쪽 임계 레벨이 동일할 때, 비교기는 히스테리시스를 갖지 않는다. 제 2의 상위 임계 레벨과 제 1의 하위 임계 레벨 사이의 차이는 또한 히스테리시스 슬랙(hysteresis slack)을 나타낸다.
예시적인 실시예에 따르면, 비동기식 시그마 델타 변조기에 의해 아날로그 출력 신호로 변환될 디지털 입력 신호를 처리한 후에 클록 신호에 의한 신호 샘플링이 수행될 수 있는 비동기식 시그마-델타 DAC가 제공된다. 이것은 대안의 DAC 아키텍처를 제공할 수 있으며, DAC의 구성 및 동작을 현저히 단순화시킬 수 있다. 디지털 루프와 히스테리시스 비교기를 갖는 비동기식 시그마 델타 변조기에 의해 신호 처리 동안에 클록 신호를 반드시 사용해야 할 필요가 이미 없다.
이러한 디지털 아날로그 변환기는 기본적으로 디지털 구성요소를 기초로 구성되어, 다수의 아날로그 구성요소가 감소하거나 최소화될 수 있게 한다. 이것은 고정밀도를 허용할 수 있고, 디바이스를 구성하는 노고와 비용을 감소시킬 수 있다.
예시적인 실시예에 따르면, 비동기식 시그마-델타 변조기가 신호 처리 경로 내의 입력 단으로서 사용되고, 시그마-델타 변조기 내에서의 처리 방식으로 인해 생성된 신호가 클록 신호에 기초하여 후속으로 샘플링될 수 있다. 델타-시그마 변조기는 그것의 출력(귀환 신호)이 클록되지 않을 때 특히 비동기식이라고 지칭될 수 있으며, 따라서 고정 클록 래스터(a fix clock raster)에 의해 표현되지 않은 임의의 시점에서 천이할 수 있다.
이 단락은 비동기식 시그마-델타 변조기의 동작을 동기식 시그마-델타 변조기의 동작과 대조한다. 동기식 시그마-델타 변조기의 비교기 출력은 클록되고 피드백으로서 사용된다. 그 결과로서, 피드백 신호가 비교기 입력의 변경 부호에 관한 정보를 지연시킬 때까지 최대 하나의 샘플 클록 기간을 취할 수 있다. 이 시간 양자화는 피드백 대기 시간을 변화시키고, 종국에는 출력부에 원치 않는 잡음을 가져온다. 샘플 클록 속도를 증가시키면, 이러한 시간 양자화 잡음이 감소하지만, 비교기 출력이 루프 필터에 보다 일찍 이용될 수 있게 하여 제어 루프가 이동하는 속도를 전후로 증가시킨다. 변조기 출력의 천이 속도 증가는 클록 지터를 샘플링하도록 감도를 증가시키고, 그에 따라, 다른 잡음원을 증가시킨다. 샘플링 유닛을 완전히 제거하면, 이론적으로는 무한히 빠른 발진이 유도될 것이다. 제어 루프의 발진 주파수를 제한하기 위해서는 히스테리시스 요소(예를 들어, 히스테리시스형 성능을 갖는 비교기)가 구현될 수 있다. 히스테리시스 요소는 루프 필터가 피드백 루프에서 소정량의 차이를 누적하기 이전이 아니라면 그것의 출력 레벨을 변경할 수 있다. 전체적으로, 히스테리시스는 임의의 시간 양자화 에러를 감소시키거나 제거할 수 있고, 발진 주파수를 제어하여 변조기를 안정하게 만들 수 있다.
비동기식 시그마-델타 변조기에 후속하는 샘플링은 시간 에러를 감소시키거나 최소화시키기 위해 가능한 한 신속하게 수행될 수 있다.
원하는 샘플 시간을 검출, 정의 및/또는 출력하여, 신호가 샘플링되는 시점을 정의하거나 그러한 시점에 영향을 미치는 타임 스탬프 유닛이 제공될 수 있다.
예시적인 실시예에 따르면, 동기식으로 샘플링된 비트 스트림에서 코딩되며 비동기식 시그마-델타 변조기를 사용하는 D/A 변환기가 제공된다. 그러한 DAC의 동작은 높은 비트 속도에서 동기식으로 샘플링함으로써 수행될 수 있다. 대안으로, 잡음 형상 시간 양자화 에러가 고려될 수 있다. 또 다른 예시적인 실시예에 따르면, 동기식으로 샘플링된 비트 스트림에서 코딩되며 세미-비동기식 시그마-델타 변조기를 사용하는 D/A 변환기(a semi-asynchronous sigma-delta modulation)가 제공될 수 있다.
이러한 DAC는 테스트 디바이스, 특히, 자동 검사 장비(ATE) 내의 임의의 파형 발생기에서 구현될 수 있다.
구체적으로, 양자화된 카파 변조기(a quantized kappa modulator)가 DAC에 사용될 수 있다. 카파 변조기는, 특히, 히스테리시스 비교기와 직렬로 접속된 루프 필터로 표현될 수 있으며, 비교기의 출력부를 루프 필터의 입력부와 접속시킨 피드백 루프를 갖는다. 이러한 카파 변조기 또는 비동기식 시그마-델타 변조기는 비동기식 천이 시간을 생성할 수 있다. 타임 스탬프 유닛, 잡음 셰이퍼 유닛(a noise shaper unit) 및 펄스 폭 유닛으로 구성되는 후속 장치는 천이 시간을 고속 고정 클록으로 양자화시키며, 양자화 영역을 신호 대역 외부로 이동시키도록 잡음 성형하는 데 사용될 수 있다. 펄스 폭 유닛을 통과한 후, 신호는 디지털 드라이브 유닛에 공급될 수 있다.
통상적인 카파 변조기에 비하면, 그러한 디지털 비트 스트림을 클록시키는 데에 이용될 수 있다는 이점을 가질 수도 있다. 예를 들어, 비동기식 시그마-델타 변조기의 샘플링된 출력 비트 스트림은, 그 변조기가 처음에 비동기식이었다 하더라도, 자동 검사 장비의 패턴 메모리 내에 저장되고 추후에 일정한 동기식 클록 속도로 출력될 수 있다.
통상적인 시그마-델타 변조기에 비하면, 그러한 구성은, 천이 밀도를 증가시키지 않은 상태로 고속 클록의 정밀한 시간 분석이, 예를 들어, 높은 OSR/오버샘플링 비율 시그마-델타 변조기에 사용될 수 있다는 이점을 가질 수 있다. 카파 변조기의 발진기 주파수는 낮은 상태로 유지될 수 있다.
통상적인 시그마-델타 변조기에 관한 추가의 이점은 양자화 에러가 가장 빠른 적절한 비트 주파수와 카파 변조기의 변조기(발진) 주파수 사이의 비율인 인자만큼 감소할 수 있다는 것이다. 따라서, 잡음 성형이 보다 적게 필요할수록, OSR이 감소할 수 있고 지터 감소가 감소할 수 있다. 또한, 보다 양호한 신호 대 잡음 비가 획득될 수 있다. 실시예는 가장 빠른 적절한 비트 주파수가 변조기(발진) 주파수보다 클 때 특히 유리하게 구현될 수 있다.
발명의 예시적인 실시예에 따르면, 세미-동기식 시그마-델타 변조기가 제공될 수 있다.
샘플 주파수를 적절하게 유지시키는 것, 예를 들어, 변조 주파수의 10겹(10-fold) 또는 20겹(20-fold)을 유지시키는 것이 가능하다. 또한, 가장 빠른 적절한 비트 주파수로 나머지 양자화 에러를 잡음 성형하는 것이 가능하다.
다음, 디지털-아날로그 변환기의 추가 예시적인 실시예가 설명될 것이다. 그러나, 이들 실시예는, 또한, 측정 디바이스, 방법, 프로그램 요소 및 컴퓨터 판독가능 매체에도 적용된다.
디지털-아날로그 변환기는 비교기에 의해 처리된 신호를 디지털 입력 신호로 피드백시킬 수 있는 피드백 루프를 포함할 수 있으며, 이 때 클록 샘플 유닛은 피드백 루프 외부에 구성될 수 있다. 다시 말해, 신호가 입력에 귀환될 수 있는 신호 경로의 분기점을 통과한 후에만, 클록 샘플 유닛이 그에 의해 비동기식 시그마-델타 변조기 유닛 다음에 제공되거나 또는 그러한 변조기 유닛의 후방에 제공되도록 구성될 수 있다. 이것은 비동기식 시그마-델타 변조기의 동작과 클록 샘플 유닛의 동작을 분리시킬 수 있다.
특히, 클록 샘플 유닛은 신호 경로에서 피드백 루프 다음에 또는 피드백 루프 하류에 구성될 수 있다.
디지털-아날로그 변환기는 비교기에 의해 처리된 신호(피드백 루프를 통해 전달된 신호)를 디지털 입력 신호와 결합하는 결합 유닛을 포함할 수 있다. 이러한 결합 유닛은 비동기식 시그마-델타 변조기의 출력으로부터 귀환되는 신호와 입력 신호를 가산 또는 감산할 수 있다.
비교기는 신호 경로에서 저역 통과 필터 후방에 구성될 수 있다. 따라서, 처리될 신호가 먼저 저역 통과 유닛 또는 적분기 유닛에 공급되고, 이어서 비교기를 통과하며, 비교기를 통과한 후, 신호는 루프 필터의 입력부에 피드백될 수 있고 또한 후속하여 구성된 샘플 유닛의 입력에 공급될 수 있다.
비교기는 시간 양자화 잡음을 도입하지 않으면서 피드백 루프를 안정적으로 만들 수 있는 히스테리시스 특징을 포함할 수 있다.
디지털-아날로그 변환기는 클록 샘플 유닛의 출력부에 연결된 드라이버 유닛을 더 포함할 수 있다. 다시 말해, 클록에 의해 변경된 후, 신호는 추가 처리를 위해 드라이버에 공급될 수 있다.
디지털-아날로그 변환기는 드라이버 유닛의 출력에 연결된 아날로그 필터를 더 포함할 수 있다. 이러한 아날로그 필터를 처리한 후, 신호는 출력가능 아날로그 포맷으로 적절히 변환될 수 있다.
그 외에, 디지털-아날로그 변환기는 비교기에 의해 처리된 신호를 샘플링하는 시점을 검출하도록 타임 스탬프 유닛을 포함할 수 있다. 따라서, 이러한 타임 스탬프 유닛은 출력 레벨을 변화시키기에 적절한 시기를 검출할 수 있다.
디지털-아날로그 변환기는, 클록 샘플 유닛의 클록 신호에 기초하여, 타임 스탬프 유닛에 의해 출력된 신호를 처리하도록 구성된 잡음 셰이퍼 유닛을 더 포함할 수 있다. 따라서, 잡음 셰이퍼는 잡음을 "대역내" 범위로부터 잡음이 용이하게 제거될 수 있거나 현저히 방해하지 않는 "대역외" 범위로 이동시키는 구축 블록일 수 있다.
다음으로, 측정 장치의 예시적인 실시예가 설명될 것이다. 그러나, 이 실시예는 디지털-아날로그 변환기, 방법, 프로그램 요소 및 컴퓨터 판독가능 매체도 포함한다.
측정 장치는 센서 디바이스, 피검사 장치 또는 재료를 검사하는 테스트 디바이스, 화학, 생물학 및/또는 약학 분석용 디바이스, 액체 성분을 분리시키는 유체 분리 시스템(a fluid separation system), 모세 전기영동 디바이스(a capillary electrophoresis device), 유체 크로마토그래피 디바이스(a liquid chromatography device), 기체 크로마토그래피 디바이스, 전자 측정 디바이스, 및 질량분광(mass spectroscopy) 디바이스 중 적어도 하나를 포함할 수 있다. 특히, 발명의 예시적인 실시예에 따른 DAC는 메모리, 휴대 전화용 칩, 기타 전자 제품 등의 디바이스를 검사하는 자동 검사 장비에 구현될 수 있다.
따라서, 예시적인 실시예에 따르면, 비동기식 시그마-델타 DAC는 측정을 위해 아날로그 파형의 생성을 위한 D/A 변환을 수행하도록 제공될 수 있다. 예시적인 실시예는 자동 검사 장비 구성에, 즉, 피검사 장치(DUT)를 검사하도록 구현될 수 있다.
이러한 디지털-아날로그 변환기는 임의의 파형 생성기가 피검사 장치(DUT, 예를 들어, 휴대폰 칩의 마이크로폰 입력)에 인가될 아날로그 파형 신호를 생성한다. 이후, 이러한 아날로그 사인 파형은 자극 신호로서 UDT의 핀에 인가될 수 있고, DUT의 디지털 응답 신호는 테스터의 분석 유닛에 의해 평가될 수 있다. 이러한 테스터의 출력은 피검사 장치의 허용 가능성 또는 테스트 실패 여부를 표시하는 결과 신호가 될 수 있다. 이러한 시나리오에서는, 이러한 테스트 디바이스 내부, 특히, 그러한 테스트 디바이스의 DAC 내부에 있는 발명의 실시예에 따른 신호 처리 디바이스를 집적하는 것이 유리할 수도 있다.
본 발명에 따른 실시예의 기타 목적과 주목할 만한 많은 이점은 첨부한 도면과 관련하여 실시예에 대한 다음의 보다 상세한 설명을 참조하면 용이하게 인식되고 보다 잘 이해될 것이다. 실질적으로 또는 기능적으로 동일하거나 유사한 특징은 동일한 참조 기호로 표기될 것이다.
도 1 내지 도 3은 발명의 예시적인 실시예 따른 디지털-아날로그 변환기를 도시한 도면이다.
도면의 실례는 개략적인 것이다.
다음에 있어서, 도 1을 참조하면, 발명의 예시적인 실시예에 따른 비동기식 시그마-델타 디지털-아날로그 변환기(100)가 설명될 것이다.
비동기식 시그마-델타 디지털-아날로그 변환기(100)를 상세히 설명하기 전에, 처리될 개개의 신호가 정의될 것이다.
다음의 공통 표시법, 연속 시간 신호는 둥근 괄호 내에 시간 인자 't'를 표시하여, 예를 들어, x(t)로 표시되는 반면, 이산 시간 신호의 샘플은 꺾쇠괄호 내에 샘플 인자 'k'로 표시하여, 예를 들어, y[k]로 표시된다. 연속 시간 필터는 복소 인자 's'로 표시하여, 예를 들어, F(s) 또는 H(s)로 표시된다.
신호 "u"는 디지털 입력 신호를 표시한다. 신호 "f"는 필터링된 아날로그 출력 신호를 표시한다. fb는 샘플 주파수를 표시한다. 신호 "x"는 연속 시간 비교기 출력부의 출력을 표시한다. y는 최종 샘플단의 출력, 즉, 최종 아날로그 필터의 입력부를 표시한다.
루프 필터(104)는 연속 시간 신호 x(t)를 입력으로서 수신하는 연속 시간 필터이므로 H(s)로 라벨링될 수 있다. x(t)는 연속 시간 입력 신호(또는 입력 신호)로서 표시될 수 있고, x[k]는 이산 시간 입력 신호(또는 입력 샘플)로서 표시될 수 있다.
디지털-아날로그 변환기(100)의 입력부(101)에서, 신호 u[k]가 제공된다. 디지털 신호 u[k]는 업샘플러 블록 또는 샘플 및 홀드 블록(102)에 의해 시간 도메인의 신호 u(t)로 변환될 수 있다. 디지털-아날로그 변환기(100)로 입력된 신호는 디지털 시간-이산 값-연속 신호일 수 있다.
따라서, 업샘플링 유닛(102)은 신호 u(t)를 출력하고, 이 신호를 감산기 유닛(103)에 공급한다. 감산기 유닛(103)은 신호 u(t)와 피드백 루프(121)를 통해서 비교기(106)의 출력부로부터 귀환되는 신호 사이의 차이 신호를 형성한다. 선택적으로, 신호 u(t)는 분기점(111)에서 분리되어 감산기 유닛(103)과 합산 유닛(105)에 공급된다.
감산기 유닛(103)의 출력부에서, 루프 필터(104)에 공급되는 신호가 제공된다. 유닛(104)에서 신호를 필터링한 후, 처리된 신호가 루프 필터(104)의 출력 신호와 신호 u(t)의 합을 형성하는 합산 유닛(105)에 공급된다. 루프 필터(104)는 저역 통과 필터 또는 적분기 또는 임의의 차수 및 주파수 응답의 대역 통과 필터일 수 있다.
합산 유닛(105)에 의해 출력된 신호가 히스테리시스 특징을 갖는 비교기(106)에 입력된다. 비교기 유닛(106)의 출력부에 있는 분기점(107)에서는 신호 x(t)가 감산기 유닛(103)으로 귀환된다.
또한, 상기 분기점(107)에서, 신호 x(t)는 시간 연속 신호 x(t)를 샘플링하여 샘플링된 신호 y[k]로 변환하는 클록 샘플링 유닛(108)에 입력된다. 신호 y[k]는 그것으로부터 연속 시간 신호 y(t)를 생성하는 드라이브 유닛(109)에 공급된다. 이 신호 y(t)는 필터 함수 F(s)에 기초하여 신호를 필터링하는 아날로그 필터 유닛(112)에 공급될 수 있다. 따라서, 디지털-아날로그 변환기(100)의 출력부에서는 필터링된 아날로그 출력 신호 f(t)(114)가 생성된다.
도 1은 비동기식 시그마 델타 변조기(120)를 갖는 비동기식 시그마-델타 DAC(100)를 예시한다. 비동기식 시그마-델타 루프 시스템(120, 121)은 소프트웨어로 구현될 수 있다. 비동기식 시그마-델타 루프 시스템의 발진 주파수 fOSC는 히스테리시스 슬랙(the hysteresis slack)에 의존한다. DAC(100)의 동기식 샘플링은 발진 주파수 fOSC보다 현저히 클 수 있는 비트 주파수 fb(fb>>fOSC)에서 소프트웨어로 수행될 수도 있다. 도 1의 아키텍처는 fb가 fOSC보다 현저히 크기 때문에 시간 양자화 에러가 매우 작을 수 있다는 이점을 가질 수 있다. 더 나아가, 지터 민감도(the jitter sensitivity)도 fb와 분리(decoupled)될 수 있다(fOSC에 의해 제어됨). 출력은 여전히 fb에 대해 동기식일 수 있다.
루프 동작은 루프 필터(104)가 적분기로서 구현될 때 가장 쉽게 이해될 수 있다. 히스테리시스 특징을 가지는 비교기(106)에서, 비교기(106)의 천이 지점은 루프 차이가 히스테리시스 슬랙에 누적되는 때를 표시한다. 따라서, 비교기 출력의 천이 시간은 입력 신호 'u'에 관한 정보를 전달한다.
따라서, 도 1은 디지털 입력 신호(101)를 아날로그 출력 신호(113)로 변환하는 비동기식 시그마-델타 디지털-아날로그 변환기(100)를 도시한다. 디지털-아날로그 변환기(100)는, 루프 필터(104)와 비교기(106)를 포함하며 디지털 입력 신호(101)를 공급받는 비동기식 시그마-델타 변조기(120)를 포함한다.
또한, 클록 샘플 유닛(108)은 비교기(106)에 의해 처리되는 신호를 샘플 클록 속도 fb로 샘플링하여, 추후 처리 이후에 아날로그 출력 신호 f(t)를 생성할 수 있다.
도 1의 구성에서, 비동기식 시그마-델타 변조기(120)는 클록과는 무관한 방식으로, 즉, fb와는 개별적으로 동작한다. 피드백 루프(121)는 비교기(106)에 의해 처리되는 신호 x(t)를 디지털 입력 신호 u(t)로 귀환시키도록 적응되며, 이 경우 클록 샘플 유닛(108)은 피드백 루프(121)의 외부에 구성된다.
보다 구체적으로, 클록 샘플 유닛(108)은 신호 경로 내에서 피드백 루프(121)의 후방에 구성된다. 결합 유닛(103)은 비교기(106)에 의해 처리된 신호 x(t)를 디지털 입력 신호 u(t)와 결합시킨다. 비교기(106)는 신호 경로 내에서 루프 필터(104)의 후방에 접속된다. 비교기(106)는 히스테리시스 특징을 갖는다.
드라이버 유닛(109)은 클록 샘플 유닛(108)의 출력부에 연결된다. 아날로그 필터 유닛(112)은 드라이버 유닛(109)의 출력부에 연결된다.
다음으로, 도 2를 참조하면, 발명의 다른 예시적인 실시예에 따른 디지털-아날로그 변환기(200)가 설명될 것이다.
예시적인 실시예에서는 비동기식 시그마-델타 변조기(120)와 샘플링 유닛(108)이 컴퓨터 또는 DSP(digital signal processor) 상에서 소프트웨어로 구현될 수 있다. 비동기식 시그마-델타 변조기(120)는 시간 연속 시스템이지만, 런지-쿠타(Runge-Kutta)와 같은 혼합형 신호 시뮬레이션 알고리즘을 이용하여 컴퓨터 상에서 모델링될 수 있다. 변조기 출력은, 소프트웨어로 샘플링될 수 있고, 추후에 동기식 고정 샘플 클록으로 재생될 수도 있는 디지털 ATE(automatic test equipment) 채널의 패턴 메모리 내부로의 추가 다운로드를 위해 파일 내에 저장될 수 있다.
도 2의 실시예는 잡음 성형 시간 양자화 에러를 갖는 샘플링된 비동기식 시그마-델타 변조기를 도시한다.
이 실시예에서는 비교기 출력(106)이 천이하는 시점을 검출하는 타임 스탬프 유닛(201)이 제공된다. 또한, 클록 샘플 유닛(108)의 클록 신호 fb에 기초하여 타임 스탬프 유닛(201)에 의해 출력된 신호 T[k]를 처리하는 잡음 셰이퍼 유닛(a noise shaper unit)(202)이 제공된다. 펄스 폭 변조기(pulse width modulator: PWM) 유닛(203)은 클록 샘플 유닛(108)의 클록 신호 fb에 기초하여 잡음 셰이퍼 유닛(202)에 의해 출력된 신호 W[k]를 처리하도록 구성된다. 구성 소자(201) 내지 구성 소자(203)를 포함하는 블록은 비동기식 시그마-델타 변조기(120)의 출력부와 드라이브 유닛(109)의 입력부 사이에 구성된다.
용어 T[k]는 비동기식 시그마-델타 변조기 출력 x(t)의 후속 천이들 간의 시간 간격을 표시한다. W[k]는 잡음 성형 양자화기의 결과로서 fb에 의해 양자화된 폭을 표시한다. 펄스 폭 변조기 유닛(203)은 폭 W[k]를 비트 스트림 y[k]로 확장 한다.
예시적인 실시예에서, u[k]와 y[k] 사이의 모든 블록은 컴퓨터 또는 DSP 상에서 소프트웨어로 구현된다.
도 2의 실시예에서는, 양자화 에러를 검출하여 누적시키며, 추가 처리에 그러한 에러를 고려하여 정밀도를 증가시키는 것이 가능하다. 펄스 폭 변조기(203)는 초기 샘플링이 너무 이른지 아니면 너무 늦었는지의 여부에 따라 펄스 폭을 출력할 수 있다. 따라서, 보상이 달성될 수 있다.
도 2의 실시예에 따르면, 나머지 시간 양자화 에러는 관심(잡음 성형) 주파수 대역에서 감소할 수 있다.
다음으로, 도 3을 참조하면, 발명의 다른 예시적인 실시예에 따른 세미-비동기식(semi-asynchronous) 디지털-아날로그 변환기(300)가 설명될 것이다.
도 3의 실시예는 신호를 제 1 감산 유닛(103)으로 귀환시키는 분기점(107)이 신호 경로 내에서 클록 신호 유닛(108)의 후방에 위치한다는 점에서 도 1의 실시예와 구별된다.
이러한 세미-비동기식 구성은 동기식 소프트웨어 구성에 히스테리시스를 가지는 시그마-델타 루프(120, 121)를 수반한다. 조건 fb>>fOSC 때문에 시간 양자화 에러가 작을 수 있다.
또한, 나머지 시간 양자화 에러는 관심 (잡음 성형) 주파수 대역에서 감소할 수 있다.
"포함하는"이라는 용어는 다른 요소 또는 특징을 배제하지 않으며, 단수 표현이 복수를 배제하는 것이 아님에 유의해야 한다. 또한, 여러 가지 실시예와 관련하여 설명된 요소들이 결합할 수 있다. 또한, 특허청구범위 내의 참조 기호는 특허청구범위의 범주를 제한하는 것으로 이해되어서는 안 된다는 점에 유의해야 한다.

Claims (20)

  1. 디지털 입력 신호(u[k])를 아날로그 출력 신호(f(t))로 변환하는 비동기식 시그마 델타 디지털-아날로그 변환기(100)로서,
    루프 필터(104)와 히스테리시스 함수(a hysteresis function)를 갖는 비교기(106)를 포함하는 비동기식 시그마 델타 변조기(120)-상기 비동기식 시그마 델타 변조기(120)에는 상기 디지털 입력 신호(u[k])가 공급됨-와,
    상기 비교기(106)에 의해 출력된 신호(x(t))를 클록 신호(fb)에 기초하여 샘플링함으로써 상기 아날로그 출력 신호(f(t))를 생성하는 클록 샘플 유닛(108)을 포함하며,
    상기 비동기식 시그마 델타 변조기(120) 및 상기 클록 샘플 유닛(108)은 전자 최적화 회로, 컴퓨터 판독가능 매체 상에 저장된 소프트웨어를 실행하는 프로세서, 및 전자 최적화 회로와 컴퓨터 판독가능 매체 상에 저장된 소프트웨어를 실행하는 프로세서의 하이브리드로 구성되는 그룹 중 하나에 의해 구현되는
    비동기식 시그마 델타 디지털-아날로그 변환기.
  2. 제 1 항에 있어서,
    상기 비동기식 시그마 델타 변조기(120)는 클록과는 무관한 방식으로(in a clock-free manner) 동작하는
    비동기식 시그마 델타 디지털-아날로그 변환기.
  3. 제 1 항에 있어서,
    상기 비교기(106)에 의해 처리된 상기 신호(x(t))를 상기 입력 신호(u[k])로 귀환시키는 피드백 루프(121)를 포함하되,
    상기 클록 샘플 유닛(108)은 상기 피드백 루프(121)의 외부에 배치되는
    비동기식 시그마 델타 디지털-아날로그 변환기.
  4. 제 3 항에 있어서,
    상기 클록 샘플 유닛(108)은 상기 피드백 루프(121) 내부의 신호 경로에 배치되는
    비동기식 시그마 델타 디지털-아날로그 변환기.
  5. 제 1 항에 있어서,
    상기 루프 필터(104)는 저역 통과 필터, 적분기 및 대역 통과 필터로 구성되는 그룹 중의 적어도 하나를 포함하는
    비동기식 시그마 델타 디지털-아날로그 변환기.
  6. 제 1 항에 있어서,
    상기 비동기식 시그마 델타 변조기(120) 및 상기 클록 샘플 유닛(108)으로 구성되는 그룹의 적어도 하나의 구성 요소는 컴퓨터 판독가능 매체 상에 저장된 소프트웨어를 실행하는 프로세서에 의해 구현되는
    비동기식 시그마 델타 디지털-아날로그 변환기.
  7. 제 1 항에 있어서,
    상기 비동기식 시그마 델타 변조기(120) 및 상기 클록 샘플 유닛(108)은 컴퓨터 판독가능 매체 상에 저장된 소프트웨어를 실행하는 프로세서에 의해 구현되는
    비동기식 시그마 델타 디지털-아날로그 변환기.
  8. 제 1 항에 있어서,
    상기 클록 샘플 유닛(108)의 출력부에 연결되는 드라이버 유닛(109)을 포함하는
    비동기식 시그마 델타 디지털-아날로그 변환기.
  9. 제 8 항에 있어서,
    상기 드라이버 유닛(109)은 하드웨어로 구현되는
    비동기식 시그마 델타 디지털-아날로그 변환기.
  10. 제 8 항에 있어서,
    상기 드라이버 유닛(109)의 출력부에 연결되는 아날로그 필터(112)를 포함하는
    비동기식 시그마 델타 디지털-아날로그 변환기.
  11. 제 1 항에 있어서,
    상기 클록 샘플 유닛은,
    상기 비교기(106)에 의해 출력된 상기 신호(x(t))를 샘플링하는 시점을 규정하는 타임 스탬프 유닛(201)과,
    상기 클록 신호(fb)에 기초하여 상기 타임 스탬프 유닛(201)에 의해 출력된 신호(T[k])를 처리하는 잡음 셰이퍼 유닛(a nose shaper unit)(202)과,
    상기 클록 신호(fb)에 기초하여 상기 잡음 셰피어 유닛(202)에 의해 출력된 신호(W[k])를 처리하는 펄스 폭 변조기(203)를 포함하는
    비동기식 시그마 델타 디지털-아날로그 변환기.
  12. 제 1 항에 있어서,
    초기 디지털 입력 신호(u[k])를 전처리하여 상기 비동기식 시그마 델타 변조기(120)에 공급될 전처리 입력 신호(u(t))를 생성하는 샘플 앤드 홀드 유닛(102)을 포함하는
    비동기식 시그마 델타 디지털-아날로그 변환기.
  13. 제 12 항에 있어서,
    상기 샘플 앤드 홀드 유닛(102)은 컴퓨터 판독가능 매체 상에 저장된 소프트웨어를 실행하는 프로세서에 의해 구현되는
    비동기식 시그마 델타 디지털-아날로그 변환기.
  14. 측정 장치로서,
    상기 측정 장치에 의해 실행되는 측정과 관련된 디지털 입력 신호(u[k])를 생성하는 데이터 생성 유닛과,
    상기 디지털 입력 신호(u[k])를 아날로그 출력 신호(f(t))로 변환하는 비동기식 시그마 델타 디지털-아날로그 변환기(100)를 포함하며,
    상기 비동기식 시그마 델타 디지털-아날로그 변환기(100)는,
    루프 필터(104)와 히스테리시스 함수를 갖는 비교기(106)를 포함하는 비동기식 시그마 델타 변조기(120)-상기 비동기식 시그마 델타 변조기(120)에는 상기 디지털 입력 신호(u[k])가 공급됨-와,
    상기 비교기(106)에 의해 출력된 신호(x(t))를 클록 신호(fb)에 기초하여 샘플링함으로써 상기 아날로그 출력 신호(f(t))를 생성하는 클록 샘플 유닛(108)을 포함하는
    측정 장치.
  15. 제 14 항에 있어서,
    센서 디바이스, 피검사 장치 또는 재료를 검사하는 테스트 디바이스, 화학, 생물학 또는 약학 분석을 위한 디바이스, 액체 화합물을 분리시키는 유체 분리 시스템(a fluid separation system), 모세 전기영동 디바이스(a capillary electrophoresis device), 유체 크로마토그래피 디바이스(a liquid chromatography device), 기체 크로마토그래피 디바이스, 전자 측정 디바이스, 및 질량분광 디바이스(a mass spectroscopy device) 중 적어도 하나를 포함하는
    측정 장치.
  16. 디지털 입력 신호(u[k])를 아날로그 출력 신호(f(t))로 변환하는 방법으로서,
    루프 필터(104) 및 히스테리시스 함수를 갖는 비교기(106)를 포함하는 비동기식 시그마 델타 변조기(120)에 상기 디지털 입력 신호(u[k])를 공급하는 단계와,
    상기 비교기에 의해 출력된 신호(x(t))를 클록 신호(fb)에 기초하여 샘플링함으로써 상기 아날로그 출력 신호(f(t))를 생성하는 단계와,
    상기 비교기(106)에 의해 출력된 상기 신호(x(t))를 상기 디지털 입력 신호(u[k])로 귀환시켜 피드백 루프(121)를 형성하는 단계를 포함하며,
    상기 비교기(106)에 의해 출력된 상기 신호(x(t))의 샘플링은 상기 피드백 루프(121)의 외부에서 배치되는
    신호 변환 방법.
  17. 프로세서(100)에 의해 실행되면 디지털 입력 신호(u[k])를 아날로그 출력 신호(f(t))로 변환하는 방법을 제어하거나 실행하는 컴퓨터 프로그램이 저장되는 컴퓨터 판독가능 매체로서, 상기 컴퓨터 프로그램은
    루프 필터(104) 및 히스테리시스 함수를 갖는 비교기(106)를 포함하는 비동기식 시그마 델타 변조기(120)에 상기 디지털 입력 신호(u[k])를 공급하는 단계와,
    상기 비교기에 의해 출력된 신호(x(t))를 클록 신호(fb)에 기초하여 샘플링함으로써 상기 아날로그 출력 신호(f(t))를 생성하는 단계와,
    상기 비교기(106)에 의해 출력된 상기 신호(x(t))를 상기 디지털 입력 신호(u[k])로 귀환시켜 피드백 루프(121)를 형성하는 단계를 포함하되, 상기 비교기(106)에 의해 출력된 상기 신호(x(t))의 샘플링은 상기 피드백 루프(121)의 외부에서 배치되는,
    방법을 수행하는 인스트럭션을 포함하는
    컴퓨터 판독가능 매체.
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