JP2000512826A - シグマ―デルタ変調器を具えたアナログ―ディジタル変換器 - Google Patents

Abstract

(57)【要約】 アナログ‐ディジタル変換器が、非同期衝撃計数変調された方形波を発生する非同期シクマ‐デルタ変調器、その非同期方形波を同期的にサンプリングするためのサンプリング手段、及びそのサンプリング手段からのサンプルを所望のPCM-フォーマットに変換するこめのデシメイティングディジタルフィルタを具えている。

Description

【発明の詳細な説明】 シグマ‐デルタ変調器を具えたアナログ‐ディジタル変換器 この発明はデシメイティングディジタルフィルタにより追従されるシグマ‐デ ルタ変調器を具えているアナログ‐ディジタル変換器に関するものである。この アナログ‐ディジタル変換器は、例えば、“The Bell System Technical Journa l”の1969年２月の第48巻、第２号に発表された、D.J．Goodmanによる論文“The Ap-plication of Delta Modulation toAnalog to PCM Encoding”から既知であ る。 現代のCMOS集積回路の構成要素寸法の継続する低減は、信頼性の高い基準を維 持する理由で回路供給電圧の低減を必要とする。その供給電圧は３ボルト又はそ れ以下のように低い値へ都合よく低減され得る。しかしながらそのような低い供 給電圧は、振幅領域内で利用できる解答での課せられた低減の故に、サンプル、 ホールド及び振幅量子化を基礎とするＡ／Ｄ（アナログ‐ディジタル）変換計画 に対する迷惑行為である。それに反して、トランジスタの固有速度における増大 のせいで、構成要素寸法の減少はその回路での得られる時間解決に有益な効果を 有する。 それ故に、アナログ信号の情報が振幅軸から時間軸へ変えられ、且つ次に振幅 軸よりもむしろ時間軸が量子化される場合に、Ａ／Ｄ変換計画を使用することが 有利である。上記の刊行物に記載されたように、デシメイティングディジタルフ ィルタにより追従される同期シグマ‐デルタ変調器によって、これは好都合に実 行され得る。 同期シグマ‐デルタ変調器は、クロックパルス切換比較器を具えているフィー ドバックループから根本的に成っており、その比較器の２進出力クロック信号が アナログ入力信号と結合され、且つそこでそのように結合された信号が比較器の 入力端子へ供給されている。好都合にもその結合された信号が積分アナログフィ ルタを通して比較器の入力端子へ加えられるが、しかしながらアナログ入力信号 のためめ及びそれらの組合せに先立つ切換比較器の２進出力信号のための別々の 積分アナログフィルタを代わりとして用いることも可能である。 比較器の出力信号は同期２進（２評価された）サンプル（例えば０と１、又は −１と＋１）のストリームから成り、それにより時間のユニット当たりの１値の サンプルの数はアナログ入力信号の振幅とほぼ比例している。その２進サンプル のビットレートは比較器を切り換えるクロックパルスの変化率により決められる 。同期シグマ‐デルタ変調器の２進出力信号は、低いクロックレイトでビット並 列なディジタル信号にその２進信号を変換する、デシメイティングディジタルフ ィルタヘ加えられるので、パルスコード変調（PCM;Pulse Code Modulate）され た信号が得られる。上述の公表がこの機能に対する二次抽出法回路により追従さ れるディジタルトランスバーサルフィルタを提案している。 上述のA/D変換器の欠点は、ビデオ信号のような広帯域信号に対して、同期シ グマ‐デルタ変調器のクロック周波数はむしろ高くなくてはならないので、現代 の積分技術により信頼できる、単純な且つ頑強な装置を実現することは困難であ る。その困難性は、そのような同期シグマ‐デルタ変調の場合には、決定動作が 高い反復速度において非常に短時間に非常に弱い入力信号で実行されねばならぬ ことである。クロックされる双安定回路から成る実際の決定スイッチは、それら がそれらの前の決定動作から充分速く復元できないので、全部のこれらの要求を 満たさない。従って、そのスイッチにより成される決定は信頼できず、増大する 雑音に帰着する。本発明は冒頭部分に記載された種類のもっと信頼できるA/D変 換器を提供することを目的とし、且つ本発明によるアナログ‐ディジタル変換器 は、シグマ‐デルタ変調器が非同期衝撃計数変調された方形波を発生する、非同 期シグマ‐デルタ変調器であること、及びその非同期シグマ‐デルタ変調器の出 力端子とデシメイティングディジタルフィルタとの間にクロック制御されるサン プリング手段が設けられることを特徴としている。それ故に、同期シグマ‐デル タ変調の場合と異なって、クロック制御されるサンプラーが今やシグマ‐デルタ 変調器のループの外側に置かれる。この提案された形態においては、決定が大き い入力信号で実行され、非常にもっと頑健な動作に帰着する。 非同期シグマ‐デルタ変調器は積分する低域通過フィルタによるフィードバッ ク形態と、入力信号と結合された、比較器の出力がその低域通過フィルタの入力 端子へ供給される比較器とから成っている。その比較器は外部的に加えられるク ロックパルスにより切り換えられない。非同期シグマ‐デルタ変調器は、適切に 設計されたならば、非同期方形波を発生する。その発生された方形波は、入力信 号にほぼ線型に依存する衝撃計数と、その入力信号に非線形に依存する瞬時周波 数とを有している。 単純で、いかなるクロックすることも必要なく、主流CMOS技術とよく整合し、 且つ低電流及び電源電圧で動作できる、そのような非同期シグマ‐デルタ変調器 は、Proceedings of the IREE of Australiaの第36巻、1975年４月号の第83〜88 頁の、C.J．Kikkert他による論文「Asynchronous Delta Sigma Modulation」か ら例えば本質的に既知である。 AD変換過程の第２ステップは時間軸の離散化である。これは、充分に高いクロ ックレイトで、非同期シグマ‐デルタ変調器により発生された、衝撃計数変調さ れた非同期方形波をサンプリングすることにより成され得る。このサンプリング が、全サイクル期間にわたってホールディング動作を受ける場合に同期リーディ ングエッジ及びトレーリングエッジを有する衝撃計数変調された方形波に帰着す るはずの、且つ非同期シグマ‐デルタ変調器により発生された非同期方形波とほ ぼ類似している２評価された同期サンプルのストリームに帰着する。非同期方形 波のエッジ位置と同期等価物のエッジ位置との間の差は、量子化雑音と考えられ 得る。この量子化雑音はそのサンプラー動作においてクロックレートが高いほど 小さくなる。 そのサンプラーの２進出力パルスは続いて、PCM信号のような適切なディジタ ルフォーマットを得るために、デシメイティングディジタルフィルタにより処理 される。そのデシメイティングディジタルフィルタは、上述のD.J．Goodmanの論 文に記載されているように、ディジタルトランスバーサルフィルタを具えてもよ い。デシメイティングディジタルフィルタに対するもう一つの解決は、本発明者 によりIEEE Transactions on Circuits and Systemsの第２号、1993年２月発行 の第65〜72頁に記載されているように、回帰的ビットストリーム変換器を具えて もよい。そのような回帰的ビットストリーム変換器は、サブサンプラーとスペク トル補正フィルタとにより追従される櫛形フィルタと概念的に等価である。 本発明によると、クロック制御されるサンプラーがシグマ‐デルタ変調器のル ープの外側に形成されるので、フィードバックによる量子化雑音低減がない。こ れを補償するために、サンプラーのクロックレイトが更に増大され得る。しかし ながら、ビデオ信号のような高周波数信号が処理されねばならない場合には特に 、そのクロックレイトは実際的でなく高くなる。 この欠点を打破するために、本発明のアナログ‐ディジタル変換器は更に、ク ロック制御されるサンプリング手段が多相サンプラーを具えていることを特徴と している。それでそのサンプリングは単相サンプラーの場合におけるよりも非常 に低い周波数で行われ得る。そのシグマ‐デルタ変調器の非同期衝撃計数変調さ れた方形波はそれで多数のタップを有する遅延線内へ供給され得るので、各タッ プが先行するタップの方形波に対して時間シフトされた非同期方形波を出力する 。全部の時間シフトされた方形波がその時、より周波数のサンプリング速度で同 時にサンプリングされる。 更にもっと魅力的な形態が、本発明の更に別の態様に従って、その多相サンプ ラーが多数の移相されたサンプリングパルスを引き出すための遅延セルのクロッ ク制御されるストリング、及び前記の移相されたサンプリングパルスにより制御 される多数のサンプラーを具え、前記のサンプラーがシグマ‐デルタ変調器の非 同期衝撃計数変調された方形波を同時に受け取る場合に得られる。この形態の利 点は、多相サンプラーが遅延セルの遅延を制御するためにクロック制御される手 段を具える場合に特に、もっと正確な位相整列が達成され得ることである。 本発明のこれらの及びその他の態様を添付の図面を参照して記載しよう。ここ に、 本発明によるアナログ‐ディジタル変換器の第１実施例の図１、 図１の実施例の動作をより良く理解するための曲線の図２及び３、 本発明によるアナログ‐ディジタル変換器の第２実施例の図４、及び 本発明によるアナログ‐ディジタル変換器の第３実施例の図５、 を示す。 図１のディジタル‐アナログ変換器は非同期シグマ‐デルタ変調器１を具えて いる。この変調器は、アナログ入力信号Ｖがそれに印加され得る入力端子２、及 び出力信号Ｓを引き出すための出力端子３を含んでいる。その入力信号Ｖと出力 信号Ｓとは減算器４において相互から減算され、そのようにして得られた差信号 Ｖ−Ｓが低域通過フィルタ（積分器）５において低域通過濾波される。続いて、 その低域通過濾波された差信号が出力信号Ｓを引き出すために比較器（ハードリ ミッタ）６へ供給される。好適に、濾波された差信号は零レベルと比較され、そ れで、例えば、比較器６が、濾波された差信号が正である場合に第１出力レベル （＋１）を、且つ濾波された差信号が負である場合に第２出力レベル（−１）を 発生する。 減算器４、低域通過フィルタ及び比較器６が方形波を発生するフィードバック ループ内に配置されている。発生される方形波の衝撃計数τ／Ｔは入力信号Ｖに ほぼ線型に依存する。この従属性は次式 により表現され、ここでＶは出力方形波のレベルに対する入力信号のレベルを表 現し、τはその方形波が一つの値（例えば「高」）を有する時間を表現し、且つ Ｔはその方形波の完全なサイクルの周期を表現している。その方形波の周波数ｆ （＝１／Ｔ）は次式 ｆ／ｆ_c＝ω／ω_c≒１−Ｖ² ……（２） に従って入力信号Ｖに非線形に依存している。ここで、ｆ_cは中央周波数、すな わち入力信号Ｖ＝０の場合の方形波の周波数であり、且つωとω_cとはそれぞれ ｆとｆ_cとの角周波数である。図２は入力信号Ｖからの衝撃計数τ／Ｔと周波数 ｆとの従属性を図解している。 非同期シグマ‐デルタ変調器の中央周波数ｆ_cは、低域通過フィルタ５の極と 零とに、及び比較器６のヒステリシスに依存する。例えば、低域通過フィルタが 直流単位利得を有し、且つ角周波数ｐにおいて二極を有する二次のもので、角周 波数ｚ（ｐ≪ｚ）において零である場合に、 が央周角周波数ω_c＝２πｆ_cに対して見出され得て、ここでｈは比較器のヒステ リシスの相対値を表現し、すなわち比較器の入力信号が値ｈ及び−ｈを横切る 場合に、比較器の出力信号は−１から＋１へ、及びその逆へ切り換わる。上の式 （３）から、零入力信号において、ｐ＝２×10⁶sec^-1、ｚ＝200×10⁶sec^-1及び ｈ＝π／２×10^-4の場合に、非同期シグマ‐デルタ変調器１は、32MHzの周波数 ｆ_cにおいて振動することが結果として起こる。入力信号が、例えばＶ＝-1/2か らＶ＝1/2まで変動する場合に、周波数ｆが3/4ｆ_cからｆ_cを通って3/4ｆ_cへ戻っ て変動することが式（２）から結果として起こる。上式（３）内のヒステリシス の機能は必要ないが、フィードバックループ内の遅延素子により、完全に又は部 分的に満たされ得ることは注意されねばならない。 非同期シグマ‐デルタ変調器の方形波は続いてサンプラー７へ加えられ、その サンプラーは周波数ｆ_sのクロック信号により制御され、且つ非同期衝撃計数変 調された方形波を同期サンプルの系列へ変換する。図３はサンプリング過程の典 型的な波形を示している。この図において曲線ａ）は非同期方形波と同期サンプ リングが起こる瞬間を表現している×印とを示している。曲線ｂ）はサンプラー ７により発生されたサンプルを示している。このサンプルにおいては、サンプリ ングの瞬間における方形波の値が＋１である場合にサンプラーが１個の＋１のサ ンプルを発生すること、及び方形波の値がその瞬間に−１である場合にサンプラ ーが１個の−１のサンプルを発生することが想定される。もちろん、そのサンプ ラーが１及び０のような他の２進値を有するビットを発生することもまた可能で ある。その方形波の衝撃計数が入力信号Ｖと比例しているので、時間の単位当た りの１値のサンプルの数（すなわちこれらのサンプルの密度）は入力信号と比例 している。もっと詳細には、Ｖ＝１の場合に全サンプルが１値（例えば高）のも のであり、Ｖ＝０の場合に１値のサンプルの数と他値のサンプルの数とが等しく 、且つＶ＝−１の場合に全サンプルが第２値（「低」）を有する。 それらのサンプルが次のサンプルが生じるまでサンプル値を保持する保持回路 へ加えられる場合には、図３の方形波曲線ｃ）が生じる。図３に示された波形曲 線ｄ）は、曲線ａ）とｃ）との方形波の間の差を表現している。これはそのサン プラーにより導入される誤差信号である。この誤差信号は、それが興味のある帯 域幅内の変換された信号に影響するかぎり、そのサンプラーにより導入された量 子化雑音と見られ得る。この量子化雑音はサンプリング周波数ｆ_sがより高い場 合により低くなる。 最後に、サンプラー７からのサンプルは、そのビットストリームを例えばPCM フォーマットのようなあらゆる所望のディジタルフォーマットヘ変換するために 適切な論理装置へ供給される。この機能のための幾つかの可能な装置はこの出願 の導入部分にすでに示されている。 本発明による実際のアナログ‐ディジタル変換器は次の考察に従って設計され 得る。すなわち １．非同期シグマ‐デルタ変調器は理想的に線型な衝撃計数変調器ではないので 、高調波歪みが発生されるだろう。例えば変換されるべき信号の帯域幅が３MH zの場合には、最も厳しい高調波歪みが、これが第３高調波が興味のある帯域 幅内になる最高周波数であるから、最大振幅（Ｖ_m＝１）及び信号周波数μ＝ １MHzを有する正弦波状入力信号Ｖ＝Ｖ_m×sin(２πμｔ)により生じる。この 場合には、第３高調波歪みに対して−4OdB以下に止めるために、その非同期シ グマ‐デルタ変調器の中央周波数は約32MHzにされねばならない。これは低域 通過フィルタ５と比較器６のヒステリシスとの正しい設計により先に説明され たように達成され得る。 ２．すでに上述されたように、量子化雑音がサンプリング周波数ｆ_sを増加する ことにより低減され得る。先に記載された装置において、量子化雑音が信号レ ベルの下−46dBでなくてはならぬ場合に、サンプリング周波数ｆ_sは約２GHz でなくてはならない。 ３．考えるための第３点はその変調器により導入されるエイリアシングのレベル である。シングルトーン変調に対する低い歪みレベルを保護するために、幾つ かの一次低域通過濾波（図１には示されていない）により高い入力周波数を強 調しないことが利点である。その場合には上述の装置のエイリアシングレベル が無視できることが判った。 図１のアナログ‐ディジタル変換器に対する興味のある代案が図４に示されて いる。この図においては、図１の回路素子と対応する回路素子は同じ参照符号に より示されている。この代案では、非同期シグマ‐デルタ変調器の方形波がＮ− １個の遅延セル９₁〜９_N-1の遅延線内へ供給され、それにより各セルが、例えば 500psの遅延を起こす。その遅延線は方形波上で動作するので、それは位相反 転器のストリングにより便利に実行され得る。その遅延線がＮ個のタップを与え 、これらのタップの各々がサンプラー10₁〜10_Nへ接続されている。これらのサン プルは、図１の装置のサンプリング周波数のＮ分の一にできる、周波数ｆ_s／Ｎ のクロック信号の制御の下で同時に動作する。Ｎ個のサンプラーがそれらのサン プルをPCMフォーマットに変換するために、デシメイティングディジタルフィル タ11へ供給される並列にサンプリングされた多相出力を出力する。 更にもっと魅力的な装置が図５に示されており、その図はおいては、再び、図 １の回路素子と対応する回路素子は同じ参照符号を有している。この図の装置は 位相反転する遅延セル12₁〜12_Nのストリングを具え、そのストリングはリング発 振器としてそれが機能するようにリングに閉じられている。位相検出器13がクロ ック信号ｆ_s／Ｎとそのリング発振器により発生されたパルス信号とを受け取る 。その位相検出器13が制御信号を発生し、それが、低域通過フィルタ14において 濾波された後に、全遅延セル12₁〜12_Nの遅延を制御するので、そのリング発振器 により発生されたパルス信号が、クロック周波数ｆ_s／Ｎへ固定され、それによ り普通に「ディレイロックドループ」と呼ばれるものを構成する。遅延セルのス トリングはＮ個のサンプラ−15₁〜15_Nを制御するＮ個のタップを有している。リ ング内のパルス信号はタップからタップまで進行し、且つ従ってサンプラー15₁ 〜15_Nは逐次に切り換えられる。非同期シグマ‐デルタ変調器の出力方形波は同 時に全サンプラー15₁〜15_Nへ供給されるので、逐次に切り換えられるサンプラー が、系列内の方形波をサンプリングする。これらＮ個のサンプルが適切なディジ タルフォーマットへ変換するためにデシメイティングディジタルフィルタ11へ供 給される。 図４及び５の装置の利点は、各サンプラーが図１の単一サンプラーよりも非常 に低い周波数で運転されることである。例えばＮ＝40の場合には、図４及び５に おけるクロック周波数は、非常に適切な値である50MHzにされ得る。図４の装置 の利点を越える図５の装置の利点は、遅延セルの遅延が制御の下で維持されるの で、正確な位相整列が達成されることである。 図５のディレイロックドループは、遅延セルのストリングがリングに対して閉 じられず、そのクロック信号は遅延ストリングの入力端子へ供給され、且つその 遅延ストリングの入力端子及び出力端子（又はそのストリングの２個の他のタッ プ）が、そのセルの遅延の制御のために位相検出器において比較されることで変 形されてもよい。そのような種類のディレイロックドループは、例えば、刊行物 「Esscirc'95，Lille France 19-21 September 1995」第50〜53頁から本質的に 既知である。 実効サンプリング周波数を二倍にすることと、サンプリング雑音の対応する更 なる低減とが、同じクロック周波数と同じ数の遅延セルとにより得ることができ る。遅延セルが平衡した出力を有し且つこれらの出力の各々が一つのサンプラー を駆動する場合に、これが達成され得る。そのような装置及び、50MHzのクロッ ク周波数、各々が250psの遅延を有する40個の遅延セル、及び80個のサンプラー により、４GHzの実効サンプリング周波数が得られる。 本発明のアナログ／ディジタル変換器の応用の重要分野は、帯域通過信号、例 えばテレビジョン受信機における38.9MHzのビデオ中間周波数信号のアナログ／ ディジタル変換である。入力信号の帯域幅とそれの中央でない周波数とが、必要 なサンプリング周波数の値を決定するので、そのような種類の応用に対して、同 じ帯域幅のベースバンド信号に対するのと同じ実効サンプリング周波数ｆ_sが用 いられ得る。非同期シグマ‐デルタ変調器の方形波の周波数は入力信号の搬送波 周波数の少なくとも二倍まで増大されねばならない。

Claims (1)

1. 【特許請求の範囲】 １．デシメイティングディジタルフィルタにより追従されるシグマ‐デルタ変調 器を具えているアナログ‐ディジタル変換器において、 シグマ‐デルタ変調器が非同期衝撃計数変調された方形波を発生する、非同 期シグマ‐デルタ変調器（１）であること、及びその非同期シグマ‐デルタ変 調器の出力端子とデシメイティングディジタルフィルタ（８）との間にクロッ ク制御されるサンプリング手段（７）が設けられることを特徴とするアナログ ‐ディジタル変換器。 ２．請求項１記載のアナログ‐ディジタル変換器において、前記のクロック制御 されるサンプリング手段が多相サンプラー（９、10；12、15）を具えているこ とを特徴とするアナログ‐ディジタル変換器。 ３．請求項２記載のアナログ‐ディジタル変換器において、前記の多相サンプラ ーが多数の移相サンプリングパルスを引き出すための遅延セル（12₁〜12_N）の クロック制御されるストリング、及び前記の移相されたサンプリングパルスに より制御される多数のサンプラー（15₁〜15_N）を具え、前記のサンプラーが前 記のシグマ‐デルタ変調器（１）の非同期衝撃計数変調された方形波を同時に 受け取ることを特徴とするアナログ‐ディジタル変換器。 ４．請求項３記載のアナログ‐ディジタル変換器において、遅延セル（12₁〜12_N ）の遅延を制御するためのクロック制御される手段（13、14）を特徴とするア ナログ‐ディジタル変換器。