JP2005519187A - 回路製作用アパーチャマスク - Google Patents

Abstract

アパーチャマスクおよびアパーチャマスクを用いるための堆積技術とを記載する。さらにアパーチャマスクを作製するための技術とアパーチャマスクを使用するための他の技術とを記載する。これらの様々な技術は電子ディスプレイ用の回路素子や高周波識別（ＲＦＩＤ）回路などの低コスト集積回路を作製する際に特に有用である。加えてこれらの技術は一般に湿式法に適合しない有機半導体を組み込んだ集積回路の作製に有利である。

Description

本発明は回路および回路素子の製作に関し、特にアパーチャマスクを用いた堆積技術に関する。

回路は電気的接続により連結された抵抗、ダイオード、コンデンサおよびトランジスタの組み合わせを含んでいる。薄膜集積回路は金属層、誘電層、および一般にシリコンなどの半導体材料により形成される活性層などの多数の層を含む。一般には薄膜回路素子および薄膜集積回路は様々な材料層を堆積した後、様々な回路構成要素を規定するための化学的エッチングステップを含む場合もある加法あるいは減法プロセスでフォトリソグラフィを用いてそれらの層をパターン化することにより作製される。またアパーチャマスクを用いることによりエッチングステップなしにパターン化層を堆積するようになってきている。

概して、本発明は、集積回路あるいは集積回路素子を作製するための可撓性の再配置可能な高分子アパーチャマスクを用いた堆積技術に関する。この技術は回路の層あるいは層の一部分を規定するパターンが形成された多数の高分子アパーチャマスクを介して材料を順次堆積することを含む。ある実施形態では、集積回路パターンを形成するために一般に用いられるエッチングあるいはフォトリソグラフィ・ステップのいずれも必要とせずに、アパーチャマスク堆積技術のみを用いて回路を作製することができる。これらの技術は液晶ディスプレイなどの電子ディスプレイ用の回路素子や高周波識別（ＲＦＩＤ）回路などの低コスト集積回路を作製する際に特に有用である。加えてこれらの技術は一般にフォトリソグラフィまたは他の湿式法に適合しない有機半導体を組み込んだ集積回路の作製に有利である。

様々な実施形態では、本発明は可撓性アパーチャマスク、自立構造のアパーチャマスク、および集積回路の層あるいは層の一部分を規定するパターンが形成された高分子アパーチャマスクなどの様々な再配置可能なアパーチャマスクに関する。再配置可能な高分子アパーチャマスクは約５〜５０ミクロンの間、あるいは約１５〜３５ミクロンの厚さを有してもよい。アパーチャマスク内の様々な堆積アパーチャは約１０００ミクロン未満、約５０ミクロン未満、約２０ミクロン未満、約１０ミクロン未満、またはさらには約５ミクロン未満の幅を有してもよい。これらのサイズのアパーチャは集積回路用の小さい回路素子を作製する際に特に有用である。さらに堆積アパーチャ間の１つ以上の間隙は約１０００ミクロン未満、約５０ミクロン未満、約２０ミクロン未満、あるいは約１０ミクロン未満であってもよく、これも小さい回路素子を作製する際に有用である。また約１センチメートル、約２５センチメートル、約１００センチメートル、またはさらには約５００センチメートルより広い幅を有するパターンを含むアパーチャマスクも記載されている。これらの幅を有するパターンは、以下により詳細に説明するように大きな表面積にわたって様々な回路を作製する際に有用である。ある実施形態では、本発明は再配置可能な高分子アパーチャマスクを介して堆積基板上に材料を堆積する方法に関する。

他の実施形態では、本発明は上述のマスクを作製するあるいは使用するための様々な技術に関する。例えば上述の堆積アパーチャのパターンを有する高分子アパーチャマスクの作製を容易にする様々なレーザアブレーション技術が記載されている。さらに可撓性高分子アパーチャマスクの位置合わせを容易にするために張り広げる技術および他の技術を説明する。さらにまたアパーチャマスク内のたるみを制御する方法も記載されており、広い幅に延在するパターンを含むマスクを使用する際に特に有用になる。

本発明の様々な実施形態は多数の利点を提供することができる。例えば、本発明は堆積プロセスを用いて比較的小さい回路素子の作製を容易にすることができる。本発明は約１０００ミクロン未満、約５０ミクロン未満、約２０ミクロン未満、約１０ミクロン未満、またはさらには約５ミクロン未満の幅を有する回路素子の作製を容易にすることができる。また本発明は、上述した比較的狭い幅の回路素子を有する場合、広い面積（１０平方センチメートル、５０平方センチメートル、１メートル四方、またはさらに広い面積）を覆う比較的大きな回路パターンの作製を容易にすることができる。加えて本発明は回路製作に関連するコストを削減することが可能であり、有機半導体の場合、装置性能を改善することさえ可能である。他の技術より速く安価なレーザアブレーションプロセスを用いて高分子アパーチャマスクを作製することができる。また安価な高分子材料のため高分子マスクを廃棄することができるが、再使用可能な実施形態も記載されている。

加えて、高分子材料は磁気材料の添加によく適している。この場合、以下に説明するように磁気材料を用いてマスク内のたるみを減少させてもよい。さらにまた高分子材料は張り広げ可能であることが多く、以下に概説するようにマスクを張ることによりたるみを減少させるかあるいはマスクを位置合わせさせることのいずれかが可能になる。

本発明のこれらおよび他の実施形態の詳細は添付の図面と以下の説明に記載されている。本発明の他の特徴、目的および利点は明細書と図面および請求の範囲から明らかになるであろう。

図１ａは本発明によるアパーチャマスクの平面図である。例示的実施形態ではアパーチャマスク１０Ａはポリイミドまたはポリエステルなどの高分子材料で形成される。しかしアパーチャマスク１０Ａが可撓性である実施形態では、他の可撓性非高分子材料を用いてもよい。アパーチャマスク１０Ａに高分子材料を用いることにより他の材料を超える利点、例えばアパーチャマスク１０Ａの作製を容易にする、アパーチャマスク１０Ａのコストを削減する、および他の利点を提供することができる。薄い金属製アパーチャマスクと比べて、高分子アパーチャマスクは偶発的な折り目または永久的な湾曲の形成による損傷を被りにくい。さらに酸で洗浄することができる高分子マスクもある。

図１ａおよび１ｂに示すように、アパーチャマスク１０Ａには多数の堆積アパーチャ１４（堆積アパーチャ１４Ａ〜１４Ｅのみに標識が付されている）を規定するパターン１２Ａが形成されている。図１ｂの堆積アパーチャ１４Ａ〜１４Ｅの配置および形状は図示の目的のため簡略化してあるが、ユーザが想定する用途や回路レイアウトにより幅広いバリエーションがある。パターン１２Ａは少なくとも回路層の一部分を規定するとともに一般に多数の異なる形状のいずれも取ることができる。換言すれば堆積アパーチャ１４は、アパーチャマスク１０を用いた堆積プロセスで作製される所望の回路素子あるいは回路層次第で、任意のパターンを形成することができる。例えば、パターン１２Ａは多数の類似のサブパターン（サブパターン１６Ａ〜１６Ｃに標識が付されている）を含んで図示されているが、本発明はこの点に関して限定されない。

アパーチャマスク１０Ａは、堆積アパーチャ１４を介して堆積基板上に材料を堆積することにより回路の少なくとも一部分を規定する蒸着プロセスなどの堆積プロセスで用いることができる。アパーチャマスク１０Ａは所望の材料の堆積を可能にすると同時に、所望のパターンでの材料の形成を可能にするため好都合である。従って堆積前後の別のパターン化ステップは必要ない。アパーチャマスク１０Ａは電子ディスプレイ用の回路、ＲＦＩＤ回路などの低コスト集積回路、あるいは薄膜トランジスタを実装する任意の回路を作製する際に特に有用になる。さらに有機半導体を利用する回路は以下により詳細に説明するように本発明の様々な態様の恩恵を受けることができる。

１つ以上の堆積アパーチャ１４を、約１０００ミクロン未満、約５０ミクロン未満、約２０ミクロン未満、約１０ミクロン未満、またはさらには約５ミクロン未満の幅を有するように形成することができる。これらの範囲の幅を有するように堆積アパーチャ１４を形成することにより、回路素子のサイズを小さくすることができる。さらに様々な回路素子のサイズを小さくするために、２つの堆積アパーチャ間の距離（ギャップ）（例えば堆積アパーチャ１４Ｃと１４Ｄの間の距離など）が、約１０００ミクロン未満、約５０ミクロン未満、約２０ミクロン未満、あるいは約１０ミクロン未満であってもよい。アパーチャマスクを作製、使用、再使用、あるいは再配置する際、フィーチャ間の距離、例えばアパーチャ間の距離あるいはサブパターン間の距離は、約１．０パーセント、約０．５パーセント、またはさらには約０．１パーセント内で再現可能である。

以下により詳細に説明するように、レーザアブレーション技術を用いて堆積アパーチャ１４のパターン１２Ａを規定してもよい。従って高分子フィルムでアパーチャマスク１０Ａを形成することにより、一般にシリコンマスクまたは金属製マスクなどの他のアパーチャマスクに必要なプロセスより安価で、より単純および／またはより正確な製造プロセスを利用することができる。さらにレーザアブレーション技術を用いてパターン１２Ａを作製できるため、パターン１２Ａの幅を従来のパターンよりはるかに大きくすることができる。例えば、レーザアブレーション技術はパターン１２Ａの作製を容易にして、パターン１２Ａの幅が約１センチメートルより大きく、約２５センチメートルより大きく、約１００センチメートルより大きく、またはさらには約５００センチメートルより大きくすることができる。そしてウェブの全幅になるとともに非常に長く、例えばロールの全長になりうるこれらの大型のマスクを堆積プロセスで用いることにより、広い表面積に分布させ且つ大きく分離させた回路素子を作製することができる。

図２および３は比較的広い幅で分離した堆積アパーチャを含むアパーチャマスク１０の平面図である。特に図２は堆積アパーチャのパターン１２Ｂを含むアパーチャマスク１０Ｂを図示している。パターン１２Ｂは、約１センチメートル、約２５センチメートル、約１００センチメートル、またはさらには約５００センチメートルより大きい、少なくとも１つの寸法を規定してもよい。換言すれば距離Ｘはこれらの範囲内である。このように、堆積プロセスを用いて従来の距離より離れた回路素子を作製することができる。この特徴は例えば大型フラットパネル・ディスプレイまたは検出器の製造において好都合である。

ある回路層に対しては、複雑なパターンは必要とされないこともある。例えば、図３のアパーチャマスク１０Ｃは少なくとも２つの堆積アパーチャ３６Ａおよび３６Ｂを含む。この場合この２つの堆積アパーチャ３６Ａおよび３６Ｂを、約１センチメートル、約２５センチメートル、約１００センチメートル、またはさらには約５００センチメートルより大きい距離Ｘ離すことができる。さらにまた広い面積にわたるパターン形成を容易にするようにレーザアブレーション・システムを容易に設計できるため、レーザアブレーション技術は比較的大きい距離Ｘを容易にすることができる。またレーザアブレーション技術は堆積アパーチャ３６Ａおよび３６Ｂを約１０００ミクロン未満、約５０ミクロン未満、約２０ミクロン未満、約１０ミクロン未満、またはさらには約５ミクロン未満の幅に作製することを容易にすることができる。この場合堆積プロセスは必ずしも、アパーチャマスクをアパーチャ幅ほどの小さい許容誤差に位置決めあるいは位置合わせすることを必要としない。それでもなお、素子がこれらの大きく離れた状態で一回の堆積プロセスで回路層を堆積可能であることは、２つ以上の素子間で大きく離間させることが必要な回路を作製するのに非常に好都合である。大型の電子ディスプレイの画素を制御あるいは形成するための回路が一例である。

図４は堆積プロセスで使用する本発明による多数のアパーチャマスク１０Ｄ〜１０Ｉを含むマスクセット４０の平面図である。マスクセット４０は、例えば堆積プロセスで作製すべき回路あるいは回路素子によって、高分子アパーチャマスクを何枚含んでもよい。マスク１０Ｄ〜１０Ｉは、各マスクが１つの集積回路内の特定層あるいは回路素子のセットに相当する場合があるという意味で「セット」を形成している。各アパーチャマスク１０には１つの回路の一層の少なくとも一部分を規定する堆積アパーチャのパターンを形成することができる。例えば第１のアパーチャマスク１０Ｄに、１つの回路の第１の堆積層の少なくとも一部分を規定する堆積アパーチャの第１のパターンを形成する一方で、第２のアパーチャマスク１０Ｅにその回路の第２の堆積層の少なくとも一部分を規定する堆積アパーチャの第２のパターンを形成してもよい。マスクセット４０を用いて多種多様な集積回路、例えばｎチャネルおよびｐチャネル薄膜トランジスタ（ＴＦＴ）の両方を含む集積回路、例えば相補型ＴＦＴ素子を作製することができる。加えて有機あるいは無機半導体材料を用いて、本発明による集積回路を作製することができる。ある回路には、有機および無機半導体の両方を用いることができる。

ある場合には第１および第２のアパーチャマスク１０Ｄおよび１０Ｅは１つの回路の異なる層を規定してもよく、他の場合には第１および第２のアパーチャマスク１０Ｄおよび１０Ｅは同一回路層の異なる部分を規定してもよい。ある場合には縫合技術を用いることが可能であり、第１および第２のアパーチャマスク１０Ｄおよび１０Ｅは同一回路フィーチャの異なる部分を規定する。換言すれば、２つ以上のマスクを別々の堆積に用いて１つの回路フィーチャを規定してもよい。縫合技術を用いることにより、例えば比較的長い堆積アパーチャ、閉曲線、あるいはアパーチャマスクの一部が十分に支持されないあるいはまったく支持されない可能性のある任意のアパーチャパターンを回避することができる。第１の堆積で１つのマスクがフィーチャの一部を形成し、第２の堆積で他のマスクがそのフィーチャの残りの部分を形成する。

マスクセット４０内の各アパーチャマスク１０は高分子を含んで成る。その場合、レーザアブレーション技術を用いて、約１０００ミクロン未満、約５０ミクロン未満、約２０ミクロン未満、約１０ミクロン未満、またはさらには約５ミクロン未満の幅を有する１つ以上の堆積アパーチャ形成することができる。さらに、各アパーチャマスク内の少なくとも２つの堆積アパーチャを、約１０００ミクロン未満、約５０ミクロン未満、約２０ミクロン未満、あるいは約１０ミクロン未満のギャップ離すことができる。これらの寸法のアパーチャおよびアパーチャ間のギャップは回路サイズを小さくし、ある場合には回路性能を改善することができる。またマスクセット４０内のアパーチャマスク１０Ｄ〜１０Ｉの堆積アパーチャのパターンの寸法は上記の範囲内にあり大きい寸法を有する回路の作製を容易にすることができる。

高分子アパーチャマスクは多種多様な堆積材料に有用である。例えば高分子アパーチャマスクを介して有機あるいは無機材料を堆積できる。一実施例ではアモルファスシリコンを堆積できる。アモルファスシリコンの堆積は一般に、約摂氏２００度を超える高温を必要とする。本明細書に記載の高分子アパーチャマスクのいくつかの実施形態はこれらの高温に耐えることができるため、高分子マスクを介してアモルファスシリコンを堆積して集積回路あるいは集積回路素子を作製することができる。

図５は本発明による堆積プロセスでアパーチャマスクを使用することができる堆積ステーションの簡略ブロック図である。具体的には堆積ステーション５０を、材料を蒸発させてアパーチャマスクを介して堆積基板上に堆積させる蒸着プロセスを行うように構成することができる。堆積材料は集積回路内の多種多様な素子を形成するために用いる有機あるいは無機半導体などの半導体材料、誘電材料、あるいは導電材料でもよい。他の材料も使用することができる。可撓性アパーチャマスク１０Ｊを堆積基板５２に近接して配置する。一実施例では可撓性アパーチャマスク１０Ｊはそれ自体に巻きつくことができるほど十分な可撓性がある。他の実施例では可撓性アパーチャマスク１０Ｊは損傷なくあるいは永久的な屈曲を形成することなく約１センチメートル未満の曲率半径で巻くことができるほど十分な可撓性がある。堆積基板５２は作製する所望の回路によって様々な材料を含んでよい。例えば、堆積基板５２は可撓性高分子などの可撓性材料を含んでもよい。さらに所望の回路が電子ディスプレイ用のトランジスタの回路である場合には、堆積基板５２は電子ディスプレイのバックプレーンを含んでもよい。ガラス基板、シリコン基板、硬質プラスチック基板、可撓性プラスチック基板、絶縁層で覆った金属箔等などいかなる堆積基板も用いることができる。

堆積ステーション５０は一般には真空チャンバである。可撓性アパーチャマスク１０Ｊを堆積基板５２に近接して配置した後、堆積ユニット５４によって材料５６を蒸発させる。例えば堆積ユニット５４は、加熱されて材料を蒸発させる材料容器を含んでいてもよい。蒸発材料５６は可撓性アパーチャマスク１０Ｊの堆積アパーチャを介して堆積基板５２上に堆積して、堆積基板５２上の回路層の少なくとも一部分を規定する。堆積すると材料５６は可撓性アパーチャマスク１０Ｊにより規定されたパターンを形成する。上述したように可撓性アパーチャマスク１０Ｊは堆積アパーチャおよびギャップが十分小さいため、堆積プロセスを用いた小さい回路素子の作製を容易にすることができる。加えて、可撓性アパーチャマスク１０Ｊ内の堆積アパーチャのパターンは上記のように大きな寸法を有する場合がある。他の適当な堆積技術にはｅビーム蒸着および様々な形のスパッタリングおよびパルスレーザ堆積がある。

しかし可撓性アパーチャマスク１０Ｊを十分に大きく作製して、例えば大きな寸法を有するパターンを含むようにする場合、たるみ問題が生じる恐れがある。特に可撓性アパーチャマスク１０Ｊを堆積基板５２に近接して配置する場合、可撓性アパーチャマスク１０Ｊに対する引力の結果、可撓性アパーチャマスク１０Ｊがたるむ恐れがある。図５に示したようにアパーチャマスク１０Ｊを堆積基板の下に配置する場合この問題が最も顕著である。さらに可撓性アパーチャマスク１０Ｊを大きくするにつれて、このたるみ問題が悪化する。図５は可撓性アパーチャマスク１０Ｊにかかる引力によるたるみ問題を図示している。

本発明は様々な技術のうちの１つを実施して、このたるみ問題に対処あるいは堆積プロセス中のアパーチャマスクのたるみを制御する。例えば図６は、堆積基板の表面に除去可能に付着することにより堆積プロセス中のアパーチャマスクと堆積基板の間の密着を容易にすることができる第１の側６１を有する可撓性アパーチャマスク１０Ｋの断面側面図である。このようにしてたるみを制御あるいは回避することができる。具体的には、再配置可能な可撓性アパーチャマスク１０Ｋの第１の側６１は感圧接着剤を含んでもよい。その場合第１の側６１は感圧接着剤を介して除去可能に堆積基板に付着することができるとともに、その後堆積プロセスの後除去することができる。

図７は図６に図示した可撓性アパーチャマスク１０Ｋを使用した堆積システム７０のブロック図である。図示のように、可撓性アパーチャマスク１０Ｋの第１の側６１が堆積基板５２に付着しているため、たるみ問題は解決されている。そして堆積ユニット５４により材料５６を蒸発させて、可撓性アパーチャマスク１０Ｋ内に規定されたパターンに従って堆積基板５２上に堆積させる。場合によっては、可撓性アパーチャマスク１０Ｋを除去して再配置し、堆積プロセス用に堆積基板５２に対して適正に可撓性アパーチャマスク１０Ｋを配置するようにしてもよい。

たるみを制御するための他の方法は磁力を用いることである。例えば再び図１ａを参照すると、アパーチャマスク１０Ａは高分子および磁性材料の両方を含んでもよい。磁性材料は高分子上に塗布あるいは積層してもよく、あるいは高分子内に浸透させることもできる。例えば磁性粒子を、使用する高分子材料内に分散させてアパーチャマスク１０Ａを形成してもよい。磁力を利用する場合、堆積ステーション内に磁界を印加することにより、アパーチャマスク１０Ａ内のたるみを制御するように磁性材料を引き付けるあるいははね返すことができる。

例えば図８に図示するように、堆積ステーション８０は磁性構造体８２を含んでもよい。アパーチャマスク１０Ｌは磁性材料を含んでもよい。磁性構造体８２はアパーチャマスク１０Ｌを引き付けることにより、アパーチャマスク１０Ｌ内のたるみを減少、排除あるいは制御することができる。代替的には、アパーチャマスク１０Ｌ内の磁性材料を反発させることによってたるみを制御するように磁性構造体８２を配置してもよい。その場合磁性構造体８２をアパーチャマスク１０Ｌの堆積基板５２とは反対側に配置することになる。例えば永久磁石あるいは電磁石のアレイによって磁性構造体８２を実現することができる。

たるみを制御するための他の方法は静電気である。この場合アパーチャマスクは静電的にコートあるいは処理された高分子を含んでもよい。磁性構造体８２（図８）は静電塗装を用いてたるみを制御する場合には必要はないが、静電気を用いる場合には有用である。アパーチャマスク、堆積基板あるいはその両方に電荷を印加して、たるみ減少を促進するように静電引力を促進してもよい。

たるみを制御するためのさらに他の方法はアパーチャマスクを引っ張ることである。この場合、引張り装置を実装して、たるみを減少、排除あるいは制御するのに十分な量だけアパーチャマスクを張り広げることができる。マスクをきつく張るとたるみが減少する。この場合アパーチャマスクは許容弾性係数を有する必要がある。

加えて、高分子アパーチャマスクの張り広げる概念を利用して、堆積プロセス用にアパーチャマスクを適正に位置合わせすることができる。図９ａは本発明によるアパーチャマスクを張る広げるための例示的な引張り装置の斜視図である。引張り装置９０は比較的大きな堆積穴９２を含んでもよい。アパーチャマスクが堆積穴９２を覆うとともに、堆積基板をアパーチャマスクに近接して配置することができる。引っ張りを利用して位置合わせを容易にするために、アパーチャマスクは損傷なく弾性伸張可能なものでなければならない。このため１つ以上の方向の伸びの量は約０．１パーセントより大きい、約０．５パーセントより大きい、またはさらには約１パーセントより大きい場合がある。堆積穴９２を介して材料を蒸発させて、アパーチャマスク内に規定されたパターンに従って堆積基板上に堆積させることができる。

張り広げ装置９０は多数の引張り機構９５Ａ，９５Ｂ，９５Ｃおよび９５Ｄを含んでもよい。各引張り機構９５は図９ｂに図示した引張り機構穴９９を介して上方に突出していてもよい。１つの具体的な実施例では各引張り機構９５は、アパーチャマスク上で留め合い可能な上留め具９６および下留め具部９７を含む。そしてアパーチャマスクを留める際に引張り機構９５を互い離れるように移動させることによりアパーチャマスクを引っ張ることができる。引張り機構９５は１つ以上の軸に沿って移動してもよい。引張り機構９５が引張り装置９０から突出すように図示されているが、代替的には張り広げ装置の下部から突出することも可能である。特に引張り装置９０を用いてアパーチャマスク内のたるみを制御する場合には、引張り機構は一般に張り広げ装置９０の下部から突出することになる。アパーチャマスクを引っ張る代替的方法を用いてもアパーチャマスク内のたるみを制御するあるいは堆積プロセス用にアパーチャマスクを適正に位置合わせすることのいずれかが可能である。アパーチャマスクを引っ張ることにより、熱膨張による位置合わせ不良を大幅に低減することができる。

上述したようにレーザアブレーション技術を用いて、例えば高分子フィルムをアブレートして堆積アパーチャのパターンを規定することにより高分子アパーチャマスク内に堆積アパーチャのパターンを作製することができる。ある場合にはパターンが、約２５センチメートルよりも離れた第１および第２のパターン要素を規定する場合もある。図１０は本発明によるアパーチャマスクをアブレートするのに用いることができるレーザアブレーション・システムのブロック図である。比較的小さな堆積アパーチャを実現可能であるとともに、従来のパターンよりはるかに大きい１つのアパーチャマスク上でパターンを規定することもできるため、レーザアブレーション技術は有利である。加えてレーザアブレーション技術は、金属製あるいはシリコンアパーチャマスクを作製するのに一般的に用いられる従来技術より大幅に低いコストでアパーチャマスクを作製することを容易にすることができる。

図１０に図示したように、レーザアブレーション・システム１００はパターン化アブレーションマスクを使用した投射レーザアブレーション・システムでもよいが、シャドウマスク・アブレーション・システムあるいはフェーズマスク・アブレーション・システムを用いることもできる。単一レーザスポットのスポット書き込みも利用して所望のアパーチャパターンを「書き込む」こともできる。投射結像レーザアブレーションは、アブレートされる対象の表面上の非常に小さな部分あるいは非常に小さな構造を製作する技術であり、その構造は１ミクロンから数ミリメートル程度の大きさを有するため、光がパターン化アブレーションマスクを通り、そのパターンがアブレートされる対象上に結像される。受光する領域内でアブレーション基板から材料が除去される。紫外線（ＵＶ）レーザを用いたシステムを説明するが、レーザにより提供される照明は赤外線あるいは可視光線などの任意の種類の光でもよい。さらに本発明をレーザではない光源を用いて適用してもよい。

レーザ１０１は約２４８ｎｍの光の短波長を有する光線を発するＫｒＦエキシマレーザであってもよい。しかしＦ₂，ＡｒＦ，ＫｒＣｌ，あるいはＸｅＣｌタイプエキシマレーザなど任意のタイプのエキシマレーザを用いてもよい。エキシマレーザは小さなフィーチャを分解するとともに、約１０，６００ｎｍの波長を有する光線を発するＣＯ₂レーザなどのレーザよりも付随する損傷が少ないため、エキシマレーザは小さな堆積アパーチャを作製する際に特に有用である。またネオジウム添加イットリウム・アルミニウム・ガーネット（Ｎｄ：ＹＡＧ）レーザなどの、一般に金属を処理するために用いられるレーザからの光に対して透明な殆どの高分子と共にエキシマレーザを用いることができる。またＵＶ波長において高分子などの殆どの材料が高吸収性を有しているためエキシマレーザは好都合である。そのためより多くのエネルギーがより浅い深さに集中して、エキシマレーザがよりきれいな切断をもたらす。エキシマレーザはパルスレーザであり、このパルスは５〜３００ナノ秒の範囲である。またレーザ１０１は３倍波あるいは４倍波Ｎｄ：ＹＡＧレーザ、あるいは任意のフェムト秒範囲のパルスを有するレーザである。

アブレーションマスク１０３は、標準的な半導体リソグラフィマスク技術を用いて製造されたパターン１０２を有するパターン化マスクであってもよい。アブレーションマスク１０３のパターン化部分はＵＶ光に対して不透明であるが、アブレーションマスクの支持基板はＵＶ光に対して透明である。一実施形態では、このパターン化部分はアルミニウムを含むが、アブレーションマスク１０３用の支持基板は溶融シリカ（ＳｉＯ₂）である。溶融シリカは中間および長ＵＶ波長に対して透明である数少ない材料の１つであるため有用な支持材料である。ＳｉＯ₂の代替物としてフッ化カルシウムを支持基板として用いてもよい。アルミニウムは中間ＵＶ光を反射するためパターニング材料として有用である。パターン化誘電性スタックはアルミニウムの代替物の１つである。

撮像レンズ１０４は単一レンズあるいは、多数のレンズおよび他の光学的構成要素からなる光学システム全体であってもよい。結像レンズ１０４はアブレーションマスクの像、より具体的にはアブレーションマスクを通過した光のパターンの像を、アブレートされる対象１０５の表面上に投射する。アブレートされる対象は高分子フィルム１０６であり、高分子フィルムの背面側に形成された材料１０７を含むこともある。ある適当な高分子フィルムはポリイミド、ポリエステル、ポリエチレン、ポリメチルメタクリレート、ポリカーボネート、あるいはそれらの組み合わせで構成してもよい。

図１１はアブレートされる対象１０５を形成可能な有用な構造を図示している。特に図１１は、材料１０７が背面側、すなわちシステム１００（図１０）内のレーザに付随する側とは反対側に形成された高分子フィルム１０６を含むアブレートされる対象１０５を図示している。材料１０７は、高分子フィルム１０６下での空気の封じ込めを防止し、安定化担体であることが可能なアブレーションプロセス用のエッチング停止部を提供する。例えば材料１０７は銅などの金属で構成してもよい。

アブレーションの完了後、材料１０７を高分子フィルム１０６からエッチング除去して高分子アパーチャマスクを形成する。代替的にある実施形態では、材料１０７を剥離してもよい。高分子フィルム上に銅層を形成することにより、あるいは銅層上に高分子フィルムを形成することによりアブレートされる対象１０５を作製してもよい。ある場合には単に予備成形済み構成のアブレートされる対象１０５を購入してもよい。

再び図１０を参照すると、台１０９がアブレートされる対象１０５を支持するとともに位置決めしている。例えば真空チャック１０８、静電気、機械的留め具、あるいは錘などによってアブレートされる対象１０５を台１０９上の位置に固定することができる。台１０９はアブレートされる対象１０５をｘ、ｙおよびｚ軸上をそして回転的にｚ軸に沿って移動させることによりアブレートされる対象１０５を位置決めすることができる。台１０９はアブレートされる対象１０５を段階的に約５ｎｍ、さらに一般的には約１００ｎｍ、再現可能な約５００ｎｍの精度まで下降させることができる。台１０９のコンピュータ制御により、台１０９の移動の事前プログラミングと共に、台移動とレーザ１０１からの発光との同期を可能にすることができる。例えばコンピュータに接続されたジョイスティックを用いて手動で台を制御してもよい。

集積回路製作用アパーチャマスクを作製する際に、アブレートされた堆積アパーチャの側壁角を制御して材料の堆積に堆積アパーチャが適するものとなるようにすることが都合よいことがある。本発明の一実施形態ではアブレーションを制御して許容側壁角を得る。従って、本発明はアブレーションを制御して許容側壁角を達成することができる。直線側壁角すなわちゼロ（０）度側壁角は、高分子フィルムの表面に垂直である壁を有する堆積アパーチャに相当対応する。ある場合には負の側壁角を達成可能であり、その穴はレーザが高分子材料をアブレートするにつれ直径が大きくなってくる。

数多くの要因が側壁角に影響する。従ってこれらの要因を制御することにより許容、あるいは所望の側壁角を達成できる。例えば、基板におけるレーザ照射の出力密度および撮像システムの開口数を制御することにより許容側壁角を達成できる。制御可能な他の要因にはレーザのパルス長、およびアブレートされる対象または材料のアブレーション閾値がある。一般には、最大限近接したアパーチャ間の空間を可能にするためアパーチャ側壁角はゼロに近くなる。しかし、例えば電子ビーム蒸着などの小さい光源を用いた堆積プロセスで大きなアパーチャマスクを用いる場合には、堆積フラックスが垂直とはかなり異なる角度で堆積基板に当たるマスクの領域では視差を最小限に抑えるためにゼロより大きい側壁角が望ましい。

図１２および１３は本発明により作製できる例示的な薄膜トランジスタの断面図である。本発明によれば、エッチングあるいはリソグラフィ技術を用いることなく薄膜トランジスタ１３０および１４０を作製することができる。代わりに本明細書に記載のアパーチャマスク堆積技術のみを用いて薄膜トランジスタ１３０および１４０を作製することができる。代替的には、最上層の少なくとも２層を本明細書に記載のアパーチャマスク堆積技術により形成した状態で、１つ以上の下層をエッチングあるいはリソグラフィでパターン化してもよい。重要なことは堆積技術が薄膜トランジスタ内に十分に小さな回路フィーチャを達成することである。加えて、有機半導体を用いる場合には、本発明はその有機半導体が回路の最上層ではない薄膜トランジスタの作製を容易にすることができる。というよりも湿式処理がない場合、その有機半導体材料上に電極パターンを形成することができる。有機半導体上に形成された電極パターンは、装置特性が改善した薄膜トランジスタになることが多い。アパーチャマスク１０のこの利点は、同時に回路素子の許容サイズを達成しつつ利用することができる。

薄膜トランジスタは一般に例えばＲＦＩＤ回路、電子メモリ、および他の低コスト回路を始めとする多種多様な回路に実装されている。加えて、液晶ディスプレイ画素、あるいは有機発光ダイオードを始めとする他のフラットパネル・ディスプレイ画素用の制御要素として薄膜トランジスタを用いることができる。薄膜トランジスタには多くの他の用途もある。

図１２に示すように、薄膜トランジスタ１３０は堆積基板１３１上に形成される。薄膜トランジスタ１３０は、すべての層がアパーチャマスクを用いて堆積されるとともに、エッチングあるいはリソグラフィ技術を用いて形成される層が無いトランジスタの一実施形態を表わすものである。本明細書に記載のアパーチャマスク堆積技術は、電極１３５および１３６の間の距離が約１０００ミクロン未満、約５０ミクロン未満、約２０ミクロン未満、またはさらには約１０ミクロン未満である薄膜トランジスタ１３０の作製を可能にすると同時に、従来のエッチングあるいはリソグラフィプロセスを排除することができる。

具体的には薄膜トランジスタ１３０は堆積基板１３１上に形成された第１の堆積導電層１３２を含んでいる。堆積誘電層１３３が第１の導電層１３２上に形成されている。ソース電極１３５およびドレイン電極１３６を規定する第２の堆積導電層１３４が堆積誘電層１３３上に形成されている。堆積半導体層あるいは堆積有機半導体層などの堆積活性層１３７が第２の堆積導電層１３４上に形成されている。マスクセット４０を用いた堆積技術とは例えば薄膜トランジスタ１３０の１つの例示的な作製方法である。この場合薄膜トランジスタ１３０の各層を、マスクセット４０を形成する堆積アパーチャマスク１０Ｄ〜１０Ｉ内の１つ以上の堆積アパーチャにより規定してもよい。代替的には薄膜トランジスタの１つ以上の層を、上述したように多数のアパーチャマスクおよび縫合技術を用いて作製してもよい。

マスク１０内の堆積アパーチャ１４を十分に小さく形成することにより、薄膜トランジスタ１３０の１つ以上のフィーチャを約１０００ミクロン未満、約５０ミクロン未満、約２０ミクロン未満、約１０ミクロン未満、またはさらには約５ミクロン未満の幅で作製することができる。さらにアパーチャマスク内のギャップを十分に小さく形成することにより、ソース電極１３５とドレイン電極１３６の間の距離などの他のフィーチャを約１０００ミクロン未満、約５０ミクロン未満、約２０ミクロン未満、またはさらには約１０ミクロン未満にすることができる。この場合、１つのマスクを用いて第２の導電層１３４を堆積することが可能であり、２つの電極１３５，１３６の各々は十分小さなギャップ離れた堆積アパーチャにより規定される。このようにして薄膜トランジスタ１３０のサイズを小さくすることにより、薄膜トランジスタ１３０の性能を維持しながら回路をより小さくより高密度に製作することができる。さらに図２および３に図示したように大きく離間した２つの堆積アパーチャを有するアパーチャマスクにより、２つ以上のトランジスタを含む回路を形成することができる。

図１３は薄膜トランジスタ１４０の他の実施形態を図示している。具体的には薄膜トランジスタ１４０は堆積基板１４１上に形成された第１の堆積導電層１４２を含んでいる。堆積誘電層１４３が第１の導電層１４２上に形成されている。堆積半導体層あるいは堆積有機半導体層などの堆積活性層１４４が堆積誘電層１４３上に形成されている。ソース電極１４６およびドレイン電極１４７を規定する第２の堆積導電層１４５が堆積活性層１４４上に形成されている。

またマスク１０内の堆積アパーチャ１４を十分に小さく形成することにより、薄膜トランジスタ１４０の１つ以上のフィーチャは本明細書に記載した程度の幅を有することができる。またアパーチャマスク内のギャップを十分に小さく形成することにより、ソース電極１４６とドレイン電極１４７の間の距離は本明細書に記載した程度になる。この場合、１つのマスクを用いて第２の導電層１４５を堆積することが可能であり、２つの電極１４６，１４７の各々は十分に小さなギャップ離れた堆積アパーチャにより規定される。このようにして薄膜トランジスタ１４０のサイズを小さくすることが可能であるとともに、薄膜トランジスタ１４０の性能を改善することができる。

例えば有機半導体を実装した薄膜トランジスタは、概して有機半導体材料の性能を損傷あるいは悪化させることなく有機半導体をエッチングあるいはリソグラフィによりパターン化することができないため、図１２の形状を取る場合がある。例えば処理溶剤に露出させると有機半導体層に形態的変化が生じる恐れがある。このため概して有機半導体を上層として堆積させる製作技術を用いる。

本発明はアパーチャマスク堆積技術を用いて薄膜トランジスタの少なくとも２つの上層を形成することにより、活性層１４４が有機半導体層であっても図１３の構成を容易にする。図１３の構成は、有機半導体層を図１２に図示したように非連続の第２の導電層１３４上に堆積しているのとは反対に誘電層１４３の比較的平坦な表面上に堆積可能にすることにより、有機半導体層の成長の改善を促進することができる。例えば有機半導体材料が非平坦面上に形成されると成長が阻害される恐れがある。このため有機半導体成長の阻害を回避するためには図１３の構成が望ましい場合がある。ある実施形態ではすべての層を上述のように堆積してもよい。また図１３の構成は、有機半導体上にソースおよびドレイン電極を適切に堆積すると低抵抗インターフェースを提供するため有利である。加えて、例えば図２および３に図示したようなマスクを用いて大きく離間した２つ以上のトランジスタを有する回路を作製することができる。

本発明のさらなる利点は、特に活性層が従来のパターニングプロセスが適合しない有機半導体を含む場合に、アパーチャマスクを用いて装置性能を向上可能なパターン化活性層を堆積できることである。一般には半導体は非晶質（例えばアモルフォスシリコン）あるいは多結晶（例えばペンタセン）でもよい。

回路あるいは回路素子を作製するための１つの具体的な技術はアパーチャマスクを配置することを含む。例えばマスクを堆積基板に近接して配置してもよい。ある場合にはマスクを堆積基板に密着させて配置してもよく、他の場合には堆積基板とアパーチャマスクの間に小さなギャップを維持することが都合よいことがある。そうするとアパーチャマスクを張り広げることができる。アパーチャマスクを張り広げることにより多数の異なる目的のうちの１つ以上を達成することができる。例えばアパーチャマスクを張り広げることによりマスク内のたるみを減少することができる。代替的あるいは追加的には、アパーチャマスクを張り広げることにより堆積プロセス用にマスクを位置合わせすることができる。アパーチャマスクを張り広げた後、そのアパーチャマスクを介して堆積基板上に材料を堆積することにより堆積基板上に層を形成することができる。この層は、例えば薄膜トランジスタ、ダイオード、あるいは高周波識別回路ないの層を始めとする集積回路内の層を含んでもよい。ダイオードは有機発光ダイオードを始めとする発光ダイオードであってもよい。

回路あるいは回路素子の他の作製技術はアパーチャマスクを配置することと、アパーチャマスク内のたるみを制御することとを含む。アパーチャマスクを堆積基板に近接して配置してもよい。また、ある場合にはマスクを堆積基板に密着させて配置してもよく、他の場合には堆積基板とアパーチャマスクの間に小さな間隙を維持することが有利である。たるみの制御は、磁力、静電気、引張り技術、あるいは感圧接着剤などによるマスクの堆積基板への接着を始めとする数々の方法で行うことができる。

アパーチャマスクを作製するための１つの技術では、材料層を高分子フィルムの第１の側に形成する。代替的には高分子フィルムを材料上に形成してもよい。材料は銅などの金属を含んでもよい。一旦形成してしまえば、その高分子膜を材料層の反対側からそのアブレート可能であるとともに、材料層を除去することができる。例えば、この材料層が金属製の場合には、エッチングあるいは金属を剥離することによりこの層を除去することができる。このようにして高分子アパーチャマスクを製作することができる。

薄膜トランジスタの少なくとも１つの層をエッチングするプロセスを始めとするエッチングプロセスのパターンとして再配置可能な高分子アパーチャマスクを用いることもできる。そしてその同じ再配置可能な高分子アパーチャマスクを他のエッチングプロセスのパターンとして再使用することができる。この技術は大規模な繰返しエッチングプロセスを簡略化することができるとともに、同じエッチングプロセスを何回も実施するコストを削減することもできる。

他の技術では、アパーチャマスクを可撓性にした場合には、非プレーナ堆積基板上の集積回路の作製を容易にすることができる。可撓性且つ再配置可能なアパーチャマスクを非プレーナ堆積基板上に配置することができる。そして集積回路の一層あるいは一層の一部分を非プレーナ堆積基板上に形成することができる。集積回路の層は薄膜トランジスタの少なくとも一部分を含んでもよい。堆積プロセスがアパーチャマスクと堆積基板の間の密着を必要とする場合、本明細書に記載のアパーチャマスクは特に有用になる。この場合可撓性高分子アパーチャマスクは非プレーナ基板の表面に適合して密着を容易にすることができる。

アパーチャマスクを形成するための他の技術において、高分子フィルムをパターンアブレートして自立構造のアパーチャマスクを作製する。この場合、アブレーションを制御することにより許容側壁角を作ることができる。例えば、側壁角に影響を与える多数の要因が上記に列記されており、例えばレーザの出力密度、結像システムの開口数、レーザのパルス長、およびアブレートされる対象または材料のアブレーション閾値がある。これらの要因うちの１つ以上を必要に応じて制御することにより確実に許容側壁角を達成することができる。

図１４は本発明によるアパーチャマスクを引張った状態の平面図である。アパーチャマスク１５０は上述のようにパターン１５１が形成されたマスク基板を含む。図示のようにアパーチャマスク１５０は、マスク基板の延長部１５２Ａ〜１５２Ｄを含んでもよく、これらを用いてアパーチャマスク１５０を張り広げるとともに、歪むことなくパターン１５１の広がりの均一性を改善することができる。各延長部１５２は、スリットなどの一組の歪み最小化フィーチャ（歪み最小化フィーチャ１５４のみに標識を付している）を含んでもよく、これらをパターン１５１の縁部付近に配置可能である。歪み最小化フィーチャ１５４は引張り中にパターン１５１の歪みを減少させることによりアパーチャマスク１５０のより正確な張り広げを容易にすることができる。歪み最小化フィーチャの様々な構成にはマスク基板内のスリット、マスク基板内の穴、マスク基板内の穿孔、マスク基板内の厚さ低減領域等がある。

留め具１５６Ａ〜１５６Ｄをアパーチャマスク１５０の延長部１５２上に載置することができる。各留め具１５６は１本以上のワイヤ、ひも等に取り付けてもよい。図１４では各留め具１５６は２本のひもを含むことにより、引張り中に合計８自由度を提供する。このひもを位置合わせ裏地構造に載置されたマイクロメータに取り付けることができる。ひもの張力を調節することによりアパーチャマスク１５０の配置および所望の張り広げ量を提供することができる。このようにしてマスク１５０を堆積基板１６０と位置合わせすることができる。

実施例１
この実施例では、４つの真空堆積ステップおよび４つの引張り高分子アパーチャマスクを用いて有機集積回路を製作した。このプロセスはフォトリソグラフィおよび湿式処理をまったく利用しなかった。

４つの高分子アパーチャマスクはすべて、厚さが約１８ミクロンである銅の裏当てを備えた２５ミクロン厚さのポリイミドシート内のアパーチャのレーザアブレーションを含む同一技術で作製した。レーザアブレーションの後、銅を酸腐蝕液、１０ＨＮＯ₃：１ＨＣＬで除去し、さらにマスクをすすいで洗浄した。各マスク内ではパターン化領域は約４．５ｃｍ×４．５ｃｍであった。

４つの層を、（１）ゲートメタル、（２）絶縁体（誘電体）、（３）半導体、および（４）ソース／ドレインメタルを含むアパーチャマスクを用いてパターン化した。回路構成要素間の配線は、ゲートおよびソース／ドレイン層内のトレースを綴じることにより確立した。この実施例では集積回路を１５ミクロンの最小線幅で設計した。

マスクの各々を図１４に示すように４つの留め具間に載置した。留め具１５６の端部に取り付けられた８本のひもを用いて引張りおよび位置合わせを達成した。各ひもを位置合わせ構造に載置されたマイクロメータに接続した。各留め具によりマスクの一辺に沿って張力を均一にかけることができる。少なくとも５（この場合８）度以上の自由度を利用することにより、マスクの弾性を用いてパターン化領域全体にわたって良好な位置合わせを達成した。

マスクの歪みを低減するために、スリット形状の歪み最小化フィーチャ１５４をパターン化領域と留め具の間の各側でマスクに切り開けた。これらのスリットは隣接留め具１５６によってかけられた張力の方向と並行に延びるとともに、この実施例では互いに約２．５ｍｍ離れていたが、本発明はこの点に関して限定されるものではない。パターン化領域付近に位置したこれらのスリットにより、マスクのパターン化領域は留め具１５６による制約を殆ど受けずにスリットと垂直方向に延びることができた。換言すればこのパターン化領域は全方向に均一に延びることができた。

この実施例では５０ｍｍ×７５ｍｍ×０．７ｍｍフロートガラス堆積基板を、最小の下向きの力で第１のマスクと接した状態で配置して静摩擦および摩擦が最小になるようにした。第１のマスクを両方向に約０．５％引張った。このマスク、引張り機構および基板を真空システム内に配置して、第１の層、５０ｎｍのＰｄをイオンビームスパタリングによって堆積した。電子ビーム蒸着を用いることもできる。

組立て品を取り外して第１のマスクを第２のマスクと交換した。第２のマスクを引っ張るとともに基板上の第１の層のフィーチャと位置合わせした。この組立て品を真空システム内に配置して、第２の層、２００ｎｍのＡｌ₂Ｏ₃を電子ビーム蒸着によって堆積した。スパッタリングを用いることもできる。

再びこの組立て品を取り外して第２のマスクを第３のマスクと交換した。第３のマスクを引っ張るとともに基板上の第１の層のフィーチャと位置合わせした。この組立て品を真空システム内に配置して、第３の層、５０ｎｍのペンタセンを熱蒸着によって堆積した。

この組立て品を再び取り外して第３のマスクを第４のマスクと交換した。第４のマスクを引っ張るとともに基板上の第１の層のフィーチャと位置合わせした。この組立て品を真空システム内に配置して、第４の層、１５０ｎｍのＡｕを熱蒸着によって堆積した。スパッタリングまたは電子ビーム蒸着を用いることもできる。

最後に、組立て品を真空システムから取り外して基板を組立て品から取り外す。この時点で得られた集積回路をテストして動作可能であることを示した。

実施例２
赤、緑および青の有機発光ダイオードのサブピクセルからなる電子ディスプレイも、張り広げた高分子マスクを用いることにより可能になる。有機発光ダイオード(ＯＬＥＤ) サブピクセル用の駆動回路を基板上に設けると、共に当該技術では周知であるアクティブマトリックスあるいはパッシブマトリックスのいずれかになる。この駆動回路はＯＬＥＤサブピクセル用の電極（例えばインジウムスズ酸化物アノード）を含む。この基板は例えば、アパーチャマスクを基板表面から離して保持することによりマスクを移動させた時の基板上の材料の損傷を防止する高さ０．１〜１０ミクロンのフォトレジストのスペーサも含む。

この実施例では、マスクパターンはレーザアブレーションによって形成された矩形アレイ内の一連の矩形のアパーチャである。これらのアパーチャは例えば１００ミクロン四方であり、両寸法の中心から中心まで２５０ミクロン離れている。ＯＬＥＤサブピクセルは、まず光学的にポリチオフェン（例えば、バイエル（Ｂａｙｅｒ）からのバイトロン（Ｂａｙｔｒｏｎ）Ｐ）などのバッファ層を、スピンコーティングによってすべての電極上に堆積することにより作製される。代替的にはバッファ層を真空堆積してもよい。次に４０ｎｍ ＮＰＤ（Ｎ，Ｎ’−ジ（ナフタレン−ｌ−ｙｌ）−Ｎ，Ｎ’ジフェニルベンジジン）などのホール輸送層をバッファ層上に真空蒸着する。

次に前実施例と同様にアパーチャマスクを張り広げて赤色サブピクセル用の電極と位置合わせする。そして赤色のエレクトロルミネセント層をアパーチャマスクを介して堆積する。この層は例えば、２つのソースからの同時蒸着ＰｔＯＥＰおよびＣＢＰによって形成された、ＣＢＰ（４，４’−ビス（カルバゾール−９−ｙｌ）ビフェニール）内の１０重量パーセントＰｔＯＥＰ(プラチナ・オクタエチルプロフィリン）の混合物１０ｎｍでもよい。

そしてアパーチャマスクを場合によってはまだ真空内で移動させて、緑色サブピクセル用の電極と位置合わせする。そして緑色のエレクトロルミネセント層をこのアパーチャマスクを介して堆積する。この層は例えば、ＣＢＰ内の１０重量パーセントＩｒ（ｐｐｙ）₃（トリス（２−フェニルピリジン）イリジウム）の混合物１０ｎｍでもよい。そしてこのマスクを場合によってはまだ真空内で移動させて、青色サブピクセル用の電極と位置合わせする。そして青色のエレクトロルミネセント層をこのアパーチャマスクを介して堆積する。この層は例えば１０ｎｍのＣＢＰであってもよい。状況に応じてペリレン（ＣＢＰ内に１０重量パーセント）などの青色ドーパントを用いてもよい。

次にこのマスクを場合によってはまだ真空内で除去する。そして電子輸送層を真空堆積する。この層は例えば５０ｎｍのＢＡｌｑ（（ｌ，ｌ’−ビスフェニル−４−オラト）ビス（２−メチル−８−キノリノラト）アルミニウム）でもよい。最後にアクティブマトリックス・ディスプレイの場合、すべてのサブピクセル上にカソードを堆積する。カソードは例えば２００ｎｍのＡｌを伴う０．５ｎｍのＬｉＦでもよい。パッシブマトリクス・ディスプレイの場合は、カソードを一般には他のシャドウマスクを用いることによってパターン化して列にしなければならない。

本発明の多数の実施形態を説明してきた。例えば多数の異なる構成要素および異なる堆積技術を説明してきた。堆積技術を用いることにより、いかなるエッチングプロセスまたはフォトリソグラフィも排除して堆積のみを用いて多種多様な回路を作製することが可能であり、これは有機半導体を含む場合に特に有用である。それにもかかわらず本発明の精神と範囲とから逸脱することなく様々な変更を行うことが可能であることは理解されよう。例えば本発明のある態様を熱蒸着プロセスで利用するために説明したが、本明細書に記載した技術および構造装置を、スパッタリング、熱蒸着および電子ビーム蒸着およびパルスレーザ堆積を始めとするいかなる堆積プロセスと共に用いることもできる。従ってこれらの他の実施形態は請求の範囲内にある。

本発明の一実施形態によるアパーチャマスクの平面図である。 図１ａのアパーチャマスクの一部分の拡大図である。 本発明の一実施形態によるアパーチャマスクの平面図である。 本発明の一実施形態によるアパーチャマスクの平面図である。 本発明による例示的なアパーチャマスクセットの平面図である。 本発明によるアパーチャマスクを用いた堆積ステーションのブロック図である。 本発明の一実施形態によるアパーチャマスクの断面側面図である。 本発明によるアパーチャマスク用いた堆積ステーションの追加ブロック図である。 本発明によるアパーチャマスク用いた堆積ステーションの追加ブロック図である。 本発明によるアパーチャマスクを張り広げるための１つの例示的な張り広げ装置の斜視図である。 引張り機構の拡大図である。 本発明によるアパーチャマスクをアブレートするのに用いることができるレーザアブレーション・システムのブロック図である。 第１の側に材料を形成した高分子フィルムの断面側面図である。 本発明により作製可能な例示的薄膜トランジスタの断面図である。 本発明により作製可能な例示的薄膜トランジスタの断面図である。 本発明により張り広げられたアパーチャマスクの一実施形態の平面図である。

Claims (83)

1. アパーチャマスクを堆積基板に近接して配置するステップと、
   前記アパーチャマスクを張り広げて前記アパーチャマスクを前記堆積基板と位置合わせするステップと、
   張り広げた前記アパーチャマスクを介して材料を堆積させて前記堆積基板上に層を形成するステップとを含む方法。
2. 前記アパーチャマスクを張り広げるステップが、前記アパーチャマスクを引っ張って前記堆積基板上の１つ以上のフィーチャと位置合わせするステップを含む、請求項１に記載の方法。
3. 前記アパーチャマスクを前記堆積基板の下方に配置するステップをさらに含み、前記アパーチャマスクを張り広げることによって、前記アパーチャマスクのたるみを減少させることを特徴とする、請求項１に記載の方法。
4. 前記アパーチャマスクが高分子アパーチャマスクである、請求項１に記載の方法。
5. 前記堆積基板上の前記層が集積回路内の層を成す、請求項１に記載の方法。
6. 前記集積回路内の前記層が有機発光ダイオード内の層を成す、請求項５に記載の方法。
7. 前記集積回路内の前記層が高周波識別回路内の層を成す、請求項５に記載の方法。
8. 高分子と磁性材料とを含む高分子アパーチャマスク。
9. 前記磁性材料が前記高分子内に含まれている、請求項８に記載の高分子アパーチャマスク。
10. 前記磁性材料が前記高分子上にコートされた、請求項８に記載の高分子アパーチャマスク。
11. 前記磁性材料が前記高分子に積層された、請求項８に記載の高分子アパーチャマスク。
12. 前記高分子アパーチャマスクに堆積アパーチャのパターンが形成され、前記パターンが約１センチメートルより大きい寸法を有し、さらに前記堆積アパーチャの少なくとも１つが約１０００ミクロン未満の幅を有することを特徴とする、請求項８に記載の高分子アパーチャマスク。
13. 前記磁性材料が磁性構造体と磁気的に相互に作用して堆積プロセス中に前記高分子アパーチャマスクのたるみを制御することを特徴とする、請求項８に記載の高分子アパーチャマスク。
14. 高分子と磁性材料とを含む高分子アパーチャマスクと、前記磁性材料と磁気的に相互に作用して堆積プロセス中に前記高分子アパーチャマスクのたるみを減少させる磁性構造体とを含む堆積システム。
15. 前記磁性材料が前記高分子内に含まれている、請求項１４に記載の堆積システム。
16. 前記磁性材料が前記高分子上にコートされた、請求項１４に記載の堆積システム。
17. 集積回路の少なくとも一部分を規定する堆積アパーチャのパターンが形成された蒸着プロセス用の再配置可能な高分子アパーチャマスクであって、前記集積回路の一部分が少なくとも１つの薄膜トランジスタを含み、前記パターンが約１センチメートルより大きい寸法を有し、さらに前記堆積アパーチャの少なくとも１つが約１０００ミクロン未満の幅を有することを特徴とする高分子アパーチャマスク。
18. 少なくとも２つの堆積アパーチャ間のギャップが約１０００ミクロン未満である、請求項１７に記載の高分子アパーチャマスク。
19. 前記パターンが約２５センチメートルより大きい寸法を有する、請求項１７に記載の高分子アパーチャマスク。
20. 前記パターンが約１００センチメートルより大きい寸法を有する、請求項１９に記載の高分子アパーチャマスク。
21. 可撓性の再配置可能な高分子アパーチャマスクを堆積基板に近接して配置するステップと、
    前記可撓性アパーチャマスクのたるみを制御するステップと、
    前記可撓性アパーチャマスクを介して材料を堆積させて、前記堆積基板上に集積回路の少なくとも一部分を規定する層を形成するステップとを含む方法。
22. 前記可撓性アパーチャマスクが、磁性材料を含めたパターン化された高分子フィルムを含み、さらに、たるみを制御するステップが、磁界を印加して前記可撓性アパーチャマスクのたるみを減少するように前記磁性材料を引き付けさせるあるいは反発させるステップを含むことを特徴とする、請求項２１に記載の方法。
23. たるみを制御するステップが、前記可撓性アパーチャマスクに静電荷を印加し、たるみを減少させるように帯電した前記可撓性アパーチャマスクを静電気的に引き付けさせるあるいは反発させることを含むことを特徴とする、請求項２１に記載の方法。
24. 前記可撓性アパーチャマスクが片面に感圧接着剤を含み、たるみを制御するステップが前記感圧接着剤を介して前記可撓性アパーチャマスクを前記堆積基板に接着することを含むことを特徴とする、請求項２１に記載の方法。
25. たるみを制御するステップが前記可撓性アパーチャマスクを引っ張ることを含むことを特徴とする、請求項２１に記載の方法。
26. 第１の側に材料層が形成された高分子フィルムを前記材料層の反対側からアブレートして前記高分子フィルムにパターンを規定するステップであって、前記パターンが前記高分子フィルムにわたって延在する堆積アパーチャを規定するステップと、
    前記材料を除去して高分子アパーチャマスクを形成するステップとを含む方法。
27. 前記高分子フィルムをアブレートするステップが、ポリイミド膜をアブレートすることを含むことを特徴とする、請求項２６に記載の方法。
28. 前記第１の側に前記材料層を形成された前記高分子フィルムを購入するステップをさらに含むことを特徴とする、請求項２６に記載の方法。
29. 前記高分子フィルムの前記第１の側に前記材料層を形成することをさらに含むことを特徴とする、請求項２６に記載の方法。
30. 前記材料層上に前記高分子フィルムを形成するステップをさらに含むことを特徴とする、請求項２６に記載の方法。
31. 前記材料層が金属層を含むことを特徴とする、請求項２６に記載の方法。
32. 前記金属層が銅層を含むことを特徴とする、請求項３１に記載の方法。
33. 前記材料層を除去するステップが前記金属層をエッチングして前記高分子フィルムから除去することを含むことを特徴とする、請求項３１に記載の方法。
34. 前記材料層を除去するステップが前記金属層を前記高分子フィルムから剥離することを含むことを特徴とする、請求項３１に記載の方法。
35. 多数の高分子アパーチャマスクを形成するステップと、
    前記高分子アパーチャマスクを一連の堆積に使用して集積回路を作製するステップとをさらに含む、請求項２６に記載の方法。
36. 高分子フィルムをアブレートすることによりパターンを規定して再配置可能なアパーチャマスクを形成するステップと、
    前記アパーチャマスクを堆積プロセスで使用するステップとを含む方法。
37. 前記パターンが約２５センチメートルを超える距離離れた第１および第２のパターン要素を規定する、請求項３６に記載の方法。
38. 前記アパーチャマスクを前記堆積プロセスで使用して集積回路の層を作製することをさらに含み、前記層が第１および第２の回路要素を含むことを特徴とする、請求項３６に記載の方法。
39. 前記第１および第２の回路要素が約１センチメートルを超える距離離れている、請求項３８に記載の方法。
40. 前記第１および第２の回路要素が約２５センチメートルを超える距離離れている、請求項３９に記載の方法。
41. 前記第１および第２の回路要素が約５００センチメートルを超える距離離れている、請求項４０に記載の方法。
42. 前記パターンが約１０００ミクロン未満の幅を有する少なくとも１つの堆積アパーチャを規定する、請求項３６に記載の方法。
43. 再配置可能な高分子アパーチャマスクを形成するステップと、
    前記高分子アパーチャマスクをエッチングプロセスでパターンとして使用して薄膜トランジスタの少なくとも１つの層をエッチングするステップとを含む方法。
44. 前記高分子アパーチャマスクを他のエッチングプロセスでパターンとして再使用するステップをさらに含む、請求項４３に記載の方法。
45. 前記高分子アパーチャマスクを形成するステップが、
    高分子フィルムをレーザアブレートして前記高分子フィルムにわたって延在するアパーチャのパターンを規定するステップを含む、請求項４３に記載の方法。
46. 前記高分子アパーチャマスクを形成するステップが、
    第１の側に金属層が形成された高分子フィルムを前記金属層の反対側からアブレートして前記高分子フィルムにパターンを規定するステップと、
    前記金属層を除去して高分子アパーチャマスクを形成するステップとを含む、請求項４３に記載の方法。
47. 再配置可能な高分子アパーチャマスクを非プレーナ堆積基板の上方に配置するステップと、
    前記高分子アパーチャマスクを介して前記非プレーナ堆積基板上に材料を堆積することにより前記非プレーナ堆積基板上に集積回路の少なくとも１つの層を形成することを含み、前記集積回路の前記層が薄膜トランジスタの少なくとも一部分を含むことを特徴とする方法。
48. 前記非プレーナ堆積基板が曲面を有することを特徴とする、請求項４７に記載の方法。
49. 前記高分子アパーチャマスクを配置するステップが、前記マスクが前記非プレーナ堆積基板の前記曲面と密着するように前記高分子アパーチャマスを配置するステップを含むことを特徴とする、請求項４８に記載の方法。
50. 前記高分子アパーチャマスクを形成するステップをさらに含むことを特徴とする、請求項４７に記載の方法。
51. 前記高分子アパーチャマスクを形成するステップが、高分子フィルムをレーザアブレートしてパターンを規定するステップを含む、請求項５０に記載の方法。
52. 前記高分子アパーチャマスクを形成するステップが、
    第１の側に金属層が形成された高分子フィルムを前記金属層の反対側からアブレートして前記高分子フィルムにパターンを規定するステップと、
    前記金属層を除去して高分子アパーチャマスクを形成するステップとを含むことを特徴とする、請求項５０に記載の方法。
53. 前記非プレーナ堆積基板上に多数の高分子アパーチャマスクを順次配置するステップと、
    前記高分子アパーチャマスクを介して前記非プレーナ堆積基板上に材料を堆積することにより前記非プレーナ堆積基板上に集積回路を形成するステップとをさらに含む、請求項４７に記載の方法。
54. 前記集積回路が約１センチメートルを超える距離離れた回路素子を規定する、請求項５３に記載の方法。
55. 前記集積回路が約２５センチメートルを超える距離離れた回路素子を規定する、請求項５４に記載の方法。
56. 前記集積回路の少なくとも１つの層が約１０００ミクロン未満の幅を有する少なくとも１つのフィーチャを規定する、請求項４７に記載の方法。
57. 前記集積回路の少なくとも１つの層が約５０ミクロン未満の幅を有する少なくとも１つのフィーチャを規定する、請求項５６に記載の方法。
58. 前記集積回路の少なくとも１つの層が約２０ミクロン未満の幅を有する少なくとも１つのフィーチャを規定する、請求項５７に記載の方法。
59. 集積回路の少なくとも一部分を規定する堆積アパーチャのパターンを含む再配置可能な高分子アパーチャマスクであって、前記パターンが１センチメートルより大きい寸法を有し、少なくとも１つの堆積アパーチャが約１０００ミクロン未満の幅を有し、さらに前記集積回路の前記一部分が薄膜トランジスタの少なくとも一部分を成す再配置可能な高分子アパーチャマスク。
60. 前記マスクが約５〜５０ミクロンの間の厚さを有する、請求項５９に記載の再配置可能な高分子アパーチャマスク。
61. ポリイミドと、
    堆積アパーチャのパターンであって、該パターンが１センチメートルより大きい寸法を有し、さらに少なくとも１つの堆積アパーチャが約１０００ミクロン未満の幅を有するパターン、
    とを含む再配置可能な高分子アパーチャマスク。
62. 少なくとも１つの堆積アパーチャが約２０ミクロン未満の幅を有する、請求項６１に記載のアパーチャマスク。
63. 少なくとも２つの堆積アパーチャが約１０００ミクロン未満離れている、請求項６１に記載のアパーチャマスク。
64. 少なくとも２つの堆積アパーチャが約５０ミクロン未満離れている、請求項６３に記載のアパーチャマスク。
65. 高分子フィルムをパターンアブレートして再配置可能な高分子アパーチャマスクを作製するステップを含み、前記パターンが集積回路の１つの素子に対応する少なくとも１つの堆積アパーチャを規定することを特徴とする方法。
66. 少なくとも１つの堆積アパーチャが約１０００ミクロン未満の幅を有する、請求項６５に記載の方法。
67. 前記パターンが１０００ミクロン未満のギャップで離れた少なくとも２つの堆積アパーチャを規定する、請求項６５に記載の方法。
68. 前記高分子アパーチャマスクを介して堆積基板上に材料を堆積して集積回路のパターン化層を規定するステップをさらに含む、請求項６５に記載の方法。
69. 融除するステップがレーザアブレートするステップを含む、請求項６５に記載の方法。
70. 前記レーザアブレートを制御して前記堆積アパーチャの１つ以上の許容側壁角を生じさせるステップをさらに含む、請求項６９に記載の方法。
71. 多数の高分子フィルムをパターンアブレートして多数の高分子アパーチャマスクを作製するステップと、
    前記多数の高分子アパーチャマスクを介して堆積基板上に多数の異なる材料を堆積して集積回路の多数の層を規定するステップとをさらに含む、請求項６５に記載の方法。
72. 多数の異なる材料を堆積するステップが有機半導体を堆積するステップを含み、さらに少なくとも１つの層が前記有機半導体の上面に堆積される、請求項７１に記載の方法。
73. 再配置可能な高分子アパーチャマスクを介して堆積基板上に材料を堆積して集積回路のパターン化層を規定するステップを含み、前記アパーチャマスクが１センチメートルより大きい寸法を有するパターン化領域を含み、さらに前記集積回路の前記パターン化層が薄膜トランジスタの少なくとも一部分を成す方法。
74. 前記再配置可能な高分子アパーチャマスクに、約１０００ミクロン未満の幅を有する少なくとも１つの堆積アパーチャが形成されている、請求項７３に記載の方法。
75. 前記再配置可能な高分子アパーチャマスクに、約５０ミクロン未満の幅を有する少なくとも１つの堆積アパーチャが形成されている、請求項７３に記載の方法。
76. 多数の再配置可能な高分子アパーチャマスクを介して前記堆積基板上に多数の材料を順次堆積して集積回路を規定するステップをさらに含む、請求項７３に記載の方法。
77. 高分子フィルムから堆積アパーチャのパターンを融除して集積回路製作用の堆積プロセスで使用する再配置可能な高分子アパーチャマスクを作製するステップと、
    前記融除を制御して前記堆積アパーチャの１つ以上の許容側壁角を生じさせるステップとを含む方法。
78. 融除するステップがレーザアブレートするステップを含む、請求項７７に記載の方法。
79. 前記パターンが約１０００ミクロン未満の幅を有する少なくとも１つの堆積アパーチャを規定する、請求項７７に記載の方法。
80. 前記パターンが約１０００ミクロン未満のギャップ離れた少なくとも２つの堆積アパーチャを規定する、請求項７７に記載の方法。
81. 堆積アパーチャのパターンが形成されたマスク基板と、
    前記パターンの縁部付近に配設された、前記マスク基板内にある歪み最小化フィーチャ、
    とを含むアパーチャマスク。
82. 前記アパーチャマスクが前記マスク基板の延長部分を含み、前記歪み最小化フィーチャが前記延長部分に含まれる、請求項８１に記載のアパーチャマスク。
83. 前記歪み最小化フィーチャが、前記マスク基板内のスリット、前記マスク基板内の穴、前記マスク基板内の穿孔、および前記マスク基板内の厚さ低減領域からなる群から選択される、請求項８１に記載のアパーチャマスク。

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