JP2005183465A - 配線回路基板 - Google Patents
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Abstract
【課題】ジグザグ配置パターンにて高密度に形成された電極を有する電子部品であっても、電極と配線パターンとの短絡を抑制し得る構造を配線回路基板に付与することにある。
【解決手段】 電子部品の電極Ｅに対し個別に導体を接続し得るように、帯状導体２がストライプパターンをなすよう露出して形成された実装用の配線回路基板の該帯状導体に対して、特定部分（Ａ）の幅を狭くする。該特定部分（Ａ）とは、長終端部を持つ帯状導体のうちの長手方向の一区間部分であって、短終端部に電極を接続し、該電極を前記長終端部を持つ帯状導体上まで帯幅方向に平行移動した場合に、該電極と重なる領域を包含する部分である。
【選択図】図１
【解決手段】 電子部品の電極Ｅに対し個別に導体を接続し得るように、帯状導体２がストライプパターンをなすよう露出して形成された実装用の配線回路基板の該帯状導体に対して、特定部分（Ａ）の幅を狭くする。該特定部分（Ａ）とは、長終端部を持つ帯状導体のうちの長手方向の一区間部分であって、短終端部に電極を接続し、該電極を前記長終端部を持つ帯状導体上まで帯幅方向に平行移動した場合に、該電極と重なる領域を包含する部分である。
【選択図】図１
Description
本発明は、半導体素子などの電子部品を実装すべく、該電子部品の電極と直接的に接続される端子部を有する配線回路基板に関する。
ＩＣなどの半導体素子は、通常、ウエハ上に多数形成された後、個々のチップに分断され、種々の回路基板に接続されて用いられる。ＩＣのさらなる大規模な集積化によって、１つのチップの接続面に形成される電極数は増大しており、そのため、個々の電極自体の大きさはより小さくなり、電極の配置は過密になっている。
チップの接続面に形成される電極の配置パターンは、近年の電極数の急激な増加に伴ない、図７（ａ）に示すように、チップ１００の接続面の外周を、電極Ｅが、ジグザグのピークをたどる交互の配置パターンにて取り巻くものとなっている。
「ジグザグのピークをたどる交互の配置パターン」とは、図７（ｂ）に示すように、一点鎖線で示したジグザグ線（ノコギリ波状の線）Ｊの各頂点Ｊ１、Ｊ２の位置に、個々の電極Ｅ（Ｅ１、Ｅ２）が配置されたパターンである。この配置パターンは、図７（ａ）に見られるように、全体として２列のチェッカー模様（「千鳥状」とも称される）を描く。
以下、この配置パターンを、「ジグザグ配置パターン」とも呼ぶ。
ジグザグ配置パターンにおけるジグザク線の振幅ｔ２（図７（ａ））は、図７（ｂ）に示すように、一方の頂点Ｊ１に配置された電極Ｅ１を、図中のｘ方向に平行移動しても、他方の頂点Ｊ２に配置された電極Ｅ２には接触することがないように、電極の大きさを考慮して決定される。
ジグザク線の周期（ピッチ）は、前記ジグザク線の振幅が充分に余裕をもって決定されているならば、一方の頂点Ｊ１に配置された電極Ｅ１を、図中のｙ方向に平行移動した場合に、他方の頂点Ｊ２に配置された電極Ｅ２に接触する位置関係となるような短い周期であってもよい。この短い周期の配置を可能とする点が、ジグザグ配置パターンの利点である。
電極のジグザグ配置パターンは、後述の配線回路基板のストライプパターンと共に用いられ、ファインピッチの電極配置と外部への接続を可能とする（例えば、特許文献１）。
「ジグザグのピークをたどる交互の配置パターン」とは、図７（ｂ）に示すように、一点鎖線で示したジグザグ線（ノコギリ波状の線）Ｊの各頂点Ｊ１、Ｊ２の位置に、個々の電極Ｅ（Ｅ１、Ｅ２）が配置されたパターンである。この配置パターンは、図７（ａ）に見られるように、全体として２列のチェッカー模様（「千鳥状」とも称される）を描く。
以下、この配置パターンを、「ジグザグ配置パターン」とも呼ぶ。
ジグザグ配置パターンにおけるジグザク線の振幅ｔ２（図７（ａ））は、図７（ｂ）に示すように、一方の頂点Ｊ１に配置された電極Ｅ１を、図中のｘ方向に平行移動しても、他方の頂点Ｊ２に配置された電極Ｅ２には接触することがないように、電極の大きさを考慮して決定される。
ジグザク線の周期（ピッチ）は、前記ジグザク線の振幅が充分に余裕をもって決定されているならば、一方の頂点Ｊ１に配置された電極Ｅ１を、図中のｙ方向に平行移動した場合に、他方の頂点Ｊ２に配置された電極Ｅ２に接触する位置関係となるような短い周期であってもよい。この短い周期の配置を可能とする点が、ジグザグ配置パターンの利点である。
電極のジグザグ配置パターンは、後述の配線回路基板のストライプパターンと共に用いられ、ファインピッチの電極配置と外部への接続を可能とする（例えば、特許文献１）。
一方、半導体素子を実装するための技術として、配線回路基板の導体部分をチップの電極位置に対応するパターンとして形成し、チップを直接配線回路基板に接続する実装（ベアチップ実装）が行われるようになっている。
ベアチップ実装に用いられる配線回路基板は、図８に局所を拡大して一例を示すように、絶縁性基板１００上に帯状の導体パターン１０１が形成された構造を有する回路基板である。該配線回路基板には、チップを配置した時に電極Ｅに対応し該電極との電気的な接続に関与する領域に、帯状導体１０１がストライプパターンをなすよう露出して形成されており、各電極（一点鎖線）Ｅに対して個別に導体を接続し得るようになっている。このストライプパターンは、電極Ｅのジグザグ配置パターンの進行方向（図中の矢印ｘで示した方向）と略直交する方向（図中の矢印ｙで示した方向）に、個々の帯状導体１０１が延びるパターンとして形成される。
ベアチップ実装に用いられる配線回路基板は、図８に局所を拡大して一例を示すように、絶縁性基板１００上に帯状の導体パターン１０１が形成された構造を有する回路基板である。該配線回路基板には、チップを配置した時に電極Ｅに対応し該電極との電気的な接続に関与する領域に、帯状導体１０１がストライプパターンをなすよう露出して形成されており、各電極（一点鎖線）Ｅに対して個別に導体を接続し得るようになっている。このストライプパターンは、電極Ｅのジグザグ配置パターンの進行方向（図中の矢印ｘで示した方向）と略直交する方向（図中の矢印ｙで示した方向）に、個々の帯状導体１０１が延びるパターンとして形成される。
各帯状導体１０１は、各電極Ｅに対応する位置において終端部となっており、これによってストライプパターンの終端部は、長終端部１０１Ｌと、短終端部１０１Ｓとが交互に並んだパターンとなっている（例えば、特許文献１の図１、２など）。
各帯状導体の先端のエッジは、図８に示すように、接続される電極Ｅを越えて微量だけ延伸して終わっている場合が多い。
特開２００３−２４９５９２号公報
各帯状導体の先端のエッジは、図８に示すように、接続される電極Ｅを越えて微量だけ延伸して終わっている場合が多い。
しかし、本発明者等が、上記のようなジグザグ配置パターンにて形成された電極と、ストライプパターンにて形成された帯状導体との接続を詳細に検討したところ、図９（ａ）に示すように、チップの実装位置がわずかにずれるだけで、電極Ｅ１が２本の帯状導体１０２、１０３間にまたがって両者を短絡させるため、実装時の位置決めや、電極幅・導体幅など各部の寸法に高い精度が要求され、製造が困難になっていることがわかった。
また、図９（ｂ）に示すように、導電性粒子Ｑを基材中に分散させてなる異方導電性接着剤をチップと配線回路基板との接続に介在させる場合には、図中にｍで示したように、導電性粒子Ｑが電極Ｅ１と帯状導体１０３との間の短絡経路となり得ることがわかった。
また、図９（ｂ）に示すように、導電性粒子Ｑを基材中に分散させてなる異方導電性接着剤をチップと配線回路基板との接続に介在させる場合には、図中にｍで示したように、導電性粒子Ｑが電極Ｅ１と帯状導体１０３との間の短絡経路となり得ることがわかった。
本発明の課題は、上記問題を解決し得る構造を備えた配線回路基板を提供することにあり、ジグザグ配置パターンにて高密度に形成された電極を有する電子部品であっても、電極と配線パターンとの短絡を抑制し得る構造を配線回路基板に付与することにある。
本発明は以下の特徴を有するものである。
（１）電子部品を実装するための配線回路基板であって、
実装対象となる電子部品は、その接続面に、ジグザグのピークをたどる交互の配置パターンにて形成された複数の電極を有するものであり、
当該配線回路基板には、電子部品の電極に対し個別に導体を接続し得るように、前記ジグザグの進行方向と略直交する方向に延びる帯状導体がストライプパターンをなすよう露出して形成されており、各帯状導体は、各電極に対応する位置において終端部となっており、これによってストライプパターンの終端部は、長終端部と短終端部とが交互に並んだパターンとなっており、
長終端部を持つ帯状導体において、下記（Ａ）の部分が、該部分の両端に隣接する部分よりも、幅が狭くなっていることを特徴とする、配線回路基板。
（Ａ）長終端部を持つ帯状導体のうちの長手方向の一区間部分であって、短終端部に電極を接続し、該電極を前記長終端部を持つ帯状導体上まで帯幅方向に平行移動した場合に、該電極と重なる領域を、包含する部分。
（２）上記（Ａ）の部分が、該部分の区間全体にわたって同じ幅であり、隣接する部分との境界において段差状に狭くなっている、上記（１）記載の配線回路基板。
（３）上記（Ａ）の部分が、それぞれの両端から中央部に向かうに従って漸次幅が狭くなっている部分を有している、上記（１）記載の配線回路基板。
（４）上記（Ａ）の部分が、それぞれの両端から中央部に向かうに従って漸次幅が狭くなり、中央部において最も狭くなるように、該（Ａ）の部分の側縁の外形線が、内側に凸の円弧状を呈している、上記（３）記載の配線回路基板。
（５）実装対象となる電子部品が、方形を呈する半導体素子のベアチップであって、該ベアチップの接続面の外周領域に、電極が、ジグザグのピークをたどる交互の配置パターンにて形成されている、上記（１）記載の配線回路基板。
（１）電子部品を実装するための配線回路基板であって、
実装対象となる電子部品は、その接続面に、ジグザグのピークをたどる交互の配置パターンにて形成された複数の電極を有するものであり、
当該配線回路基板には、電子部品の電極に対し個別に導体を接続し得るように、前記ジグザグの進行方向と略直交する方向に延びる帯状導体がストライプパターンをなすよう露出して形成されており、各帯状導体は、各電極に対応する位置において終端部となっており、これによってストライプパターンの終端部は、長終端部と短終端部とが交互に並んだパターンとなっており、
長終端部を持つ帯状導体において、下記（Ａ）の部分が、該部分の両端に隣接する部分よりも、幅が狭くなっていることを特徴とする、配線回路基板。
（Ａ）長終端部を持つ帯状導体のうちの長手方向の一区間部分であって、短終端部に電極を接続し、該電極を前記長終端部を持つ帯状導体上まで帯幅方向に平行移動した場合に、該電極と重なる領域を、包含する部分。
（２）上記（Ａ）の部分が、該部分の区間全体にわたって同じ幅であり、隣接する部分との境界において段差状に狭くなっている、上記（１）記載の配線回路基板。
（３）上記（Ａ）の部分が、それぞれの両端から中央部に向かうに従って漸次幅が狭くなっている部分を有している、上記（１）記載の配線回路基板。
（４）上記（Ａ）の部分が、それぞれの両端から中央部に向かうに従って漸次幅が狭くなり、中央部において最も狭くなるように、該（Ａ）の部分の側縁の外形線が、内側に凸の円弧状を呈している、上記（３）記載の配線回路基板。
（５）実装対象となる電子部品が、方形を呈する半導体素子のベアチップであって、該ベアチップの接続面の外周領域に、電極が、ジグザグのピークをたどる交互の配置パターンにて形成されている、上記（１）記載の配線回路基板。
本発明では、図１に例示するように、長終端部Ｌと短終端部Ｓとの交互のパターンを有する実装用の配線回路基板において、上記（Ａ）の部分（以下、「（Ａ）部」とも呼ぶ）が、該部分の両端に隣接する部分よりも、幅が狭くなっていることを特徴とする。
チップ実装時の位置決めズレによって、電極（特に短終端部に接続されたもの）が隣の帯状導体に接することを回避するために、仮に、帯状導体の幅を単純に全長にわたって狭くしたとすると、帯状導体同士の間隙は広くなるが、帯状導体と電極との接触面積が小さくなるので、接続信頼性が低下する。特に、帯状導体と電極との間に異方導電性フィルムを介在させる場合には、帯状導体の幅が狭くなることによって、電気的な接続に参加し得る導通路や導電性粒子の数が少なくなり、接続信頼性の低下が顕著になる。
チップ実装時の位置決めズレによって、電極（特に短終端部に接続されたもの）が隣の帯状導体に接することを回避するために、仮に、帯状導体の幅を単純に全長にわたって狭くしたとすると、帯状導体同士の間隙は広くなるが、帯状導体と電極との接触面積が小さくなるので、接続信頼性が低下する。特に、帯状導体と電極との間に異方導電性フィルムを介在させる場合には、帯状導体の幅が狭くなることによって、電気的な接続に参加し得る導通路や導電性粒子の数が少なくなり、接続信頼性の低下が顕著になる。
また、帯状導体の幅を単純に全長にわたって狭くすると、該帯状導体が絶縁性基板から剥がれやすくなる。例えば、配線回路基板の製造工程におけるスプレー洗浄の際に、スプレー圧で帯状導体が剥がれる場合がある。
本発明者等が帯状導体の剥がれを検討したところ、剥がれは、先端部分から発生する傾向にあるが、特許文献１の図１、２の態様のように先端部だけを広くしても、幅の狭い部分が長く延伸していると、先端部分のみならず、中間部分においても剥がれが生じ易いことがわかった。
本発明者等が帯状導体の剥がれを検討したところ、剥がれは、先端部分から発生する傾向にあるが、特許文献１の図１、２の態様のように先端部だけを広くしても、幅の狭い部分が長く延伸していると、先端部分のみならず、中間部分においても剥がれが生じ易いことがわかった。
これに対して、本発明では、（Ａ）部の区間においてのみ帯状導体の幅を狭くしているので、先ず、チップ実装時にズレが生じても、電極（特に短終端部に接続されたもの）が隣の長終端分を持つ帯状導体に接して短絡することが抑制される。
しかも、帯状導体と電極とが接触する部分は通常の幅のままであるから、接続信頼性は維持されている。またさらに、（Ａ）部は、その区間の全長が電極の大きさ程度であって短く、区間の両端において幅の広いもとの帯状導体で支持されているので、（Ａ）部における剥がれは発生し難い。
しかも、帯状導体と電極とが接触する部分は通常の幅のままであるから、接続信頼性は維持されている。またさらに、（Ａ）部は、その区間の全長が電極の大きさ程度であって短く、区間の両端において幅の広いもとの帯状導体で支持されているので、（Ａ）部における剥がれは発生し難い。
本発明による配線回路基板を具体的な構造例を挙げながら詳細に説明する。
当該配線回路基板は、図１に構造の一例を示すように、絶縁性基板１上に帯状導体２が形成された基本構造を有している。この基本構造の部分については、上記［背景技術］の説明において図８を用いて説明した内容と同様である。また、当該配線回路基板に実装されるべき電子部品は、その接続面にジグザグ配置パターンにて形成された複数の電極を有するものであって、図７を用いて説明した内容と同様である。
当該配線回路基板は、図１に構造の一例を示すように、絶縁性基板１上に帯状導体２が形成された基本構造を有している。この基本構造の部分については、上記［背景技術］の説明において図８を用いて説明した内容と同様である。また、当該配線回路基板に実装されるべき電子部品は、その接続面にジグザグ配置パターンにて形成された複数の電極を有するものであって、図７を用いて説明した内容と同様である。
当該配線回路基板には、各電極Ｅに対し個別に導体を接続し得るように、前記ジグザグの進行方向と略直交する方向に延びる帯状導体２がストライプパターンをなすよう露出して形成されている。各帯状導体２は、各電極Ｅに対応する位置において終端部となっており、これによってストライプパターンの終端部は、長終端部Ｌと短終端部Ｓとが交互に並んだパターンとなっている。
上記のような配線回路基板の基本構造に対して、本発明では、図１に示すように、（Ａ）部の幅Ｗ１を、該部分に長手方向に隣接する帯状導体の幅Ｗ２、Ｗ３よりも狭くしている。図１の例では、（Ａ）部の幅Ｗ１を、隣接する部分との境界において段差状（ステップ状）に狭くしている。
（Ａ）部の幅を狭くする構成によって、上記発明の効果の説明で述べたとおり、実装時の位置決めに多少のズレが生じても、短終端部Ｓに接続された電極Ｅ１が、長終端部Ｌを持つ帯状導体２に接することが抑制される。
（Ａ）部の幅を狭くする構成によって、上記発明の効果の説明で述べたとおり、実装時の位置決めに多少のズレが生じても、短終端部Ｓに接続された電極Ｅ１が、長終端部Ｌを持つ帯状導体２に接することが抑制される。
当該配線回路基板に実装すべき電子部品としては、ジグザグ配置パターンにて、高密度、ファインピッチに配置された電極を有するものが適当であって、ＩＣ、ＬＳＩなどの集積回路のベアチップが代表的なものとして挙げられる。
典型的なベアチップの形状、寸法例を挙げると、通常、チップの外周形状は方形を呈し、一辺の寸法は限定されないが、０．５ｍｍ〜３０ｍｍ程度が一般的である。
典型的なベアチップの形状、寸法例を挙げると、通常、チップの外周形状は方形を呈し、一辺の寸法は限定されないが、０．５ｍｍ〜３０ｍｍ程度が一般的である。
ベアチップに形成されている電極は、図７に示すように、チップの接続面の外周にジグザグ配置パターンにて形成された外部端子であり、個々の電極Ｅの外形は方形（正方形または長方形）である。個々の電極の一辺の寸法（図３中の寸法Ｗ４）は限定されないが、当該配線回路基板が有用となるような高密度配置されたものでは、一辺１５μｍ〜１００μｍ程度が一般的である。
また、図７に示す電極のピッチｔ１は、高密度配置されたものでは、３０μｍ〜１００μｍ程度、ジグザグ配置パターンの振幅ｔ２は、５０μｍ〜２００μｍ程度が一般的である。
個々の電極には、必要に応じて、金めっきなどにより、バンプまたはフラットなパッドが形成される。
また、図７に示す電極のピッチｔ１は、高密度配置されたものでは、３０μｍ〜１００μｍ程度、ジグザグ配置パターンの振幅ｔ２は、５０μｍ〜２００μｍ程度が一般的である。
個々の電極には、必要に応じて、金めっきなどにより、バンプまたはフラットなパッドが形成される。
当該配線回路基板の態様によって、導体パターンを形成するベースとなる絶縁性基板の材料や厚さは異なるが、絶縁性基板の材料としては、ポリイミド系樹脂、ポリエステル系樹脂、エポキシ系樹脂、ウレタン系樹脂、ポリスチレン系樹脂、ポリエチレン系樹脂、ポリアミド系樹脂、アクリロニトリル−ブタジエン−スチレン（ＡＢＳ）共重合体樹脂、ポリカーボネート系樹脂、シリコーン系樹脂、フッ素系樹脂等が例示され、また、厚さは１０μｍ〜１００μｍ程度である。
図１に示すように、ストライプパターンをなすよう形成されている各帯状導体の帯幅、ピッチ（中心間距離）は、接続対象となる電極の大きさ、ピッチに応じて異なるが、上記で例示した電極寸法に対しては、帯状導体の帯幅Ｗ２は、概ね５μｍ〜７０μｍ程度、特に、１０μｍ〜３０μｍが有用であり、ピッチＰ１は、概ね２０μｍ〜１００μｍ程度、特に、３０μｍ〜６０μｍが有用である。
尚、（Ａ）部に隣接する終端部の帯幅Ｗ２と、基部側の帯幅Ｗ３（いずれも、図１参照）は、互いに異なっていてもよい。
電極の大きさに対する帯状導体の帯幅、ピッチの具体的な値は、従来技術を参照してもよい。
また、帯状導体の材料、単層・多層の構成、パターン形成方法についても、従来の配線回路基板を参照してもよい。
尚、（Ａ）部に隣接する終端部の帯幅Ｗ２と、基部側の帯幅Ｗ３（いずれも、図１参照）は、互いに異なっていてもよい。
電極の大きさに対する帯状導体の帯幅、ピッチの具体的な値は、従来技術を参照してもよい。
また、帯状導体の材料、単層・多層の構成、パターン形成方法についても、従来の配線回路基板を参照してもよい。
ストライプパターンの終端部がどの方向を向いて終わっているかは、当該配線回路基板の構造に応じて、次の（あ）および／または（い）の態様であってもよい。
（あ）チップを実装した場合に、該チップが占有する領域の外側に帯状導体のパターンが形成され、終端部が、該占有領域内へ入り、領域の内部を向いて終わる態様。
（い）チップを実装した場合に、該チップが占有する領域の中央部に帯状導体のパターンが形成され、終端部が、該占有領域の外周部において領域の外部を向いて終わる態様。
（あ）チップを実装した場合に、該チップが占有する領域の外側に帯状導体のパターンが形成され、終端部が、該占有領域内へ入り、領域の内部を向いて終わる態様。
（い）チップを実装した場合に、該チップが占有する領域の中央部に帯状導体のパターンが形成され、終端部が、該占有領域の外周部において領域の外部を向いて終わる態様。
配線回路基板の基本的な材料構成の一例としては、図２に示すように、ポリイミドからなるフィルム基板１上に、銅からなる帯状導体２のパターンを形成し、電極が接続される終端部分には、該帯状導体の表面に、金、ニッケル、錫などの接続用金属皮膜（図示せず）を形成する構成が挙げられる。また、帯状導体がストライプパターン状の終端部となっている領域以外の部分は、ポリイミドなどからなるカバーレイ３で全体的に覆っておくことが好ましい。
（Ａ）部の局所的な幅の減少を含んだ帯状導体のパターンの形成方法は、パターンを描きながら導体金属を基板面に加えていくアディティブな形成方法でも、一様な導体金属層を基板面に形成した後、必要なパターンだけを残してそれ以外の部分を除去するサブトラクティブな形成方法でもよい。
（Ａ）部の局所的な幅の減少を含んだ帯状導体のパターンの形成方法は、パターンを描きながら導体金属を基板面に加えていくアディティブな形成方法でも、一様な導体金属層を基板面に形成した後、必要なパターンだけを残してそれ以外の部分を除去するサブトラクティブな形成方法でもよい。
図３は、（Ａ）部の寸法と位置を説明するための概略図であって、長終端部を持つ帯状導体２１のうち（Ａ）部にハッチングを施している。
上記（Ａ）の部分を規定する文言「記載の短終端部に電極を接続し、該電極を前記長終端部を持つ帯状導体上まで帯幅方向に平行移動した場合に、該電極と重なる領域を、包含する」における「包含する」とは、一致することをも含む。
図３に示すように、（Ａ）部の長手方向（帯状導体が延伸する方向）の寸法Ｌ１は、短終端部Ｓに接続される電極Ｅの長手方向寸法Ｌ２に応じて決定され、Ｌ１≧Ｌ２とする。短絡をより確実に抑制するには、Ｌ１＞Ｌ２とすることが好ましい。図３は、Ｌ１＞Ｌ２の場合を示している。
上記（Ａ）の部分を規定する文言「記載の短終端部に電極を接続し、該電極を前記長終端部を持つ帯状導体上まで帯幅方向に平行移動した場合に、該電極と重なる領域を、包含する」における「包含する」とは、一致することをも含む。
図３に示すように、（Ａ）部の長手方向（帯状導体が延伸する方向）の寸法Ｌ１は、短終端部Ｓに接続される電極Ｅの長手方向寸法Ｌ２に応じて決定され、Ｌ１≧Ｌ２とする。短絡をより確実に抑制するには、Ｌ１＞Ｌ２とすることが好ましい。図３は、Ｌ１＞Ｌ２の場合を示している。
また、（Ａ）部の位置は、図３のように、隣の短終端部Ｓに電極Ｅを接続し、さらに該電極を帯状導体の帯幅方向にスライドさせた場合に、該電極に対応する位置とする。これによって、短絡は効果的に抑制される。
チップ実装時の実装時の位置決めのばらつきや、電極寸法の製造誤差、（Ａ）部の長手方向寸法の製造誤差、異方導電性接着剤中の導電性粒子サイズなどを考慮すれば、（Ａ）部の長手方向の寸法Ｌ１は、Ｌ２よりも０．１μｍ〜１００μｍだけ大きい寸法、特に２０μｍ〜５０μｍだけ大きい寸法を設計寸法とすることが好ましい。
（Ａ）部の中心位置は、隣の短終端部Ｓに接続される電極Ｅの中心位置を帯状導体の幅方向にスライドさせた位置であればよいが、他の電極への悪影響が無い範囲で、かつ、本発明の目的が達成される範囲で誤差があってもよい。
チップ実装時の実装時の位置決めのばらつきや、電極寸法の製造誤差、（Ａ）部の長手方向寸法の製造誤差、異方導電性接着剤中の導電性粒子サイズなどを考慮すれば、（Ａ）部の長手方向の寸法Ｌ１は、Ｌ２よりも０．１μｍ〜１００μｍだけ大きい寸法、特に２０μｍ〜５０μｍだけ大きい寸法を設計寸法とすることが好ましい。
（Ａ）部の中心位置は、隣の短終端部Ｓに接続される電極Ｅの中心位置を帯状導体の幅方向にスライドさせた位置であればよいが、他の電極への悪影響が無い範囲で、かつ、本発明の目的が達成される範囲で誤差があってもよい。
図３に示すように、（Ａ）部の幅Ｗ１は、帯状導体のもとの幅Ｗ２、ピッチＰ１、電極の幅（帯状導体の幅と同じ方向の寸法）Ｗ４、実装時に生じ得るズレ量などを考慮して、電極との短絡がより生じ難く、帯状導体の導通路としての機能が確保し得る値まで減少させればよい。
例えば、上記で例示したように、電極の幅方向の寸法Ｗ４が１５μｍ〜１００μｍ程度であって、帯状導体が、帯幅５μｍ〜７０μｍ程度、ピッチ２０μｍ〜１００μｍ程度として形成されている場合には、もとの帯幅Ｗ２に対する（Ａ）部の幅Ｗ１の割合（％）は、２０％〜９５％、特に４０％〜８０％とすることが好ましい。
例えば、上記で例示したように、電極の幅方向の寸法Ｗ４が１５μｍ〜１００μｍ程度であって、帯状導体が、帯幅５μｍ〜７０μｍ程度、ピッチ２０μｍ〜１００μｍ程度として形成されている場合には、もとの帯幅Ｗ２に対する（Ａ）部の幅Ｗ１の割合（％）は、２０％〜９５％、特に４０％〜８０％とすることが好ましい。
上記したように、図１の態様では、（Ａ）部の区間全体にわたって同じ幅となっており、隣接する部分との境界において幅が段差状に狭くなっている。
このような態様は、方形の電極に対して（Ａ）部の長さＬ１を最短に設計し易いので、帯状導体の剥離が発生し難いという利点がある。
このような態様は、方形の電極に対して（Ａ）部の長さＬ１を最短に設計し易いので、帯状導体の剥離が発生し難いという利点がある。
また、図４の態様では、（Ａ）部が、それぞれの両端から中央部に向かうに従って漸次幅が狭くなっている部分を有している。
図４（ａ）では、隣接する部分との境界部ｆ１、ｆ２において、側縁の外形線が円弧を描いて帯幅が急激に狭くなり、中央の幅Ｗ１の平行帯状部分へと変化している。
図４（ｂ）では、中央部において最も狭い帯幅Ｗ１となるように、（Ａ）部の側縁の外形線が、内側に凸の大きな円弧状を呈している。
図４（ｃ）では、図４（ｂ）の態様に対してさらに、帯状導体の直線状の側縁部と、（Ａ）部の円弧状の側縁部とが、滑らかに接続されるよう、両者が交わる角部ｆ３に丸い面取りが施されている。
これら図４（ａ）〜（ｃ）のような態様は、側縁の外形線に円弧状部を含んでいるので、応力集中による帯状導体の剥離が生じにくい。
図４（ａ）では、隣接する部分との境界部ｆ１、ｆ２において、側縁の外形線が円弧を描いて帯幅が急激に狭くなり、中央の幅Ｗ１の平行帯状部分へと変化している。
図４（ｂ）では、中央部において最も狭い帯幅Ｗ１となるように、（Ａ）部の側縁の外形線が、内側に凸の大きな円弧状を呈している。
図４（ｃ）では、図４（ｂ）の態様に対してさらに、帯状導体の直線状の側縁部と、（Ａ）部の円弧状の側縁部とが、滑らかに接続されるよう、両者が交わる角部ｆ３に丸い面取りが施されている。
これら図４（ａ）〜（ｃ）のような態様は、側縁の外形線に円弧状部を含んでいるので、応力集中による帯状導体の剥離が生じにくい。
本実施例では、図１に示す態様の配線回路基板を実際に製作し、また、（Ａ）部の幅を狭くせずに作製した比較例品（＝従来品）、検討のために（Ａ）部だけでなく帯状導体の全長にわたって幅を狭くした比較例品と共に、チップとの接続性などの性能を評価した。
（チップの仕様）
接続対象となるチップは、シリコンウエハー上に集積回路を形成し、素子分断して得たＬＳＩチップであって、厚さ５５０μｍ、外形２ｍｍ×１８ｍｍの長方形である。
チップの接続面の外周には、図７（ａ）に示すように、ジグザグ配置パターンにて電極Ｅが高密度に配置されている。電極の形状は、接続面の中央の方向に長い４０μｍ×６３μｍの長方形であって、表面にはＡｕバンプが形成されている。この長辺（６３μｍ）の方向が、配線回路基板の帯状導体の長手方向に対応する。
電極のジグザグ配置パターンのピッチｔ１は４０μｍ、ジグザグ配置パターンの振幅ｔ２は、９３μｍである。
（チップの仕様）
接続対象となるチップは、シリコンウエハー上に集積回路を形成し、素子分断して得たＬＳＩチップであって、厚さ５５０μｍ、外形２ｍｍ×１８ｍｍの長方形である。
チップの接続面の外周には、図７（ａ）に示すように、ジグザグ配置パターンにて電極Ｅが高密度に配置されている。電極の形状は、接続面の中央の方向に長い４０μｍ×６３μｍの長方形であって、表面にはＡｕバンプが形成されている。この長辺（６３μｍ）の方向が、配線回路基板の帯状導体の長手方向に対応する。
電極のジグザグ配置パターンのピッチｔ１は４０μｍ、ジグザグ配置パターンの振幅ｔ２は、９３μｍである。
（配線回路基板の形成）
厚さ２５μｍのポリイミドフィルム基板に、スパッタリングにより金属薄膜を成膜し、さらにセミアディティブ法により、外部への接続用導体パターン（パターン総厚１２μｍ）、および接続に係る領域にストライプパターン（パターン総厚１２μｍ）を形成した。次に、接続に係る領域以外の部分は、厚さ１０μｍのポリイミドなどからなるカバーレイで全体的に覆った。そして、チップの電極が接続される各終端部分には、表面に、接続用金属皮膜としてＮｉ（下層）／Ａｕ（上層）を無電解めっきによって形成した。
厚さ２５μｍのポリイミドフィルム基板に、スパッタリングにより金属薄膜を成膜し、さらにセミアディティブ法により、外部への接続用導体パターン（パターン総厚１２μｍ）、および接続に係る領域にストライプパターン（パターン総厚１２μｍ）を形成した。次に、接続に係る領域以外の部分は、厚さ１０μｍのポリイミドなどからなるカバーレイで全体的に覆った。そして、チップの電極が接続される各終端部分には、表面に、接続用金属皮膜としてＮｉ（下層）／Ａｕ（上層）を無電解めっきによって形成した。
図５は、本実施例品のストライプパターン部分の各部の寸法を示す図である。
長終端部を有する帯状導体２１、短終端部を有する帯状導体２２は、いずれも基本の帯幅Ｗ２が２０μｍであり、帯状導体どうしの中心間ピッチＰ１は４０μｍである。
帯状導体２１、２２の長さの差Ｌ２は１００μｍである。長終端部を持つ帯状導体２１の（Ａ）部は、先端からＬ３（＝９５μｍ）の位置から長さＬ１（＝９０μｍ）までの区間とし、（Ａ）部の幅Ｗ１は１５μｍとした。
長終端部を有する帯状導体２１、短終端部を有する帯状導体２２は、いずれも基本の帯幅Ｗ２が２０μｍであり、帯状導体どうしの中心間ピッチＰ１は４０μｍである。
帯状導体２１、２２の長さの差Ｌ２は１００μｍである。長終端部を持つ帯状導体２１の（Ａ）部は、先端からＬ３（＝９５μｍ）の位置から長さＬ１（＝９０μｍ）までの区間とし、（Ａ）部の幅Ｗ１は１５μｍとした。
（比較例１）
（Ａ）部の幅を狭くせず、図８に示すように全長にわたって同じ幅としたこと以外は、上記実施例と同様の配線回路基板を製作し、比較例品（即ち、従来品）とした。
（比較例２）
全ての帯状導体の幅を全長にわたって均一に狭くし、その幅を上記実施例の（Ａ）部の幅Ｗ１と等しい幅１５μｍとしたこと以外は、同じピッチにて、上記実施例と同様の配線回路基板を製作し、検討のための比較例品とした。この比較例品は、比較例１と同様、帯状導体が全長にわたって同じ幅であるが、狭い幅となっている。
（Ａ）部の幅を狭くせず、図８に示すように全長にわたって同じ幅としたこと以外は、上記実施例と同様の配線回路基板を製作し、比較例品（即ち、従来品）とした。
（比較例２）
全ての帯状導体の幅を全長にわたって均一に狭くし、その幅を上記実施例の（Ａ）部の幅Ｗ１と等しい幅１５μｍとしたこと以外は、同じピッチにて、上記実施例と同様の配線回路基板を製作し、検討のための比較例品とした。この比較例品は、比較例１と同様、帯状導体が全長にわたって同じ幅であるが、狭い幅となっている。
（帯状導体の品質評価）
上記実施例で製作した配線回路基板、比較例１、２で製作した配線回路基板の帯状導体を光学顕微鏡にて観察し、基板面からの剥離の有無を調べた。ポリイミドフィルム基板と帯状導体との密着状態の観察については、ポリイミドフィルム基板の裏面側から該基板を通して（透かして）帯状導体を観察すると、帯状導体が剥離した部分は、密着している部分に比べて色合いが変わって見えることから、密着／剥離を判定した。
観察の結果、本実施例で製作した配線回路基板には、（Ａ）部を含む帯状導体のいずれの部位にも剥離はみられなかった。
また、比較例１で製作した配線回路基板は、従来品と同様に帯状導体の全長にわたって狭い部分を持たないので、剥離はみられなかった。
しかし、比較例２で製作した配線回路基板は、帯状導体の全長にわたって幅を狭くしたので、ポリイミド基板の裏面側からみた帯状導体は、その先端部または（Ａ）部に対応する中間部分の色合いが異なっており、剥離していることが確認された。
以上のことから、特定区間である（Ａ）部だけを局所的に狭くする本発明の態様は、剥がれが生じ難いことがわかった。
上記実施例で製作した配線回路基板、比較例１、２で製作した配線回路基板の帯状導体を光学顕微鏡にて観察し、基板面からの剥離の有無を調べた。ポリイミドフィルム基板と帯状導体との密着状態の観察については、ポリイミドフィルム基板の裏面側から該基板を通して（透かして）帯状導体を観察すると、帯状導体が剥離した部分は、密着している部分に比べて色合いが変わって見えることから、密着／剥離を判定した。
観察の結果、本実施例で製作した配線回路基板には、（Ａ）部を含む帯状導体のいずれの部位にも剥離はみられなかった。
また、比較例１で製作した配線回路基板は、従来品と同様に帯状導体の全長にわたって狭い部分を持たないので、剥離はみられなかった。
しかし、比較例２で製作した配線回路基板は、帯状導体の全長にわたって幅を狭くしたので、ポリイミド基板の裏面側からみた帯状導体は、その先端部または（Ａ）部に対応する中間部分の色合いが異なっており、剥離していることが確認された。
以上のことから、特定区間である（Ａ）部だけを局所的に狭くする本発明の態様は、剥がれが生じ難いことがわかった。
（実装評価）
上記実施例、比較例１、２で製作した配線回路基板を、それぞれ１００個用意し、それぞれにチップを実装し、帯状導体に対するチップの幅方向のズレ量と、電極と隣の帯状導体とが短絡する短絡不良発生率との関係を調べた。
帯状導体に対するチップの幅方向のズレ量とは、図６に示すように、帯状導体２の幅の中心と、電極Ｅの幅（帯状導体の幅と同じ方向についての寸法）の中心との、ｘ方向についての差ｄであって、位置決め誤差が主体であるが、パターニングや電極自体の製造上の微量な配置誤差も含まれている。
上記実施例、比較例１、２で製作した配線回路基板を、それぞれ１００個用意し、それぞれにチップを実装し、帯状導体に対するチップの幅方向のズレ量と、電極と隣の帯状導体とが短絡する短絡不良発生率との関係を調べた。
帯状導体に対するチップの幅方向のズレ量とは、図６に示すように、帯状導体２の幅の中心と、電極Ｅの幅（帯状導体の幅と同じ方向についての寸法）の中心との、ｘ方向についての差ｄであって、位置決め誤差が主体であるが、パターニングや電極自体の製造上の微量な配置誤差も含まれている。
実装に際しては、異方導電性フィルム（日立化成工業（株）製、厚さ４０μｍ、フィルム中に平均粒子径３〜５μｍの導電性粒子が分散しているもの）を、チップと配線回路基板との間に介在させた。
実装装置として、フリップチップボンダー（ＦＢ３０Ｔ、九州松下製、２００２年型）を用い、ボンディングツール温度２８０℃（設定値）、ボンディング時間１５秒、１チップ当りのボンディング荷重３０ｋｇｆ、ステージ温度６０℃とした。
上記形状寸法のチップを上記フリップチップボンダーを用いて実装するような場合、通常の技術では、ズレ量２μｍであれば、ズレはほとんど無いとみなしてよく、実装時の位置決めは非常に良好なレベルであると評価でき、ズレ量５μｍであれば、ズレはわずかに認められるが短絡不良はあまり生じないレベルであると評価でき、ズレ量８μｍであれば、ズレは確実に認められ、短絡不良の生じる可能性が高いレベルであると評価できる。
実装された試料の中から、ズレ量２μｍ、５μｍ、８μｍのものを選び出し、それぞれの短絡不良の有無を確認したところ、ズレ量と短絡不良発生率との関係は、下記表１に示すとおりであった。
実装装置として、フリップチップボンダー（ＦＢ３０Ｔ、九州松下製、２００２年型）を用い、ボンディングツール温度２８０℃（設定値）、ボンディング時間１５秒、１チップ当りのボンディング荷重３０ｋｇｆ、ステージ温度６０℃とした。
上記形状寸法のチップを上記フリップチップボンダーを用いて実装するような場合、通常の技術では、ズレ量２μｍであれば、ズレはほとんど無いとみなしてよく、実装時の位置決めは非常に良好なレベルであると評価でき、ズレ量５μｍであれば、ズレはわずかに認められるが短絡不良はあまり生じないレベルであると評価でき、ズレ量８μｍであれば、ズレは確実に認められ、短絡不良の生じる可能性が高いレベルであると評価できる。
実装された試料の中から、ズレ量２μｍ、５μｍ、８μｍのものを選び出し、それぞれの短絡不良の有無を確認したところ、ズレ量と短絡不良発生率との関係は、下記表１に示すとおりであった。
表１の結果から明らかなとおり、従来の構造のままである比較例１の配線回路基板では、５μｍのズレ量において３０％もの短絡不良が発生していたが、実施例品には短絡不良が発生しておらず、さらに、ズレ量が８μｍであっても、実施例品には短絡不良が発生していないことがわかった。
尚、比較例２の配線回路基板は、帯状導体全体を狭くしたことによって、短絡不良は発生しなかったが、上記したとおり導体の各部に基板面からの剥離が生じており、さらに、異方導電性フィルムを介した電極との接続において、接続不良が生じることがわかった。
尚、比較例２の配線回路基板は、帯状導体全体を狭くしたことによって、短絡不良は発生しなかったが、上記したとおり導体の各部に基板面からの剥離が生じており、さらに、異方導電性フィルムを介した電極との接続において、接続不良が生じることがわかった。
以上の説明のとおり、本発明の配線回路基板を用いることによって、ジグザグ配置パターンにてファインピッチ・高密度で形成された電極を備えたチップであっても、短絡不良を抑制できるようになった。
１ 絶縁性基板
２ 帯状導体
Ｌ 長終端部
Ｓ 短終端部
Ｅ チップの電極
Ｗ１ （Ａ）部の幅
２ 帯状導体
Ｌ 長終端部
Ｓ 短終端部
Ｅ チップの電極
Ｗ１ （Ａ）部の幅
Claims (5)
- 電子部品を実装するための配線回路基板であって、
実装対象となる電子部品は、その接続面に、ジグザグのピークをたどる交互の配置パターンにて形成された複数の電極を有するものであり、
当該配線回路基板には、電子部品の電極に対し個別に導体を接続し得るように、前記ジグザグの進行方向と略直交する方向に延びる帯状導体がストライプパターンをなすよう露出して形成されており、各帯状導体は、各電極に対応する位置において終端部となっており、これによってストライプパターンの終端部は、長終端部と短終端部とが交互に並んだパターンとなっており、
長終端部を持つ帯状導体において、下記（Ａ）の部分が、該部分の両端に隣接する部分よりも、幅が狭くなっていることを特徴とする、配線回路基板。
（Ａ）長終端部を持つ帯状導体のうちの長手方向の一区間部分であって、短終端部に電極を接続し、該電極を前記長終端部を持つ帯状導体上まで帯幅方向に平行移動した場合に、該電極と重なる領域を、包含する部分。 - 上記（Ａ）の部分が、該部分の区間全体にわたって同じ幅であり、隣接する部分との境界において段差状に狭くなっている、請求項１記載の配線回路基板。
- 上記（Ａ）の部分が、それぞれの両端から中央部に向かうに従って漸次幅が狭くなっている部分を有している、請求項１記載の配線回路基板。
- 上記（Ａ）の部分が、それぞれの両端から中央部に向かうに従って漸次幅が狭くなり、中央部において最も狭くなるように、該（Ａ）の部分の側縁の外形線が、内側に凸の円弧状を呈している、請求項３記載の配線回路基板。
- 実装対象となる電子部品が、方形を呈する半導体素子のベアチップであって、該ベアチップの接続面の外周領域に、電極が、ジグザグのピークをたどる交互の配置パターンにて形成されている、請求項１記載の配線回路基板。
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Cited By (1)
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|---|---|---|---|---|
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|---|---|---|---|---|
| JP4399337B2 (ja) * | 2004-09-13 | 2010-01-13 | 株式会社フューチャービジョン | 平面パターンを有する基板およびそれを用いた表示装置 |
| JP4284544B2 (ja) * | 2005-06-29 | 2009-06-24 | セイコーエプソン株式会社 | 半導体装置及びその製造方法 |
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| US7394164B2 (en) * | 2006-07-28 | 2008-07-01 | Ultra Chip, Inc. | Semiconductor device having bumps in a same row for staggered probing |
| US7732930B2 (en) * | 2006-09-06 | 2010-06-08 | Kabushiki Kaisha Toshiba | Semiconductor device, relay chip, and method for producing relay chip |
| JP4790558B2 (ja) * | 2006-10-02 | 2011-10-12 | 日東電工株式会社 | 配線回路基板の製造方法 |
| CN101536617B (zh) * | 2006-11-15 | 2011-11-09 | 松下电器产业株式会社 | 电路板连接结构和电路板 |
| JP5001731B2 (ja) | 2007-07-02 | 2012-08-15 | 日東電工株式会社 | 配線回路基板と電子部品との接続構造 |
| JP4352279B2 (ja) * | 2007-08-21 | 2009-10-28 | セイコーエプソン株式会社 | 半導体装置及びその製造方法 |
| DE102008020306A1 (de) | 2008-04-23 | 2009-10-29 | Dr. Ing. H.C. F. Porsche Aktiengesellschaft | Durchgangselement |
| JP5375182B2 (ja) * | 2009-02-26 | 2013-12-25 | 富士通株式会社 | フレキシブルプリント基板 |
| JP2011203061A (ja) * | 2010-03-25 | 2011-10-13 | Toshiba Corp | パターン計測方法およびパターン計測装置 |
| TWI431740B (zh) * | 2010-10-21 | 2014-03-21 | E Ink Holdings Inc | 電極陣列 |
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| DE112017002429T5 (de) * | 2016-05-10 | 2019-01-24 | Olympus Corporation | Elektronische Schaltungseinheit, Bildgebungseinheit, Bildgebungsmodul und Endoskop |
| US10320099B2 (en) | 2016-06-10 | 2019-06-11 | Te Connectivity Corporation | Connector with asymmetric base section |
| US10263352B2 (en) | 2016-06-10 | 2019-04-16 | Te Connectivity Corporation | Electrical contact pad for electrically contacting a connector |
| US10128597B2 (en) * | 2016-06-10 | 2018-11-13 | Te Connectivity Corporation | Electrical contact pad for electrically contacting a connector |
| US11545495B2 (en) * | 2017-06-29 | 2023-01-03 | Taiwan Semiconductor Manufacturing Co., Ltd. | Preventing gate-to-contact bridging by reducing contact dimensions in FinFET SRAM |
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|---|---|---|---|---|
| JPS57199228A (en) * | 1981-06-02 | 1982-12-07 | Toshiba Corp | Wire bonding pad device |
| JPS5980957A (ja) * | 1982-10-29 | 1984-05-10 | Matsushita Electronics Corp | 半導体装置 |
| JPS6334997A (ja) * | 1986-07-29 | 1988-02-15 | 三菱電機株式会社 | 外部取出し端子パタ−ン |
| JPH0242737A (ja) * | 1989-06-08 | 1990-02-13 | Toshiba Corp | ワイヤボンディングパッド装置 |
| JPH04243156A (ja) * | 1991-01-17 | 1992-08-31 | Nec Corp | プラスチックｐｇａパッケージ |
| JP2822996B2 (ja) * | 1996-10-17 | 1998-11-11 | 日本電気株式会社 | 半導体装置 |
| JPH10199930A (ja) * | 1996-12-28 | 1998-07-31 | Casio Comput Co Ltd | 電子部品の接続構造および接続方法 |
| JPH11297759A (ja) * | 1998-04-08 | 1999-10-29 | Seiko Epson Corp | 半導体チップの実装構造および液晶表示装置 |
| US6259608B1 (en) * | 1999-04-05 | 2001-07-10 | Delphi Technologies, Inc. | Conductor pattern for surface mount devices and method therefor |
| JP2001319992A (ja) * | 2000-02-28 | 2001-11-16 | Shinko Electric Ind Co Ltd | 配線基板、半導体装置及びそれらの製造方法 |
| JP2005183464A (ja) * | 2003-12-16 | 2005-07-07 | Nitto Denko Corp | 配線回路基板 |
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2048922A2 (en) | 2007-10-10 | 2009-04-15 | Nitto Denko Corporation | COF Board |
| JP2009094361A (ja) * | 2007-10-10 | 2009-04-30 | Nitto Denko Corp | Ｃｏｆ基板 |
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