JP2003007506A - 薄膜抵抗素子およびその製造方法 - Google Patents
薄膜抵抗素子およびその製造方法Info
- Publication number
- JP2003007506A JP2003007506A JP2001186920A JP2001186920A JP2003007506A JP 2003007506 A JP2003007506 A JP 2003007506A JP 2001186920 A JP2001186920 A JP 2001186920A JP 2001186920 A JP2001186920 A JP 2001186920A JP 2003007506 A JP2003007506 A JP 2003007506A
- Authority
- JP
- Japan
- Prior art keywords
- resistor
- base plating
- thin film
- insulator layer
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01C—RESISTORS
- H01C3/00—Non-adjustable metal resistors made of wire or ribbon, e.g. coiled, woven or formed as grids
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01C—RESISTORS
- H01C1/00—Details
- H01C1/14—Terminals or tapping points or electrodes specially adapted for resistors; Arrangements of terminals or tapping points or electrodes on resistors
- H01C1/142—Terminals or tapping points or electrodes specially adapted for resistors; Arrangements of terminals or tapping points or electrodes on resistors the terminals or tapping points being coated on the resistive element
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01C—RESISTORS
- H01C7/00—Non-adjustable resistors formed as one or more layers or coatings; Non-adjustable resistors made from powdered conducting material or powdered semi-conducting material with or without insulating material
- H01C7/006—Thin film resistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Electromagnetism (AREA)
- Apparatuses And Processes For Manufacturing Resistors (AREA)
- Non-Adjustable Resistors (AREA)
- Electroplating Methods And Accessories (AREA)
Abstract
(57)【要約】
【課題】 電極の低抵抗化を実現でき、かつ、抵抗値の
ばらつきが少ない高精度な薄膜抵抗素子を提供するこ
と。 【解決手段】 基板１上に所定の長さと幅を有する抵抗
体２を薄膜形成し、この抵抗体２の両端部を残して幅方
向に跨がるように絶縁体層３をパターン形成した後、こ
の絶縁体層３をポストベークしてからキュア処理するこ
とにより、絶縁体層３の周縁に傾斜を形成する。次い
で、抵抗体２と絶縁体層３を覆うように下地めっき層４
を形成し、この下地めっき層４の非電極形成領域にレジ
ストパターンを形成した後、このレジストから露出する
下地めっき層４の表面に電極材料を電解めっきして一対
の電極５を形成する。しかる後、レジストを剥離して下
地めっき層４を露出させ、この露出した下地めっき層４
をイオンミリング法で除去することにより、両電極５と
同一形状の下地めっき層４を形成し、両電極５がそれぞ
れ下地めっき層４を介して抵抗体２の両端部に接続され
た薄膜抵抗素子を得る。
ばらつきが少ない高精度な薄膜抵抗素子を提供するこ
と。 【解決手段】 基板１上に所定の長さと幅を有する抵抗
体２を薄膜形成し、この抵抗体２の両端部を残して幅方
向に跨がるように絶縁体層３をパターン形成した後、こ
の絶縁体層３をポストベークしてからキュア処理するこ
とにより、絶縁体層３の周縁に傾斜を形成する。次い
で、抵抗体２と絶縁体層３を覆うように下地めっき層４
を形成し、この下地めっき層４の非電極形成領域にレジ
ストパターンを形成した後、このレジストから露出する
下地めっき層４の表面に電極材料を電解めっきして一対
の電極５を形成する。しかる後、レジストを剥離して下
地めっき層４を露出させ、この露出した下地めっき層４
をイオンミリング法で除去することにより、両電極５と
同一形状の下地めっき層４を形成し、両電極５がそれぞ
れ下地めっき層４を介して抵抗体２の両端部に接続され
た薄膜抵抗素子を得る。
Description
【０００１】
【発明の属する技術分野】本発明は、各種の小型電子回
路に用いられる薄膜抵抗素子およびその製造方法に関す
る。
路に用いられる薄膜抵抗素子およびその製造方法に関す
る。
【０００２】
【従来の技術】図７は従来例に係る薄膜抵抗素子の平面
図、図８は該薄膜抵抗素子の断面図、図９は該薄膜抵抗
素子の製造工程を示す説明図である。図７と図８に示す
ように、従来の薄膜抵抗素子は、アルミナ基板１０上に
形成された抵抗体１１と一対の電極１２とで構成されて
おり、その抵抗値は両電極１２によって挟まれた抵抗体
１１の長さＬと幅Ｗによって規定される。
図、図８は該薄膜抵抗素子の断面図、図９は該薄膜抵抗
素子の製造工程を示す説明図である。図７と図８に示す
ように、従来の薄膜抵抗素子は、アルミナ基板１０上に
形成された抵抗体１１と一対の電極１２とで構成されて
おり、その抵抗値は両電極１２によって挟まれた抵抗体
１１の長さＬと幅Ｗによって規定される。
【０００３】このように構成された薄膜抵抗素子を製造
するには、まず、図９（ａ）に示すように、アルミナ基
板１０上に抵抗材料としてのＴａＮおよび電極材料とし
てのＡｌを蒸着法やイオンビームスパッタ法等で順次成
膜した後、これらをエッチングやイオンミリング法等で
所望のパターン形状に形成する。次に、図９（ｂ）に示
すように、Ａｌの上からフォトレジストをスピンコート
し、これを露光して現像することにより所望形状のレジ
ストパターン１３を形成する。しかる後、図９（ｃ）に
示すように、レジストパターン１３から露出するＡｌを
ウェットエッチングすることにより、図９（ｄ）に示す
ように、抵抗体１１の両端部に電極１２を有する薄膜抵
抗素子が形成される。
するには、まず、図９（ａ）に示すように、アルミナ基
板１０上に抵抗材料としてのＴａＮおよび電極材料とし
てのＡｌを蒸着法やイオンビームスパッタ法等で順次成
膜した後、これらをエッチングやイオンミリング法等で
所望のパターン形状に形成する。次に、図９（ｂ）に示
すように、Ａｌの上からフォトレジストをスピンコート
し、これを露光して現像することにより所望形状のレジ
ストパターン１３を形成する。しかる後、図９（ｃ）に
示すように、レジストパターン１３から露出するＡｌを
ウェットエッチングすることにより、図９（ｄ）に示す
ように、抵抗体１１の両端部に電極１２を有する薄膜抵
抗素子が形成される。
【０００４】
【発明が解決しようとする課題】ところで、この種の薄
膜抵抗素子に要求される特性として電極の低抵抗化があ
るが、前述した従来技術においては、Ａｌ等の電極材料
を蒸着法やイオンビームスパッタ法等で成膜しているた
め、電極の膜厚（約１００〜５００ｎｍ程度）を十分に
厚くすることができず、このことが電極の低抵抗化を妨
げる大きな要因となっていた。また、Ａｌ等の電極材料
をウェットエッチングして電極をパターン形成している
ため、図９（ｃ）に示すように、エッチング時に電極の
角部に大きなサイドエッチが発生し、その結果、両電極
によって挟まれた抵抗体の長さ寸法Ｌがばらついてしま
い、抵抗値の精度が低下するという問題があった。な
お、電極材料として単層のＡｌを用いる代わりにＣｒ／
Ｃｕ，Ｃｒ／Ｃｕ／Ｃｒ，Ｃｒ／Ａｕ，Ｃｒ／Ａｕ／Ｃ
ｒ等の２層または３層構造としたものも知られている
が、この場合も複数層構造の電極材料をウェットエッチ
ングして電極をパターン形成するため、電極の角部に段
付き形状のサイドエッチが発生してしまい、上記と同様
に抵抗値の精度が低下するという問題があった。
膜抵抗素子に要求される特性として電極の低抵抗化があ
るが、前述した従来技術においては、Ａｌ等の電極材料
を蒸着法やイオンビームスパッタ法等で成膜しているた
め、電極の膜厚（約１００〜５００ｎｍ程度）を十分に
厚くすることができず、このことが電極の低抵抗化を妨
げる大きな要因となっていた。また、Ａｌ等の電極材料
をウェットエッチングして電極をパターン形成している
ため、図９（ｃ）に示すように、エッチング時に電極の
角部に大きなサイドエッチが発生し、その結果、両電極
によって挟まれた抵抗体の長さ寸法Ｌがばらついてしま
い、抵抗値の精度が低下するという問題があった。な
お、電極材料として単層のＡｌを用いる代わりにＣｒ／
Ｃｕ，Ｃｒ／Ｃｕ／Ｃｒ，Ｃｒ／Ａｕ，Ｃｒ／Ａｕ／Ｃ
ｒ等の２層または３層構造としたものも知られている
が、この場合も複数層構造の電極材料をウェットエッチ
ングして電極をパターン形成するため、電極の角部に段
付き形状のサイドエッチが発生してしまい、上記と同様
に抵抗値の精度が低下するという問題があった。
【０００５】本発明は、このような従来技術の実情に鑑
みてなされたもので、その目的は、電極の低抵抗化を実
現でき、かつ、抵抗値のばらつきが少ない高精度な薄膜
抵抗素子を提供することにある。
みてなされたもので、その目的は、電極の低抵抗化を実
現でき、かつ、抵抗値のばらつきが少ない高精度な薄膜
抵抗素子を提供することにある。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、本発明による薄膜抵抗素子では、基板上に薄膜形成
された抵抗体と、この抵抗体を幅方向に跨ぐようにパタ
ーン形成された絶縁体層と、前記抵抗体および前記絶縁
体層上に成膜され、該絶縁体層上で前記抵抗体を幅方向
に横切るように分割された一対の下地めっき層と、これ
ら下地めっき層の表面にめっき形成された一対の電極と
を備え、前記絶縁体層の周縁に傾斜を形成したことを特
徴としている。
に、本発明による薄膜抵抗素子では、基板上に薄膜形成
された抵抗体と、この抵抗体を幅方向に跨ぐようにパタ
ーン形成された絶縁体層と、前記抵抗体および前記絶縁
体層上に成膜され、該絶縁体層上で前記抵抗体を幅方向
に横切るように分割された一対の下地めっき層と、これ
ら下地めっき層の表面にめっき形成された一対の電極と
を備え、前記絶縁体層の周縁に傾斜を形成したことを特
徴としている。
【０００７】また、上記目的を達成するために、本発明
による薄膜抵抗素子の製造方法では、基板上に所定の長
さと幅を有する抵抗体を薄膜形成する抵抗形成工程と、
前記基板上に前記抵抗体の長手方向の両端部を残して幅
方向に跨がるように絶縁体層をパターン形成する絶縁体
形成工程と、前記絶縁体層の周縁に傾斜を形成するテー
パ処理工程と、前記基板上に前記抵抗体および前記絶縁
体層を覆うように下地めっき層を成膜する下地めっき形
成工程と、前記下地めっき層の表面に前記抵抗体を幅方
向に横切るように一対の電極をめっき形成する電極形成
工程と、前記絶縁体層上で前記両電極間に位置する前記
下地めっき層を除去する除去工程とを具備することを特
徴としている。
による薄膜抵抗素子の製造方法では、基板上に所定の長
さと幅を有する抵抗体を薄膜形成する抵抗形成工程と、
前記基板上に前記抵抗体の長手方向の両端部を残して幅
方向に跨がるように絶縁体層をパターン形成する絶縁体
形成工程と、前記絶縁体層の周縁に傾斜を形成するテー
パ処理工程と、前記基板上に前記抵抗体および前記絶縁
体層を覆うように下地めっき層を成膜する下地めっき形
成工程と、前記下地めっき層の表面に前記抵抗体を幅方
向に横切るように一対の電極をめっき形成する電極形成
工程と、前記絶縁体層上で前記両電極間に位置する前記
下地めっき層を除去する除去工程とを具備することを特
徴としている。
【０００８】このような構成によれば、めっきを用いて
厚膜の電極を形成することにより、電極の低抵抗化を実
現することができ、しかも、抵抗値が絶縁体層のパター
ン形状によって決定されるため、抵抗値のばらつきが少
ない高精度な薄膜抵抗素子を提供することができる。
厚膜の電極を形成することにより、電極の低抵抗化を実
現することができ、しかも、抵抗値が絶縁体層のパター
ン形状によって決定されるため、抵抗値のばらつきが少
ない高精度な薄膜抵抗素子を提供することができる。
【０００９】上記の構成において、前記テーパ処理工程
がレジストパターンをポストベークした後にキュア処理
するものでも良いが、レジストパターンのポストベーク
後に紫外線を照射する工程を追加することが好ましく、
このようにするとポストベークによって生じた初期の傾
斜形状が紫外線照射によって保たれるため、その後にキ
ュア処理されても所望の傾斜形状を維持することができ
る。
がレジストパターンをポストベークした後にキュア処理
するものでも良いが、レジストパターンのポストベーク
後に紫外線を照射する工程を追加することが好ましく、
このようにするとポストベークによって生じた初期の傾
斜形状が紫外線照射によって保たれるため、その後にキ
ュア処理されても所望の傾斜形状を維持することができ
る。
【００１０】
【発明の実施の形態】以下、発明の実施の形態について
図面を参照して説明すると、図１は本発明の実施形態例
に係る薄膜抵抗素子の平面図、図２は図１のII−II線に
沿う断面図、図３は図１のIII−III線に沿う断面図、図
４は該薄膜抵抗素子の製造工程を示す説明図、図５と図
６は該薄膜抵抗素子の製造途中の説明図である。なお、
図５は図４（ｂ）に、図６は図４（ｅ）にそれぞれ対応
した平面図である。
図面を参照して説明すると、図１は本発明の実施形態例
に係る薄膜抵抗素子の平面図、図２は図１のII−II線に
沿う断面図、図３は図１のIII−III線に沿う断面図、図
４は該薄膜抵抗素子の製造工程を示す説明図、図５と図
６は該薄膜抵抗素子の製造途中の説明図である。なお、
図５は図４（ｂ）に、図６は図４（ｅ）にそれぞれ対応
した平面図である。
【００１１】図１〜図３に示すように、本実施形態例に
係る薄膜抵抗素子は、基板１と、この基板１上に薄膜形
成された抵抗体２と、この抵抗体２を幅方向に跨ぐよう
にパターン形成された絶縁体層３と、抵抗体２および絶
縁体層３上に成膜された一対の下地めっき層４と、これ
ら下地めっき層４の表面にめっき形成された一対の電極
５とで構成されており、絶縁体層３の周縁は傾斜面とな
っている。一対の電極５は抵抗体２を幅方向に横切るよ
うに分割されており、これら両電極５はそれぞれ下層の
下地めっき層４を介して抵抗体２の長手方向の両端部に
接続されている。なお、この薄膜抵抗素子の抵抗値は、
絶縁体層３の下面の長手方向の長さＬと、抵抗体２の幅
方向の長さＷとによって規定されている。
係る薄膜抵抗素子は、基板１と、この基板１上に薄膜形
成された抵抗体２と、この抵抗体２を幅方向に跨ぐよう
にパターン形成された絶縁体層３と、抵抗体２および絶
縁体層３上に成膜された一対の下地めっき層４と、これ
ら下地めっき層４の表面にめっき形成された一対の電極
５とで構成されており、絶縁体層３の周縁は傾斜面とな
っている。一対の電極５は抵抗体２を幅方向に横切るよ
うに分割されており、これら両電極５はそれぞれ下層の
下地めっき層４を介して抵抗体２の長手方向の両端部に
接続されている。なお、この薄膜抵抗素子の抵抗値は、
絶縁体層３の下面の長手方向の長さＬと、抵抗体２の幅
方向の長さＷとによって規定されている。
【００１２】基板１としてはグレーズドアルミナ基板や
グレーズの無いアルミナ基板が用いられ、抵抗体２とし
てはＴａＮ，ＮｉＣｒ，ＴａＳｉ，ＴａＳｉＯ等の抵抗
材料が用いられる。ここで、ＴａＮのように比抵抗が小
さい抵抗材料を用いた場合は、グレーズドアルミナ基板
（純度９６％のアルミナ焼結基板上にガラスをコーティ
ング）を用いることが好ましいが、ＴａＳｉＯのように
比抵抗が大きい抵抗材料を用いた場合は、グレーズの無
いアルミナ基板（アルミナ９９．５％基板、アルミナ９
９．７％基板等）を用いても良い。
グレーズの無いアルミナ基板が用いられ、抵抗体２とし
てはＴａＮ，ＮｉＣｒ，ＴａＳｉ，ＴａＳｉＯ等の抵抗
材料が用いられる。ここで、ＴａＮのように比抵抗が小
さい抵抗材料を用いた場合は、グレーズドアルミナ基板
（純度９６％のアルミナ焼結基板上にガラスをコーティ
ング）を用いることが好ましいが、ＴａＳｉＯのように
比抵抗が大きい抵抗材料を用いた場合は、グレーズの無
いアルミナ基板（アルミナ９９．５％基板、アルミナ９
９．７％基板等）を用いても良い。
【００１３】絶縁体層３は抵抗体２の長手方向の両端部
を残して幅方向に跨がるように形成されており、その周
縁に傾斜が形成されて略台形の断面形状となっている。
この絶縁体層３は例えばポジ形のフォトレジストを所望
のパターン形状に露光現像した後、このレジストパター
ンをポストベーク（加熱温度１１０〜１８０°Ｃ）する
ことによって傾斜を形成し、その後に窒素ガス雰囲気中
でキュア処理（加熱処理温度２２０〜２６０°Ｃ）する
ことにより形成される。あるいは、ポストベークよる傾
斜処理後に紫外線を照射して表面を硬化させ、その後に
キュア処理（加熱温度２２０〜２５０°Ｃ）する方法も
可能であり、この方法は初期の傾斜形状を維持する上で
好ましい。
を残して幅方向に跨がるように形成されており、その周
縁に傾斜が形成されて略台形の断面形状となっている。
この絶縁体層３は例えばポジ形のフォトレジストを所望
のパターン形状に露光現像した後、このレジストパター
ンをポストベーク（加熱温度１１０〜１８０°Ｃ）する
ことによって傾斜を形成し、その後に窒素ガス雰囲気中
でキュア処理（加熱処理温度２２０〜２６０°Ｃ）する
ことにより形成される。あるいは、ポストベークよる傾
斜処理後に紫外線を照射して表面を硬化させ、その後に
キュア処理（加熱温度２２０〜２５０°Ｃ）する方法も
可能であり、この方法は初期の傾斜形状を維持する上で
好ましい。
【００１４】下地めっき層４としてはＣｒ／Ｃｕ、Ｔｉ
／Ｃｕ、Ｃｒ／Ａｕ、Ｔｉ／Ａｕ等が用いられ、これら
の材料をスパッタ法や蒸着法あるいはイオンビームスパ
ッタ等を用いて成膜することによって形成される。この
場合、密着層となる下層のＣｒやＴｉの厚みは５〜５０
ｎｍ、上層のＣｕやＡｕの厚みは５０〜２００ｎｍ程度
が好ましい。
／Ｃｕ、Ｃｒ／Ａｕ、Ｔｉ／Ａｕ等が用いられ、これら
の材料をスパッタ法や蒸着法あるいはイオンビームスパ
ッタ等を用いて成膜することによって形成される。この
場合、密着層となる下層のＣｒやＴｉの厚みは５〜５０
ｎｍ、上層のＣｕやＡｕの厚みは５０〜２００ｎｍ程度
が好ましい。
【００１５】電極５としてはＣｕ、Ａｕ、Ｃｕ／Ｎｉ、
Ｃｕ／Ｎｉ−Ｐ等の電極材料が用いられ、これらの材料
を下地めっき層４の表面に電解めっきすることによって
形成される。電極５はめっきによって十分に厚く形成す
ることができるが、その厚みは５００ｎｍ〜５μｍ程度
が好ましい。そして、このような厚みの電極５を形成す
ることができるため、電極５の低抵抗化を実現すること
ができる。電極５を抵抗体２と絶縁体層３を幅方向に横
切るように分割するために、下地めっき層４が電極５と
同一形状に形成されている。この場合、下地めっき層４
の非電極形成領域にレジストパターンを形成した後、上
記した電極材料を下地めっき層４の表面に電解めっき
し、その後にレジストを剥離すれば所望形状の電極５が
形成される。そして、かかるレジスト剥離後、レジスト
パターンによって覆われていた下地めっき層４をイオン
ミリング法を用いて除去すれば、電極５と同一形状の下
地めっき層４が形成される。ここで、絶縁体層３の周縁
に傾斜が形成されているので、絶縁体層３の幅方向両側
に位置する基板１（図１の符号１ａを付けた部分）上に
おいて下地めっき層４が全て除去され、一対の電極５間
のショート等を確実に防止することができる。また、絶
縁体層３の周縁に傾斜が形成されているので、図２に示
すように、絶縁体層３の傾斜面に下地めっき層４をほぼ
均一厚に形成することができ、したがって、下地めっき
層４上に欠陥の少ない高精度な電極５を形成することが
できる。
Ｃｕ／Ｎｉ−Ｐ等の電極材料が用いられ、これらの材料
を下地めっき層４の表面に電解めっきすることによって
形成される。電極５はめっきによって十分に厚く形成す
ることができるが、その厚みは５００ｎｍ〜５μｍ程度
が好ましい。そして、このような厚みの電極５を形成す
ることができるため、電極５の低抵抗化を実現すること
ができる。電極５を抵抗体２と絶縁体層３を幅方向に横
切るように分割するために、下地めっき層４が電極５と
同一形状に形成されている。この場合、下地めっき層４
の非電極形成領域にレジストパターンを形成した後、上
記した電極材料を下地めっき層４の表面に電解めっき
し、その後にレジストを剥離すれば所望形状の電極５が
形成される。そして、かかるレジスト剥離後、レジスト
パターンによって覆われていた下地めっき層４をイオン
ミリング法を用いて除去すれば、電極５と同一形状の下
地めっき層４が形成される。ここで、絶縁体層３の周縁
に傾斜が形成されているので、絶縁体層３の幅方向両側
に位置する基板１（図１の符号１ａを付けた部分）上に
おいて下地めっき層４が全て除去され、一対の電極５間
のショート等を確実に防止することができる。また、絶
縁体層３の周縁に傾斜が形成されているので、図２に示
すように、絶縁体層３の傾斜面に下地めっき層４をほぼ
均一厚に形成することができ、したがって、下地めっき
層４上に欠陥の少ない高精度な電極５を形成することが
できる。
【００１６】次に、上記の如く構成された薄膜抵抗素子
の製造工程について主として図４〜図６を用いて説明す
る。
の製造工程について主として図４〜図６を用いて説明す
る。
【００１７】まず、抵抗形成工程として、基板（アルミ
ナ基板またはグレーズドアルミナ基板）１上に抵抗材料
としてＴａＮを蒸着法やイオンビームスパッタ等により
１０〜１００ｎｍ厚に薄膜形成し、この抵抗材料上にポ
ジ形のフォトレジストをスピンコートする。しかる後、
このフォトレジストを所望のパターン形状に露光現像
し、レジストパターンから露出する抵抗材料をウェット
エッチングやＲＩＥ法あるいはイオンミリング法等で除
去した後、レジストを剥離することにより、図４（ａ）
に示すように、基板１上に所望形状の抵抗体２を形成す
る。
ナ基板またはグレーズドアルミナ基板）１上に抵抗材料
としてＴａＮを蒸着法やイオンビームスパッタ等により
１０〜１００ｎｍ厚に薄膜形成し、この抵抗材料上にポ
ジ形のフォトレジストをスピンコートする。しかる後、
このフォトレジストを所望のパターン形状に露光現像
し、レジストパターンから露出する抵抗材料をウェット
エッチングやＲＩＥ法あるいはイオンミリング法等で除
去した後、レジストを剥離することにより、図４（ａ）
に示すように、基板１上に所望形状の抵抗体２を形成す
る。
【００１８】次に、絶縁体形成工程として、抵抗体２を
覆うようにポジ形のフォトレジストをスピンコートし、
このフォトレジストを所望のパターン形状に露光現像す
ることにより、図４（ｂ）に示すように、抵抗体２の幅
方向に跨がる絶縁体層３を５００ｎｍ〜３μｍ厚に形成
する。ここで、図５に示すように、絶縁体層３の長さＬ
は抵抗体２の全長（Ｌ＋α）よりも短く、絶縁体層３の
幅（Ｗ＋β）は抵抗体２の幅Ｗよりも長く形成されてい
るため、この絶縁体層３のパターン形状によって薄膜抵
抗素子の抵抗値が高精度に決定される。すなわち、薄膜
抵抗素子の抵抗値は絶縁体層３によって覆われた部分の
抵抗体２の膜厚と幅Ｗおよび長さＬによって決定される
が、これらのうち、膜厚と幅Ｗについては抵抗材料をパ
ターニングすることによって高精度に設定され、残りの
長さＬについては絶縁体層３のパターン形状によって高
精度に設定される。
覆うようにポジ形のフォトレジストをスピンコートし、
このフォトレジストを所望のパターン形状に露光現像す
ることにより、図４（ｂ）に示すように、抵抗体２の幅
方向に跨がる絶縁体層３を５００ｎｍ〜３μｍ厚に形成
する。ここで、図５に示すように、絶縁体層３の長さＬ
は抵抗体２の全長（Ｌ＋α）よりも短く、絶縁体層３の
幅（Ｗ＋β）は抵抗体２の幅Ｗよりも長く形成されてい
るため、この絶縁体層３のパターン形状によって薄膜抵
抗素子の抵抗値が高精度に決定される。すなわち、薄膜
抵抗素子の抵抗値は絶縁体層３によって覆われた部分の
抵抗体２の膜厚と幅Ｗおよび長さＬによって決定される
が、これらのうち、膜厚と幅Ｗについては抵抗材料をパ
ターニングすることによって高精度に設定され、残りの
長さＬについては絶縁体層３のパターン形状によって高
精度に設定される。
【００１９】次に、テーパ処理工程として、絶縁体層３
をポストベーク（加熱温度１１０〜１８０°Ｃ）した後
に紫外線照射により表面を硬化させ、その後にキュア処
理（加熱温度２２０〜２５０°Ｃ）することにより、図
４（ｃ）に示すように、絶縁体層３の周縁に傾斜を形成
する。なお、かかるテーパ処理工程での加熱処理によ
り、絶縁体層３で覆われていない抵抗体２の両端部表面
に酸化膜ができるため、ミリング法や逆スパッタ法を用
いてこの表面酸化膜を除去することが好ましい。
をポストベーク（加熱温度１１０〜１８０°Ｃ）した後
に紫外線照射により表面を硬化させ、その後にキュア処
理（加熱温度２２０〜２５０°Ｃ）することにより、図
４（ｃ）に示すように、絶縁体層３の周縁に傾斜を形成
する。なお、かかるテーパ処理工程での加熱処理によ
り、絶縁体層３で覆われていない抵抗体２の両端部表面
に酸化膜ができるため、ミリング法や逆スパッタ法を用
いてこの表面酸化膜を除去することが好ましい。
【００２０】次に、下地めっき形成工程として、例えば
ＣｒとＣｕをスパッタ法や蒸着法あるいはイオンビーム
スパッタ等で順次成膜し、図４（ｄ）に示すように、抵
抗体２と絶縁体層３を覆うように下地めっき層４を形成
する。
ＣｒとＣｕをスパッタ法や蒸着法あるいはイオンビーム
スパッタ等で順次成膜し、図４（ｄ）に示すように、抵
抗体２と絶縁体層３を覆うように下地めっき層４を形成
する。
【００２１】次に、電極形成工程として、下地めっき層
４を覆うようにポジ形のフォトレジストをスピンコート
し、このフォトレジストを所望のパターン形状に露光現
像することにより、非電極形成領域にレジストパターン
を形成する。しかる後、このレジストパターンから露出
する下地めっき層４の表面に電極材料としてＣｕを０．
５〜５ｎｍ厚に電解めっきすることにより、図４（ｅ）
に示すように、十分な膜厚を有する一対の電極５を形成
する。この場合、レジストパターンは図６のハッチング
で示す部分に形成され、電極５の形成後にこのレジスト
パターンを剥離して下地めっき層４を露出させる。
４を覆うようにポジ形のフォトレジストをスピンコート
し、このフォトレジストを所望のパターン形状に露光現
像することにより、非電極形成領域にレジストパターン
を形成する。しかる後、このレジストパターンから露出
する下地めっき層４の表面に電極材料としてＣｕを０．
５〜５ｎｍ厚に電解めっきすることにより、図４（ｅ）
に示すように、十分な膜厚を有する一対の電極５を形成
する。この場合、レジストパターンは図６のハッチング
で示す部分に形成され、電極５の形成後にこのレジスト
パターンを剥離して下地めっき層４を露出させる。
【００２２】最後に、除去工程として、図４（ｆ）に示
すように、イオンミリング法にてＡｒイオンを０〜３０
度の角度で入射し、上記電極形成工程でレジストパター
ンの剥離によって露出した下地めっき層４（図６のハッ
チング部分）を除去する。その結果、両電極５と同一形
状の下地めっき層４が形成され、両電極５がそれぞれ下
地めっき層４を介して抵抗体２の長手方向の両端部に接
続される。このとき、絶縁体層３の周縁に傾斜が形成さ
れているため、絶縁体層３の表面に形成された下地めっ
き層４がイオンの入射角に対して再付着せず、下地めっ
き層４は確実に除去される。なお、イオンミリングによ
って下地めっき層４を完全に除去すると、その下層に位
置する絶縁体層３の表面も若干除去されるが、絶縁体層
３は十分な膜厚に形成されているため、イオンミリング
が最下層の抵抗体２まで達することはない。
すように、イオンミリング法にてＡｒイオンを０〜３０
度の角度で入射し、上記電極形成工程でレジストパター
ンの剥離によって露出した下地めっき層４（図６のハッ
チング部分）を除去する。その結果、両電極５と同一形
状の下地めっき層４が形成され、両電極５がそれぞれ下
地めっき層４を介して抵抗体２の長手方向の両端部に接
続される。このとき、絶縁体層３の周縁に傾斜が形成さ
れているため、絶縁体層３の表面に形成された下地めっ
き層４がイオンの入射角に対して再付着せず、下地めっ
き層４は確実に除去される。なお、イオンミリングによ
って下地めっき層４を完全に除去すると、その下層に位
置する絶縁体層３の表面も若干除去されるが、絶縁体層
３は十分な膜厚に形成されているため、イオンミリング
が最下層の抵抗体２まで達することはない。
【００２３】このように本実施形態例に係る薄膜抵抗素
子では、めっきを用いて厚膜の電極５を形成することに
より、電極５の低抵抗化を実現することができ、しか
も、抵抗値が絶縁体層３のパターン形状によって決定さ
れるため、抵抗値のばらつきが少ない高精度な薄膜抵抗
素子を提供することができる。
子では、めっきを用いて厚膜の電極５を形成することに
より、電極５の低抵抗化を実現することができ、しか
も、抵抗値が絶縁体層３のパターン形状によって決定さ
れるため、抵抗値のばらつきが少ない高精度な薄膜抵抗
素子を提供することができる。
【００２４】
【発明の効果】本発明は、以上説明したような形態で実
施され、以下に記載されるような効果を奏する。
施され、以下に記載されるような効果を奏する。
【００２５】基板上に薄膜形成した抵抗体を幅方向に跨
ぐように絶縁体層をパターン形成すると共に、抵抗体と
絶縁体層を覆うように成膜された下地めっき層を該絶縁
体層上で分割し、これら下地めっき層の表面に一対の電
極をめっきすることにより、両電極がそれぞれ下地めっ
き層を介して抵抗体の両端部に接続されるように構成し
たので、めっきを用いて厚膜の電極を形成することで電
極の低抵抗化を実現することができ、また、抵抗値が絶
縁体層のパターン形状によって決定されるため、抵抗値
のばらつきが少ない高精度な薄膜抵抗素子を実現するこ
とができ、しかも、この絶縁体層の周縁に傾斜が形成さ
れているため、下地めっき層を確実に分割することがで
きる等、種々の優れた効果を奏する。
ぐように絶縁体層をパターン形成すると共に、抵抗体と
絶縁体層を覆うように成膜された下地めっき層を該絶縁
体層上で分割し、これら下地めっき層の表面に一対の電
極をめっきすることにより、両電極がそれぞれ下地めっ
き層を介して抵抗体の両端部に接続されるように構成し
たので、めっきを用いて厚膜の電極を形成することで電
極の低抵抗化を実現することができ、また、抵抗値が絶
縁体層のパターン形状によって決定されるため、抵抗値
のばらつきが少ない高精度な薄膜抵抗素子を実現するこ
とができ、しかも、この絶縁体層の周縁に傾斜が形成さ
れているため、下地めっき層を確実に分割することがで
きる等、種々の優れた効果を奏する。
【図１】本発明の実施形態例に係る薄膜抵抗素子の平面
図である。
図である。
【図２】図１のII−II線に沿う断面図である。
【図３】図１のIII−III線に沿う断面図である。
【図４】該薄膜抵抗素子の製造工程を示す説明図であ
る。
る。
【図５】該薄膜抵抗素子の製造途中の説明図である。
【図６】該薄膜抵抗素子の製造途中の説明図である。
【図７】従来例に係る薄膜抵抗素子の平面図である。
【図８】該薄膜抵抗素子の断面図である。
【図９】該薄膜抵抗素子の製造工程を示す説明図であ
る。
る。
１ アルミナ基板
２ 抵抗体
３ 絶縁体層
４ 下地めっき層
５ 電極
フロントページの続き
Ｆターム(参考） 4K024 AA03 AA09 AA11 AB01 AB08
AB15 BA15 BB09 FA05 GA16
5E032 BA11 BA12 BA14 BB01 CA02
CC14 CC16
5E033 AA02 AA05 AA06 AA08 BA01
BB02 BC01 BD01 BE01 BG02
BG03 BH03
Claims (3)
- 【請求項１】 基板上に薄膜形成された抵抗体と、この
抵抗体を幅方向に跨ぐようにパターン形成された絶縁体
層と、前記抵抗体および前記絶縁体層上に成膜され、該
絶縁体層上で前記抵抗体を幅方向に横切るように分割さ
れた一対の下地めっき層と、これら下地めっき層の表面
にめっき形成された一対の電極とを備え、前記絶縁体層
の周縁に傾斜が形成されていることを特徴とする薄膜抵
抗素子。 - 【請求項２】 基板上に所定の長さと幅を有する抵抗体
を薄膜形成する抵抗形成工程と、前記基板上に前記抵抗
体の長手方向の両端部を残して幅方向に跨がるように絶
縁体層をパターン形成する絶縁体形成工程と、前記絶縁
体層の周縁に傾斜を形成するテーパ処理工程と、前記基
板上に前記抵抗体および前記絶縁体層を覆うように下地
めっき層を成膜する下地めっき形成工程と、前記下地め
っき層の表面に前記抵抗体を幅方向に横切るように一対
の電極をめっき形成する電極形成工程と、前記絶縁体層
上で前記両電極間に位置する前記下地めっき層を除去す
る除去工程とを具備することを特徴とする薄膜抵抗素子
の製造方法。 - 【請求項３】 請求項２の記載において、前記テーパ処
理工程が、レジストパターンをポストベークした後、紫
外線を照射してからキュアする工程を含むことを特徴と
する薄膜抵抗素子の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001186920A JP3935687B2 (ja) | 2001-06-20 | 2001-06-20 | 薄膜抵抗素子およびその製造方法 |
| KR10-2002-0029234A KR100455001B1 (ko) | 2001-06-20 | 2002-05-27 | 박막저항소자 및 그의 제조방법 |
| US10/171,144 US6777778B2 (en) | 2001-06-20 | 2002-06-13 | Thin-film resistor and method for manufacturing the same |
| CN021232954A CN1216385C (zh) | 2001-06-20 | 2002-06-17 | 薄膜电阻元件及其制造方法 |
| EP02013627A EP1271566A3 (en) | 2001-06-20 | 2002-06-19 | Thin-film resistor and method for manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001186920A JP3935687B2 (ja) | 2001-06-20 | 2001-06-20 | 薄膜抵抗素子およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003007506A true JP2003007506A (ja) | 2003-01-10 |
| JP3935687B2 JP3935687B2 (ja) | 2007-06-27 |
Family
ID=19026288
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001186920A Expired - Fee Related JP3935687B2 (ja) | 2001-06-20 | 2001-06-20 | 薄膜抵抗素子およびその製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6777778B2 (ja) |
| EP (1) | EP1271566A3 (ja) |
| JP (1) | JP3935687B2 (ja) |
| KR (1) | KR100455001B1 (ja) |
| CN (1) | CN1216385C (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2283562A (en) * | 1993-04-22 | 1995-05-10 | Nippon Oxygen Co Ltd | Method of and apparatus for manufacturing various kinds of gases to be supplied to semiconductor manufacturing factories |
| WO2020053958A1 (ja) * | 2018-09-11 | 2020-03-19 | オリンパス株式会社 | 医療用ヒータ、処置具、及び処置具の製造方法 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004040592A1 (ja) * | 2002-10-31 | 2004-05-13 | Rohm Co., Ltd. | チップ抵抗器、その製造方法およびその製造方法に用いられるフレーム |
| US7982582B2 (en) | 2007-03-01 | 2011-07-19 | Vishay Intertechnology Inc. | Sulfuration resistant chip resistor and method for making same |
| US9142533B2 (en) * | 2010-05-20 | 2015-09-22 | Taiwan Semiconductor Manufacturing Company, Ltd. | Substrate interconnections having different sizes |
| US9425136B2 (en) | 2012-04-17 | 2016-08-23 | Taiwan Semiconductor Manufacturing Company, Ltd. | Conical-shaped or tier-shaped pillar connections |
| US9646923B2 (en) | 2012-04-17 | 2017-05-09 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor devices, methods of manufacture thereof, and packaged semiconductor devices |
| US9299674B2 (en) | 2012-04-18 | 2016-03-29 | Taiwan Semiconductor Manufacturing Company, Ltd. | Bump-on-trace interconnect |
| US9111817B2 (en) | 2012-09-18 | 2015-08-18 | Taiwan Semiconductor Manufacturing Company, Ltd. | Bump structure and method of forming same |
| US9818512B2 (en) | 2014-12-08 | 2017-11-14 | Vishay Dale Electronics, Llc | Thermally sprayed thin film resistor and method of making |
| TWI610417B (zh) * | 2016-10-04 | 2018-01-01 | 新唐科技股份有限公司 | 薄膜電阻元件及其製造方法 |
Family Cites Families (41)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4000054A (en) * | 1970-11-06 | 1976-12-28 | Microsystems International Limited | Method of making thin film crossover structure |
| JPS53120B2 (ja) * | 1972-03-03 | 1978-01-05 | ||
| US3876912A (en) * | 1972-07-21 | 1975-04-08 | Harris Intertype Corp | Thin film resistor crossovers for integrated circuits |
| US3790913A (en) * | 1973-04-02 | 1974-02-05 | F Peters | Thin film resistor comprising sputtered alloy of silicon and tantalum |
| JPS5311037A (en) * | 1976-07-19 | 1978-02-01 | Toshiba Corp | Thin film thermal head |
| JPS54126049A (en) * | 1978-03-23 | 1979-09-29 | Matsushita Electric Ind Co Ltd | Thin film type thermal head and production thereof |
| JPS5638806A (en) * | 1979-09-07 | 1981-04-14 | Suwa Seikosha Kk | Method of manufacturing high integrity thin film resistor |
| JPS5699680A (en) * | 1980-01-10 | 1981-08-11 | Ricoh Co Ltd | Thermal head |
| JPS6027159A (ja) * | 1983-07-22 | 1985-02-12 | Seiko Epson Corp | 薄膜非線形抵抗素子の製造方法 |
| JPS6094757A (ja) * | 1983-10-20 | 1985-05-27 | Fujitsu Ltd | 抵抗体 |
| US4485370A (en) * | 1984-02-29 | 1984-11-27 | At&T Technologies, Inc. | Thin film bar resistor |
| JPS61153620A (ja) * | 1984-12-27 | 1986-07-12 | Seiko Epson Corp | 薄膜非線形抵抗素子 |
| JPS61159701A (ja) * | 1984-12-28 | 1986-07-19 | 株式会社東芝 | サ−マルヘツドおよびその製造方法 |
| JPS61161738A (ja) * | 1985-01-10 | 1986-07-22 | Matsushita Electronics Corp | 半導体装置の製造方法 |
| JPS61194794A (ja) * | 1985-02-22 | 1986-08-29 | 三菱電機株式会社 | 混成集積回路基板の製造方法 |
| JPS61210601A (ja) * | 1985-03-14 | 1986-09-18 | 進工業株式会社 | チツプ抵抗器 |
| US4760369A (en) * | 1985-08-23 | 1988-07-26 | Texas Instruments Incorporated | Thin film resistor and method |
| JPS6260662A (ja) * | 1985-09-11 | 1987-03-17 | Alps Electric Co Ltd | サ−マルヘツドの製造方法 |
| JPS62123715A (ja) * | 1985-11-22 | 1987-06-05 | Mitsubishi Electric Corp | コンタクト電極の形成方法 |
| JP2610866B2 (ja) * | 1987-03-25 | 1997-05-14 | 日本電気株式会社 | 半導体抵抗素子 |
| JPH0197666A (ja) * | 1987-10-09 | 1989-04-17 | Toshiba Corp | サーマルヘッドおよびその製造方法 |
| JPH01216502A (ja) * | 1988-02-25 | 1989-08-30 | Koa Corp | チップ形電子部品 |
| JP2617110B2 (ja) * | 1988-02-29 | 1997-06-04 | 富士ゼロックス株式会社 | 抵抗体の製造方法 |
| JPH07105282B2 (ja) * | 1988-05-13 | 1995-11-13 | 富士ゼロックス株式会社 | 抵抗体及び抵抗体の製造方法 |
| JP2523862B2 (ja) * | 1989-04-05 | 1996-08-14 | 松下電器産業株式会社 | チップ抵抗器 |
| JP2707717B2 (ja) | 1989-04-27 | 1998-02-04 | 富士通株式会社 | 混成集積回路 |
| JP2864569B2 (ja) | 1989-10-23 | 1999-03-03 | 日本電気株式会社 | 多結晶シリコン膜抵抗体 |
| JPH03199057A (ja) * | 1989-12-28 | 1991-08-30 | Seiko Epson Corp | サーマルプリントヘッド |
| JPH04277696A (ja) * | 1991-03-06 | 1992-10-02 | Hitachi Ltd | 多層配線基板及びその製造方法 |
| JPH05175428A (ja) * | 1991-12-26 | 1993-07-13 | Nippon Precision Circuits Kk | 集積回路装置 |
| JP3124473B2 (ja) * | 1994-08-19 | 2001-01-15 | セイコーインスツルメンツ株式会社 | 半導体装置とその製造方法 |
| JPH08115851A (ja) * | 1994-10-14 | 1996-05-07 | Ngk Spark Plug Co Ltd | 薄膜コンデンサ付きセラミック基板および その製造方法 |
| US5675310A (en) * | 1994-12-05 | 1997-10-07 | General Electric Company | Thin film resistors on organic surfaces |
| US5821960A (en) * | 1995-09-18 | 1998-10-13 | Hitachi Koki Co., Ltd. | Ink jet recording head having first and second connection lines |
| WO1997050095A1 (fr) * | 1996-06-26 | 1997-12-31 | Rohm Co., Ltd. | Pave resistif et son procede de fabrication |
| JPH1050502A (ja) * | 1996-08-05 | 1998-02-20 | Matsushita Electric Ind Co Ltd | 抵抗器およびその製造方法 |
| EP0861492A1 (en) * | 1996-09-13 | 1998-09-02 | Koninklijke Philips Electronics N.V. | Thin-film resistor and resistance material for a thin-film resistor |
| US6331811B2 (en) * | 1998-06-12 | 2001-12-18 | Nec Corporation | Thin-film resistor, wiring substrate, and method for manufacturing the same |
| JP2001168264A (ja) | 1999-12-13 | 2001-06-22 | Hitachi Ltd | 電子回路モジュール及びその製造方法 |
| US6365483B1 (en) * | 2000-04-11 | 2002-04-02 | Viking Technology Corporation | Method for forming a thin film resistor |
| JP4722318B2 (ja) * | 2000-06-05 | 2011-07-13 | ローム株式会社 | チップ抵抗器 |
-
2001
- 2001-06-20 JP JP2001186920A patent/JP3935687B2/ja not_active Expired - Fee Related
-
2002
- 2002-05-27 KR KR10-2002-0029234A patent/KR100455001B1/ko not_active IP Right Cessation
- 2002-06-13 US US10/171,144 patent/US6777778B2/en not_active Expired - Fee Related
- 2002-06-17 CN CN021232954A patent/CN1216385C/zh not_active Expired - Fee Related
- 2002-06-19 EP EP02013627A patent/EP1271566A3/en not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2283562A (en) * | 1993-04-22 | 1995-05-10 | Nippon Oxygen Co Ltd | Method of and apparatus for manufacturing various kinds of gases to be supplied to semiconductor manufacturing factories |
| GB2283562B (en) * | 1993-04-22 | 1996-10-30 | Nippon Oxygen Co Ltd | Method of and apparatus for manufacturing various kinds of gases to be supplied to semiconductor manufacturing factories |
| WO2020053958A1 (ja) * | 2018-09-11 | 2020-03-19 | オリンパス株式会社 | 医療用ヒータ、処置具、及び処置具の製造方法 |
| JPWO2020053958A1 (ja) * | 2018-09-11 | 2021-08-30 | オリンパス株式会社 | 医療用ヒータ、処置具、及び処置具の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP1271566A2 (en) | 2003-01-02 |
| KR20020096877A (ko) | 2002-12-31 |
| US20020197811A1 (en) | 2002-12-26 |
| EP1271566A3 (en) | 2004-10-13 |
| KR100455001B1 (ko) | 2004-11-06 |
| JP3935687B2 (ja) | 2007-06-27 |
| US6777778B2 (en) | 2004-08-17 |
| CN1392572A (zh) | 2003-01-22 |
| CN1216385C (zh) | 2005-08-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2003007506A (ja) | 薄膜抵抗素子およびその製造方法 | |
| TW200534296A (en) | Method of making thin-film chip resistor | |
| JP4984855B2 (ja) | 薄膜チップ抵抗器、薄膜チップコンデンサおよび薄膜チップインダクタの製造方法 | |
| JP2002033215A (ja) | 導体パターンおよび該導体パターンを備えた電子部品 | |
| JP3934366B2 (ja) | 薄膜キャパシタ素子の製造方法 | |
| US3220938A (en) | Oxide underlay for printed circuit components | |
| RU2213383C2 (ru) | Способ изготовления тонкопленочных резисторов | |
| JPH0447368B2 (ja) | ||
| JP4281136B2 (ja) | チップ型サーミスタの抵抗値修正方法 | |
| JP2002033560A (ja) | 電子回路基板の製造方法 | |
| JP2004014769A (ja) | 抵抗素子およびその製造方法 | |
| JPH10149946A (ja) | キャパシタの製造方法及びキャパシタを備える基板 | |
| JPH03108798A (ja) | 多層配線基板およびその製造方法 | |
| JP4056797B2 (ja) | 抵抗素子およびその製造方法 | |
| JP2004193154A (ja) | 薄膜抵抗素子及びその製造方法 | |
| JPS6032980B2 (ja) | 薄膜回路装置の製造方法 | |
| JP2005277329A (ja) | 配線基板の製造方法 | |
| JPH07202425A (ja) | 多層配線基板の製造方法 | |
| JPH0234966A (ja) | アモルファス半導体薄膜上の金属電極のパターニング法 | |
| JPS63288020A (ja) | 電極作成方法 | |
| JPH0648754B2 (ja) | 配線基板の製造方法 | |
| JPH0322491A (ja) | 薄膜集積回路の製造方法 | |
| JPS61247066A (ja) | 混成集積回路の製造方法 | |
| JPS634360B2 (ja) | ||
| JPH07273113A (ja) | リフトオフプロセスパターン形成方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040524 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070213 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070227 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070320 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |