JP2002124091A - 不揮発性メモリ及び半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 書き込み動作において高精度のしきい値制御
を可能とする不揮発性メモリを提供する。 【解決手段】 本発明では、メモリトランジスタのドレ
イン電圧とドレイン電流とを制御することによって、電
荷注入速度がしきい値電圧に依存しないことを特徴とす
るホットエレクトロン注入方式の書き込み動作を行う。
図１には、書き込みを制御する回路構成図が示されてい
る。図１において、メモリトランジスタ１０１のコント
ロールゲートにはオペアンプ１０３の出力が、ドレイン
電極には定電流源１０２が接続されており、ソース電極
は接地されている。また、オペアンプ１０３の２つの入
力端子には、定電流源１０２と電圧Ｖpgmとがそれぞれ
接続されている。

Description

【発明の詳細な説明】

【０００１】

【発明が属する技術分野】本発明は半導体不揮発性メモ
リに関する。特に、電気的書き込み及び消去可能な半導
体不揮発性メモリ（ＥＥＰＲＯＭまたはElectrically E
rasable and Programmable Read Only Memoryともい
う）に関する。なお、本発明は、特に多値技術を用いた
半導体不揮発性メモリに対して有効である。また、本発
明は半導体不揮発性メモリを具備する半導体装置に関す
る。

【０００２】本明細書において、電気的書き込み及び消
去可能な半導体不揮発性メモリ（ＥＥＰＲＯＭ）とは、
文字通り、電気的な書き込みおよび電気的な消去が可能
な半導体不揮発性メモリの全体を指し、例えばフル機能
ＥＥＰＲＯＭ、或はフラッシュメモリをその範疇に含
む。また、特に断りのない場合、不揮発性メモリおよび
半導体不揮発性メモリはＥＥＰＲＯＭと同義で用いる。
また、半導体装置とは、半導体特性を利用することで機
能する装置全般を指し、例えば、マイクロプロセッサ、
液晶表示装置および発光装置に代表される電気光学装
置、ならびにマイクロプロセッサあるいは電気光学装置
を搭載した電子機器をその範疇に含む。

【０００３】

【従来の技術】近年、電気的書き込み及び消去可能な半
導体不揮発性メモリ（ＥＥＰＲＯＭ）、特にフラッシュ
メモリが磁気ディスクあるいはＤＲＡＭに置き代わる有
力なメモリの候補として注目を浴びている。なかでも、
個々のメモリ素子が３値以上データを記憶する、いわゆ
る多値の不揮発性メモリが大容量メモリとして注目され
ている。

【０００４】不揮発性メモリは、その回路構成や動作方
法の違いによって、ＮＯＲ型、ＮＡＮＤ型、ＡＮＤ型、
或はＤＩＮＯＲ型といった種類に分けられる。また、不
揮発性メモリを構成するメモリ素子としては、フローテ
ィングゲートを有するメモリトランジスタ、クラスタ層
を有するメモリトランジスタ、ＭＮＯＳ（Metal-Nitrid
e-Oxide-Semiconductor）構造あるいはＭＯＮＯＳ（Met
al-Oxide-Nitride-Oxide-Semiconductor）構造のメモリ
トランジスタ等が知られている。

【０００５】従来の不揮発性メモリは、代表的な書き込
み動作として、ホットエレクトロン注入の方法（ＨＥ注
入方式と呼ぶ）と、ＦＮトンネル電流による電荷注入の
方法（ＦＮ電流方式と呼ぶ）とが挙げられる。ＨＥ注入
方式では、メモリトランジスタに高いコントロールゲー
ト電圧と高いドレイン電圧を印加して、インパクトイオ
ン化を起こし、発生したホットエレクトロンをゲート電
極側に引き込むことによってメモリトランジスタに電荷
を注入する。一方、ＦＮ電流方式では、コントロールゲ
ート電極と基板との間に高電圧を印加しＦＮトンネル電
流を流すことによって、メモリトランジスタに電荷を注
入する。

【０００６】いずれの場合においても、書き込み後のし
きい値電圧が所定の範囲内にあることを確かめるため
に、通常はベリファイ書き込みが行われる。特に、多値
の不揮発性メモリにおいては、書き込み後のしきい値電
圧を高精度に制御する必要が有るためにベリファイ書き
込みが不可欠である。ベリファイ書き込みは、少量の電
荷注入としきい値電圧を確認するための読み出しとを交
互に行う方法である。そして、書き込み後のしきい値電
圧が所定の範囲内に納まるまでこの動作が繰り返され
る。

【０００７】

【発明が解決しようとする課題】上述した電荷注入の方
法は、電荷注入量を精度よく制御することが難しいとい
う問題があった。これは、メモリトランジスタに同じ動
作電圧を印加した場合でも、メモリトランジスタの電荷
蓄積量、つまりしきい値電圧が異なると、電荷注入速度
が異なるためである。

【０００８】そのため、しきい値電圧の異なるメモリト
ランジスタはもちろん、同一のメモリトランジスタであ
っても時間と共に電荷注入速度が変化する。例えば、電
子を注入する場合、しきい値電圧は増加し、チャネル領
域からみた実行的なゲート電圧が減少するので、電荷注
入速度は減少する。

【０００９】さらに、トンネル酸化膜の膜質のばらつき
などの要因によって電荷注入速度がばらつくと、書き込
み前のメモリトランジスタのしきい値電圧が等しかった
としても、徐々に電荷蓄積量に差が生じることになる。
そして、しきい値電圧に差が生じると、さらに電荷注入
量がばらつくという悪循環が生じる。

【００１０】ベリファイ書き込みは、このような問題を
解決する方法の一つである。ベリファイ書き込みでは、
少量の電荷を注入する毎にしきい値電圧の確認を行うの
で、電荷注入量を高精度に制御する必要がない。しかし
ながら、ベリファイ書き込みは、電荷注入の動作を分割
し、その間に読み出し動作を行うために、本質的に時間
がかかるという問題点がある。

【００１１】なお、ベリファイ書き込みにおいても、電
荷注入量を精度よく制御することは重要である。電荷注
入量を高精度に制御することによって、電荷注入の動作
の分割を少なくすることができ、ベリファイ書き込み時
間を短縮することができる。

【００１２】本発明は、上記問題点を鑑みてなされたも
のである。本発明では、電荷注入量を高精度に制御する
ことができるな書き込み動作を行う不揮発性メモリを提
供することを課題とする。そして、ベリファイ書き込み
時間の短縮、さらにはベリファイ方式を用いない書き込
み方式によって、書き込み時間の大幅な短縮を実現する
不揮発性メモリを提供することを課題とする。またこの
ような不揮発性メモリを具備する半導体装置を提供する
ことを課題とする。

【００１３】

【課題を解決するための手段】既に述べたように、従来
の書き込み方法では、電荷注入速度がメモリトランジス
タの電荷蓄積量、従ってしきい値電圧に依存してしま
う。その結果、異なる状態のメモリトランジスタはもち
ろん、同一のメモリトランジスタであっても時間と共に
電荷注入速度は変化し、電荷注入量の制御が難しくなっ
ていた。

【００１４】このことは逆に、電荷注入量を高精度に制
御するためには、メモリトランジスタの電荷蓄積量、つ
まりしきい値電圧に依存しない電荷注入速度を有する書
き込み方法が有効であることを意味する。本発明者は、
電荷注入速度がメモリトランジスタのしきい値電圧に依
存するのは、書き込み時にメモリトランジスタのコント
ロールゲート電圧を直接制御するためであると考え、新
たな書き込み方法として、メモリトランジスタのドレイ
ン電圧とドレイン電流を制御する方法を考案した。

【００１５】つまり、本発明の不揮発性メモリは、メモ
リトランジスタのドレイン電圧とドレイン電流とを制御
することによってホットエレクトロン注入方式の書き込
み動作を行うことを特徴とする。この書き込み方法は、
コントロールゲート電圧を直接制御するのではなく、ド
レイン電流が一定となるように間接的にコントロールゲ
ート電圧を制御することを特徴とし、電荷注入速度がし
きい値電圧に依存しないことを特徴とする。

【００１６】本発明の不揮発性メモリにおける書き込み
動作を理解するために、一つのメモリ素子に書き込みを
行う簡単な回路を例にとって、その動作方法を説明す
る。説明には図１（ａ）若しくは（ｂ）を用いる。

【００１７】メモリ素子としては、図２６に示すような
様々な素子を用いることができる（詳細は実施例３を参
照）。図２６（ａ）は、活性領域２６０１上に第１の絶
縁膜２６０２と、半導体または導体のクラスタ２６０４
によって構成されるクラスタ層２６０３と、第２の絶縁
膜２６０５と、コントロールゲート電極２６０６とが順
に積層されてなるメモリトランジスタであり、以下では
クラスタ層を有するメモリトランジスタと呼ぶ。また、
図２６（ｄ）は、活性領域２６１６上に第１の絶縁膜２
６１７と、半導体膜または導体膜によって構成されるフ
ローティングゲート電極２６１８と、第２の絶縁膜２６
１９と、コントロールゲート電極２６２０とが順に積層
されてなるメモリトランジスタであり、以下、フローテ
ィングゲートを有するメモリトランジスタと呼ぶ。ま
た、図２６（ｂ）、（ｃ）はそれぞれＭＮＯＳ構造のメ
モリトランジスタ及びＭＯＮＯＳ構造のトランジスタで
ある。

【００１８】ここでは、メモリ素子として、クラスタ層
を有するメモリトランジスタ、ＭＮＯＳ構造のメモリト
ランジスタ、あるいはＭＯＮＯＳ構造のメモリトランジ
スタを用いた回路図の例を図１（ａ）に、またフローテ
ィングゲートを有するメモリトランジスタを用いた回路
図の例を図１（ｂ）に示してある。それぞれのメモリ素
子の記号が象徴するように、図１（ａ）に示したメモリ
トランジスタは電荷を蓄積する領域が空間的に離散的で
あることを特徴とし、図１（ｂ）に示したメモリトラン
ジスタは電荷を蓄積する領域が連続的であることを特徴
とする。いずれの場合も、動作方法は全く同じであり、
ここでは図１（ａ）を例にとって説明を行う。

【００１９】図１（ａ）に示した回路図は、メモリトラ
ンジスタ１０１（ａ）、電流量Ｉを供給する定電流源１
０２、およびオペアンプ１０３によって構成されてい
る。メモリトランジスタ１０１（ａ）のコントロールゲ
ート電極にはオペアンプ１０３の出力が、ドレイン電極
には定電流源１０２が接続されており、ソース電極は接
地されている。また、オペアンプ１０３の２つの入力端
子には、定電流源１０２と電圧Ｖpgmとがそれぞれ接続
されている。

【００２０】図１に示した回路は負帰還の特性を有して
おり、オペアンプ１０３に入力される２つの電位は常に
等しい状態で動作する。その結果、図１に示した回路図
においてメモリトランジスタ１０１（ａ）は、ドレイン
電圧がＶpgmに等しく、またドレイン電流がＩに等しい
状態で動作する。

【００２１】実際に、メモリトランジスタ１０１（ａ）
のドレイン電圧がＶpgmより高い場合には、オペアンプ
１０３からは正の電流が出力され、メモリトランジスタ
１０１（ａ）のコントロールゲート電圧が上昇する。そ
の結果、メモリトランジスタ１０１（ａ）のコンダクタ
ンスが増加し、ドレイン電圧は引き下げられる。また逆
に、メモリトランジスタ１０１（ａ）のドレイン電圧が
Ｖpgmより低い場合には、オペアンプ１０３からは負の
電流が出力され、メモリトランジスタ１０１（ａ）のコ
ントロールゲート電圧が低下する。その結果、メモリト
ランジスタ１０１（ａ）のコンダクタンスが減少し、ド
レイン電圧は引き上げられることがわかる。

【００２２】本発明では、以上のようにメモリトランジ
スタのドレイン電圧とドレイン電流とを制御することに
よって、ＨＥ注入方式の書き込み動作を行う。なお、Ｖ
pgmを書き込み電圧、Ｉを書き込み電流と呼ぶ。

【００２３】上述した書き込み方法を用い、ドレイン電
圧とドレイン電流とを一定とすると、メモリトランジス
タのチャネル領域はフローティングゲートの電荷蓄積量
に依らずに同じ状態をとる。つまり、コントロールゲー
ト電圧はしきい値電圧のシフトと同じ量だけシフトし、
チャネル領域からみた実行的なゲート電圧は常に一定に
保たれた状態となる。さらに、ドレイン電圧とドレイン
電流が一定であれば、一定量のホットエレクトロンが発
生するため、フローティングゲートへの電荷注入速度は
一定となる。

【００２４】このことは、書き込み電圧Ｖpgmと書き込
み電流Ｉが一定の場合、メモリトランジスタのしきい値
電圧のシフトΔＶthと書き込み時間ｔwとが、図２の曲
線２０１に示すような直線で表されることを意味する。
その結果、本発明の不揮発性メモリは、書き込み時間を
制御することによって、しきい値電圧を高精度に制御す
ることが可能となる。

【００２５】なお、図２には、従来の書き込み方法にお
けるしきい値電圧のシフトと書き込み時間の関係も示さ
れている（図２の曲線２０２）。従来の書き込み方法に
おいて、コントロールゲート電圧を一定とした場合に
は、チャネル領域からみた実行的なゲート電圧が時間と
共に減少するために、しきい値電圧のシフト量は減少す
る。このため、書き込み時間を制御することによってし
きい値電圧のシフトを高精度で制御することが難しいこ
とがわかる。

【００２６】本発明において、書き込み時の電荷注入速
度は、メモリトランジスタのドレイン電圧とドレイン電
流とを適切な値に設定することにより最適化することが
できる。本発明における書き込み方法はホットエレクト
ロン注入であるから、ドレイン電圧としてはホットエレ
クトロンが発生する程度の大きさが必要である。一方
で、多量のホットエレクトロンが発生してしまうと電荷
注入量の制御性が低下してしまうため、ドレイン電圧が
大きすぎても好ましくない。メモリトランジスタのドレ
イン電圧は、メモリトランジスタのサイズにも依るが、
３Ｖ以上であることが好ましく、また、線形領域に比較
的近い飽和領域で動作することが好ましい。さらに、そ
のような領域において、書き込み電圧Ｖpgmと書き込み
電流Ｉとを大きな値に設定することによって書き込み速
度は向上し、逆に小さな値に設定することによって消費
電流を抑えることが可能となる。書き込み電圧Ｖpgmと
書き込み電流Ｉは、不揮発性メモリの用途に応じてそれ
ぞれ最適な動作点の設定を行えば良い。

【００２７】また、上述した書き込み方法はホットエレ
クトロン注入の方法であるから、トンネル酸化膜による
エネルギー障壁よりも遥かに高いエネルギーを有する電
子が主に関与する。そのため、トンネル酸化膜の膜質の
ばらつきはホットエレクトロンの注入量にほとんど影響
を与えず、ＦＮトンネル電流による電荷注入の方法と比
較して、ばらつきの少ないしきい値制御が可能となる。

【００２８】本発明の不揮発性メモリは、上述した書き
込み動作を用いることによって、以下のように書き込み
時間の大幅な短縮が可能となる。

【００２９】まず、図３を参照する。図３は、しきい値
電圧の揃ったメモリトランジスタに対して、従来の書き
込みと、本発明における書き込みとをベリファイ動作無
しで行った後のしきい値分布を定性的に表したものであ
る。分布３０２は従来の書き込み後のしきい値電圧の分
布を、分布３０１は本発明における書き込み後のしきい
値電圧の分布を表す。また、Ｖtarは設定した書き込み
後のしきい値電圧である。図３において、本発明におけ
る書き込み後の分布３０２を従来の書き込み後の分布３
０１と比較すると、分布の中心とＶtarとのずれ、およ
び分布幅がいずれも小さくなっている（ΔＶ＜ΔＶ'か
つδｖ＜δｖ'）。

【００３０】一般に、異なる状態を表すしきい値電圧の
差が、書き込み後の分布幅および中心のずれと比較して
小さい場合には、一度の書き込みで全てのメモリセルを
所定の状態にすることができないため、ベリファイ書き
込みが必要となる。また、逆にしきい値電圧の差が書き
込み後の分布幅および中心のずれより大きい場合には、
一度の書き込み動作で書き込みを行うことができる。な
お、ベリファイ書き込みとは、書き込みを一度で行うの
ではなく、少量の書き込みとしきい値を確認するための
読み出しとを交互に行う方法を言う。そして、所定のし
きい値に達するまでこの動作を繰り返す。

【００３１】従来の書き込み方法は、図３に示したよう
に書き込み後の分布幅δｖ'および中心のずれΔＶ'が大
きいために、通常、ベリファイ書き込みの方法が用いら
れる。

【００３２】本発明における書き込み方法を用いた場合
には、図３に示したように書き込み後の分布幅δｖおよ
び中心のずれΔＶが小さいために、従来の書き込み方法
ではベリファイ動作が必要であるようなしきい値電圧の
差であっても、ベリファイ動作を行わない書き込み動作
を行うことが可能となる。具体的には、異なる状態間の
しきい値電圧の差が本発明における書き込み後のしきい
値電圧の分布幅δｖ及び中心のずれΔＶより大きい場合
にベリファイ動作を行わない書き込み動作が可能とな
る。

【００３３】また、多値の不揮発性メモリのように、異
なる状態を表すしきい値電圧の差が小さい場合には、本
発明による書き込み方法を用いる場合においてもベリフ
ァイ動作が必要となる。この場合には、書き込み動作を
ベリファイ動作を行わない第１の書き込み動作とベリフ
ァイ動作を行う第２の書き込み動作によって構成すると
よい。具体的には、まず第１の書き込み動作によって最
終的なしきい値電圧よりもわずかに低い（δｖまたはΔ
Ｖ程度）状態への書き込みを行い、次に残ったしきい値
電圧の不足分（δｖまたはΔＶ程度）についてベリファ
イ書き込みを行う。第２の書き込み動作で書き込む量は
ごく僅かであるため、従来のベリファイ書込と比較して
ベリファイ回数を大幅に減らすことができる。

【００３４】このように、本発明における書き込み方法
を用いる場合、ベリファイを行わない書き込み動作はも
ちろん、ベリファイを行う書き込み動作においても、ベ
リファイ回数を減らすことができ、書き込み時間を大幅
に短縮することが可能となる。

【００３５】また、従来の書き込み方法では、図２に示
すように、しきい値電圧が増加すると電荷注入速度が低
下し、書き込み動作が遅くなるが、本発明における書き
込み方法では、高いしきい値電圧においても電荷注入速
度は一定であり、高速な書き込み動作が可能となる。

【００３６】以下に、本発明の構成を示す。

【００３７】活性領域とコントロールゲート電極との間
に電荷蓄積領域を有するメモリ素子によって構成される
電気的書き込みおよび消去可能な不揮発性メモリにおい
て、前記メモリ素子を流れる電流量と該メモリ素子のド
レイン電圧とを制御することによって前記電荷蓄積領域
への電荷注入量を制御することを特徴とする不揮発性メ
モリが提供される。

【００３８】活性領域とコントロールゲート電極との間
に電荷蓄積領域を有するメモリ素子によって構成される
電気的書き込みおよび消去可能な不揮発性メモリにおい
て、前記電荷蓄積領域への電荷注入は、前記メモリ素子
を流れる電流量と該メモリ素子のドレイン電圧とを一定
とすることによって行い、前記メモリ素子に電流が流れ
る時間を制御することによって前記電荷蓄積領域への電
荷注入量を制御することを特徴とする不揮発性メモリが
提供される。

【００３９】複数のメモリセルがマトリクス状に配置さ
れたメモリセルと、書き込み回路とを有する電気的書き
込みおよび消去可能な不揮発性メモリであって、前記複
数のメモリセルはそれぞれメモリ素子と選択トランジス
タとを有し、前記メモリ素子は活性領域とコントロール
ゲート電極との間に電荷蓄積領域を有し、前記書き込み
回路は、前記メモリ素子を流れる電流量と前記メモリ素
子のドレイン電圧とを制御することによって書き込み動
作を行うことを特徴とする不揮発性メモリが提供され
る。

【００４０】複数のメモリセルがマトリクス状に配置さ
れたメモリセルと、書き込み回路とを有する電気的書き
込みおよび消去可能な不揮発性メモリであって、前記複
数のメモリセルはそれぞれメモリ素子と選択トランジス
タとを有し、前記メモリ素子は活性領域とコントロール
ゲート電極との間に電荷蓄積領域を有し、前記書き込み
回路は、前記メモリ素子を流れる電流量と前記メモリ素
子のドレイン電圧とを一定に保つ機能を有し、前記書き
込み回路は、前記メモリ素子を流れる電流量と前記メモ
リ素子のドレイン電圧とを一定に保つ時間を制御するこ
とによって書き込み動作を行うことを特徴とする不揮発
性メモリが提供される。

【００４１】複数のメモリセルがマトリクス状に配置さ
れたメモリセルと、書き込み回路とを有する電気的書き
込みおよび消去可能な不揮発性メモリであって、前記複
数のメモリセルはそれぞれメモリ素子と選択トランジス
タとを有し、前記メモリ素子は活性領域とコントロール
ゲート電極との間に電荷蓄積領域を有し、前記メモリ素
子は、２値以上であるｋ値の状態を、しきい値電圧Ｖｔ
ｈ０を有する消去状態、及び前記消去状態よりも高い
（ｋ−１）個の異なるしきい値電圧Ｖｔｈ１、Ｖｔｈ
２、〜、Ｖｔｈ（ｋ−１）を有する状態によって記憶
し、前記書き込み回路は、前記メモリ素子を流れる電流
量と前記メモリ素子のドレイン電圧とを一定に保つ機能
を有し、前記書き込み回路は、前記メモリ素子を流れる
電流量と前記メモリ素子のドレイン電圧とを一定に保つ
書き込み時間を制御することによって書き込み動作を行
い、前記消去状態から前記しきい値電圧Ｖｔｈ１、Ｖｔ
ｈ２、〜、Ｖｔｈ（ｋ−１）を有する状態への書き込み
時間ｔｗ１、ｔｗ２、〜、ｔｗ（ｋ−１）の比は、ｔｗ
１：ｔｗ２：〜：ｔｗ（ｋ−１）＝（Ｖｔｈ１−Ｖｔｈ
０）：（Ｖｔｈ２−Ｖｔｈ０）：〜：（Ｖｔｈ（ｋ−
１）−Ｖｔｈ０）であることを特徴とする不揮発性メモ
リが提供される。

【００４２】前記メモリ素子は多値データを記憶しても
よい。

【００４３】前記不揮発性メモリは前記メモリ素子のゲ
ート電圧を読み出すことによって読み出し動作を行って
もよい。

【００４４】前記不揮発性メモリの書き込み動作では、
ベリファイ動作を行わなくてもよい。

【００４５】前記不揮発性メモリの書き込み動作は第１
の書き込み動作と第２の書き込み動作からなり、前記第
１の書き込み動作ではベリファイ動作を行わず、前記第
２の書き込み動作ではベリファイ動作を行なってもよ
い。

【００４６】前記不揮発性メモリを構成するメモリ素子
は、活性領域上に第１の絶縁膜と、半導体膜または導体
膜によって構成されるフローティングゲート電極と、第
２の絶縁膜と、コントロールゲート電極とが順に積層さ
れてなるメモリトランジスタであってもよい。

【００４７】前記不揮発性メモリを構成するメモリ素子
は、活性領域上に第１の絶縁膜と、半導体または導体か
らなるクラスタを電荷の捕獲中心として絶縁物内部に有
するクラスタ層と、第２の絶縁膜と、コントロールゲー
ト電極とが順に積層されてなるメモリトランジスタであ
ってもよい。

【００４８】前記不揮発性メモリを構成するメモリ素子
はＭＮＯＳ構造またはＭＯＮＯＳ構造のメモリトランジ
スタであってもよい。

【００４９】前記不揮発性メモリを記録媒体として利用
することを特徴とする半導体装置が提供される。

【００５０】前記半導体装置として、マイクロプロセッ
サが提供される。

【００５１】前記半導体装置として、ディスプレイ、ビ
デオカメラ、頭部取り付け型のディスプレイ、ＤＶＤプ
レーヤー、ヘッドマウントディスプレイ、パーソナルコ
ンピュータ、携帯電話、カーオーディオが提供される。

【００５２】

【発明の実施の形態】本実施の形態では、上述した書き
込み動作を行う不揮発性メモリの回路構成と動作方法に
ついて説明を行う。なお、ここでは、簡単のため２値の
不揮発性メモリの場合について、またベリファイ動作を
行わない書き込み方法について述べるが、多値の不揮発
性メモリに対しても、またベリファイ書き込みを行う場
合においても本実施の形態を適用することは容易であ
る。

【００５３】図４には、ｍ行ｎ列（ｍ、ｎはそれぞれ１
以上の整数）のメモリセルアレイを有する本発明の不揮
発性メモリの回路図の一例を示す。図４に示した不揮発
性メモリは、メモリセルアレイ４０１、Ｘアドレスデコ
ーダ４０２、Ｙアドレスデコーダ４０３、制御回路４０
４（１）〜４０４（ｎ）、読み出し・書き込み回路４０
５、および他の周辺回路（図示せず）によって構成され
る。他の周辺回路には、アドレスバッファ回路、電源発
生回路、昇圧回路、電源制御回路、その他の制御回路、
等が含まれ、必要に応じて設けられる。

【００５４】なお、本明細書において、書き込み回路と
は書き込み動作に関与する回路全体を指すが、書き込み
動作に関与する一部分だけを取り出して書き込み回路と
呼ぶ場合もある。例えば、図４に示した不揮発性メモリ
の回路図において、書き込み回路は、書込・読出回路４
０５と制御回路４０４とを含む書き込み動作に関与する
回路全体を指すが、その一部分である書込・読出回路４
０５だけを指す場合もある。また、読み出し回路に関し
ても同様であり、読み出し回路とは、読み出し動作に関
与する回路全体を指すが、その一部分だけを取り出して
読み出し回路と呼ぶ場合もある。いずれを指すか明確で
はない場合には、動作全体に関与する広い意味での書き
込み回路および読み出し回路を指すものとする。

【００５５】本実施の形態の不揮発性メモリは、各メモ
リセルがメモリトランジスタＭＴｒ及び選択トランジス
タＳＴｒによって構成される。メモリトランジスタＭＴ
ｒはフローティングゲートを有するメモリトランジスタ
（実施例３参照）であり、選択トランジスタＳＴｒは通
常のトランジスタである。なお、メモリトランジスタＭ
Ｔｒとしては、クラスタ層を有するメモリトランジス
タ、ＭＮＯＳ構造またはＭＯＮＯＳ構造のメモリトラン
ジスタのような電荷蓄積領域が空間的に離散的であるよ
うなメモリ素子を用いることもできる（実施例３）。各
メモリセルが１ビットのデータを記憶する場合には、本
実施の形態の不揮発性メモリはｍ×ｎビットの記憶容量
を有することになる。

【００５６】図４において、メモリセル（ｉ，ｊ）（１
≦ｉ≦ｍ、１≦ｊ≦ｎ）は、選択線ＳＬｉ、ワード線Ｗ
Ｌｊ、ビット線ＢＬｊ及び共通ソース線ＳＣと接続され
ている。具体的には、メモリトランジスタＭＴｒのコン
トロールゲート電極にワード線ＷＬｊが、ソース電極に
共通ソース線ＳＣが接続されており、また、選択トラン
ジスタＳＴｒのゲート電極に選択線ＳＬｉが、ドレイン
電極にビット線ＢＬｉが接続されている。また、メモリ
セル（ｉ，ｊ）を構成するメモリトランジスタＭＴｒと
選択トランジスタＳＴｒとは直列に接続されている。選
択線ＳＬ１〜ＳＬｍはＹアドレスでコーダ４０３に、ま
た、ワード線ＷＬｊとビット線ＢＬｊは制御回路４０４
（ｊ）（１≦ｊ≦ｎ）に接続されている。また制御回路
４０４（１）〜４０４（ｎ）はＸアドレスデコーダ４０
２、及び読み出し・書き込み回路４０５に接続されてい
る。

【００５７】次に、制御回路４０４（１）〜（ｎ）につ
いて説明する。ｎ個の制御回路は全て同じであるため、
以下、一つを代表して制御回路４０４と書く。図５に
は、制御回路４０４の回路図の一例が示されており、制
御回路４０４はオペアンプ５０１、定電流源５０２及び
複数のスイッチトランジスタ５０３〜５１０によって構
成されている。オペアンプ５０１は、入力の一方が電圧
Ｖinと接続されており、他方が定電流源５０２、及びス
イッチトランジスタ５０６と５０８を介してビット線Ｂ
Ｌと接続されている。また、ワード線ＷＬは、スイッチ
トランジスタ５０５と５０７を介してオペアンプ５０１
の出力、スイッチトランジスタ５０３と５１０を介して
消去電圧Ｖerase、およびスイッチトランジスタ５０
４、５０９を介して読み出し電位Ｖout、と接続されて
いる。

【００５８】また、スイッチトランジスタ５０３および
５０４〜５０６はＸアドレスデコーダの出力信号Ｖxdec
(b)およびVxdec(a)にそれぞれ接続されており、スイッ
チトランジスタ５０７、５０８は書込・読出信号Ｓw/r
に、スイッチトランジスタ５０９は読み出し信号Ｓread
に、またスイッチトランジスタ５１０は消去信号Ｓeras
eに接続されている。さらに、Ｘアドレスデコーダの出
力信号Ｖxdec(a)と書込・読出信号Ｓw/rが、オペアンプ
５０１に接続されている。

【００５９】オペアンプ５０１と定電流源５０２として
は、例えば図６及び図７に示した回路図を用いることが
できる。図６（ａ）には、オペアンプ５０１の記号が書
かれており、端子Ａ、Ｂ、Ｃ、Ｄ、Ｅが定義されてい
る。図６（ｂ）には、オペアンプ５０１の回路図が示さ
れている。オペアンプ５０１は、２つのｐチャネル型ト
ランジスタ６０２、６０３と２つのｎチャネル型トラン
ジスタ６０４、６０５、および定電流源６０１によって
構成される差動増幅回路である。さらに、オペアンプの
スイッチとして、ｎチャネル型のスイッチトランジスタ
６０６、６０７が定電流源に直列に接続されている。ま
た、図６（ｃ）には、定電流源６０１として、負荷抵抗
６１０と２つのｎチャネル型トランジスタ６０８、６０
９からなるカレントミラー型の定電流源が示されてい
る。また図７には、図５における定電流源５０２の回路
図として、負荷抵抗７０３と２つのｐチャネル型トラン
ジスタ７０１、７０２からなるカレントミラー型の定電
流源が示されている。もちろん、オペアンプ５０１と定
電流源５０２として、他の公知の回路を用いてもよい。

【００６０】次に、本実施の形態の不揮発性メモリの動
作方法について述べる。ここでは、メモリセル（１，
１）への書き込みおよび読み出しと、一列目のメモリセ
ル（１，１）〜（１，ｍ）の一括消去について説明す
る。もちろん、他のメモリセルに対しても同様の動作を
行うことができる。なお、本実施の形態では、各メモリ
トランジスタは２値のデータを記憶し、また書き込み時
にはベリファイ動作を行わない場合について述べる。

【００６１】まず、各動作が行われる前に、一列目のメ
モリセルがＸアドレスデコーダによって選択される。具
体的には、Ｘアドレスデコーダの出力信号によって、制
御回路４０４（１）を構成するスイッチトランジスタ５
０３〜５０６がオンとなると共に、制御回路４０４
（２）〜４０４（ｎ）を構成するスイッチトランジスタ
５０３〜５０６は全てオフとなる。また、制御回路４０
４（１）が選択されると同時に、消去信号Ｓerase、書
込・読出信号Ｓw/r、及び読み出し信号Ｓreadによって
制御回路４０４（１）の動作モードが選択される。

【００６２】書き込み動作では、消去信号Ｓeraseと読
み出し信号Ｓreadに接続されるスチッチトランジスタ５
０９、５１０は全てオフとなる。以下、信号線に接続さ
れる全てのスイッチトランジスタがオフとなる信号をオ
フの信号、信号線に接続される全てのスイッチトランジ
スタがオンとなる信号をオンの信号、と呼ぶ。つまり、
消去信号Ｓeraseと読み出し信号Ｓreadにはオフの信号
が入力される。一方、書込・読出信号Ｓw/rにはオンの
信号が入力される。その結果、メモリセル（１，１）へ
の書き込み動作に関与する回路構成は、図８のように表
すことができる。図８において、ＶWLはワード線の電
位、ＶBLはビット線の電位、Ｖscは共通ソース線の電
位、Ｖselは選択線の電位、Ｖpgmは書き込み電位、Ｉは
定電流源が供給する電流である。図８に示した回路図
は、選択トランジスタＳＴｒを除いて図１に示した回路
図と一致し、その動作原理については既に説明を行った
通りである。

【００６３】書き込み時の動作電圧としては、例えば、
Ｖsel＝１０Ｖ、Ｖsc＝ＧＮＤ、Ｖpgm＝６Ｖ、Ｉ＝１０
ｍＡとすればよい。この場合のメモリトランジスタの動
作点を図９に示す。曲線９０１および９０２はそれぞれ
メモリトランジスタＭＴｒおよび選択トランジスタＳＴ
ｒのＶｄ−Ｉｄ曲線を表し、メモリトランジスタＭＴｒ
の動作点は２本の曲線の交点Ｐで表される。ここでは、
選択トランジスタＳＴｒのコンダクタンスをメモリトラ
ンジスタＭＴｒのコンダクタンスよりも十分大きく設定
した。書き込み時の動作電圧は、このように、書き込み
電圧Ｖpgmを弱いインパクトイオン化が起こる程度の大
きさとし、また、メモリトランジスタの動作点が線形領
域に近い飽和領域となるように設定することが好まし
い。

【００６４】上述した書き込み方法によって、メモリセ
ル（１，１）への、電荷注入速度が一定の書き込み動作
が可能となる。本実施の形態において、メモリトランジ
スタは１ビット（“０”または“１”の２値）の情報を
記憶するものとし、“０”を書き込む場合には何もせ
ず、“１”を書き込む場合には時間ｔwだけ上述した書
き込み動作を行う。なお、書き込み動作はしきい値電圧
Ｖthの良く揃った状態に対して行われるものとする。ま
た、時間ｔwは、“１”の状態を得るのに必要な書き込
み時間であり、あらかじめ調べられている。本実施の形
態では、このようにベリファイ動作を行わず時間ｔwの
書き込み動作を行うだけであるため、書き込み時間は従
来のベリファイ書き込みと比較して大幅に短縮すること
ができる。もちろん、このような書き込み動作が可能と
なるのは、本発明における書き込み方法によって、高精
度かつ分布幅の小さいしきい値分布が得られるためであ
る。

【００６５】なお、書き込みを行わないメモリセル
（２，１）〜（ｍ，１）においては、選択線の電位Ｖse
lを０Ｖとして、選択トランジスタをオフとする。さら
に、書き込み時のワード線の電位ＶWLが、メモリセル
（２，１）〜（ｍ，１）においてトンネル電流による誤
書き込みが行われない程度であるように書き込み時の動
作電圧を設定する必要がある。また、一列目以外のメモ
リセルに関しては、制御回路４０４（２）〜４０４
（ｎ）が非選択の状態であり、ビット線とワード線がい
ずれも浮遊状態となっているために誤動作の問題はな
い。

【００６６】次に、読み出し動作について述べる。読み
出し動作では、消去信号Ｓeraseにはオフの信号が入力
され、書込・読出信号Ｓw/rと読み出し信号Ｓreadには
オンの信号が入力される。その結果、メモリセル（１，
１）への読み出し動作に関与する回路構成は、図１０の
ように表すことができる。図１０において、ＶWLはワー
ド線の電位、ＶBLはビット線の電位、Ｖscは共通ソース
線の電位、Ｖselは選択線の電位、Ｖoutは出力される読
み出し電位である。またオペアンプ１００１には電位Ｖ
readが入力され、定電流源１００２からは定電流Ｉが供
給される。図１０に示した回路図は、選択トランジスタ
ＳＴｒと読み出し電位Ｖoutの出力部分を除いて、図１
に示した回路図と一致し、その動作原理については既に
説明を行った通りである。

【００６７】読み出し時の動作電圧としては、例えば、
Ｖsel＝３Ｖ、Ｖsc＝ＧＮＤ、Ｖread＝１Ｖ、Ｉ＝１ｍ
Ａとすればよい。この場合のメモリトランジスタの動作
点を図１１に示す。曲線１１０１および１１０２はそれ
ぞれメモリトランジスタＭＴｒおよび選択トランジスタ
ＳＴｒのＶｄ−Ｉｄ曲線を表し、メモリトランジスタＭ
Ｔｒの動作点は２つの曲線の交点Ｐで表される。なお、
選択トランジスタＳＴｒのコンダクタンスはメモリトラ
ンジスタＭＴｒのコンダクタンスよりも十分大きく設定
してある。読み出し時の動作電圧としては、インパクト
イオン化によってホットエレクトロンが発生しない条件
とする必要がある。そのためには、図１１に示すよう
に、Ｖreadを低く設定するとよい。

【００６８】そして、この動作電圧のもとで読み出し電
位Ｖoutを読み出すことによって、メモリセルに格納さ
れているデータを読み出すことができる。この読み出し
動作では、メモリトランジスタＭＴｒのしきい値電圧が
ΔＶthだけ増加すると、制御回路４０４（１）の負帰還
の特性によってメモリトランジスタＭＴｒのコントロー
ルゲート電圧、つまり読み出し電位ＶoutもΔＶthだけ
増加することを利用する。

【００６９】なお、読み出しを行わないメモリセル
（２，１）〜（ｍ，１）においては、選択線の電位Ｖse
lを０Ｖとして、選択トランジスタをオフとする。その
結果、読み出し電位Ｖoutはメモリセル（１，１）のみ
で決まり、誤読み出しの心配は無い。また、動作電圧が
低いために誤書き込みの問題も無い。一列目以外のメモ
リセルについても、制御回路４０４（２）〜４０４
（ｎ）が非選択の状態であり、ビット線とワード線がい
ずれも浮遊状態となっているために誤動作の問題はな
い。

【００７０】なお、本実施の形態では、読み出し方法と
してワード線電位を読み出す方法を採用したが、ビット
線電位を読み出す方法を用いることも可能である。

【００７１】最後に、消去動作について述べる。消去動
作時には、消去信号Ｓeraseにはオンの信号が入力さ
れ、書込・読出信号Ｓw/rと読み出し信号Ｓreadにはオ
フの信号が入力される。その結果、メモリセル（１，
１）〜（ｍ，１）への消去動作に関与する回路構成は、
図１２のように表される。図１２において、ＶWLはワー
ド線の電位、Ｖscは共通ソース線の電位、Ｖsel（１）
〜Ｖsel（ｍ）は選択線の電位である。図１２に示すよ
うに、消去動作においてはオペアンプおよび定電流源は
関与しない。

【００７２】消去時の動作電圧としては、例えば、ＶWL
＝−８Ｖ、全ての選択線の電位Ｖsel（１）〜Ｖsel
（ｍ）を０Ｖ、および基板電位（またはウェル電位）を
８Ｖとすればよい。その結果、一列目のメモリセルを構
成するメモリトランジスタのコントロールゲート−基板
間には高い電位差が生じ、ＦＮトンネル電流によってフ
ローティングゲートに蓄積されていた電荷が基板へ引き
抜かれる。なお、選択トランジスタはオフであり、メモ
リトランジスタのドレイン領域は浮遊状態となってい
る。また、一列目以外のメモリセルについては、制御回
路４０４（２）〜４０４（ｎ）が非選択の状態であり、
ワード線が浮遊状態となっているために誤消去の問題は
ない。なお、基板電位を８Ｖとするかわりに、メモリト
ランジスタのソース領域とフローティングゲートとの間
に一部重なる領域（オーバーラップ領域）を設けて、共
通ソース電位Ｖscを８Ｖとすることも可能である。

【００７３】ベリファイを行わない書き込み動作後の分
布幅を小さくするには、当然、書き込みを行う前しきい
値電圧の分布幅が小さいことが必要である。しかしなが
ら、上述した消去動作では、通常狭い分布幅を実現する
ことは困難である。そこで、本実施の形態においては、
ＦＮトンネルによる消去動作の後に、新たに消去状態へ
のベリファイ書き込みを行うこととする。この消去状態
のしきい値電圧としては、消去後の分布のよりもわずか
に高い値とすることが好ましい。なお、消去状態へのベ
リファイ書き込みには、公知の回路構造と公知の動作方
法を用いると良い。

【００７４】以上のようにして、本発明の不揮発性メモ
リの書き込み動作、読み出し動作および消去動作が行わ
れる。本実施の形態で説明した動作電圧をまとめると、
表１のようになる。なお、表１には、消去方法としてソ
ース領域へ電荷を引き抜く場合の動作電圧が書かれてい
る。

【００７５】

【表１】

【００７６】本実施の形態では、２値の不揮発性メモリ
について述べた。しかしながら、本発明は２値の不揮発
性メモリに限られるわけではない。むしろ、本発明の不
揮発性メモリの特徴は高精度のしきい値制御性にあるか
ら、しきい値分布のマージンが少ない多値の不揮発性メ
モリにおいて特にその効果を発揮する。本発明を多値の
不揮発性メモリに応用することにより、従来の比較して
書き込み時間を短縮することができ、また、高い多値度
を実現することが可能となる。本発明を多値のメモリに
応用した例については実施例１を参照することができ
る。なお、本明細書では、一つのメモリセルが記憶でき
る状態数を多値度と呼ぶ。

【００７７】また、本実施の形態ではベリファイ動作を
用いない書き込み方法について述べたが、もちろん、ベ
リファイ動作を用いた書き込み方法を行っても良い。そ
の場合には、書き込み動作をベリファイ動作を行わない
第１の書き込み動作とベリファイ動作を行う第２の書き
込み動作によって構成するとよい。具体的には、まず第
１の書き込み動作では、高精度のしきい値制御特性を活
かして、最終的なしきい値電圧よりもわずかに低い状態
への書き込みを行い、次に残ったしきい値電圧の不足分
についてベリファイ書き込みを行うことが好ましい。そ
の結果、従来のベリファイ書き込みと比較して、ベリフ
ァイ動作の回数を少なくすることができ、ベリファイ書
き込みの時間を短縮することが可能となる。なお、ベリ
ファイ書き込みとしては、公知の回路構造と公知の動作
方法を用いると良い。

【００７８】また、本実施の形態ではメモリセル（１，
１）への書き込みと読み出し及び一列目のメモリセル
（１，１）〜（ｍ，１）の一括消去の方法を述べたが、
これらの動作を複数列に渡って同時に行うことも可能で
ある。特に、制御回路４０４（１）〜４０４（ｎ）を全
て選択することによって、一行目のメモリセル（１，
１）〜（１，ｎ）への同時書き込みと同時読み出し、及
び全てのメモリセルの一括消去を行うことが可能であ
る。もちろん、書き込み・読み出し回路４０５として
は、ｎビットのデータを並列に扱うことのできる回路が
必要となる。また、各動作において同時に流れる電流量
の合計が、回路の電流駆動能力を越えないことが必要で
ある。

【００７９】なお、本発明における書き込み方法は、負
帰還を利用するために、動作電圧が安定するまでに時間
がかかる場合が有る。このため、必要に応じて、制御回
路にディスチャージ回路やプリチャージ回路を設け、動
作電圧が安定するまでの時間を短縮することが好まし
い。

【００８０】（実施例１）本実施例では、本発明の不揮
発性メモリを多値に応用した例について説明する。本発
明の不揮発性メモリは、しきい値電圧の制御性に優れた
書き込み動作を特徴としており、しきい値分布のマージ
ンが少ない多値の不揮発性メモリにおいて、特にその効
果を発揮する。本発明を応用した多値の不揮発性メモリ
は、従来と比較して書き込み時間を短縮することがで
き、また、高い多値度を実現することができる。

【００８１】多値の不揮発性メモリは、３つ以上の状態
を記憶することのできるメモリ素子によって構成され
る。例えば、メモリ素子のしきい値電圧を３つ以上の状
態に区別する方法や、複数の箇所に電荷を蓄積すること
のできるメモリ素子を用いる方法等がある。本実施例で
は、メモリ素子のしきい値電圧を４つの状態に区別し
て、“０”（消去状態），“１”，“２”，“３”の４
状態を記憶する４値の不揮発性メモリについて説明す
る。図１３には、４つの状態を表すしきい値電圧の分布
が示されている。図１３において、Ｖth0，Ｖth1，Ｖth
2，Ｖth3はそれぞれ、状態“０”，“１”，“２”，
“３”のしきい値分布の中心の値である。

【００８２】図１４には、本発明の書き込み方法を用い
た場合のメモリ素子のしきい値電圧と書き込み時間の関
係が示されている。図１４において、時間ｔw1、ｔw2、
ｔw3はそれぞれ、消去状態“０”から、“１”，
“２”，“３”への書き込み時間を表す。しきい値電圧
と書き込み時間は線形の関係にあるから、４状態のしき
い値電圧の間隔が等しい場合には、ｔw1、ｔw2、ｔw3の
比は、ｔw1：ｔw2：ｔw3＝１：２：３となる。このよう
に、本発明の書き込み方法では、書き込み時間を制御す
ることによって、容易にかつ高精度にそれぞれの状態へ
の書き込みを行うことができる。より一般的には、一度
の書き込み動作によって書き込みを行う場合、必要な書
き込み時間の比は各状態のしきい値電圧の間隔の比と一
致させればよい。

【００８３】以下に、本発明の４値の不揮発性メモリの
回路構成と動作方法について説明する。簡単のため、４
値の状態を表すしきい値分布は図１３に示したものと
し、各状態のしきい値電圧の間隔は等しいとする。

【００８４】多値の不揮発性メモリの回路構成は、基本
的には２値の不揮発性メモリと同じとすればよく、メモ
リセルアレイ、アドレスデコーダおよび制御回路等は、
図４〜図７に示した回路図と同じものを用いることがで
きる。多値の回路構成が２値の場合と異なるのは、主に
読み出し回路と書き込み回路である。４値の不揮発性メ
モリでは、読み出し回路は４つの状態を区別して２ビッ
トデータとして読み出し、書き込み回路は２ビットのデ
ータに基づいて４つの状態への書き込みを行う必要があ
る。従って、読み出し回路および書き込み回路は、多値
度の異なる不揮発性メモリ（２値を含む）毎に異なった
ものとなる。

【００８５】書き込み方法として、ベリファイ動作を行
わない一回の書き込み動作を考える。この場合には、入
力される２ビットのデータに基づいて、書き込み時間が
０、ｔw1、ｔw2またはｔw3であるような書き込み動作を
行えばよい。書き込み動作は実施の形態で説明した方法
と同様とすればよく、書込・読出信号には幅が０、ｔw
1、ｔw2またはｔw3のオンのパルス信号を入力すればよ
い。もちろん、動作電圧は書き込み時間等によって決ま
る最適な値を用いることが望ましい。本発明における書
き込み方法は、電荷注入速度が一定であるため、４状態
への書き込み時間の比が０：１：２：３となる簡単な時
間制御によって書き込みを行うことができる。

【００８６】読み出し方法としては、まず、２値のメモ
リと同様にして制御回路から読み出し電位Ｖoutを読み
出す。読み出し回路では、読み出されたＶoutの値によ
って、状態“０”、“１”、“２”、“３”を判断し、
２ビットのデータへの変換を行えばよい。読み出し回路
には、従来の多値の不揮発性メモリに用いられる公知の
読み出し回路を用いることができる。

【００８７】消去方法は、メモリ素子の状態に関わらず
“０”（消去状態）への消去を行えば良いので、２値の
メモリと同様、ＦＮトンネル電流による消去動作を行え
ばよい。なお、書き込みにおいてベリファイ動作を行わ
ない場合には、書き込み前のしきい値電圧を揃える必要
があるため、実施の形態において説明を行ったのと同様
に、ＦＮトンネル消去後に、消去状態“０”へのベリフ
ァイ書き込みを行うことが好ましい。消去状態“０”へ
のベリファイ書き込みには、公知の回路構成と公知の動
作方法を用いると良い。

【００８８】書き込み動作の例をもう少し詳しく説明す
る。図１５は書き込み回路図の一例を示したものであ
る。書き込み回路１５０１は、ラッチ１５０２、パルス
発生回路１５０３等によって構成される。書き込み回路
１５０１に２ビットの書き込みデータが入力されると、
ラッチ１５０２に保持されると共に、パルス発生回路１
５０３によって複数の信号が形成される。これらの信号
は、ラッチ１５０２に保持されたデータに従って適切に
選択され、書き込みパルス信号Ｓwと書き込み終了信号
Ｓwfとして出力される。

【００８９】図１６には、書き込みパルス信号Ｓwと書
き込み終了信号Ｓwfのタイミングチャートが示されてい
る。図１６に示すように、書き込みパルス信号Ｓwは、
入力されたデータに基づいてそれぞれ異なるパルス幅を
有し、書き込み終了信号Ｓwfは、書き込みパルスが立ち
下がった後に立ち上がって書き込み終了を伝える。具体
的には、状態“０”、“１”、“２”、“３”に対応す
るデータが入力された場合には、書き込み信号Ｓwは、
それぞれ０、ｔw1、ｔw2、ｔw3のパルス幅を有する。

【００９０】出力された書き込みパルス信号Ｓwは、オ
ペアンプの入力端子と、Ｖpgm及びＧＮＤとの接続を切
り替えるスイッチトランジスタへ接続される。書き込み
パルス信号Ｓwがオンの場合にＶpgmがオペアンプの入力
端子に接続され、オフの場合にＧＮＤがオペアンプの入
力端子に接続される。

【００９１】上述したパルス発生回路１５０３では、例
えば、シフトレジスタによってｔw1，ｔw2およびｔw3だ
け時間をずらした３つの立ち上がり信号を作成し、もと
の信号とのイクスクルーシブオア（ＸＯＲ）を取ること
によって幅の異なるパルスを作成することができる。そ
して、書き込みパルス信号Ｓwは幅の異なるパルス信号
から、また書き込み終了信号Ｓwfは時間をずらした立ち
上がり信号から、入力データに基づいて選択すればよ
い。

【００９２】以上のようにして、本発明の不揮発性メモ
リの書き込み動作、読み出し動作および消去動作が行わ
れる。

【００９３】本実施例では、多値メモリを代表して４値
の場合について説明を行ったが、８値、１６値、或はそ
れ以上の多値メモリに対しても本実施例と全く同様に本
発明を応用することが可能である。また、本実施例で
は、多値の状態を表すしきい値分布の間隔が均等である
場合について述べたが、多値の状態を表すしきい値分布
の間隔が均等でない場合においても書き込みパルス幅を
変えるだけで全く同様な動作を行うことが可能である。

【００９４】本発明における書き込み動作は、従来と比
較して書き込み後のしきい値電圧の分布幅が小さく、分
布の制御性に優れるため、多値の不揮発性メモリにおい
ても、ベリファイ動作を行わない一度の書き込み動作に
よって書き込みを行うことが可能となりうる。また、ベ
リファイ動作を行う場合であっても、まず書き込み後の
状態よりわずかにしきい値電圧が低い状態への書き込み
（第1の書き込み）を行い、次いでベリファイ書き込み
（第２の書き込み）を行うことによって、書き込みの時
間を大幅に短縮することが可能となる。なお、ベリファ
イ書き込みは、書き込み終了信号Ｓwfの立ち上がりを確
認して始めれば良い。ベリファイ書き込み回路は図示し
ないが、公知の回路構造と公知の動作方法を用いればよ
い。

【００９５】また、上述した多値メモリの動作方法は、
複数列にわたって同時に行うことも可能である。その場
合には、図１７に示すような書き込み回路図を用いるこ
とができる。図１７において、ラッチ１７０２は各列毎
に設けられており、ラッチ１７０２に保持されたデータ
に従って、共通のパルス発生回路１７０１から適切な書
き込みパルス信号を選択する構成となっている。書き込
み終了信号Ｓwfとしては、例えば書き込み時間ｔw3の後
に立ち上がる信号を用いると良い。このように書き込み
動作、読み出し動作および消去動作の並列化を行うこと
によって、動作の高速化を図ることができる。

【００９６】なお、しきい値電圧を高精度に制御する方
法としては、上述したような時間による制御方法が好ま
しいが、より一般的には、書き込み電圧Ｖpgmと書き込
み時間を自由に設定して、多値のそれぞれの状態への書
き込み動作を行えばよい。

【００９７】（実施例２）本実施例では、実施の形態で
説明を行った不揮発性メモリの回路構成とは異なる例に
ついて述べる。図１８には、ｍ行ｎ列（ｍ、ｎはそれぞ
れ１以上の整数）のメモリセルアレイを有する本実施例
の不揮発性メモリの回路図を示す。図１８に示した不揮
発性メモリは、メモリセルアレイ１８０１、Ｘアドレス
デコーダ１８０２、Ｙアドレスデコーダ１８０３、制御
回路１８０４（１）〜１８０４（ｎ）、読み出し・書き
込み回路１８０５、および他の周辺回路（図示せず）に
よって構成される。他の周辺回路には、アドレスバッフ
ァ回路、電源発生回路、昇圧回路、電源制御回路、その
他の制御回路、等が含まれ、必要に応じて設けられる。

【００９８】各メモリセルは、メモリトランジスタＭＴ
ｒ及び選択トランジスタＳＴｒによって構成される。メ
モリトランジスタＭＴｒはフローティングゲートを有す
るトランジスタであり、選択トランジスタＳＴｒは通常
のトランジスタである。なお、メモリトランジスタＭＴ
ｒとしては、クラスタ層を有するメモリトランジスタ、
ＭＮＯＳ構造またはＭＯＮＯＳ構造のメモリトランジス
タを用いてもよい（実施例３参照）。

【００９９】図１８において、メモリセル（ｉ，ｊ）
（１≦ｉ≦ｍ、１≦ｊ≦ｎ）は、選択線ＳＬｉ、ワード
線ＷＬｊ、ビット線ＢＬｊ及び共通ソース線ＳＣと接続
されている。具体的には、メモリトランジスタＭＴｒの
コントロールゲート電極に選択トランジスタＳＴｒのソ
ース・ドレイン電極の一方が、ソース電極に共通ソース
線ＳＣが、ドレイン電極にビット線ＢＬｉが接続されて
おり、また、選択トランジスタＳＴｒのソース・ドレイ
ン電極の残る一方にワード線ＷＬｊが、ゲート電極に選
択線ＳＬｉが接続されている。選択線ＳＬ１〜ＳＬｍは
Ｙアドレスでコーダ１７０３に、ワード線ＷＬｊとビッ
ト線ＢＬｊは制御回路１８０４（ｊ）（１≦ｊ≦ｎ）に
接続されている。また制御回路１８０４（１）〜１８０
４（ｎ）はＸアドレスでコーダ１８０２および読み出し
・書き込み回路１８０５に接続されている。

【０１００】次に、制御回路１８０４（１）〜（ｎ）に
ついて説明する。ｎ個の制御回路は全て同じであるた
め、以下、一つを代表して制御回路１８０４と書く。図
１９には、制御回路１８０４の回路図の一例が示されて
おり、制御回路１８０４はオペアンプ１９０１、定電流
源１９０２及び複数のスイッチトランジスタ１９０３〜
１９１１によって構成されている。制御回路１８０４を
構成するオペアンプ１９０１、定電流源１９０２及び複
数のスイッチトランジスタ１９０３〜１９１０について
は、図５に示した制御回路と全く同様であるため説明を
省略する。また、オペアンプ１９０１および定電流源１
９０２の回路図としては、例えば、図６及び図７に示し
た回路図を用いることができる。もちろん、他の公知の
回路を用いることもできる。制御回路１８０４が図５に
示した制御回路と異なる点はディスチャージ回路を有す
る点にある。つまり、ワード線ＷＬはスイッチトランジ
スタ１９１１を介してＧＮＤと接続されている。スイッ
チトランジスタ１９１１のゲート電極はディスチャージ
信号Ｓdcと接続されている。

【０１０１】次に、本実施例の不揮発性メモリの動作方
法について述べる。ここでは、メモリセル（１，１）へ
の書き込みおよび読み出しと、一列目のメモリセル
（１，１）〜（１，ｍ）の一括消去について説明する。
もちろん、他のメモリセルに対しても同様の動作を行う
ことができる。なお、本実施例では、各メモリトランジ
スタは２値のデータを記憶し、また書き込み時にはベリ
ファイ動作を行わない場合について述べる。

【０１０２】まず、各動作が行われる前に、一列目のメ
モリセルがＸアドレスデコーダによって選択される。具
体的には、Ｘアドレスデコーダの出力信号によって、制
御回路１８０４（１）を構成するスイッチトランジスタ
１９０３〜１９０６がオンとなると共に、制御回路１８
０４（２）〜１８０４（ｎ）を構成するスイッチトラン
ジスタ１９０３〜１９０６は全てオフとなる。また、制
御回路１８０４（１）が選択されると同時に、消去信号
Ｓerase、書込・読出信号Ｓw/r、及び読み出し信号Ｓre
adによって制御回路１８０４（１）の動作モードが選択
される。

【０１０３】本実施例のメモリセルの回路の特徴は、メ
モリトランジスタＭＴｒのコントロールゲート電極とワ
ード線ＷＬとの間に選択トランジスタが接続されている
点にある。以下に述べるように、書き込みおよび読み出
し動作では、動作を行わない行を構成する選択トランジ
スタはオフの状態とするため、メモリトランジスタＭＴ
ｒのコントロールゲート電極は浮遊状態となる。本実施
例の駆動方法では、これらのメモリセルにおいて誤動作
が起こらないようにするために、書き込みおよび読み出
し動作において選択トランジスタをオフとする前に、全
てのメモリトランジスタＭＴｒのコントロールゲート電
極を、ディスチャージ回路を用いてＧＮＤに落とすこと
にする。

【０１０４】まず、書き込み動作では、消去信号Ｓeras
e、読み出し信号Ｓreadにはオフの信号が入力され、書
込・読出信号Ｓw/rにはオンの信号が入力される。その
結果、メモリセル（１，１）への書き込み動作に関与す
る回路構成は、図２０のように表される。図２０におい
て、ＶWLはワード線の電位、ＶBLはビット線の電位、Ｖ
scは共通ソース線の電位、Ｖselは選択線の電位、Ｖpgm
は書き込み電位、Ｉは定電流源が供給する電流、Ｓdcは
ディスチャージ信号である。図２０に示した回路図は、
選択トランジスタＳＴｒとディスチャージ回路を除いて
図１に示した回路図と一致し、その動作原理については
既に説明を行ったので省略する。

【０１０５】書き込み時の動作電圧としては、例えば、
Ｓdc＝０Ｖ、Ｖsel＝１２Ｖ、Ｖsc＝ＧＮＤ、Ｖpgm＝６
Ｖ、Ｉ＝１０ｍＡとすればよい。この場合のメモリトラ
ンジスタの動作点は、実施の形態で示した例（図９参
照）とほぼ同様であると考えて良い。書き込み時の動作
電圧は、書き込み電圧Ｖpgmを弱いインパクトイオン化
が起こる程度の大きさとし、また、メモリトランジスタ
の動作点が線形領域に近い飽和領域となるように設定す
ることが好ましい。

【０１０６】本実施例において、メモリトランジスタは
１ビット（“０”または“１”の２値）の情報を記憶す
るものとし、“０”を書き込む場合には何もせず、
“１”を書き込む場合にはあらかじめ調べられた時間ｔ
wだけ上述した書き込み動作を行う。なお、書き込み動
作はしきい値電圧Ｖthが正であり、かつ良く揃った状態
に対して行われるものとする。

【０１０７】本実施例では、このようにベリファイ動作
を行わず時間ｔwの書き込み動作を行うため、従来のベ
リファイ書き込みと比較して書き込み時間を大幅に短縮
することができる。もちろん、このような書き込み動作
が可能となるのは、本発明における書き込み方法によっ
て、高精度かつ分布幅の小さいしきい値分布が得られる
ためである。

【０１０８】書き込み動作を時間ｔwだけ行った後に
は、次のように書き込み動作を終了する。まず、制御回
路において、書込・読出信号Ｓw/rにオフの信号を入力
すると共に、ディスチャージ信号Ｓdcにオンの信号を入
力し、全てのワード線ＷＬの電位をＧＮＤに落とす。同
時に全ての選択線ＳＬの電位Ｖselを３Ｖとして、全て
のメモリトランジスタのコントロールゲート電極をＧＮ
Ｄに落とした後、全ての選択線ＳＬの電位Ｖselを０Ｖ
に落とす。同時にディスチャージ信号Ｓdcにオフの信号
を入力する。

【０１０９】なお、書き込み動作において、書き込みを
行わないメモリセル（２，１）〜（ｍ，１）は、選択線
の電位Ｖselを０Ｖとして、選択トランジスタをオフと
する。この場合、メモリセル（２，１）〜（ｍ，１）を
構成するメモリトランジスタのコントロールゲート電極
は浮遊状態となるが、上述したようにコントロールゲー
トの電位は０Ｖとなっており、また、メモリトランジス
タのしきい値電圧Ｖthは正に揃えられているために、メ
モリトランジスタはオフとなり誤動作の心配はない。ま
た、一列目以外のメモリセルに関しては、制御回路１８
０４（２）〜１８０４（ｎ）が非選択の状態であり、ビ
ット線とワード線がいずれも浮遊状態となっているため
に誤動作の問題はない。

【０１１０】次に、読み出し動作について述べる。読み
出し動作では、消去信号Ｓeraseにはオフの信号が入力
され、書込・読出信号Ｓw/rと読み出し信号Ｓreadには
オンの信号が入力される。その結果、メモリセル（１，
１）への読み出し動作に関与する回路構成は、図２１の
ように表すことができる。図２１において、ＶWLはワー
ド線の電位、ＶBLはビット線の電位、Ｖscは共通ソース
線の電位、Ｖselは選択線の電位、Ｖoutは出力される読
み出し電位、Ｓdcはディスチャージ信号である。またオ
ペアンプ２１０１には電位Ｖreadが入力され、定電流源
２1０２からは定電流Ｉが供給される。図２１に示した
回路図は、選択トランジスタＳＴｒ、ディスチャージ回
路及び読み出し電位Ｖoutの出力部分を除いて、図１に
示した回路図と一致し、その動作原理については既に説
明を行った通りである。

【０１１１】読み出し時の動作電圧としては、例えば、
Ｓdc＝０Ｖ、Ｖsel＝５Ｖ、Ｖsc＝ＧＮＤ、Ｖread＝１
Ｖ、Ｉ＝１ｍＡとすればよい。この場合のメモリトラン
ジスタの動作点は、実施の形態で示した例（図１１参
照）とほぼ同様であると考えて良い。読み出し時の動作
電圧としては、インパクトイオン化によってホットエレ
クトロンが発生しない条件とする必要がある。そのため
には、Ｖreadを低く設定するとよい。

【０１１２】そして、この動作電圧のもとで読み出し電
位Ｖoutを読み出すことによって、メモリセルに格納さ
れているデータを読み出すことができる。この読み出し
動作では、メモリトランジスタのしきい値電圧がΔＶth
だけ増加すると、制御回路１８０４（１）の負帰還の特
性によってメモリトランジスタのコントロールゲート電
圧、つまり読み出し電位ＶoutもΔＶthだけ増加するこ
とを利用する。

【０１１３】読み出し動作を行った後も、ディスチャー
ジ動作によって全てのメモリトランジスタのコントロー
ルゲート電極をＧＮＤに落とす。まず、制御回路におい
て、書込・読出信号Ｓw/rにオフの信号を入力すると共
に、ディスチャージ信号Ｓdcにオンの信号を入力し、全
てのワード線ＷＬの電位をＧＮＤに落とす。同時に全て
の選択線ＳＬの電位Ｖselを３Ｖとして、全てのメモリ
トランジスタのコントロールゲート電極をＧＮＤに落と
した後、全ての選択線ＳＬの電位Ｖselを０Ｖに落と
す。同時にディスチャージ信号Ｓdcにオフの信号を入力
する。

【０１１４】なお、読み出しを行わないメモリセル
（２，１）〜（ｍ，１）においては、選択線の電位Ｖse
lを０Ｖとして、選択トランジスタをオフとする。その
結果、メモリセル（２，１）〜（ｍ，１）を構成するメ
モリトランジスタはオフとなり、読み出し電位Ｖoutは
メモリセル（１，１）のみで決まるため、誤読み出しの
心配は無い。また、動作電圧が低いために誤書き込みの
問題も無い。一列目以外のメモリセルについても、制御
回路１８０４（２）〜１８０４（ｎ）が非選択の状態で
あり、ビット線とワード線がいずれも浮遊状態となって
いるために誤動作の問題はない。

【０１１５】なお、本実施例では、読み出し方法として
ワード線電位を読み出す方法を採用したが、ビット線電
位を読み出す方法を用いることも可能である。

【０１１６】最後に、消去動作について述べる。消去動
作時には、消去信号Ｓeraseにはオンの信号が入力さ
れ、書込・読出信号Ｓw/rと読み出し信号Ｓreadにはオ
フの信号が入力される。また、ディスチャージ信号Ｓdc
にはオフの信号が入力される。その結果、メモリセル
（１，１）〜（ｍ，１）への消去動作に関与する回路構
成は、図２２のように表される。図２２において、ＶWL
はワード線の電位、Ｖscは共通ソース線の電位、Ｖsel
（１）〜Ｖsel（ｍ）は選択線の電位である。図２２に
示すように、消去動作においてはオペアンプおよび定電
流源は関与しない。

【０１１７】消去時の動作電圧としては、例えば、ＶWL
＝−８Ｖ、全ての選択線の電位Ｖsel（１）〜Ｖsel
（ｍ）を０Ｖ、および基板電位（またはウェル電位）を
８Ｖとすればよい。その結果、一列目のメモリセルを構
成する選択トランジスタはオンとなり、メモリトランジ
スタのコントロールゲート−基板間には１６Ｖ程度の高
い電位差が生じる。その結果、ＦＮトンネル電流によっ
てフローティングゲートに蓄積されていた電荷が基板へ
引き抜かれる。なお、ビット線は浮遊状態となってい
る。一列目以外のメモリセルについては、制御回路１８
０４（２）〜１８０４（ｎ）が非選択の状態であり、ワ
ード線が浮遊状態となっているために誤消去の問題はな
い。なお、基板電位を８Ｖとするかわりに、メモリトラ
ンジスタのソース領域とフローティングゲートとの間に
一部重なる領域（オーバーラップ領域）を設けて、共通
ソース電位Ｖscを８Ｖとすることも可能である。

【０１１８】ベリファイを行わない書き込み動作後の分
布幅を小さくするには、当然、書き込みを行う前しきい
値電圧の分布幅が小さいことが必要である。しかしなが
ら、上述した消去動作では、通常狭い分布幅を実現する
ことは困難である。そこで、本実施例においては、ＦＮ
トンネルによる消去動作の後に、新たに消去状態へのベ
リファイ書き込みを行うこととする。この消去状態のし
きい値電圧は、０Ｖ以上であり、消去後の分布のよりも
わずかに高い値とすることが好ましい。なお、消去状態
へのベリファイ書き込みには、公知の回路構造と公知の
動作方法を用いると良い。また、消去状態へのベリファ
イ書き込み後には、ディスチャージ動作によって、全て
のメモリセルのコントロールゲートの電位を０Ｖとす
る。

【０１１９】以上のようにして、本発明の不揮発性メモ
リの書き込み動作、読み出し動作および消去動作が行わ
れる。

【０１２０】本実施例では２値の不揮発性メモリについ
て述べたが、本発明の不揮発性メモリの特徴は高精度の
しきい値制御性にあるから、むしろ、しきい値分布のマ
ージンが少ない多値の不揮発性メモリにおいて特にその
効果を発揮する。本実施例を実施例１と組み合わせるこ
とによって、書き込み時間の短い、また、多値度の高い
不揮発性メモリを実現することが可能となる。

【０１２１】なお、本実施例ではベリファイ動作を用い
ない書き込み方法について述べたが、もちろん、ベリフ
ァイ書き込みを行っても良い。また、本実施例ではメモ
リセル（１，１）への書き込みと読み出し及び一列目の
メモリセル（１，１）〜（ｍ，１）の一括消去の方法を
述べたが、これらの動作を複数列に渡って同時に行うこ
とも可能である。これらの応用については、実施の形態
で説明を行った通りである。

【０１２２】なお、本実施例では、消去状態におけるメ
モリトランジスタのしきい値電圧を正としたが、本発明
はこの場合に限られるわけではない。消去状態における
メモリトランジスタのしきい値電圧が負の場合には、デ
ィスチャージ動作によって、コントロールゲートの電位
を消去状態のしきい値電圧より低くすることによって、
本実施例と全く同様に動作を行うことができる。この
他、メモリトランジスタをスプリットゲート構造とする
ことも有効である。

【０１２３】（実施例３）本発明は、活性領域とコント
ロールゲート電極の間に電荷蓄積領域を有する様々なメ
モリ素子に対して適用することが可能である。特に、電
化蓄積領域として半導体のクラスタ層、金属のクラスタ
層、あるいは窒化膜を設けたメモリ素子に対しても適用
することができる。これらのメモリ素子は、電荷を蓄積
する領域が空間的に離散的に設けられていることを特徴
とする

【０１２４】電荷を蓄積する領域として半導体または導
体のクラスタ層を用いるメモリ素子としては、例えば、
特開昭４９−２２３５６号公報に開示されている。その
代表的な断面構造を図２６（ａ）に示す。図２６（ａ）
に示したメモリ素子は、活性領域２６０１上に、第１の
絶縁膜２６０２と、クラスタ層２６０３と、第２の絶縁
膜２６０５と、コントロールゲート電極２６０６とが順
に積層されてなるメモリトランジスタである。クラスタ
層２６０３は、離散的な塊状の半導体または導体（クラ
スタと呼ぶ）によって構成される層であり、この離散的
なクラスタ２６０４が電荷の捕獲中心としての役割を果
たす。

【０１２５】また、電荷を蓄積する領域として窒化膜等
を用いるメモリ素子としては、ＭＮＯＳ（Metal-Nitrid
e-Oxide-Semiconductor）、ＭＯＮＯＳ（Metal-Oxide-N
itride-Oxide-Semiconductor）等が知られている。ＭＮ
ＯＳ及びＭＯＮＯＳの代表的な断面構造を図２６（ｂ）
及び（ｃ）にそれぞれ示す。図２６（ｂ）示したメモリ
素子は、活性領域上２６０７に、酸化膜２６０８、窒化
膜２６０９、コントロールゲート電極２６１０が積層さ
れてなる。また、図２６（ｃ）示したメモリ素子は、活
性領域２６１１上に、酸化膜２６１２、窒化膜２６１
３、酸化膜２６１４、コントロールゲート電極２６１５
が積層されてなる。いずれにおいても、窒化膜中の空間
的に離散的な不純物準位が電荷の捕獲中心としての役割
を果たす。

【０１２６】このようなメモリ素子を本発明の不揮発性
メモリに応用する場合においても、実施の形態で説明を
行った回路構成と動作方法をそのまま用いることができ
る。もちろん、動作電圧と動作電流はそれぞれの素子に
おいて最適な値を用いることが好ましい。

【０１２７】メモリ素子として、電荷を蓄積する領域が
離散的に設けられている素子を用いた場合、電荷保持特
性がトンネル酸化膜の欠陥やピンホールの影響を受けに
くいという効果がある。例えば、図２６（ｄ）に示すよ
うな、フローティングゲートを有するメモリトランジス
タのように、電荷を蓄積する領域が連続的に設けられて
いる場合には、トンネル酸化膜に一箇所のピンホールが
あると、フローティングゲートに蓄積された電荷は全て
そのピンホールからリークしてしまうため、メモリトラ
ンジスタの電荷保持特性に大きく影響する。しかし、電
荷を蓄積する領域が離散的に設けられている素子を用い
た場合には、ピンホールの影響を受ける領域は限定さ
れ、多くの電荷蓄積領域はそのピンホールの影響を受け
ないため、メモリ素子の電荷保持特性への影響は少な
い。

【０１２８】なお、フローティングゲートを有するメモ
リトランジスタとは、図２６（ｄ）に示すように、活性
領域２６１６上に第１の絶縁膜２６１７と、半導体膜ま
たは導体膜によって構成されるフローティングゲート電
極２６１８と、第２の絶縁膜２６１９と、コントロール
ゲート電極２６２０とが順に積層されてなるメモリトラ
ンジスタをいう。

【０１２９】本実施例のメモリ素子を本発明の不揮発性
メモリに応用する場合には、特に多値のメモリに応用す
ることが好ましい。多値の不揮発性メモリは、異なる状
態を表すしきい値電圧のマージンが少ないために、書き
込み時や消去時における高精度のしきい値制御や、良好
な電荷保持特性が必要となることは良く知られている。
そして、本発明の不揮発性メモリは、しきい値電圧の制
御性に優れるために、多値の不揮発性メモリに対して特
に有効であることは、実施の形態及び実施例１で述べた
通りである。

【０１３０】他方、多値の不揮発性メモリのもう一つの
問題点である電荷保持特性については、本実施例のメモ
リ素子を用いることによって、大幅に改善することが可
能となる。このように、本実施例で述べたメモリ素子
は、本発明を多値の不揮発性メモリに応用する場合に特
に好ましいということができる。

【０１３１】なお、本実施例の構成は、実施例１、２の
いずれの構成とも自由に組み合わせることが可能であ
る。

【０１３２】（実施例４）本実施例では本発明の不揮発
性メモリをワンチップ上に集積化されたＲＩＳＣプロセ
ッサ、ＡＳＩＣプロセッサ等のマイクロプロセッサに適
用した場合の例について説明する。

【０１３３】図２３に示すのは、マイクロプロセッサの
一例である。マイクロプロセッサは典型的にはＣＰＵコ
ア２３０１、フラッシュメモリ２３０４（ＲＡＭでも良
い）、クロックコントローラ２３０３、キャッシュメモ
リ２３０２、キャッシュコントローラ２３０５、シリア
ルインターフェース２３０６、Ｉ／Ｏポート２３０７等
から構成される。勿論、図２３に示すマイクロプロセッ
サは簡略化した一例であり、実際のマイクロプロセッサ
はその用途によって多種多様な回路設計が行われる。

【０１３４】図２３に示すマイクロプロセッサではＣＰ
Ｕコア２３０１、クロックコントローラ２３０３、キャ
ッシュコントローラ２３０５、シリアルインターフェー
ス２３０６、Ｉ／Ｏポート２３０７をＣＭＯＳ回路で構
成している。また、フラッシュメモリ２３０４には本発
明の不揮発性メモリが用いられている。フラッシュメモ
リ２３０４としては、実施の形態及び実施例１〜３のい
ずれの構成とも組み合わせることが可能である。なお、
キャッシュメモリ２３０２に本発明の不揮発性メモリを
利用することも可能である。

【０１３５】なお、本実施例のマイクロプロセッサは、
実施例１〜３のどのような組み合わせからなる構成を用
いても良い。

【０１３６】（実施例５）本発明の不揮発性メモリはデ
ータの記憶・読み出しを行う記録媒体として、あらゆる
分野の電子機器に組み込むことが可能である。本実施例
では、その様な電子機器について説明する。

【０１３７】本発明の不揮発性メモリを利用しうる電子
機器としては、ディスプレイ、ビデオカメラ、デジタル
カメラ、頭部取り付け型のディスプレイ、ＤＶＤプレー
ヤー、ゲーム機、ヘッドマウントディスプレイ（ゴーグ
ル型ディスプレイ）、カーナビゲーション、音響再生装
置（カーオーディオ等）、パーソナルコンピュータ、携
帯情報端末（モバイルコンピュータ、携帯電話または電
子書籍等）などが挙げられる。それらの一例を図２４、
２５に示す。

【０１３８】図２４（Ａ）はディスプレイであり、筐体
２４０１、支持台２４０２、表示部２４０３等を含む。
本発明は表示部２４０３やその他の信号制御回路に接続
され、画像信号の補正や処理データの記憶に利用され
る。

【０１３９】図２４（Ｂ）はビデオカメラであり、本体
２４１１、表示部２４１２、音声入力部２４１３、操作
スイッチ２４１４、バッテリー２４１５、受像部２４１
６で構成される。本発明は内蔵のＬＳＩ基板に組み込ま
れ、画像データの記憶などの機能に利用される。

【０１４０】図２４（Ｃ）は頭部取り付け型のディスプ
レイの一部（右片側）であり、本体２４２１、信号ケー
ブル２４２２、頭部固定バンド２４２３、表示部２４２
４、光学系２４２５、表示装置２４２６等を含む。本発
明は表示装置２４２６やその他の信号制御回路に接続さ
れ、画像信号の補正や処理データの記憶に利用される。

【０１４１】図２４（Ｄ）は記録媒体を備えた画像再生
装置（具体的にはＤＶＤ再生装置）であり、本体２４３
１、記録媒体２４３２、操作スイッチ２４３３、表示部
２４３４、２４３５等で構成される。なお、この装置は
記録媒体としてＤＶＤ（Digital Versatile Disc）、Ｃ
Ｄ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネ
ットを行うことができる。本発明は内蔵のＬＳＩ基板に
組み込まれ、画像データや処理データの記憶などの機能
に利用される。

【０１４２】図２４（Ｅ）はゴーグル型ディスプレイ
（ヘッドマウントディスプレイ）であり、本体２４４
１、表示部２４４２、アーム部２４４３を含む。本発明
は表示部２４４２やその他の信号制御回路に接続され、
画像信号の補正や処理データの記憶に利用される。

【０１４３】図２４（Ｆ）はパーソナルコンピュータで
あり、本体２４５１、筐体２４５２、表示部２４５３、
キーボード２４５４等で構成される。本発明は内蔵のＬ
ＳＩ基板に組み込まれ、処理データや画像データの記憶
に利用される。

【０１４４】図２５（Ａ）は携帯電話であり、本体２５
０１、音声出力部２５０２、音声入力部２５０３、表示
部２５０４、操作スイッチ２５０５、アンテナ２５０６
を含む。本発明は内蔵のＬＳＩ基板に組み込まれ、電話
番号を記録するアドレス機能などを付加するために利用
される。

【０１４５】図２５（Ｂ）は音響再生装置、具体的には
カーオーディオであり、本体２５１１、表示部２５１
２、操作スイッチ２５１３、２５１４を含む。本発明は
内蔵のＬＳＩ基板に組み込まれ、画像データや処理デー
タの記憶などの機能に利用される。また、本実施例では
車載用オーディオを示すが、携帯型や家庭用の音響再生
装置に用いても良い。

【０１４６】以上の様に、本発明の適用範囲は極めて広
く、あらゆる分野の電子機器に適用することが可能であ
る。また、本実施例の電子機器は実施例１〜３のどのよ
うな組み合わせからなる構成を用いても実現することが
できる。

【０１４７】

【発明の効果】本発明の不揮発性メモリは、メモリ素子
のドレイン電圧とドレイン電流とを制御することによっ
て、書き込み動作において高精度のしきい値制御を行う
ことが可能となる。

【０１４８】その結果、ベリファイ書き込みにおいてベ
リファイ回数を減らすこと、さらにはベリファイ方式を
用いない書き込み方法が可能となり、従来と比較して書
き込み時間の大幅な短縮を実現することが可能となる。

【０１４９】本発明は、特に多値の不揮発性メモリに応
用した場合に、書き込み時間短縮の効果は大きい。さら
に、メモリ素子として、離散的な電荷蓄積領域を有する
トランジスタを用いた場合には、電荷保持特性に優れ、
書き込み時のしきい値制御性にも優れた多値の不揮発性
メモリを提供することができる。

【０１５０】本発明のしきい値制御性の優れた不揮発性
メモリを搭載することによって、高速書き込み動作が可
能な不揮発性メモリを具備する半導体装置を提供するこ
とができる。

【図面の簡単な説明】

【図１】 本発明の不揮発性メモリの書き込み動作を
説明する回路図。

【図２】 本発明の不揮発性メモリのしきい値電圧と
書き込み時間の関係を示す図。

【図３】 本発明の不揮発性メモリの書き込み動作後
のしきい値分布を表す図。

【図４】 本発明の不揮発性メモリの全体構成を示す
図。

【図５】 本発明の不揮発性メモリの部分構成を示す
図。

【図６】 本発明の不揮発性メモリの部分構成を示す
図。

【図７】 本発明の不揮発性メモリの部分構成を示す
図。

【図８】 本発明の不揮発性メモリの書き込み動作を
説明する回路図。

【図９】 本発明の不揮発性メモリの書き込み時の動
作点を示す図。

【図１０】 本発明の不揮発性メモリの読み出し動作を
説明する回路図。

【図１１】 本発明の不揮発性メモリの読み出し時の動
作点を示す図。

【図１２】 本発明の不揮発性メモリの消去動作を説明
する回路図。

【図１３】 本発明の不揮発性メモリのしきい値分布を
表す図。

【図１４】 本発明の不揮発性メモリのしきい値電圧と
書き込み時間の関係を示す図。

【図１５】 本発明の不揮発性メモリの書き込み回路
図。

【図１６】 本発明の不揮発性メモリの書き込み時のタ
イミングチャート。

【図１７】 本発明の不揮発性メモリの書き込み回路
図。

【図１８】 本発明の不揮発性メモリの全体構成を示す
図。

【図１９】 本発明の不揮発性メモリの部分構成を示す
図。

【図２０】 本発明の不揮発性メモリの書き込み動作を
説明する回路図。

【図２１】 本発明の不揮発性メモリの読み出し動作を
説明する回路図。

【図２２】 本発明の不揮発性メモリの消去動作を説明
する回路図。

【図２３】 本発明の不揮発性メモリを用いた半導体回
路を示す図。

【図２４】 本発明の不揮発性メモリを用いた電子機器
を示す図。

【図２５】 本発明の不揮発性メモリを用いた電子機器
を示す図。

【図２６】 本発明の不揮発性メモリを構成するメモリ
素子の断面図。

【符号の説明】

１０１ メモリトランジスタ １０２ 定電流源 １０３ オペアンプ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/788 Ｈ０１Ｌ 27/10 ４３４ 29/792 29/78 ３７１ Ｆターム(参考） 5B025 AA03 AA07 AB01 AB03 AC02 AD04 AD05 AE05 AE08 5F001 AA30 AB02 AE02 5F083 EP03 EP07 EP18 EP32 LA10 ZA13 ZA21 5F101 BA12 BB02 BE05

Claims (15)

【特許請求の範囲】
1. 【請求項１】活性領域とコントロールゲート電極との間
   に電荷蓄積領域を有するメモリ素子によって構成される
   電気的書き込みおよび消去可能な不揮発性メモリにおい
   て、前記メモリ素子を流れる電流量と該メモリ素子のド
   レイン電圧とを制御することによって前記電荷蓄積領域
   への電荷注入量を制御することを特徴とする不揮発性メ
   モリ。
2. 【請求項２】活性領域とコントロールゲート電極との間
   に電荷蓄積領域を有するメモリ素子によって構成される
   電気的書き込みおよび消去可能な不揮発性メモリにおい
   て、前記電荷蓄積領域への電荷注入は、前記メモリ素子
   を流れる電流量と該メモリ素子のドレイン電圧とを一定
   とすることによって行い、前記メモリ素子に電流が流れ
   る時間を制御することによって前記電荷蓄積領域への電
   荷注入量を制御することを特徴とする不揮発性メモリ。
3. 【請求項３】複数のメモリセルがマトリクス状に配置さ
   れたメモリセルと、書き込み回路とを有する電気的書き
   込みおよび消去可能な不揮発性メモリであって、前記複
   数のメモリセルはそれぞれメモリ素子と選択トランジス
   タとを有し、前記メモリ素子は活性領域とコントロール
   ゲート電極との間に電荷蓄積領域を有し、前記書き込み
   回路は、前記メモリ素子を流れる電流量と前記メモリ素
   子のドレイン電圧とを制御することによって書き込み動
   作を行うことを特徴とする不揮発性メモリ。
4. 【請求項４】複数のメモリセルがマトリクス状に配置さ
   れたメモリセルと、書き込み回路とを有する電気的書き
   込みおよび消去可能な不揮発性メモリであって、前記複
   数のメモリセルはそれぞれメモリ素子と選択トランジス
   タとを有し、前記メモリ素子は活性領域とコントロール
   ゲート電極との間に電荷蓄積領域を有し、前記書き込み
   回路は、前記メモリ素子を流れる電流量と前記メモリ素
   子のドレイン電圧とを一定に保つ機能を有し、前記書き
   込み回路は、前記メモリ素子を流れる電流量と前記メモ
   リ素子のドレイン電圧とを一定に保つ時間を制御するこ
   とによって書き込み動作を行うことを特徴とする不揮発
   性メモリ。
5. 【請求項５】複数のメモリセルがマトリクス状に配置さ
   れたメモリセルと、書き込み回路とを有する電気的書き
   込みおよび消去可能な不揮発性メモリであって、前記複
   数のメモリセルはそれぞれメモリ素子と選択トランジス
   タとを有し、前記メモリ素子は活性領域とコントロール
   ゲート電極との間に電荷蓄積領域を有し、前記メモリ素
   子は、２値以上であるｋ値の状態を、しきい値電圧Ｖｔ
   ｈ０を有する消去状態、及び前記消去状態よりも高い
   （ｋ−１）個の異なるしきい値電圧Ｖｔｈ１、Ｖｔｈ
   ２、〜、Ｖｔｈ（ｋ−１）を有する状態によって記憶
   し、前記書き込み回路は、前記メモリ素子を流れる電流
   量と前記メモリ素子のドレイン電圧とを一定に保つ機能
   を有し、前記書き込み回路は、前記メモリ素子を流れる
   電流量と前記メモリ素子のドレイン電圧とを一定に保つ
   書き込み時間を制御することによって書き込み動作を行
   い、前記消去状態から前記しきい値電圧Ｖｔｈ１、Ｖｔ
   ｈ２、〜、Ｖｔｈ（ｋ−１）を有する状態への書き込み
   時間ｔｗ１、ｔｗ２、〜、ｔｗ（ｋ−１）の比は、ｔｗ
   １：ｔｗ２：〜：ｔｗ（ｋ−１）＝（Ｖｔｈ１−Ｖｔｈ
   ０）：（Ｖｔｈ２−Ｖｔｈ０）：〜：（Ｖｔｈ（ｋ−
   １）−Ｖｔｈ０）であることを特徴とする不揮発性メモ
   リ。
6. 【請求項６】請求項１乃至請求項４のいずれか一項にお
   いて、前記メモリ素子は多値データを記憶することを特
   徴とする不揮発性メモリ。
7. 【請求項７】請求項１乃至請求項６のいずれか一項にお
   いて、前記不揮発性メモリは前記メモリ素子のゲート電
   圧を読み出すことによって読み出し動作を行うことを特
   徴とする不揮発性メモリ。
8. 【請求項８】請求項１乃至請求項７のいずれか一項にお
   いて、前記不揮発性メモリの書き込み動作では、ベリフ
   ァイ動作を行わないことを特徴とする不揮発性メモリ。
9. 【請求項９】請求項１乃至請求項７のいずれか一項にお
   いて、前記不揮発性メモリの書き込み動作は第１の書き
   込み動作と第２の書き込み動作からなり、前記第１の書
   き込み動作ではベリファイ動作を行わず、前記第２の書
   き込み動作ではベリファイ動作を行なうことを特徴とす
   る不揮発性メモリ。
10. 【請求項１０】請求項１乃至請求項９のいずれか一項に
    おいて、前記不揮発性メモリを構成するメモリ素子は、
    活性領域上に第１の絶縁膜と、半導体膜または導体膜に
    よって構成されるフローティングゲート電極と、第２の
    絶縁膜と、コントロールゲート電極と、が順に積層され
    てなるメモリトランジスタであることを特徴とする不揮
    発性メモリ。
11. 【請求項１１】請求項１乃至請求項９のいずれか一項に
    おいて、前記不揮発性メモリを構成するメモリ素子は、
    活性領域上に第１の絶縁膜と、半導体または導体からな
    るクラスタを電荷の捕獲中心として絶縁物内部に有する
    クラスタ層と、第２の絶縁膜と、コントロールゲート電
    極と、が順に積層されてなるメモリトランジスタである
    ことを特徴とする不揮発性メモリ。
12. 【請求項１２】請求項１乃至請求項９のいずれか一項に
    おいて、前記不揮発性メモリを構成するメモリ素子はＭ
    ＮＯＳ構造またはＭＯＮＯＳ構造のメモリトランジスタ
    であることを特徴とする不揮発性メモリ。
13. 【請求項１３】請求項１乃至請求項１２のいずれか一項
    に記載の不揮発性メモリを記録媒体として利用すること
    を特徴とする半導体装置。
14. 【請求項１４】請求項１３において、前記半導体装置と
    は、マイクロプロセッサであることを特徴とする半導体
    装置。
15. 【請求項１５】請求項１３において、前記半導体装置と
    は、ディスプレイ、ビデオカメラ、頭部取り付け型のデ
    ィスプレイ、ＤＶＤプレーヤー、ヘッドマウントディス
    プレイ、パーソナルコンピュータ、携帯電話、カーオー
    ディオであることを特徴とする半導体装置。