DE69412945T2 - Chemisch-mechanische Planarisierung von flachen Rillen auf Halbleitersubstraten - Google Patents

Chemisch-mechanische Planarisierung von flachen Rillen auf Halbleitersubstraten

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Description

    Hintergrund der Erfindung
  • Diese Erfindung bezieht sich auf ein Verfahren zur Herstellung von Halbleiter- Einrichtungen und insbesondere auf ein Planarisierungs-Verfahren für die Anwendung bei der Herstellung von Halbleiter-Einrichtungen.
  • In gedruckten Schaltungen mit sehr hohem Integrationsgrad (VLSI-Schaltungen) und mit ultrahohem Integrationsgrad (ULSI-Schaltungen) wird eine Vielzahl von Einrichtungen mit unterschiedlichen Merkmalsgrößen oder Einrichtungsdimensionen verwendet. Diese Einrichtungen umfassen, ohne daß die Erfindung darauf beschränkt ist, Transistoren, Dioden, Kondensatoren, Resistoren (Widerstände) und Stromleiter (Drähte). Der Minimalzustand der Einrichtungsdimensionen gemäß Stand der Technik ist auf einen Wert im Submikron-Bereich gesunken. Einige Einrichtungen können Submikron-Merkmalsgrößen aufweisen, während andere gleichzeitig viel größere Merkmalsgrößen aufweisen können. Um die einzelnen Einrichtungen gegeneinander zu isolieren, werden flache Ausnehmungen (Einkerbungen bzw. Einschnitte) mit konstanter Höhe und variierenden Breiten angewendet. Diese Ausnehmungs- Breiten können stark variieren. Diese Ausnehmungen werden in der Regel mit einem dielektrischen Material wie Siliciumoxid gefüllt Wegen der komplexen Topographie, insbesondere dann, wenn flache Ausnehmungen mit stark variierenden Breiten verwendet werden, tritt häufig das Problem auf, wie eine einheitliche Oxidfüllung in diesen Ausnehmungen erzielt werden soll, unabhängig von der Größe der Ausnehmung und der Dichte der Einrichtung. Für solche VLSI- und ULSI-Schaltungen ist das Topologie-Management während der Herstellung zu einer kritischen Verfahrensstufe geworden.
  • Wenn die Merkmalsgrößen oder Einrichtungsdimensionen maßstabsgerecht verkleinert werden, führt dies zu strengeren Anforderungen in bezug auf die Abscheidungs-, Belichtungs- und Ätzbehandlung. Oberflächenglättungs-Planarisierungs-Verfahren, wie sie zur Erzielung einer Oxid-gefüllten Ausnehmungsisolierung angewendet werden, erfordern häufig, daß die Dicke des planarisierten Materials innerhalb einer sehr engen Toleranz gehalten (eingestellt) wird. Wenn dieser Zustand gleichzeitig über alle Topographien erzielt wird, wird er als "globale" Planarisierung bezeichnet.
  • Im Vergleich zur konventionellen Isolierung durch lokale Oxidation von Silicium (LOGOS-Isolierung) führt die flache Ausnehmungs-Isolierung (STI-Isolierung) häufig zu einer verbesserten Isolierung zwischen den Einrichtungen und zu einer größeren Packungsdichte. Außerdem bietet die STI einen höheren Grad an Planarität, was um so wichtiger wird, wenn die photolithographische Tiefe der Fokus-Einstellung mit abnehmender minimaler Linienbreite ständig geringer wird.
  • Ein übliches Verfahren zur Planarisierung von flachen Ausnehmungen (Einkerbungen) ist eine kombinierte Resist-Rückätzung (REB)/chemischmechanische Glättung (CMP). Diese kombinierte REB/CMP-Verfahrensfolge wird wie folgt durchgeführt: die Isolier-Ausnehmungen werden in Form eines Musters auf einen Halbleiter-Wafer oder ein Halbleiter-Substrat, im allgemeinen ein Silicium-Substrat, aufgebracht. Entsprechend den erzeugten Ausnehmungen wird ein Oxid auf dem Wafer abgeschieden. Dann werden Photoresist-Füllmittel-Blöcke in die Zwischenräume oberhalb der Ausnehmungen auf gebracht. Dann wird eine zweite Resistschicht (Abdeckungsschicht) in Form eines Überzugs auf den Wafer aufgebracht, um eine verhältnismäßig ebene Oberfläche zu schaffen. Die Füllmittelblöcke verhindern, daß das Resistmaterial in die Vertiefungen oberhalb der Ausnehmungen herabfließt, wodurch eine Verminderung der Variation der Resistdicke über die verschiedenen aktiven Zonen (Flächen) und die Ausnehmungsdimensionen erzielt wird. Dadurch entsteht eine verhältnismäßig ebene Oberfläche für das nachfolgende Rückätzen. Dann wird der Wafer geätzt, wobei eine geringe Menge Oxid auf den aktiven Zonen (Flächen) zurückbleibt. Schließlich wird zum Abpolieren des Oxids bis auf das Siliciumnitrid, das die aktiven Zonenflächen bedeckt, ein CMP angewendet. Dieses REB/CMP-Verfahren ist musterabhängig. Während der REB-Stufe weisen die kleinen aktiven Zonen, die benachbart zu den Ausnehmungen sind, die zu klein sind für die Aufnahme eines Resist-Füllmittelblockes (wegen der photolithographischen Toleranzen), die jedoch zu groß sind für das Auffüllen während der Oxid-Abscheidung, weniger Resistmaterial auf als die großen aktiven Zonen. Deshalb weisen diese kleinen aktiven Zonen nach dem Ätzen weniger Oxid auf. Hinsichtlich des CMP-Verfahrens werden die kleinen isolierten aktiven Zonen schneller poliert (geglättet) als die großen dichten aktiven Zonen. Diese nachteiligen Muster-Effekte sind allgemein bekannt. Während der CMP-Stufe tritt auch eine Wölbung (Bombierung), ein unerwünschtes Abpolieren des Oxids in den breiten Ausnehmungen auf als Folge einer Polierpad-Verformung. Das Ergebnis dieser Muster-Abhängigkeiten besteht darin, daß die Siliciumnitrid-Dicke über die verschiedenen Merkmalsgrößen im Anschluß an das REB/CMP-Verfahren signifikant variiert, wodurch die End-Planarität in nachteiliger Weise beeinflußt wird.
  • Ein anderes Verfahren zur Erzielung einer besseren Planarisierung eines Silicium-Wafers besteht darin, drei Resistschichten zu verwenden. Dies wird dadurch erzielt, daß man auf dem Silicium-Wafer ein konformes Oxid abscheidet, woran sich das Aufbringen von Füllmittel-Resistblöcken und das Aufbringen einer zweiten Resistschicht anschließt, ähnlich dem weiter oben beschriebenen Zwei-Resistschicht-Verfahren. Die zweite Resistschicht wird zu dem kon formen Oxid rückgeätzt und dann wird eine dritte Resistschicht aufgebracht. Durch dieses Verfahren wird eine bessere Planarisierung erzielt als nach dem vorstehend beschriebenen konventionellen Zwei-Resistschichten-Verfahren. Eine gewisse Variation der Oxiddicke bleibt jedoch bestehen. Durch die zusätzlichen Ätz- und Beschichtungsstufen wird jedoch das Verfahrensfenster als Folge der sich anreichernden Ungleichmäßigkeiten weiter verkleinert.
  • Obgleich verschiedene Verbesserungen in bezug auf die Planarisierungs- Verfahren bereits entwickelt worden sind, gibt es daher immer noch Herstellungsprobleme in bezug auf die Nitrid-Fertigdickenschwankung zwischen den isolierten und den dichten Zonen (Bereichen) sowie in bezug auf einen ungleichmäßigen Resist-Überzug und ein ungleichmäßiges Rückätzen.
  • In dem zum Stand der Technik gehörigen IBM-Bulletin mit dem Titel "Fully Recessed Oxide Isolation Planarization Without the Dip Normally Found in Wider Area" in "IBM Disclosure Bulletin" vom Februar 1987, USA, Band 29, Nr. 9, Seiten 4136-4137, ist ein Planarisierungs-Verfahren beschrieben, bei dem bei breiteren Öffnungen sich eine Vertiefung (Mulde) ausbildet, wenn diese mit Planarisierungsmaterial beschichtet werden. Als Planarisierungs-Füllmaterial wird geschmolzenes Glas verwendet und es wird eine Maske verwendet, um einen Teil des Planarisierungsmaterials, das auf der breiteren Öffnung abgeschieden worden ist, zu ätzen, wodurch eine Vertiefung (Mulde) beim nachfolgenden Polieren verhindert wird.
  • In der EP-Publikation 0 597 603 A2, die zum Stand der Technik gemäß Artikel 54(3) EPC gehört, ist die Ausnehmungsisolierungs-Planarisierung unter Verwendung einer harten Maske anstelle eines konventionellen Photoresistmaterials beschrieben.
  • In dem US-Patent 5 175 122 (Wang et al.) ist ein Planarisierungs-Verfahren für eine Ausnehmungs-Isolierung beschrieben, bei dem die Ausnehmungen variierende Breiten aufweisen können. Es werden drei aufeinanderfolgende Schichten aus dem Photoresistmaterial aufgebracht, wie in dem US-Patent von Wang beschrieben.
  • In dem IBM-Bulletin "Method for Planarizing Over Shallow Trenches Filled With Silicon Dioxide" ist auf den Seiten 439-440 des "IBM Technical Disclosure Bulletin" vom Februar 1990, USA, die Abscheidung einer dünnen Schicht aus Polysilicium auf einer vorher abgeschiedenen Schicht aus konformem Siliciumdioxid SiO&sub2; beschrieben. Breite Ausnehmungen werden durch ein Photoresistmaterial geschützt und das SiO&sub2; wird von den anderen Bereichen weggeätzt. Es wird Polysilicium abgeschieden und planarisiert. In einem Glattungs-Planarisierungsverfahren wird das Polysilicium schnell entfernt, während SiO&sub2; langsam entfernt wird. Das SiO&sub2; wirkt als Planarisierungs-Abstoppung, wenn die freiligende Polysilicium-Oberfläche sehr klein wird.
  • In der publizierten europäischen Patentanmeldung A1 0 340 524 ist ein Verfahren zum Planarisieren von breiten dielektrischem Füllmittel-Isolier- Ausnehmungen beschrieben. Es wird eine sich selbst ausrichtende Maske in der Vertiefung über den breiten Ausnehmungen gebildet, um während der Planarisierungsstufen das Dielektrikum gegen Ätzen zu schützen.
    • Zusammenfassung der Erfindung
  • Es wurde nun ein verbessertes Verfahren zur Planarisierung eines Halbleiter- Substrats, das flache Ausnehmungen (Einkerbungen) aufweist, entwickelt. Durch die vorliegende Erfindung, bei der gemäß einer Ausführungsform ein Oxidblock in die Vertiefungen über den Ausnehmungen (Einkerbungen) nach einer anfänglichen Oxid-Abscheidung aufgebracht wird, wird die Polierraten- Abhängigkeit von der Merkmalgröße und der Dichte wesentlich vermindert.
  • Die Erfindung betrifft gemäß ihrer breiten Ausführungsform ein Verfahren zur Herstellung einer integrierten Schaltungs-Einrichtung, wie sie in Anspruch 1 beschrieben ist. Wie nachstehend beschrieben, wird ein Halbleiter-Substrat, das typischerweise mit einer Siliciumnitrid-Schicht beschichtet ist, mit einem Muster versehen zur Erzeugung von Ausnehmungen (Einkerbungen). Die Zonen (Regionen) zwischen den Ausnehmungen definieren die aktiven Zonen (Regionen) variabler oder gleichbleibender Größe und Dichte. Auf dem Substrat wird eine konforme dielektrische Schicht abgeschieden, danach folgt eine zweite konforme Polierhilfs-Schicht. Die zweite konforme Polierhilfs- Schicht wird unter Anwendung von konventionellen Verfahren mit einem Muster versehen und bis zu der dielektrischen Schicht geätzt, wobei konforme Polierhilfs-Blöcke in den Vertiefungen über den Ausnehmungen und konforme Polierhilfs-Abstandhalter (-Distanzteile) entlang den Seitenwänden der Vertiefung zurückbleiben. Die Polierhilfs-Schicht und die dielektrische Schicht werden dann bis auf die Oberseite der aktiven Zonen (Regionen) abpoliert, wobei man hoch-planare flache Ausnehmungen (Einkerbungen) mit einer ausgezeichneten globalen Planarität und einer minimalen Dickenschwankung über den aktiven Bereichen mit variierender Größe und Dichte erhält.
    • Kurze Beschreibung der Zeichnungen
  • Zum besseren Verständnis der Erfindung dient die folgende Beschreibung einer bevorzugten Ausführungsform, die nur als Beispiel angegeben ist und in Verbindung mit den beiliegenden Zeichnungen zu betrachten ist, wobei zeigen:
  • Fig. 1 einen Querschnitt eines Teils eines Substrats, die mit dem zur Erzeugung von aktiven Zonen (Regionen) erforderlichen Material beschichtet ist;
  • Fig. 2 einen Querschnitt eines Teils eines Substrats, das Ausnehmungen (Einkerbungen) und aktive Zonen (Regionen) unterschiedlicher Breiten enthält, nachdem eine erste konforme Oxidschicht gebildet worden ist;
  • Fig. 3 die Struktur der Fig. 2, nachdem eine Ätz-Stopp-Schicht aus Polysilicium und anschließend eine konforme Polierhilfs-Oxidschicht gebildet worden sind;
  • Fig. 4 die Struktur gemäß Fig. 3, nachdem Resist-Blöcke in Form eines Musters in die Vertiefungen über den Ausnehmungen eingeführt worden sind und die konforme Polierhilfs-Oxidschicht geätzt worden ist unter Bildung von Oxidblöcken und Abstandsteilen dazwischen; und
  • Fig. 5 die Struktur gemäß Fig. 4 nachdem die Polierhilfs-Schicht, die Ätz- Stopp-Schicht und die erste konforme Oxidschicht bis auf die Schicht der aktiven Zone (Region) abpoliert worden sind.
    • Detaillierte Beschreibung bevorzugter Ausführungsformen
  • Nachstehend wird ein Planarisierungs-Verfahren zur Herstellung eines planaren (ebenen) Substrats beschrieben, das von der Geometrie der Substrat- Oberfläche oder der Chip-Dichte im wesentlichen unabhängig ist.
  • Die Fig. 1 zeigt ein Halbleiter-Substrat oder einen Wafer 5 mit einer thermisch aufgewachsenen Oxidschicht 6 und einer durch chemische Dampfabscheidung ("CVD") aufgebrachten Siliciumnitridschicht 7. Die Fig. 2 zeigt den Wafer 5 mit flachen Ausnehmungen (Einkerbungen) 11, 12, 13 und 14, die in der Regel eine variierende Größe und Dichte haben. Die flachen Ausnehmungen (Einkerbungen) werden in dem Wafer erzeugt unter Verwendung konventioneller photolithographischer und reaktiver Ionenätz-Verfahren ("RIE"). Die Siliciumnitridschicht 7 und die Oxidschicht 6 werden vorzugsweise in einem Stickstofftrifluorid (NF&sub3;)-Plasma geätzt und das Silicium wird vorzugsweise in einer Chlor/Bromwasserstoff (Cl&sub2;/HBr)-Chemie geätzt. Eine typische Ausnehmungs- bzw. Einkerbungstiefe, wie sie bei 11, 12, 13 und 14 dargestellt ist, beträgt etwa 450 nm (4500 Å).
  • Die Oberflächengeometrie des Substrats 5 enthält somit aktive Bereiche (Flächen) 21, 22 und 23 von nahzu konstanter Höhe, die durch Ausnehmungen (Einkerbungen) mit variierenden Breiten (horizontale Abstände) 11, 12, 13 und 14 voneinander getrennt sind. Im allgemeinen besteht dann, wenn flache Ausnehmungen (Einkerbungen), wie z. B. 11, 12, 13 und 14, in einem Wafer erzeugt werden sollen, das Endziel darin, die Einkerbungen (Ausnehmungen) mit einem dielektrischen Material zu füllen, um so ein flaches oder planares (ebenes) Substrat mit flachen Ausnehmungen zu erhalten. Das dielektrische Material kann irgendein Dielektrikum oder ein Material sein, das in ein Dielektrikum umwandelbar ist. Zu solchen Materialien gehören Silicium, Siliciumoxid, Siliciumnitrid, Silicium mit eingelagertem Stickstoff und dgl. Im allgemeinen ist Siliciumoxid das bevorzugte dielektrische Material und es wird in der nachstehenden Beschreibung verwendet. Ein CVD-Oxid auf Tetraethylorthosilicat (TEOS)-Basis ist als dielektrisches Material besonders bevorzugt. Um eine global planare (ebene) Oberfläche zu erhalten, ist eine Reihe von Behandlungsstufen erforderlich und sie werden durch das erfindungsgemäße Verfahren beschrieben.
  • Wie in Fig. 2 dargestellt, wird ein konformer Oxidfilm 10 erzeugt, im allgemeinen unter Anwendung von CVD-Verfahren, die auf dem Gebiet der Herstellung von Halbleiter-Einrichtungen allgemein bekannt sind.
  • Die erste konforme CVD-Oxidschicht 10 hat eine solche Dicke, daß das Oxid in den Einkerbungen (Ausnehmungen) etwa die gleiche Höhe hat wie die Oberseite der aktiven Zonen-Mesas, vorzugsweise in der Weise, daß die Oberseite der ersten konformen CVD-Oxidschicht geringfügig höher ist als die Oberseite der aktiven Zonen-Mesas. Eine typische Oxiddicke beträgt etwa 550 nm (5500 Å). Wie in der Fig. 3 dargestellt, wird eine konforme Polierhilfsschicht 20 auf der ersten Schicht aus dem konformen CVD-Oxid 10 abgeschieden. Die Polierhilfsschicht kann aus irgendeinem Material mit einer mit der ersten konformen dielektrischen Schicht kompatiblen Polier-Geschwindigkeit bestehen, so daß beim Polieren (Glätten) keine übermäßige Vertiefung (Mulde) hervorgerufen wird. Vorzugsweise ist die Polierhilfsschicht aus einem elektrischen Material, wie Silicium, Siliciumoxid, Siliciumnitrid und dgl. Besonders bevorzugt besteht die Polierhilfsschicht aus dem gleichen Material wie die erste konforme dielektrische Schicht, die in diesem Beispiel als CVD-Oxid beschrieben ist. Wenn die Polierhilfsschicht und die dielektrische Schicht ähnliche Ätz-Geschwindigkeiten aufweisen wie in diesem Beispiel, kann eine dünne Ätz-Abstoppungsschicht 15, vorzugsweise aus abgeschiedenem Silicium, entweder amorphem Silicium oder Polysilicium, erwünscht sein. Die zweite Schicht aus einem konformen Oxid 20 hat vorzugsweise eine solche Dicke, daß die Oberseite der Oxidschicht 20 oberhalb der Ausnehmungen (Einkerbungen) etwa die gleiche Höhe hat wie die Oberseite der ersten Schicht aus dem konformen CVD-Oxid 10 auf den aktiven Zonen-Mesas. Eine typische bevorzugte Dicke beträgt etwa 530 nm (5300 Å). Die Silicium-Ätz-Abstoppungs-Schicht 15, die sandwichartig zwischen den beiden konformen CVD- Oxidfilmen 10 und 20 angeordnet ist, sollte eine ausreichende Dicke haben, um ein ausreichendes Ätz-Abstoppen während der Oxidätzung, in der Regel bei etwa 100 nm (1000 Å), zu ergeben.
  • Die Fig. 4 erläutert, daß nach der zweiten konformen CVD-Oxid-Abscheidung Resistblöcke 25 und 26 in den Vertiefungen mit einer ausreichenden Breite oberhalb der Ausnehmungen (Einkerbungen) 13 und 14 unter Verwendung einer Füllmittelmaske gebildet werden. Die Füllmittelmaske ist eine Umkehrform der aktiven Flächen-Maske, d. h. sie ist verkleinert oder vermindert, so daß die Resistblöcke 25 und 26 auf dem CVD-Oxid 20 und in den Vertiefungen oberhalb der Ausnehmungen 13 und 14 sitzen können, ohne auf die Seitenwände 27 der zweiten Schicht aus konformem CVD-Oxid 20 überzugreifen. Das Oxid wird dann geätzt unter Bildung der Oxidblöcke 28 und 29. Vorzugsweise ist die Ätzung eine CHF&sub3;/CF&sub4;/Ar-Chemie mit einer hohen Selektivität, vorzugsweise von höher als 10 : 1 (Oxid: Silicium). Vorzugsweise kann die Oxid-Überätzung minimal gehalten werden unter Zurücklassung von Oxid- Abstands-Bereichen 20A, welche den Grad der Oxid-"Füllung" weiter verbessern. Die Abstands-Abschnitte sind besonders nützlich in der Ausnehmung (Einkerbung) 12, in der die Breite des Abstands-Bereiches zu gering ist, um einen Oxidblock aufzunehmen, anders als die Ausnehmungen 13 und 14, und zu breit ist für die Ausfüllung während der konformen Oxid- und Silicium- Ablagerungen, anders als die Ausnehmung 11.
  • Das Resistmaterial wird von dem Wafer 5 abgezogen und der Wafer wird abpoliert bis zu dem Siliciumnitrid 7, wie in Fig. 5 dargestellt. Währen der Polierstufe (Glättungsstufe) überbrücken die gemusterten konformen Oxidblöcke das Polier-Pad zwischen den aktiven Zonen-Mesas. Durch die Brückenbildung wird eine Wölbung des Oxids 10, das in den Ausnehmungen angeordnet ist, eliminiert und die Überpolier-Anforderungen werden minimiert durch Verhinderung der Polier-Pad-Deformation über die breiten aktiven Zonen-Mesas. Zusätzlich vermindern die Oxidblöcke in Kombination mit den Oxid-Abstandsbereichen signifikant die Variation der Polier-Geschwindigkeit zwischen den aktiven Zonen-Mesas mit variierender Größe und Musterdichte. Es sei darauf hingewiesen, daß eine konventionelle Siliciumdioxid-Aufschlämmung auf KOH- Basis, die zum chemisch-mechanischen Polieren eines Oxids verwendet wird, Silicium etwa 1,5 mal schneller poliert als ein thermisches Oxid. Deshalb wird die Silicium-Ätz-Abstoppungsschicht, die nach der Oxidätzung auf dem Oxid zurückbleibt, leicht abpoliert und beeinflußt nicht die End-Planarität.
  • Das erfindungsgemäße Verfahren wurde im Zusammenhang mit der Erzeugung von mit einem Dielektrikum gefüllten ebenen, flachen Ausnehmungen mit konstanten oder variierenden Breiten in einem Silicium-Substrat lediglich beispielhaft beschrieben. Es ist jedoch für den Fachmann auf diesem Gebiet klar, daß die hier beschriebene Erfindung nicht auf die vorstehend beschriebene und in den Fig. 1 bis 5 dargestellte spezifische Ausführungsform beschränkt ist. Die Erfindung ist auch anwendbar auf irgendeine beliebige Substrat- Oberflächen-Geometrie, bei der Regionen mit einer nahezu konstanten Höhe, die durch die gleichen oder unterschiedliche seitliche Abstände voneinander getrennt sind, vorliegen. Es sei auch darauf hingewiesen, daß die Ausgangs- Oberflächengeometrie eines Substrats, das planarisiert werden soll, in ir gendeiner einer Reihe von unterschiedlichen Stufen während des Wafer- Herstellungsverfahrens vorliegen kann. Die Regionen (Zonen), welche die Ausnehmunen voneinander trennen, können aktive Regionen (Zonen) darstellen, wie hier beschrieben, oder sie können Inseln sein. Die Regionen können auch Metall-Leitungen darstellen, die dielektrische Zwischenbereiche erfordern, so daß anschließend Metall-Leitungen erzeugt werden können. Verschiedene andere Modifikationen der beschriebenen Ausführungsformen sowie andere Ausführungsformen der Erfindung gehen für den Fachmann auf diesem Gebiet aus den Angaben in dieser Beschreibung ohne weiteres hervor oder sie können vorgenommen werden, ohne daß dadurch der Rahmen der vorliegenden Erfindung, wie er in den nachfolgenden Patentansprüchen definiert ist, verlassen wird.

Claims (10)

1. Verfahren zur Herstellung einer integrierten Schaltkreis-Einrichtung, das in der nachstehend angegebenen Reihenfolge die folgenden Stufen umfaßt:
(a) Erzeugung von Ausnehmungen (11, 12, 13, 14) auf einer Oberfläche eines Halbleiter-Substrats (5), wobei die Regionen zwischen den Ausnehmungen an der Oberfläche die aktiven Zonen-Mesas (21, 22, 23) definieren;
(b) Erzeugung einer ersten konformen dielektrischen Schicht (10) auf der Oberfläche, zum Auffüllen der Ausnehmungen;
(c) Erzeugung einer zweiten konformen Polierhilfsschicht (20) auf der ersten konformen dielektrischen Schicht (10), wobei die genannte zweite konforme Polierhilfsschicht eine mit der genannten ersten konformen dielektrischen Schicht kompatible Polier-Geschwindigkeit aufweist;
(d) Ausbilden von Resistblöcken (25, 26) auf der zweiten konformen Polierhilfsschicht (20) in der Weise, daß die genannten Resistblöcke in den Zwischenräumen von Vertiefungen sitzen, die oberhalb der genannten Ausnehmungen auftreten, ohne daß sie auf die Seitenwände (27) der genannten Vertiefungen übergreifen;
(e) Erzeugung von Polierhilfsblöcken (28, 29) unter den Resistblöcken (25, 26) und den Polierhilfs-Abstandsteilen (20A) entlang der Seitenwände der Vertiefungen oberhalb der Ausnehmungen durch Ätzen der zweiten konformen Polierhilfsschicht (20) bis zu der genannten ersten konformen Schicht (10);
(f) Abziehen der Resistblöcke (25, 26) von den Polierhilfsblöcken (28, 29); und
(g) Abpolieren der genannten Polierhilfsblöcke (28, 29) und der genannten Abstandsteile (20A) und der ersten konformen dielektrischen Schicht (10) bis zu der Oberseite der aktiven Zonen-Mesas (21, 22, 23) zur Ausbildung einer global planaren (ebenen) Oberfläche.
2. Verfahren nach Anspruch 1, bei dem das Halbleiter-Substrat Silicium umfaßt, die erste konforme dielektrische Schicht einen Oxidfilm umfaßt, die zweite konforme Polierhilfsschicht einen Oxidfilm umfaßt und die Polierhilfsblöcke ein Oxidmaterial umfassen.
3. Verfahren nach Anspruch 1 oder 2, bei dem die erste konforme dielektrische Schicht die Ausnehmungen bis zu einer Höhe ausfüllt, die höher ist oder im wesentlichen die gleiche Höhe hat wie die Oberseite der aktiven Zonen-Mesas (21, 22, 23), die zweite konforme Polierhilfsschicht (20) in einer solchen Dicke erzeugt wird, daß die Oberseite der zweiten konformen Polierhilfsschicht oberhalb der Ausnehmungen im wesentlichen die gleiche Höhe hat wie die Oberseite der ersten konformen dielektrischen Schicht (10) über den aktiven Zonen-Mesas, und die Resistblöcke (25, 26) in den Vertiefungen der zweiten konformen Polierhilfsschicht (20) erzeugt werden.
4. Verfahren nach irgendeinem vorhergehenden Anspruch, das außerdem die Stufe der Erzeugung einer Schicht aus einem Polysilicium-Ätz-Abstoppungsmaterial (15) auf der ersten konformen dielektrischen Schicht (10) vor der Erzeugung der zweiten konformen Polierhilfsschicht (20) umfaßt.
5. Verfahren nach irgendeinem vorhergehenden Anspruch, bei dem die Ausnehmungen (11, 12, 13, 14) und die aktiven Zonen-Mesas (21, 22, 23) variierende Dimensionen haben und bei dem die erste konforme dielektrische Schicht (10) eine Siliciumoxidschicht ist.
6. Verfahren nach Anspruch 5, bei dem die erste konforme dielektrische Schicht (10) eine TEOS-Oxidschicht ist.
7. Verfahren nach irgendeinem vorhergehenden Anspruch, bei dem die Resistblöcke (25, 26) unter Verwendung einer Maske oberhalb der Ausnehmungen in den Vertiefungen ausgebildet werden.
8. Verfahren nach den Ansprüchen 5 bis 7 in Kombination mit Anspruch 4, bei dem die zweite konforme Polierhilfsschicht selektiv geätzt wird unter An wendung einer CHF&sub3;/CF&sub4;/Ar-Chemie, wobei die CHF&sub3;/CF&sub4;/Ar-Chemie eine Selektivität von höher als 10 : 1 in bezug auf Oxid:Polysilicium aufweist.
9. Verfahren nach Anspruch 8, bei dem die gebildeten Polierhilfsblöcke eine ausreichende Breite haben, um ein Polierpad zwischen den aktiven Zonen während des Polierens zu überbrücken.
10. Verfahren nach den Ansprüchen 5 bis 9 in Kombination mit Anspruch 4, bei dem die zweite konforme Polierhilfsschicht (20) aus einem Material vom gleichen Typ wie die erste konforme dielektrische Schicht (10) besteht.
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