JPH0216752A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、半導体装置に関するものである。

従来の技術 第２図（２Ｌ）〜（ｇ）に従来例を示す。ここで示す従
来例は、絶縁物理め込み素子分離に関するものである。

後に示す本発明の詳細な説明しゃすくするため尾代表的
な工程図を示してＡる。

１けレジスト、２はＳｉｎ□、　３はＰｏＩｙＳｉ、４
は５＝ｏ２．　ｒｓはＳｉ、６は素子領域、７．７’は
素子分離領域、８はｃｖｎｓｉｏ２．９は埋め込みレジ
スト、１ｏは平坦化レジストである。

ここで、素子分離領域１７の唱を２．○μｍ、素子分離
領域■７″の唱を２．６μｍ以上とする。

第２図（ＩＬ）において、Ｓ１５上に５ｉｏ２４を０．
０５μｍ　、　ＰｏＩｙＳｉ　３を０．１５　μｍ　、
　５ｉｎ２２を０．８μｍ形成した後、素子領域６にレ
ジストによりパターンを形成する。

さらに、レジスト１により５ｉｎ２２　、　　ＰｏＩｙ
Ｓｉ３、ＳｉＯ□４をドライエツチングした後、レジス
ト１を除去し、ＳｉＯ□２をマスクとしてＳｉ６を０．
５μｍドライエツチングして第２図（ｂ）を得る。

次に、ＣＶ　Ｄ　５ｉｎ２８を０．７μｍ形成して第２
図（Ｃ）を得る。ここで素子領域６の側面へのＣＶＤ５
ｉＯ２８の堆積膜厚は平面への堆積膜厚と同じとする。

次に、埋め込みレジスト９をパターン形成した後、平坦
化レジスト１０を形成し、第２図ｆｄ）となる。ただし
、ここで、埋め込みレジスト９のパターン形成には制約
がある。この咋め込％ｖシスト９の目的は、凹型になっ
た広い素子分離領域を埋め込み、次の平坦化レジスト１
ｏで平坦化しやすくするものである。しかし、第２図ｃ
ｄ）の素子分離領域Ｉ７には埋め込みレジスト９は形成
できない。

なぜなら、第２図（ｄ）ｉおｈて、素子分離領域７のヘ
コみは、ＣＶ　Ｄ　５ｉｎ２８０．７　μｒｎを埋め込
んだことによって、幅は２．０μｍ−０，７μｍ×２＝
０．６μｍになっている。埋め込みレジスト９の可能な
最小パターン寸法はＯ，Ｓμｍであるが、マスク合わせ
精度０．３μｍを考慮すると、素子分離領域Ｉ７へ埋め
込みレジスト９を形成する事はできなない。

次に、レジストエンチングを行ない、埋め込みレジスト
９上の平坦化レジストの厚さを０２μｍとして第２ｊ図
（８）となる。

次に、レジストと５ｉ０２を同じ速度でドライエツチン
グする条件で、ＰｏＩｙＳｉ　３の表面が出るまでエツ
チングを行なって第２：図（ｆ）となる。

次にＰｏＩｙＳｉ　３とＳｉｎ□４を１除去して第２図
（ｇ）となる。その後通常のプロセスにお込て、素子領
域６に素子を杉戎していく。

発明が解決しようとする課題 第２図（ｄ）ｉ／（おいて説明したように、素子分離領
域１７には埋め込みレジスト９は形成できない。

したがってこの部分のくぼみはかなり大きくなり、平坦
化レジスト１０を形成した時に、くぼみの部分、および
くぼみの近くで平坦化レジストが他の部分より薄くなる
という現象がおこる。このようにして発生した平坦化Ｖ
シスト表面の凹凸は最終的な素子分離領域の平坦化形状
にも影響をおよ）了してしまう。

課題を解決するだめの手段 素子分離領域の曜が、素子領域の側面に形成される絶縁
膜の厚さの２倍にマスク合わせ精度を加えた値よシ大き
く、かつ、前記素子領域の側面に形成される前記絶縁膜
の厚さの２倍とマスク合わせ精度の２倍と可能な最小パ
ターン寸法を加えた値より小さい領域の存在しないよう
に、素子分離領域を配置する。

作用 素子分離領域が十分に狭い喝合だは、粘性物質で十分に
平坦化ができる。また素子分離領域が十分に広り場合尾
も、素子領域と素子分離領域の段差分だけ埋め込みを行
なう事によって、粘性物質で十分に平坦化できる。

しかし、中途はんばな１唱の素子分離領域には埋め込み
もできず、また、埋め込まなければ平坦化もできない。

埋め込みが行なえない理由は、埋め込みがパターニング
で形成する必要があるためである。先に埋め込んだ絶縁
物の側面厚みによりその厚さの２＠だけ素子分離領域の
幅は狭くなる。

そして、その部分にパターンニングを行なう場合くぼん
だ部分にのみパターンニングして埋め込むには両サイド
考慮して、マスク合わせ精度の２倍の余裕が必要である
。さらに、パターンニングできる最小寸法の余裕も必要
である。このようにして素子分離領域の上限が決められ
る。また、下限は素子領域とパターンニングとのくぼみ
の福と一致させている。

このように素子分離＠賊の福テ制恨をもうける事によっ
て、くぼみの体積が減り、したがって平坦化レジストの
均一塗布が可能となる。これだより半組な絶線物理め込
み素子分離が実現できる。

実施例 第１図（ＩＬ）〜（ｇ）に本発明の実施例を示す。ここ
で示す実施例は絶穢吻埋め込み素子分離に関するもので
ある。

１はレジスト、２は５ｉｎ２．３はＰｏ１ｙＳｉ　、　
４はＳｉＯ□、５はＳｉ　　　６は素子領域、７．７’
　は素子分離領域、８はＣＶ　Ｄ　８ｉ０２．９は埋め
込みレジスト、１０は平坦化レジストである。

ここで素子分離領域の幅に禁止領域をもうける。

１．７μｍ〈素子分離領域の幅禁止領域＜２．５μｍ第
１図（八）で素子分離領域Ｉ７は２．５μｍ素子分離領
域１１７’は０．８μｍの１裔である。第１図（＆）【
おｈで、Ｓｉ　ｓ上にＳｉｎ□４をｏ、０５　μｙ１．
ＰｏＩｙＳｉ３をα１５μｍ　、Ｓｉｎ□２を０．８μ
ｍ　形成した後、素子領域６にレジストによりパターン
を形成する。

次にレジスト１により、５ｉｎ２２　、ＰｏＩｙＳｉ　
３ｓｉｏ２４をドライエツチングした後、レジスト１を
、除去し、５ｉｎ２２をマスクとしてＳｉｓを０．６μ
ｍドライエツチングして第１図（ｂ）となる。

次にＣＶＤ５ｉ０２ａを０．７μｍ形成して第１図（Ｃ
）となる。これにより素子分離領域が絶縁物であるＣ　
Ｖ　Ｄ　ＳｉＯ□で埋め込まれる。ここで素子領域６の
側面へのＣＶＤ５ｉ０２Ｂの堆積速度は平面への堆積速
度と同じとする。

次に埋め込みレジスト９をパターン形成した後平坦化レ
ジスト１０を形成し、第１図（ｄ）となる。

ここで素子分離領域■７にも埋め込みレジスト９がパタ
ーン形成できる。素子分・誰領域■７は２．５μｍであ
る。埋め込み絶縁膜は０．７μｍであるので素子分離領
域■７のくぼみ幅は２．６μｍ　−０，７μ７７ＬＸ２
＝１．１μｍ　である。また、マスク合わせ情ｑｏ、３
μｍ、最小パターン寸法０．５μｍであるので、１．１
７１Ｈのくぼみにぎりぎり０．６μｍの埋め込みのパタ
ーンニングが可能である。また素子分離領域■７′には
埋め込みレジストはパターンニングできないが、くぼみ
が小さいので平坦化レジストで十分に平坦化できる。

次にレジストエツチングを行ない、埋め込みレジスト９
上の平坦化レジストの厚さを０．２μｍとして第１図（
ｅ）となる。

次に、レジストとＳｉＯ２を同じ速度でエツチングする
条件で、　ＰｏＩｙＳｉ　３の表面が出るまでエツチン
グを行なって第１図（０となる。

次にＰｏＩｙＳｉ　３と５ｉｎ２４を除去して第１１図
１ｇ）となる。

その後、通常のプロセヌによって素子領域６に素子を形
成する。

このように、 １．７μｍ〈素子分離領域の幅禁止領域＜２．５μｍと
いう制約をもうける事により、埋め込みレジストを形成
できなくて、かつ、平坦化レジストで平坦化できないく
ぼみがなくなり、このため、平坦な絶線・物理め込み素
子分離ができた。

発明の効果 以上のように本発明によれば、平坦化レジストの表面を
平坦化でき、しだがって、平坦化埋め込み素子分離がで
きる。

【図面の簡単な説明】

第１図（ａ）・〜（ｇ）は本発明の一実、鬼例の半導体
装置の製造工程断面図、第２図（ＩＬ）〜（ｇ）は従来
の半導体装置の製造工程断面図である。 １・・・・・・レジスト、２・・・・−・ＳｉＯ□、３
・・・・・・ＰＯＩ７Ｓｉ　。 ４・・・・ＳｉＯ２，５・・・Ｓｌ、６・・・・・・素
子領域、７・・・・・素子分離領域、８・・・・・・Ｃ
Ｖ　Ｄ　５ｉｎ２．９・・・・・・埋め込みレジスト、
１０・・・・・平坦化レジスト。 代理人の氏名　弁理士　粟　野　重　孝　ほか１名−−
・しシ’７Ｌ １．４−−　Ｓｉ０り し、素手頴工ぺ 派

Claims (1)

【特許請求の範囲】
1. 素子領域と素子分離領域を有し、前記素子分離領域が絶
   縁物で埋め込まれる構造を有し、広い素子分離領域に、
   素子領域と素子分離領域の段差分の埋め込みを行なった
   後、粘性物質で平坦化を行なう半導体装置であって、前
   記素子分離領域の幅が、前記素子領域の側面に形成され
   る前記絶縁膜の厚さの２倍にマスク合わせ精度を加えた
   値より大きく、かつ、前記素子領域の側面に形成される
   前記絶縁膜の厚さの２倍とマスク合わせ精度の２倍と可
   能な最小パターン寸法を加えた値より小さい領域の存在
   しないことを特徴とする半導体装置。