DE19914305A1

DE19914305A1 - Elektronische Vorrichtung

Info

Publication number: DE19914305A1
Application number: DE19914305A
Authority: DE
Inventors: Kanji Otsuka
Original assignee: Fujitsu Ltd; Hitachi Ltd; Matsushita Electronics Corp; Mitsubishi Electric Corp; NEC Corp; Oki Electric Industry Co Ltd; Sharp Corp; Sanyo Electric Co Ltd; Sony Corp
Current assignee: OTSUKA, KANJI, HIGASHIYAMATO, JP; Panasonic Corp; NEC Corp; Sharp Corp; Sanyo Electric Co Ltd; Sony Corp; Fujitsu Semiconductor Ltd; Renesas Electronics Corp; Lapis Semiconductor Co Ltd
Priority date: 1998-03-31
Filing date: 1999-03-29
Publication date: 1999-10-07
Anticipated expiration: 2019-03-30
Also published as: US20030090291A1; JPH11284126A; US6693801B2; FR2782812B1; FR2782812A1; DE19914305B4; US6522173B1; JP3480306B2

Abstract

Eine elektronische Vorrichtung enthält eine Verdrahtungsplatine und wenigstens ein Paar von Signalleitungen, welche auf der Verdrahtungsplatine parallel vorgesehen sind und eine gleiche Länge besitzen. Es ist ein Chip auf der Verdrahtungsplatine montiert und enthält wenigstens einen Differenztreiber, der komplementäre digitale Sendesignale an die wenigstens eine der Leitungen ausgibt. Ein Paar von System-Stromversorgungsleitungen ist vorgesehen, um erste und zweite Stromversorgungsspannungen dem oben erwähnten wenigstens einen Differenztreiber zuzuführen. Die Stromversorgungsleitungen sind zueinander parallel und haben gleiche Länge.

Description

HINTERGRUND DER ERFINDUNG 1. Gebiet der Erfindung

Die vorliegende Erfindung betrifft eine elektro nische Vorrichtung, die eine Transferschaltung besitzt, welche ein digitales Sendesignal, das von einem Treiber ausgegeben wurde, über Signalleitungen zu einem Empfänger überträgt.

2. Beschreibung des Standes der Technik

Fig. 1 ist ein Schaltungsdiagramm eines Beispiels einer herkömmlichen elektronischen Vorrichtung. Die elek tronische Vorrichtung enthält einen CMOS-Differenztreiber 3 und einen CMOS-Differenzempfänger 4. Der CMOS-Treiber 3 setzt ein digitales Sendesignal 3 in komplementäre digitale Sendesignale CS und /CS um, die jeweils auf Signalleitungen 1 und 2 ausgegeben werden. Der CMOS-Differenzempfänger 4 empfängt die komplementären digitalen Sendesignale CS und /CS, die über die Signalleitungen 1 und 2 übertragen wur den, und generiert daraus ein digitales Empfangssignal RS, welches dem digitalen Sendesignal TS entspricht.

Der CMOS-Differenztreiber 3 enthält einen CMOS- Treiber 5, der das digitale Positivphase-Sendesignal CS ausgibt, welches mit dem digitalen Sendesignal TS in Phase liegt. Der CMOS-Treiber 5 enthält einen n-Kanal-MOS-(nMOS)-Tran sistor 6, der als ein Abschlußelement dient, und einen p-Kanal-MOS-(pMOS)-Transistor 7, der als ein Abschlußele ment dient. Der CMOS-Differenztreiber 3 enthält einen CMOS-Inverter 8, der einen pMOS-Transistor 9 enthält, der als ein Abschlußelement dient, und einen nMOS-Transistor 10, der als Pull-down-Element dient.

Der CMOS-Differenzempfänger 4 enthält einen CMOS- Treiber 11, der das in Phase liegende digitale Phasensende signal CS empfängt, welches über die Signalleitung 1 über tragen wird. Der CMOS-Treiber 11 enthält einen nMOS-Transi stor 12, der als ein Abschlußelement dient, und einen pMOS- Transistor 13, der als ein Pull-down-Element dient. Der CMOS-Differenzempfänger 4 enthält einen CMOS-Inverter 14, der das digitale Gegenphasensendesignal /CS empfängt, wel ches über die Signalleitung übertragen wird. Der CMOS-In verter 14 enthält einen pMOS-Transistor 15, der als ein Ab schlußelement dient, und einen nMOS-Transistor 16, der als ein Pull-down-Element dient.

Wenn die in dieser Weise konfigurierte elektroni sche Vorrichtung das digitale Sendesignale TS von dem nied rigen Pegel auf den hohen Pegel umschaltet, wird der nMOS-Transistor 6 des CMOS-Treibers 5 EIN-geschaltet und es wird der pMOS-Transistor 7 AUS-geschaltet. Ferner wird der pMOS-Transistor 9 des CMOS-Inverters 8 AUS-geschaltet und es wird der nMOS-Transistor 10 EIN-geschaltet.

Es wird damit eine Ladung, welche den Eingangsan schluß des CMOS-Treibers 11 von dem niedrigen Pegel auf den hohen Pegel schaltet, der Signalleitung 1 über den CMOS-Treiber 5 zugeführt und es wird eine Ladung, die den Ein gangsanschluß des CMOS-Inverters 14 von dem hohen Pegel auf den niedrigen Pegel schaltet, von der Erde von der Signal leitung 2 über den CMOS-Inverter 8 gezogen.

Die zuvor erläuterte Erscheinung kann so verstan den werden, daß die positive Signalenergie, welche den Ein gangsanschluß des CMOS-Treibers 11 von dem niedrigen Pegel auf den hohen Pegel ändert, über die Signalleitung 1 von dem CMOS-Treiber 5 zugeführt wird und daß die negative Si gnalenergie, die den Eingangsanschluß des CMOS-Inverters 14 von dem hohen Pegel auf den niedrigen Pegel ändert, von dem CMOS-Inverter 8 der Signalleitung 2 zugeführt wird.

Wenn der Eingangsanschluß des CMOS-Treibers 11 von dem niedrigen Pegel auf den hohen Pegel schaltet und der Eingangsanschluß des CMOS-Inverters 14 von dem hohen Pegel auf den niedrigen Pegel schaltet, wird der nMOS-Tran sistor 12 des CMOS-Treibers 11 EIN-geschaltet und es wird der pMOS-Transistor 13 AUS-geschaltet. Ferner wird der pMOS-Transistor 15 des CMOS-Inverters 14 EIN-geschaltet und es wird der nMOS-Transistor 16 derselben AUS-geschaltet.

Damit werden die Ausgangsgrößen des CMOS-Treibers 11 und des CMOS-Inverters 14 von dem niedrigen Pegel auf den hohen Pegel gebracht. Es wird somit das digitale Emp fangssignal RS, welches von dem CNOS-Differenzempfänger 4 ausgegeben wird, von dem niedrigen Pegel auf den hohen Pe gel geschaltet. Somit empfängt der CMOS-Differenzempfänger 4 im wesentlichen das digitale Sendesignal TS.

Wenn im Gegensatz dazu das digitale Sendesignal TS von dem hohen Pegel auf den niedrigen Pegel geschaltet wird, so wird der nMOS-Transistor 6 des CMOS-Treibers 5 AUS-geschaltet und es wird der pMOS-Transistor 7 EIN-ge schaltet. Ferner wird der pMOS-Transistor 9 des CMOS-Inver ters 8 EIN-geschaltet und es wird der nMOS-Transistor 10 desselben AUS-geschaltet.

Damit wird eine Ladung, welche den Eingangsan schluß des CMOS-Treibers 11 von dem hohen Pegel auf den niedrigen Pegel schaltet, zur Erde von der Signalleitung 1 über den CMOS-Treiber 5 gezogen und es wird eine Ladung, welche den Eingangsanschluß des CMOS-Inverters 14 von dem niedrigen Pegel auf den hohen Pegel schaltet, der Signal leitung 2 von dem CMOS-Inverter 8 zugeführt.

Die zuvor erläuterte Erscheinung kann so betrach tet werden, daß negative Signalenergie, welche den Ein gangsanschluß des CMOS-Treibers 11 von dem hohen Pegel auf den niedrigen Pegel ändert, der Signalleitung 1 von dem CMOS-Treiber 5 zugeführt wird, und daß positive Signalener gie, die den Eingangsanschluß des CMOS-Inverters 14 von dem niedrigen Pegel auf den hohen Pegel ändert, der Signallei tung 2 von dem CMOS-Inverter 8 zugeführt wird.

Wenn der Eingangsanschluß des CMOS-Inverters 11 von dem hohen Pegel auf den niedrigen Pegel schaltet und der Eingangsanschluß des CMOS-Inverters 14 von dem niedri gen Pegel auf den hohen Pegel schaltet, wird der nMOS-Tran sistor 12 des CMOS-Treibers 11 AUS-geschaltet und es wird der pMOS-Transistor 13 desselben EIN-geschaltet. Ferner wird der pMOS-Transistor 15 des CMOS-Inverters 14 AUS-ge schaltet und es wird der nMOS-Transistor 16 desselben EIN- geschaltet.

Damit werden die Ausgangsgrößen des CMOS-Treibers 11 und des CMOS-Inverters 14 von dem hohen Pegel auf den niedrigen Pegel geschaltet. Damit wird das digitale Emp fangssignal RS, welches von dem CMOS-Differenzempfänger 4 ausgegeben wird, von dem hohen Pegel auf den niedrigen Pe gel geschaltet. Damit empfängt der CMOS-Differenzempfänger 4 im wesentlichen das digitale Sendesignal TS.

Wie oben beschrieben ist, wird bei der herkömmli chen elektronischen Vorrichtung, die in Fig. 1 gezeigt ist, die komplementäre Signalenergie den Signalleitungen 1 und 2 von dem CMOS-Differenztreiber 3 zugeführt, wenn das digita le Sendesignal TS sich ändert, so daß die komplementären digitalen Sendesignale CS und /CS, die aus dem digitalen Sendesignal TS abgeleitet wurden, zu dem CMOS-Differenzemp fänger 4 über die Signalleitungen 1 und 2 übertragen wer den.

Wenn die Signalleitungen 1 und 2 parallele Lei tungen mit gleicher Länge sind, so daß der Kopplungskoeffi zient dicht bei 1 liegt, bilden die Signalleitungen 1 und 2 einen Übertragungspfad, in welchem das elektromagnetische Feld angenähert geschlossen ist. Damit werden die komple mentären digitalen Sendesignale CS und /CS in einem Modus übertragen, der eng bei einem TEM (Transversed Electroma gnetic Mode = transversaler elektromagnetischer Modus) liegt und es kann somit eine Beschleunigung der Signalüber tragung erreicht werden.

Es sei jedoch darauf hingewiesen, daß dann, wenn die komplementären digitalen Sendesignale CS und /CS von dem CMOS-Differenztreiber 3 zu dem CMOS-Differenzempfänger 4 gelangen, komplementäre Signalenergie, die den Signallei tungen 1 und 2 von dem CMOS-Differenztreiber 3 zugeführt wird, von der Stromversorgungsleitung zugeführt wird. Um daher die Signalübertragung noch weiter zu beschleunigen, ist es erforderlich, die komplementäre Signalenergie dem CNOS-Differenztreiber 3 von der Stromversorgungsleitung mit einer höheren Geschwindigkeit zuzuführen. Es gibt jedoch in dieser Hinsicht keinen Vorschlag.

ZUSAMMENFASSUNG DER ERFINDUNG

Es ist eine Aufgabe der vorliegenden Erfindung, eine elektronische Vorrichtung oder Gerät zu schaffen, wel ches mit einer CPU und einer Vielzahl von Speichern ausge rüstet ist, in welcher bzw. in welchem ein Signal zwischen der CPU und den Speichern mit einer höheren Geschwindigkeit übertragen werden kann.

Die zuvor angegebene Aufgabe der vorliegenden Er findung wird durch eine elektronische Vorrichtung erreicht, die aufweist: eine Verdrahtungsplatine, wenigstens ein Paar von Signalleitungen, welches auf der Verdrahtungsplatine parallel vorgesehen ist und eine gleiche Länge besitzt; ein Chip, welches auf der Verdrahtungsplatine montiert ist und wenigstens einen Differenztreiber enthält, der komplementä re digitale Sendesignale zu wenigstens einer der oben er wähnten Leitungen ausgibt; und ein Paar von Stromversor gungssystemleitungen, über die erste und zweite Stromver sorgungsspannungen dem oben erwähnten wenigstens einen Dif ferenztreiber zugeführt werden, wobei das Paar der Strom versorgungssystemleitungen zueinander parallel sind und gleiche Länge aufweisen.

Wenn ein digitales Sendesignal, welches an den Differenztreiber angelegt wird, sich in seinem Pegel än dert, wird eine resultierende komplementäre Signalenergie, welche die Pegel der Eingangsanschlüsse eines Differenzemp fängers ändert, der an das Paar der Signalleitungen ange schlossen ist, dorthin durch den Differenztreiber zuge führt. Die zuvor erwähnte komplementäre Signalenergie wird über die Stromversorgungssystemleitungen dem Differenztrei ber zugeführt.

Die Stromversorgungssystemleitungen sind zueinan der parallel und haben gleiche Länge und arbeiten somit als ein Übertragungspfad, in welchem das elektromagnetische Feld angenähert in bezug auf die komplementäre Signalener gie, die dem Differenztreiber zuzuführen ist, geschlossen ist. Es kann somit die komplementäre Signalenergie, die dem Differenztreiber zuzuführen ist, zu diesem mit einer hohen Geschwindigkeit ohne irgendeine Dämpfung übertragen werden. Es können somit die komplementären digitalen Sendesignale über ein Paar von Signalleitungen mit einer hohen Geschwin digkeit übertragen werden.

Die oben erwähnten Ziele der vorliegenden Erfin dung werden auch durch eine elektronische Vorrichtung er reicht, die folgendes aufweist: eine Verdrahtungsplatine; wenigstens eine Signalleitung, die auf der Verdrahtungspla tine ausgebildet ist; ein Chip, welches auf der Verdrah tungsplatine montiert ist und einen Treiber enthält, der ein nicht differentielles digitales Sendesignal ausgibt; und einen ersten Kondensator, der zwischen die Stromversor gungssystemleitungen geschaltet ist, die auf dem Chip aus gebildet sind, über welche Leitungen erste und zweite Stromversorgungsspannungen dem Treiber zugeführt werden, wobei die Stromversorgungssystemleitungen parallel zueinan der sind und gleiche Länge besitzen.

Bei der zuvor erläuterten Konfiguration kann, be vor die komplementäre Signalenergie dem Differenztreiber über die Stromversorgungssystemleitungen zugeführt wird, die komplementäre Signalenergie zu diesem von dem ersten Kondensator zugeführt werden. Es kann damit das digitale Sendesignal über die Signalleitung mit einer hohen Ge schwindigkeit übertragen werden.

Die oben angegebenen Ziele der vorliegenden Er findung werden auch durch eine elektronische Vorrichtung erreicht, die folgendes aufweist: eine Verdrahtungsplatine mit einer ersten und einer zweiten Oberfläche; einer CPU, die auf einem Chip-Montagebereich montiert ist, der an ei nen zentralen Abschnitt der ersten Oberfläche der Verdrah tungsplatine vorgesehen ist; Speicher, die auf wenigstens einer der ersten und zweiten Oberflächen der Verdrahtungs platine montiert sind; erste, zweite, dritte und vierte Gruppen von jeweiligen parallelen Signalleitungen, die eine gleiche Länge haben. Die erste, zweite, dritte und vierte Gruppe erstrecken sich jeweils auf der ersten Oberfläche von den Seiten des Chip-Montagebereiches in vier orthogona len Richtungen, durchdringen die Schaltungsplatine und er strecken sich auf der zweiten Oberfläche zu einem Zentrum derselben hin. Die Speicher, die in einem gleichen Abstand von Anschlüssen zwischen den Anschlüssen der CPU und der ersten bis vierten Gruppe der Signalleitungen entlang der vier orthogonalen Abstände gelegen sind, sind von einem identischen Typ und sind an entsprechende Gruppen der Si gnalleitungen angeschlossen.

Es ist damit möglich, die Längen der Signallei tungen einer elektronischen Vorrichtung zu minimieren, die durch eine einzelne Verdrahtungsplatine gebildet ist und bei der es erforderlich ist, eine CPU und Speicher, die durch diese zugegriffen werden, mit Hilfe von gleich langen parallelen Leitungen zu verbinden. Es können damit Signale zwischen der CPU und den Speichern mit einer hohen Ge schwindigkeit übertragen werden.

Die oben angegebenen Ziele der vorliegenden Er findung werden auch durch eine elektronische Vorrichtung erreicht, die folgendes aufweist: eine erste und eine zwei ten Verdrahtungsplatine, die jeweils eine erste und eine zweiten Oberfläche besitzen; eine auf einem Chip-Montage bereich montierte CPU, der an einem zentralen Abschnitt der ersten Oberfläche der ersten Verdrahtungsplatine vorgesehen ist; Speicher, die auf wenigstens einer der ersten und zweiten Oberflächen der Verdrahtungsplatine montiert sind, und erste, zweite, dritte und vierte Gruppen von jeweiligen parallelen Signalleitungen, die eine gleiche Länge haben. Die erste, zweite, dritte und vierte Gruppe erstrecken sich jeweils auf der ersten Oberfläche von den Seiten des Chip- Montagebereiches in vier orthogonalen Richtungen und er strecken sich auf der zweiten Oberfläche zu einem Zentrum derselben hin. Die Speicher, die in einem gleichen Abstand von Anschlüssen zwischen den Anschlüssen der CPU und den ersten bis vierten Gruppen der Signalleitungen entlang der vier orthogonalen Abstände gelegen sind, sind von einem identischen Typ und sind an entsprechende Gruppen der Si gnalleitungen angeschlossen.

Es ist damit möglich, die Länge der Signalleitun gen einer elektronischen Vorrichtung zu minimieren, die durch zwei Verdrahtungsplatinen gebildet ist und die eine CPU und Speicher verbinden soll, die durch diese zugegrif fen werden, und zwar mit Hilfe von gleich langen parallelen Leitungen. Es können damit Signale zwischen der CPU und den Speichern mit einer hohen Geschwindigkeit übertragen wer den.

Die zuvor erläuterten Ziele der vorliegenden Er findung werden durch eine elektronische Vorrichtung er reicht, die aufweist: erste und zweite Halbleitersubstrate, die jeweils eine erste und zweite Oberfläche besitzen; eine CPU, die an einem Chip-Montagebereich montiert ist, welcher an einer zentralen Position der ersten Oberfläche des er sten Halbleitersubstrats vorgesehen ist; Speicher, die auf wenigstens einer der ersten und zweiten Oberflächen des Halbleitersubstrats montiert sind; und erste, zweite, drit te und vierte Gruppen von jeweiligen parallelen Signallei tungen, die eine gleiche Länge haben. Die erste, zweite, dritte und vierte Gruppe erstreckt sich jeweils auf der er sten Oberfläche von den Seiten des Chip-Montagebereiches in vier orthogonalen Richtungen und erstrecken sich auf der zweiten Oberfläche zu einem Zentrum derselben hin. Die Speicher, die in einem gleichen Abstand von den Anschlüssen zwischen den Anschlüssen der CPU und den ersten bis vierten Gruppen der Signalleitungen entlang der vier orthogonalen Abstände gelegen sind, sind von einem identischen Typ und sind an entsprechende Gruppen der Signalleitungen ange schlossen.

Es ist damit möglich, die Längen der Signallei tungen einer elektronischen Vorrichtung zu minimieren, die durch zwei Halbleitersubstrate gebildet ist und die eine CPU und Speicher verbinden soll, die durch diese zugegrif fen werden, was mit Hilfe von gleich langen parallelen Lei tungen erfolgt. Es können damit Signale zwischen der CPU und den Speichern mit einer hohen Geschwindigkeit übertra gen werden.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Andere Ziele, Merkmale und Vorteile der vorlie genden Erfindung ergeben sich aus der folgenden detaillier ten Beschreibung, wenn diese in Verbindung mit den beige fügten Zeichnungen gelesen wird, in welchen:

Fig. 1 ein Schaltungsdiagramm einer herkömmlichen elektronischen Vorrichtung ist;

Fig. 2 ein schematisches Diagramm einer ersten Ausführungsform der vorliegenden Erfindung ist;

Fig. 3 eine schematische Querschnittsansicht ei ner ersten Struktur eines Paares von Signalleitungen und eines Paares von Stromversorgungs- und Erdungsleitungen zeigt, die in der ersten Ausführungsform der vorliegenden Erfindung verwendet werden;

Fig. 4 eine schematische Querschnittsansicht ei ner zweiten Struktur eines Paares von Signalleitungen und eines Paares von Stromversorgungs- und Erdungsleitungen ist, die in der ersten Ausführungsform der vorliegenden Er findung verwendet werden;

Fig. 5 ein schematisches Diagramm einer zweiten Ausführungsform der vorliegenden Erfindung ist;

Fig. 6 eine schematische Querschnittsansicht ei ner ersten Struktur eines Paares von Signalleitungen und eines Paares von Stromversorgungs- und Erdungsleitungen ist, die in der zweiten Ausführungsform der vorliegenden Erfindung verwendet werden;

Fig. 7 eine schematische Querschnittsansicht ei ner zweiten Struktur des Paares der Signalleitungen und des Paares der Stromversorgungs- und Erdungsleitungen ist, die in der zweiten Ausführungsform der vorliegenden Erfindung verwendet werden;

Fig. 8 ein schematisches Diagramm einer dritten Ausführungsform der vorliegenden Erfindung ist;

Fig. 9 ein schematisches Diagramm einer vierten Ausführungsform der vorliegenden Erfindung ist;

Fig. 10 eine schematische Draufsicht einer Struk tur eines IC-Chip-Montagebereiches ist, der verwendet wird, wenn ein Paar von Signalleitungen, die in der vierten Aus führungsform der vorliegenden Erfindung verwendet werden, eine koplanare Verdrahtungsstruktur besitzt;

Fig. 11 eine schematische perspektivische Ansicht des Teiles eines IC-Chip-Montagebereiches ist, der verwen det wird, wenn das Paar der Signalleitungen, die in der vierten Ausführungsform der vorliegenden Erfindung verwen det werden, eine gestapelte Verdrahtungsstruktur besitzt;

Fig. 12 ein schematisches Diagramm einer fünften Ausführungsform der vorliegenden Erfindung ist;

Fig. 13 ein Schaltungsdiagramm einer Konfigurati on eines Drei-Zustands-CMOS-Differenztreibers ist, der in der fünften Ausführungsform der vorliegenden Erfindung ver wendet wird;

Fig. 14 ein Schaltungsdiagramm einer Konfigurati on eines Abschluß-Widerstandsteiles ist, der in der fünften Ausführungsform der vorliegenden Erfindung verwendet wird;

Fig. 15 ein schematisches Diagramm einer sechsten Ausführungsform der vorliegenden Erfindung ist;

Fig. 16 ein schematisches Diagramm einer siebten Ausführungsform der vorliegenden Erfindung ist;

Fig. 17 ein Wellenformdiagramm einer Betriebswei se der siebten Ausführungsform der vorliegenden Erfindung ist;

Fig. 18 ein schematisches Diagramm einer achten Ausführungsform der vorliegenden Erfindung ist;

Fig. 19 ein schematisches Diagramm einer neunten Ausführungsform der vorliegenden Erfindung ist;

Fig. 20 ein schematisches Diagramm einer zehnten Ausführungsform der vorliegenden Erfindung ist;

Fig. 21 ein schematisches Diagramm einer elften Ausführungsform der vorliegenden Erfindung ist;

Fig. 22 ein schematisches Diagramm einer zwölften Ausführungsform der vorliegenden Erfindung ist;

Fig. 23 ein schematisches Diagramm einer drei zehnten Ausführungsform der vorliegenden Erfindung ist;

Fig. 24 ein Zeitplan einer Betriebsweise der dreizehnten Ausführungsform der vorliegenden Erfindung ist;

Fig. 25 ein schematisches Diagramm einer vier zehnten Ausführungsform der vorliegenden Erfindung ist;

Fig. 26 ein schematisches Diagramm einer fünf zehnten Ausführungsform der vorliegenden Erfindung ist;

Fig. 27 ein schematisches Diagramm einer sech zehnten Ausführungsform der vorliegenden Erfindung ist;

Fig. 28 ein schematisches Diagramm einer sieb zehnten Ausführungsform der vorliegenden Erfindung ist;

Fig. 29 ein schematisches Diagramm einer acht zehnten Ausführungsform der vorliegenden Erfindung ist;

Fig. 30 eine schematische Draufsicht einer neun zehnten Ausführungsform der vorliegenden Erfindung ist;

Fig. 31 eine schematische Bodenansicht der neun zehnten Ausführungsform der vorliegenden Erfindung ist;

Fig. 32 eine schematische Draufsicht von einigen Leitungen ist, die auf einer Verdrahtungsplatine ausgebil det sind, die bei der neunzehnten Ausführungsform der vor liegenden Erfindung verwendet wird;

Fig. 33 eine schematische Bodenansicht von eini gen Leitungen ist, die auf der Verdrahtungsplatine ausge bildet sind, die in der neunzehnten Ausführungsform der vorliegenden Erfindung verwendet wird;

Fig. 34 eine schematische Bodenansicht eines ei nen Abschlußwiderstand bildenden Bereiches ist, der auf der Verdrahtungsplatine vorgesehen ist, die in der neunzehnten Ausführungsform der vorliegenden Erfindung verwendet wird;

Fig. 35 eine schematische Querschnittsansicht ei ner zwanzigsten Ausführungsform der vorliegenden Erfindung ist;

Fig. 36 eine schematische Draufsicht einer ein undzwanzigsten Ausführungsform der vorliegenden Erfindung ist;

Fig. 37 eine schematische Bodenansicht der ein undzwanzigsten Ausführungsform der vorliegenden Erfindung ist;

Fig. 38 eine schematische Querschnittsansicht ei ner zweiundzwanzigsten Ausführungsform der vorliegenden Er findung ist;

Fig. 39 eine schematische Draufsicht einer drei undzwanzigsten Ausführungsform der vorliegenden Erfindung ist;

Fig. 40 eine schematische Querschnittsansicht ist, und zwar entlang einer Linie X1-X1, die in Fig. 39 gezeigt ist;

Fig. 41 eine schematische Draufsicht einer vier undzwanzigsten Ausführungsform der vorliegenden Erfindung ist;

Fig. 42 eine schematische Querschnittsansicht ge mäß einer Linie X2-X2 ist, die in Fig. 40 gezeigt ist;

Fig. 43 eine schematische Draufsicht einer fünf undzwanzigsten Ausführungsform der vorliegenden Erfindung ist;

Fig. 44 eine schematische Querschnittsansicht ge mäß einer Linie X3-X3 ist, die in Fig. 43 gezeigt ist;

Fig. 45 eine schematische Draufsicht einer sechs undzwanzigsten Ausführungsform der vorliegenden Erfindung ist;

Fig. 46 eine schematische Querschnittsansicht ge mäß einer Linie X4-X4 ist, die in Fig. 45 gezeigt ist;

Fig. 47 eine schematische Draufsicht einer sie benundzwanzigsten Ausführungsform der vorliegenden Erfin dung ist; und

Fig. 48 eine schematische Querschnittsansicht ge mäß einer Linie X5-X5 ist, die in Fig. 47 gezeigt ist.

BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN

Es folgt nun eine Beschreibung unter Bezugnahme auf die Fig. 2 bis 48 der ersten bis siebenundzwanzigsten Ausführungsformen der vorliegenden Erfindung.

Erste Ausführungsform (Fig. 2 bis 4)

Fig. 2 ist ein schematisches Diagramm, welches eine erste Ausführungsform der vorliegenden Erfindung ver anschaulicht, die ein Paar von Signalleitungen besitzt, welche keine Verzweigung aufweisen und eine Übertragungs schaltung enthält, die Signale in einer Richtung überträgt.

Die in Fig. 2 gezeigte Konfiguration enthält eine Verdrahtungsplatine 20 und ein Paar 21 von Signalleitungen 22 und 23, die aus gleich langen parallelen Leitungen ge bildet sind, welche einen großen Kupplungskoeffizienten ha ben. Ein Stromversorgungsspannungseingangsanschluß 24 ist auf der Verdrahtungsplatine 20 ausgebildet und empfängt ei ne positive Stromversorgungsspannung VDD. Ein Erdungsspan nungseingangsanschluß 25 ist auf der Verdrahtungsplatine 20 ausgebildet und empfängt eine Erdungsspannung VSS. Ein Paar 26 aus einer Stromversorgungsleitung 27 und einer Erdungs leitung 28 ist aus gleich langen parallelen Leitungen ge bildet, die einen großen Kopplungskoeffizienten haben. Das Paar 26 der Stromversorgungs- und Erdungsleitungen besitzt den gleichen charakteristischen Impedanzwert wie derjenige des Paares 21 der Signalleitungen. Im folgenden werden die Stromversorgungsleitung und die Erdungsleitung als Strom versorgungssystemleitungen als Ganzes bezeichnet.

Ein integrierter Schaltungschip (im folgenden als ein IC-Chip bezeichnet) 29 ist auf der Verdrahtungsplatine 20 montiert und besitzt einen Stromversorgungsspannungsein gangsanschluß 29A, der mit der Stromversorgungsleitung 27 verbunden ist, und einen Erdungsspannungseingangsanschluß 29B, der mit der Erdungsleitung 28 verbunden ist, und Signalausgangsanschlüsse 29C und 29D, die mit den Signal leitungen 22 bzw. 23 verbunden sind. Der IC-Chip 29 besitzt einen CMOS-Differenztreiber 30, der das digitale Sendesi gnal TS in komplementäre digitale Sendesignale CS und /CS umsetzt und der die Signale CS und /CS zu den Enden der Si gnalleitungen 22 und 23 über Signalausgangsanschlüsse 29C und 29D ausgibt.

Der CMOS-Differenztreiber 30 enthält einen CMOS-Treiber 31 mit der gleichen Konfiguration wie diejenige des CMOS-Treibers 5, der in Fig. 1 gezeigt ist, und einen CMOS-Inverter 32 mit der gleichen Konfiguration wie diejenige des CMOS-Inverters 8, der in Fig. 1 gezeigt ist.

Es ist ein IC-Chip 33 auf der Verdrahtungsplatine 33 montiert und besitzt Signaleingangsanschlüsse 33A und 33B, die jeweils mit den anderen Enden der Signalleitungen 22 bzw. 23 verbunden sind. Der IC-Chip 33 enthält einen CMOS-Differenzempfänger 34, der die komplementären digita len Sendesignale CS und /CS empfängt, die über die Signal leitungen 22 und 23 übertragen wurden, und der das digitale Empfangssignal RS, welches dem digitalen Sendesignal TS entspricht, an eine interne Schaltung (nicht gezeigt) aus gibt. Der CMOS-Differenztreiber 34 besitzt die gleiche Kon figuration wie diejenige des CMOS-Differenzempfängers 4, der in Fig. 1 gezeigt ist.

Es ist möglich, den charakteristischen Impe danzwert des Signalverkettungspaares 21 auf einen willkür lichen Wert zwischen 20 Ω und 100 Ω einzustellen. Da je doch die Gatter des CMOS-Differenzempfängers 34 aus CMOS-Gattern bestehen (CMOS-Treiber und CMOS-Inverter), werden die komplementären digitalen Sendesignale CS und /CS, die über das Paar 21 der Signalleitungen übertragen werden, dort reflektiert und die reflektierten komplementären digi talen Sendesignale CS und /CS werden über das Paar 21 der Signalleitungen in der umgekehrten Richtung ausgebreitet und erreichen den CMOS-Differenztreiber 30.

Es wird somit der EIN-Widerstand des CMOS-Diffe renztreibers 30 so eingestellt oder gewählt, daß er mit dem charakteristischen Impedanzwert des Paares 21 der Signal leitungen übereinstimmt, so daß die reflektierten komple mentären digitalen Sendesignale CS und /CS, die durch, das Paar 21 der Signalleitungen ausgebreitet werden, in der um- gekehrten Richtung ausgebreitet werden. Es ist bei der zu vor erläuterten Anordnung möglich, die reflektierten kom plementären digitalen Sendesignale CS und /CS daran zu hin dern, an dem CMOS-Differenztreiber 30 erneut reflektiert zu werden und zu verhindern, daß die vorwärts gerichteten kom plementären digitalen Sendesignale CS und /CS zu irgendei nem Zeitpunkt gestört werden.

Fig. 3 ist eine schematische Querschnittsansicht einer ersten Struktur des Paares 21 der Signalleitungen und des Paares 26 der Stromversorgungs- und Erdungsleitungen. Bei der ersten Struktur sind die Signalleitungen 22 und 23, die Stromversorgungsleitung 27 und die Erdungsleitung 28 auf einer identischen Oberfläche einer isolierenden Platine 35 parallel ausgebildet, welche Platine die Verdrahtungs platine 20 bildet, so daß das Paar 21 der Signalleitungen und das Paar 26 in einer koplanaren Verdrahtungsformation angeordnet sind. In der Nähe des Paares 21 der Signallei tungen und des Paares 26 der Stromversorgungs- und Erdungs leitungen gibt es keine Stromversorgungsleitung und Er dungsleitung, die nicht paarweise zusammengefaßt bzw. ange ordnet sind.

Es sei nun angenommen, daß 'a' einen Abstand zwi schen dem Zentrum der Signalleitung 22 und der Signallei tung 23 in der Breitenrichtung und den Abstand zwischen dem Zentrum der Stromversorgungsleitung 27 und dem Zentrum der Erdungsleitung 28 in der Breitenrichtung bezeichnet und daß 'b' den Intervall zwischen dem Paar 21 der Signalleitungen und dem Paar 26 der Stromversorgungs- und Erdungsleitungen bezeichnet. Wenn die Konstruktion so ausgelegt ist, daß b < 2a befriedigt wird, ist es möglich, sowohl den Kopp lungskoeffizienten zwischen den Signalleitungen 22 und 23 als auch den Kopplungskoeffizienten zwischen der Stromver sorgungsleitung 26 und der Erdungsleitung 28 angenähert gleich 1 zu machen. Damit bildet das Paar 21 der Signallei tungen und das Paar 26 der Stromversorgungs- und Erdungs leitungen Übertragungsleitungen, in welchen das elektroma gnetische Feld angenähert geschlossen ist.

Fig. 4 ist eine schematische Querschnittsansicht einer zweiten Struktur des Paares 21 der Signalleitungen und des Paares 26 der Stromversorgungs- und Erdungsleitun gen. Bei der zweiten Struktur liegen die Signalleitung 22 und die Signalleitung 23 einander gegenüber, und zwar über die isolierende Platine 35, und die Stromversorgungsleitung 27 und die Erdungsleitung 28 liegen durch diese hindurch einander gegenüber, so daß das Paar 21 der Signalleitungen und das Paar 26 der Stromversorgungs- und Erdungsleitungen in einer gestapelten Verdrahtungsformation angeordnet sind. In der Nähe des Paares 21 der Signalleitungen und des Paa res 26 der Stromversorgungs- und Erdungsleitungen gibt es keine Stromversorgungsleitung und Erdungsleitung, welche Leitungen nicht paarweise angeordnet sind.

Es sei nun angenommen, daß 't' die Dicke der iso lierenden Platine 35 bezeichnet, 'c' die Breiten der Si gnalleitungen 22 und 23, der Stromversorgungsleitung 27 und der Erdungsleitung 28 bezeichnet, und 's' den Intervall zwischen benachbarten Paaren der Leitungen bezeichnet. Wenn die Konstruktion so ausgelegt ist, um s/(t + c) < 2 zu be friedigen, ist es möglich, sowohl den Kopplungskoeffizien ten zwischen den Signalleitungen 22 und 23 als auch den Kopplungskoeffizienten zwischen der Stromversorgungsleitung 27 und der Erdungsleitung 28 angenähert gleich 1 zu machen. Damit bildet das Paar 21 der Signalleitungen und das Paar 26 der Stromversorgungs- und Erdungsleitungen Übertragungs leitungen, in welchen das elektromagnetische Feld angenä hert geschlossen ist. Das Paar 26 der Stromversorgungs- und Erdungsleitungen muß nicht notwendigerweise in der Länge gleich dem Paar 21 der Signalleitungen und parallel dazu sein.

Bei der ersten Ausführungsform der vorliegenden Erfindung, die in dieser Weise konfiguriert ist, wird dann, wenn das digitale Sendesignal TS von dem niedrigen Pegel auf den hohen Pegel schaltet, die positive Signalenergie, welche den In-Phase-Eingangsanschluß des CNOS-Differenzemp fängers 34 von dem niedrigen Pegel auf den hohen Pegel än dert, zu der Signalleitung 22 von dem CMOS-Treiber 31 zuge führt und wird über die Signalleitung 22 zu dem In-Phase- Eingangsanschluß des CMOS-Differenzempfängers 34 übertra gen. Ferner wird die negative Signalenergie, welche den Ge genphasen-Eingangsanschluß des CMOS-Differenzempfängers 34 von dem hohen Pegel auf den niedrigen Pegel ändert, der Si gnalleitung 23 von dem CMOS-Inverter 32 zugeführt und wird über die Signalleitung 23 zu dem Gegenphasen-Eingangsan schluß des CMOS-Differenzempfängers 34 übertragen.

Wenn im Gegensatz dazu das digitale Sendesignal TS von dem hohen Pegel auf den niedrigen Pegel schaltet, wird negative Signalenergie, welche den In-Phase-Eingangs anschluß des CMOS-Differenzempfängers 34 von dem hohen Pe gel auf den niedrigen Pegel ändert, der Signalleitung 22 von dem CMOS-Treiber 31 zugeführt und wird über die Signal leitung 22 zu dem In-Phase-Eingangsanschluß des CMOS-Diffe renztreibers 34 übertragen. Ferner wird positive Signale nergie, welche den Gegenphasen-Eingangsanschluß des CMOS- Differenzempfängers 34 von dem niedrigen Pegel auf den ho hen Pegel ändert, der Signalleitung 23 von dem CMOS-Inver ter 32 aus zugeführt und wird über die Signalleitung 23 zu dem Gegenphasen-Eingangsanschluß des CMOS-Differenzempfän gers 34 übertragen.

Wie oben beschrieben ist, wird gemäß der ersten Ausführungsform der vorliegenden Erfindung die komplementä re Signalenergie über die Signalleitungen 22 und 23 zu dem CMOS-Differenzempfänger 34 übertragen, wenn das digitale Sendesignal TS sich ändert. Es sei in diesem Fall darauf hingewiesen, daß die Signalleitungen 22 und 23 die Form von parallelen Leitungen mit gleicher Länge zu Paaren zusammen gefaßt sind und einen großen Kopplungskoeffizienten haben. Damit bilden die Signalleitungen 22 und 23 einen Übertra gungspfad, in welchem das elektromagnetische Feld nahezu geschlossen ist. Somit kann die komplementäre Signalenergie mit einem reduzierten Verlust übertragen werden, so daß die komplementäre Signalenergie über die Signalleitungen 22 und 23 in einem Modus übertragen werden kann, der dicht bei dem TEM liegt.

Da die Stromversorgungsleitung 27 und die Er dungsleitung 28 als parallele Leitungen mit gleicher Länge zu Paaren zusammengefaßt sind, die einen großen Kopplungs koeffizienten haben, bilden die Stromversorgungsleitung 27 und die Erdungsleitung 28 einen Übertragungspfad, in wel chem das elektromagnetische Feld nahezu geschlossen ist. Selbst wenn somit das Paar 26 der Stromversorgungs- und Er dungsleitungen lang ist, kann die komplementäre Signalener gie, die erforderlich ist, um die komplementären digitalen Sendesignale CS und /CS von dem CMOS-Differenztreiber 30 zu dem CMOS-Differenzempfänger 34 erforderlich ist, mit einem reduzierten Verlust zu dem CMOS-Differenztreiber 30 von dem Stromversorgungsspannungseingangsanschluß 24 und dem Er dungsspannungseingangsanschluß 25 in einem Modus übertragen werden, der dicht bei dem TEM liegt.

Zusätzlich zu dem oben gesagten, besitzt das Paar 26 der Stromversorgungs- und Erdungsleitungen den gleichen charakteristischen Impedanzwert wie derjenige des Paares 21 der Signalleitungen und ist somit an das Paar 21 derselben auf der Grundlage der charakteristischen Impedanz angepaßt. Damit stimmt die komplementäre Signalenergie, die an dem Paar 21 der Signalleitungen verbraucht wird, mit der kom plementären Signalenergie überein, die von dem Stromversor gungsspannungseingangsanschluß 24 und dem Erdungsspannungs eingangsanschluß 25 dem CMOS-Differenztreiber 30 zugeführt wird. Somit kann die komplementäre Signalenergie mit einem reduzierten Verlust übertragen werden.

Es ist somit gemäß der ersten Ausführungsform der vorliegenden Erfindung möglich, zu verhindern, daß die Wel lenformen der komplementären digitalen Sendesignale CS und /CS verformt werden, und möglich, auf diese Weise mit einer hohen Geschwindigkeit, die dicht bei derjenigen des Lichtes liegt, die komplementären digitalen Sendesignale CS und /CS über das Paar 21 der Signalleitungen von dem CMOS-Diffe renztreiber 30 zu dem CMOS-Differenzempfänger 34 zu über tragen.

Es ist zu bevorzugen, daß eine Stromversorgungs leitung und eine Erdungsleitung, über die die Stromversor gungsspannung und die Erdungsspannung an den CMOS-Treiber 30 zugeführt werden, der in dem CI-Chip 29 ausgebildet ist, auf paarweisen parallelen Leitungen gleicher Länge gebildet sind. In diesem Fall ist es möglich, einen Transfer der komplementären digitalen Sendesignale CS und /CS über das Paar 21 der Signalleitungen von dem CMOS-Differenztreiber 30 zu dem CMOS-Differenzempfänger 34 weiter zu beschleuni gen.

Ferner ist gemäß der ersten Ausführungsform der vorliegenden Erfindung der IC-Chip 33 mit dem Differenzemp fänger 34 als Empfänger ausgestattet. Der Differenzempfän ger 34 spricht nicht auf In-Phase-Störsignale und Störsi gnale an, die einer der Signalleitungen 22 und 23 überla gert sind, sondern spricht lediglich auf die komplementären digitalen Sendesignale CS und /CS an. Somit besitzt das Übertragungs- oder Sendesystem eine große Störsignalgrenze und es kann die Signalspannung reduziert werden. Obwohl beispielsweise die kleinste Amplitude in den existierenden Schaltungen gleich ist 0,8 V bis 1,5 V, kann die erste Aus führungsform der vorliegenden Erfindung die kleinste Ampli tude bis herab auf etwa 0,1 V reduzieren. Es ist damit mög lich, die Anstiegs- und Abfallsteigungen oder Flanken zu vermindern und eine Übertragung von Hochfrequenzsignalen zu erreichen und den Stromverbrauch zu reduzieren.

Zweite Ausführungsform (Fig. 5-7)

Fig. 5 ist ein schematisches Diagramm einer zwei ten Ausführungsform der vorliegenden Erfindung, welche zwei Paare von Signalleitungen besitzt, die keine Verzweigung haben und welche eine Übertragungsschaltung enthält, die Signale in einer Richtung überträgt.

Die Konfiguration, die in Fig. 5 gezeigt ist, enthält eine Verdrahtungsplatine 36, ein Paar 37 von Si gnalleitungen 38 und 39, die aus parallelen Leitungen mit gleicher Länge gebildet sind, welche einen großen Kopp lungskoeffizienten haben, und enthält ein Paar 40 von Si gnalleitungen 41 und 42, die als gleich lange parallele Leitungen ausgebildet sind und einen großen Kopplungs koeffizienten besitzen. Die Paare 37 und 40 der Signallei tungen haben den gleichen Kopplungskoeffizienten und den gleichen charakteristischen Impedanzwert und sind zueinan der gleich und parallel zueinander.

Ein Stromversorgungsspannungseingangsanschluß 43 ist auf der Verdrahtungsplatine 36 ausgebildet und empfängt die positive Stromversorgungsspannung VDD. Ein Erdungsspan nungseingangsanschluß 44 ist auf der Verdrahtungsplatine 36 ausgebildet und empfängt die Erdungsspannung VSS. Ein Paar 45 der Stromversorgungsleitung 46 und einer Erdungsleitung 47 ist aus gleich langen parallelen Leitungen gebildet, die einen großen Kopplungskoeffizienten haben.

Die Schaltung ist so ausgelegt, daß sie eine Be dingung befriedigt, daß Z1 = Z0/2, worin Z0 die charakteri stischen Impedanzwerte der Paare 37 und 40 der Signallei tungen bezeichnet, Z1 den charakteristischen Impedanzwert des Paares 45 der Stromversorgungs- und Erdungsleitungen bezeichnet, und 2 die Zahl der Paare der Signalleitungen angibt. In dem Fall, bei dem die Bedingung Z1 = Z0/2 nicht befriedigt wird, ist es zu bevorzugen, die Schaltung so einzustellen, um einen Zustand zu erhalten, der so dicht wie möglich bei dem oben erläuterten Zustand liegt.

Es ist ein IC-Chip 48 auf der Verdrahtungsplatine 46 montiert und besitzt einen Stromversorgungsspannungsein gangsanschluß 48A, der mit einer Stromversorgungsleitung 46 verbunden ist, und einen Erdungsspannungseingangsanschluß 48B, der mit einer Erdungsleitung 47 verbunden ist. Der IC-Chip 48 besitzt Signalausgangsanschlüsse 48C, 48D, 48E und 48F, die mit den Enden der Signalleitungen 38, 39, 41 bzw. 42 verbunden sind.

Ein CMOS-Differenztreiber 49 des IC-Chips 48 setzt ein digitales Sendesignal TS1, welches von einer in ternen Schaltung (nicht gezeigt) zugeführt wird- in komple mentäre digitale Sendesignale CS1 und /CS1 um und gibt die Signale CS1 und /CS1 an die Signalleitungen 38 und 39 über die Signalausgangsanschlüsse 48C und 48D jeweils aus. Der CMOS-Differenztreiber 49 besitzt die gleiche Konfiguration wie diejenige des CMOS-Differenztreibers 3, der in Fig. 1 gezeigt ist.

Der CMOS-Differenztreiber 50 des IC-Chips 48 setzt ein digitales Sendesignal TS2, welches von der inter nen Schaltung zugeführt wird, in komplementäre digitale Sendesignale CS2 und /CS2 um und gibt die Signale CS2 und /CS2 an die Signalleitungen 41 und 42 über die Signalaus gangsanschlüsse 48E und 48F jeweils aus. Der CMOS-Diffe renztreiber 50 besitzt die gleiche Konfiguration wie dieje nige des CMOS-Differenztreibers 3, der in Fig. 1 gezeigt ist.

Es ist ein IC-Chip 51 auf der Verdrahtungsplatine 36 montiert und besitzt Signaleingangsanschlüsse 51A, 51B, 51C und 51D, die jeweils mit den anderen Enden der Signal leitungen 38, 39, 41 und 42 verbunden sind.

Der IC-Chip 51 besitzt einen CMOS-Differenzemp fänger 52, der komplementäre digitale Sendesignale CS1 und /CS1 empfängt, die über die Signalleitungen 38 und 39 über tragen wurden, und gibt ein digitales Empfangssignal RS1, welches dem digitalen Sendesignal TS entspricht, an eine interne Schaltung (nicht gezeigt) aus. Der CMOS-Differenz empfänger 52 besitzt die gleiche Konfiguration wie diejeni ge des CMOS-Differenzempfängers 4, der in Fig. 1 gezeigt ist.

Der IC-Chip 51 besitzt einen CMOS-Differenzemp fänger 53, der die komplementären digitalen Sendesignale CS2 und /CS2 empfängt, welche über die Signalleitungen 41 und 42 übertragen wurden, und gibt ein digitales Empfangs signal RS2, welches dem digitalen Sendesignal TS2 ent spricht, an eine interne Schaltung (nicht gezeigt) aus. Der CMOS-Differenzempfänger 53 besitzt die gleiche Konfigurati on wie diejenige des CMOS-Differenzempfängers 4, der in Fig. 1 gezeigt ist.

Es ist möglich, den charakteristischen Impe danzwert des Signalverkettungspaares 37 und 40 auf einen willkürlichen Wert zwischen 20 Ω und 100 Ω einzustellen. Da jedoch die Gatter der CMOS-Differenzempfänger 52 und 53 aus CMOS-Gattern bestehen (CMOS-Treiber und CMOS-Inverter), werden die komplementären digitalen Sendesignale CS1 und /CS1 und CS2 und /CS2, die über die Paare 37 und 40 der Si gnalleitungen übertragen werden, dort jeweils reflektiert und es breiten sich die reflektierten komplementären digi talen Sendesignale CS1 und /CS1 und CS2 und /CS2 über die Paare 37 und 40 der Signalleitungen in der entgegengesetz ten Richtung aus und erreichen die CMOS-Differenztreiber 49 und 50.

Es werden somit die EIN-Widerstandswerte der CMOS-Differenztreiber 49 und 50 so gewählt, daß sie den charakteristischen Impedanzwerten der Paare 37 und 40 der Signalleitungen entsprechen bzw. an diese angepaßt sind, so daß die reflektierten komplementären digitalen Sendesignale CS1 und /CS1 und CS2 und /CS2, die über die Paare 37 und 40 der Signalleitungen sich ausbreiten, in der entgegengesetz ten Richtung laufen. Es ist mit der zuvor erläuterten An ordnung möglich, zu verhindern, daß die reflektierten kom plementären digitalen Sendesignale CS1 und /CS1 und CS2 und /CS2 an den CMOS-Differenztreibern 37 und 40 erneut reflek tiert werden, und zu verhindern, daß die vorwärts gerichte ten komplementären digitalen Sendesignale CS1 und /CS1 und CS2 und /CS2 zu irgendeinem Zeitpunkt gestört werden.

Fig. 6 zeigt eine schematische Querschnittsan sicht einer ersten Struktur der Paare 37 und 40 der Signal leitungen und des Paares 45 der Stromversorgungs- und Er dungsleitungen. In der ersten Struktur sind die Signallei tungen 38, 39, 41 und 42, die Stromversorgungsleitung 46 und die Erdungsleitung 47 parallel auf einer identischen Oberfläche einer isolierenden Platine 54 ausgebildet, wel che die Verdrahtungsplatine 36 bildet, so daß die Paare 37 und 40 der Signalleitungen und das Paar 45 der Stromversor gungs- und Erdungsleitungen in einer koplanaren Verdrah tungsformation angeordnet sind. In der Nähe der Paare 37 und 40 der Signalleitungen und des Paares 45 der Stromver sorgungs- und Erdungsleitungen gibt es keine Stromversor gungsleitung und Erdungsleitung, die nicht paarweise vorge sehen sind.

Es sei nun angenommen, daß 1) 'a' den Abstand zwischen dem Zentrum der Signalleitung 38 und der Signal leitung 39 in der Breitenrichtung und den Abstand zwischen dem Zentrum der Signalleitung 41 und der Signalleitung 42 bezeichnet, 2) 'a' den Abstand zwischen der Stromversor gungsleitung 46 und der Erdungsleitung 47 in der Breiten richtung bezeichnet, 3) 'b' den Intervall zwischen den Paa ren 37 und 40 der Signalleitungen bezeichnet und 4) 'b'' den Intervall zwischen dem Signalleitungsteil 37 und dem Paar 45 der Stromversorgungs- und Erdungsleitungen bezeich net. Wenn die Konstruktion so getroffen ist, daß b < 2a und b' < 2a' befriedigt wird, ist es möglich, den Kopplungs koeffizienten zwischen den Signalleitungen 38 und 39, den Kopplungskoeffizienten zwischen den Signalleitungen 41 und 42 und den Kopplungskoeffizienten zwischen der Stromversor gungsleitung 46 und der Erdungsleitung 47 angenähert gleich 1' zu machen. Damit bilden die Paare 37 und 40 der Signal leitungen und das Paar 45 der Stromversorgungs- und Er dungsleitungen Übertragungsleitungen, bei denen das elek tromagnetische Feld nahezu geschlossen ist.

Fig. 7 ist eine schematische Querschnittsansicht einer zweiten Konstruktion der Paare 37 und 40 der Signal leitungen und des Paares 45 der Stromversorgungs- und Er dungsleitungen. Bei der zweiten Konstruktion liegen die Si gnalleitung 38 und die Signalleitung 39 einander über die isolierende Platine 35 gegenüber, die Signalleitungen 41 und 42 liegen sich durch diese Platine hindurch gegenüber und die Stromversorgungsleitung 46 und die Erdungsleitung 47 liegen sich durch diese hindurch gegenüber, so daß die Paare 37 und 40 der Signalleitungen und das Paar 45 der Stromversorgungs- und Erdungsleitungen in einer gestapelten Verdrahtungsformation angeordnet sind. In der Nachbarschaft der Paare 37 und 40 der Signalleitungen und des Paares 45 der Stromversorgungs- und Erdungsleitungen sind keine Stromversorgungsleitung und Erdungsleitung vorhanden, wel che Leitungen nicht gepaart sind.

Es sei nun angenommen, daß 't' die Dicke der iso lierenden Platine 54 angibt, 'c' die Breiten der Signallei tungen 38, 39, 41 und 42 bezeichnet, 'c'' die Stromversor gungsleitung 46 und die Erdungsleitung 47 bezeichnet, 's' den Intervall zwischen den Paaren 37 und 38 der Signallei tungen bezeichnet und 's'' den Abstand zwischen dem Paar 37 der Signalleitungen und dem Paar 45 der Stromversorgungs- und Erdungsleitungen angibt. Wenn die Konstruktion so aus geführt ist, daß s/(t + c) < 2 und s'/(t + c') < 2 befrie digt werden, ist es möglich, beide Kopplungskoeffizienten zwischen den Signalleitungen 38 und 39 und zwischen den Si gnalleitungen 41 und 42 und den Kopplungskoeffizienten zwi schen der Stromversorgungsleitung 46 und der Erdungsleitung 47 angenähert gleich 1 zu machen. Somit bilden die Paare 37 und 40 der Signalleitungen und das Paar 45 der Stromversor gungs- und Erdungsleitungen Übertragungsleitungen, bei de nen das elektromagnetische Feld angenähert geschlossen ist. Das Paar 45 der Stromversorgungs- und Erdungsleitungen muß nicht notwendigerweise in der Länge gleich sein den Paaren 37 und 40 der Signalleitungen und muß nicht parallel zu diesen sein, sondern kann in einer willkürlichen Richtung ausgebildet sein.

Bei der zweiten Ausführungsform der vorliegenden Erfindung, die in dieser Weise konfiguriert ist, wird dann, wenn das digitale Sendesignal TS2 von dem niedrigen Pegel auf den hohen Pegel schaltet, positive Signalenergie, wel che den In-Phase-Eingangsanschluß des CMOS-Differenzempfän gers 52 von dem niedrigen Pegel auf den hohen Pegel ändert, zu der Signalleitung 38 von dem In-Phase-Ausgangsanschluß des CMOS-Treibers 49 zugeführt und wird über die Signallei tung 38 zu dem In-Phase-Eingangsanschluß des CMOS-Diffe renzempfängers 52 hin übertragen. Ferner wird negative Si gnalenergie, welche den Gegenphasen-Eingangsanschluß des CMOS-Differenzempfängers 52 von dem hohen Pegel auf den niedrigen Pegel ändert, der Signalleitung 39 von dem Gegen phasen-Ausgangsanschluß des CMOS-Inverters 49 zugeführt und wird über die Signalleitung 39 zu dem Gegenphasen-Eingangs anschluß des CMOS-Differenzempfängers 52 hin übertragen.

Wenn das digitale Sendesignal TS2 von dem niedri gen Pegel auf den hohen Pegel schaltet, wird positive Si gnalenergie, welche den In-Phase-Eingangsanschluß des CMOS-Differenzempfängers 53 von dem niedrigen Pegel auf den ho hen Pegel ändert, der Signalleitung 41 von dem In-Phase- Ausgangsanschluß des CMOS-Treibers 50 zugeführt und wird über die Signalleitung 41 zu dem In-Phase-Eingangsanschluß des CMOS-Differenzempfängers 53 übertragen. Ferner wird ne gative Signalenergie, die den Gegenphasen-Eingangsanschluß des CMOS-Differenzempfängers 53 von dem hohen Pegel auf den niedrigen Pegel ändert, der Signalleitung 42 von dem Gegen phasen-Ausgangsanschluß des CMOS-Inverters 50 zugeführt und wird über die Signalleitung 42 zu dem Gegenphasen-Eingangs anschluß des CMOS-Differenzempfängers 53 hin übertragen.

Wenn im Gegensatz dazu das digitale Sendesignal TS1 von dem hohen Pegel auf den niedrigen Pegel schaltet, wird negative Signalenergie, die den In-Phase-Eingangsan schluß des CMOS-Differenzempfängers 52 von dem hohen Pegel auf den niedrigen Pegel ändert, der Signalleitung 38 von dem In-Phase-Ausgangsanschluß des CMOS-Treibers 49 zuge führt und wird über die Signalleitung 38 zu dem In-Phase-Ein gangsanschluß des CMOS-Differenztreibers 52 hin übertra gen. Ferner wird positive Signalenergie, welche den Gegen phasen-Eingangsanschluß des CMOS-Differenzempfängers 52 von dem niedrigen Pegel auf den hohen Pegel ändert, zu der Si gnalleitung 39 von dem Gegenphasen-Ausgangsanschluß des CMOS-Inverters 49 zugeführt und wird über die Signalleitung 39 zu dem Gegenphasen-Eingangsanschluß des CMOS-Differenz empfänger 52 hin übertragen.

Wenn das digitale Sendesignal TS2 von dem hohen Pegel auf den niedrigen Pegel schaltet, so wird negative Signalenergie, die den In-Phase-Eingangsanschluß des CMOS-Differenzempfängers 53 von dem hohen Pegel auf den niedri gen Pegel ändert, der Signalleitung 41 von dem In-Phase-Aus gangsanschluß des CMOS-Treibers 50 zugeführt und wird über die Signalleitung 41 zu dem In-Phase-Eingangsanschluß des CMOS-Differenztreibers 53 hin übertragen. Ferner wird positive Signalenergie, die den Gegenphasen-Eingangsan schluß des CMOS-Differenzempfängers 53 von dem niedrigen Pegel auf den hohen Pegel ändert, der Signalleitung 42 von dem Gegenphasen-Ausgangsanschluß des CMOS-Inverters 50 zu geführt und wird über die Signalleitung 41 zu dem Gegenpha sen-Eingangsanschluß des CMOS-Differenzempfängers 53 hin übertragen.

Wie oben dargelegt ist, wird gemäß der zweiten Ausführungsform der vorliegenden Erfindung die komplementä re Signalenergie über die Signalleitungen 38 und 39 und die Signalleitungen 41 und 42 zu den CMOS-Differenzempfängern 52 und 53 hin übertragen, wenn sich die digitalen Sendesi gnale TS1 und TS2 ändern. Es sei in diesem Fall darauf hin gewiesen, daß die Signalleitungen 38 und 39 und die Signal leitungen 41 und 42 jeweils Paare von gleich langen paral lelen Leitungen sind, die einen großen Kopplungskoeffizien ten haben. Damit formen die Signalleitungen 22 und 23 und die Signalleitungen 41 und 42 jeweilige Übertragungspfade, in denen das elektromagnetische Feld angenähert geschlossen ist. Es kann somit die komplementäre Signalenergie mit ei nem reduzierten Verlust übertragen werden, so daß die kom plementäre Signalenergie über die Signalleitungen 38 und 39 und die Signalleitungen 41 und 42 in einem Modus übertragen werden kann, der dicht bei dem TEM liegt.

Da die Stromversorgungsleitung 46 und die Er dungsleitung 47 ein Paar aus gleich langen parallelen Lei tungen bilden, die einen großen Kopplungskoeffizienten ha ben, bilden die Stromversorgungsleitung 46 und die Erdungs leitung 47 eine Übertragungspfad, in welchem das elektroma gnetische Feld angenähert geschlossen ist. Selbst wenn das Paar 45 der Stromversorgungs- und Erdungsleitungen lang ist, kann die komplementäre Signalenergie, die erforderlich ist, um die komplementären digitalen Sendesignale CS1 und /CS1 und CS2 und /CS2 zu den CMOS-Differenzempfängern 51 und 52 zu übertragen, mit einem reduzierten Verlust zu den CMOS-Differenztreibern 49 und 50 von dem Stromversorgungs spannungseingangsanschluß und dem Erdungsspannungseingangs anschluß 44 in einem Modus übertragen werden, der dicht bei dem TEM liegt.

Zusätzlich zu dem oben gesagten, ist die zweite Ausführungsform der vorliegenden Erfindung so ausgelegt, daß Z1 = Z0/2 befriedigt wird, worin Z0 die charakteristi sche Impedanz der Paare 37 und 40 der Signalleitungen be zeichnet und Z1 die charakteristische Impedanz des Paares 45 der Stromversorgungs- und Erdungsleitungen bezeichnet. Damit ist das Paar 26 der Stromversorgungs- und Erdungslei tungen an das Paar 21 der Signalleitungen auf der Grundlage der charakteristischen Impedanz angepaßt. Damit stimmt die komplementäre Signalenergie, die bei den Paaren 37 und 40 der Signalleitungen verbraucht wird, mit der komplementären Signalenergie überein, die von dem Stromversorgungsspan nungseingangsanschluß 43 und dem Erdungsspannungseingangs anschluß 44 den CMOS-Differenztreibern 49 und 50 zugeführt wird. Es kann somit die komplementäre Signalenergie mit ei nem reduzierten Verlust übertragen werden.

Es ist somit gemäß der zweiten Ausführungsform der vorliegenden Erfindung möglich, Wellenformen der kom plementären digitalen Sendesignale CS1 und /CS1 und CS2 und /CS2 daran zu hindern, verformt zu werden, und somit mög lich, diese komplementären digitalen Sendesignale über die Paare 37 und 40 der Signalleitungen von den CMOS-Differenz treibern 49 und 50 zu den CMOS-Differenzempfängern 52 und 53 mit einer Geschwindigkeit zu übertragen, die dicht bei derjenigen des Lichtes liegt.

Es wird bevorzugt, daß eine Stromversorgungslei tung und eine Erdungsleitung, über die die Stromversor gungsspannung und die Erdungsspannung den CMOS-Treibern 49 und 50 zugeführt werden, welche in dem IC-Chip 48 ausgebil det sind, aus gepaarten gleich langen parallelen Leitungen gebildet sind. Es ist in diesem Fall möglich, noch weiter eine Übertragung der komplementären digitalen Sendesignale CS1 und /CS1 und CS2 und /CS2 über die Paare 37 und 40 der Signalleitungen von den CMOS-Differenztreibern 49 und 50 zu den CMOS-Differenzempfängern 52 und 53 zu beschleunigen.

Ferner ist gemäß der zweiten Ausführungsform der vorliegenden Erfindung der IC-Chip 51 mit den Differenzemp fängern 52 und 53 als Empfänger ausgestattet. Der Differen zempfänger 52 spricht nicht auf In-Phase-Störsignale an und auch nicht auf Störsignale, die einer der Signalleitungen 38 und 39 überlagert sind, sondern spricht lediglich auf die komplementären digitalen Sendesignale CS1 und /CS1 an. In ähnlicher Weise spricht der Differenzempfänger 53 nicht auf In-Phase-Störsignale und auf Störsignale an, die einer der Signalleitungen 41 und 42 überlagert sind, sondern spricht lediglich auf die komplementären digitalen Sendesi gnale CS2 und /CS2 an. Somit besitzt das Übertragungssystem eine große Störsignalgrenze und es kann die Signalspannung reduziert werden. Obwohl beispielsweise die kleinste Ampli tude bei den bestehenden Schaltungen gleich ist 0,8 V-1,5 V, kann die erste Ausführungsform der vorliegenden Er findung die kleinste Amplitude, bis herab auf etwa 0,1 V re duzieren. Es ist damit möglich, die Anstiegs- und Abfall steigungen zu vermindern und eine Übertragung von Hochfre quenzsignalen zu erzielen und auch eine Reduzierung im Stromverbrauch zu erzielen.

Dritte Ausführungsform (Fig. 8)

Fig. 8 ist ein schematisches Diagramm, welches eine dritte Ausführungsform der vorliegenden Erfindung ver anschaulicht, die ein Paar von Signalleitungen besitzt, welche eine Verzweigung haben und welche eine Übertragungs schaltung enthält, die Signale in einer Richtung überträgt.

Die in Fig. 8 gezeigte Konfiguration enthält eine Verdrahtungsplatine 55, ein Paar 58 an Signalleitungen und einen Abschlußwiderstand 59. Das Paar 58 besteht aus gleich langen parallelen Signalleitungen 57 und 58, die auf der Verdrahtungsplatine 55 ausgebildet sind, und besitzt einen großen Kopplungskoeffizienten. Der Abschlußwiderstand 59 schließt die Signalleitungen 57 und 58 ab.

Ein Stromversorgungsspannungseingangsanschluß 60 ist auf der Verdrahtungsplatine 55 ausgebildet und empfängt die positive Stromversorgungsspannung VDD. Ein Erdungsspan nungseingangsanschluß 61 ist auf der Verdrahtungsplatine 55 ausgebildet und empfängt die Erdungsspannung VSS. Ein Paar 62 einer Stromversorgungsleitung 63 und einer Erdungslei tung 64 ist aus gleich langen parallelen Leitungen gebil det, die einen großen Kopplungskoeffizienten haben. Das Paar 62 der Stromversorgungs- und Erdungsleitungen, die aufs der Verdrahtungsplatine 55 ausgebildet sind, besitzt den gleichen charakteristischen Impedanzwert wie derjenige des Paares 56 der Signalleitungen.

Das Paar 56 der Signalleitungen und das Paar 62 der Stromversorgungs- und Erdungsleitungen können eine ko planare Verdrahtungsstruktur haben, wie sie in Fig. 3 ge zeigt ist, oder können eine gestapelte Verdrahtungsformati on haben, wie dies in Fig. 4 gezeigt ist.

Es ist ein IC-Chip 65 auf der Verdrahtungsplatine 55 montiert und besitzt einen Stromversorgungsspannungsein gangsanschluß 64A, der mit der Stromversorgungsleitung 63 verbunden ist, einen Erdungsspannungseingangsanschluß 65B, der mit der Erdungsleitung 64 verbunden ist, und Signalaus gangsanschlüsse 65C und 65D, die mit den Signalleitungen 57 bzw. 58 verbunden sind. Der IC-Chip 65 besitzt einen CMOS- Differenztreiber 66, der das digitale Sendesignal TS, wel ches von einer internen Schaltung (nicht gezeigt) zugeführt wird, in komplementären digitale Sendesignale CS und /CS umsetzt und der die Signale CS und /CS zu den Enden der Si gnalleitungen 57 und 58 über die Signalausgangsanschlüsse 65C und 65D ausgibt. Der CMOS-Differenztreiber 66 besitzt die gleiche Konfiguration wie diejenige des CMOS-Differenz treibers 3, der in Fig. 1 gezeigt ist.

Es sind IC-Chips 67-1-67-m eines identischen Typs oder unterschiedlicher Typen auf der Verdrahtungspla tine 55 montiert. Die IC-Chips 67-1-67-m besitzen jeweils Signaleingangsanschlüsse 67-1A-67-m, die mit der Signal leitung 57 verbunden sind, und Signaleingangsanschlüsse 67-1B-67-mB, die mit der Signalleitung 58 verbunden sind. Die IC-Chips 67-1-67-m haben jeweilige Operationsverstär ker 68-1-68-m, welche die komplementären Signale CS und /CS empfangen, welche über die Signalleitungen 57 und 58 übertragen werden.

Der Operationsverstärker 68-1 besitzt einen In- Phase-Eingangsanschluß, der mit dem Signaleingangsanschluß 67-1A verbunden ist, und einen Gegenphasen-Eingangsan schluß, der mit dem Signaleingangsanschluß 67-1B verbunden ist. Der Operationsverstärker 68-m besitzt einen In-Phase- Eingangsanschluß, der mit dem Signaleingangsanschluß 67-mA verbunden ist, und einen Gegenphasen-Eingangsanschluß, der mit dem Signaleingangsanschluß 67-mB verbunden ist.

Bei der dritten Ausführungsform der vorliegenden Erfindung, die in dieser Weise konfiguriert ist, wird dann, wenn sich das digitale Sendesignal TS von dem niedrigen Pe gel auf denk hohen Pegel ändert, die positive Signalenergie, welche die In-Phase-Eingangsanschlüsse der Operationsver stärker 68-1-68-m von dem niedrigen Pegel auf den hohen Pegel schaltet, der Signalleitung 57 von dem In-Phase-Aus gangsanschluß des CMOS-Differenztreibers 66 zugeführt, und wird über die Signalleitung 57 zu den In-Phase-Eingangsan schlüssen der Operationsverstärker 68-1-68-m übertragen. Ferner wird negative Signalenergie, welche die Gegenphasen- Eingangsanschlüsse der Operationsverstärker 68-1-68-m von dem hohen Pegel auf den niedrigen Pegel schaltet, zu der Signalleitung 58 von dem Gegenphasen-Ausgangsanschluß des CMOS-Differenztreibers 66 zugeführt und wird über die Si gnalleitung 58 zu den Gegenphasen-Eingangsanschlüssen der Operationsverstärker 68-1-68-m hin übertragen.

Wenn im Gegensatz dazu das digitale Sendesignal TS sich von dem hohen Pegel auf den niedrigen Pegel ändert, so wird negative Signalenergie, welche die In-Phase-Ein gangsanschlüsse der Operationsverstärker 68-1-68-m von dem hohen Pegel auf den niedrigen Pegel schaltet, der Si gnalleitung 57 von dem In-Phase-Ausgangsanschluß des CMOS-Differenztreibers 66 zugeführt und wird zu den In-Phase-Aus gangsanschlüssen der Operationsverstärker 68-1-68-m hin übertragen. Ferner wird negative Signalenergie, welche die Gegenphasen-Eingangsanschlüsse der Operationsverstärker 68-1-68-m von dem niedrigen Pegel auf den hohen Pegel schaltet, der Signalleitung 58 von dem Gegenphasen-Aus gangsanschluß des CMOS-Differenztreibers 66 zugeführt und wird zu den Gegenphasen-Ausgangsanschlüssen der Operations verstärker 68-1-68-m hin übertragen.

Die Eingangsimpedanzwerte der Operationsverstär ker 68-1-68-m sind ebenso groß oder größer als 1000-mal dem charakteristischen Impedanzwert (20 Ω-100 Ω) des Paares 56 der Signalleitungen. Es wird damit die komplemen täre Signalenergie, die über das Paar 56 der Signalleitun gen übertragen wird, schwer in den Operationsverstärkern 68-1-68-m absorbiert und erreicht den Abschlußwiderstand 59 ohne wesentlichen Verlust. Dann verbraucht der Abschluß widerstand 59 die komplementäre Signalenergie in Form von Wärme. Damit tritt eine Reflexion der komplementären Signa lenergie nicht auf und es können die komplementären digita len Sendesignale CS und /CS normal durch die Operationsver stärker 68-1-68-m hindurchlaufen.

Gemäß der dritten Ausführungsform der vorliegen den Erfindung sind die Signalleitungen 57 und 58 durch ein Paar von gleich langen parallelen Leitungen gebildet, die einen großen Kopplungskoeffizienten haben. Damit bilden die Signalleitungen 57 und 58 einen Übertragungspfad' bei dem das elektromagnetische Feld angenähert geschlossen ist. Es kann somit die komplementäre Signalenergie mit einem redu zierten Verlust übertragen werden, so daß die komplementäre Signalenergie über die Signalleitungen 57 und 58 in einem Modus übertragen werden kann, der dicht bei dem TEM liegt.

Da die Stromversorgungsleitung 63 und die Er dungsleitung 64 in Form von gepaarten gleich langen paral lelen Leitungen ausgebildet sind, die einen großen Kopp lungskoeffizienten haben, bilden die Stromversorgungslei tung 63 und die Erdungsleitung 64 einen Übertragungspfad, in welchem das elektromagnetische Feld angenähert geschlos sen ist. Selbst wenn somit das Paar 62 der Stromversor gungs- und Erdungsleitungen lang ist, kann die komplementä ren Signalenergie, die erforderlich ist, um die komplemen tären digitalen Sendesignale CS und /CS zu den Operationsverstärkern 68-1-68-m zu übertragen, mit einem reduzier ten Verlust übertragen werden, und zwar zu dem CMOS-Diffe renztreiber 66 von dem Stromversorgungsspannungseingangsan schluß 60 und dem Erdungsspannungseingangsanschluß 61 in einem Modus, der dicht bei dem TEM liegt.

Zusätzlich zu dem oben gesagten, besitzt das Paar 62 der Stromversorgungs- und Erdungsleitungen den gleichen charakteristischen Impedanzwert wie derjenige des Paares 56 der Signalleitungen, so daß das Paar 62 an das Paar 56 auf der Grundlage der charakteristischen Impedanz angepaßt ist. Es kann somit die komplementäre Signalenergie, die von dem Stromversorgungsspannungseingangsanschluß 60 und dem Er dungsspannungseingangsanschluß 61 zugeführt wird, zu dem CMOS-Differenztreiber 66 über das Paar 62 der Stromversor gungs- und Erdungsleitungen ohne reduzierten Verlust über tragen werden.

Es ist somit gemäß der ersten Ausführungsform der vorliegenden Erfindung möglich, die Wellenformen der kom plementären digitalen Sendesignale CS und /CS daran zu hin dern, deformiert zu werden und somit die komplementären di gitalen Sendesignale CS und /CS über das Paar 21 der Si gnalleitungen von dem CMOS-Differenztreiber 30 zu dem CMOS-Differenzempfänger 34 mit einer Geschwindigkeit zu übertra gen, die dicht bei derjenigen des Lichtes liegt.

Es ist somit gemäß der dritten Ausführungsform der vorliegenden Erfindung möglich, die Wellenformen der komplementären digitalen Sendesignale CS und /CS daran zu hindern, deformiert zu werden und somit die komplementären digitalen Sendesignale CS und /CS über das Paar 56 der Si gnalleitungen von dem CMOS-Differenztreiber 66 zu den Ope rationsverstärkern 68-1-68-m mit einer Geschwindigkeit zu übertragen, die dicht bei derjenigen des Lichtes liegt.

Es ist zu bevorzugen, daß eine Stromversorgungs leitung und eine Erdungsleitung, über die die Stromversor gungsspannung und die Erdungsspannung dem CMOS-Treiber 66 zugeführt werden, der in dem IC-Chip 65 ausgebildet ist, aus gepaarten gleich langen parallelen Leitungen gebildet sind. In diesem Fall ist es möglich, eine Übertragung der komplementären digitalen Sendesignale CS und /CS über das Paar 56 der Signalleitungen von dem CMOS-Differenztreiber 66 zu den Operationsverstärkern 68-1-68-m mit weiter er höhter Geschwindigkeit zu übertragen.

Die oben erläuterte Konfiguration der dritten Ausführungsform der vorliegenden Erfindung ist derart ange ordnet, daß die IC-Chips 67-1-67-m jeweils die Operati onsverstärker 68-1-68-m als Differenzempfänger enthalten. Die Operationsverstärker 68-1-68-m sprechen nicht auf In- Phase-Störsignale und Störsignale an, die einer der Signal leitungen 57 und 58 überlagert sind, sondern sprechen le diglich auf die komplementären digitalen Sendesignale CS und /CS an. Damit besitzt das Übertragungssystem eine große Störsignalgrenze und die Signalspannung kann reduziert wer den. Beispielsweise kann bei der dritten Ausführungsform der vorliegenden Erfindung, obwohl die kleinste Amplitude in den bestehenden Schaltungen gleich ist 0,8 V-1,5 V, die kleinste Amplitude bis herab auf etwa 0,1 V reduziert werden. Es ist damit möglich, die Anstiegs- und Abfallstei gungen zu vermindern und einen Transfer von Hochfrequenzsi gnalen zu erzielen und den Stromverbrauch zu reduzieren.

Vierte Ausführungsform (Fig. 9-11)

Fig. 9 ist ein schematisches Diagramm, welches eine vierte Ausführungsform der vorliegenden Erfindung ver anschaulicht, die zwei Paare von Signalleitungen besitzt, die jeweils eine Verzweigung haben und die eine Übertra gungsschaltung enthält, die Signale in einer Richtung über trägt.

Die in Fig. 9 gezeigte Konfiguration enthält eine Verdrahtungsplatine 70 und Paare 71 und 75 von Signallei tungen. Das Paar 71 besteht aus gleich langen parallelen Signalleitungen 72 und 73, die auf der Verdrahtungsplatine 70 ausgebildet sind und die einen großen Kopplungskoeffizi enten haben. In ähnlicher Weise besteht das Paar 75 aus gleich langen parallelen Signalleitungen 76 und 77, die auf der Verdrahtungsplatine 70 ausgebildet sind und die einen großen Kopplungskoeffizienten haben. Die Paare 71 und 75 der Signalleitungen besitzen den gleichen Kopplungskoeffi zienten, charakteristische Impedanz und gleiche Länge wie die anderen und sind zueinander parallel.

Ein Stromversorgungsspannungseingangsanschluß 79 ist auf der Verdrahtungsplatine 70 ausgebildet und empfängt die positive Stromversorgungsspannung VDD. Ein Erdungsspan nungseingangsanschluß 80 ist auf der Verdrahtungsplatine 70 ausgebildet und empfängt die Erdungsspannung VSS. Ein Paar 81 aus einer Stromversorgungsleitung 82 und einer Erdungs leitung 83 ist aus gleich langen parallelen Leitungen ge bildet, die einen großen Kopplungskoeffizienten haben. Das Paar 81 der Stromversorgungs- und Erdungsleitungen ist auf der Verdrahtungsplatine 70 ausgebildet.

Die Schaltung ist so ausgelegt, daß eine Bedin gung befriedigt wird, daß Z1 = Z0/2, worin Z0 die charakte ristischen Impedanzwerte der Paare 71 und 75 der Signallei tungen angibt, Z1 den charakteristischen Impedanzwert des Paares 81 der Stromversorgungs- und Erdungsleitungen an gibt, und 2 die Zahl der Paare der Signalleitungen angibt.

In dem Fall, bei dem die Bedingung Z1 = Z0/2 nicht befrie digt wird, ist es zu bevorzugen, die Schaltung so einzu stellen, um einen Zustand zu erhalten, der so dicht wie möglich bei dem oben erläuterten Zustand liegt.

Die Paare 71 und 75 der Signalleitungen und das Paar 81 der Stromversorgungs- und Erdungsleitungen können eine koplanare Verdrahtungsstruktur haben, wie sie in Fig. 6 gezeigt ist, oder können eine gestapelte Verdrahtungsfor mation haben, wie sie in Fig. 7 gezeigt ist.

Ein IC-Chip 84 ist auf der Verdrahtungsplatine 70 montiert und besitzt einen Stromversorgungsspannungsein gangsanschluß 84A, der mit der Stromversorgungsleitung 82 verbunden ist, einen Erdungsspannungseingangsanschluß 84B, der mit der Erdungsleitung 83 verbunden ist, und Signalaus gangsanschlüsse 84C, 84D, 84E und 84F, die mit den Signal leitungen 72 bzw. 73 bzw. 76 bzw. 77 verbunden sind.

Der IC-Chip 84 besitzt einen CMOS-Differenztrei ber 85, der das digitale Sendesignal TS1 in komplementäre digitale Sendesignale CS1 und /CS1 umsetzt und die Signale CS1 und /CS1 an die Enden der Signalleitungen 72 und 73 über die Signalausgangsanschlüsse 84C und 84D ausgibt. Der CMOS-Differenztreiber 85 besitzt die gleiche Konfiguration wie diejenige des CMOS-Differenztreibers 3, der in Fig. 1 gezeigt ist.

Der IC-Chip 84 besitzt einen CMOS-Differenztrei ber 86, der das digitale Sendesignal TS2 in komplementäre digitale Sendesignale CS2 und /CS2 umsetzt und der die Si gnale CS2 und /CS2 an die Enden der Signalleitungen 76 und 77 über die Signalausgangsanschlüsse 84E und 84F ausgibt. Der CMOS-Differenztreiber 86 besitzt die gleiche Konfigura tion wie diejenige des CMOS-Differenztreibers 3, der in Fig. 1 gezeigt ist.

Die IC-Chips 87-1-87-m eines identischen Typs oder unterschiedlicher Typen sind auf der Verdrahtungspla tine 70 montiert. Die IC-Chips 87-1-87-m haben jeweils Signaleingangsanschlüsse 87-1A-87-mA, die mit der Signal leitung 72 verbunden sind, und Signaleingangsanschlüsse 87-1B-87-mB, die mit der Signalleitung 73 verbunden sind. Ferner besitzen die IC-Chips 87-1-87-m jeweils Signalein gangsanschlüsse 87-1C-87-mC, die mit der Signalleitung 76 verbunden sind, und Signaleingangsanschlüsse 87-1D-87-mD, die mit der Signalleitung 77 verbunden sind.

Die IC-Chips 87-1-87-m besitzen jeweils Opera tionsverstärker 88-1-88-m, welche die komplementären di gitalen Sendesignale CS1 und /CS1 empfangen, die über die Signalleitungen 72 und 73 übertragen werden, und haben Ope rationsverstärker 98-1-98-m, welche die komplementären digitalen Sendesignale CS2 und /CS2 empfangen, die über die Signalleitungen 76 und 77 übertragen werden.

Der Operationsverstärker 88-1 besitzt einen In- Phase-Eingangsanschluß, der mit dem Signaleingangsanschluß 87-1A verbunden ist, und einen Gegenphasen-Eingangsan schluß, der mit dem Signaleingangsanschluß 87-1B verbunden ist. Der Operationsverstärker 68-m besitzt einen In-Phase- Eingangsanschluß, der mit dem Signaleingangsanschluß 87-mA verbunden ist, und einen Gegenphasen-Eingangsanschluß, der mit dem Signaleingangsanschluß 87-mB verbunden ist.

Fig. 10 ist eine schematische Querschnittsansicht einer Struktur eines IC-Chip-Montagebereiches, in welchem die Paare 71 und 75 der Signalleitungen in einer koplanaren Formation ausgebildet sind, wie im Falle, der in Fig. 6 ge zeigt ist. In Fig. 10 bezeichnen die Bezugszeichen 91-1A, 91-1B, 91-1C und 91-1D Anschlußflecke für Anschlüsse mit den Signaleingangsanschlüssen 87-1A, 87-1B, 87-1C und 87-1C des IC-Chips 87-1. Die Bezugszeichen 91-mA, 91-mB, 91-mC und 91-mD zeigen Anschlußflecke an, und zwar für Anschlüsse mit den Signaleingangsanschlüssen 87-mA, 87-mB, 87-mC und 87-mD des IC-Chips 87-m.

Fig. 11 ist eine schematische perspektivische An sicht einer Struktur eines Teiles des IC-Chipbereichs, in welchem die Paare 71 und 75 der Signalleitungen in einer gestapelten Formation ausgebildet sind, wie in dem Fall, der in Fig. 7 gezeigt ist. Eine Veranschaulichung einer isolierenden Platine, welche die Verdrahtungsplatine 70 bildet, ist weggelassen. Die in Fig. 11 gezeigte Struktur umfaßt eine Leiterschicht 93, die sich von der Signallei tung 73 aus erstreckt, eine Leiterschicht 94, die in einem Kontaktloch ausgebildet ist, welches in dem Formationsbe reich der Leiterschicht 93 der Verdrahtungsplatine 70 aus gebildet ist (nicht gezeigt), und besitzt eine Leiter schicht 95, die auf der Oberfläche der isolierenden Platine ausgebildet ist und die mit der Leiterschicht 94 verbunden ist. Bei der in Fig. 11 gezeigten Struktur dient die Lei terschicht 95 als ein Anschlußbereich oder Anschlußfleck (pad) zum Herstellen einer Verbindung mit dem Signalein gangsanschluß 87-1 des IC-Chips 87-1. Ein Abschnitt 96, der der Leiterschicht 95 der Signalleitung 72 benachbart ist, dient als ein Anschlußfleck zum Herstellen einer Verbindung mit dem Signaleingangsanschluß 87-1B des IC-Chips 87-1.

Bei der vierten Ausführungsform der vorliegenden Erfindung, die in dieser Weise konfiguriert ist, wird dann, wenn sich das digitale Sendesignal TS1 von dem niedrigen Pegel auf den hohen Pegel ändert, positive Signalenergie, welche die In-Phase-Eingangsanschlüsse der Operationsver stärker 88-1-88-m von dem niedrigen Pegel auf den hohen Pegel schaltet, der Signalleitung 72 von dem In-Phase-Aus gangsanschluß des CMOS-Differenztreibers 87 zugeführt und wird über die Signalleitung 72 zu den Operationsverstärkern 88-1-88-m hin übertragen. Ferner wird negative Signale nergie, die die Gegenphasen-Eingangsanschlüsse der Operati onsverstärker 88-1-88-m von dem hohen Pegel auf den nied rigen Pegel schalten, der Signalleitung 73 von dem Gegen phasen-Ausgangsanschluß des CMOS-Differenztreibers 85 zuge führt und wird über die Signalleitung 73 zu den Gegenpha sen-Eingangsanschlüssen der Operationsverstärker 88-1-88-m hin übertragen.

Wenn das digitale Sendesignal TS2 sich von dem niedrigen Pegel auf den hohen Pegel ändert, wird positive Signalenergie, welche die In-Phase-Eingangsanschlüsse der Operationsverstärker 89-1-89-m von dem niedrigen Pegel auf den hohen Pegel schaltet, der Signalleitung 76 von dem In-Phase-Ausgangsanschluß des CMOS-Differenztreibers 86 zu geführt und wird über die Signalleitung 76 zu den Operati onsverstärkern 89-1-89-m hin übertragen. Ferner wird ne gative Signalenergie, welche die Gegenphasen-Eingangsan schlüsse der Operationsverstärker 89-1-89-m von dem hohen Pegel auf den niedrigen Pegel schaltet, der Signalleitung 77 von dem Gegenphasen-Ausgangsanschluß des CMOS-Differenz treibers 86 zugeführt und wird über die Signalleitung 77 zu den Gegenphasen-Eingangsanschlüssen der Operationsverstär ker 89-1-89-m hin übertragen.

Wenn im Gegensatz hierzu das digitale Sendesignal TS1 sich von dem hohen Pegel auf den niedrigen Pegel än dert, wird negative Signalenergie, welche die In-Phase-Ein gangsanschlüsse der Operationsverstärker 88-1-88-m von dem hohen Pegel auf den niedrigen Pegel schaltet, der Si gnalleitung 72 von dem In-Phase-Ausgangsanschluß des CMOS-Differenztreibers 85 zugeführt und wird über die Signallei tung 72 zu den In-Phase-Ausgangsanschlüssen der Operations verstärker 88-1-88-m hin übertragen. Ferner wird negative Signalenergie, welche die Gegenphasen-Eingangsanschlüsse der Operationsverstärker 88-1-88-m von dem niedrigen Pe gel auf den hohen Pegel schaltet, der Signalleitung 73 von dem Gegenphasen-Ausgangsanschluß des CMOS-Differenztreibers 85 zugeführt und wird über die Signalleitung 73 zu den Ge genphasen-Ausgangsanschlüssen der Operationsverstärker 88-1-88-m hin übertragen.

Wenn das digitale Sendesignal TS2 sich von dem hohen Pegel auf den niedrigen Pegel ändert, wird negative Signalenergie, welche die In-Phase-Eingangsanschlüsse der Operationsverstärker 89-1-89-m von dem hohen Pegel auf den niedrigen Pegel schaltet, der Signalleitung 76 von dem In-Phase-Ausgangsanschluß des CMOS-Differenztreibers 86 zu geführt und wird über die Signalleitung 76 zu dem In-Phase- Ausgangsanschlüssen der Operationsverstärker 89-1-89-m hin übertragen. Ferner wird negative Signalenergie, welche die Gegenphasen-Eingangsanschlüsse der Operationsverstä 99999 00070 552 001000280000000200012000285919988800040 0002019914305 00004 99880rker 89-1-89-m von dem niedrigen Pegel auf den hohen Pegel schaltet, der Signalleitung 77 von dem Gegenphasen-Aus gangsanschluß des CMOS-Differenztreibers 86 zugeführt und wird über die Signalleitung 77 zu den Gegenphasen-Ausgangs anschlüssen der Operationsverstärker 89-1-89-m hin über tragen.

Die Eingangsimpedanzwerte der Operationsverstär ker 88-1-88-m und 89-1-89-m sind genauso groß oder grö ßer als das 1000-fache des charakteristischen Impedanzwer tes (20 Ω-100 Ω) der Paare 71 und 75 der Signalleitun gen. Es wird damit die komplementäre Signalenergie, die über die Paare 71 und 75 der Signalleitungen übertragen wird, schwer in den Operationsverstärkern 88-1-88-m und 89-1-89-m absorbiert und erreicht die Abschlußwiderstände 74 und 78 ohne wesentlichen Verlust. Dann verbrauchen die Abschlußwiderstände 74 und 78 die komplementäre Signalener gie als Wärme. Damit tritt eine Reflexion der komplementä ren Signalenergie nicht auf und die komplementären digita len Sendesignal CS1 und /CS1 und CS2 und /CS2 können normal durch die Operationsverstärker 88-1-88-m und 89-1-89-m hindurchlaufen.

Gemäß der vierten Ausführungsform der vorliegen den Erfindung sind die Signalleitungen 72 und 73 und die Signalleitungen 76 und 77 jeweils durch Paare von gleich langen parallelen Leitungen gebildet und besitzen einen großen Kopplungskoeffizienten. Damit bilden die Signallei tungen 72 und 73 und die Signalleitungen 76 und 77 jeweils Übertragungspfade, in denen das elektromagnetische Feld an genähert geschlossen ist. Es kann somit die komplementäre Signalenergie mit reduziertem Verlust übertragen werden, so daß die komplementäre Signalenergie über die Signalleitun gen 72 und 73 und die Signalleitungen 76 und 77 in einem Modus übertragen werden kann, der nicht bei dem TEM liegt.

Da die Stromversorgungsleitung 82 und die Er dungsleitung 83 aus einem Paar gleich langer paralleler Leitungen gebildet sind, die einen großen Kopplungskoeffi zienten haben, bilden die Stromversorgungsleitung 82 und die Erdungsleitung 83 einen Übertragungspfad, in welchem das elektromagnetische Feld angenähert geschlossen ist. Selbst wenn somit das Paar 81 der Stromversorgungs- und Er dungsleitungen lang ist, kann die komplementäre Signalener gie, die erforderlich ist, um die komplementären digitalen Sendesignale CS1 und /CS1 und CS2 und /CS2 zu den Operati onsverstärkern 88-1-88-m und 89-1-89-m zu übertragen, mit einem reduzierten Verlust zu den CMOS-Differenztreibern 85 und 86 von dem Stromversorgungsspannungseingangsanschluß 79 und dem Erdungsspannungseingangsanschluß 80 in einem Mo dus übertragen werden, der dicht bei dem TEM liegt.

Die Schaltung ist so ausgelegt, daß eine Bedin gung befriedigt wird, wonach Z1 = Z0/2 ist, worin Z0 die charakteristischen Impedanzwerte der Paare 71 und 75 der Signalleitungen bezeichnet, Z1 den charakteristischen Impe danzwert des Paares 81 der Stromversorgungs- und Erdungs leitungen bezeichnet, und 2 die Zahl der Paare der Signal leitungen bezeichnet. Das Paar 26 der Stromversorgungs- und Erdungsleitungen besitzt den gleichen charakteristischen Impedanzwert wie derjenige des Paares 21 der Signalleitun gen und ist damit an das Paar 21 der Signalleitungen ange paßt. Damit ist die komplementäre Signalenergie, die an den Paaren 71 und 75 der Signalleitungen verbraucht wird, der komplementären Signalenergie angepaßt, die von dem Strom versorgungsspannungseingangsanschluß 79 und dem Erdungs spannungseingangsanschluß 80 dem CMOS-Differenztreiber 85 und 86 zugeführt wird. Es kann somit komplementäre Signale nergie mit einem reduzierten Verlust übertragen werden.

Es ist somit gemäß der vierten Ausführungsform der vorliegenden Erfindung möglich, zu verhindern, daß die Wellenformen der komplementären digitalen Sendesignale CS1 und /CS1 und CS2 und /CS2 deformiert werden und daß auf diese Weise die komplementären digitalen Sendesignale CS1 und /CS1 und CS2 und /CS2 über die Paare 71 und 75 der Si gnalleitungen von den CMOS-Differenztreibern 85 und 86 zu den Operationsverstärkern 88-1-88-m und 89-1-89-m mit einer Geschwindigkeit übertragen werden, die dicht bei der jenigen des Lichtes liegt.

Es ist zu bevorzugen, daß eine Stromversorgungs leitung und eine Erdungsleitung, über die die Stromversor gungsspannung und die Erdungsspannung an die CMOS-Treiber 85 und 86 angelegt werden, die in dem IC-Chip ausgebildet sind, aus gepaarten gleich langen parallelen Leitungen ge bildet sind. Es ist in diesem Fall möglich, weiter eine Übertragung der komplementären digitalen Sendesignale CS1 und /CS1 und CS2 und /CS2 über die Paare 71 und 75 der Si gnalleitungen von den CMOS-Differenztreibern 85 und 86 zu den Operationsverstärkern 88-1-88-m und 89-1-89-m zu beschleunigen.

Die oben erläuterte Konfiguration der vierten Ausführungsform der vorliegenden Erfindung ist so ausgebil det, daß die IC-Chips 87-1-87-m jeweils die Operations verstärker 88-1-88-m als Differenzempfänger enthalten. Die Operationsverstärker 88-1-88-m sprechen nicht auf In- Phase-Störsignale an und auf Störsignale, die einer der Si gnalleitungen 72 und 73 überlagert sind, sondern sprechen lediglich auf die komplementären digitalen Sendesignale CS1 und /CS1 an. In ähnlicher Weise sprechen die Operationsver stärker 89-1-89-m nicht auf In-Phase-Störsignale und Störsignale an, die einer der Leitungen 76 und 77 überla gert sind, sondern sprechen lediglich auf die komplementä ren digitalen Sendesignale CS2 und /CS2 an. Damit besitzt das Übertragungssystem eine große Störsignalgrenze und die Signalspannung kann reduziert werden. Beispielsweise kann, obwohl die kleinste Amplitude bei bestehenden Schaltungen gleich ist 0,8 V-1,5 V, die vierte Ausführungsform der vorliegenden Erfindung die kleinste Amplitude bis herab auf ca. 0,1 V reduzieren. Es ist damit möglich, die Anstiegs- und Abfallsteigungen zu vermindern und eine Übertragung von Hochfrequenzsignalen zu erzielen und den Stromverbrauch zu reduzieren.

Fünfte Ausführungsform (Fig. 12-14)

Fig. 12 ist ein schematisches Diagramm, welches eine fünfte Ausführungsform der vorliegenden Erfindung ver anschaulicht, die ein Paar von Signalleitungen besitzt, die eine Verzweigung haben und die eine Übertragungsschaltung enthält, welche Signale in zwei Richtungen überträgt.

Die in Fig. 12 gezeigte Konfiguration enthält ei ne Verdrahtungsplatine 98, ein Paar 99 von Signalleitungen und einen Abschlußwiderstand 102. Das Paar 99 besteht aus gleich langen parallelen Signalleitungen 100 und 101, die auf der Verdrahtungsplatine 55 ausgebildet sind und die ei nen großen Kopplungskoeffizienten haben. Der Abschlußwider stand 102 schließt die Signalleitungen 100 und 101 ab.

Ein Stromversorgungsspannungseingangsanschluß 103 ist auf der Verdrahtungsplatine 98 ausgebildet und empfängt die positive Stromversorgungsspannung VDD. Ein Erdungsspan nungseingangsanschluß 104 ist auf der Verdrahtungsplatine 98 ausgebildet und empfängt die Erdungsspannung VSS. Ein Paar 105 einer Stromversorgungsleitung 106 und einer Er dungsleitung 107 ist aus gleich langen parallelen Leitungen gebildet, die einen großen Kopplungskoeffizienten haben. Das Paar 105 aus Stromversorgungs- und Erdungsleitungen, das auf der Verdrahtungsplatine 98 ausgebildet ist, besitzt den gleichen charakteristischen Impedanzwert wie derjenige des Paares 99 der Signalleitungen.

Das Paar 99 der Signalleitungen und das Paar 105 der Stromversorgungs- und Erdungsleitungen können eine ko planare Verdrahtungsstruktur haben, wie sie in Fig. 3 ge zeigt ist, oder eine gestapelte Verdrahtungsformation auf weisen, wie sie in Fig. 4 gezeigt ist.

Ein IC-Chip 108 ist auf der Verdrahtungsplatine 98 montiert und besitzt einen Stromversorgungsspannungsein gangsanschluß 108A, der mit der Stromversorgungsleitung 106 verbunden ist, einen Erdungsspannungseingangsanschluß 108B,' der mit der Erdungsleitung 107 verbunden ist, und Signal ausgangsanschlüsse 108C und 108D, die mit den Signalleitun gen 100 und 101 jeweils verbunden sind. Der IC-Chip 108 be sitzt einen Drei-Zustands-CMOS-Differenztreiber 109, der das digitale Sendesignal TS, welches von einer internen Schaltung (nicht gezeigt) zugeführt wird, in komplementäre digitale Sendesignale CS und /CS umsetzt und gibt die Si gnale CS und /CS an die Enden der Signalleitungen 100 und 101 über die Signalausgangsanschlüsse 108C und 108D aus.

Fig. 13 ist ein Schaltungsdiagramm des Drei- Zustands-CMOS-Differenztreibers 109, der aus einem CMOS-Treiber 111, einem CMOS-Inverter 112 und aus nMOS-Transi storen 113 und 114 besteht. Der CMOS-Treiber 111 besitzt die gleiche Konfiguration wie diejenige des CMOS-Treibers 5, der in Fig. 1 gezeigt ist. Der CMOS-Inverter 112 besitzt die gleiche Konfiguration wie diejenige des CMCS-Inverters 8, der in Fig. 1 gezeigt ist. Die nMOS-Transistoren 113 und 114 werden EIN- und AUS-geschaltet, und zwar durch ein Treiberfreigabesignal DE. Wenn das Treiberfreigabesignal DE sich auf dem hohen Pegel befindet, sind die nMoS-Transisto ren 113 und 114 im aktiven Zustand. Wenn das Treiberbereit schaftssignal DE sich auf dem niedrigen Pegel befindet, be finden sich die nMOS-Transistoren 113 und 114 in dem inak tiven Zustand.

Um erneut auf Fig. 12 einzugehen, so enthält der IC-Chip 108 einen Operationsverstärker 116, der als ein Differenzempfänger arbeitet, einen Abschlußwiderstandsteil 117, der die Signalleitungen abschließt, die in dem IC-Chip 108 vorgesehen sind, der an die Signalleitungen 100 und 101 angeschlossen ist. Ein In-Phase-Eingangsanschluß des Opera tionsverstärkers 116 und ein Ende 117A des Abschlußwider standsteiles 117 sind mit dem Signaleingangsanschluß 108C verbunden. Ein Gegenphasen-Eingangsanschluß des Operations verstärkers 116 und das andere Ende 117B des Abschlußwider standsteiles 117 sind mit dem Signaleingangsanschluß 108D verbunden.

Fig. 14 ist ein Schaltungsdiagramm einer Konfigu ration des Abschlußwiderstandsteiles 117, welches aus einem nMOS-Transistor 119 und einem Abschlußwiderstand 120 be steht. Der nMOS-Transistor 119 wird durch das Treiberbe reitschaftssignal DE EIN- und AUS-geschaltet.

Um erneut auf Fig. 11 einzugehen, so sind IC-Chips 122-1-122-m eines identischen Typs oder unter schiedlicher Typen auf der Verdrahtungsplatine 98 montiert. Die IC-Chips 122-1-122-m haben jeweils Signaleingangsan schlüsse 122-1A-122-mA, die mit der Signalleitung 100 verbunden sind, und Signaleingangsanschlüsse 122-1B-122-mB, die mit der Signalleitung 101 verbunden sind.

Der IC-Chip 122-1 enthält einen Operationsver stärker 123-1, der als ein Differenzempfänger funktioniert, welcher einen In-Phase-Signaleingangsanschluß besitzt, der mit dem Signaleingangsanschluß 122-1A verbunden ist, und einen Gegenphasen-Signaleingangsanschluß besitzt, der mit dem Signaleingangsanschluß 122-1B verbunden ist. Ferner enthält der IC-Chip 122-1 einen Drei-Zustands-CMOS-Diffe renztreiber 124-1, der in der gleichen Weise konfiguriert ist, wie der Drei-Zustands-CMOS-Differenztreiber 109 und der einen In-Phase-Ausgangsanschluß besitzt, welcher mit dem Signaleingangsanschluß 122-1A verbunden ist, und einen Gegenphasen-Ausgangsanschluß besitzt, der mit dem Si gnaleingangsanschluß 122-1B verbunden ist.

Der IC-Chip 122-m enthält einen Operationsver stärker 123-m, der als ein Differenzempfänger funktioniert, welcher einen In-Phase-Signaleingangsanschluß besitzt, der mit dem Signaleingangsanschluß 122-mA verbunden ist, und einen Gegenphasen-Signaleingangsanschluß besitzt, der mit dem Signaleingangsanschluß 122-mB verbunden ist. Ferner enthält der IC-Chip 122-m einen Drei-Zustands-CMOS-Diffe renztreiber 124-m, der in der gleichen Weise konfiguriert ist wie der Drei-Zustands-CMOS-Differenztreiber 109 und der einen In-Phase-Ausgangsanschluß besitzt, welcher mit dem Signaleingangsanschluß 122-mA verbunden ist und welcher ei nen Gegenphasen-Ausgangsanschluß besitzt, der mit dem Si gnaleingangsanschluß 122-mB verbunden ist.

Bei der fünften Ausführungsform der vorliegenden Erfindung, die in dieser Weise konfiguriert ist, wird unter einer Bedingung, daß ein Schreibfreigabesignal WE, welches durch den IC-Chip 108 ausgegeben wird, sich in dem aktiven Zustand befindet, wenn sich das digitale Sendesignal TS von dem niedrigen Pegel auf den hohen Pegel ändert, die positi ve Signalenergie, welche die In-Phase-Eingangsanschlüsse der Operationsverstärker 123-1-123-m von dem niedrigen Pegel auf den hohen Pegel schaltet, der Signalleitung 100 von dem In-Phase-Ausgangsanschluß des CMOS-Differenztrei bers 109 zugeführt und wird über die Signalleitung 100 zu den In-Phase-Eingangsanschlüssen der Operationsverstärker 123-1-123-m hin übertragen. Ferner wird negative Signal energie, welche die Gegenphasen-Eingangsanschlüsse der Ope rationsverstärker 123-1-123-m von dem hohen Pegel auf den niedrigen Pegel schaltet, der Signalleitung 101 von dem Ge genphasen-Ausgangsanschluß des CMOS-Differenztreibers 109 zugeführt und wird über die Signalleitung 101 zu den Gegen phasen-Eingangsanschlüssen der Operationsverstärker 123-1-123-m hin übertragen.

Wenn im Gegensatz dazu das digitale Sendesignal TS sich von dem hohen Pegel auf den niedrigen Pegel ändert, wird negative Signalenergie, welche die In-Phase-Eingangs anschlüsse der Operationsverstärker 123-1-123-m von dem hohen Pegel auf den niedrigen Pegel schaltet, der Signal leitung 100 von dem In-Phase-Ausgangsanschluß des CMOS-Dif ferenztreibers 109 zugeführt und wird zu den In-Phase-Aus gangsanschlüssen der Operationsverstärker 123-1-123-m hin übertragen. Ferner wird negative Signalenergie, welche die Gegenphasen-Eingangsanschlüsse der Operationsverstärker 123-1-123-m von dem niedrigen Pegel auf den hohen Pegel schaltet, der Signalleitung 101 von dem Gegenphasen-Aus gangsanschluß des CMOS-Differenztreibers 109 zugeführt und wird zu Gegenphasen-Ausgangsanschlüssen der Operationsver stärker 123-1-123-m hin übertragen.

Die Eingangsimpedanzwerte der Operationsverstär ker 123-1-123-m sind so große entsprechend mehr als das 1000-fache des charakteristischen Impedanzwertes (20 Ω-100 Ω) des Paares 99 der Signalleitungen. Es wird damit die komplementäre Signalenergie, die über das Paar 99 der Signalleitungen übertragen wird, kaum in den Operationsver stärkern 123-1-123-m absorbiert und erreicht den Ab schlußwiderstand 102 ohne einen wesentlichen Verlust. Dann verbraucht der Abschlußwiderstand 102 die empfangene kom plementäre Signalenergie als Wärme. Damit tritt eine Refle xion der komplementären Signalenergie nicht auf und es kön nen die komplementären digitalen Sendesignale CS und /CS normal durch die Operationsverstärker 123-1-123-m hin durchlaufen.

In dem Zustand, in welchem ein Lesefreigabesignal RE, welches durch den IC-Chip 108 ausgegeben wird, sich in einem aktiven Zustand befindet, wird dann, wenn der Opera tionsverstärker 116 des IC-Chips 108 sich auf den empfangs-
bereiten Zustand ändert, das komplementäre digitale Sende signal an das Paar 99 der Signalleitungen von dem CMOS-Dif ferenztreiber 124-1 des IC-Chips 122-1 ausgegeben oder von dem CMOS-Differenztreiber 124-m des IC-Chips 122-m ausgege ben, und wird über das Paar 99 der Signalleitungen in zwei Wegen übertragen. Das komplementäre digitale Sendesignal, welches auf der rechten Seite übertragen wird, wird durch den Abschlußwiderstand 102 absorbiert. Das komplementäre digitale Sendesignal, welches auf der linken Seite übertra gen wird, wird durch den Abschlußwiderstand 120 des Ab schlußwiderstandsteiles 117 absorbiert. Es tritt somit kei ne Reflexion der komplementären digitalen Sendesignale auf. Damit hat der Operationsverstärker 116 immer die Fähigkeit, das komplementäre digitale Sendesignal zu empfangen, wel ches eine gute Wellenform hat.

Es ist zu bevorzugen, daß die EIN-Widerstandswer te der Drei-Zustands-CMOS-Differenztreiber 109 und 124-1-124-m gleich sind oder kleiner sind als die Hälfte des cha rakteristischen Impedanzwertes des Paares 99 der Signallei tungen.

Wie oben beschrieben ist, wird gemäß der fünften Ausführungsform der vorliegenden Erfindung, wenn das digi tale Sendesignal TS sich in den Zustand ändert, in welchem das Schreibfreigabesignal WE, welches durch den IC-Chip 108 ausgegeben wird, im aktiven Zustand ist, die komplementäre Signalenergie über die Signalleitungen 100 und 101 zu den Operationsverstärkern 123-1-123-m übertragen. Die Signal leitungen 100 und 101 sind aus einem Paar von gleich langen parallelen Leitungen gebildet, die einen großen Kopplungs koeffizienten haben. Damit bilden die Signalleitungen 100 und 101 einen Übertragungspfad, in welchem das elektroma gnetische Feld angenähert geschlossen ist. Es können damit die komplementären digitalen Sendesignale in einem Modus übertragen werden, der dicht bei dem TEM liegt, und zwar mit reduziertem Verlust.

Da die Stromversorgungsleitung 106 und die Er dungsleitung 107 aus gepaarten, gleich langen parallelen Leitungen bestehen, die einen großen Kopplungskoeffizienten haben, bilden die Stromversorgungsleitung 106 und die Er dungsleitung 107 einen Übertragungspfad, in welchem das elektromagnetische Feld angenähert geschlossen ist. Somit kann selbst dann, wenn das Paar 105 der Stromversorgungs- und Erdungsleitungen lang ist, die komplementäre Signale nergie, die zum Übertragen der komplementären digitalen Sendesignale CS und /CS zu den Operationsverstärkern 123-1-123-m erforderlich ist, mit einem reduzierten Verlust zu dem CMOS-Differenztreiber 109 von dem Stromversorgungsspan nungseingangsanschluß 104 und dem Erdungsspannungseingangs anschluß 105 in einem Modus übertragen werden, der dicht bei dem TEM liegt.

Zusätzlich zu dem oben gesagten, besitzt das Paar 105 der Stromversorgungs- und Erdungsleitungen den gleichen charakteristischen Impedanzwert wie derjenigen des Paares 99 der Signalleitungen, so daß das Paar 105 auf der Grundlage der charakteristischen Impedanz an das Paar 99 angepaßt ist. Damit ist die komplementäre Signalenergie, die an dem Paar 99 der Signalleitungen verbraucht wird, an die komplementäre Signalenergie angepaßt, die von dem Stromversorgungsspannungseingangsanschluß 103 und dem Er dungsspannungseingangsanschluß 104 dem CMOS-Differenztrei ber 109 zugeführt wird. Es kann somit die komplementäre Si gnalenergie mit reduziertem Verlust übertragen werden.

Es ist somit gemäß der fünften Ausführungsform der vorliegenden Erfindung möglich, die Wellenformen der komplementären digitalen Sendesignale CS und /CS daran zu hindern, deformiert zu werden und auf diese Weise die kom plementären digitalen Sendesignale CS und /CS über das Paar 99 der Signalleitungen von dem CMOS-Differenztreiber 109 zu den Operationsverstärkern 123-1-123-m mit einer Geschwin digkeit zu übertragen, die dicht bei derjenigen des Lichtes liegt.

Es ist zu bevorzugen, daß eine Stromversorgungs leitung und eine Erdungsleitung, über die die Stromversor gungsspannung und die Erdungsspannung dem CMOS-Differenz treiber 109 zugeführt werden, der in dem IC-Chip 108 ausge bildet ist, aus gepaarten gleich langen parallelen Leitun gen gebildet sind. Es ist in diesem Fall möglich, eine Übertragung der komplementären digitalen Sendesignale CS und /CS über das Paar 99 der Signalleitungen von dem CMOS-Differenztreiber 109 zu den Operationsverstärkern 123-1-123-m weiter zu beschleunigen.

Die oben erwähnte Konfiguration der fünften Aus führungsform der vorliegenden Erfindung ist so ausgebildet, daß die IC-Chips 122-1-122-m jeweils Operationsverstärker 123-1-123-m als Differenzempfänger enthalten. Die Opera tionsverstärker 123-1-123-m sprechen nicht auf In-Phase- Störsignale an und auch nicht auf Störsignale, die einer der Signalleitungen 100 und 101 überlagert sind, sondern sprechen lediglich auf die komplementären digitalen Sende signale CS und /CS an. Damit besitzt das Übertragungssystem eine große Störsignalgrenze und die Signalspannung kann re duziert werden. Obwohl beispielsweise die kleinste Amplitu de in den bestehenden Schaltungen gleich ist 0,8 V-1,5 V, kann die fünfte Ausführungsform der vorliegenden Erfindung die kleinste Amplitude bis herab auf etwa 0,1 V reduzieren. Es ist damit möglich, die Anstiegs- und Abfallsteigungen zu reduzieren und eine Übertragung von Hochfrequenzsignalen zu erreichen und den Stromverbrauch zu reduzieren.

Sechste Ausführungsform (Fig. 15)

Fig. 15 ist ein schematisches Diagramm, welches eine sechste Ausführungsform der vorliegenden Erfindung veranschaulicht, die zwei Paare von Signalleitungen be sitzt, die jeweils eine Verzweigung haben und die eine Übertragungsschaltung enthält, welche Signale in zwei Wegen überträgt.

Die in Fig. 15 gezeigte Konfiguration enthält ei ne Verdrahtungsplatine 126, ein Paar 127 an Signalleitungen 128 und 129 und ein Paar 131 von Signalleitungen 132 und 133. Die Signalleitungen 128 und 129 sind aus gleich langen parallelen Leitungen gebildet, die einen großen Kopplungs koeffizienten haben. In ähnlicher Weise sind Signalleitun gen 132 und 333 aus gleich langen parallelen Leitungen ge bildet, die einen großen Kopplungskoeffizienten haben. Die Paare 127 und 131 der Signalleitungen besitzen einen iden tischen Kopplungskoeffizienten, charakteristische Impedanz und Länge und sind zueinander parallel.

Ein Stromversorgungsspannungseingangsanschluß 135 ist auf der Verdrahtungsplatine 126 ausgebildet und emp fängt die positive Stromversorgungsspannung VDD. Ein Er dungsspannungseingangsanschluß 136 ist auf der Verdrah tungsplatine 123 ausgebildet und empfängt die Erdungsspan nung VSS. Ein Paar 137 von einer Stromversorgungsleitung 138 und einer Erdungsleitung 139 ist aus gleich langen pa rallelen Leitungen gebildet, die einen großen Kopplungs koeffizienten haben.

Die Schaltung ist so ausgelegt, daß sie einer Be dingung genügte daß Z1 = Z0/2, worin Z0 die charakteristi schen Impedanzwerte der Paare 127 und 131 der Signalleitun gen angibt, Z1 den charakteristischen Impedanzwert des Paa res 137 der Stromversorgungs- und Erdungsleitungen angibt, und 2 die Zahl der Paare der Signalleitungen angibt. In dem Fall, bei dem die Bedingung Z1 = Z0/2 befriedigt wird, ist es zu bevorzugen, die Schaltung so einzustellen, um eine Bedingung zu erhalten, die so dicht wie möglich bei der zu vor angegebenen Bedingung liegt.

Die Paare 127 und 131 der Signalleitungen und die Paare 137 der Stromversorgungs- und Erdungsleitungen können eine koplanare Verdrahtungsstruktur haben, wie sie in Fig. 3 gezeigt ist, oder eine gestapelte Verdrahtungsformation haben, wie sie in Fig. 4 gezeigt ist.

Es ist ein IC-Chip 140 auf der Verdrahtungsplati ne 126 montiert und besitzt einen Stromversorgungsspan nungseingangsanschluß 140A, der mit der Stromversorgungs leitung 138 verbunden ist, einen Erdungsspannungseingangs anschluß 140B, der mit der Erdungsleitung 139 verbunden ist, und Signalausgangsanschlüsse 140C, 140D, 140 und 140F, die jeweils mit den Signalleitungen 128, 129, 132 und 133 verbunden sind.

Der IC-Chip 140 besitzt einen Drei-Zustands-CMOS-Differenz treiber 141, der das digitale Sendesignal TS1, welches von einer internen Schaltung (nicht gezeigt) zuge führt wird, in die komplementären digitalen Sendesignale CS1 und /CS1 umsetzt und die Signale CS1 und /CS1 an die Enden der Signalleitungen 128 und 129 über die Signalaus gangsanschlüsse 140C und 140D ausgibt. Der Treiber 141 ist in der gleichen Weise konfiguriert wie der Drei-Zustands- CMOS-Differenztreiber 109, der in Fig. 12 gezeigt ist.

Der IC-Chip 140 besitzt einen anderen Drei-Zu stands-CMOS-Differenztreiber 142, der das digitale Sendesi gnal TS2, welches von der internen Schaltung zugeführt wird, in die komplementären digitalen Sendesignale CS2 und /CS2 umsetzt und der die Signale CS2 und /CS2 an die Enden der Signalleitungen 132 und 133 über die Signalausgangsan schlüsse 140E und 140F ausgibt. Der Treiber 142 ist in der gleichen Weise konfiguriert wie der Drei-Zustands-CMOS-Dif ferenztreiber 109, der in Fig. 12 gezeigt ist.

Der IC-Chip 140 enthält einen Operationsverstär ker 143, der als ein Differenzempfänger funktioniert und einen Abschlußwiderstandsteil 144, der die Signalleitungen abschließt, welcher in dem IC-Chip 143 vorgesehen ist, wel cher mit den Signalleitungen 128 und 129 verbunden ist. Der Abschlußwiderstandsteil 144 ist in der gleichen Weise kon figuriert wie der Abschlußwiderstandsteil 117, der in Fig. 12 gezeigt ist. Ein In-Phase-Eingangsanschluß des Operati onsverstärkers 143 und ein Ende 144A des Abschlußwider standsteiles 144 sind mit dem Signaleingangsanschluß 140C verbunden. Ein Gegenphasen-Eingangsanschluß des Operations verstärkers 143 und das andere Ende 144B des Abschlußwider standsteiles 144 sind mit dem Signaleingangsanschluß 140D verbunden.

Der IC-Chip 140 enthält einen anderen Operations verstärker 145, der als ein Differenzempfänger funktioniert und einen Abschlußwiderstandsteil 146, der die Signallei tungen abschließt, die in dem IC-Chip 143 vorgesehen sind, der an die Signalleitungen 132 und 133 angeschlossen ist. Der Abschlußwiderstandsteil 146 ist in der gleichen Weise konfiguriert wie der Abschlußwiderstandsteil 117, der in Fig. 12 gezeigt ist. Ein In-Phase-Eingangsanschluß des Ope rationsverstärkers 145 und ein Ende 146A des Abschlußwider standsteiles 146 sind mit dem Signaleingangsanschluß 140E verbunden. Ein Gegenphasen-Eingangsanschluß des Operations verstärkers 145 und das andere Ende 146B des Abschlußwider standsteiles 146 sind mit dem Signaleingangsanschluß 140F verbunden.

Die IC-Chips 147-1-147-m eines identischen Typs oder unterschiedlicher Typen sind auf der Verdrahtungspla tine 126 montiert. Die IC-Chips 147-1-147-m besitzen je weils Signaleingangsanschlüsse 147-1A-147-mA, die mit der Signalleitung 128 verbunden sind, und besitzen Signalein gangsanschlüsse 147-1B-147-mB, die mit der Signalleitung 129 verbunden sind.

Der IC-Chip 147-1 enthält einen Operationsver stärker 148-1, der als ein Differenzempfänger funktioniert, welcher einen In-Phase-Eingangsanschluß besitzt, der mit dem Signaleingangsanschluß 147-1A verbunden ist, und einen Gegenphasen-Eingangsanschluß besitzt, der mit dem Signal eingangsanschluß 147-1B verbunden ist. Der IC-Chip 147-1 enthält einen Operationsverstärker 149-1, der als ein Dif ferenzempfänger funktioniert, welcher einen In-Phase-Ein gangsanschluß besitzt, der mit dem Signaleingangsanschluß 147-1C verbunden ist, und einen Gegenphasen-Eingangsan schluß besitzt, der mit dem Signaleingangsanschluß 147-1D verbunden ist. Der IC-Chip 147-1 enthält ferner einen Drei- Zustands-CMOS-Differenztreiber 150-1, der in der gleichen Weise konfiguriert ist wie der Drei-Zustands-CMOS-Diffe renztreiber 141 und einen In-Phase-Ausgangsanschluß be sitzt, der mit dem Signaleingangsanschluß 147-1A verbunden ist, und einen Gegenphasen-Ausgangsanschluß besitzt, der mit dem Signaleingangsanschluß 147-1B verbunden ist. Ferner enthält der IC-Chip 147-1 einen Drei-Zustands-CMOS-Diffe renztreiber 151-1, der in der gleichen Weise konfiguriert ist wie der Drei-Zustands-CMOS-Differenztreiber 141, und einen In-Phase-Ausgangsanschluß besitzt, der mit dem Si gnaleingangsanschluß 147-1C verbunden ist, und einen Gegen phasen-Ausgangsanschluß besitzt, der mit dem Signalein gangsanschluß 147-1D verbunden ist.

Der IC-Chip 147-m enthält einen Operationsver stärker 148-m, der als ein Differenzempfänger funktioniert, welcher-einen In-Phase-Eingangsanschluß hat, der mit dem Signaleingangsanschluß 147-mA verbunden ist, und einen Ge genphasen-Eingangsanschluß besitzt, der mit dem Signalein gangsanschluß 147-mB verbunden ist. Der IC-Chip 147-m ent hält einen Operationsverstärker 149-m, der als ein Diffe renzempfänger funktioniert, welcher einen In-Phase-Ein gangsanschluß hat, der mit dem Signaleingangsanschluß 147-mC verbunden ist, und einen Gegenphasen-Eingangsan schluß besitzt, der mit dem Signaleingangsanschluß 147-mD verbunden ist. Der IC-Chip 147-m enthält ferner einen Drei- Zustands-CMOS-Differenztreiber 150-m, der in der gleichen Weise konfiguriert ist wie der Drei-Zustands-CMOS-Diffe renztreiber 141 und der einen In-Phase-Ausgangsanschluß be sitzt, der mit dem Signaleingangsanschluß 147-mA verbunden ist, und einen Gegenphasen-Ausgangsanschluß besitzt, der mit Signaleingangsanschluß 147-mB verbunden ist. Ferner enthält der IC-Chip 147-m einen Drei-Zustands-CMCS-Diffe renztreiber 151-m, der in der gleichen Weise konfiguriert ist wie der Drei-Zustands-CMOS-Differenztreiber 141 und der einen In-Phase-Ausgangsanschluß besitzt, der mit dem Si gnaleingangsanschluß 147-mC verbunden ist, und einen Gegen phasen-Ausgangsanschluß besitzt, der mit dem Signalein gangsanschluß 147-mD verbunden ist.

Bei der sechsten Ausführungsform der vorliegenden Erfindung, die in dieser Weise konfiguriert ist, wird unter der Bedingung, daß das Schreibfreigabesignal WE, welches durch den IC-Chip 140 ausgegeben wird, sich in dem aktiven Zustand befindet, wenn das digitale Sendesignal TS1 sich von dem niedrigen Pegel auf den hohen Pegel ändert, positi ve Signalenergie, welche die In-Phase-Eingangsanschlüsse der Operationsverstärker 148-1-148-m von dem niedrigen Pegel auf den hohen Pegel schaltet, der Signalleitung 128 von dem In-Phase-Ausgangsanschluß des CMOS-Differenztrei bers 141 zugeführt und wird über die Signalleitung 128 zu den In-Phase-Eingangsanschlüssen der Operationsverstärker 148-1-148-m hin übertragen. Ferner wird negative Signale nergie, welche die Gegenphasen-Eingangsanschlüsse der Ope rationsverstärker 148-1-148-m von dem hohen Pegel auf den niedrigen Pegel schaltet, der Signalleitung 129 von dem Ge genphasen-Ausgangsanschluß des CMOS-Differenztreibers 141 zugeführt und wird über die Signalleitung 129 zu den Gegen phasen-Eingangsanschlüssen der Operationsverstärker 148-1-148-m hin übertragen.

Wenn das digitale Sendesignal TS2 sich von dem niedrigen Pegel auf den hohen Pegel ändert, wird positive Signalenergie, welche die In-Phase-Eingangsanschlüsse der Operationsverstärker 149-1-149-m von dem niedrigen Pegel auf den hohen Pegel schaltet, zu der Signalleitung 132 von dem In-Phase-Ausgangsanschluß des CMOS-Differenztreibers 142 zugeführt und wird über die Signalleitung 132 zu den In-Phase-Eingangsanschlüssen der Operationsverstärker 149-1-149-m hin übertragen. Ferner wird negative Signalenergie, welche die Gegenphasen-Eingangsanschlüsse der Operations verstärker 149-1-149-m von dem hohen Pegel auf den nied rigen Pegel schaltet, der Signalleitung 133 von dem Gegen phasen-Ausgangsanschluß des CMOS-Differenztreibers 142 zu geführt und wird über die Signalleitung 133 zu den Gegen phasen-Eingangsanschlüssen der Operationsverstärker 149-1-149-m hin übertragen.

Wenn im Gegensatz dazu das digitale Sendesignal TS1 sich von dem hohen Pegel auf den niedrigen Pegel än dert, so wird negative Signalenergie, welche die In-Phase- Eingangsanschlüsse der Operationsverstärker 148-1-148-m von dem hohen Pegel auf den niedrigen Pegel schaltet, der Signalleitung 128 von dem In-Phase-Ausgangsanschluß des CMOS-Differenztreibers 141 zugeführt und wird zu den In- Phase-Ausgangsanschlüssen der Operationsverstärker 148-1-148-m hin übertragen. Ferner wird negative Signalenergie, welche die Gegenphasen-Eingangsanschlüsse der Operations verstärker 148-1-148-m von dem niedrigen Pegel auf den hohen Pegel schaltet, der Signalleitung 129 von dem Gegen phasen-Ausgangsanschluß des CMOS-Differenztreibers 141 zu geführt und wird zu den Gegenphasen-Ausgangsanschlüssen der Operationsverstärker 148-1-148-m hin übertragen.

Wenn das digitale Sendesignal TS2 sich von dem hohen Pegel auf den niedrigen Pegel ändert, wird negative Signalenergie, welche die In-Phase-Eingangsanschlüsse der Operationsverstärker 149-1-149-m von dem hohen Pegel auf den niedrigen Pegel schaltet, der Signalleitung 132 von dem In-Phase-Ausgangsanschluß des CMOS-Differenztreibers 142 zugeführt und wird zu den In-Phase-Ausgangsanschlüssen der Operationsverstärker 149-1-149-m hin übertragen. Ferner wird negative Signalenergie, welche die Gegenphasen-Ein gangsanschlüsse der Operationsverstärker 149-1-149-m von dem niedrigen Pegel auf den hohen Pegel schaltet, der Si gnalleitung 133 von dem Gegenphasen-Ausgangsanschluß des CMOS-Differenztreibers 142 zugeführt und wird zu den Gegen phasen-Ausgangsanschlüssen der Operationsverstärker 149-1-149-m hin übertragen.

Die Eingangsimpedanzwerte der Operationsverstär ker 148-1-148-m und 149-1-149-m sind genauso groß oder größer als das 1000-fache der charakteristischen Impe danzwerte (20 Ω-100 Ω) der Paare 127 und 131 der Signal leitungen. Es wird daher die komplementäre Signalenergie, die über die Paare 127 und 131 der Signalleitungen übertra gen wird, kaum in den Operationsverstärkern 148-1-148-m und 149-1-149-m absorbiert und erreicht die Abschlußwi derstände 130 und 134 ohne wesentlichen Verlust. Dann ver brauchen die Abschlußwiderstände 130 und 134 die empfangene komplementäre Signalenergie als Wärme. Es tritt somit eine Reflexion der komplementären Signalenergie nicht auf und es können die, komplementären digitalen Sendesignale CS1 und /CS1 und CS2 und /CS2 normal durch die Operationsverstärker 148-1-148-m und 149-1-149-m hindurchlaufen.

In dem Zustand, in welchem das Lesefreigabesignal RE, welches durch den IC-Chip 140 ausgegeben wird, sich in dem aktiven Zustand befindet, werden dann, wenn die Opera tionsverstärker 143 und 145 des IC-Chips 108 sich in den empfangsbereiten Zustand ändern, die komplementären digita len Sendesignale an die Paare 127 und 131 der Signalleitun gen von den CMOS-Differenztreibern 150-1 und 151-1 des IC-Chips 147-1 ausgegeben oder von den CMOS-Differenztreibern 148-m und 149-m des IC-Chips 147-m ausgegeben, und werden über die Paare 127 und 131 der Signalleitungen in zwei We gen übertragen. Die komplementären digitalen Sendesignale, die auf der rechten Seite übertragen werden, werden durch die Abschlußwiderstände 130 und 134 absorbiert. Die komple mentären digitalen Sendesignale, die auf der linken Seite übertragen werden, werden durch die Abschlußwiderstände 144 und 146 in den IC-Chip 140 absorbiert. Damit tritt keine Reflexion der komplementären digitalen Sendesignale auf. Damit sind die Operationsverstärker 143 und 145 immer dazu befähigt, die komplementären digitalen Sendesignale zu emp fangen, die eine gute Wellenform besitzen.

Es ist zu bevorzugen, daß die EIN-Widerstandswer te der Drei-Zustands-CMOS-Differenztreiber 141, 142, 150-1-150-m und 151-1-151-m gleich sind oder kleiner sind als die Hälfte der charakteristischen Impedanzwerte der Paare 127 und 131 der Signalleitungen.

Wie oben beschrieben ist, wird gemäß der sechsten Ausführungsform der vorliegenden Erfindung, wenn die digi talen Sendesignale TS1 und TS2 sich in dem Zustand ändern, in welchem das Schreibfreigabesignal WE, welches durch den IC-Chip 140 ausgegeben wird, sich in dem aktiven Zustand befindet, die komplementäre Signalenergie über die Signal leitungen 128 und 129 und die Signalleitungen 132 und 133 zu den Operationsverstärkern 148-1-148-m und den Operati onsverstärkern 149-1-149-m übertragen. Die Signalleitun gen 128 und 129 und die Signalleitungen 132 und 133 sind aus jeweiligen Paaren von gleich langen parallelen Leitun gen gebildet, die einen großen Kopplungskoeffizienten ha ben. Damit bilden die Signalleitungen 128 und 129 und die Signalleitungen 132 und 133 Übertragungspfade, in denen das elektromagnetische Feld nahezu geschlossen ist. Es können damit die komplementären digitalen Sendesignale in einem Modus übertragen werden, der dicht beim dem TEM liegt, und zwar mit einem reduzierten Verlust.

Da die Stromversorgungsleitung 138 und die Er dungsleitung 139 aus gepaarten gleich langen parallelen Leitungen bestehen, die einen großen Kopplungskoeffizienten haben, bilden die Stromversorgungsleitung 138 und die Er dungsleitung 139 einen Übertragungspfad, in welchem das elektromagnetische Feld nahezu geschlossen ist. Selbst wenn somit das Paar 137 der Stromversorgungs- und Erdungsleitun gen lang ist, kann die komplementäre Signalenergie, die zum Übertragen der komplementären digitalen Sendesignale CS und /CS zu den Operationsverstärkern 148-1-148-m und 149-1-149-m erforderlich ist, ohne verminderten Verlust zu den CMOS-Differenztreibern 141 und 142 von dem Stromversor gungsspannungseingangsanschluß 135 und dem Erdungsspan nungseingangsanschluß 136 in einem Modus übertragen werden, der dicht bei dem TEM liegt.

Ferner ist die Schaltung derart ausgelegt, daß eine Bedingung befriedigt wird, daß Z1 = Z0/2 ist, worin Z0 die charakteristischen Impedanzwerte der Paare, 127 und 131 der Signalleitungen angibt, Z1 den charakteristischen Impe danzwert des Paares 137 der Stromversorgungs- und Erdungs leitungen angibt und 2 die Zahl der Paare der Signalleitun gen angibt. Das Paar 137 der Stromversorgungs- und Erdungs leitungen besitzt den gleichen charakteristischen Impe danzwert wie derjenige der Paare 127 und 131 der Signallei tungen und ist somit an solche Paare auf der Grundlage der charakteristischen Impedanz angepaßt. Damit ist die komple mentäre Signalenergie, die an den Paaren 127 und 131 der Signalleitungen verbraucht wird, an die komplementäre Si gnalenergie angepaßt, die von dem Stromversorgungsspan nungseingangsanschluß 135 und dem Erdungsspannungseingangs anschluß 136 der CMOS-Differenztreiber 141 und 142 zuge führt wird. Somit kann die komplementäre Signalenergie ohne reduzierten Verlust übertragen werden.

Es ist somit gemäß der sechsten Ausführungsform der vorliegenden Erfindung möglich, zu verhindern, daß die Wellenformen der komplementären digitalen Sendesignale CS1 und /CS1 und CS2 und /CS2 deformiert werden und somit die komplementären digitalen Sendesignale CS1 und /CS1 und CS2 und /CS2 über die Paare 127 und 131 der Signalleitungen von den CMOS-Differenztreibern 141 und 142 zu den Operations verstärkern 148-1-148-m und 149-1-149-m mit einer Ge schwindigkeit zu übertragen, die dicht bei derjenigen des Lichtes liegt.

Es ist zu bevorzugen, daß eine Stromversorgungs leitung und Erdungsleitung, über die die Stromversorgungs spannung und die Erdungsspannung an die CMOS-Differenztrei ber 141 und 142 angelegt werden, welche in dem IC-Chip 140 ausgebildet sind, als gepaarte gleich lange parallele Lei tungen ausgebildet sind. Es ist in diesem Fall möglich, ei ne Übertragung der komplementären digitalen Sendesignale CS1 und /CS1 und CS2 und /CS2 über die Paare 127 und 131 der Signalleitungen von den CMOS-Differenztreibern 141 und 142 zu den Operationsverstärkern 148-1-148-m und 149-1-149-m weiter zu beschleunigen.

Die oben erläuterte Konfiguration der sechsten Ausführungsform der vorliegenden Erfindung ist so ausgebil det, daß die IC-Chips 147-1-147-m jeweils die Operations verstärker 148-1-148-m als Differenzempfänger enthalten. Die Operationsverstärker 148-1-148-m sprechen nicht auf In-Phase-Störsignale an und auch nicht auf Störsignale, die einer der Signalleitungen 128 und 129 überlagert werden, sondern sprechen lediglich auf die komplementären digitalen Sendesignale CS1 und /CS1 an. In ähnlicher Weise sprechen die Operationsverstärker 149-1-149-m nicht auf In-Phase- Störsignale an und auch nicht auf Störsignale, die einer der Signalleitungen 132 und 133 überlagert sind, sondern sprechen lediglich auf die komplementären digitalen Sende signale CS2 und /CS2 an. Damit besitzt das Übertragungssy stem eine hohe Störsignalgrenze und die Signalspannung kann reduziert werden. Obwohl beispielsweise die kleinste Ampli tude bei den existierenden Schaltungen gleich ist 0,8 V-1,5 V, kann die fünfte Ausführungsform der vorliegenden Er findung die kleinste Amplitude bis herab auf etwa 0,1 V re duzieren. Es ist damit möglich, die Anstiegs- und Abfall steigungen zu vermindern und eine Übertragung von Hochfre quenzsignalen zu erreichen und auch eine Reduzierung im Stromverbrauch zu erreichen.

Siebte Ausführungsform (Fig. 16, 17A und 17B)

Fig. 16 ist ein schematisches Diagramm, welches eine siebte Ausführungsform der vorliegenden Erfindung ver anschaulicht, in welcher ein Kondensator 153 zwischen die Stromversorgungsleitung und die Erdungsleitung für den CMOS-Differenztreiber 30 angeschlossen ist, der in dem IC-Chip 29 vorgesehen ist. Die anderen Teile der Konfigurati on, die in Fig. 16 gezeigt sind, sind die gleichen wie die jenigen der Konfiguration der ersten Ausführungsform, die in Fig. 2 gezeigt ist.

Wenn bei dem digitalen In-Phase-Sendesignal CS, welches über den In-Phase-Ausgangsanschluß des CMOS-Diffe renztreibers 30 ausgegeben wird, die Zeit zum Ansteigen so gewählt ist, daß sie länger ist als die Zeit, die zum Ein stellen der Signalenergie erforderlich ist, um zu bewirken, daß die gesamte Signalleitung 22 spannungsmäßig hoch liegt (die oben erwähnte Zeit entspricht der Ausbreitungsverzöge rungszeit der Signalleitung 22), so wird die positive Si gnalenergie der Signalleitung 22 zugeführt und es wird die Signalenergie gleichzeitig dem CMOS-Differenztreiber 34 zu geführt. Damit sieht der CMOS-Differenzempfänger 34 nicht die Existenz der Signalleitung 22.

Wenn im Gegensatz dazu die Zeit, die benötigt wird, damit das digitale In-Phase-Sendesignal CS, welches über den In-Phase-Ausgangsanschluß des CMOS-Differenztrei bers 30 ausgegeben wird, ansteigt, kürzer ist als die Zeit, die zum Einstellen der Signalenergie erforderlich ist, um zu bewirken, daß die gesamte Signalleitung 22 spannungsmä ßig hoch liegt, ist es nicht möglich, eine Übertragung des digitalen In-Phase-Sendesignals zu beschleunigen, wenn nicht das digitale In-Phase-Sendesignal CS, welches von dem CMOS-Differenztreiber 30 ausgegeben wird, auf den hohen Pe gel geschaltet wird, bevor das Signal CS zu dem CMOS-Diffe renzempfänger 34 übertragen wird.

Wenn das digitale In-Phase-Sendesignal CS auf den niedrigen Pegel geschaltet wird, ist es erforderlich, schnell die Energie der hoch mit Energie versehenen Signal leitung 22 zu entladen auf irgendeinen Wert, um einen Transfer des digitalen In-Phase-Sendesignals zu beschleuni gen.

Ein "guter" Empfänger ist erforderlich, um die Fähigkeit zu erreichen, eine kleine Signalenergie zu erfas sen und Änderungen von deren eigenen Zustands zu erfassen. Wenn die Zeitdauer, die benötigt wird, damit das Signal an steigt, länger ist als die Ausbreitungsverzögerungszeit der Signalleitung, ist es ausreichend, die kleine Signalenergie der Signalleitung zuzuführen. Es kann damit ein Treiber mit einer kleinen Treiberfähigkeit (einem geringen Stromver brauch) verwendet werden.

Im Gegensatz dazu stellte sich kürzlich ein Trend dahingehend ein, daß die Zeit, die benötigt wird, damit das, Signal ansteigt, kürzer ist als die Ausbreitungsverzöge rungszeit der Signalleitung. Bei der zuvor erläuterten Si tuation ist es wichtiger, das Design so auszulegen, auf welche Weise die Signalenergie zu der Signalleitung zuge führt wird, und zwar durch den Treiber, anstatt Wert auf die Qualität des Empfängers zu legen.

Der gute Empfänger besitzt eine Qualität, bei der die elektrische Energie eines Signals, welches an diesen angelegt wird, nicht verbraucht wird, mit anderen Worten, bei dem der Eingangswiderstand des Empfängers hoch ist. Wenn der Eingangswiderstand gleich ist 1 kΩ, reicht die charakteristische Impedanz der Signalleitung von 25 bis 200 Ω. Somit verbraucht die Signalleitung Energie, die gleich ist einem einstelligen oder zweistelligen Vielfachen der Energie, die durch den Empfänger verbraucht wird.

Wenn die Signalleitung 30 cm lang ist und das Si gnal mit einer Geschwindigkeit von 2 × 10⁸ m/s wandert, so liegt die Zeit, die erforderlich ist, damit das Signal ent lang der Signalleitung wandert, gleich bei 1,5 ns. Selbst wenn somit ein Empfänger entlang der Signalleitung vorgese hen ist, wird eine Zeit von 1,5 ns benötigt oder verwendet, um die Signalenergie zu der Signalleitung zuzuführen und der Treiber ist erforderlich, damit fortzufahren, die Si gnalenergie zu der Signalleitung zuzuführen, und zwar für die oben angegebene Zeit. Es muß daher der Treiber eine Treiberfähigkeit haben, bei der die charakteristische Impe danz der Signalleitung als eine Last gehandhabt wird.

Die Fig. 17A und 17B sind jeweils Zeitpläne, die eine Beziehung zwischen der Spannung der Stromversorgungs leitung in dem IC-Chip und dem digitalen In-Phase-Sendesi gnal CS zeigen, welches von dem CMOS-Differenztreiber 30 ausgegeben wird. Spezieller zeigt Fig. 17A einen Fall, bei dem der Kondensator 153 nicht vorgesehen ist, und Fig. 17B zeigt einen Fall, bei dem der Kondensator 153 vorgesehen ist. Eine ausgezogene Linie P1 zeigt die Stromversorgungs spannung an und eine ausgezogene Linie P2 zeigt das digita le In-Phase-Sendesignal CS an.

Der Differenztreiber 30 besteht primär aus einer Schalterschaltung und die Treiberfähigkeit desselben hängt von dem Paar 26 der Stromversorgungs- und Erdungsleitungen ab. Wenn die charakteristische Impedanz Z1 des Paares 26 der Stromversorgungs- und Erdungsleitungen größer ist als die charakteristische Impedanz Z0 des Paares 21 der Signal leitungen und wenn der Kondensator 153 nicht verwendet wird, wie dies in Fig. 17A gezeigt ist, fällt die Stromver sorgungsspannung ab und das digitale In-Phase-Sendesignal CS steigt allmählich an.

Im Gegensatz dazu verwendet die siebte Ausfüh rungsform der vorliegenden Erfindung den Kondensator 153, der zwischen die Stromversorgungs- und Erdungsleitungen für den CMOS-Differenztreiber 30 geschaltet ist, welcher in dem IC-Chip 29 ausgebildet ist. Selbst wenn somit die charakte ristische Impedanz Z1 des Paares 26 der Stromversorgungs- und Erdungsleitungen größer ist als die charakteristische Impedanz Z0 des Paares 21 der Signalleitungen, wird die La dung, die in dem Kondensator 153 gespeichert ist, der Si gnalleitung 22 zugeführt und, wie dies in Fig. 17B gezeigt ist, es steigt das digitale In-Phase-Sendesignal CS, wel ches von dem CMOS-Differenztreiber 30 ausgegeben wird, plötzlich an.

Wenn angenommen wird, daß tpd [s] die Zeit an gibt, die erforderlich ist, um die Signalenergie der Si gnalleitung 22 von dem CMOS-Differenztreiber 30 zuzuführen, das heißt die Verzögerungszeit der Signalleitung 22, und I [A] einen Strom bezeichnet, der durch die Signalleitung 22 für die oben angegebene Zeit fließt, so läßt sich die La dung Q [C], die der Signalleitung 22 für die oben angegebe ne Zeit zugeführt wird, in der folgenden Weise ausdrücken:

Q = Itpd [C].

Wenn die Amplitude (Spannung) des digitalen Sen designals CS mit V [V] bezeichnet wird, läßt sich die Kapa zität C [F] des Kondensators, der zum Speichern der Ladung erforderlich ist, in der folgenden Weise anschreiben:

C = Q/V [F].

Wenn der EIN-Widerstand des CMOS-Differenztrei bers 30 gleich ist 50 Ω, beträgt die charakteristische Im pedanz des Paares 21 der Signalleitungen gleich 50 Ω, die Amplitude des Signals liegt bei 0,1 V und die Verzögerungs zeit tpd der Signalleitung 22 beträgt 1,5 ns, dann ist I = 1 mA, Q = 1,5 pC und C = 15 pF.

In dem Fall, bei dem das Paar 21 der Signallei tungen in der gestapelten Verdrahtungsformation ausgebildet ist, gilt der folgende Ausdruck:

Q = ε 0 ε rVA/d,

worin ε 0 die Vakuum-Dielektrizitätskonstante angibt, ε r die Dielektrizitätskonstante der isolierenden Platine an gibt, V eine Spannung bezeichnet, die über den Signallei tungen 22 und 23 angelegt wird, A den Bereich der Signal leitung 22 bezeichnet und d den Abstand zwischen den Si gnalleitungen 22 angibt. Wenn ε 0 = 8,85 × 10^-12 [F/n], ε r = 3 und Q ist 1,5 pC, dann gilt A/D = 0,564 m. Wenn d = 20 nm, dann gilt A = 1,13 × 10^-8 m² und es hat somit die Si gnalleitung 22 eine Größe von A = 0,11 mm × 0,11 mm.

Die oben angegebene Größe A der Signalleitung 22 ist zu groß, um sie in einem aktiven Bereich des IC-Chips 29 einzubauen. Es kann jedoch die Signalleitung 22 unter den Kontaktierungsanschlußflecken ausgebildet werden, die jeweils als Stromversorgungsspannungseingangsanschluß 29A und Erdungsspannungseingangsanschluß 29B fungieren.

Wie oben beschrieben ist, verwendet die siebte Ausführungsform der vorliegenden Erfindung den Kondensator 153, der zwischen die Stromversorgungsleitung und die Er dungsleitung für den CMOS-Differenztreiber 30 angeschlossen ist, welcher in dem IC-Chip 29 vorgesehen ist. Wenn damit das digitale Sendesignal TS sich ändert, kann die komple mentäre Signalenergie dem CMOS-Differenztreiber 30 von dem Kondensator 153 zugeführt werden, bevor die komplementäre Signalenergie den CMOS-Differenztreiber 30 über das Paar 26 der Stromversorgungs- und Erdungsleitungen zugeführt wird. Es ist somit möglich, eine Übertragung der komplementären digitalen Sendesignale CS und /CS weiter zu beschleunigen, verglichen mit der ersten Ausführungsform der vorliegenden Erfindung, die in Fig. 2 gezeigt ist.

Es sei darauf hingewiesen, daß die siebte Ausfüh rungsform der vorliegenden Erfindung speziell für einen Fall effektiv ist, bei dem Z1 < Z0 IST, worin Z1 die cha rakteristische Impedanz des Paares 62 der Stromversorgungs- und Erdungsleitungen bezeichnet und Z0 die charakteristi sche Impedanz des Paares 56 der Signalleitungen bezeichnet.

Achte Ausführungsform (Fig. 18)

Fig. 18 ist ein schematisches Diagramm, welches eine achte Ausführungsform der vorliegenden Erfindung ver anschaulicht, bei der ein Kondensator 154 zwischen die Stromversorgungsleitung und die Erdungsleitung für die CMOS-Differenztreiber 49 und 50 in dem IC-Chip 48 ange schlossen ist. Die anderen Teile der Konfiguration, die in Fig. 18 gezeigt sind, sind die gleichen wie diejenigen der zweiten Ausführungsform der vorliegenden Erfindung, die in Fig. 5 gezeigt ist.

Wenn die digitalen Sendesignale TS1 und TS2 sich ändern, kann die komplementäre Signalenergie den CMOS-Dif ferenztreibern 49 und 50 von dem Kondensator 154 aus zuge führt werden, bevor die komplementäre Signalenergie über das Paar 45 der Stromversorgungs- und Erdungsleitungen den CMOS-Differenzverstärkern 49 und 50 zugeführt wird. Es ist damit möglich, eine Übertragung der komplementären digita len Sendesignale CS1 und /CS1 und CS2 und /CS2 verglichen mit der zweiten Ausführungsform der vorliegenden Erfindung weiter zu beschleunigen.

Die achte Ausführungsform der vorliegenden Erfin dung ist speziell in einem Fall wirksam, bei dem Z1 < Z0 IST, worin Z1 eine charakteristische Impedanz des Paares 45 der Stromversorgungs- und Erdungsleitungen angibt und Z0 die charakteristische Impedanz der Paare 37 und 40 der Si gnalleitungen angibt.

Neunte Ausführungsform (Fig. 19)

Fig. 19 ist ein schematisches Diagramm einer neunten Ausführungsform der vorliegenden Erfindung, in wel cher ein Kondensator 155 zwischen die Stromversorgungslei tung und die Erdungsleitung für den CMOS-Differenztreiber 66, der in dem IC-Chip 65 vorgesehen ist, angeschlossen ist. Die anderen Teile der Konfiguration, die in Fig. 19 gezeigt sind, sind die gleichen wie diejenigen der dritten Ausführungsform der vorliegenden Erfindung, die in Fig. 8 gezeigt ist.

Wenn das digitale Sendesignal TS sich ändert, kann die komplementäre Signalenergie dem CMOS-Differenz treiber 66 von dem Kondensator 155 zugeführt werden, bevor die komplementäre Signalenergie über das Paar 62 der Strom versorgungs- und Erdungsleitungen dem CMOS-Differenztreiber 66 zugeführt wird. Es ist damit möglich, eine Übertragung der komplementären digitalen Sendesignale CS und /CS ver glichen mit der dritten Ausführungsform der vorliegenden Erfindung weiter zu beschleunigen.

Die neunte Ausführungsform der vorliegenden Er findung ist speziell bei einem Fall wirksam, bei dem Z1 Z0 IST, worin Z1 die charakteristische Impedanz des Paares 62 der Stromversorgungs- und Erdungsleitungen bezeichnet und Z0 die charakteristische Impedanz des Paares 56 der Si gnalleitungen bezeichnet.

Zehnte Ausführungsform (Fig. 20)

Fig. 20 ist ein schematisches Diagramm, welches eine zehnte Ausführungsform der vorliegenden Erfindung ver anschaulicht, in welcher ein Kondensator 156 zwischen die Stromversorgungsleitung und die Erdungsleitung für die CMOS-Differenztreiber 85 und 86 geschaltet ist, die in dem IC-Chip 84 vorgesehen sind. Die anderen Teile der Konfigu ration, die in Fig. 20 gezeigt ist, sind die gleichen wie diejenigen der vierten Ausführungsform der vorliegenden Er findung.

Wenn die digitalen Sendesignale TS1 und TS2 sich ändern, kann die komplementäre Signalenergie zu den CMOS-Differenztreibern 85 und 86 von dem Kondensator 155 zuge führt werden, bevor die komplementäre Signalenergie zu den CMOS-Differenztreibern 85 und 86 über das Paar 81 der Stromversorgungs- und Erdungsleitungen zugeführt wird. Es ist damit möglich, eine Übertragung der komplementären di gitalen Sendesignale CS1 und /CS1 und CS2 und /CS2 vergli chen mit der vierten Ausführungsform der vorliegenden Er findung weiter zu beschleunigen.

Die zehnte Ausführungsform der vorliegenden Er findung ist speziell für einen Fall wirksam, bei dem Z1 Z0 ist, worin Z1 die charakteristische Impedanz des Paares 81 der Stromversorgungs- und Erdungsleitungen bezeichnet und Z0 die charakteristische Impedanz der Paare 71 und 75 der Signalleitungen bezeichnet.

Elfte Ausführungsform (Fig. 21)

Fig. 21 ist ein schematisches Diagramm einer elf ten Ausführungsform der vorliegenden Erfindung, bei der ein Kondensator 157 zwischen die Stromversorgungsleitung und die Erdungsleitung für den Drei-Zustands-CMOS-Differenz treiber 109 geschaltet ist, der in dem IC-Chip 108 vorgese hen ist. Die anderen Teile der Konfiguration, die in Fig. 21 gezeigt ist, sind die gleichen wie diejenigen der fünf ten Ausführungsform der vorliegenden Erfindung, die in Fig. 12 gezeigt ist.

Wenn sich das digitale Sendesignal TS ändert, kann die komplementäre Signalenergie dem CMOS-Differenz treiber 109 von dem Kondensator 157 zugeführt werden, bevor die komplementäre Signalenergie zu dem CMOS-Differenztrei ber 109 über das Paar 105 der Stromversorgungs- und Er dungsleitungen zugeführt wird. Es ist damit möglich, eine Übertragung der komplementären digitalen Sendesignale CS und /CS verglichen mit der fünften Ausführungsform der vor liegenden Erfindung weiter zu beschleunigen.

Die elfte Ausführungsform der vorliegenden Erfin dung ist speziell bei einem Fall wirksam, bei dem Z1 < Z0 ist, worin Z1 die charakteristische Impedanz des Paares 105 der Stromversorgungs- und Erdungsleitungen angibt und Z0 die charakteristische Impedanz des Paares 99 der Signallei tungen angibt.

Zwölfte Ausführungsform (Fig. 22)

Fig. 22 ist ein schematisches Diagramm einer zwölften Ausführungsform der vorliegenden Erfindung, in welcher ein Kondensator 158 zwischen die Stromversorgungs leitung und die Erdungsleitung für die Drei-Zustands-CMOS-Dif ferenztreiber 141 und 142 geschaltet ist, die in dem IC-Chip 140 vorgesehen sind. Die anderen Teile-der Konfigura tion, die in Fig. 22 gezeigt ist, sind die gleichen wie diejenigen der sechsten Ausführungsform der vorliegenden Erfindung.

Wenn sich die digitalen Sendesignale TS1 und TS2 andern, kann die komplementäre Signalenergie zu den CMOS-Differenztreibern 141 und 142 von dem Kondensator 158 zuge führt werden, bevor die komplementäre Signalenergie zu den CMOS-Differenztreibern 142 und 143 über das Paar 137 der Stromversorgungs- und Erdungsleitungen zugeführt wird. Es ist damit möglich, eine Übertragung der komplementären di gitalen Sendesignale CS1 und /CS1 und CS2 und /CS2 vergli chen mit der sechsten Ausführungsform der vorliegenden Er findung weiter zu beschleunigen.

Die zwölfte Ausführungsform der vorliegenden Er findung ist speziell bei einem Fall wirksam, bei dem Z1 Z0 ist, worin Z1 die charakteristische Impedanz des Paares 137 der Stromversorgungs- und Erdungsleitungen angibt und Z0 die charakteristische Impedanz der Paare 127 und 131 der Signalleitungen angibt.

Die Verwendung des Kondensators, der zwischen die Stromversorgungsleitung und die Erdungsleitung geschaltet ist, die in dem IC-Chip vorgesehen sind, wie dieser in der siebten bis zwölften Ausführungsform der vorliegenden Er findung verwendet wird, kann an eine elektronische Vorrich tung mit einem IC-Chip angelegt werden, der mit einem Trei ber ausgestattet ist, welcher ein digitales Nicht-Diffe renz-Sendesignal ausgibt. Bei solch einer Anwendung ist es möglich, eine Übertragung des digitalen Nicht-Differenz- Sendesignals in die elektronische Vorrichtung zu beschleu nigen.

Dreizehnte Ausführungsform (Fig. 23, 24A und 24B)

Fig. 23 ist ein schematisches Diagramm einer dreizehnten Ausführungsform der vorliegenden Erfindung, in welcher ein Kondensator 159 zwischen die Stromversorgungs leitung 27 und die Erdungsleitung 28 geschaltet ist, die in der Nähe des IC-Chips 29 gelegen sind. Die anderen Teile der Konfiguration, die in Fig. 23 gezeigt ist, sind die gleichen wie diejenigen der siebten Ausführungsform der vorliegenden Erfindung, die in Fig. 16 gezeigt ist.

Die Fig. 24A und 24B sind jeweiligen Zeitpläne zur Erläuterung der dreizehnten Ausführungsform der vorlie genden Erfindung. Spezieller zeigt Fig. 24a einen Stromver sorgungsstrom (durch eine unterbrochene Linie Y1 darge stellt), der erhalten wird, wenn kein Spannungsabfall auf tritt, der durch,eine Induktanz in der Stromversorgungslei tung verursacht wird, und zwar für den CMOS-Differenztrei ber 30 in dem IC-Chip 29. Ferner zeigt Fig. 24A einen Stromversorgungsstrom (durch eine ausgezogene Linie Y2 an gezeigt), der dann erhalten wird, wenn ein Spannungsabfall vorhanden ist, der durch eine Induktanz in der Stromversor gungsleitung für den CMOS-Differenztreiber 30 verursacht wird.

Fig. 24B zeigt eine unterbrochene Linie Y3 und ausgezogene Linien Y4, Y5 und Y6. Die unterbrochene Linie Y3 zeigt eine Stromversorgungsspannung an, die erhalten wird, wenn kein Spannungsabfall vorhanden ist, der durch eine Induktanz in der Stromversorgungsleitung für den CMOS-Dif ferenztreiber 30, der in dem IC-Chip 29 vorgesehen ist, verursacht wird. Die ausgezogene Linie Y4 zeigt eine Strom versorgungsspannung an, die erhalten wird, wenn ein Span nungsabfall vorhanden ist, der durch eine Induktanz in der Stromversorgungsleitung für den CMOS-Differenztreiber 30, der in dem IC-Chip 29 vorgesehen ist, verursacht wird, und zwar ohne den Kondensator 153. Die ausgezogene Linie Y5 zeigt eine Variation in der Spannung über dem Kondensator 153 an mit einem Kapazitätswert von 15 pF, die dann erhal ten wird, wenn die Stromversorgungsspannung der Signallei tung 22 lediglich von dem Kondensator 153 aus zugeführt wird. Die ausgezogene Linie Y6 zeigt eine Variation in der Spannung über dem Kondensator an, der einen Kapazitätswert von 1,5 pF hat, die dann erhalten wird, wenn die Stromver sorgungsspannung der Signalleitung 22 lediglich von dem Kondensator 153 aus zugeführt wird.

Bei den Graphen von den Fig. 24A und 24B ist an genommen, daß die Signalleitung 22 eine Verzögerungszeit von 1,5 ns hat und daß der Stromversorgungsstrom I gleich ist 1 mA und daß die Amplitude des digitalen Sendesignals CS gleich ist 0,1 V und die Anstiegszeit tr des digitalen Sendesignals TS gleich ist 0,1 ns, wie dies unter Hinweis auf die siebte Ausführungsform der vorliegenden Erfindung beschrieben wurde.

Wenn das digitale Sendesignal TS damit beginnt, seinen Pegel von dem niedrigen Wert auf den hohen Wert zu ändern und gleich wird dem hohen Pegel nach 0,1 ns, beträgt der Spannungsabfall der Stromversorgungsspannung gleich 0,05 V für den Fall, bei dem der Kondensator 153 nicht ver wendet wird, und es ergibt sich ein Spannungsabfall, der durch eine Induktanz in der Stromversorgungsleitung für den CMOS-Differenztreiber 30 in dem IC-Chip 29 verursacht wird. Wenn jedoch der Kondensator 153 verwendet wird, ist es mög lich, den Spannungsabfall der Stromversorgungsspannung zu reduzieren.

Spezieller gesagt, wenn die Stromversorgungsspan nung der Signalleitung 22 lediglich von dem Kondensator 153 aus zugeführt wird, der einen Kapazitätswert von 15 pF hat, fällt die Stromversorgungsspannung (die Spannung, die sich über dem Kondensator 153 entwickelt) geringfügig auf 0,081 V ab, wenn 1,5 ns verstreichen, nachdem der Pegel des digi talen Sendesignals TS begonnen hat, sich von dem niedrigen Pegel auf den hohen Pegel zu ändern.

Wenn im Gegensatz dazu die Stromversorgungsspan nung der Signalleitung 22 lediglich von dem Kondensator 153 aus zugeführt wird, der einen Kapazitätswert von 1,5 pF be sitzt, fällt die Stromversorgungsspannung (die Spannung, die sich über dem Kondensator 153 entwickelt) stark ab, und zwar auf 0,013 V, selbst wenn 1,5 ns verstreichen, nachdem der Pegel des digitalen Sendesignals TS begonnen hat, sich von dem niedrigen Pegel auf den hohen Pegel zu ändern. Es kann jedoch der Abfall der Stromversorgungsspannung auf an genähert 0,06 V für 0,1 ns unterdrückt werden, nachdem sich das digitale Sendesignal TS auf den hohen Pegel geändert hat.

Unter Berücksichtigung des oben gesagten, wird ein Kondensator 159 mit einer größeren Kapazität als derje nigen des Kondensators 153 zwischen die Stromversorgungs leitung 27 und die Erdungsleitung 28 vorgesehen, die in der Nähe des IC-Chips 29 gelegen ist. Es kann daher der Kapazi tätswert des Kondensators 153 reduziert werden und es kön nen zusätzlich die komplementären digitalen Sendesignals CS und /CS mit einer erhöhten Geschwindigkeit übertragen wer den. Die dreizehnte Ausführungsform der vorliegenden Erfin dung ist darauf gerichtet, um das zuvor gesagte zu reali sieren. Der Kondensator 159 kann unter Anschlußflecken aus gebildet werden, selbst wenn die Anschlußflecke miniaturi siert sind.

Wenn beispielsweise der Kondensator 159, der ei nen Kapazitätswert gleich dem fünffachen des Kapazitätswer tes des Kondensators 153 oder größer hat, zwischen die Stromversorgungsleitung 27 und die Erdungsleitung 28 ge schaltet wird, und in einem Abstand entsprechend einer Zeit, die gleich ist 1/10 der Verzögerungszeit der Signal leitungen 22 und 23 oder weniger von dem Kondensator 153 gelegen ist, können die komplementären digitalen Sendesi gnale CS und /CS mit einer hohen Geschwindigkeit übertragen werden, selbst wenn der Kondensator 153 einen Kapazitäts wert von 1,5 pF hat, der gleich ist 1/10 des Kapazitätswer tes desselben (15 pF), der bei der siebten Ausführungsform der Erfindung verwendet wird.

Wenn das digitale Sendesignal TS sich ändert, kann die komplementäre Signalenergie dem CMOS-Differenz treiber 30 von dem Kondensator 153 und zu dem Kondensator 153 von dem Kondensator 159 zugeführt werden, bevor die komplementäre Signalenergie dem CMOS-Differenztreiber 30 über das Paar 26 der Stromversorgungs- und Erdungsleitungen zugeführt wird. Es ist damit möglich, eine Übertragung der komplementären digitalen Sendesignale CS und /CS weiter zu beschleunigen, wie in dem Fall der siebten Ausführungsform der vorliegenden Erfindung, und den Kapazitätswert des Kon densators 153 zu reduzieren. Das zuvor gesagte trägt zur Miniaturisierung des IC-Chips 29 bei.

Die dreizehnte Ausführungsform der vorliegenden Erfindung ist speziell für einen Fall wirksam, bei dem Z1 Z0 ist, worin Z1 die charakteristische Impedanz des Paares 26 der Stromversorgungs- und Erdungsleitungen angibt und Z0 die charakteristische Impedanz des Paares 21 der Signallei tungen angibt.

Vierzehnte Ausführungsform (Fig. 25)

Fig. 25 ist ein schematisches Diagramm einer vierzehnten Ausführungsform der vorliegenden Erfindung, in welcher ein Kondensator 160 zwischen die Stromversorgungs leitung 46 und die Erdungsleitung 47 geschaltet ist, die in der Nähe des IC-Chips 48 gelegen sind. Die anderen Teile der Konfiguration, die in Fig. 25 gezeigt ist, sind die gleichen wie diejenigen der achten Ausführungsform der vor liegenden Erfindung.

Wenn die digitalen Sendesignale TS1 und TS2 sich ändern, kann die komplementäre Signalenergie den CMOS-Dif ferenztreibern 49 und 50 von dem Kondensator 154 aus zuge führt werden und kann den Kondensator 154 von dem Kondensa tor 160 zugeführt werden, bevor die komplementäre Signal energie den CMOS-Differenztreibern 49 und 50 über das Paar 45 der Stromversorgungs- und Erdungsleitungen zugeführt wird. Es ist damit möglich, eine Übertragung der komplemen tären digitalen Sendesignale CS1 und /CS1 und CS2 und /CS2 verglichen mit der achten Ausführungsform der vorliegenden Erfindung weiter zu beschleunigen.

Die vierzehnte Ausführungsform der vorliegenden Erfindung ist speziell bei einem Fall wirksam, bei dem Z1 Z0 ist, worin Z1 die charakteristische Impedanz des Paares 45 der Stromversorgungs- und Erdungsleitungen angibt und Z0 die charakteristische Impedanz der Paare 37 und 40 der Si gnalleitungen angibt.

Fünfzehnte Ausführungsform (Fig. 26)

Fig. 26 ist ein schematisches Diagramm einer fünfzehnten Ausführungsform der vorliegenden Erfindung, in welcher ein Kondensator 161 zwischen die Stromversorgungs leitung 63 und die Erdungsleitung 64 geschaltet ist, die in der Nähe des IC-Chips 65 gelegen sind. Die anderen Teile der Konfiguration, die in Fig. 26 gezeigt sind, sind die gleichen wie diejenigen der neunten Ausführungsform der vorliegenden Erfindung, die in Fig. 19 gezeigt ist.

Wenn das digitale Sendesignal TS sich ändert, kann die komplementäre Signalenergie den CMOS-Differenz treiber 66 von dem Kondensator 155 und zu dem Kondensator 155 von dem Kondensator 161 zugeführt werden, bevor die komplementäre Signalenergie dem CMOS-Differenztreiber 66 über das Paar 62 der Stromversorgungs- und Erdungsleitungen zugeführt wird. Es ist damit möglich, eine Übertragung der komplementären digitalen Sendesignale CS und /CS zu erhö hen, wie in dem Fall der siebten Ausführungsform der vor liegenden Erfindung, und möglich, den Kapazitätswert des Kondensators 155 zu reduzieren. Das zuvor gesagte trägt zur Miniaturisierung des IC-Chips 65 bei.

Die fünfzehnte Ausführungsform der vorliegenden Erfindung ist speziell für einen Fall wirksam, bei dem Z1 Z0 ist, worin Z1 die charakteristische Impedanz des Paares 62 der Stromversorgungs- und Erdungsleitungen angibt und Z0 die charakteristische Impedanz des Paares 56 der Signallei tungen angibt.

Sechzehnte Ausführungsform (Fig. 27)

Fig. 27 ist ein schematisches Diagramm einer sechzehnten Ausführungsform der vorliegenden Erfindung, in welcher ein Kondensator 162 zwischen die Stromversorgungs leitung 82 und die Erdungsleitung 83 geschaltet ist, die in der Nachbarschaft des IC-Chips 94 gelegen sind. Die anderen Teile der Konfiguration, die in Fig. 27 gezeigt ist, sind die gleichen wie diejenigen der zehnten Ausführungsform der vorliegenden Erfindung, die in Fig. 20 gezeigt ist.

Wenn sich die digitalen Sendesignale TS1 und TS2 ändern, kann die komplementäre Signalenergie den CMOS-Dif ferenztreibern 85 und 86 von dem Kondensator 156 zugeführt werden und kann dem Kondensator 156 von dem Kondensator 162 zugeführt werden, bevor die komplementäre Signalenergie den CMOS-Differenztreibern 85 und 86 über das Paar 81 der Stromversorgungs- und Erdungsleitungen zugeführt wird. Es ist damit möglich, eine Übertragung der komplementären di gitalen Sendesignale CS1 und /CS1 und CS2 und /CS2 vergli chen mit der zehnten Ausführungsform der vorliegenden Er findung weiter zu beschleunigen.

Die sechzehnte Ausführungsform der vorliegenden Erfindung ist speziell für einen Fall wirksam, bei dem Z1 Z0 ist, worin Z1 die charakteristische Impedanz des Paares 81 der Stromversorgungs- und Erdungsleitungen angibt und Z0 die charakteristische Impedanz der Paare 71 und 75 der Si gnalleitungen angibt.

Siebzehnte Ausführungsform (Fig. 28)

Fig. 28 ist ein schematisches Diagramm einer siebzehnten Ausführungsform der vorliegenden Erfindung, in welcher ein Kondensator 163 zwischen die Stromversorgungs leitung 106 und die Erdungsleitung 107 geschaltet ist, die in der Nachbarschaft des IC-Chips 108 gelegen sind. Die an deren Teile der Konfiguration, die in Fig. 28 gezeigt ist, sind die gleichen wie diejenigen der siebten Ausführungs form der vorliegenden Erfindung, die in Fig. 20 gezeigt ist.

Wenn sich das digitale Sendesignal TS änderte kann die komplementäre Signalenergie dem CMOS-Differenz treiber 109 von dem Kondensator 157 zugeführt werden und dem Kondensator 157 von dem Kondensator 163 zugeführt wer den, bevor die komplementäre Signalenergie dem CMOS-Diffe renztreiber 109 über das Paar 105 der Stromversorgungs- und Erdungsleitungen zugeführt wird. Es ist damit möglich, eine Übertragung der komplementären digitalen Sendesignale CS und /CS weiter zu beschleunigen, und zwar wie in dem Fall der siebten Ausführungsform der vorliegenden Erfindung, und den Kapazitätswert des Kondensators 157 zu reduzieren. Das zuvor gesagte trägt zur Miniaturisierung des IC-Chips 108 bei.

Die siebzehnte Ausführungsform der vorliegenden Erfindung ist spezielle bei einem Fall wirksam, bei dem Z1 Z0 ist worin Z1 die charakteristische Impedanz des Paa res 105 der Stromversorgungs- und Erdungsleitungen bezeich net und Z0 die charakteristische Impedanz des Paares 99 der Signalleitungen bezeichnet.

Achtzehnte Ausführungsform (Fig. 29)

Fig. 29 ist ein schematisches Diagramm einer achtzehnten Ausführungsform der vorliegenden Erfindung, bei der ein Kondensator 164 zwischen die Stromversorgungslei tung 138 und die Erdungsleitung 139 geschaltet ist, die in der Nachbarschaft oder Nähe des IC-Chips 140 gelegen sind. Die anderen Teile der Konfiguration, die in Fig. 29 gezeigt ist, sind die gleichen wie diejenigen der zwölften Ausfüh rungsform der vorliegenden Erfindung, die in Fig. 22 ge zeigt ist.

Wenn sich die digitalen Sendesignale TS1 und TS2 ändern, kann die komplementäre Signalenergie den CMOS-Dif ferenztreibern 141 und 142 von dem Kondensator 158 aus zu geführt werden und kann dem Kondensator 158 von dem Konden sator 164 zugeführt werden, bevor die komplementäre Signal energie den CMOS-Differenztreibern 141 und 142 über das Paar 137 der Stromversorgungs- und, Erdungsleitungen zuge führt wird. Es ist damit möglich, eine Übertragung der kom plementären digitalen Sendesignale CS1 und /CS1 und CS2 und /CS2 weiter zu beschleunigen, und zwar vergleichen mit der zehnten Ausführungsform der vorliegenden Erfindung.

Die achtzehnte Ausführungsform der vorliegenden Erfindung ist speziell bei einem Fall wirksam, bei dem Z1 Z0 ist, worin Z1 die charakteristische Impedanz des Paares 137 der Stromversorgungs- und Erdungsleitungen bezeichnet und Z0 die charakteristische Impedanz der Paare 127 und 131 der Signalleitungen bezeichnet.

Die Verwendung eines Kondensators der zwischen die Stromversorgungsleitung und die Erdungsleitung geschal tet ist, die in dem IC-Chip vorgesehen sind, wie dieser bei der dreizehnten bis achtzehnten Ausführungsform der vorlie genden Erfindung verwendet wird, kann bei einer elektroni schen Vorrichtung angewendet werden, die einen IC-Chip be sitzt, der mit einem Treiber ausgestattet ist, welcher ein digitales Nicht-Differenz-Sendesignal ausgibt. Bei solch einer Anwendung ist es möglich, eine Übertragung des digi talen Nicht-Differenz-Sendesignals in die elektronische Vorrichtung zu beschleunigen.

Es kann ein Tiefpaßfilter bei irgendeiner der er sten bis achtzehnten Ausführungsformen der vorliegenden Er findung angewendet werden. Das Tiefpaßfilter ist an der Ausgangsseite des Differenztreibers vorgesehen, der das komplementäre digitale Sendesignal ausgibt und funktioniert dahingehend, um die dritte Harmonische des digitalen Sende signals und die höheren Harmonischen desselben abzuschnei den. Es ist damit möglich, das digitale Sendesignal mit ei ner verbesserten Wellenform zu übertragen.

Zusätzlich zu dem oben erwähnten Tiefpaßfilter kann ein anderer Tiefpaßfilter zum Abschnitten der dritten Harmonischen des digitalen Sendesignals und der höheren Harmonischen bei dem Stromversorgungsspannungseingangsan schluß und dem Erdungsspannungseingangsanschluß des Diffe renztreibers vorgesehen sein. In diesem Fall kann das digi tale Sendesignal mit einer weiter verbesserten Wellenform übertragen werden.

Alternativ kann das Tiefpaßfilter zum Abschneiden der dritten Harmonischen des digitalen Sendesignals und von höheren Harmonischen desselben aus einem Bandpaßfilter ge bildet sein, welcher ein Durchlaßband der Grundfrequenzkom ponenten des digitalen Sendesignals aufweist, und einem Tiefpaßfilter mit einem Durchlaßband der Gleichstromkompo nente gebildet sein. Der oben erwähnte Bandpaßfilter und der Tiefpaßfilter sind parallel geschaltet.

Der Tiefpaßfilter kann innerhalb des IC-Chips ausgebildet sein oder kann zwischen der Leitung und dem IC-Chip vorgesehen sein.

Die Verwendung des Tiefpaßfilters kann bei einer elektronischen Vorrichtung angewendet werden, die einen IC-Chip besitzt, welcher mit einem Treiber ausgestattet ist, oder ein digitales Nicht-Differenz-Sendesignal ausgibt. Bei solch einer Anwendung ist es möglich, das digitale Nicht- Differenz-Sendesignal mit einer verbesserten Wellenform in die elektronische Vorrichtung zu übertragen.

Neunzehnte Ausführungsform (Fig. 30 bis 34)

Die Fig. 30 und 31 zeigen eine schematische Draufsicht bzw. Bodenansicht einer neunzehnten Ausführungs form der vorliegenden Erfindung. In diesen Figuren sind ei ne Verdrahtungsplatine 166, eine Frontfläche 167 der Ver drahtungsplatine 166, eine rückwärtige Fläche 168 derselben und Gruppen 169-172 von Durchgangsöffnungen oder Bohrun gen veranschaulicht.

Die Fig. 32 und 33 zeigen eine schematische Draufsicht bzw. Bodenansicht eines Teiles der Leitungen, die auf der Frontfläche 167 und der rückwärtigen Fläche 168 der Verdrahtungsplatine 166 ausgebildet sind. In Fig. 32 ist ein CPU-Montagebereich 173 mit einer rechteckförmigen Gestalt in dem, zentralen Abschnitt der Frontfläche 167 der Verdrahtungsplatine 166 festgelegt. In Fig. 33 ist ein ei nen Abschlußwiderstand bildender Bereich 174 mit einer rechteckförmigen Gestalt in dem zentralen Abschnitt der rückwärtigen Fläche 168 der Verdrahtungsplatine 166 festge legt.

In den Fig. 32 und 33 ist eine Gruppe 175 von Leitungen auf der Hauptoberfläche 167 ausgebildet und diese erstrecken sich von einem Abschnitt dicht bei einer Seite 173A des CPU-Montagebereiches 173 zu einer Seite 166A der Verdrahtungsplatine 166 hin. Die Gruppe 175 ist auf die rückwärtige Seite 168 der Verdrahtungsplatine 166 über die Gruppe 169 von Durchgangsöffnungen geschaltet. Das heißt, die Gruppe 175 drängt durch die Verdrahtungsplatine 166 hindurch. Dann erstreckt sich die Gruppe 175 auf der rück wärtigen Fläche 168 zu dem Abschlußwiderstands-Ausbildungs bereich 174. Die Gruppe 175 enthält Paare von Signalleitun gen, über die digitale Sendesignale in der komplementären Weise übertragen werden. Die Paare der Signalleitungen sind aus gleich langen parallelen Leitungen gebildet und enthal ten Datenleitungen und Adressensignalleitungen, Steuersi gnalleitungen und Taktsignalleitungen.

Eine Gruppe 176 von Leitungen ist auf der Hauptfläche 167 ausgebildet und erstreckt sich von einem Abschnitt dicht bei der Seite 173B des CPU-Montagebereiches 173 zu einer Seite 166B der Verdrahtungsplatine 166 hin. Die Gruppe 176 ist zu der rückwärtigen Seite 168 der Ver drahtungsplatine 166 über die Gruppe 170 der Durchgangsöff nungen oder Bohrungen gefaltet. Dann erstreckt sich die Gruppe 176 zu der rückwärtigen Fläche 168 zu dem Abschluß widerstands-Ausbildungsbereich 174 hin. Die Gruppe 176 ent hält Paare von Signalleitungen, über die digitale Sendesi gnale in der komplementären Weise übertragen werden. Die Paare der Signalleitungen sind aus gleich langen parallelen Leitungen gebildet und enthalten Datenleitungen, Adressen signalleitungen, Steuersignalleitungen und Taktsignallei tungen.

Eine Gruppe 177 von Leitungen ist auf der Haupto berfläche 167 ausgebildet und erstreckt sich von einem Ab schnitt dicht bei einer Seite 173C des CPU-Montagebereiches 173 zu einer Seite 166C der Verdrahtungsplatine 166 hin. Die Gruppe 177 ist zu der rückwärtigen Seite 168 der Ver drahtungsplatine 166 über die Gruppe 171 von Durchgangsöff nungen oder -bohrungen gefaltet. Dann verläuft die Gruppe 177 zu der rückwärtigen Fläche 168 zu dem Abschlußwider stands-Ausbildungsbereich 174 hin. Die Gruppe 1,77 enthält Paare von Signalleitungen, über die digitale Sendesignale in der komplementären Weise übertragen werden. Die Paare von Signalleitungen sind aus gleich langen parallelen Lei tungen gebildet und enthalten Datenleitungen, Adressensi gnalleitungen, Steuersignalleitungen und Taktsignalleitun gen.

Eine Gruppe 178 von Leitungen ist auf der Haupt oberfläche 167 ausgebildet und erstreckt sich von einem Ab schnitt dicht bei einer Seite 173D des CPU-Montagebereiches 173 zu einer Seite 166D der Verdrahtungsplatine 166 hin. Die Gruppe 178 ist zu der rückwärtigen Seite 168 der Ver drahtungsplatine 166 über die Gruppe 172 der Durchgangsöff nungen gefaltet. Dann verläuft die Gruppe 178 auf der rück wärtigen Fläche 168 zu dem Abschlußwiderstands-Ausbildungs bereich 174 hin. Die Gruppe 178 enthält Paare von Signal leitungen, über die digitale Sendesignale in der komplemen tären Weise übertragen werden. Die Paare von Signalleitun gen sind aus gleich langen parallelen Leitungen gebildet und enthalten Datenleitungen, Adressensignalleitungen, Steuersignalleitungen und Taktsignalleitungen.

Die Gruppen 175, 176, 177 und 178 können eine identische Anzahl von Leitungen enthalten.

In Fig. 32 sind ein Paar aus einer Stromversor gungsleitung 179 und einer Erdungsleitung 180 für die CPU, und Paare von Stromversorgungsleitungen und Erdungsleitun gen 181-184, 189-192, 197-200 und 205-208 für einen Speicher veranschaulicht. In Fig. 33 sind Paare von Strom versorgungsleitungen und Erdungsleitungen 185-188, 193-196, 201-204, 209-212 für einen Speicher bezeichnet, und Paare von Stromversorgungs- und Erdungsleitungen 213 und 214 für ein Eingabe-/Ausgabe-Chip.

In Fig. 30 ist eine CPU 216 auf dem CPU-Montage bereich 173 montiert, der auf der Frontoberfläche 167 der Verdrahtungsplatine 166 ausgebildet ist. Die CPU 216 ent hält einen Dateneingabe-/-ausgabeanschluß, einen Adressen ausgabeanschluß, einen Steuersignalausgabeanschluß, einen Taktsignaleingangsanschluß und einen Taktsignalausgangsan schluß, welche Anschlüsse mit den Gruppen 175-178 der Si gnalleitungen verbunden sind. Ferner enthält die CPU 216 einen Stromversorgungsspannungseingangsanschluß und einen Erdungsspannungseingangsanschluß, wobei diese Anschlüsse mit den Paaren 178 und 180 der Stromversorgungs- und Er dungsleitungen verbunden sind.

In den Fig. 30 und 31 sind Speicher 217-224, 225-232, 233-240 und 241-248 eines identischen Typs auf den Front- und hinteren Oberflächen 167 und 168 der Verdrahtungsplatine 166 montiert.

Die Speicher 217-224 besitzen Dateneingabe-/-ausgabe anschlüsse, Adresseneingangsanschlüsse, Steuersi gnaleingangsanschlüsse und Taktsignaleingangsanschlüsse, wobei diese Anschlüsse mit der Gruppe 175 der Signalleitun gen verbunden sind. Ferner besitzen die Speicher 217-224 Stromversorgungsspannungseingangsanschlüsse und Erdungs spannungseingangsanschlüsse, welche Anschlüsse mit den Paa ren 181-188 der Stromversorgungs- und Erdungsleitungen verbunden sind.

Die Speicher 225-232 besitzen Dateneingangs-/-ausgangs anschlüsse, Adresseneingangsanschlüsse, Steuersi gnaleingangsanschlüsse und Taktsignaleingangsanschlüsse, wobei diese Anschlüsse mit der Gruppe 176 der Signalleitun gen verbunden sind. Ferner besitzen die Speicher 225-232 Stromversorgungsspannungseingangsanschlüsse und Erdungs spannungseingangsanschlüsse, welche Anschlüsse mit den Paa ren 189-196 der Stromversorgungs- und Erdungsleitungen verbunden sind.

Die Speicher 233-240 besitzen Dateneingangs-/-ausgangs anschlüsse, Adresseneingangsanschlüsse, Steuersi gnaleingangsanschlüsse und Taktsignaleingangsanschlüsse, wobei diese Anschlüsse mit der Gruppe 177 der Signalleitun gen verbunden sind. Ferner besitzen die Speicher 233-240 Stromversorgungsspannungseingangsanschlüsse und Erdungs spannungseingangsanschlüsse, welche Anschlüsse mit den Paa ren 197-204 der Stromversorgungs- und Erdungsleitungen verbunden sind.

Die Speicher 241-248 besitzen Eingangs-/Aus gangsanschlüsse, Adresseneingangsanschlüsse, Steuersi gnaleingangsanschlüsse und Taktsignaleingangsanschlüsse, wobei diese Anschlüsse mit der Gruppe 178 der Signalleitun gen verbunden sind. Ferner besitzen die Speicher 241-248 Stromversorgungsspannungseingangsanschlüsse und Erdungs spannungseingangsanschlüsse, welche Anschlüsse mit den Paa ren 205-212 der Stromversorgungs- und Erdungsleitungen verbunden sind.

Verbindungen mit den Speicher 217, 225, 233 und 241 sind jeweils an Positionen an den Gruppen der Signal leitungen 175, 176, 177 und 178 hergestellt, wobei diese Positionen in einem gleichen Abstand von den Signalan schlüssen der CPU 216 gelegen sind, die mit den Gruppen 175, 176, 177 und 178 verbunden ist.

Verbindungen mit den Speicher 218, 226, 234 und 242 sind jeweils an Positionen an den Gruppen der Signal leitungen 175, 176, 177 und 178 hergestellt, wobei diesem Positionen in einem gleichen Abstand von den Signalan schlüssen der CPU 216 gelegen sind, die mit den Gruppen 175, 176, 177 und 178 verbunden ist.

Verbindungen mit den Speicher 219, 227, 235 und 243 sind jeweils an Positionen an den Gruppen der Signal leitungen 175, 176, 177 und 178 vorgesehen, wobei diese Po sitionen in einem gleichen Abstand von den Signalanschlüs sen der CPU 216 gelegen sind, die mit den Gruppen 175, 176, 177 und 178 verbunden ist.

Verbindungen mit den Speicher 220, 228, 236 und 244 sind jeweils an Positionen an den Gruppen der Signal leitungen 175, 176, 177 und 178 ausgeführt, wobei diese Po sitionen in einem gleichen Abstand von den Signalanschlüs sen der CPU 216 gelegen sind, die mit den Gruppen 175, 176, 177 und 178 verbunden ist.

Verbindungen mit den Speicher 221, 229, 237 und 245 sind jeweils an Positionen an den Gruppen der Signal leitungen 175, 176, 177 und 178 ausgeführt, wobei diese Po sitionen in einem gleichen Abstand von den Signalanschlüs sen der CPU 216 gelegen sind, die mit den Gruppen 175, 176, 177 und 178 verbunden ist.

Verbindungen mit den Speicher 222, 230, 238 und 246 sind jeweils an Positionen an den Gruppen der Signal leitungen 175, 176, 177 und 178 hergestellt, wobei diese Positionen in einem gleichen Abstand von den Signalan schlüssen der CPU 216 gelegen sind, die mit den Gruppen 175, 176, 177 und 178 verbunden ist.

Verbindungen mit den Speicher 223, 231, 239 und 247 sind jeweils an Positionen an den Gruppen der Signal leitungen 175, 176, 177 und 178 hergestellt, wobei diese Positionen in einem gleichen Abstand von den Signalan schlüssen der CPU 216 gelegen sind, die mit den Gruppen 175, 176, 177 und 178 verbunden ist.

Verbindungen mit den Speicher 224, 232, 240 und 248 sind jeweils an Positionen an den Gruppen der Signal leitungen 175, 176, 177 und 178 hergestellt, wobei diese Positionen in einem gleichen Abstand von den Signalan schlüssen der CPU 216 gelegen sind, die mit den Gruppen 175, 176, 177 und 178 verbunden ist.

Fig. 34 ist eine schematische Draufsicht eines Abschlußwiderstands-Ausbildungsbereiches 174. Wie in Fig. 34 gezeigt ist, sind vier Gruppen 250, 251, 252 und 253 von Abschlußwiderständen in dem Abschlußwiderstands-Ausbil dungsbereich 174 ausgebildet. Die Gruppe 250 der Abschluß widerstände schließt die Paare der Signalleitungen der Gruppe 175 ab. Die Gruppe 251 der Abschlußwiderstände schließt die Paare der Signalleitungen der Gruppe 176 ab. Die Gruppe 252 der Abschlußwiderstände schließt die Paare der Signalleitungen der Gruppe 177 ab. Die Gruppe 253 der Abschlußwiderstände schließt die Paare der Signalleitungen der Gruppe 178 ab.

Um erneut auf Fig. 31 einzugehen, so sind dort ein Eingabe-/Ausgabe-Chip 255, ein Taktgenerator 256, ein PCI-Port 257, ein Video-/Sprache-Port 258, ein Signalkom pressions-/-dekompressions-Chip 259 und ein Kommunikati onsport 260 veranschaulicht.

Die neunzehnte Ausführungsform der vorliegenden Erfindung, die in dieser Weise konfiguriert ist, kann eine elektronische Vorrichtung konfigurieren, in welcher die CPU 216 41026 00070 552 001000280000000200012000285914091500040 0002019914305 00004 40907 und die 32 Speicher 217-248, die durch die CPU 216 zugegriffen werden, mit den Signalleitungen der gleichen und kürzesten Länge verbunden sind.

Die Signalleitungen, welche die Gruppen 175, 176, 177 und 178 bilden, sind Paare von gleich langen parallelen Leitungen, über die komplementäre digitale Sendesignale übertragen werden. Es können daher die Signalleitungen ver anlaßt werden, als Übertragungspfade zu funktionieren, in welchen das elektromagnetische Feld nahezu geschlossen ist. Es ist somit möglich, die komplementäre Signalenergie, die für das Übertragen der Signale zwischen der CPU 216 und den Speichern, die durch die CPU 216 zugegriffen werden, mit einer höheren Geschwindigkeit zu übertragen.

Jedes der Paare 179, 180, 181-212, die der CPU 216 zugeordnet sind, und die Speicher 217-248 sind durch zwei gleich lange parallele Leitungen gebildet, von denen eine als eine Stromversorgungsleitung dient und die andere als eine Erdungsleitung dient. Damit können diese Paare von Stromversorgungs- und Erdungsleitungen als Übertragungspfa de funktionieren, in welchen das elektromagnetische Feld nahezu geschlossen ist, und zwar in bezug auf die komple mentäre Signalenergie, die der CPU 216 und den Speichern 217-248 zuzuführen ist. Es kann damit die komplementäre Signalenergie zu der CPU 216 und den Speichern 217-248 mit einer höheren Geschwindigkeit übertragen werden.

Gemäß der neunzehnten Ausführungsform der vorlie genden Erfindung ist es möglich, durch die Verwendung einer einzelnen Verdrahtungsplatine (Verdrahtungsplatine 166) ei ne elektronische Vorrichtung zu schaffen, bei der die CPU 216 und die 32 Speicher 217-248, die durch die CPU 216 zugegriffen werden, über die Signalleitungen mit gleicher und kürzester Länge verbunden sind.

Zwanzigste Ausführungsform (Fig. 35)

Fig. 35 ist eine schematische Querschnittsansicht einer zwanzigsten Ausführungsform der vorliegenden Erfin dung, in welcher der Abschlußwiderstands-Ausbildungsbereich 174 an der rückwärtigen Fläche 168 der Verdrahtungsplatine 166 vorgesehen ist, jedoch ein Abschlußwiderstands-Chip 262 mit einem Abschlußwiderstand an einem zentralen Abschnitt der rückwärtigen Fläche 168 montiert ist. Der Eingabe-/Aus gabe-Chip 255 ist an den Abschlußwiderstands-Chip 262 mon tiert. Die anderen Teile der Struktur, die in Fig. 35 ge zeigt ist, sind die gleichen wie diejenigen der neunzehnten Ausführungsform der vorliegenden Erfindung, die in den Fig. 30 und 31 gezeigt sind. In Fig. 35 bezeichnen die Bezugs zeichen 263-266 Lötpumps.

Gemäß der zwanzigsten Ausführungsform der vorlie genden Erfindung ist es möglich, Signale zwischen der CPU 216 und den Speichern, die durch die CPU 216 zugegriffen werden, in einer elektronischen Vorrichtung unter Verwen dung der einzelnen Verdrahtungsplatine 166 mit einer höhe ren Geschwindigkeit zu übertragen, in welcher es erforder lich ist, die CPU 216 und die 32 Speicher 217-248 durch gleich lange parallele Leitungen zu verbinden.

Einundzwanzigste Ausführungsform (Fig. 36 und 37)

Die Fig. 36 und 37 sind eine schematische Drauf sicht bzw. Bodenansicht einer einundzwanzigsten Ausfüh rungsform der vorliegenden Erfindung, in welcher die Struk tur der Paare der Stromversorgungs- und Erdungsleitungen gezeigt ist. Die anderen Teile der Struktur, die in Fig. 36 und 37 gezeigt ist, sind die gleichen wie diejenigen der neunzehnten Ausführungsform der vorliegenden Erfindung.

Die Paare der Stromversorgungs- und Erdungslei tungen 179, 181-184 und 189-192, die an der Frontfläche 167 der Verdrahtungsplatine 166 vorgesehen sind, sind so angeordnet, daß von dem Paar 268 der Stromversorgungs- und Erdungsleitungen eine Verzweigung abgeht. Ferner sind die Paare 180, 197-200 und 205-208 der Stromversorgungs- und Erdungsleitungen so angeordnet, daß von dem Paar 269 der Stromversorgungs- und Verzweigungsleitungen eine Ab zweigung abgeht.

Die Paare 268, 179, 181-184 und 189-192 der Stromversorgungs- und Erdungsleitungen und die Paare der Stromversorgungs- und Erdungsleitungen 269, 180, 197-200 und 205-208 der Stromversorgungs- und Erdungsleitungen sind in der gestapelten Formation ausgebildet.

Die Paare 213, 185-188 und 193, 196 der Strom versorgungs- und Erdungsleitungen, die auf der Rückseite 168 der Verdrahtungsplatine 166 ausgebildet sind, sind der art angeordnet, daß von einem Paar 270 der Stromversor gungs- und Erdungsleitungen eine Verzweigung abgeht. Die Paare 214, 201-204 und 209-212 der Stromversorgungs- und Erdungsleitungen sind so angeordnet, daß von einem Paar 271 der Stromversorgungs- und Erdungsleitungen eine Ver zweigung abgeht.

Die Paare 270, 213, 185-188 und 193-196 der Stromversorgungs- und Erdungsleitungen und die Paare 271, 214, 201-204 und 209-212 der Stromversorgungs- und Er dungsleitungen sind in der gestapelten Formation ausgebil det.

Eine Impedanzanpassung wird an den Paaren 268, 179, 181-184 und 189-192 vorgenommen, an den Verzwei gungspunkten der Paare 269, 180, 197-200 und 205-208, den Verzweigungspunkten an den Paaren 270, 213, 185-188 und 193-196 und den Verzweigungspunkten an den Paaren 271, 214, 201-204 und 209-212 vorgenommen.

Gemäß der einundzwanzigsten Ausführungsform der vorliegenden Erfindung ist es möglich, Signale zwischen der CPU 216 und den Speichern, auf die durch die CPU 216 zuge griffen wird, in einer elektronischen Vorrichtung, welche eine einzelne Verdrahtungsplatine 166 verwendet, mit höhe rer Geschwindigkeit zu übertragen, welche Platine erforder lich ist, um die CPU 216 und die 32 Speicher 217-248 durch die gleich langen parallelen Leitungen zu verbinden.

Zweiundzwanzigste Ausführungsform (Fig. 38)

Fig. 38 ist eine schematische Querschnittsansicht einer zweiundzwanzigsten Ausführungsform der vorliegenden Erfindung, die Verdrahtungsplatinen 273 und 274 enthält. Die Verdrahtungsplatine 273 besitzt eine Oberfläche 275, die der Verdrahtungsplatine 274 gegenüberliegt, und die Oberfläche 275 dient als eine Element-Montagefläche. Die Verdrahtungsplatine 274 besitzt eine Oberfläche 276, die zu der Verdrahtungsplatine 273 hinweist, und die Oberfläche 276 dient als eine Element-Montagefläche.

Die Element-Montagefläche 275 der Verdrahtungs platine 273 ist in der gleichen Weise konfiguriert wie die Frontfläche 176 der Verdrahtungsplatine 166, die bei der neunzehnten Ausführungsform der vorliegenden Erfindung ver wendet wird. Die Element-Montagefläche 276 der Verdrah tungsplatine 274 ist in der gleichen Weise konfiguriert wie die Rückfläche 168 der Verdrahtungsplatine 166, die bei der neunzehnten Ausführungsform der vorliegenden Erfindung ver wendet wird.

Auf der Element-Montagefläche 275 der Verdrah tungsplatine 273 sind Paare 175, 176, 177 und 173 von Si gnalleitungen vorgesehen und auch Paare 179, 180, 181-184, 189-192, 197-200 und 205-208 der Stromversor gungs- und Erdungsleitungen vorgesehen, wobei alle diese Paare die gleichen sind wie diejenigen, die auf der Fronto berfläche 167 der Verdrahtungsplatine 166 ausgebildet sind, die bei der neunzehnten Ausführungsform der vorliegenden Erfindung verwendet wird, die in Fig. 30 gezeigt ist.

Auf der Element-Montagefläche 275 der Verdrah tungsplatine 273 sind die CPU 216 und die Speicher 217-220, 225-228, 233-236 und 241-244 vorgesehen, welche die gleichen sind wie diejenigen, die auf der Frontoberflä che 167 der Verdrahtungsplatine 166 ausgebildet sind, wel che in Fig. 30 gezeigt ist.

Auf der Element-Montagefläche 276 der Verdrah tungsplatine 274 sind Paare 175, 176, 177 und 178 von Si gnalleitungen und die Paare 185-188, 193-196; 201-204, 209-212, 213 und 214 der Stromversorgungs- und Er dungsleitungen vorgesehen, wobei alle diese Paare die glei chen sind wie diejenigen, die auf der rückwärtigen Fläche 168 der Verdrahtungsplatine 166 ausgebildet sind, welche bei der neunzehnten Ausführungsform der vorliegenden Erfin dung verwendet wird, die in Fig. 31 gezeigt ist.

Auf der Element-Montagefläche 276 der Verdrah tungsplatine 274 sind die CPU 216 und die Speicher 221-224, 229-232, 237-240 und 245-248 vorgesehen, die al le die gleichen sind wie diejenigen, die auf der rückwärti gen Fläche 168 der Verdrahtungsplatine 166 ausgebildet sind, welche in Fig. 31 gezeigt ist.

Die Verdrahtungsplatinen 273 und 274 sind gebon det und durch Lötpumps elektrisch miteinander verbunden, so daß die Element-Montageflächen 275 und 276 zueinander hin weisen bzw. einander gegenüberliegen. Das heißt, die Grup pen der Signalleitungen der Verdrahtungsplatinen 273 und 274 sind durch Lötpumps miteinander verbunden. Elektroden für externe Anschlüsse sind in den peripheren Abschnitten der Verdrahtungsplatine 274 angeordnet. Die Bezugszeichen 277 und 278 zeigen einige der Lötpumps an.

Gemäß der zweiundzwanzigsten Ausführungsform der vorliegenden Erfindung ist es möglich, Signale zwischen der CPU 216 und den Speichern, auf die durch die CPU 216 zuge griffen wird, mit höherer Geschwindigkeit in einer elektro nischen Vorrichtung zu übertragen, die zwei Verdrahtungs platinen 273 und 274 verwendet, in welcher es erforderlich ist, die CPU 216 und die 32 Speicher 217-248 durch gleich lange parallele Leitungen zu verbinden.

Alternativ ist es möglich, die Anordnung der Ele ment-Montagefläche 275 der Verdrahtungsplatine 273 in der gleichen Weise auszuführen, wie diejenige an der Frontober fläche 176 der Verdrahtungsplatine 166, die in der einund zwanzigsten Ausführungsform der vorliegenden Erfindung ver wendet wird, welche in Fig. 36 gezeigt ist, und die Anord nung auf der Element-Montagefläche 276 der Verdrahtungspla tine 274 in der gleichen Weise auszubilden wie diejenige auf der rückwärtigen Fläche 168 der Verdrahtungsplatine 166, die in Fig. 37 gezeigt ist.

Dreiundzwanzigste Ausführungsform (Fig. 39 und 40)

Fig. 39 ist eine schematische Draufsicht einer dreiundzwanzigsten Ausführungsform der vorliegenden Erfin dung und Fig. 40 ist eine schematische Querschnittsansicht gemäß einer Linie X-1-X-1, die in Fig. 39 gezeigt ist. Die in den Fig. 39 und 40 gezeigte Struktur enthält Halb leitersubstrate 280 und 281. Das Halbleitersubstrat 280 be sitzt eine Oberfläche 282, die dem Halbleitersubstrat 281 gegenüberliegt und dient als eine Element-Ausbildungsflä che. Das Halbleitersubstrat 281 besitzt eine Oberfläche 283, die dem Halbleitersubstrat 280 gegenüberliegt und die als eine Element-Ausbildungsfläche dient.

Auf der Element-Ausbildungsfläche 282 des Halb leitersubstrats 280 sind die CPU 216 und die Speicher 217-220, 225-228, 233-236 und 241-244 vorgesehen, welches die gleichen sind wie diejenigen, die auf der Frontoberflä che 167 der Verdrahtungsplatine 166 ausgebildet sind, wel che ein der neunzehnten Ausführungsform der vorliegenden Erfindung verwendet wird, die in Fig. 30 gezeigt ist.

Ferner sind auf der Element-Ausbildungsfläche 282 des Halbleitersubstrats 280 Paare 175, 176, 177 und 178 von Signalleitungen und die Paare 179, 180, 181-184, 189-192, 197-200 und 205-208 der Stromversorgungs- und Er dungsleitungen vorgesehen, welche die gleichen sind wie diejenigen, die auf der Frontoberfläche 167 der Verdrah tungsplatine 166 ausgebildet sind, welche in der neunzehn ten Ausführungsform der vorliegenden Erfindung, die in Fig. 30 gezeigt ist, verwendet wird.

Auf der Element-Ausbildungsoberfläche 283 des Halbleitersubstrats 281 sind die Speicher 221-224, 229-232, 237-240 und 245-248 und der Eingabe-/Ausgabe-Chip 255 vorgesehen, welche die gleichen sind wie diejenigen, die auf der Rückfläche 168 der Verdrahtungsplatine 166 aus gebildet sind, die in der neunzehnten Ausführungsform der vorliegenden Erfindung verwendet wird, welche in Fig. 31 gezeigt ist.

Auf der Element-Ausbildungsoberfläche 283 des Halbleitersubstrats 281 sind die Paare 175, 176, 177 und 178 der Signalleitungen und die Paare 158-188, 193-196, 201-204, 209-212, 213 und 214 der Stromversorgungs- und Erdungsleitungen vorgesehen, welche die gleichen sind wie diejenigen, die auf der Rückfläche 168 der Verdrahtungspla tine 166 ausgebildet sind, die in Fig. 31 gezeigt ist.

Die Halbleitersubstrate 280 und 281 sind aneinan der gebondet und sind elektrisch durch Lötpumps miteinander verbunden, so daß die Element-Ausbildungsoberflächen 282 und 283 zueinander hinweisen. Eine Gruppe von Elektroden 284 für externe Anschlüsse ist an den peripheren Abschnit ten des Halbleitersubstrats 281 angeordnet. Die Bezugszei chen 285 und 286 zeigen einige der Lötpumps an.

Gemäß der dreiundzwanzigsten Ausführungsform der vorliegenden Erfindung ist es möglich, mit einer hohen Ge schwindigkeit Signale zwischen der CPU 216 und den Spei chern zu übertragen, die durch die CPU 216 in einer elek tronischen Vorrichtung zugegriffen werden, unter Verwendung der zwei Verdrahtungsplatinen 280 und 281, in welchen es erforderlich ist, die CPU 216 und die 32 Speicher 217-248 durch gleich lange parallele Leitungen zu verbinden.

Alternativ ist es möglich, die Anordnung der Ele ment-Montagefläche 282 der Verdrahtungsplatine 280 in der gleichen Weise auszubilden wie diejenige auf der Frontflä che 167 der Verdrahtungsplatine 166, die in der einundzwan zigsten Ausführungsform der vorliegenden Erfindung verwen det wird, welche in Fig. 36 gezeigt ist, und es ist mög lich, die Anordnung der Element-Montagefläche 283 der Ver drahtungsplatine 281 in der gleichen Weise auszubilden wie diejenige auf der Rückfläche 168 der Verdrahtungsplatine 166, die in Fig. 37 gezeigt ist.

Vierundzwanzigste Ausführungsform (Fig. 41 und 42)

Fig. 41 ist eine schematische Draufsicht einer vierundzwanzigsten Ausführungsform der vorliegenden Erfin dung und Fig. 42 ist eine schematische Draufsicht entlang einer Linie X2-X2, die in Fig. 40 gezeigt ist. Die in diesen Figuren gezeigte Struktur enthält eine Isolierplati ne 288 und ein Paare 289 von Signalleitungen 290 und 291, die aus gleich langen parallelen Leitungen gebildet sind, die einen großen Kopplungskoeffizienten besitzen, über wel che die komplementären digitalen Sendesignale in einer Richtung übertragen werden.

Die in den Fig. 41 und 42 gezeigte Struktur ent hält ein Paar von Richtungskopplern 293 und 294. Der Rich tungskoppler 293 empfängt das digitale In-Phase-Sendesignal und nimmt dieses auf, welches über die Signalleitung 290 übertragen wird. Der Richtungskoppler 294 empfängt das di gitale Gegenphasen-Sendesignal und nimmt dieses auf, wel ches über die Signalleitung 291 übertragen wird.

Der Richtungskoppler 293 enthält einen Leitungs teil 295, der parallel mit der Signalleitung 29D ausgebil det ist und eine Länge gleich 1/4 der Wellenlänge λ der Grundfrequenzkomponente des digitalen Sendesignals besitzt. Der Richtungskoppler 293 empfängt die Grundfrequenzkompo nente des digitalen In-Phase-Sendesignals, welches über die Signalleitung 290 übertragen wird.

Der Richtungskoppler 293 enthält die Leitungstei le 296 und 297, die an beiden Enden des Leitungsteiles 295 gelegen sind und in der Richtung orthogonal zu der Signal leitung 290 ausgebildet sind, um eine Interferenz mit dem elektromagnetischen Feld der Signalleitung 290 zu vermei den. Ein Ende 298 des Leitungsteiles 297 empfängt in Form einer Elektrode, über die das digitale In-Phase-Sendesignal ausgegeben wird, welches durch den Leitungsteil 290 empfan gen wurde.

Der Richtungskoppler 294 besitzt Leitungsteile, die den Leitungsteilen 295, 296 und 297 des Richtungskopp lers 293 gegenüberliegen, und einen Leitungsteil 299, der sich geringfügig nach rechts hin von dem Ende des Leitungs teiles, der dem Leitungsteil 297 gegenüberliegt, erstreckt.

Eine Elektrode 301, die an den Leitungsteil 299 über ein Durchgangsloch 300 angeschlossen ist, ist auf der Oberfläche vorgesehen auf der die Elektrode 298 vorgesehen ist. Das digitale Gegenphasen-Sendesignal wird über die Elektrode 301 ausgegeben.

Ein Ende des Leitungsteiles 296 des Richtungs kopplers 293 und ein Ende des Leitungsteiles des Richtungs kopplers 294 gegenüber dem vorhergehend genannten Ende des Leitungsteiles kann offen sein oder durch Abschlußwider stände abgeschlossen sein.

Gemäß der vierundzwanzigsten Ausführungsform der vorliegenden Erfindung, die in dieser Weise konfiguriert ist, wird die Grundfrequenzkomponente des digitalen In-Phase-Sendesignals, welches über die Signalleitung 290 übertragen wird, durch den Leitungsteil 295 des Richtungs kopplers 293 empfangen und wird über die Elektrode 298 aus gegeben. Die Grundfrequenzkomponente des digitalen Gegen phasen-Sendesignals wird über die Signalleitung 291 über tragen und wird durch den Leitungsteil des Richtungskopp lers 294 empfangen, der demjenigen des Richtungskopplers 293 gegenüberliegt, und wird über die Elektrode 301 ausge geben.

Indem man daher die In-Phase- und Gegenphasen- Eingangsanschlüsse des Differenzempfängers mit den Elektro den 298 und 301 jeweils verbindet, wird es möglich, die komplementären Hochgeschwindigkeits-Digitalsignale in ein facher Weise zu empfangen, die über das Paar 289 der Si gnalleitung in einer Richtung übertragen werden, beispiels weise in Form von digitalen Signalen mit 1 GHz oder höher.

Fünfundzwanzigste Ausführungsform (Fig. 43 und 44)

Fig. 43 ist eine schematische Draufsicht einer fünfundzwanzigsten Ausführungsform der vorliegenden Erfin dung und Fig. 44 ist eine schematische Querschnittsansicht entlang einer Linie X3-X3, die in Fig. 43 gezeigt ist. Die in den Fig. 43 und 44 gezeigte Struktur besitzt eine isolierende Platine 302 und ein Paar 303 von Signalleitun gen 304 und 405, die aus gleich langen parallelen Leitungen gebildet sind und einen großen Kopplungskoeffizienten ha ben.

Ferner enthält die Struktur, die in den Fig. 43 und 44 gezeigt ist, ein Paar von Richtungskopplern 307 und 308. Der Richtungskoppler 307 empfängt das digitale In- Phase-Sendesignal und nimmt dieses auf, welches über die Signalleitung 304 übertragen wurde. Der Richtungskoppler 308 empfängt das digitale Gegenphasen-Sendesignal und nimmt dieses auf, welches über die Signalleitung 305 übertragen wurde.

Der Richtungskoppler 307 enthält einen Leitungs teil 309, der parallel zu der Signalleitung 304 ausgebildet ist und eine Länge gleich 1/4 der Wellenlänge λ der Grund frequenzkomponente des digitalen Sendesignals besitzt. Der Richtungskoppler 307 empfängt die Grundfrequenzkomponente des digitalen In-Phase-Sendesignals, welches über die Si gnalleitung 304 übertragen wird. Der Richtungskoppler 307 enthält Leitungsteile 310 und 311, die an beiden Enden des Leitungsteiles 309 gelegen sind und in einer Richtung or thogonal zu der Signalleitung 304 ausgebildet sind, um eine Interferenz mit dem elektromagnetischen Feld der Signallei tung 304 zu vermeiden.

Ein Ende 312 des Leitungsteiles 310 dient als ei ne Elektrode, über die das digitale In-Phase-Sendesignal ausgegeben wird, welches nach links hin übertragen wird. Ein Ende 313 des Leitungsteiles 311 dient als eine Elektro de, über die das digitale In-Phase-Sendesignal ausgegeben wird, die nach rechts hin übertragen wird.

Der Richtungskoppler 308 enthält Leitungsteile, die den Leitungsteilen 309 und 310 des Richtungskopplers 307 gegenüberliegen, einen Leitungsteil 314, der sich ge ringfügig von dem Ende des Leitungsteiles, der dem Lei tungsteil 310 gegenüberliegt, nach links hin erstreckt, und einen Leitungsteil 315, der sich geringfügig von dem Ende des Leitungsteiles, der dem Leitungsteil 311 gegenüber liegt, nach rechts hin erstreckt.

Eine Elektrode 317, die an den Leitungsteil 314 über ein Durchgangsloch 316 angeschlossen ist, ist auf der Oberfläche vorgesehen, auf welcher die Elektrode 312 vorge sehen ist. Ferner ist eine Elektrode 319, die mit dem Lei tungsteil 315 über ein Durchgangsloch 318 verbunden ist, auf der Oberfläche vorgesehen, auf welcher die Elektrode 313 ausgebildet ist. Empfangsende-Abschlußwiderstände sind an die Richtungskoppler 307 und 308 angeschlossen, obwohl eine Darstellung derselben weggelassen ist.

Die Grundfrequenzkomponente des digitalen In-Phase-Sende signals, welches über die Signalleitung 304 nach links hin übertragen wird, wird durch den Leitungsteil 309 des Richtungskopplers 307 empfangen und wird über die Elek trode 312 ausgegeben. Ferner wird die Grundfrequenzkompo nente des digitalen Gegenphasen-Sendesignals, welches über die Signalleitung 305 nach links hin übertragen wird, durch den Leitungsteil des Richtungskopplers 308 empfangen, der dem Leitungsteil 309 des Richtungskopplers 307 gegenüber liegt, und wird über die Elektrode 317 ausgegeben.

Die Grundfrequenzkomponente des digitalen In-Phase-Sende signals, welches über die Signalleitung 304 nach rechts hin übertragen wird, wird durch den Leitungsteil 309 des Richtungskopplers 307 empfangen und wird über die Elek trode 313 ausgegeben. Ferner wird die Grundfrequenzkompo nente des digitalen Gegenphasen-Sendesignals, welches über die Signalleitung 305 nach rechts hin übertragen wird, durch den Leitungsteil des Richtungskopplers 308 empfangen, der dem Leitungsteil 309 des Richtungskopplers 307 gegen überliegt, und wird über die Elektrode 319 ausgegeben.

Es ist somit möglich, in einfacher Weise die kom plementären digitalen Hochgeschwindigkeits-Sendesignale zu empfangen, beispielsweise Signale von 1 GHz oder höher, die über das Paare 303 der Signalleitungen in zwei Richtungen übertragen werden, indem der In-Phase-Eingangsanschluß des Differenztreibers mit den Elektroden 312 und 313 verbunden wird und indem der Gegenphasen-Eingangsanschluß desselben mit den Elektroden 317 und 319 verbunden wird.

Sechsundzwanzigste Ausführungsform (Fig. 45 und 46)

Fig. 45 ist eine schematische Draufsicht einer sechsundzwanzigsten Ausführungsform der vorliegenden Erfin dung und Fig. 46 ist eine schematische Querschnittsansicht entlang einer Linie X4-X4, die in Fig. 45 gezeigt ist. Die in den Fig. 45 und 46 gezeigte Struktur enthält eine isolierende Platine 320 und ein Paar 321 von Signalleitun gen 322 und 323, die aus gleich langen parallelen Leitungen gebildet sind, welchen einen großen Kopplungskoeffizienten haben, über die die komplementären digitalen Sendesignale in zwei Richtungen übertragen werden.

Die oben erläuterte Struktur enthält ferner ein Paar von Richtungskopplern 325 und 326. Der Richtungskopp ler 325 empfängt das digitale In-Phase-Sendesignal und nimmt dieses auf, welches über die Signalleitung 322 über tragen wird. Der Richtungskoppler 329 empfängt das digitale Gegenphasen-Sendesignal und nimmt dieses auf, welches über die Signalleitung 323 übertragen wird.

Der Richtungskoppler 325 enthält einen Leitungs teil 327, der parallel zu der Signalleitung 322 ausgebildet ist und eine Länge gleich 1/4 der Wellenlänge λ der Grund frequenzkomponente des digitalen Sendesignals besitzt. Der Richtungskoppler 325 empfängt die Grundfrequenzkomponente des digitalen In-Phase-Sendesignals, welches über die Si gnalleitung 322 übertragen wird.

Der Richtungskoppler 325 enthält ferner Leitungs teile 328 und 329, die sich parallel zu der Signalleitung 322 erstrecken und eine Länge besitzen gleich 1/12 der Wel lenlänge λ der Grundfrequenzkomponente des digitalen Sende signals. Die Leitungsteile 328 und 329 empfangen die zweite Harmonische des digitalen In-Phase-Sendesignals, welches über die Signalleitung 322 übertragen wird.

Der Richtungskoppler 325 enthält ferner Leitungs teile 330 und 331, die parallel zu der Signalleitung 322 verlaufen und eine Länge gleich 1/12 der Wellenlänge λ der Grundfrequenzkomponente des digitalen Sendesignals besit zen. Die Leitungsteile 330 und 331 empfangen die dritte Harmonische des digitalen In-Phase-Sendesignals, welches über die Signalleitung 322 übertragen wird.

Der Richtungskoppler 325 enthält Leitungsteile 332 und 333, die an beiden Enden des Leitungsteiles 322 ge legen sind und die in einer Richtung orthogonal zu der Si gnalleitung 322 ausgebildet sind, um eine Interferenz mit dem elektromagnetischen Feld der Signalleitung 322 zu ver meiden. Ein Ende 334 des Leitungsteiles 332 dient als eine Elektrode, über die das digitale In-Phase-Sendesignal aus gegeben wird, welches nach links hin übertragen wird. Ein Ende 335 des Leitungsteiles 333 dient als eine Elektrode, über die das digitale In-Phase-Sendesignal ausgegeben wird, welches nach rechts hin übertragen wird.

Der Richtungskoppler 326 enthält Leitungsteile, die den Leitungsteilen 327, 328, 329, 330, 331, 332 und 333 des Richtungskopplers 325 gegenüberliegen. Ferner enthält der Richtungskoppler 326 einen Leitungsteil 336, der sich von dem Ende des Leitungsteiles, welcher dem Leitungsteil 332 gegenüberliegt, geringfügig nach links hin erstreckt, und einen Leitungsteil 337, der sich von dem Ende des Lei tungsteiles, der dem Leitungsteil 333 gegenüberliegt, ge ringfügig nach rechts hin erstreckt.

Eine Elektrode 339, die mit dem Leitungsteil 336 über ein Durchgangsloch 335 verbunden ist, ist auf der Oberfläche vorgesehen, auf welcher die Elektrode 334 vorge sehen ist. Das digitale Gegenphasen-Sendesignal wird über die Elektrode 339 ausgegeben. Ferner ist eine Elektrode 341, die mit dem Leitungsteil 337 über ein Durchgangsloch 340 verbunden ist, auf der Oberfläche vorgesehen, auf wel cher die Elektrode 335 ausgebildet ist. Das digitale Gegen phasen-Sendesignal wird über die Elektrode 341 ausgegeben. Es sind Empfangsende-Abschlußwiderstände an die Richtungs koppler 325 und 326 angeschaltet, obwohl eine Darstellung derselben weggelassen ist.

Die Grundfrequenzkomponente, die zweite und die dritte Harmonische des digitalen In-Phase-Sendesignals, welches über die Signalleitung 322 nach links hin übertra gen wird, werden durch die Leitungsteile 327, 328 und 330 des Richtungskopplers 325 empfangen und werden über die Elektrode 334 ausgegeben. Ferner werden die Grundfrequenz komponente, die zweite und die dritte Harmonische des digi talen Gegenphasen-Sendesignals, welches über die Signallei tung 323 nach links hin übertragen wird, jeweils durch die Leitungsteile 327, 328 und 330 des Richtungskopplers 325 empfangen und werden über die Elektrode 339 ausgegeben.

Die Grundfrequenzkomponente, die zweite und die dritte Harmonische des digitalen In-Phase-Sendesignals, die über die Signalleitung 322 nach rechts hin übertragen wer den, werden jeweils durch die Leitungsteile 327, 328 und 331 des Richtungskopplers 325 empfangen und werden über die Elektrode 335 ausgegeben. Ferner werden die Grundfrequenz komponente, die zweite und die dritte Harmonische des digi talen Gegenphasen-Sendesignals, die über die Signalleitung 323 nach rechts hin übertragen werden, jeweils durch die Leitungsteile 327, 328 und 331 des Richtungskopplers 325 empfangen und werden über die Elektrode 341 ausgegeben.

Es ist somit möglich, in einfacher Weise die kom plementären digitalen Hochgeschwindigkeits-Sendesignale, beispielsweise Signale von 1 GHz oder höher zu empfangen, die über das Paar 321 der Signalleitungen in zwei Wegen oder Richtungen übertragen werden, indem man den In-Phase- Eingangsanschluß des Differenztreibers mit den Elektrode 334 und 335 verbindet und indem man den Gegenphasen-Ein gangsanschluß desselben mit den Elektroden 339 und 341 ver bindet.

Siebenundzwanzigste Ausführungsform (Fig. 47 und 48)

Fig. 47 ist eine schematische Draufsicht auf eine siebenundzwanzigste Ausführungsform der vorliegenden Erfin dung und Fig. 48 ist eine schematische Querschnittsansicht entlang einer Linie X5-X5, die in Fig. 47 gezeigt ist. Die in den Fig. 47 und 48 gezeigte Struktur enthält eine isolierende Platine 343 und ein Paar von Signalleitungen 345 und 346, die aus gleich langen parallelen Leitungen ge bildet sind und einen Kopplungskoeffizienten besitzen, über die die digitalen komplementären Sendesignale in zwei Wegen oder Richtungen übertragen werden.

Die Struktur enthält ferner ein Paar 347 von Richtungskopplern 348 und 349. Der Richtungskoppler 348 empfängt das digitale In-Phase-Sendesignal und nimmt dieses auf, welches über die Signalleitung 345 übertragen wird. Der Richtungskoppler 349 empfängt das digitale Gegenphasen- Sendesignal und nimmt dieses auf, welches über die Signal leitung 346 übertragen wird.

Der Richtungskoppler 348 enthält einen Leitungs teil 350, der parallel zu der Signalleitung 345 verläuft und eine Länge gleich 1/4 der Wellenlänge λ der Grundfre quenzkomponente des digitalen Sendesignals besitzt. Der Leitungsteil 350 empfängt die Grundfrequenzkomponente des digitalen In-Phase-Sendesignals, welches über die Signal leitung 345 übertragen wird.

Der Richtungskoppler 348 enthält ferner Leitungs teile 351 und 352, die parallel zu der Signalleitung 345 verlaufen und eine Länge gleich 1/12 der Wellenlänge λ der Grundfrequenzkomponente des digitalen Sendesignals haben. Die Leitungsteile 351 und 352 empfangen die zweite Harmoni sche des digitalen In-Phase-Sendesignals, welches über die Signalleitung 322 übertragen wird.

Der Richtungskoppler 348 enthält ferner Leitungs teile 353 und 354, die sich parallel zu der Signalleitung 345 erstrecken und eine Länge gleich 1/20 der Wellenlänge λ der Grundfrequenzkomponente des digitalen Sendesignals ha ben. Die Leitungsteile 353 und 354 empfangen die dritte Harmonische des digitalen In-Phase-Sendesignals, welches über die Signalleitung 345 übertragen wird. Die Leitungs teile 350, 351, 352, 353 und 354 sind zusammenhängend bzw. einstückig (integrally) ausgebildet.

Der Richtungskoppler 348 enthält Leitungsteile 355 und 356, die an beiden Enden des Leitungsteiles 350 ge legen sind und in der Richtung orthogonal zu der Signallei tung 350 ausgebildet sind, um eine Interferenz mit dem elektromagnetischen Feld der Signalleitung 350 zu vermei den. Ein Ende 357 des Leitungsteiles 355 dient als eine lektrode, über die das digitale In-Phase-Sendesignal aus gegeben wird, welches nach links hin übertragen wird. Ein Ende 358 des Leitungsteiles 356 dient als eine Elektrode, über die das digitale In-Phase-Sendesignal ausgegeben wird, welches nach rechts hin übertragen wird.

Der Richtungskoppler 349 enthält Leitungsteile, welche den Leitungsteilen 350, 351, 352, 353, 354, 355 und 356 des Richtungskopplers 348 gegenüberliegen. Ferner ent hält der Richtungskoppler 349 einen Leitungsteil 359, der sich von dem Ende des Leitungsteiles, welcher dem Leitungs teil 355 gegenüberliegt, geringfügig nach links hin er streckt, und einen Leitungsteil 360, der sich von dem Ende des Leitungsteiles, der dem Leitungsteil 356 gegenüber liegt, geringfügig nach rechts hin erstreckt.

Eine Elektrode 362, welche den Leitungsteil 359 über ein Durchgangsloch 361 anschließt, ist auf der Ober fläche vorgesehen, auf welcher die Elektrode 357 vorgesehen ist. Das digitale Gegenphasen-Sendesignal wird über die Elektrode 362 ausgegeben. Ferner ist eine Elektrode 364, die mit dem Leitungsteil 360 über ein Durchgangsloch 363 verbunden ist, auf der Oberfläche vorgesehen, auf welcher die Elektrode 358 ausgebildet ist. Es sind Empfangsende- Abschlußwiderstände an die Richtungskoppler 348 und 349 an geschlossen, obwohl dies in der Darstellung weggelassen ist.

Die Grundfrequenzkomponente, die zweite und die dritte Harmonische des digitalen In-Phase-Sendesignals, die über die Signalleitung 345 nach links hin übertragen wer den, werden jeweils durch die Leitungsteile 350, 351 und 353 des Richtungskopplers 348 empfangen und werden über die Elektrode 357 ausgegeben. Ferner werden die Grundfrequenz komponente, die zweite und die dritte Harmonische des digi talen Gegenphasen-Sendesignals, die über die Signalleitung 346 nach links hin übertragen werden, jeweils durch die Leitungsteile 350, 351 und 353 des Richtungskopplers 349 empfangen und werden über die Elektrode 362 ausgegeben.

Die Grundfrequenzkomponente, die zweite und die dritte Harmonische des digitalen In-Phase-Sendesignals, die über die Signalleitung 345 nach rechts hin übertragen wer den, werden jeweils durch die Leitungsteile 350, 352 und 354 des Richtungskopplers 348 empfangen und werden über die Elektrode 358 ausgegeben. Ferner werden die Grundfrequenz komponente, die zweite und die dritte Harmonische des digi talen Gegenphasen-Sendesignals, die über die Signalleitung 346 nach rechts hin übertragen werden, jeweils durch die Leitungsteile 350, 352 und 354 des Richtungskopplers 348 empfangen und werden über die Elektrode 364 ausgegeben.

Es ist somit möglich, in einfacher Weise komple mentäre digitale Hochgeschwindigkeits-Sendesignale, bei spielsweise Signale von 1 GHz oder höher, zu empfangen, die über das Paar 344 von Signalleitungen in zwei Richtungen übertragen werden, indem der In-Phase-Eingangsanschluß des Differenztreibers mit den Elektroden 357 und 358 verbunden wird und indem der Gegenphasen-Eingangsanschluß desselben mit den Elektroden 362 und 364 verbunden wird.

Die vorliegende Erfindung ist nicht auf die spe zifischen offenbarten Ausführungsformen beschränkt und es sind Abwandlungen und Modifikationen möglich, ohne dadurch den Rahmen der vorliegenden Erfindung zu verlassen.

Claims

1. Elektronisches Gerät, mit:
einer Verdrahtungsplatine;
wenigstens einem Paar von Signalleitungen, welche auf der Verdrahtungsplatine parallel vorgesehen sind und eine gleiche Länge besitzen;
einem Chip, welches auf der Verdrahtungsplatine montiert ist und wenigstens einen Differenztreiber enthält, der digitale komplementäre Sendesignale an die wenigstens eine der Leitungen ausgibt; und
einem Paar von System-Stromversorgungsleitungen, über die erste und zweite Stromversorgungsspannungen dem wenigstens einen Differenztreiber zugeführt werden, wobei das Paar der System-Stromversorgungsleitungen parallel zu einander verlaufen und eine gleiche Länge haben.

2. Elektronisches Gerät nach Anspruch 1, bei dem das Paar der System-Stromversorgungsleitungen eine cha rakteristische Impedanz Z1 besitzt, welche gleich ist oder dicht bei Z0/n liegt, worin Z0 eine charakteristische Impe danz des wenigstens einen Paares der Signalleitungen be zeichnet und wobei n eine Zahl von Paaren von Signalleitun gen bezeichnet.

3. Elektronisches Gerät nach Anspruch 1, bei dem die folgende Bedingung in bezug auf das wenigstens eine Paar der Signalleitungen und das Paar der System-Stromver sorgungsleitungen befriedigt wird:
b < 2a
worin a einen Abstand zwischen zwei Leitungen in jedem Paar bezeichnet und b einen Abstand zwischen benachbarten Paaren bezeichnet.

4. Elektronisches Gerät nach Anspruch 1, bei dem die folgende Bedingung in bezug auf das wenigstens eine Paar der Signalleitungen und das Paar der System-Stromver sorgungsleitungen befriedigt wird:
s/(t + c) < 2
worin t eine Dicke der Verdrahtungsplatine bezeichnet, c eine Breite von zwei Leitungen in jedem Paar bezeichnet und s einen Abstand zwischen benachbarten Paaren bezeichnet.

5. Elektronisches Gerät nach Anspruch 1, bei dem der wenigstens eine Differenztreiber einen EIN-Wider standwert besitzt, der gleich ist der charakteristischen Impedanz des wenigstens einen Paares der Signalleitungen.

6. Elektronisches Gerät nach Anspruch 1, ferner mit einem Abschlußwiderstand zwischen dem wenigstens einen Paar der Signalleitungen.

7. Elektronisches Gerät nach Anspruch 6, bei dem:
der wenigstens eine Differenztreiber ein Drei-Zu stands-Differenztreiber ist; und
der Chip einen Differenzempfänger enthält, der eine hohe Eingangsimpedanz hat und der mit dem wenigstens einen Paar der Signalleitungen verbunden ist.

8. Elektronisches Gerät nach Anspruch 1, ferner mit einem ersten Kondensator, der zwischen die System- Stromversorgungsleitungen geschaltet ist, die auf dem Chip ausgebildet sind, durch welche Leitungen die erste und die zweite Stromversorgungsspannung zugeführt werden.

9. Elektronisches Gerät nach Anspruch 8, bei dem der erste Kondensator unter einem Unterbau (pad) auf dem Chip für eine Stromversorgung ausgebildet ist.

10. Elektronisches Gerät nach Anspruch 8, ferner mit einem zweiten Kondensator, der zwischen das Paar der System-Stromversorgungsleitungen geschaltet ist und der dicht bei dem Chip gelegen ist.

11. Elektronisches Gerät nach Anspruch 10, bei dem:
der zweite Kondensator in einem Abstand gleich 1/10 der Länge des wenigstens einen Paares der Signallei tungen oder in einem kürzeren Abstand von dem ersten Kon densator angeordnet ist; und
der zweite Kondensator eine Kapazität besitzt, die gleich dem fünffachen von derjenigen des ersten Konden sators beträgt oder größer ist.

12. Elektronisches Gerät nach Anspruch 1, ferner mit einem ersten Kondensator, der zwischen die System- Stromversorgungsleitungen geschaltet ist, die auf dem Chip ausgebildet sind, über welche Leitungen die erste und die zweite Stromversorgungsspannung zugeführt werden, wobei die System-Stromversorgungsleitungen auf dem Chip parallel an geordnet ausgebildet sind und eine gleiche Länge haben.

13. Elektronisches Gerät nach Anspruch 1, ferner mit einem ersten Tiefpaßfilter, welches an einer Ausgabe seite des wenigstens einen Differenztreibers vorgesehen und welches eine dritte Harmonische abschneidet.

14. Elektronisches Gerät nach Anspruch 13, fer ner mit einem zweiten Tiefpaßfilter, welches an das Paar der System-Stromversorgungsleitungen angeschlossen ist.

15. Elektronisches Gerät nach Anspruch 1, ferner mit einem Empfangsteil, der einen Koppler enthält, welcher parallel zu dem wenigstens einen Paar der Signalleitungen angeordnet ist.

16. Elektronisches Gerät, mit:
einer Verdrahtungsplatine;
wenigstens einer Signalleitung, die auf der Ver drahtungsplatine ausgebildet ist;
einem Chip, der auf der Verdrahtungsplatine mon tiert ist und einen Treiber enthält, der ein digitales nicht-differentielles Sendesignal ausgibt; und
einem ersten Kondensator, der zwischen die Sy stem-Stromversorgungsleitungen geschaltet ist, die auf dem Chip ausgebildet sind, über welche Leitungen erste und zweite Stromversorgungsspannungen zu dem Treiber zugeführt werden, wobei die System-Stromversorgungsleitungen parallel zueinander sind und eine gleiche Länge haben.

17. Elektronisches Gerät nach Anspruch 16, bei dem der erste Kondensator unter einem Unterbau (pad) auf dem Chip für eine Stromversorgung ausgebildet ist.

18. Elektronisches Gerät nach Anspruch 16, fer ner mit einem zweiten Kondensator, der zwischen einem Paar von System-Stromversorgungsleitungen geschaltet ist und der dicht bei dem Chip gelegen ist, wobei das Paar der System- Stromversorgungsleitungen mit den System-Stromversorgungs leitungen, die auf dem Chip ausgebildet sind, verbunden ist.

19. Elektronisches Gerät nach Anspruch 18, bei dem:
der zweite Kondensator in einem Abstand gleich 1/10 der Länge der wenigstens einen Signalleitung oder we niger von dem ersten Kondensator gelegen ist; und
der zweite Kondensator eine Kapazität besitzt, die gleich das fünffache von derjenigen des ersten Konden sators beträgt oder größer ist.

20. Elektronisches Gerät nach Anspruch 16, fer ner mit einem ersten Tiefpaßfilter, welches an der Ausgabe seite des Treibers vorgesehen ist und welches eine dritte Harmonische abschneidet.

21. Elektronisches Gerät nach Anspruch 20, fer ner mit einem zweiten Tiefpaßfilter, welches mit den Sy stem-Stromversorgungsleitungen verbunden ist.

22. Elektronisches Gerät nach Anspruch 16, fer ner mit einem Empfangsteil, der einen Koppler enthält, wel cher parallel zu der Signalleitung angeordnet ist.

23. Elektronisches Gerät, mit:
einer Verdrahtungsplatine mit einer ersten und einer zweiten Oberfläche;
einer CPU, die auf einem Chip-Montagebereich mon tiert ist, der an einer zentralen Position der ersten Ober fläche der Verdrahtungsplatine vorgesehen ist; und
Speichern, die auf wenigstens einer der ersten und zweiten Oberflächen der Verdrahtungsplatine montiert sind; und
ersten, zweiten, dritten und vierten Gruppen von jeweils parallelen Signalleitungen mit einer gleichen Län ge,
wobei sich die erste, die zweite, die dritte und die vierte Gruppe jeweils auf der ersten Oberfläche von Seiten des Chip-Montagebereiches in vier orthogonalen Rich tungen erstrecken, durch die Verdrahtungsplatine hindurch dringen und sich auf der zweiten Oberfläche zu einem Zen trum derselben hin erstrecken,
wobei die Speicher, die in einem gleichen Abstand von Verbindungen zwischen den Anschlüssen der CPU und der ersten bis vierten Gruppe der Signalleitungen entlang der vier orthogonalen Abstände gelegen sind, von einem identi schen Typ sind und mit entsprechenden Gruppen der Signal leitungen verbunden sind.

24. Elektronisches Gerät nach Anspruch 23, bei dem die erste bis vierte Gruppe der Signalleitungen jeweils Paare von Signalleitungen enthalten, über die digitale kom plementäre Sendesignale übertragen werden.

25. Elektronisches Gerät nach Anspruch 23, fer ner mit einem Paar von parallelen Systen-Stromversorgungs leitungen mit einer gleichen Länge, wobei erste und zweite Stromversorgungsspannungen der CPU und den Speichern über das Paar der parallelen System-Stromversorgungsleitungen zugeführt werben.

26. Elektronisches Gerät, mit:
ersten und zweiten Verdrahtungsplatinen, die je weils eine erste und zweite Oberfläche besitzen;
einer CPU, die auf einem Chip-Montagebereich mon tiert ist, der an einer zentralen Position der ersten Ober fläche der ersten Verdrahtungsplatine vorgesehen ist;
Speichern, die auf wenigstens einer der ersten und zweiten Oberflächen der Verdrahtungsplatine montiert sind; und
ersten, zweiten, dritten und vierten Gruppen von jeweiligen parallelen Signalleitungen mit einer gleichen Länge,
wobei sich die erste, zweite, dritte und vierte Gruppe jeweils auf der ersten Oberfläche von den Seiten des Chip-Montagebereiches in vier orthogonalen Richtungen er strecken und auf der zweiten Oberfläche zu einem Zentrum derselben hin verlaufen, wobei die Speicher, die in einem gleichen Abstand von Verbindungen zwischen Anschlüssen der CPU und der ersten bis vierten Gruppen der Signalleitungen entlang der vier orthogonalen Abstände gelegen sind, aus einem identischen Typ bestehen und an entsprechende Gruppen von Signalleitungen angeschlossen sind.

27. Elektronisches Gerät nach Anspruch 26, bei dem die erste bis vierte Gruppe der Signalleitungen jeweils Paare von Signalleitungen enthalten, über die komplementäre digitale Sendesignale übertragen werden.

28. Elektronisches Gerät nach Anspruch 26, fer ner mit einem Paar von parallelen System-Stromversorgungs leitungen, die eine gleiche Länge haben, wobei erste und zweite Stromversorgungsspannungen zu der CPU und den Spei chern über das Paar der parallelen System-Stromversorgungs leitungen zugeführt werden.

29. Elektronisches Gerät mit:
ersten und zweiten Halbleitersubstraten, die je weils erste und zweite Oberflächen besitzen;
einer CPU, die auf einem Chip-Montagebereich mon tiert ist, der an einer zentralen Position der ersten Ober fläche des ersten Halbleitersubstrats vorgesehen ist;
Speichern, die auf wenigstens einer der ersten und zweiten Oberflächen des Halbleitersubstrats montiert sind; und
ersten, zweiten, dritten und vierten Gruppen von jeweiligen parallelen Signalleitungen, die eine gleiche Länge haben,
wobei die erste, zweite, dritte und vierte Gruppe sich jeweils auf der ersten Oberfläche von Seiten des Chip-Montagebereiches in vier orthogonale Richtungen erstrecken und sich auf der zweiten Oberfläche zu einem Zentrum der selben hin erstrecken;
wobei die Speicher, die in einem gleichen Abstand von Verbindungen zwischen Anschlüssen der CPU und den er sten bis vierten Gruppen der Signalleitungen entlang der vier orthogonalen Abstände gelegen sind, von einem identi schen Typ sind und mit entsprechenden Gruppen der Signal leitungen verbunden sind.

30. Elektronisches Gerät nach Anspruch 29, bei dem die ersten bis vierten Gruppen der Signalleitungen je weils Paare von Signalleitungen enthalten, über die komple mentäre digitale Sendesignale übertragen werden.

31. Elektronisches Gerät nach Anspruch 29, fer ner mit einem Paar von parallelen System-Stromversorgungs leitungen mit einer gleichen Länge, wobei erste und zweite Stromversorgungsspannungen zu der CPU und den Speichern über das Paar der parallelen System-Stromversorgungsleitun gen zugeführt werden.