FR2782812A1 - Dispositif electronique pour transferer un signal numerique - Google Patents

Dispositif electronique pour transferer un signal numerique Download PDF

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Abstract

Un dispositif électronique inclut une carte de câblage (20) et au moins une paire (21) de lignes de signal (22, 23) qui sont prévues sur la carte de câblage en parallèle et qui présentent des longueurs égales. Une puce (29) est montée sur la carte de câblage et elle inclut au moins un dispositif de pilotage différentiel (30) qui émet en sortie des signaux numériques d'émission complémentaires sur ladite au moins une paire de lignes. Une paire (26) de lignes de système d'alimentation (27, 28) est prévue pour appliquer des première et seconde tensions d'alimentation (VDD, VSS) sur l'au moins un dispositif de pilotage différentiel (30) mentionné ci-avant. Les lignes de système d'alimentation sont parallèles l'une à l'autre et elles présentent des longueurs égales.

Description

ARRIÈRE-PLAN DE L'INVENTION
1. Domaine de l'invention La présente invention concerne un dispositif électronique comportant un circuit de transfert qui transfère un signal numérique d'émission émis en sortie depuis un dispositif de pilotage jusqu'à un
récepteur via des lignes de signal.
2. Description de l'art antérieur
La figure 1 est un schéma de circuit d'un exemple d'un dispositif électronique classique. Le dispositif électronique inclut un dispositif de
pilotage différentiel CMOS (métal-oxyde-semiconducteur complémen-
taires) 3 et un récepteur différentiel CMOS 4. Le dispositif de pilotage CMOS 3 convertit un signal numérique d'émission TS selon des signaux numériques d'émission complémentaires CS et /CS, lesquels signaux sont émis en sortie respectivement sur des lignes de signal 1 et 2. Le récepteur différentiel CMOS 4 reçoit les signaux numériques d'émission complémentaires CS et /CS transférés sur les lignes de signal 1 et 2 et génère à partir de ceux-ci un signal numérique de
réception RS qui correspond au signal numérique d'émission TS.
Le dispositif de pilotage différentiel CMOS 3 inclut un dispositif de pilotage CMOS 5 qui émet en sortie le signal numérique d'émission de phase positive CS qui est en phase avec le signal numérique d'émission TS. Le dispositif de pilotage CMOS 5 inclut un transistor MOS à canal n (nMOS) 6 qui joue le rôle d'élément de tirage vers le haut et un transistor MOS à canal p (pMOS) 7 qui joue le rôle d'élément de tirage vers le bas. Le dispositif de pilotage différentiel CMOS 3 inclut un inverseur CMOS 8, lequel inclut un transistor pMOS 9 qui joue le rôle d'élément de tirage vers le haut et un transistor nMOS
qui joue le rôle d'élément de tirage vers le bas.
Le récepteur différentiel CMOS 4 inclut un dispositif de pilotage CMOS 11 qui reçoit le signal numérique d'émission en phase CS qui est transféré sur la ligne de signal 1. Le dispositif de pilotage CMOS 11 inclut un transistor nMOS 12 qui joue le rôle d'élément de tirage vers le haut et un transistor pMOS 13 qui joue le rôle d'élément de tirage vers le bas. Le récepteur différentiel CMOS 4 inclut un inverseur CMOS 14 qui reçoit le signal numérique d'émission en antiphase /CS transféré sur la ligne de signal 2. L'inverseur CMOS 14 inclut un transistor pMOS 15 qui joue le rôle d'élément de tirage vers le haut et
un transistor nMOS 16 qui joue le rôle d'élément de tirage vers le bas.
Dans le dispositif électronique ainsi configuré, lorsque le signal numérique d'émission TS est commuté du niveau bas au niveau haut, le transistor nMOS 6 du dispositif de pilotage CMOS 5 est rendu passant et le transistor pMOS 7 est rendu bloqué. En outre, le transistor pMOS 9 de l'inverseur CMOS 8 est rendu bloqué et le
transistor nMOS 10 du même inverseur est rendu passant.
Il s'ensuit qu'une charge qui commute la borne d'entrée du dispositif de pilotage CMOS 11 au niveau haut depuis le niveau bas est appliquée sur la ligne de signal 1 via le dispositif de pilotage CMOS 5 et qu'une charge qui commute la borne d'entrée de l'inverseur CMOS 14 au niveau bas depuis le niveau haut est tirée vers la masse
depuis la ligne de signal 2 via l'inverseur CMOS 8.
Le phénomène mentionné ci-avant peut être compris de telle sorte qu'une énergie de signal positive qui fait passer la borne d'entrée du dispositif de pilotage CMOS 11 du niveau bas au niveau haut est appliquée sur la ligne de signal 1 depuis le dispositif de pilotage CMOS 5 et qu'une énergie de signal négative qui fait passer la borne d'entrée de l'inverseur CMOS 14 du niveau haut au niveau bas est
appliquée sur la ligne de signal 2 depuis l'inverseur CMOS 8.
Lorsque la borne d'entrée du dispositif de pilotage CMOS 11 est commutée du niveau bas au niveau haut et que la borne d'entrée de l'inverseur CMOS 14 est commutée du niveau haut au niveau bas, le transistor nMOS 12 du dispositif de pilotage CMOS 11 est rendu passant et le transistor pMOS 13 est rendu bloqué. En outre, le transistor pMOS 15 de l'inverseur CMOS 14 est rendu passant et le
transistor nMOS 16 de ce même inverseur est rendu bloqué.
Il s'ensuit que les sorties du dispositif de pilotage CMOS 11 et de l'inverseur CMOS 14 sont passées au niveau haut depuis le niveau bas. Par conséquent, le signal numérique de réception RS qui est émis en sortie par le récepteur différentiel CMOS 4 est commuté au niveau haut depuis le niveau bas. Par conséquent, le récepteur différentiel CMOS 4 reçoit de façon substantielle le signal numérique d'émission TS. A l'opposé, lorsque le signal numérique d'émission TS est commuté depuis le niveau haut au niveau bas, le transistor nMOS 6 du dispositif de pilotage CMOS 5 est rendu bloqué et le transistor pMOS 7 est rendu passant. En outre, le transistor pMOS 9 de l'inverseur CMOS
8 est rendu passant et son transistor nMOS 10 est rendu bloqué.
Il s'ensuit qu'une charge qui commute la borne d'entrée du dispositif de pilotage CMOS 11 du niveau haut au niveau bas est tirée vers la masse depuis la ligne de signal 1 via le dispositif de pilotage CMOS 5 et qu'une charge qui commute la borne d'entrée de l'inverseur CMOS 14 du niveau bas au niveau haut est appliquée sur la ligne de
signal 2 depuis l'inverseur CMOS 8.
Le phénomène mentionné ci-avant peut être considéré de telle sorte qu'une énergie de signal négative qui fait passer la borne d'entrée du dispositif de pilotage CMOS 11 du niveau haut au niveau bas est appliquée sur la ligne de signal 1 depuis le dispositif de pilotage CMOS 5 et qu'une énergie de signal positive qui fait passer la borne d'entrée de l'inverseur CMOS 14 du niveau bas au niveau haut
est appliquée sur la ligne de signal 2 depuis l'inverseur CMOS 8.
Lorsque la borne d'entrée de l'inverseur CMOS 11 est commutée du niveau haut au niveau bas et que la borne d'entrée de I'inverseur CMOS 14 est commutée du niveau bas au niveau haut, le transistor nMOS 12 du dispositif de pilotage CMOS 11 est rendu bloqué et son transistor pMOS 13 est rendu passant. En outre, le transistor pMOS 15 de l'inverseur CMOS 14 est rendu bloqué et son
transistor nMOS 16 est rendu passant.
Il s'ensuit que les sorties du dispositif de pilotage CMOS 11 et de l'inverseur CMOS 14 sont commutées du niveau haut au niveau bas. Il s'ensuit que le signal numérique de réception RS qui est émis en sortie par le récepteur différentiel CMOS 4 est commuté du niveau haut au niveau bas. Par conséquent, le récepteur différentiel CMOS 4
reçoit de manière substantielle le signal numérique d'émission TS.
Comme décrit ci-avant, dans le dispositif électronique classique représenté sur la figure 1, des énergies de signal complémentaires sont appliquées sur les lignes de signal 1 et 2 depuis le dispositif de pilotage différentiel CMOS 3 lorsque le signal numérique d'émission TS varie de telle sorte que les signaux numériques d'émission complémentaires CS et /CS qui sont dérivés à partir du signal numérique d'émission TS son transférés sur le récepteur différentiel
CMOS 4 via les ligne de signal 1 et 2.
Lorsque les lignes de signal 1 et 2 sont des lignes parallèles de longueurs égales de telle sorte que le coefficient de couplage est proche de 1, les lignes de signal 1 et 2 forment une voie de transfert selon laquelle le champ électromagnétique est approximativement fermé. Il s'ensuit que les signaux numériques d'émission complémentaires CS et /CS sont transférés selon un mode proche d'un mode électromagnétique transversal (TEM) et par conséquent, une
accélération du transfert du signal peut être réalisée.
Cependant, il doit être noté que, lorsque les signaux numériques d'émission complémentaires CS et /CS sont appliqués sur le récepteur différentiel CMOS 4 depuis le dispositif de pilotage différentiel CMOS 3, les énergies de signal complémentaires qui sont appliquées sur les lignes de signal 1 et 2 depuis le dispositif de pilotage différentiel CMOS 3 sont appliquées depuis la ligne d'alimentation. Il s'ensuit qu'afin d'accélérer encore le transfert du signal, il est nécessaire d'appliquer les énergies de signal complémentaires sur le dispositif de pilotage différentiel CMOS 3 depuis la ligne d'alimentation à une vitesse plus élevée. Cependant, à
cet égard, il n'y a pas de proposition.
RESUME DE L'INVENTION
Un objet de la présente invention consiste à proposer un dispositif électronique équipé d'une unité centrale de traitement ou CPU et d'une pluralité de mémoires dans lequel un signal peut être
transféré entre la CPU et les mémoires à une vitesse plus élevée.
L'objet mentionné ci-avant de la présente invention est atteint au moyen d'un dispositif électronique comprenant: une carte de câblage; au moins une paire de lignes de signal qui sont prévues sur la carte de câblage parallèlement l'une à l'autre et qui présentent des longueurs égales; une puce qui est montée sur la carte de câblage et qui inclut au moins un dispositif de pilotage différentiel qui émet en sortie des signaux d'émission numériques complémentaires sur l'au moins une paire de lignes; et une paire de lignes de système d'alimentation par l'intermédiaire desquelles des première et seconde tensions d'alimentation sont appliquées sur l'au moins un dispositif de pilotage différentiel, les lignes de la paire de lignes de système d'alimentation étant parallèles l'une à l'autre et présentant des
longueurs égales.
Lorsqu'un signal numérique d'émission qui est appliqué sur le dispositif de pilotage différentiel a son niveau qui change, les énergies de signal complémentaires résultantes qui modifient les niveaux de bornes d'entrée d'un récepteur différentiel connecté à la paire de lignes de signal sont appliquées dessus au moyen du dispositif de pilotage
différentiel. Les énergies de signal complémentaires mentionnées ci-
avant sont appliquées sur le dispositif de pilotage différentiel via les
lignes du système d'alimentation.
Les lignes du système d'alimentation sont parallèles l'une à I'autres et elles présentent des longueurs égales et par conséquent, elles fonctionnent en tant que voie de transfert dans laquelle le champ électromagnétique est approximativement fermé par rapport aux énergies de signal complémentaires destinées à être appliquées sur le dispositif de pilotage différentiel. Il s'ensuit que les énergies de signal complémentaires destinées à être appliquées sur le dispositif de pilotage différentiel peuvent être transférées dessus à une vitesse élevée sans une quelconque atténuation. Par conséquent, les signaux numériques d'émission complémentaires peuvent être transférés sur la paire de lignes de signal à une vitesse élevée. Les objets mentionnés ci- avant de la présente invention sont également atteints au moyen d'un dispositif électronique comprenant: une carte de câblage; au moins une ligne de signal formée sur la carte de câblage; une puce qui est montée sur la carte de câblage et qui inclut un dispositif de pilotage qui émet en sortie un signal d'émission numérique non différentiel; et un premier condensateur connecté entre des lignes de système d'alimentation formées sur la puce, lignes via lesquelles des première et seconde tensions d'alimentation sont appliquées sur le dispositif de pilotage, les lignes de système d'alimentation étant parallèles l'une à l'autre et présentant des
longueurs égales.
A l'aide de la configuration mentionnée ci-avant, avant que les énergies de signal complémentaires ne soient appliquées sur le dispositif de pilotage différentiel via les lignes du système d'alimentation, les énergies de signal complémentaires peuvent être appliquées dessus depuis le premier condensateur. Il s'ensuit que le signal numérique d'émission peut être transféré sur la ligne de signal à
une vitesse élevée.
Les objets mentionnés ci-avant de la présente invention sont également atteints au moyen d'un dispositif électronique comprenant: une carte de câblage comportant des première et seconde surfaces; une CPU montée sur une zone de montage de puce prévue en une position centrale de la première surface de la carte de câblage; des mémoires montées sur au moins l'une des première et seconde surfaces de la carte de câblage; et des premier, second, troisième et quatrième groupes de lignes de signal parallèles respectives présentant des longueurs égales. Les premier, second, troisième et quatrième groupes s'étendent respectivement sur la première surface depuis des côtés de la zone de montage de puce suivant quatre directions orthogonales, ils pénètrent au travers de la carte de câblage et ils s'étendent sur la seconde surface en direction de son centre. Les mémoires situées à une distance égale de connexions entre les bornes de la CPU et les premier à quatrième groupes de lignes de signal suivant les quatre directions orthogonales sont d'un type identique et
sont connectées à des groupes correspondants de lignes de signal.
Il s'ensuit qu'il est possible de minimiser les longueurs des lignes de signal d'un dispositif électronique qui est formé au moyen de l'unique carte de câblage et qu'il est requis de connecter une CPU et des mémoires accédées ainsi au moyen de lignes parallèles de longueurs égales. Il s'ensuit que des signaux peuvent être transférés
entre la CPU et les mémoires à une vitesse élevée.
Les objets mentionnés ci-avant de la présente invention sont également atteints au moyen d'un dispositif électronique comprenant: des première et seconde cartes de câblage comportant respectivement des première et seconde surfaces; une CPU montée sur une zone de montage de puce prévue en une position centrale de la première surface de la première carte de câblage; des mémoires montées sur au moins l'une des première et seconde surfaces de la carte de câblage; et des premier, second, troisième et quatrième groupes de lignes de signal parallèles respectives présentant des longueurs égales. Les premier, second, troisième et quatrième groupes s'étendent respectivement sur la première surface depuis des côtés de la zone de montage de puce suivant quatre directions orthogonales et s'étendent sur la seconde surface en direction de son centre. Les mémoires situées à une distance égale de connexions entre les bornes de la CPU et les premier à quatrième groupes de lignes de signal suivant les quatre directions orthogonales sont d'un type identique et
sont connectées à des groupes correspondants de lignes de signal.
Il s'ensuit qu'il est possible de minimiser les longueurs des lignes de signal d'un dispositif électronique qui est formé au moyen de deux cartes de câblage et qu'il est requis de connecter une CPU et des mémoires accédées ainsi au moyen de lignes parallèles de longueurs égales. Il s'ensuit que des signaux peuvent être transférés entre la
CPU et les mémoires à une vitesse élevée.
Les objets mentionnés ci-avant de la présente invention sont également atteints au moyen d'un dispositif électronique comprenant: des premier et second substrats semiconducteurs comportant respectivement des première et seconde surfaces; une CPU montée sur une zone de montage de puce prévue en une position centrale de la première surface du premier substrat semiconducteur; des mémoires montées sur au moins l'une des première et seconde surfaces du substrat semiconducteur; et des premier, second, troisième et quatrième groupes de lignes de signal parallèles respectives présentant des longueurs égales. Les premier, second, troisième et quatrième groupes s'étendent respectivement sur la première surface depuis des côtés de la zone de montage de puce suivant quatre directions orthogonales et s'étendent sur la seconde surface en direction de son centre. Les mémoires situées à une distance égale de connexions entre les bornes de la CPU et les premier à quatrième groupes de lignes de signal suivant les quatre directions orthogonales sont d'un type identique et sont connectées à
des groupes correspondants de lignes de signal.
Il s'ensuit qu'il est possible de minimiser les longueurs des lignes de signal d'un dispositif électronique qui est formé au moyen de deux substrats semiconducteurs et qu'il est requis de connecter une CPU et des mémoires accédées ainsi au moyen de lignes parallèles de longueurs égales. Il s'ensuit que des signaux peuvent être
transférés entre la CPU et les mémoires à une vitesse élevée.
BRÈVE DESCRIPTION DES DESSINS
D'autres objets, d'autres caractéristiques et d'autres avantages de la présente invention apparaîtront de façon plus évidente au vu de
la description détaillée qui suit que l'on lira en conjonction avec les
dessins annexés parmi lesquels: la figure 1 est un schéma de circuit d'un dispositif électronique classique; la figure 2 est un schéma d'un premier mode de réalisation de la présente invention; la figure 3 est une vue en coupe schématique d'une première structure d'une paire de lignes de signal et d'une paire de lignes qui est constituée par une ligne d'alimentation et par une ligne de masse utilisées selon le premier mode de réalisation de la présente invention; la figure 4 est une vue en coupe schématique d'une seconde structure de la paire de lignes de signal et de la paire de lignes qui est constituée par une ligne d'alimentation et par une ligne de masse utilisées selon le premier mode de réalisation de la présente invention; la figure 5 est un schéma d'un second mode de réalisation de la présente invention; la figure 6 est une vue en coupe schématique d'une première structure d'une paire de lignes de signal et d'une paire de lignes qui est constituée par une ligne d'alimentation et par une ligne de masse utilisées selon le second mode de réalisation de la présente invention; la figure 7 est une vue en coupe schématique d'une seconde structure de la paire de lignes de signal et de la paire de lignes qui est constituée par une ligne d'alimentation et par une ligne de masse utilisées selon le second mode de réalisation de la présente invention; la figure 8 est un schéma d'un troisième mode de réalisation de la présente invention; la figure 9 est un schéma d'un quatrième mode de réalisation de la présente invention; la figure 10 est une vue en plan schématique d'une structure d'une zone de montage de puce de circuit intégré (IC) utilisée lorsque la paire de lignes de signal utilisée selon le quatrième mode de réalisation de la présente invention présente une structure de câblage coplanaire; la figure 11 est une vue en perspective schématique d'une partie d'une zone de montage de puce de circuit intégré (IC) utilisée lorsque la paire de lignes de signal utilisée selon le quatrième mode de réalisation de la présente invention présente une structure de câblage empilée; la figure 12 est un schéma d'un cinquième mode de réalisation de la présente invention; la figure 13 est un schéma de circuit d'une configuration d'un dispositif de pilotage différentiel CMOS à trois étages utilisé selon le cinquième mode de réalisation de la présente invention; la figure 14 est un schéma de circuit d'une configuration d'une partie de résistance de terminaison utilisée selon le cinquième mode de réalisation de la présente invention; la figure 15 est un schéma d'un sixième mode de réalisation de la présente invention; la figure 16 est un schéma d'un septième mode de réalisation de la présente invention; la figure 17 est un schéma de formes d'onde d'un fonctionnement du septième mode de réalisation de la présente invention; la figure 18 est un schéma d'un huitième mode de réalisation de la présente invention; la figure 19 est un schéma d'un neuvième mode de réalisation de la présente invention; la figure 20 est un schéma d'un dixième mode de réalisation de la présente invention; la figure 21 est un schéma d'un onzième mode de réalisation de la présente invention; la figure 22 est un schéma d'un douzième mode de réalisation de la présente invention; la figure 23 est un schéma d'un treizième mode de réalisation de la présente invention; la figure 24 est un schéma de cadencement d'un fonctionnement du treizième mode de réalisation de la présente invention; la figure 25 est un schéma d'un quatorzième mode de réalisation de la présente invention; la figure 26 est un schéma d'un quinzième mode de réalisation de la présente invention; la figure 27 est un schéma d'un seizième mode de réalisation de la présente invention; la figure 28 est un schéma d'un dix-septième mode de réalisation de la présente invention; la figure 29 est un schéma d'un dix-huitième mode de réalisation de la présente invention; la figure 30 est une vue en plan schématique d'un dix-neuvième mode de réalisation de la présente invention;
la figure 31 est une vue de dessous schématique du dix-
neuvième mode de réalisation de la présente invention; la figure 32 est une vue en plan schématique de certaines lignes formées sur une carte de câblage utilisée selon le dix-neuvième mode de réalisation de la présente invention; la figure 33 est une vue de dessous schématique de certaines lignes formées sur une carte de câblage utilisée selon le dix- neuvième mode de réalisation de la présente invention; la figure 34 est une vue de dessous schématique d'une zone de formation de résistance de terminaison prévue sur la carte de câblage utilisée selon le dix- neuvième mode de réalisation de la présente invention; la figure 35 est une vue en coupe schématique d'un vingtième mode de réalisation de la présente invention;
la figure 36 est une vue en plan schématique d'un vingt-et-
unième mode de réalisation de la présente invention;
la figure 37 est une vue de dessous schématique du vingt-et-
unième mode de réalisation de la présente invention;
la figure 38 est une vue en coupe schématique d'un vingt-
deuxième mode de réalisation de la présente invention;
la figure 39 est une vue en plan schématique d'un vingt-
troisième mode de réalisation de la présente invention; la figure 40 est une vue en coupe schématique prise selon une ligne X1 - X1 représentée sur la figure 39;
la figure 41 est une vue en plan schématique d'un vingt-
quatrième mode de réalisation de la présente invention; la figure 42 est une vue en coupe schématique prise selon une ligne X2 - X2 représentée sur la figure 40; la figure 43 est une vue en plan schématique d'un vingtcinquième mode de réalisation de la présente invention; la figure 44 est une vue en coupe schématique prise selon une ligne X3 - X3 représentée sur la figure 43; la figure 45 est une vue en plan schématique d'un vingt-sixième mode de réalisation de la présente invention; la figure 46 est une vue en coupe schématique prise selon une ligne X4 - X4 représentée sur la figure 45;
la figure 47 est une vue en plan schématique d'un vingt-
septième mode de réalisation de la présente invention; et la figure 48 est une vue en coupe schématique prise selon une
ligne X5 - X5 représentée sur la figure 47.
DESCRIPTION DES MODES DE RÉALISATION PRÉFÉRÉS
Une description de premier à vingt-septième modes de
réalisation de la présente invention sera maintenant menée par report
aux figures 2 à 48.
Premier mode de réalisation (figures 2 à 4) La figure 2 est un schéma qui représente un premier mode de réalisation de la présente invention qui comporte une paire de lignes de signal ne comportant pas de dérivation et qui inclut un circuit de
transfert qui transfère des signaux selon un seul sens.
La configuration représentée sur la figure 2 inclut une carte de câblage 20 et une paire 21 de lignes de signal 22 et 23 formées par des lignes parallèles de longueurs égales présentant un coefficient de couplage important. Une borne d'entrée de tension d'alimentation 24 est formée sur la carte de câblage 20 et elle reçoit une tension d'alimentation positive VDD. Une borne d'entrée de tension de masse est formée sur la carte de câblage 20 et elle reçoit une tension de masse VSS. Une paire 26 qui est constituée par une ligne d'alimentation 27 et par une ligne de masse 28 est formée par des lignes parallèles de longueurs égales présentant un coefficient de couplage important. La paire 26 qui est constituée par la ligne d'alimentation et par la ligne de masse présente la même valeur d'impédance caractéristique que celle de la paire 21 qui est constituée par les lignes de signal. Ci-après, la ligne d'alimentation et la ligne de masse peuvent être appelées globalement lignes du système d'alimentation. Une puce de circuit intégré (appelée ci-après puce IC) 29 est montée sur la carte de câblage 20 et elle comporte une borne d'entrée de tension d'alimentation 29A qui est connectée à la ligne d'alimentation 27, une borne d'entrée de tension de masse 29B qui est connectée à la ligne de masse 28 et des bornes de sortie de signal 29C et 29D qui sont respectivement connectées aux lignes de signal 22 et 23. La puce IC 29 comporte un dispositif de pilotage différentiel CMOS 30 qui convertit le signal numérique d'émission TS selon des signaux numériques d'émission complémentaires CS et /CS et qui émet en sortie les signaux CS et /CS sur des premières extrémités des
lignes de signal 22 et 23 via les bornes de sortie de signal 29C et 29D.
Le dispositif de pilotage différentiel CMOS 30 inclut un dispositif de pilotage CMOS 31 présentant la même configuration que celle du dispositif de pilotage CMOS 5 représenté sur la figure 1 et un inverseur CMOS 32 présentant la même configuration que celle de
I'inverseur CMOS 8 représenté sur la figure 1.
Une puce IC 33 est montée sur la carte de câblage 20 et elle comporte des bornes d'entrée de signal 33A et 33B respectivement connectées aux autres extrémités des lignes de signal 22 et 23. La puce IC 33 inclut un récepteur différentiel CMOS 34 qui reçoit les signaux numérique d'émission complémentaires CS et /CS qui sont transférés sur les lignes de signal 22 et 23 et qui émet en sortie le signal numérique de réception RS qui correspond au signal numérique d'émission TS sur un circuit interne (non représenté). Le dispositif de pilotage différentiel CMOS 34 présente la même configuration que
celle du récepteur différentiel CMOS 4 représenté sur la figure 1.
Il est possible d'établir la valeur d'impédance caractéristique de la paire de lignes de signal 21 à une valeur arbitraire entre 20 Q et 100 Q. Cependant, puisque les portes du récepteur différentiel CMOS 34 sont des portes CMOS (dispositif de pilotage CMOS et inverseur CMOS), les signaux numériques d'émission complémentaires CS et /CS qui sont transférés sur la paire 21 de lignes de signal sont réfléchis dessus et les signaux numériques d'émission complémentaires réfléchis CS et /CS sont propagés au travers de la paire 21 de lignes de signal suivant le sens inverse ils atteignent le
dispositif de pilotage différentiel CMOS 30.
Par conséquent, la valeur de résistance d'état passant du dispositif de pilotage différentiel CMOS 30 est constituée de manière à correspondre à la valeur d'impédance caractéristique de la paire 21 de lignes de signal de telle sorte que les signaux numériques d'émission complémentaires réfléchis CS et /CS soient propagés par
l'intermédiaire de la paire 21 de lignes de signal en sens inverse.
Moyennant l'agencement présenté ci-avant, il est possible d'empêcher queles signaux numériques d'émission complémentaires réfléchis CS et /CS ne soient réfléchis sur le dispositif de pilotage différentiel CMOS à nouveau et d'empêcher que de signaux numériques d'émission complémentaires en sens direct CS et /CS ne soient perturbés à un
quelconque instant.
La figure 3 est une vue en coupe schématique d'une première structure de la paire 21 de lignes de signal et de la paire 26 qui est
constituée par une ligne d'alimentation et par une ligne de masse.
Dans la première structure, les lignes de signal 22 et 23, la ligne d'alimentation 27 et la ligne de masse 28 sont formées en parallèle sur une surface identique d'une carte isolante 35 formant la carte de câblage 20 de telle sorte que la paire 21 de lignes de signal et que la
paire 26 soient agencées selon une formation de câblage coplanaire.
Au voisinage de la paire 21 de lignes de signal et de la paire 26 qui est constituée par la ligne d'alimentation et par la ligne de masse, il n'y a pas de ligne d'alimentation et de ligne de masse qui ne soient pas appairées. Il sera maintenant supposé que "a" représente la distance entre le centre de la ligne de signal 22 et celui de la ligne de signal 23 suivant la direction de largeur et la distance entre le centre de la ligne d'alimentation 27 et le centre de la ligne de masse 28 suivant la direction de largeur et que "b" représente l'intervalle entre la paire 21 de lignes de signal et la paire 26 qui est constituée par la ligne d'alimentation et par la ligne de masse. Lorsque la conception est telle qu'elle satisfait b > 2a, il est possible de rendre approximativement égaux à 1 à la fois le coefficient de couplage entre les lignes de signal 22 et 23 et le coefficient de couplage entre la ligne d'alimentation 27 et la ligne de masse 28. Il s'ensuit que la paire 21 de lignes de signal et la paire 26 qui est constituée par la ligne d'alimentation et par la ligne de masse forment des lignes de transfert dans lesquelles le champ
électromagnétique est approximativement fermé.
La figure 4 est une vue en coupe schématique d'une seconde structure de la paire 21 de lignes de signal et de la paire 26 qui est constituée par la ligne d'alimentation et par la ligne de masse. Dans la seconde structure, la ligne de signal 22 et la ligne de signal 23 se font face l'une l'autre, la carte isolante 35 les séparant, et la ligne d'alimentation 27 et la ligne de masse 28 se font face l'une l'autre, la même carte les séparant, de telle sorte que la paire 21 de lignes de signal et que la paire 26 qui est constituée par la ligne d'alimentation et par la ligne de masse soient agencées selon une formation de câblage empilée. Au voisinage de la paire 21 de lignes de signal et de la paire 26 qui est constituée par la ligne d'alimentation et par la ligne de masse, il n'y a pas de ligne d'alimentation et de ligne de masse qui ne
soient pas appairées.
Il sera maintenant supposé que "t" représente l'épaisseur de la carte isolante 35, que "c" représente les largeurs des lignes de signal 22 et 23, de la ligne d'alimentation 27 et de la ligne de masse 28 et
que "s" représente l'intervalle entre les paires adjacentes de lignes.
Lorsque la conception est telle qu'elle satisfait s/(t + c) > 2, il est possible de rendre approximativement égaux à 1 à la fois le coefficient de couplage entre les lignes de signal 22 et 23 et le coefficient de couplage entre la ligne d'alimentation 27 et la ligne de masse 28. Il s'ensuit que la paire 21 de lignes de signal et la paire 26 qui est constituée par la ligne d'alimentation et par la ligne de masse forment des lignes de transfert dans lesquelles le champ électromagnétique est approximativement fermé. La paire 26 qui est constituée par la ligne d'alimentation et par la ligne de masse ne doit pas nécessairement présenter une longueur égale à celle de la paire 21 qui est constituée
par les lignes de signal et ne doit pas nécessairement lui être parallèle.
Selon le premier mode de réalisation de la présente invention ainsi configuré, lorsque le signal numérique d'émission TS est commuté du niveau bas au niveau haut, une énergie de signal positive qui fait passer la borne d'entrée en phase du récepteur différentiel CMOS 34 du niveau bas au niveau haut est appliquée sur la ligne de signal 22 depuis le dispositif de pilotage CMOS 31 et est transférée sur la ligne de signal 22 en direction de la borne d'entrée en phase du récepteur différentiel CMOS 34. En outre, I'énergie de signal négative qui fait passer la borne d'entrée en antiphase du récepteur différentiel CMOS 34 du niveau haut au niveau bas est appliquée sur la ligne de signal 23 depuis l'inverseur CMOS 32 et est transférée sur la ligne de signal 23 en direction de la borne d'entrée en antiphase du récepteur
différentiel CMOS 34.
A l'opposé, lorsque le signal numérique d'émission TS est commuté du niveau haut au niveau bas, une énergie de signal négative qui fait passer la borne d'entrée en phase du récepteur différentiel CMOS 34 du niveau haut au niveau bas est appliquée sur la ligne de signal 22 depuis le dispositif de pilotage CMOS 31 et est transférée sur la ligne de signal 22 en direction de la borne d'entrée en phase du dispositif de pilotage différentiel CMOS 34. En outre, une énergie de signal positive qui fait passer la borne d'entrée en antiphase du récepteur différentiel CMOS 34 du niveau bas au niveau haut est appliquée sur la ligne de signal 23 depuis l'inverseur CMOS 32 et est transférée sur la ligne de signal 23 en direction de la borne d'entrée en
antiphase du récepteur différentiel CMOS 34.
Comme décrit ci-avant, conformément au premier mode de réalisation de la présente invention, les énergies de signal complémentaires sont transférées sur les lignes de signal 22 et 23 en direction du récepteur différentiel CMOS 34 lorsque le signal numérique d'émission TS varie. Dans ce cas, il doit être noté que les lignes de signal 22 et 23 sont des lignes parallèles de longueurs égales appairées présentant un coefficient de couplage important. Il s'ensuit que les lignes de signal 22 et 23 forment une voie de transfert dans laquelle le champ électromagnétique est approximativement fermé. Par conséquent, les énergies de signal complémentaires peuvent être transférées avec une perte réduite de telle sorte que les énergies de signal complémentaires peuvent être transférées sur les
lignes de signal 22 et 23 dans un mode proche du mode TEM.
Puisque la ligne d'alimentation 27 et la ligne de masse 28 sont des lignes parallèles de longueurs égales appairées présentant un coefficient de couplage important, la ligne d'alimentation 27 et la ligne de masse 28 forment une voie de transfert dans laquelle le champ électromagnétique est approximativement fermé. Par conséquent, même lorsque la paire 26 qui est constituée par la ligne d'alimentation et par la ligne de masse est longue, les énergies de signal complémentaires nécessaires pour transférer les signaux numériques d'émission complémentaires CS et /CS depuis le dispositif de pilotage différentiel CMOS 30 jusqu'au récepteur différentiel CMOS 34 peuvent être transférées avec une perte réduite jusqu'au dispositif de pilotage différentiel CMOS 30 depuis la borne d'entrée de tension d'alimentation 24 et la borne d'entrée de tension de masse 25 dans un
mode proche du mode TEM.
En plus de ce qui précède, la paire 26 qui est constituée par la ligne d'alimentation et par la ligne de masse présente la même valeur d'impédance caractéristique que celle de la paire 21 qui est constituée par des lignes de signal et par conséquent, elle correspond à la paire en ce qui concerne l'impédance caractéristique. Il s'ensuit que les énergies de signal complémentaires consommées sur la paire 21 de lignes de signal correspondent aux énergies de signal complémentaires appliquées depuis la borne d'entrée de tension d'alimentation 24 et la borne d'entrée de tension de masse 25 sur le dispositif de pilotage différentiel CMOS 30. Par conséquent, les énergies de signal complémentaires peuvent être transférées avec une
perte réduite.
Par conséquent, selon le premier mode de réalisation de la présente invention, il est possible d'empêcher que les formes d'onde des signaux numériques d'émission complémentaires CS et /CS ne soient déformées et il est par conséquent possible de transférer, à une vitesse proche de celle de la lumière, tes signaux numériques d'émission complémentaires CS et /CS sur la paire 21 de lignes de signal depuis le dispositif de pilotage différentiel CMOS 30 jusqu'au
récepteur différentiel CMOS 34.
Il est préférable qu'une ligne d'alimentation et qu'une ligne de masse sur lesquelles la tension d'alimentation et la tension de masse sont appliquées sur le dispositif de pilotage CMOS 30 incorporé dans la puce IC 29 soient formées par des lignes parallèles de longueurs égales appairées. Dans ce cas, il est possible d'accélérer encore un transfert des signaux numériques d'émission complémentaires CS et /CS sur la paire 21 de lignes de signal depuis le dispositif de pilotage
différentiel CMOS 30 jusqu'au récepteur différentiel CMOS 34.
En outre, selon le premier mode de réalisation de la présente invention, la puce IC 33 est équipée du récepteur différentiel 34 en tant que récepteur. Le récepteur différentiel 34 ne répond pas à un bruit en phase et à un bruit superposé sur l'une des lignes de signal 22 et 23 mais répond seulement aux signaux numériques d'émission complémentaires CS et /CS. Il s'ensuit que le système de transmission présente une marge de bruit importante et que la tension de signal peut être réduite. Par exemple, bien que l'amplitude la plus faible dans les circuits existants soit comprise entre 0,8 V et 1,5 V, le premier mode de réalisation de la présente invention permet de réduire l'amplitude la plus faible jusqu'à environ 0,1 V. Il s'ensuit qu'il est possible de diminuer les pentes de croissance et de décroissance et d'obtenir un transfert de signaux haute fréquence ainsi qu'une réduction
de la consommation d'énergie.
Second mode de réalisation (figures 5 à 7) La figure 5 est un schéma d'un second mode de réalisation de la présente invention qui comporte deux paires de lignes de signal ne comportant pas de dérivation et qui inclut un circuit de transfert qui
transfère des signaux dans un seul sens.
La configuration représentée sur la figure 5 inclut une carte de câblage 36, une paire 37 de lignes de signal 38 et 39 qui est formée par des lignes parallèles de longueurs égales présentant un coefficient de couplage important et une paire 40 de lignes de signal 41 et 42 qui est formée par des lignes parallèles de longueurs égales présentant un coefficient de couplage important. Les paires 37 et 40 de lignes de signal présentent les mêmes coefficients de couplage et les mêmes valeurs d'impédance caractéristique et sont de longueurs égales et
parallèles l'une à l'autre.
Une borne d'entrée de tension d'alimentation 43 est formée sur la carte de câblage 36 et elle reçoit la tension d'alimentation positive VDD. Une borne d'entrée de tension de masse 44 est formée sur la carte de câblage 36 et elle reçoit la tension de masse VSS. Une paire qui est constituée par une ligne d'alimentation 46 et par une ligne de masse 47 est formée par des lignes parallèles de longueurs égales
présentant un coefficient de couplage important.
Le circuit est conçu de manière à satisfaire la condition définie par Zl = Z0/2 o Z0 représente les valeurs d'impédance caractéristique des paires 37 et 40 de lignes de signal, Z1 représente la valeur d'impédance caractéristique de la paire 45 qui est constituée par la ligne d'alimentation et par la ligne de masse et 2 représente le nombre de paires de lignes de signal. Dans le cas o la condition Zl = ZO/2 n'est pas satisfaite, il est préférable de régler le circuit afin d'obtenir une condition aussi proche que possible de la condition
mentionnée ci-avant.
Une puce IC 48 est montée sur la carte de câblage 36 et elle comporte une borne d'entrée de tension d'alimentation 48A qui est connectée à une ligne d'alimentation 46 et une borne d'entrée de tension de masse 48B qui est connectée à une ligne de masse 47. La puce IC 48 comporte des bornes de sortie de signal 48C, 48D, 48E et 48F respectivement connectées à des premières extrémités des lignes
de signal 38, 39, 41 et 42.
Un dispositif de pilotage différentiel CMOS 49 de la puce IC 48 convertit un signal numérique d'émission TS1 qui est appliqué depuis un circuit interne (non représenté) selon des signaux numériques d'émission complémentaires CS1 et /CS1 et émet en sortie les signaux CS1 et /CS1 sur les lignes de signal 38 et 39 via respectivement les bornes de sortie de signal 48C et 48D. Le dispositif de pilotage différentiel CMOS 49 présente la même configuration que celle du
dispositif de pilotage différentiel CMOS 3 représenté sur la figure 1.
Un dispositif de pilotage différentiel CMOS 50 de la puce IC 48 convertit un signal numérique d'émission TS2 qui est appliqué depuis le circuit interne selon des signaux numériques d'émission complémentaires CS2 et /CS2 et émet en sortie les signaux CS2 et /CS2 sur les lignes de signal 41 et 42 via respectivement les bornes de sortie de signal 48E et 48F. Le dispositif de pilotage différentiel CMOS présente la même configuration que celle du dispositif de pilotage
différentiel CMOS 3 représenté sur la figure 1.
Une puce IC 51 est montée sur la carte de câblage 36 et elle comporte des bornes d'entrée de signal 51A, 51B, 51C et 51D respectivement connectées aux autres extrémités des lignes de signal
38, 39, 41 et 42.
La puce IC 51 comporte un récepteur différentiel CMOS 52 qui reçoit les signaux numériques d'émission complémentaires CS1 et /CS1 qui sont transférés sur les lignes de signal 38 et 39 et qui émet en sortie un signal numérique de réception RS1 qui correspond au signal numérique d'émission TS1 sur un circuit interne (non représenté). Le récepteur différentiel CMOS 52 présente la même configuration que celle du récepteur différentiel CMOS 4 représenté
sur la figure 1.
La puce IC 51 comporte un récepteur différentiel CMOS 53 qui reçoit les signaux numériques d'émission complémentaires CS2 et/CS2 qui sont transférés sur les lignes de signal 41 et 42 et qui émet en sortie un signal numérique de réception RS2 qui correspond au signal numérique d'émission TS2 sur un circuit interne (non représenté). Le récepteur différentiel CMOS 53 présente la même configuration que celle du récepteur différentiel CMOS 4 représenté
surla figure 1.
Il est possible d'établir la valeur d'impédance caractéristique des paires de lignes de signal 37 et 40 à une valeur arbitraire entre 20 Q et 100 Q. Cependant, puisque les portes des récepteurs différentiels CMOS 52 et 53 sont des portes CMOS (les dispositifs de pilotage CMOS et les inverseurs CMOS), les signaux numériques d'émission complémentaires CS1 et /CS1 ainsi que CS2 et /CS2 qui sont transférés sur les paires 37 et 40 de lignes de signal sont respectivement réfléchis dessus et les signaux numériques d'émission complémentaires réfléchis CS1 et /CS1 ainsi que CS2 et /CS2 sont propagés par l'intermédiaire des paires 37 et 40 de lignes de signal en sens inverse et ils atteignent les dispositifs de pilotage différentiels
CMOS 49 et 50.
Par conséquent, les valeurs de résistance d'état passant des dispositifs de pilotage différentiels CMOS 49 et 50 sont amenées à correspondre aux valeurs d'impédance caractéristique des paires 37 et de lignes de signal de telle sorte que les signaux numériques d'émission complémentaires réfléchis CS1 et /CS1 ainsi que CS2 et /CS2 se propagent par l'intermédiaire des paires 37 et 40 de lignes de signal en sens inverse. Moyennant l'agencement mentionné ci-avant, il est possible d'empêcher que les signaux numériques d'émission complémentaires réfléchis CS1 et /CS1 ainsi que CS2 et /CS2 ne soient réfléchis sur les dispositifs de pilotage différentiels CMOS 37 et à nouveau et d'empêcher que les signaux numériques d'émission complémentaires en sens direct CS1 et /CS1 ainsi que CS2 et /CS2 ne
soient perturbés à un quelconque instant.
La figure 6 est une vue en coupe schématique d'une première structure des paires 37 et 40 de lignes de signal et de la paire 45 qui est constituée par une ligne d'alimentation et par une ligne de masse. Dans la première structure, les lignes de signal 38, 39, 41 et 42, la ligne d'alimentation 46 et la ligne de masse 47 sont formées en parallèle sur une surface identique d'une carte isolante 54 qui forme la carte de câblage 36 de telle sorte que les paires 37 et 40 de lignes de signal et que la paire 45 qui est formée par une ligne d'alimentation et par une ligne de masse soient agencées selon une formation de câblage coplanaire. Au voisinage des paires 37 et 40 de lignes de signal et de la paire 45 qui est constituée par une ligne d'alimentation et par une ligne de masse, il n'y a pas de ligne d'alimentation et de
ligne de masse qui ne soient pas appairées.
Il sera maintenant supposé que (1) "a" représente la distance entre le centre de la ligne de signal 38 et celui de la ligne de signal 39 suivant la direction de largeur ainsi que la distance entre le centre de la ligne de signal 41 et celui de la ligne de signal 42, (2) "a"' représente la distance entre la ligne d'alimentation 46 et la ligne de masse 47 suivant la direction de largeur, (3) "b" représente l'intervalle entre les paires 37 et 40 de lignes de signal et (4) "b"' représente l'intervalle entre la paire de lignes de signal 37 et la paire 45 qui est constituée par une ligne d'alimentation et une ligne de masse. Lorsque la conception est telle qu'elle satisfait b > 2a et b' > 2a', il est possible de rendre approximativement égaux à 1 le coefficient de couplage entre les lignes de signal 38 et 39, le coefficient de couplage entre les lignes de signal 41 et 42 et le coefficient de couplage entre la ligne d'alimentation 46 et la ligne de masse 47. Il s'ensuit que les paires 37 et 40 de lignes de signal et la paire 45 qui est constituée par une ligne d'alimentation et par une ligne de masse forment des lignes de transfert dans lesquelles le champ électromagnétique est
approximativement fermé.
La figure 7 est une vue en coupe schématique d'une seconde structure des paires 37 et 40 de lignes de signal et de la paire 45 qui
est constituée par une ligne d'alimentation et par une ligne de masse.
Dans la seconde structure, la ligne de signal 38 et la ligne de signal 39 se font face l'une l'autre en étant séparées par la carte isolante 35, les lignes de signal 41 et 42 se font face l'une l'autre en étant séparées par la même carte et la ligne d'alimentation 46 et la ligne de masse 47 se font face l'une l'autre en étant séparées par la même carte de telle sorte que les paires 37 et 40 de lignes de signal et la paire 45 qui est constituée par une ligne d'alimentation et par une ligne de masse soient agencées selon une formation de câblage empilée. Au voisinage des paires 37 et 40 de lignes de signal et de la paire 45 qui est constituée par une ligne d'alimentation et une ligne de masse, il n'y a pas de ligne d'alimentation et de ligne de masse qui soient des
lignes non appairées.
Il sera maintenant supposé que "t" représente l'épaisseur de la carte isolante 54, "c" représente les largeurs des lignes de signal 38, 39, 41 et 42, "c"' représente les largeurs de la ligne d'alimentation 46 et de la ligne de masse 47, "s" représente l'intervalle entre les paires 37 et 40 de lignes de signal et "s"' représente la distance entre la paire 37 de lignes de signal et la paire 45 qui est constituées par une ligne d'alimentation et une ligne de masse. Lorsque la conception est telle qu'elle satisfait s/(t + c) > 2 et s'/(t + c') > 2, il est possible de rendre approximativement égaux à 1 les coefficients de couplage entre les lignes de signal 38 et 39 ainsi qu'entre les lignes de signal 41 et 42 de même que le coefficient de couplage entre la ligne d'alimentation 46 et la ligne de masse 47. Il s'ensuit que les paires 37 et 40 de lignes de signal et la paire 45 qui est constituée par la ligne d'alimentation et par la ligne de masse forment des lignes de transfert dans lesquelles le champ électromagnétique est approximativement fermé. La paire 45 qui est constituée par une ligne d'alimentation et par une ligne de masse ne présente pas nécessairement une longueur égale à celles des paires 37 et 40 de lignes de signal et n'est pas nécessairement parallèle à celles-ci mais elle peut être formée suivant une direction arbitraire. Selon le second mode de réalisation de la présente invention ainsi configuré, lorsque le signal numérique d'émission TS1 est commuté du niveau bas au niveau haut, une énergie de signal positive qui fait passer la borne d'entrée en phase du récepteur différentiel CMOS 52 du niveau bas au niveau haut est appliquée sur la ligne de signal 38 depuis la borne de sortie en phase du dispositif de pilotage CMOS 49 et est transférée sur la ligne de signal 38 en direction de la borne d'entrée en phase du récepteur différentiel CMOS 52. En outre, une énergie de signal négative qui fait passer la borne d'entrée en antiphase du récepteur différentiel CMOS 52. du niveau haut au niveau bas est appliquée sur la ligne de signal 39 depuis la borne de sortie en antiphase de l'inverseur CMOS 49 et est transférée sur la ligne de signal 39 en direction de la borne d'entrée en antiphase du récepteur
différentiel CMOS 52.
Lorsque le signal numérique d'émission TS2 est commuté du niveau bas au niveau haut, une énergie de signal positive qui fait passer la borne d'entrée en phase du récepteur différentiel CMOS 53 du niveau bas au niveau haut est appliquée sur la ligne de signal 41 depuis la borne de sortie en phase du dispositif de pilotage CMOS 50 et est transférée sur la ligne de signal 41 en direction de la borne d'entrée en phase du récepteur différentiel CMOS 53. En outre, une énergie de signal négative qui fait passer la borne d'entrée en antiphase du récepteur différentiel CMOS 53 du niveau haut au niveau bas est appliquée sur la ligne de signal 42 depuis la borne de sortie en antiphase de l'inverseur CMOS 50 et est transférée sur la ligne de signal 42 en direction de la borne d'entrée en antiphase du récepteur
différentiel CMOS 53.
A l'opposé, lorsque le signal numérique d'émission TS1 est commuté du niveau haut au niveau bas, une énergie de signal négative qui fait passer la borne d'entrée en phase du récepteur différentiel CMOS 52 du niveau haut au niveau bas est appliquée sur la ligne de signal 38 depuis la borne de sortie en phase du dispositif de pilotage CMOS 49 et est transférée sur la ligne de signal 38 en direction de la
borne d'entrée en phase du dispositif de pilotage différentiel CMOS 52.
En outre, une énergie de signal positive qui fait passer la borne d'entrée en antiphase du récepteur différentiel CMOS 52 du niveau bas au niveau haut est appliquée sur la ligne de signal 39 depuis la borne de sortie en antiphase de l'inverseur CMOS 49 et est transférée sur la ligne de signal 39 en direction de la borne d'entrée en antiphase du
récepteur différentiel CMOS 52.
Lorsque le signal numérique d'émission TS2 est commuté du niveau haut au niveau bas, une énergie de signal négative qui fait passer la borne d'entrée en phase du récepteur différentiel CMOS 53 du niveau haut au niveau bas est appliquée sur la ligne de signal 41 depuis la borne de sortie en phase du dispositif de pilotage CMOS 50 et est transférée sur la ligne de signal 41 en direction de la borne d'entrée en phase du récepteur différentiel CMOS 53. En outre, une énergie de signal positive qui fait passer la borne d'entrée en antiphase du récepteur différentiel CMOS 53 du niveau bas au niveau haut est appliquée sur la ligne de signal 42 depuis la borne de sortie en antiphase de l'inverseur CMOS 50 et est transférée sur la ligne de signal 41 en direction de la borne d'entrée en antiphase du récepteur
différentiel CMOS 53.
Comme décrit ci-avant, conformément au second mode de réalisation de la présente invention, les énergies de signal complémentaires sont transférées sur les lignes de signal 38 et 39 et sur les lignes de signal 41 et 42 en direction des récepteurs différentiels CMOS 52 et 53 lorsque les signaux numériques d'émission TS1 et TS2 varient. Dans ce cas, il doit être noté que les lignes de signal 38 et 39 et que les lignes de signal 41 et 42 sont respectivement des paires de lignes parallèles de longueurs égales présentant un coefficient de couplage important. Il s'ensuit que les lignes de signal 38 et 39 et les lignes de signal 41 et 42 forment des voies de transfert respectives dans lesquelles le champ électromagnétique est approximativement fermé. Par conséquent, les énergies de signal complémentaires peuvent être transférées avec une perte réduite de telle sorte que les énergies de signal complémentaires peuvent être transférées sur les lignes de signal 38 et 39 et sur les
lignes de signal 41 et 42 dans un mode proche du mode TEM.
Puisque la ligne d'alimentation 46 et la ligne de masse 47 forment une paire de lignes parallèles de longueurs égales présentant un coefficient de couplage important, la ligne d'alimentation 46 et la ligne de masse 47 forment une voie de transfert dans laquelle le champ électromagnétique est approximativement fermé. Par conséquent, même lorsque la paire 45 qui est constituée par une ligne d'alimentation et par une ligne de masse est longue, les énergies de signal complémentaires nécessaires pour transférer les signaux numériques d'émission complémentaires CS1 et /CS1 ainsi que CS2 et /CS2 jusqu'aux récepteurs différentiels CMOS 51 et 52 peuvent être transférées avec une perte réduite sur les dispositifs de pilotage différentiel CMOS 49 et 50 depuis la borne d'entrée de tension d'alimentation 43 et depuis la borne d'entrée de tension de masse 44
dans un mode proche du mode TEM.
En plus de ce qui précède, le second mode de réalisation de la présente invention est conçu de manière à satisfaire Zl = ZO/2 o ZO représente la valeur d'impédance caractéristique des paires 37 et 40 de lignes de signal et Z1 représente la valeur d'impédance caractéristique de la paire 45 qui est constituée par une ligne d'alimentation et par une ligne de masse. Il s'ensuit que la paire 26 qui est constituée par une ligne d'alimentation et par une ligne de masse correspond à la paire 21 de lignes de signal du point de vue de la valeur d'impédance caractéristique. Il s'ensuit que les énergies de signal complémentaires qui sont consommées sur les paires 37 et 40 de lignes de signal correspondent aux énergies de signal complémentaires qui sont appliquées depuis la borne d'entrée de tension d'alimentation 43 et depuis la borne d'entrée de tension de
masse 44 sur les dispositifs de pilotage différentiels CMOS 49 et 50.
Par conséquent, les énergies de signal complémentaires peuvent être
transférées avec une perte réduite.
Par conséquent, selon le second mode de réalisation de la présente invention, il est possible d'empêcher que les formes d'onde des signaux numériques d'émission complémentaires CS1 et /CS1 ainsi que CS2 et /CS2 ne soient déformées et il est par conséquent possible de transférer à une vitesse proche de celle de la lumière ces signaux numériques d'émission complémentaires sur les paires 37 et de lignes de signal depuis lesdispositifs de pilotage différentiels
CMOS 49 et 50 jusqu'aux récepteurs différentiels CMOS 52 et 53.
Il est préférable qu'une ligne d'alimentation et une ligne de masse sur lesquelles la tension d'alimentation et la tension de masse sont appliquées sur les dispositifs de pilotage CMOS 49 et 50 incorporés dans la puce IC 48 soient formées par des lignes parallèles de longueurs égales appairées. Dans ce cas, il est possible d'accélérer encore le transfert des signaux numériques d'émission complémentaires CSI et /CS1 ainsi que CS2 et /CS2 sur les paires 37 et 40 de lignes de signal depuis les dispositifs de pilotage différentiels
CMOS 49 et 50 jusqu'aux récepteurs différentiels CMOS 52 et 53.
En outre, conformément au second mode de réalisation de la présente invention, la puce IC 51 est équipée des récepteurs différentiels 52 et 53 en tant que récepteurs. Le récepteur différentiel 52 ne répond pas à un bruit en phase et à un bruit superposé sur l'une des lignes de signal 38 et 39 mais répond seulement aux signaux numériques d'émission complémentaires CS1 et /CS1. De façon similaire, le récepteur différentiel 53 ne répond pas à un bruit en phase et à un bruit superposé sur l'une des lignes de signal 41 et 42 mais répond seulement aux signaux numériques d'émission complémentaires CS2 et /CS2. Il s'ensuit que le système de transmission présente une marge de bruit importante et que la tension de signal peut être réduite. Par exemple, bien que l'amplitude la plus faible dans les circuits existants soit comprise entre 0,8 V et 1,5 V, le second mode de réalisation de la présente invention permet de réduire l'amplitude la plus faible jusqu'à environ 0,1 V. Il s'ensuit qu'il est possible de diminuer les pentes de croissance et de décroissance et d'obtenir un transfert de signaux haute fréquence ainsi qu'une réduction
de la consommation d'énergie.
Troisième mode de réalisation (figure 8) La figure 8 est un schéma qui représente un troisième mode de réalisation de la présente invention qui comporte une paire de lignes de signal comportant une dérivation et qui inclut un circuit de transfert
qui transfère des signaux dans un seul sens.
La configuration représentée sur la figure 8 inclut une carte de câblage 55, une paire 56 de lignes de signal et une résistance de terminaison 59. La paire 56 est constituée par des lignes de signal parallèles de longueurs égales 57 et 58 qui sont formées sur la carte de câblage 55 et elle présente un coefficient de couplage important. La
résistance de terminaison 59 termine les lignes de signal 57 et 58.
Une borne d'entrée de tension d'alimentation 60 est formée sur la carte de câblage 55 et elle reçoit la tension d'alimentation positive VDD. Une borne d'entrée de tension de masse 61 est formée sur la carte de câblage 55 et elle reçoit la tension de masse VSS. Une paire 62 qui est constituée par une ligne d'alimentation 63 et par une ligne de masse 64 est formée par des lignes parallèles de longueurs égales présentant un coefficient de couplage important. La paire 62 qui est constituée par une ligne d'alimentation et par une ligne de masse, qui est formée sur la carte de câblage 55, présente la même valeur d'impédance caractéristique que celle de la paire 56 de lignes de signal. La paire 56 de lignes de signal et la paire 62 qui est constituée par une ligne d'alimentation et par une ligne de masse peuvent présenter une structure de câblage coplanaire comme représenté sur la figure 3 ou une formation de câblage empilée comme représenté sur
la figure 4.
Une puce IC 65 est montée sur la carte de câblage 55 et elle comporte une borne d'entrée de tension d'alimentation 65A qui est connectée à la ligne d'alimentation 63, une borne d'entrée de tension de masse 65B qui est connectée à la ligne de masse 64 et des bornes de sortie de signal 65C et 65D qui sont respectivement connectées aux lignes de signal 57 et 58. La puce IC 65 comporte un dispositif de pilotage différentiel CMOS 66, lequel convertit le signal numérique d'émission TS qui est appliqué depuis un circuit interne (non représenté) selon des signaux numériques d'émission complémentaires CS et /CS et émet en sortie les signaux CS et /CS sur des premières extrémités des lignes de signal 57 et 58 via les bornes de sortie de signal 65C et 65D. Le dispositif de pilotage différentiel CMOS 66 présente la même configuration que celle du
récepteur différentiel CMOS 3 représenté sur la figure 1.
Des puces IC 67-1 à 67-m d'un type identique ou de types différents sont montées sur la carte de câblage 55. Les puces IC 67-1
à 67-m comportent respectivement des bornes d'entrée de signal 67-
1A à 67-mA connectées à la ligne de signal 57 et des bornes d'entrée de signal 67-1 B à 67-mB connectées à la ligne de signal 58. Les puces IC 67-1 à 67-m comportent des amplificateurs opérationnels respectifs 68-1 à 68-m qui reçoivent les signaux complémentaires CS et /CS qui
sont transférés sur les lignes de signal 57 et 58.
L'amplificateur opérationnel 68-1 comporte une borne d'entrée en phase qui est connectée à la borne d'entrée de signal 67-1A et une borne d'entrée en antiphase qui est connectée à la borne d'entrée de signal 67- 1B. L'amplificateur opérationnel 68-m comporte une borne
d'entrée en phase qui est connectée à la borne d'entrée de signal 67-
mA et une borne d'entrée en antiphase qui est connectée à la borne
d'entrée de signal 67-mB.
Selon le troisième mode de réalisation de la présente invention ainsi configuré, lorsque le signal numérique d'émission TS passe du niveau bas au niveau haut, une énergie de signal positive qui commute les bornes d'entrée en phase des amplificateurs opérationnels 68-1 à 68-m du niveau bas au niveau haut est appliquée sur la ligne de signal 57 depuis la borne de sortie en phase du dispositif de pilotage différentiel CMOS 66 et est transférée sur la ligne de signal 57 en direction des bornes d'entrée en phase des amplificateurs opérationnels 68-1 à 68-m. En outre, une énergie de signal négative qui commute les bornes d'entrée en antiphase des amplificateurs opérationnels 68-1 à 68-m du niveau haut au niveau bas est appliquée sur la ligne de signal 58 depuis la borne de sortie en antiphase du dispositif de pilotage différentiel CMOS 66 et est transférée sur la ligne de signal 58 en direction des bornes d'entrée en antiphase des amplificateurs opérationnels 68-1 à 68-m. A l'opposé, lorsque le signal numérique d'émission TS passe du niveau haut au niveau bas, une énergie de signal négative qui commute les bornes d'entrée en phase des amplificateurs opérationnels 68-1 à 68-m du niveau haut au niveau bas est appliquée sur la ligne de signal 57 depuis la borne de sortie en phase du dispositif de pilotage différentiel CMOS 66 et est transférée en direction des bornes de sortie en phase des amplificateurs opérationnels 68-1 à 68-m.. En outre, une énergie de signal négative qui commute les bornes d'entrée en antiphase des amplificateurs opérationnels 68-1 à 68-m du niveau bas au niveau haut est appliquée sur la ligne de signal 58 depuis la borne de sortie en antiphase du dispositif de pilotage différentiel CMOS 66 et est transférée en direction des bornes de sortie en antiphase des amplificateurs
opérationnels 68-1 à 68-m.
Les valeurs d'impédance d'entrée des amplificateurs opérationnels 68-1 à 68-m sont élevées au point de valoir plus de 1000 fois la valeur d'impédance caractéristique (de 20 Q à 100 Q) de la paire 56 de lignes de signal. Il s'ensuit que les énergies de signal complémentaires qui sont transférées sur la paire 56 de lignes de signal sont difficilement absorbées par les amplificateurs opérationnels 68-1 à 68-m et qu'elles atteignent la résistance de terminaison 59 sans perte substantielle. Alors la résistance de terminaison 59 dissipe les énergies de signal complémentaires en tant que chaleur. Il s'ensuit qu'une réflexion des énergies de signal complémentaires ne se produit pas et que les signaux numériques d'émission complémentaires CS et /CS peuvent traverser normalement les amplificateurs opérationnels
68-1 à 68-m.
Conformément au troisième mode de réalisation de la présente invention, les lignes de signal 57 et 58 sont formées par une paire de lignes parallèles de longueurs égales présentant un coefficient de couplage important. Il s'ensuit que les lignes de signal 57 et 58 forment une voie de transmission dans laquelle le champ électromagnétique est approximativement fermé. Par conséquent, les énergies de signal complémentaires peuvent être transférées avec une perte réduite de telle sorte que les énergies de signal complémentaires peuvent être transférées sur les lignes de signal 57 et 58 dans un mode proche du
mode TEM.
Puisque la ligne d'alimentation 63 et la ligne de masse 64 sont des lignes parallèles de longueurs égales appairées présentant un coefficient de couplage important, la ligne d'alimentation 63 et la ligne de masse 64 forment une voie de transfert dans laquelle le champ électromagnétique est approximativement fermé. Par conséquent, même lorsque la paire 62 qui est constituée par une ligne d'alimentation et par une ligne de masse est longue, les énergies de signal complémentaires nécessaires pour transférer les signaux numériques d'émission complémentaires CS et /CS jusqu'aux amplificateurs opérationnels 68-1 à 68-m peuvent être transférées avec une perte réduite jusqu'au dispositif de pilotage différentiel CMOS 66 depuis la borne d'entrée de tension d'alimentation 60 et depuis la borne d'entrée de tension de masse 61 dans un mode proche du mode TEM. En plus de ce qui précède, la paire 62 qui est constituée par une ligne d'alimentation et par une ligne de masse présente la même valeur d'impédance caractéristique que celle de la paire 56 qui est constituée par des lignes de signal de telle sorte que la paire 62 correspond à la paire 56 en ce qui concerne les valeurs d'impédance caractéristique. Il s'ensuit que les énergies de signal complémentaires qui sont appliquées depuis la borne d'entrée de tension d'alimentation 60 et depuis la borne d'entrée de tension de masse 61 peuvent être transférées jusqu'au dispositif de pilotage différentiel CMOS 66 via la paire 62 qui est constituée par une ligne d'alimentation et par une ligne
de masse avec une perte réduite.
Par conséquent, selon le premier mode de réalisation de la présente invention, il est possible d'empêcher que les formes d'onde des signaux numériques d'émission complémentaires CS et /CS ne soient déformées et il est par conséquent possible de transférer, à une vitesse proche de celle de la lumière, les signaux numériques d'émission complémentaires CS et /CS sur la paire 21 de lignes de signal depuis le dispositif de pilotage différentiel CMOS 30 jusqu'au
récepteur différentiel CMOS 34.
Il s'ensuit que conformément au troisième mode de réalisation de la présente invention, il est possible d'empêcher que les formes d'onde des signaux numériques d'émission complémentaires CS et/CS ne soient déformées et par conséquent, il est possible de transférer, à une vitesse proche de celle de la lumière, les signaux numériques d'émission complémentaires CS et /CS sur la paire 56 de lignes de signal depuis le dispositif de pilotage différentiel CMOS 66 en direction
des amplificateurs opérationnels 68-1 à 68-m.
Il est préférable qu'une ligne d'alimentation et qu'une ligne de masse sur lesquelles la tension d'alimentation et la tension de masse sont appliquées sur le dispositif de pilotage CMOS 66 qui est incorporé dans la puce IC 65 soient formées par des lignes parallèles de longueurs égales appairées. Dans ce cas, il est possible d'accélérer encore le transfert des signaux numériques d'émission complémentaires CS et /CS sur la paire 56 de lignes de signal depuis le dispositif de pilotage différentiel CMOS 66 jusqu'aux amplificateurs
opérationnels 68-1 à 68-m.
La configuration mentionnée ci-avant selon le troisième mode de réalisation de la présente invention est agencée de telle sorte que les puces IC 67-1 à 67-m incluent respectivement les amplificateurs opérationnels 68-1 à 68-m en tant que récepteurs différentiels. Les amplificateurs opérationnels 68-1 à 68-m ne répondent pas à un bruit en phase et à un bruit superposé sur l'une des lignes de signal 57 et 58 mais répondent seulement aux signaux numériques d'émission complémentaires CS et /CS. Il s'ensuit que le système de transmission présente une marge de bruit importante et que la tension de signal peut être réduite. Par exemple, bien que l'amplitude la plus faible dans les circuits existants soit comprise entre 0,8 V et 1,5 V, le troisième mode de réalisation de la présente invention permet de réduire l'amplitude la plus faible jusqu'à environ 0,1 V. Il s'ensuit qu'il est possible de diminuer les pentes de croissance et de décroissance et d'obtenir un transfert de signaux haute fréquence ainsi qu'une réduction
de la consommation d'énergie.
Quatrième mode de réalisation (figures 9 à 11) La figure 9 est un schéma qui représente un quatrième mode de réalisation de la présente invention, lequel mode de réalisation comporte deux paires de lignes de signal présentant respectivement une dérivation et inclut un circuit de transfert qui transfère les signaux
dans un seul sens.
La configuration représentée sur la figure 9 inclut une carte de câblage 70 et des paires 71 et 75 de lignes de signal. La paire 71 est constituée par des lignes de signal parallèles de longueurs égales 72 et 73 qui sont formées sur la carte de câblage 70 et elle présente un coefficient de couplage important. De façon similaire, la paire 75 est constituée par des lignes de signal parallèles de longueurs égales 76 et 77 qui sont formées sur la carte de câblage 70 et elle présente un coefficient de couplage important. Les paires 71 et 75 de lignes de signal présentent les mêmes coefficients de couplage, les mêmes valeurs d'impédance caractéristique et les mêmes longueurs l'une que
l'autre et sont parallèles l'une à l'autre.
Une borne d'entrée de tension d'alimentation 79 est formée sur la carte de câblage 70 et elle reçoit la tension d'alimentation positive VDD. Une borne d'entrée de tension de masse 80 est formée sur la carte de câblage 70 et elle reçoit la tension de masse VSS. Une paire 81 qui est constituée par une ligne d'alimentation 82 et par une ligne de masse 83 est formée par des lignes parallèles de longueurs égales présentant un coefficient de couplage important. La paire 81 qui est constituée par une ligne d'alimentation et par une ligne de masse est
formée sur la carte de câblage 70.
Le circuit est conçu de manière à satisfaire la condition consistant en ce que Zl = Z0/2 o Z0 représente les valeurs d'impédance caractéristique des paires 71 et 75 de lignes de signal, Z1 représente la valeur d'impédance caractéristique de la paire 81 qui est constituée par une ligne d'alimentation et par une ligne de masse et 2 représente le nombre de paires de lignes de signal. Dans le cas o la condition Zl = Z0/2 n'est pas satisfaite, il est préférable de régler le circuit afin d'obtenir une condition aussi proche que possible de la
condition mentionnée ci-avant.
* Les paires 71 et 75 de lignes de signal et la paire 81 qui est constituée par une ligne d'alimentation et par une ligne de masse peuvent présenter une structure de câblage coplanaire comme représenté sur la figure 6 ou une formation de câblage empilée comme
représenté sur la figure 7.
Une puce IC 84 est montée sur la carte de câblage 70 et elle comporte une borne d'entrée de tension d'alimentation 84A qui est connectée à une ligne d'alimentation 82, une borne d'entrée de tension de masse 84B qui est connectée à une ligne de masse 83 et des bornes de sortie de signal 84C, 84D, 84E et 84F qui sont
respectivement connectées aux lignes de signal 72, 73, 76 et 77.
La puce IC 84 comporte un dispositif de pilotage différentiel CMOS 85, lequel dispositif de pilotage convertit le signal numérique d'émission TS1 selon les signaux numériques d'émission complémentaires CS1 et /CS1 et émet en sortie les signaux CS1 et /CS1 sur des premières extrémités des lignes de signal 72 et 73 via les bornes de sortie de signal 84C et 84D. Le dispositif de pilotage différentiel CMOS 85 présente la même configuration que celle du
dispositif de pilotage différentiel CMOS 3 représenté sur la figure 1.
La puce IC 84 comporte un dispositif de pilotage différentiel CMOS 86, lequel dispositif de pilotage différentiel convertit le signal numérique d'émission TS2 selon les signaux numériques d'émission complémentaires CS2 et /CS2 et émet en sortie les signaux CS2 et /CS2 sur des premières extrémités des lignes de signal 76 et 77 via les bornes de sortie de signal 84E et 84F. Le dispositif de pilotage différentiel CMOS 86 présente la même configuration que celle du
dispositif de pilotage différentiel CMOS 3 représenté sur la figure 1.
Des puces IC 87-1 à 87-m d'un type identique ou de types différents sont montées sur la carte de câblage 70. Les puces IC 87-1 à 87-m comportent respectivement des bornes d'entrée de signal 87- 1A à 87-mA qui sont connectées à la ligne de signal 72 et des bornes d'entrée de signal 87- 1B à 87-mB qui sont connectées à la ligne de signal 73. En outre, les puces IC 87-1 à 87-m comportent respectivement des bornes d'entrée de signal 87-1C à 87-mC qui sont
connectées à la ligne de signal 76 et des bornes d'entrée de signal 87-
1 D à 87-mD qui sont connectées à la ligne de signal 77.
Les puces IC 87-1 à 87-m comportent respectivement des amplificateurs opérationnels 88-1 à 88-m qui reçoivent les signaux numériques d'émission complémentaires CS1 et /CS1 qui sont transférés sur les lignes de signal 72 et 73 et des amplificateurs opérationnels 89-1 à 89- m qui reçoivent les signaux numériques d'émission complémentaires CS2 et /CS2 qui sont transférés sur les
lignes de signal 76 et 77.
L'amplificateur opérationnel 88-1 comporte une borne d'entrée en phase qui est connectée à la borne d'entrée de signal 87-1A et une borne d'entrée en antiphase qui est connectée à la borne d'entrée de signal 87- 1B. L'amplificateur opérationnel 88-m comporte une borne
d'entrée en phase qui est connectée à la borne d'entrée de signal 87-
mA et une borne d'entrée en antiphase qui est connectée à la borne
d'entrée de signal 87-mB.
La figure 10 est une vue en coupe schématique d'une structure d'une zone de montage de puce IC dans laquelle les paires 71 et 75 de lignes de signal sont formées selon une formation coplanaire comme dans le cas représenté sur la figure 6. Sur la figure 10, des symboles de référence 91-1A, 91-1B, 91-1C et 91-1D indiquent des plots pour
des connexions avec les bornes d'entrée de signal 87-1A, 87-1B, 87-
1C et 87-1D de la puce IC 87-1. Des symboles de référence 91-mA, 91-mB, 91-mC et 91-mD indiquent des plots pour des connexions avec les bornes d'entrée de signal 87-mA, 87-mB, 87-mC et 87-mD de la
puce IC 87-m.
La figure 11 est une vue en perspective schématique d'une structure d'une partie de la zone de puce IC o les paires 71 et 75 de lignes de signal sont formées selon une formation empilée comme dans le cas représenté sur la figure 7. L'illustration d'une carte isolante qui forme la carte de câblage 70 est omise. La structure représentée sur la figure 11 comporte une couche conductrice 93 qui s'étend depuis la ligne de signal 73, une couche conductrice 94 qui est formée dans un trou de contact qui est formé dans la zone de formation de la couche conductrice 93 de la carte de câblage 70 (non représentée) et une couche conductrice 95 qui est formée sur la surface de la carte isolante et qui est connectée à la couche conductrice 94. Dans la structure représentée sur la figure 11, la couche conductrice 95 joue le rôle de plot pour réaliser une connexion avec la borne d'entrée de signal 87-1 de la puce IC 87-1. Une partie 96 qui est voisine de la couche conductrice 95 de la ligne de signal 72 joue le rôle de plot pour réaliser une connexion avec la borne d'entrée de signal 87-1B de la
puce IC 87-1.
Selon le quatrième mode de réalisation de la présente invention ainsi configuré, lorsque le signal numérique d'émission TS1 passe du niveau bas au niveau haut, une énergie de signal positive qui commute les bornes d'entrée en phase des amplificateurs opérationnels 88-1 à 88-m du niveau bas au niveau haut est appliquée sur la ligne de signal 72 depuis la borne de sortie en phase du dispositif de pilotage différentiel CMOS 85 et est transférée sur la ligne de signal 72 en direction des amplificateurs opérationnels 88-1 à 88-m. En outre, une énergie de signal négative qui commute les bornes d'entrée en antiphase des amplificateurs opérationnels 88-1 à 88-m du niveau haut au niveau bas est appliquée sur la ligne de signal 73 depuis la borne de sortie en antiphase du dispositif de pilotage différentiel CMOS 85 et est transférée sur la ligne de signal 73 en direction des bornes d'entrée
en antiphase des amplificateurs opérationnels 88-1 à 88-m.
Lorsque le signal numérique d'émission TS2 passe du niveau bas au niveau haut, une énergie de signal positive qui commute les
bornes d'entrée en phase des amplificateurs opérationnels 89-1 à 89-
m du niveau bas au niveau haut est appliquée sur la ligne de signal 76 depuis la borne de sortie en phase du dispositif de pilotage différentiel CMOS 86 et est transférée sur la ligne de signal 76 en direction des amplificateurs opérationnels 89-1 à 89-m. En outre, une énergie de signal négative qui commute les bornes d'entrée en antiphase des amplificateurs opérationnels 89-1 à 89-m du niveau haut au niveau bas est appliquée sur la ligne de signal 77 depuis la borne de sortie en antiphase du dispositif de pilotage différentiel CMOS 86 et est transférée sur la ligne de signal 77 en direction des bornes d'entrée en
antiphase des amplificateurs opérationnels 89-1 à 89-m.
A l'opposé, lorsque le signal numérique d'émission TS1 passe du niveau haut au niveau bas, une énergie de signal négative qui commute les bornes d'entrée en phase des amplificateurs opérationnels 88-1 à 88-m du niveau haut au niveau bas est appliquée sur la ligne de signal 72 depuis la borne de sortie en phase du dispositif de pilotage différentiel CMOS 85 et est transférée sur la ligne de signal 72 en direction des bornes de sortie en phase des amplificateurs opérationnels 88-1 à 88-m. En outre, une énergie de signal négative qui commute les bornes d'entrée en antiphase des amplificateurs opérationnels 88-1 à 88-m du niveau bas au niveau haut est appliquée sur la ligne de signal 73 depuis la borne de sortie en antiphase du dispositif de pilotage différentiel CMOS 85 et est transférée sur la ligne de signal 73 en direction des bornes de sortie en
antiphase des amplificateurs opérationnels 88-1 à 88-m.
Lorsque le signal numérique d'émission TS2 passe du niveau bas au niveau haut, une énergie de signal négative qui commute les
bornes d'entrée en phase des amplificateurs opérationnels 89-1 à 89-
m du niveau haut au niveau bas est appliquée sur la ligne de signal 76 depuis la borne de sortie en phase du dispositif de pilotage différentiel CMOS 86 et est transférée sur la ligne de signal 76 en direction des
bornes de sortie en phase des amplificateurs opérationnels 89-1 à 89-
m. En outre, une énergie de signal négative qui commute les bornes d'entrée en antiphase des amplificateurs opérationnels 89-1 à 89-m du niveau bas au niveau haut est appliquée sur la ligne de signal 77 depuis la borne de sortie en antiphase du dispositif de pilotage différentiel CMOS 86 et est transférée sur la ligne de signal 77 en direction des bornes de sortie en antiphase des amplificateurs
opérationnels 89-1 à 89-m.
Les valeurs d'impédance d'entrée des amplificateurs opérationnels 88-1 à 88-m et 89-1 à 89-m sont élevées au point d'être supérieures à 1000 fois la valeur d'impédance caractéristique (de 20 Q à 100 Q) des paires 71 et 75 de lignes de signal. Il s'ensuit que les énergies de signal complémentaires qui sont transférées sur les paires 71 et 75 de lignes de signal sont difficilement absorbées dans les amplificateurs opérationnels 88-1 à 88-m ainsi que 89-1 à 89-m et qu'elles atteignent les résistances de terminaison 74 et 78 sans perte substantielle. Alors les résistances de terminaison 74 et 78 dissipent les énergies de signal complémentaires en tant que chaleur. Il s'ensuit qu'une réflexion des énergies de signal complémentaires ne se produit pas et que les signaux numériques d'émission complémentaires CS1 et /CS1 ainsi que CS2 et /CS2 peuvent traverser normalement les
amplificateurs opérationnels 88-1 à 88-m ainsi que 89-1 à 89-m.
Conformément au quatrième mode de réalisation de la présente invention, les lignes de signal 72 et 73 et les lignes de signal 76 et 77 sont respectivement formées par des paires de lignes parallèles de longueurs égales présentant un coefficient de couplage important. Il s'ensuit que les lignes de signal 72 et 73 ainsi que les lignes de signal 76 et 77 forment respectivement des voies de transmission dans lesquelles le champ électromagnétique est approximativement fermé. Par conséquent, les énergies de signal complémentaires peuvent être transférées avec une perte réduite de telle sorte que les énergies de signal complémentaires peuvent être transférées sur les lignes de signal 72 et 73 ainsi que sur les lignes de
signal 76 et 77 dans un mode proche du mode TEM.
Puisque la ligne d'alimentation 82 et la ligne de masse 83 sont formées par une paire de lignes parallèles de longueurs égales présentant un coefficient de couplage important, la ligne d'alimentation 82 et la ligne de masse 83 forment une voie de transfert dans laquelle le champ électromagnétique est approximativement fermé. Par conséquent, même lorsque la paire 81 qui est constituée par une ligne d'alimentation et par une ligne de masse est longue, les énergies de signal complémentaires nécessaires pour transférer les signaux numériques d'émission complémentaires CS1 et /CS1 ainsi que CS2
et /CS2 sur les amplificateurs opérationnels 88-1 à 88-m ainsi que 89-
1 à 89-m peuvent être transférées avec une perte réduite sur les dispositifs de pilotage différentiels CMOS 85 et 86 depuis la borne d'entrée de tension d'alimentation 79 et depuis la borne d'entrée de
tension de masse 80 dans un mode proche du mode TEM.
Le circuit est conçu de manière à satisfaire la condition consistant en ce que Z1 = ZO/2 o ZO représente les valeurs d'impédance caractéristique des paires 71 et 75 de lignes de signal, Z1 représente la valeur d'impédance caractéristique de la paire 81 qui est constituée par une ligne d'alimentation et par une ligne de masse et 2 représente le nombre de paires de lignes de signal. La paire 26 qui est constituée par une ligne d'alimentation et par une ligne de masse présente la même valeur d'impédance caractéristique que celle de la paire 21 de lignes de signal et par conséquent, elle correspond à la paire 21 de lignes de signal. Il s'ensuit que les énergies de signal complémentaires dissipées sur les paires 71 et 75 de lignes de signal correspondent aux énergies de signal complémentaires appliquées depuis la borne d'entrée de tension d'alimentation 79 et depuis la borne d'entrée de tension de masse 80 surles dispositifs de pilotage différentiels CMOS 85 et 86. Par conséquent, les énergies de signal
complémentaires peuvent être transférées avec une perte réduite.
Par conséquent, selon le quatrième mode de réalisation de la présente invention, il est possible d'empêcher que les formes d'onde des signaux numériques d'émission complémentaires CS1 et /CS1 ainsi que CS2 et /CS2 ne soient déformées et il est par conséquent possible de transférer, à une vitesse proche de celle de la lumière, les signaux numériques d'émission complémentaires CS1 et /CS1 ainsi que CS2 et /CS2 sur les paires 71 et 75 de lignes de signal depuis les dispositifs de pilotage différentiels CMOS 85 et 86 jusqu'aux amplificateurs opérationnels 88-1 à 88-m ainsi que 89-1 à 89-m. Il est préférable qu'une ligne d'alimentation et une ligne de masse sur lesquelles la tension d'alimentation et la tension de masse sont appliquées sur les dispositifs de pilotage CMOS 85 et 86 incorporés dans la puce IC 84 soient formées par des lignes parallèles de longueurs égales appairées. Dans ce cas, il est possible d'accélérer encore un transfert des signaux numériques d'émission complémentaires CS1 et /CS1 ainsi que CS2 et /CS2 sur les paires 71 et 75 de lignes de signal depuis les dispositifs de pilotage différentiels CMOS 85 et 86 jusqu'aux amplificateurs opérationnels 88-1 à 88-m
ainsi que 89-1 à 89-m.
La configuration mentionnée ci-avant du quatrième mode de réalisation de la présente invention est agencée de telle sorte que les puces IC 87-1 à 87-m incluent respectivement les amplificateurs opérationnels 88-1 à 88- m en tant que récepteurs différentiels. Les amplificateurs opérationnels 88-1 à 88-m ne répondent pas à un bruit en phase et à un bruit superposé sur l'une des lignes de signal 72 et 73 mais répondent seulement aux signaux numériques d'émission complémentaires CS1 et /CS1. De façon similaire, les amplificateurs opérationnels 89-1 à 89-m ne répondent pas à un bruit en phase et à un bruit superposé sur l'une des lignes de signal 76 et 77 mais répondent seulement aux signaux numériques d'émission complémentaires CS2 et /CS2. Il s'ensuit que le système de transmission présente une marge de bruit importante et que la tension de signal peut être réduite. Par exemple, bien que l'amplitude la plus faible dans les circuits existants soit comprise entre 0,8 V et 1,5 V, le quatrième mode de réalisation de la présente invention permet de réduire l'amplitude la plus faible jusqu'à environ 0,1 V. Il s'ensuit qu'il est possible de diminuer les pentes de croissance et de décroissance et d'obtenir un transfert de signaux haute fréquence ainsi qu'une
réduction de la consommation d'énergie.
Cinquième mode de réalisation (figures 12 à 14) La figure 12 est un schéma qui représente un cinquième mode de réalisation de la présente invention, lequel mode de réalisation comporte une paire de lignes de signal présentant une dérivation et inclut un circuit de transfert qui transfère des signaux dans les deux sens. La configuration représentée sur la figure 12 inclut une carte de câblage 98, une paire 99 de lignes de signal et une résistance de terminaison 102. La paire 99 est constituée par des lignes de signal parallèles de longueurs égales 100 et 101 qui sont formées sur la carte de câblage 55 et elle présente un coefficient de couplage important. La
résistance de terminaison 102 termine les lignes de signal 100 et 101.
Une borne d'entrée de tension d'alimentation 103 est formée sur la carte de câblage 98 et elle reçoit la tension d'alimentation positive VDD. Une borne d'entrée de tension de masse 104 est formée sur la carte de câblage 98 et elle reçoit la tension de masse VSS. Une paire 105 qui est constituée par une ligne d'alimentation 106 et par une ligne de masse 107 est formée par des lignes parallèles de longueurs égales présentant un coefficient de couplage important. La paire 105 qui est constituée par une ligne d'alimentation et par une ligne de masse et qui est formée sur la carte de câblage 98 présente la même valeur d'impédance caractéristique que celle de la paire 99 de lignes
de signal.
La paire 99 de lignes de signal et la paire 105 qui est constituée par une ligne d'alimentation et par une ligne de masse peuvent présenter une structure de câblage coplanaire comme représenté sur la figure 3 ou une formation de câblage empilée comme
représenté sur la figure 4.
Une puce IC 108 est montée sur la carte de câblage 98 et elle comporte une borne d'entrée de tension d'alimentation 108A qui est connectée à la ligne d'alimentation 106, une borne d'entrée de tension de masse 108B qui est connectée à la ligne de masse 107 et des bornes de sortie de signal 108C et 108D qui sont respectivement connectées aux lignes de signal 100 et 101. La puce IC 108 comporte un dispositif de pilotage différentiel CMOS à trois étages 109, lequel dispositif de pilotage différentiel convertit le signal numérique d'émission TS qui est appliqué depuis un circuit interne (non représenté) selon des signaux numériques d'émission complémentaires CS et /CS et émet en sortie les signaux CS et /CS sur des premières extrémités des lignes de signal 100 et 101 via les
bornes de sortie de signal 108C et 108D.
La figure 13 est un schéma de circuit du dispositif de pilotage différentiel CMOS à trois étages 109, lequel dispositif de pilotage différentiel est constitué par un dispositif de pilotage CMOS 111, par un inverseur CMOS 112 et par des transistors nMOS 113 et 114. Le dispositif de pilotage CMOS 111 présente la même configuration que
celle du dispositif de pilotage CMOS 5 représenté sur la figure 1.
L'inverseur CMOS 112 présente la même configuration que celle de l'inverseur CMOS 8 représenté sur la figure 1. Les transistors nMOS 113 et 114 sont rendus passants et bloqués par un signal de validation de dispositif de pilotage DE. Lorsque le signal de validation de dispositif de pilotage DE est au niveau haut, les transistors nMOS 113 et 114 sont dans l'état actif. Lorsque le signal de validation de dispositif de pilotage DE est au niveau bas, les transistors nMOS 113
et 114 sont dans l'état inactif.
Par report à nouveau à la figure 12, la puce IC 108 inclut un amplificateur opérationnel 116 qui fonctionne en tant que récepteur différentiel et une partie de résistance de terminaison 117 qui termine des lignes de signal prévues dans la puce IC 108 connectée aux lignes de signal 100 et 101. Une borne d'entrée en phase de l'amplificateur opérationnel 116 et une première extrémité 117A de la partie de résistance de terminaison 117 sont connectées à la borne d'entrée de signal 108C. Une borne d'entrée en antiphase de l'amplificateur opérationnel 116 et l'autre extrémité 1 17B de la partie de résistance de
terminaison 117 sont connectées à la borne d'entrée de signal 108D.
La figure 14 est un schéma de circuit d'une configuration de la partie de résistance de terminaison 117, laquelle est constituée par un transistor nMOS 119 et par une résistance de terminaison 120. Le transistor nMOS 119 est rendu passant et bloqué par un signal de validation de dispositif de pilotage DE.
Par report à nouveau à la figure 11, des puces IC 122-1 à 122-
m d'un type identique ou de types différents sont montées sur la carte de câblage 98. Les puces 122-1 à 122-m comportent respectivement des bornes d'entrée de signal 122-1A à 122-mA qui sont connectées à
la ligne de signal 100 et des bornes d'entrée de signal 122-1B à 122-
mB qui sont connectées à la ligne de signal 101.
La puce IC 122-1 inclut un amplificateur opérationnel 123-1 qui fonctionne en tant que récepteur différentiel, lequel comporte une borne d'entrée de signal en phase qui est connectée à la borne d'entrée de signal 122-1A et une borne d'entrée de signal en antiphase qui est connectée à la borne d'entrée de signal 122-1B. En outre, la puce IC 122- 1 inclut un dispositif de pilotage différentiel CMOS à trois étages 124- 1 qui est configuré de la même manière que le dispositif de pilotage différentiel CMOS à trois étages 109, et il comporte une borne
de sortie en phase qui est connectée à la borne d'entrée de signal 122-
1A et une borne de sortie en antiphase qui est connectée à la borne
d'entrée de signal 122-1B.
La puce IC 122-m inclut un amplificateur opérationnel 123-m qui fonctionne en tant que récepteur différentiel, lequel amplificateur opérationnel comporte une borne d'entrée de signal en phase qui est connectée à la borne d'entrée de signal 122-mA et une borne d'entrée de signal en antiphase qui est connectée à la borne d'entrée de signal 122- mB. En outre, la puce IC 122-m inclut un dispositif de pilotage différentiel CMOS à trois étages 124-m configuré de la même manière que le dispositif de pilotage différentiel CMOS à trois étages 109, et comporte une borne de sortie en phase qui est connectée à la borne d'entrée de signal 122-mA et une borne de sortie en antiphase qui est
connectée à la borne d'entrée de signal 122-mB.
Selon le cinquième mode de réalisation de la présente invention ainsi configuré, dans une condition qui est telle qu'un signal de validation d'écriture WE qui est délivré par la puce IC 108 est dans l'état actif, lorsque le signal numérique d'émission TS passe du niveau bas au niveau haut, une énergie de signal positive qui commute les bornes d'entrée en phase des amplificateurs opérationnels 123-1 à 123-m du niveau bas au niveau haut est appliquée sur la ligne de signal 100 depuis la borne de sortie en phase du dispositif de pilotage différentiel CMOS 109 et est transférée sur la ligne de signal 100 en direction des bornes d'entrée en phase des amplificateurs opérationnels 123-1 à 123-m. En outre, une énergie de signal négative qui commute les bornes d'entrée en antiphase des amplificateurs opérationnels 123-1 à 123-m du niveau haut au niveau bas est appliquée sur la ligne de signal 101 depuis la borne de sortie en antiphase du dispositif de pilotage différentiel CMOS 109 et est transférée sur la ligne de signal 101 en direction des bornes d'entrée
en antiphase des amplificateurs opérationnels 123-1 à 123-m.
A l'opposé, lorsque le signal numérique d'émission TS passe du niveau haut au niveau bas, une énergie de signal négative qui commute les bornes d'entrée en phase des amplificateurs opérationnels 123-1 à 123-m du niveau haut au niveau bas est appliquée sur la ligne de signal 100 depuis la borne de sortie en phase du dispositif de pilotage différentiel CMOS 109 et est transférée en direction des bornes de sortie en phase des amplificateurs opérationnels 123-1 à 123-m. En outre, une énergie de signal négative qui commute les bornes d'entrée en antiphase des amplificateurs opérationnels 123-1 à 123-m du niveau bas au niveau haut est appliquée sur la ligne de signal 101 depuis la borne de sortie en antiphase du dispositif de pilotage différentiel CMOS 109 et est transférée en direction des bornes de sortie en antiphase des
amplificateurs opérationnels 123-1 à 123-m.
Les valeurs d'impédance d'entrée des amplificateurs opérationnels 123-1 à 123-m sont élevées au point d'être supérieures à 1000 fois la valeur d'impédance caractéristique (de 20 Q à 100 Q) de la paire 99 de lignes de signal. Il s'ensuit que les énergies de signal complémentaires qui sont transférées sur la paire 99 de lignes de signal sont difficilement absorbées dans les amplificateurs opérationnels 123-1 à 123-m et qu'elles atteignent la résistance de terminaison 102 sans perte substantielle. Alors la résistance de terminaison 102 dissipe les énergies de signal complémentaires reçues en tant que chaleur. Il s'ensuit qu'une réflexion des énergies de signal complémentaires ne se produit pas et que les signaux numériques d'émission complémentaires CS et /CS peuvent traverser
normalement les amplificateurs opérationnels 123-1 à 123-m.
Dans l'état dans lequel un signal de validation d'écriture RE qui est délivré par la puce IC 108 est dans un état actif, lorsque l'amplificateur opérationnel 116 de la puce IC 108 est passé dans l'état susceptible d'une réception, les signaux numériques d'émission complémentaires sont émis en sortie sur la paire 99 de lignes de signal depuis le dispositif de pilotage différentiel CMOS 124-1 de la puce IC 122-1 ou depuis le dispositif de pilotage différentiel CMOS 124-m de la puce IC 122-m et sont transférés sur la paire 99 de lignes de signal dans les deux sens. Les signaux numériques d'émission complémentaires transférés vers la droite sont absorbés par la résistance de terminaison 102. Les signaux numériques d'émission complémentaires transférés vers la gauche sont absorbés par la résistance de terminaison 120 de la partie de résistance de terminaison 117. Il s'ensuit qu'aucune réflexion des signaux numériques d'émission complémentaires ne se produit. Par conséquent, l'amplificateur opérationnel 116 peut toujours recevoir les signaux numériques d'émission complémentaires présentant une forme
d'onde de bonne qualité.
Il est préférable que les valeurs de résistance d'état passant
des dispositifs de pilotage différentiel CMOS à trois étages 109 et 124-
1 à 124-m soient égales ou inférieures à la moitié de la valeur
d'impédance caractéristique de la paire 99 de lignes de signal.
Comme décrit ci-avant, conformément au cinquième mode de réalisation de la présente invention, lorsque le signal numérique d'émission TS passe dans l'état dans lequel le signal de validation d'écriture WE qui est délivré par la puce IC 108 est dans l'état actif, les énergies de signal complémentaires sont transférées sur les lignes de signal 100 et 101 en direction des amplificateurs opérationnels 123-1 à 123-m. Les lignes de signal 100 et 101 sont formées par une paire de lignes parallèles de longueurs égales présentant un coefficient de couplage important. Il s'ensuit que les lignes de signal 100 et 101 forment une voie de transfert dans laquelle le champ électromagnétique est approximativement fermé. Il s'ensuit que les signaux numériques d'émission complémentaires peuvent être
transférés dans un mode proche du mode TEM avec une perte réduite.
Puisque la ligne d'alimentation 106 et la ligne de masse 107 sont des lignes parallèles de longueurs égales appairées présentant un coefficient de couplage important, la ligne d'alimentation 106 et la ligne de masse 107 forment une voie de transfert dans laquelle le champ électromagnétique est approximativement fermé. Par conséquent, même lorsque la paire 105 qui est constituée par la ligne d'alimentation et par la ligne de masse est longue, les énergies de signal complémentaires nécessaires pour transférer les signaux numériques d'émission complémentaires CS et /CS sur les amplificateurs opérationnels 123-1 à 123-m peuvent être transférées avec une perte réduite jusqu'au dispositif de pilotage différentiel CMOS 109 depuis la borne d'entrée de tension d'alimentation 104 et depuis la borne d'entrée de tension de masse 105 dans un mode proche du
mode TEM.
En plus de ce qui précède, la paire 105 qui est constituée par une ligne d'alimentation et par une ligne de masse présente la même valeur d'impédance caractéristique que celle de la paire 99 de lignes de signal de telle sorte que la paire 105 correspond à la paire 99 du point de vue de la valeur d'impédance caractéristique. Il s'ensuit que les énergies de signal complémentaires consommées sur la paire 99 de lignes de signal correspondent aux énergies de signal complémentaires appliquées depuis la borne d'entrée de tension d'alimentation 103 et depuis la borne d'entrée de tension de masse 104 sur le dispositif de pilotage différentiel CMOS 109. Par conséquent, les énergies de signal complémentaires peuvent être
transférées avec une perte réduite.
Par conséquent, selon le cinquième mode de réalisation de la présente invention, il est possible d'empêcher que les formes d'onde des signaux numériques d'émission complémentaires CS et /CS ne soient déformées et il est par conséquent possible de transférer, à une vitesse proche de celle de la lumière, les signaux numériques d'émission complémentaires CS et /CS sur la paire 99 de lignes de signal depuis le dispositif de pilotage différentiel CMOS 109 jusqu'aux
amplificateurs opérationnels 123-1 à 123-m.
Il est préférable qu'une ligne d'alimentation et qu'une ligne de masse sur lesquelles la tension d'alimentation et la tension de masse sont appliquées sur le dispositif de pilotage différentiel CMOS 109 incorporé dans la puce IC 108 soient formées par des lignes parallèles de longueurs égales appairées. Dans ce cas, il est possible d'accélérer davantage un transfert des signaux numériques d'émission complémentaires CS et /CS sur la paire 99 de lignes de signal depuis le dispositif de pilotage différentiel CMOS 109 jusqu'aux amplificateurs
opérationnels 123-1 à 123-m.
La configuration mentionnée ci-avant du cinquième mode de réalisation de la présente invention est agencée de telle sorte que les puces IC 122-1 à 122-m incluent respectivement les amplificateurs opérationnels 123-1 à 123-m en tant que récepteurs différentiels. Les amplificateurs opérationnels 123-1 à 123-m ne répondent pas à un bruit en phase et à un bruit superposé sur l'une des lignes de signal et 101 mais répondent seulement aux signaux numériques d'émission complémentaires CS et /CS. II s'ensuit que le système de transmission présente une marge de bruit importante et que la tension de signal peut être réduite. Par exemple, bien que l'amplitude la plus faible dans les circuits existants soit comprise entre 0,8 V et 1,5 V, le cinquième mode de réalisation de la présente invention permet de réduire l'amplitude la plus faible jusqu'à environ 0,1 V. Il s'ensuit qu'il est possible de diminuer les pentes de croissance et de décroissance et d'obtenir un transfert de signaux haute fréquence ainsi qu'une
réduction de la consommation d'énergie.
Sixième mode de réalisation (figure 15) La figure 15 est un schéma qui représente un sixième mode de réalisation de la présente invention, lequel comporte deux paires de lignes de signal comportant respectivement une dérivation et inclut un
circuit de transfert qui transfère des signaux dans les deux sens.
La configuration représentée sur la figure 15 inclut une carte de câblage 126, une paire 127 de lignes de signal 128 et 129 et une paire 131 de lignes de signal 132 et 133. Les lignes de signal 128 et 129 sont formées par des lignes parallèles de longueurs égales présentant un coefficient de couplage important. De façon similaire, les lignes de signal 132 et 133 sont formées par des lignes parallèles de longueurs égales présentant un coefficient de couplage important. Les paires 127 et 131 de lignes de signal présentent des coefficients de couplage identiques, des valeurs d'impédance caractéristique identiques et des
longueurs identiques et sont parallèles l'une à l'autre.
Une borne d'entrée de tension d'alimentation 135 est formée sur la carte de câblage 126 et elle reçoit la tension d'alimentation positive VDD. Une borne d'entrée de tension de masse 136 est formée
sur la carte de câblage 126 et elle reçoit la tension de masse VSS.
Une paire 137 qui est constituée par une ligne d'alimentation 138 et par une ligne de masse 139 est formée par des lignes parallèles de
longueurs égales présentant un coefficient de couplage important.
Le circuit est conçu de manière à satisfaire la condition consistant en ce que Z1 = Z0/2 o Z0 représente les valeurs d'impédance caractéristique des paires 127 et 131 de lignes de signal, Z1 représente la valeur d'impédance caractéristique de la paire 137 qui est constituée par une ligne d'alimentation et par une ligne de masse et 2 représente le nombre de paires de lignes de signal. Dans le cas o la condition Z1 = Z0/2 n'est pas satisfaite, il est préférable de régler le circuit afin d'obtenir une condition aussi proche que possible
de la condition mentionnée ci-avant.
Les paires 127 et 131 de lignes de signal et la paire 137 qui est constituée par une ligne d'alimentation et par une ligne de masse peuvent présenter une structure de câblage coplanaire comme représenté sur la figure 3 ou une formation de câblage empilée comme représenté sur la figure 4. Une puce IC 140 est montée sur la carte de câblage 126 et elle comporte une borne d'entrée de tension d'alimentation 140A qui est connectée à la ligne d'alimentation 138, une borne d'entrée de tension de masse 140B qui est connectée à une ligne de masse 139 et des bornes de sortie de signal 140C, 140D, 140E et 140F qui sont
respectivement connectées aux lignes de signal 128, 129,132 et 133.
La puce IC 140 comporte un dispositif de pilotage différentiel CMOS à trois étages 141, lequel dispositif de pilotage convertit le signal numérique d'émission TSI qui est appliqué depuis un circuit interne (non représenté) selon les signaux numériques d'émission complémentaires CS1 et /CS1 et émet en sortie les signaux CS1 et /CS1 sur des premières extrémités des lignes de signal 128 et 129 via les bornes de sortie de signal 140C et 140D. Le dispositif de pilotage 141 est configuré de la même manière que le dispositif de pilotage
différentiel CMOS à trois étages 109 représenté sur la figure 12.
La puce IC 140 comporte un autre dispositif de pilotage différentiel CMOS à trois étages 142, lequel convertit le signal numérique d'émission TS2 qui est appliqué depuis le circuit interne selon les signaux numériques d'émission complémentaires CS2 et /CS2 et émet en sortie les signaux CS2 et /CS2 sur les premières extrémités des lignes de signal 132 et 133 via les bornes de sortie de signal 140E et 140F. Le dispositif de pilotage 142 est configuré de la même manière que le dispositif de pilotage différentiel CMOS à trois
étages 109 représenté sur la figure 12.
La puce IC 140 inclut un amplificateur opérationnel 143 qui fonctionne en tant que récepteur différentiel et une partie de résistance de terminaison 144 qui termine des lignes de signal prévues dans la puce IC 143 connectée aux lignes de signal 128 et 129. La partie de résistance de terminaison 144 est configurée de la même manière que
la partie de résistance de terminaison 117 représentée sur la figure 12.
Une borne d'entrée en phase de l'amplificateur opérationnel 143 et une première extrémité 144A de la partie de résistance de terminaison 144 sont connectées à la borne d'entrée de signal 140C. Une borne d'entrée en antiphase de l'amplificateur opérationnel 143 et l'autre extrémité 144B de la partie de résistance de terminaison 144 sont
connectées à la borne d'entrée de signal 140D.
La puce IC 140 inclut un autre amplificateur opérationnel 145 qui fonctionne en tant que récepteur différentiel et une partie de résistance de terminaison 146 qui termine des lignes de signal prévues dans la puce IC 143 connectée aux lignes de signal 132 et 133. La partie de résistance de terminaison 146 est configurée de la même manière que la partie de résistance de terminaison 117 représentée sur la figure 12. Une borne d'entrée en phase de l'amplificateur opérationnel 145 et une première extrémité 146A de la partie de résistance de terminaison 146 sont connectées à la borne d'entrée de signal 140E. Une borne d'entrée en antiphase de l'amplificateur opérationnel 145 et l'autre extrémité 146B de la partie de résistance de
terminaison 146 sont connectées à la borne d'entrée de signal 140F.
Les puces IC 147-1 à 147-m d'un type identique ou de types
différents sont montées sur la carte de câblage 126. Les puces IC 147-
1 à 147-m comportent respectivement des bornes d'entrée de signal 147-1A à 147-mA connectées à la ligne de signal 128 et des bornes d'entrée de signal 147-1B à 147-mB connectées à la ligne de signal
129.
La puce IC 147-1 inclut un amplificateur opérationnel 148-1 qui fonctionne en tant que récepteur différentiel, lequel comporte une borne d'entrée de signal en phase qui est connectée à la borne d'entrée de signal 147-1A et une borne d'entrée en antiphase qui est connectée à la borne d'entrée de signal 147-1B. La puce IC 147-1 inclut un amplificateur opérationnel 149-1 qui fonctionne en tant que récepteur différentiel, lequel comporte une borne d'entrée en phase qui est connectée à la borne d'entrée de signal 147-1C et une borne d'entrée en antiphase qui est connectée à la borne d'entrée de signal 147-1D. La puce IC 147-1 inclut en outre un dispositif de pilotage différentiel CMOS à trois étages 140-1 qui est configuré de la même manière que le dispositif de pilotage différentiel CMOS à trois étages 141, et elle comporte une borne de sortie en phase qui est connectée à la borne d'entrée de signal 147-1A et une borne de sortie en antiphase qui est connectée à la borne d'entrée de signal 147-1B. En outre, la puce IC 147- 1 inclut un dispositif de pilotage différentiel CMOS à trois étages 151- 1 qui est configuré de la même manière que le dispositif de pilotage différentiel CMOS à trois étages 141 et elle comporte une borne de sortie en phase qui est connectée à la borne d'entrée de signal 147-1C et une borne de sortie en antiphase qui est connectée à
la borne d'entrée de signal 147-1D.
La puce IC 147-m inclut un amplificateur opérationnel 148-m qui fonctionne en tant que récepteur différentiel, lequel comporte une borne d'entrée en phase qui est connectée à la borne d'entrée de signal 147-mA et une borne d'entrée en antiphase qui est connectée à la borne d'entrée de signal 147-mB. La puce IC 147-m inclut un amplificateur opérationnel 149-m qui fonctionne en tant que récepteur différentiel, lequel comporte une borne d'entrée en phase qui est connectée à la borne d'entrée de signal 147-mC et une borne d'entrée
en antiphase qui est connectée à la borne d'entrée de signal 147-mD.
La puce IC 147-m inclut en outre un dispositif de pilotage différentiel CMOS à trois étages 150-m qui est configuré de la même manière que le dispositif de pilotage différentiel CMOS à trois étages 141, et elle comporte une borne de sortie en phase qui est connectée à la borne d'entrée de signal 147-mA et une borne de sortie en antiphase qui est connectée à la borne d'entrée de signal 147-mB. En outre, la puce IC 147m inclut un dispositif de pilotage différentiel CMOS à trois étages 151- m qui est configuré de la même manière que le dispositif de pilotage différentiel CMOS à trois étages 141 et elle comporte une borne de sortie en phase qui est connectée à la borne d'entrée de signal 147-mC et une borne de sortie en antiphase qui est connectée à
la borne d'entrée de signal 147-mD.
Selon le sixième mode de réalisation de la présente invention ainsi configuré, dans la condition consistant en ce que le signal de validation d'écriture WE qui est délivré par la puce IC 140 est dans l'état actif, lorsque le signal numérique d'émission TS1 passe du niveau bas au niveau haut, une énergie de signal positive qui commute les bornes d'entrée en phase des amplificateurs opérationnels 148-1 à 148-m du niveau bas au niveau haut est appliquée sur la ligne de signal 128 depuis la borne de sortie en phase du dispositif de pilotage différentiel CMOS 141 et est transférée sur la ligne de signal 128 en direction des bornes d'entrée en phase des amplificateurs opérationnels 148-1 à 148-m. En outre, uneénergie de signal négative qui commute les bornes d'entrée en antiphase des amplificateurs opérationnels 148-1 à 148-m du niveau haut au niveau bas est appliquée sur la ligne de signal 129 depuis la borne de sortie en antiphase du dispositif de pilotage différentiel CMOS 141 et est transférée sur la ligne de signal 129 en direction des bornes d'entrée
en antiphase des amplificateurs opérationnels 148-1 à 148-m.
Lorsque le signal numérique d'émission TS2 passe du niveau haut au niveau bas, une énergie de signal négative qui commute les bornes d'entrée en phase des amplificateurs opérationnels 149-1 à 149-m du niveau haut au niveau bas est appliquée sur la ligne de signal 132 depuis la borne de sortie en phase du dispositif de pilotage différentiel CMOS 142 et est transférée en direction des bornes d'entrée en phase des amplificateurs opérationnels 149-1 à 149-m. En outre, une énergie de signal négative qui commute les bornes d'entrée en antiphase des amplificateurs opérationnels 149-1 à 149-m du niveau bas au niveau haut est appliquée sur la ligne de signal 133 depuis la borne de sortie en antiphase du dispositif de pilotage différentiel CMOS 142 et est transférée en direction des bornes
d'entrée en antiphase des amplificateurs opérationnels 149-1 à 149-m.
A l'opposé, lorsque le signal numérique d'émission TS1 passe du niveau haut au niveau bas, une énergie de signal négative qui commute les bornes d'entrée en phase des amplificateurs opérationnels 148-1 à 148-m du niveau haut au niveau bas est appliquée sur la ligne de signal 128 depuis la borne de sortie en phase du dispositif de pilotage différentiel CMOS 141 et est transférée en direction des bornes de sortie en phase des amplificateurs opérationnels 148-1 à 148-m. En outre, une énergie de signal négative qui commute les bornes d'entrée en antiphase des amplificateurs opérationnels 148-1 à 148-m du niveau bas au niveau haut est appliquée sur la ligne de signal 129 depuis la borne de sortie en antiphase du dispositif de pilotage différentiel CMOS 141 et est transférée en direction des bornes de sortie en antiphase des
amplificateurs opérationnels 148-1 à 148-m.
Lorsque le signal numérique d'émission TS2 passe du niveau haut au niveau bas, une énergie de signal négative qui commute les bornes d'entrée en phase des amplificateurs opérationnels 149-1 à 149-m du niveau haut au niveau bas est appliquée sur la ligne de signal 132 depuis la borne de sortie en phase du dispositif de pilotage différentiel CMOS 142 et est transférée en direction des bornes de sortie en phase des amplificateurs opérationnels 149-1 à 149-m. En outre, une énergie de signal négative qui commute les bornes d'entrée en antiphase des amplificateurs opérationnels 149-1 à 149-m du niveau bas au niveau haut est appliquée sur la ligne de signal 133 depuis la borne de sortie en antiphase du dispositif de pilotage différentiel CMOS 142 et est transférée en direction des bornes
d'entrée en antiphase des amplificateurs opérationnels 149-1 à 149-m.
Les valeurs d'impédance d'entrée des amplificateurs opérationnels 148-1 à 148-m ainsi que 149-1 à 149-m sont élevées au point d'aller au- delà de 1000 fois les valeurs d'impédance caractéristique (de 20 Q à 100 Q) des paires 127 et 131 de lignes de signal. Il s'ensuit que les énergies de signal complémentaires qui sont transférées sur les paires 127 et 131 de lignes de signal sont difficilement absorbées dans les amplificateurs opérationnels 148-1 à 148-m ainsi que 149-1 à 149-m et qu'elles atteignent les résistances de terminaison 130 et 134 sans perte substantielle. Alors les résistances de terminaison 130 et 134 dissipent les énergies de signal complémentaires reçues en tant que chaleur. Il s'ensuit qu'une réflexion des énergies de signal complémentaires ne se produit pas et que les signaux numériques d'émission complémentaires CS1 et /CS1 ainsi que CS2 et /CS2 peuvent traverser normalement les
amplificateurs opérationnels 148-1 à 148-m ainsi que 149-1 à 149-m.
Dans l'état dans lequel le signal de validation de lecture RE qui est délivré par la puce IC 140 est dans un état actif, lorsque les amplificateurs opérationnels 143 et 145 de la puce IC 108 sont passés dans l'état o ils sont susceptibles d'une réception, les signaux numériques d'émission complémentaires sont émis en sortie sur les paires 127 et 131 de lignes de signal depuis les dispositifs de pilotage différentiels CMOS 150-1 à 150-m et 151-1 et 151-m de la puce IC 147-1 ou depuis les dispositifs de pilotage différentiels CMOS 148-m et 149-m de la puce IC 47-m et sont transférés sur les paires 127 et 131 de lignes de signal dans les deux sens. Les signaux numériques d'émission complémentaires transférés vers la droite sont absorbés par les résistances de terminaison 130 et 134. Les signaux numériques d'émission complémentaires transférés vers la gauche sont absorbés par les résistances de terminaison 144 et 146 dans la puce IC 140. Il s'ensuit qu'aucune réflexion des signaux numériques d'émission complémentaires ne se produit. Par conséquent, les amplificateurs opérationnels 143 et 145 peuvent toujours recevoir les signaux numériques d'émission complémentaires présentant une bonne forme d'onde. Il est préférable que les valeurs de résistance d'état passant des dispositifs de pilotage différentiels CMOS à trois étages 141, 142, -1 à 150-m ainsi que 151-1 à 151-m soient égales ou inférieures à la moitié des valeurs d'impédance caractéristique des paires 127 et
131 de lignes de signal.
Comme décrit ci-avant, selon le sixième mode de réalisation de la présente invention, lorsque les signaux numériques d'émission TS1 et TS2 passent dans l'état dans lequel le signal de validation d'écriture WE qui est délivré par la puce IC 140 est dans l'état actif, les énergies de signal complémentaires sont transférées sur les lignes de signal 128 et 129 et sur les lignes de signal 132 et 133 en direction des amplificateurs opérationnels 148-1 à 148-m et en direction des amplificateurs opérationnels 149-1 à 149-m. Les lignes de signal 128 et 129 et les lignes de signal 132 et 133 sont formées par des paires respectives de lignes parallèles de longueurs égales présentant un coefficient de couplage important. Il s'ensuit que les lignes de signal 128 et 129 et les lignes de signal 132 et 133 forment des voies de transfert dans lesquelles le champ électromagnétique est approximativement fermé. Il s'ensuit que les signaux numériques d'émission complémentaires peuvent être transférés dans un mode
proche du mode TEM avec une perte réduite.
Puisque la ligne d'alimentation 138 et la ligne de masse 139 sont des lignes parallèles de longueurs égales appairées présentant un coefficient de couplage important, la ligne d'alimentation 138 et la ligne de masse 139 forment une voie de transfert dans laquelle le champ électromagnétique est approximativement fermé. Par conséquent, même lorsque la paire 137 qui est constituée par une ligne d'alimentation et par une ligne de masse est longue, les énergies de signal complémentaires nécessaires pour transférer les signaux numériques d'émission complémentaires CS et /CS sur les amplificateurs opérationnels 148-1 à 148-m ainsi que 149-1 à 149-m peuvent être transférées avec une perte réduite sur les dispositifs de pilotage différentiels CMOS 141 et 142 depuis la borne d'entrée de tension d'alimentation 135 et depuis la borne d'entrée de tension de
masse 136 dans un mode proche du mode TEM.
En outre, le circuit est conçu de manière à satisfaire une condition qui est telle que Z1 = Z0/2 o Z0 représente les valeurs d'impédance caractéristique des paires 127 et 131 de lignes de signal, Z1 représente la valeur d'impédance caractéristique de la paire 137 qui est constituée par une ligne d'alimentation et par une ligne de masse et 2 représente le nombre de paires de lignes de signal. La paire 137 qui est constituée par une ligne d'alimentation et par une ligne de masse présente la même valeur d'impédance caractéristique que celle des paires 127 et 131 de lignes de signal et par conséquent, elle correspond à ces paires du point de vue de leurs valeurs d'impédance caractéristique. Il s'ensuit que les énergies de signal complémentaires dissipées sur les paires 127 et 131 de lignes de signal correspondent aux énergies de signal complémentaires appliquées depuis la borne d'entrée de tension d'alimentation 135 et depuis la borne d'entrée de tension de masse 136 sur les dispositifs de pilotage différentiels CMOS 141 et 142. Par conséquent, les énergies de signal complémentaires peuvent être transférées avec une perte réduite. Par conséquent, selon le sixième mode de réalisation de la présente invention, il est possible d'empêcher que les formes d'onde des signaux numériques d'émission complémentaires CS1 et /CS1 ainsi que CS2 et /CS2 ne soient déformées et il est par conséquent possible de transférer, à une vitesse proche de celle de la lumière, les signaux numériques d'émission complémentaires CS1 et /CS1 ainsi que CS2 et /CS2 sur les paires 127 et 131 de lignes de signal depuis les dispositifs de pilotage différentiels CMOS 141 et 142 jusqu'aux
amplificateurs opérationnels 148-1 à 148-m ainsi que 149-1 à 149-m.
Il est préférable qu'une ligne d'alimentation et une ligne de masse sur lesquelles la tension d'alimentation et la tension de masse sont appliquées sur les dispositifs de pilotage différentiels CMOS 141 et 142 incorporés dans la puce IC 140 soient formées par des lignes parallèles de longueurs égales appairées. Dans ce cas, il est possible d'accélérer encore un transfert des signaux numériques d'émission complémentaires CS1 et /CS1 ainsi que CS2 et /CS2 sur les paires 127 et 131 de lignes de signal depuis les dispositifs de pilotage différentiels CMOS 141 et 142 jusque sur les amplificateurs
opérationnels 148-1 à 148-m ainsi que 149-1 à 149-m.
La configuration mentionnée ci-avant du sixième mode de réalisation de la présente invention est agencée de telle sorte que les puces IC 147- 1 à 147-m incluent respectivement les amplificateurs opérationnels 148-1 à 148-m en tant que récepteurs différentiels. Les amplificateurs opérationnels 148-1 à 148-m ne répondent pas à un bruit en phase et à un bruit superposé sur l'une des lignes de signal 128 et 129 mais répondent seulement aux signaux numériques d'émission complémentaires CS1 et /CS1. De façon similaire, les amplificateurs opérationnels 149-1 à 149-m ne répondent pas à un bruit en phase et à un bruit superposé sur l'une des lignes de signal 132 et 133 mais répondent seulement aux signaux numériques d'émission complémentaires CS2 et /CS2. Il s'ensuit que le système de transmission présente une marge de bruit importante et que la tension de signal peut être réduite. Par exemple, bien que l'amplitude la plus faible dans les circuits existants soit comprise entre 0,8 V et 1,5 V, le cinquième mode de réalisation de la présente invention permet de réduire l'amplitude la plus faible jusqu'à environ 0,1 V. Il s'ensuit qu'il est possible de diminuer les pentes de croissance et de décroissance et d'obtenir un transfert de signaux haute fréquence ainsi
qu'une réduction de la consommation d'énergie.
Septième mode de réalisation (figures 16, 17A et 17B) La figure 16 est un schéma qui représente un septième mode de réalisation de la présente invention selon lequel un condensateur 153 est connecté entre la ligne d'alimentation et la ligne de masse pour
le dispositif de pilotage différentiel CMOS 30 prévu dans la puce IC 29.
Les autres parties de la configuration représentée sur la figure 16 sont les mêmes que celles de la configuration du premier mode de
réalisation représenté sur la figure 2.
Si le temps que consomme le signal numérique d'émission en phase CS qui est émis en sortie via la borne de sortie en phase du dispositif de pilotage différentiel CMOS 30 pour augmenter est supérieur au temps nécessaire pour établir l'énergie de signal pour faire en sorte que la ligne de signal prise dans sa globalité 22 soit au niveau haut (le temps mentionné ci-avant correspond au temps de retard de propagation de la ligne de signal 22), l'énergie de signal positive est appliquée sur la ligne de signal 22 et l'énergie de signal est simultanément appliquée sur le dispositif de pilotage différentiel CMOS 34. Il s'ensuit que le récepteur différentiel CMOS 34 ne voit pas
l'existence de la ligne de signal 22.
A l'opposé, si le temps consommé par le signal numérique d'émission en phase CS qui est émis en sortie via la borne de sortie en phase du dispositif de pilotage différentiel CMOS 30 pour croître est inférieur au temps nécessaire pour établir l'énergie de signal pour faire en sorte que la ligne de signal prise dans sa globalité 22 soit au niveau haut, il n'est pas possible d'accélérer un transfert du signal numérique d'émission en phase CS sauf si le signal numérique d'émission en phase CS qui est émis en sortie depuis le dispositif de pilotage différentiel CMOS 30 est commuté au niveau haut avant que le signal
CS ne soit transféré sur le récepteur différentiel CMOS 34.
Lorsque le signal numérique d'émission en phase CS est commuté au niveau bas, il est nécessaire de décharger rapidement l'énergie de la ligne de signal alimentée au niveau haut 22 sur un quelconque élément afin d'accélérer un transfert du signal numérique
d'émission en phase.
Un "bon" récepteur doit pouvoir détecter une faible énergie de signal et de faibles variations de son propre état. Lorsque le temps consommé par le signal pour augmenter est plus long que le temps de retard de propagation de la ligne de signal, cela suffit pour appliquer une faible énergie de signal sur la ligne de signal. Il s'ensuit qu'un dispositif de pilotage présentant une faible capacité de pilotage (une
faible consommation d'énergie) peut être utilisé.
A l'opposé, récemment, on a observé une tendance qui est telle que le temps consommé par le signal pour augmenter est plus court que le temps de retard de propagation de la ligne de signal. Dans la situation mentionnée ci-avant, il est plus important de concevoir comment appliquer l'énergie de signal sur la ligne de signal au moyen
du dispositif de pilotage que de concevoir la performance du récepteur.
Le bon récepteur présente une performance selon laquelle l'énergie électrique d'un signal qui est appliqué dessus n'est pas dissipée, en d'autres termes, la valeur de résistance d'entrée du récepteur est élevée. Si la valeur de résistance d'entrée est égale à 1 kQ , la valeur d'impédance caractéristique de la ligne de signal s'inscrit dans la plage qui va de 25 à 200 Q. Il s'ensuit que la ligne de signal dissipe une énergie qui est supérieure d'un ordre de grandeur ou de
deux ordres de grandeur à l'énergie consommée par le récepteur.
Lorsque la ligne de signal est d'une longueur de 30 centimètres et que le signal se déplace à une vitesse de 2 x 108 m/s, le temps nécessaire pour que le signal se déplace suivant la ligne de signal est égal à 1,5 nanosecondes. Il s'ensuit que, même lorsqu'un récepteur est prévu le long de la ligne de signal, le temps de 1,5 nanosecondes est utilisé pour appliquer l'énergie de signal sur la ligne de signal et le dispositif de pilotage doit continuer à appliquer l'énergie de signal sur la ligne de signal pendant le temps mentionné ci-avant. C'est-à-dire que le dispositif de pilotage doit présenter une capacité de pilotage selon laquelle la valeur d'impédance caractéristique de la ligne de
signal est manipulée en tant que charge.
Les figures 17A et 17B sont respectivement des schémas de cadencement qui représentent une relation qui lie la tension de la ligne d'alimentation dans la puce IC et le signal numérique d'émission en phase CS qui est émis en sortie depuis le dispositif de pilotage différentiel CMOS 30. Plus particulièrement, la figure 17A représente un cas dans lequel le condensateur 153 n'est pas prévu et la figure 17B représente un cas dans lequel le condensateur 153 est prévu. Une ligne en trait plein P1 représente la tension d'alimentation et une ligne en trait plein P2 représente le signal numérique d'émission en phase CS. Le dispositif de pilotage différentiel 30 est essentiellement un circuit de commutation et sa capacité de pilotage dépend de la paire 26 qui est constituée par une ligne d'alimentation et par une ligne de masse. Si la valeur d'impédance caractéristique Z1 de la paire 26 qui est constituée par une ligne d'alimentation et par une ligne de masse est supérieure à la valeur d'impédance caractéristique Z0 de la paire 21 qui est constituée par des lignes de signal et que le condensateur 153 n'est pas utilisé, comme représenté sur la figure 17A, la tension d'alimentation chute et le signal numérique d'émission en phase CS
croît progressivement.
A l'opposé, le septième mode de réalisation de la présente invention utilise le condensateur 153 qui est connecté entre la ligne d'alimentation et la ligne de masse pour le dispositif de pilotage différentiel CMOS 30 qui est incorporé dans la puce IC 29. Il s'ensuit que même si la valeur d'impédance caractéristique Zl de la paire 26 qui est constituée par une ligne d'alimentation et par une ligne de masse est supérieure à la valeur d'impédance caractéristique Z0 de la paire 21 de lignes de signal, la charge qui est stockée dans le condensateur 153 est appliquée sur la ligne de signal 22 et comme représenté sur la figure 17B, le signal numérique d'émission en phase CS qui est émis en sortie depuis le dispositif de pilotage différentiel
CMOS 30 croît rapidement.
Lorsqu'il est supposé que tpd [s] représente le temps nécessaire pour appliquer l'énergie de signal sur la ligne de signal 22 depuis le dispositif de pilotage différentiel CMOS 30, c'est-à-dire le temps de retard de la ligne de signal 22, et que I [A] représente un courant qui circule au travers de la ligne de signal pendant le temps mentionné ciavant, une charge Q [C] appliquée sur la ligne de signal 22 pendant le temps mentionné ci-avant peut être exprimée comme suit:
Q = I tpd [C].
Lorsque l'amplitude (la tension) du signal numérique d'émission CS est représentée par V [V], la valeur de capacité C [F] du condensateur nécessaire pour stocker la charge peut être écrite comme suit:
C = QVN [F].
Lorsque la valeur de résistance d'état passant du dispositif de pilotage différentiel CMOS 30 est de 50 Q, la valeur d'impédance caractéristique de la paire 21 de lignes de signal est de 50 Q, l'amplitude du signal est de 0,1 V et le temps de retard tpd de la ligne de signal 22 est de 1,5 nanosecondes, alors I = 1 mA, Q = 1,5 pC et C
= 15pF.
Dans le cas o la paire 21 de lignes de signal est formée selon la formation de câblage empilée, I'expression qui suit est satisfaite Q = 0o Er V A/d O so représente la constante diélectrique dans le vide, Er représente la constante diélectrique de la carte isolante, V représente une tension appliquée entre les lignes de signal 22 et 23, A représente l'aire de la ligne de signal 22 et d représente la distance entre les lignes de signal 22. Lorsque so = 8,85 x 10-12 [F/n], Sr = 3 et Q = 1,5 pC, alors A/d = 0,564 m. Lorsque d = 20 nm, alors A = 1,13 x 10- m2 et par conséquent, la ligne de signal 22 présente une dimension donnée par
A=0,11 mm x 0,11 mm.
La dimension mentionnée ci-avant A de la ligne de signal 22 est trop importante pour permettre une incorporation dans une zone active de la puce IC 29. Cependant, la ligne de signal 22 peut être formée au- dessous des plots de liaison qui jouent respectivement le rôle de la borne d'entrée de tension d'alimentation 29A et de la borne
d'entrée de tension de masse 29B.
Comme décrit ci-avant, le septième mode de réalisation de la présente invention utilise le condensateur 153 qui est connecté entre la ligne d'alimentation et la ligne de masse pour le dispositif de pilotage différentiel CMOS 30 prévu dans la puce IC 29. Il s'ensuit que, lorsque le signal numérique d'émission TS varie, I'énergie de signal complémentaire peut être appliquée sur le dispositif de pilotage différentiel CMOS 30 depuis le condensateur 153 avant que l'énergie de signal complémentaire ne soit appliquée sur le dispositif de pilotage différentiel CMOS 30 via la paire 26 qui est constituée par une ligne d'alimentation et par une ligne de masse. Par conséquent, il est possible d'accélérer encore un transfert des signaux numériques d'émission complémentaires CS et /CS par comparaison avec le premier mode de réalisation de la présente invention représenté sur la
figure 2.
Il doit être noté que le septième mode de réalisation de la présente invention est particulièrement efficace pour le cas dans lequel Z1 > Z0 o Z1 représente la valeur d'impédance caractéristique de la paire 62 qui est constituée par une ligne d'alimentation et par une ligne de masse et Z0 représente la valeur d'impédance caractéristique de la
paire 56 de lignes de signal.
Huitième mode de réalisation (figure 18) La figure 18 est un schéma qui représente un huitième mode de réalisation de la présente invention dans lequel un condensateur 154 est connecté entre la ligne d'alimentation et la ligne de masse pour les
dispositifs de pilotage différentiels CMOS 49 et 50 dans la puce IC 48.
Les autres parties de la configuration représentée sur la figure 18 sont les mêmes que celles du second mode de réalisation représenté sur la
figure 5.
Lorsque les signaux numériques d'émission TS1 et TS2 varient, les énergies de signal complémentaires peuvent être appliquées sur les dispositifs de pilotage différentiels CMOS 49 et 50 depuis le condensateur 154 avant que les énergies de signal complémentaires ne soient appliquées sur les dispositifs de pilotage différentiels CMOS 49 et 50 via la paire 45 qui est constituée par une ligne d'alimentation et par une ligne de masse. Il s'ensuit qu'il est possible d'accélérer encore un transfert des signaux numériques d'émission complémentaires CS1 et /CS1 ainsi que CS2 et /CS2 par comparaison
avec le second mode de réalisation de la présente invention.
Le huitième mode de réalisation de la présente invention est particulièrement efficace dans le cas o Z1 > ZO o Zl représente la valeur d'impédance caractéristique de la paire 45 qui est constituée par une ligne d'alimentation et par une ligne de masse et ZO représente la valeur d'impédance caractéristique des paires 37 et 40
de lignes de signal.
Neuvième mode de réalisation (figure 19) La figure 19 est un schéma d'un neuvième mode de réalisation de la présente invention selon lequel un condensateur 155 est connecté entre la ligne d'alimentation et la ligne de masse pour le
dispositif de pilotage différentiel CMOS 66 prévu dans la puce IC 65.
Les autres parties de la configuration représentée sur la figure 19 sont les mêmes que celles du troisième mode de réalisation de la présente
invention représenté sur la figure 8.
Lorsque le signal numérique d'émission TS varie, I'énergie de signal complémentaire peut être appliquée sur le dispositif de pilotage différentiel CMOS 66 depuis le condensateur 155 avant que l'énergie de signal complémentaire ne soit appliquée sur le dispositif de pilotage différentiel CMOS 66 via la paire 62 qui est constituée par une ligne d'alimentation et par une ligne de masse. Il s'ensuit qu'il est possible d'accélérer encore un transfert des signaux numériques d'émission complémentaires CS et /CS par comparaison avec le troisième mode
de réalisation de la présente invention.
Le neuvième mode de réalisation de la présente invention est particulièrement efficace pour le cas dans lequel Z1 > ZO o Z1 représente la valeur d'impédance caractéristique de la paire 62 qui est constituée par une ligne d'alimentation et par une ligne de masse et ZO représente la valeur d'impédance caractéristique de la paire 56 de
lignes de signal.
Dixième mode de réalisation (figure 20) La figure 20 est un schéma qui représente un dixième mode de réalisation de la présente invention selon lequel un condensateur 156 est connecté entre la ligne d'alimentation et la ligne de masse pour les dispositifs de pilotage différentiels CMOS 85 et 86 prévus dans la puce IC 84. Les autres parties de la configuration représentée sur la figure sont les mêmes que celles du quatrième mode de réalisation de la
présente invention.
Lorsque les signaux numériques d'émission TS1 et TS2 varient, les énergies de signal complémentaires peuvent être appliquées sur les dispositifs de pilotage différentiels CMOS 85 et 86 depuis le condensateur 155 avant que les énergies de signal complémentaires ne soient appliquées sur les dispositifs de pilotage différentiels CMOS et 86 via la paire 81 qui est constituée par une ligne d'alimentation et par une ligne de masse. Il s'ensuit qu'il est possible d'accélérer encore un transfert des signaux numériques d'émission complémentaires CS1 et /CS1 ainsi que CS2 et /CS2 par comparaison
avec le quatrième mode de réalisation de la présente invention.
Le dixième mode de réalisation de la présente invention est particulièrement efficace dans le cas o Z1 > ZO o Z1 représente la valeur d'impédance caractéristique de la paire 81 qui est constituée par une ligne d'alimentation et par une ligne de masse et ZO représente la valeur d'impédance caractéristique des paires 71 et 75
de lignes de signal.
Onzième mode de réalisation (figure 21) La figure 21 est un schéma d'un onzième mode de réalisation de la présente invention selon lequel un condensateur 157 est connecté entre la ligne d'alimentation et la ligne de masse pour le dispositif de pilotage différentiel CMOS à trois étages 109 qui est prévu dans la puce IC 108. Les autres parties de la configuration représentée sur la figure 21 sont les mêmes que celles du cinquième mode de réalisation de la présente invention représenté sur la figure 12. Lorsque le signal numérique d'émission TS varie, I'énergie de signal complémentaire peut être appliquée sur le dispositif de pilotage différentiel CMOS 109 depuis le condensateur 157 avant que l'énergie de signal complémentaire ne soit appliquée sur le dispositif de pilotage différentiel CMOS 109 via la paire 105 qui est constituée par une ligne d'alimentation et par une ligne de masse. Il s'ensuit qu'il est possible d'accélérer encore un transfert des signaux numériques d'émission complémentaires CS et /CS par comparaison avec le cinquième mode
de réalisation de la présente invention.
Le onzième mode de réalisation de la présente invention est particulièrement efficace dans le cas o Z1 > Z0 o Z1 représente la valeur d'impédance caractéristique de la paire 105 qui est constituée par une ligne d'alimentation et par une ligne de masse et Z0 représente la valeur d'impédance caractéristique de la paire 99 de
lignes de signal.
Douzième mode de réalisation (figure 22) La figure 22 est un schéma d'un douzième mode de réalisation de la présente invention selon lequel un condensateur 158 est connecté entre la ligne d'alimentation et la ligne de masse pour les dispositifs de pilotage différentiels CMOS à trois étages 141 et 142 prévus dans la puce IC 140. Les autres parties de la configuration représentée sur la figure 22 sont les mêmes que celles du sixième
mode de réalisation de la présente invention.
Lorsque les signaux numériques d'émission TS1 et TS2 varient, les énergiesde signal complémentaires peuvent être appliquées sur les dispositifs de pilotage différentiels CMOS 141 et 142 depuis le condensateur 158 avant que les énergies de signal complémentaires ne soient appliquées sur les dispositifs de pilotage différentiels CMOS 142 et 143 via la paire 137 qui est constituée par une ligne d'alimentation et par une ligne de masse. Il s'ensuit qu'il est possible d'accélérer encore un transfert des signaux numériques d'émission complémentaires CS1 et /CS1 ainsi que CS2 et /CS2 par comparaison
avec le sixième mode de réalisation de la présente invention.
Le douzième mode de réalisation de la présente invention est particulièrement efficace dans le cas o Z1 > Z0 o Z1 représente la valeur d'impédance caractéristique de la paire 137 qui est constituée par une ligne d'alimentation et par une ligne de masse et Z0 représente la valeur d'impédance caractéristique des paires 127 et 131
de lignes de signal.
L'utilisation du condensateur qui est connecté entre la ligne d'alimentation et la ligne de masse prévu dans la puce IC comme utilisé selon les septième à douzième modes de réalisation de la présente invention peut être appliquée à un dispositif électronique qui comporte une puce IC équipée d'un dispositif de pilotage qui émet en sortie un signal numérique d'émission non différentiel. Dans une telle application, il est possible d'accélérer un transfert du signal numérique
d'émission non différentiel dans le dispositif électronique.
Treizième mode de réalisation (figures 23, 24A et 24B) La figure 23 est un schéma d'un treizième mode de réalisation de la présente invention selon lequel un condensateur 159 est connecté entre la ligne d'alimentation 27 et la ligne de masse 28, lequel condensateur est situé au voisinage de la puce IC 29. Les autres parties de la configuration représentée sur la figure 23 sont les mêmes que celles du septième mode de réalisation de la présente
invention représenté sur la figure 16.
* Les figures 24A et 24B sont respectivement des schémas de cadencement permettant d'expliquer le treizième mode de réalisation de la présente invention. Plus particulièrement, la figure 24A représente un courant d'alimentation (qui est indiqué par une ligne en pointillés Y1) qui est obtenu lorsqu'il n'y a pas de chute de tension générée par une inductance dans la ligne d'alimentation pour le dispositif de pilotage différentiel CMOS 30 dans la puce IC 29. En outre, la figure 24A représente un courant d'alimentation (qui est indiqué au moyen d'une ligne en trait plein Y2) qui est obtenu lorsqu'il y a une chute de tension qui est générée par une inductance dans la
ligne d'alimentation pour le dispositif de pilotage différentiel CMOS 30.
La figure 24B représente une ligne en pointillés Y3 et des lignes en trait plein Y4, Y5 et Y6. La ligne en pointillés Y3 indique une tension d'alimentation qui est obtenue lorsqu'il n'y a pas de chute de tension générée par une inductance dans la ligne d'alimentation pour le
dispositif de pilotage différentiel CMOS 30 prévu dans la puce IC 29.
La ligne en trait plein Y4 indique une tension d'alimentation qui est obtenue lorsqu'il y a une chute de tension qui est générée par une inductance dans la ligne d'alimentation pour le dispositif de pilotage différentiel CMOS 30 qui est prévu dans la puce IC 29 sans le condensateur 153. La ligne en trait plein Y5 indique une variation de la tension aux bornes du condensateur 153 présentant une valeur de capacité de 15 pF qui est obtenue lorsque la tension d'alimentation est appliquée sur la ligne de signal 22 seulement depuis le condensateur 153. La ligne en trait plein Y6 indique une variation de la tension aux bornes du condensateur présentant une valeur de capacité de 1,5 pF qui est obtenue lorsque la tension d'alimentation est appliquée sur la
ligne de signal 22 seulement depuis le condensateur 153.
Les graphiques des figures 24A et 24B supposent que la ligne de signal 22 présente un temps de retard de 1,5 nanosecondes, que le courant d'alimentation I est égal à 1 mA, que l'amplitude du signal numérique d'émission CS est égale à 0,1 V et que le temps de croissance tr du signal numérique d'émission TS est de 0,1 nanoseconde, comme il a été décrit par report au septième mode de
réalisation de la présente invention.
Lorsque le signal numérique d'émission TS a son niveau qui commence à varier à partir du niveau bas en direction du niveau haut et que ce niveau devient égal au niveau haut après 0,1 nanoseconde, la chute de tension de la tension d'alimentation est égale à 0,05 V dans le cas o le condensateur 153 n'est pas utilisé et qu'il y a une chute de tension qui est générée par une inductance dans la ligne d'alimentation
pour le dispositif de pilotage différentiel CMOS 30 dans la puce IC 29.
Cependant, si le condensateur 153 est utilisé, il est possible de réduire
la chute de tension de la tension d'alimentation.
Plus particulièrement, lorsque la tension d'alimentation est appliquée sur la ligne de signal 22 seulement depuis le condensateur 153 qui présente une valeur de capacité de 15 pF, la tension d'alimentation (la tension qui se développe aux bornes du condensateur 153) est amenée à chuter légèrement jusqu'à 0,081 V même lorsque 1,5 nanosecondes se sont écoulées après que le niveau du signal numérique d'émission TS commence à changer en direction
du niveau haut depuis le niveau bas.
A l'opposé, lorsque la tension d'alimentation est appliquée sur la ligne de signal 22 seulement depuis le condensateur 153 qui présente une valeur de capacité de 1,5 pF, la tension d'alimentation (la tension qui se développe aux bornes du condensateur 153) est amenée à chuter fortement jusqu'à 0,013 V même lorsque 1,5 nanosecondes se sont écoulées après que le niveau du signal numérique d'émission TS commence à passer au niveau haut à partir du niveau bas. Cependant, la chute de la tension d'alimentation peut être atténuée jusqu'à approximativement 0,06 V 0,1 nanoseconde
après que le signal numérique d'émission TS passe au niveau haut.
En ayant ce qui précède à l'esprit, le condensateur 159 qui présente une valeur de capacité importante supérieure à celle du condensateur 153 est prévu entre la ligne d'alimentation 27 et la ligne de masse 28, lequel condensateur est situé au voisinage de la puce IC 29. Il s'ensuit que la valeur de capacité du condensateur 153 peut être réduite et qu'additionnellement, les signaux numériques d'émission complémentaires CS et /CS peuvent être transférés à une vitesse augmentée. Le treizième mode de réalisation de la présente invention est orienté vers la réalisation de ce qui est mentionné ci-avant. Le condensateur 159 peut être formé au-dessous des plots même si les
plots sont miniaturisés.
Par exemple, si le condensateur 159 qui présente une valeur de capacité égale à cinq fois la valeur de capacité du condensateur 153 ou plus est connecté entre la ligne d'alimentation 27 et la ligne de masse 28 et est situé à une distance qui correspond à un temps égal à 1/10-ième du temps de retard des lignes de signal 22 et 23 ou moins par rapport au condensateur 153, les signaux numériques d'émission complémentaires CS et /CS peuvent être transmis à une vitesse élevée même si le condensateur 153 présente une valeur de capacité de 1,5 pF qui est égale à 1/10-ième de sa valeur de capacité (15 pF) qui est utilisée selon le septième mode de réalisation de la présente
invention.
Lorsque le signal numérique d'émission TS varie, l'énergie de signal complémentaire peut être appliquée sur le dispositif de pilotage différentiel CMOS 30 depuis le condensateur 153 et sur le condensateur 153 depuis le condensateur 159 avant que l'énergie de signal complémentaire ne soit appliquée sur le dispositif de pilotage différentiel CMOS 30 via la paire 26 qui est constituée par une ligne d'alimentation et par une ligne de masse. Il s'ensuit qu'il est possible d'accélérer encore un transfert des signaux numériques d'émission complémentaires CS et /CS comme dans le cas du septième mode de réalisation de la présente invention et qu'il est également possible de réduire la valeur de capacité du condensateur 153. Ce qui est
mentionné ci-avant contribue à la miniaturisation de la puce IC 29.
Le treizième mode de réalisation de la présente invention est particulièrement efficace dans le cas o Zl > ZO o Zl représente la valeur d'impédance caractéristique de la paire 26 qui est constituée par une ligne d'alimentation et par une ligne de masse et ZO représente la valeur d'impédance caractéristique de la paire 21 de
lignes de signal.
Quatorzième mode de réalisation (figure 25) La figure 25 est un schéma d'un quatorzième mode de réalisation de la présente invention selon lequel un condensateur 160 est connecté entre la ligne d'alimentation 46 et la ligne de masse 47, lequel condensateur est situé au voisinage de la puce IC 48. Les autres parties de la configuration représentée sur la figure 25 sont les mêmes que celles du huitième mode de réalisation de la présente invention. Lorsque les signaux numériques d'émission TS1 et TS2 varient, les énergies de signal complémentaires peuvent être appliquées sur les dispositifs de pilotage différentiels CMOS 49 et 50 depuis le condensateur 154 et peuvent être appliquées sur le condensateur 154 depuis le condensateur 160 avant que les énergies de signal complémentaires ne soient appliquées sur les dispositifs de pilotage différentiels CMOS 49 et 50 via la paire 45 qui est constituée par une ligne d'alimentation et par une ligne de masse. Il s'ensuit qu'il est possible d'accélérer encore un transfert des signaux numériques d'émission complémentaires CS1 et /CS1 ainsi que CS2 et /CS2 par comparaison avec le huitième mode de réalisation de la présente invention. Le quatorzième mode de réalisation de la présente invention est particulièrement efficace dans le cas dans lequel Z1 > ZO o Z1 représente la valeur d'impédance caractéristique de la paire 45 qui est constituée par une ligne d'alimentation et par une ligne de masse et ZO représente la valeur d'impédance caractéristique des paires 37 et 40
de lignes de signal.
Quinzième mode de réalisation (figure 26) La figure 26 est un schéma d'un quinzième mode de réalisation de la présente invention selon lequel un condensateur 161 est connecté entre la ligne d'alimentation 63 et la ligne de masse 64, lequel condensateur est situé au voisinage de la puce IC 65. Les autres parties de la configuration représentée sur la figure 26 sont les mêmes que celles du neuvième mode de réalisation de la présente
invention qui est représenté sur la figure 19.
Lorsque le signal numérique d'émission TS varie, l'énergie de signal complémentaire peut être appliquée sur le dispositif de pilotage différentiel CMOS 66 depuis le condensateur 155 et sur le condensateur 155 depuis le condensateur 161 avant que l'énergie de signal complémentaire ne soit appliquée sur le dispositif de pilotage différentiel CMOS 66 via la paire 62 qui est constituée par une ligne d'alimentation et par une ligne de masse. Il s'ensuit qu'il est possible d'accélérer encore un transfert des signaux numériques d'émission complémentaires CS et /CS comme dans le cas du septième mode de réalisation de la présente invention de même qu'il est possible de réduire la valeur de capacité du condensateur 155. Ce qui est
mentionné ci-avant contribue à la miniaturisation de la puce IC 65.
Le quinzième mode de réalisation de la présente invention est particulièrement efficace dans le cas o Zl > ZO o Zl représente la valeur d'impédance caractéristique de la paire 62 qui est constituée par une ligne d'alimentation et par une ligne de masse et ZO représente la valeur d'impédance caractéristique de la paire 56 de
lignes de signal.
Seizième mode de réalisation (figure 27) La figure 27 est un schéma d'un seizième mode de réalisation de la présente invention selon lequel un condensateur 162 est connecté entre la ligne d'alimentation 82 et la ligne de masse 83, lequel condensateur est situé au voisinage de la puce IC 84. Les autres parties de la configuration représentée sur la figure 27 sont les mêmes que celles du dixième mode de réalisation de la présente
invention qui est représenté sur la figure 20.
Lorsque les signaux numériques d'émission TS1 et TS2 varient, les énergies de signal complémentaires peuvent être appliquées sur les dispositifs de pilotage différentiels CMOS 85 et 86 depuis le condensateur 156 et peuvent être appliquées sur le condensateur 156 depuis le condensateur 162 avant que les énergies de signal complémentaires ne soient appliquées sur les dispositifs de pilotage différentiels CMOS 85 et 86 via la paire 81 qui est constituée par une ligne d'alimentation et par une ligne de masse. Il s'ensuit qu'il est possible d'accélérer encore un transfert des signaux numériques d'émission complémentaires CS1 et /CSl ainsi que CS2 et /CS2 par comparaison avec le dizième mode de réalisation de la présente invention. Le seizième mode de réalisation de la présente invention est particulièrement efficace dans le cas dans lequel Z1 > ZO o Z1 représente la valeur d'impédance caractéristique de la paire 81 qui est constituée par une ligne d'alimentation et par une ligne de masse et ZO représente la valeur d'impédance caractéristique des paires 71 et 75
de lignes de signal.
Dix-septième mode de réalisation (figure 28) La figure 28 est un schéma d'un dix-septième mode de réalisation de la présente invention selon lequel un condensateur 163 est connecté entre la ligne d'alimentation 106 et la ligne de masse 107, lequel condensateur est situé au voisinage de la puce IC 108. Les autres parties de la configuration représentée sur la figure 28 sont les mêmes que celles du onzième mode de réalisation de la présente
invention qui est représenté sur la figure 20.
Lorsque le signal numérique d'émission TS varie, l'énergie de signal complémentaire peut être appliquée sur le dispositif de pilotage différentiel CMOS 109 depuis le condensateur 157 ainsi que sur le condensateur 157 depuis le condensateur 163 avant que l'énergie de signal complémentaire ne soit appliquée sur le dispositif de pilotage différentiel CMOS 109 via la paire 105 qui est constituée par une ligne d'alimentation et par une ligne de masse. Il s'ensuit qu'il est possible d'accélérer encore un transfert des signaux numériques d'émission complémentaires CS et /CS comme dans le cas du septième mode de réalisation de la présente invention de même qu'il est également possible de réduire la valeur de capacité du condensateur 157. Ce qui
est décrit ci-avant contribue à la miniaturisation de la puce IC 108.
Le dix-septième mode de réalisation de la présente invention est particulièrement efficace dans le cas o Z1 > ZO o Z1 indique la valeur d'impédance caractéristique de la paire 105 qui est constituée par une ligne d'alimentation et par une ligne de masse et Z0 indique la
valeur d'impédance caractéristique de la paire 99 de lignes de signal.
Dix-huitième mode de réalisation (figure 29) La figure 29 est un schéma d'un dix-huitième mode de réalisation de la présente invention selon lequel un condensateur 164 est connecté entre la ligne d'alimentation 138 et la ligne de masse 139, lequel condensateur est situé au voisinage de la puce IC 140. Les autres parties de la configuration représentée sur la figure 29 sont les mêmes que celles du douzième mode de réalisation de la présente
invention qui est représenté sur la figure 22.
Lorsque les signaux numériques d'émission TS1 et TS2 varient, les énergies de signal complémentaires peuvent être appliquées sur les dispositifs de pilotage différentiels CMOS 141 et 142 depuis le condensateur 158 et peuvent être appliquées sur le condensateur 158 depuis le condensateur 164 avant que les énergies de signal complémentaires ne soient appliquées sur les dispositifs de pilotage différentiels CMOS 141 et 142 via la paire 137 qui est constituée par une ligne d'alimentation et par une ligne de masse. Il s'ensuit qu'il est possible d'accélérer encore un transfert des signaux numériques d'émission complémentaires CS1 et /CS1 ainsi que CS2 et /CS2 par comparaison avec le dixième mode de réalisation de la présente invention. Le dix-huitième mode de réalisation de la présente invention est particulièrement efficace dans le cas dans lequel Z1 > Z0 o Z1 représente la valeur d'impédance caractéristique de la paire 137 qui est constituée par une ligne d'alimentation et par une ligne de masse et Z0 représente la valeur d'impédance caractéristique des paires 127 et
131 de lignes de signal.
L'utilisation du condensateur qui est connecté entre la ligne d'alimentation et la ligne de masse, lequel est prévu dans la puce IC, tel qu'utilisé selon les treizième à dix-huitième modes de réalisation de la présente invention peut être appliquée à un dispositif électronique comportant une puce IC qui est équipée d'un dispositif de pilotage qui émet en sortie un signal numérique d'émission non différentiel. Dans une telle application, il est possible d'accélérer un transfert du signal
numérique d'émission non différentiel dans le dispositif électronique.
Un filtre passe-bas peut être appliqué à n'importe lequel des
premier à dix-huitième modes de réalisation de la présente invention.
Le filtre passe-bas est prévu au niveau du côté de sortie du dispositif de pilotage différentiel qui émet en sortie le signal numérique d'émission complémentaire et il fonctionne pour couper le troisième harmonique du signal numérique d'émission et les harmoniques d'ordre plus élevé afférents. Il s'ensuit qu'il est possible de transférer le
signal numérique d'émission selon une forme d'onde améliorée.
En plus du filtre passe-bas mentionné ci-avant, un autre filtre passe- bas permettant de couper le troisième harmonique du signal numérique d'émission ainsi que les harmoniques d'ordre supérieur peut être prévu pour la borne d'entrée de tension d'alimentation et pour la borne d'entrée de tension de masse du dispositif de pilotage différentiel. Dans ce cas, le signal numérique d'émission peut être
transféré selon une forme d'onde davantage améliorée.
Selon une variante, le filtre passe-bas pour couper le troisième harmonique du signal numérique d'émission ainsi que les harmoniques d'ordre plus élevé peut être constitué par un filtre passe-bande présentant une bande passante des composantes de fréquences de base du signal numérique d'émission et par un filtre passe-bas présentant une bande passante de la composante continue. Le filtre passe-bande et le filtre passe-bas mentionnés ci-avant sont connectés
en parallèle.
Le filtre passe-bas peut être formé à l'intérieur de la puce IC ou
peut être prévu entre la ligne et la puce IC.
L'utilisation du filtre passe-bas peut être appliquée à un dispositif électronique comportant une puce IC équipée d'un dispositif de pilotage qui émet en sortie un signal numérique d'émission non différentiel. Dans une telle application, il est possible de transférer le signal numérique d'émission non différentiel selon une forme d'onde
améliorée dans le dispositif électronique.
Dix-neuvième mode de réalisation (figures 30 à 34) Les figures 30 et 31 sont respectivement des vues en plan et de dessous schématiques d'un dixneuvième mode de réalisation de la présente invention. Sur ces figures, sont représentés une carte de câblage 166, une surface avant 167 de la carte de câblage 166, une surface arrière 168 de cette même carte de câblage et des groupes
169 à 172 de trous traversants.
Les figures 32 et 33 sont respectivement des vues en plan et de dessous schématiques d'une partie des lignes formées sur la surface avant 167 ainsi que sur la surface arrière 168 de la carte de câblage 166. Sur la figure 32, une zone de montage de CPU 173 d'une forme rectangulaire est définie dans la partie centrale sur la surface avant 167 de la carte de câblage 166. Sur la figure 33, une zone de formation de résistance de terminaison 174 d'une forme rectangulaire est définie dans la partie centrale sur la surface arrière 168 de la carte
de câblage 166.
Sur les figures 32 et 33, un groupe 175 de lignes est formé sur la surface principale 167 et il s'étend depuis une partie proche d'un côté 173A de la zone de montage de CPU 173 en direction d'un côté 166A de la carte de câblage 166. Le groupe 175 est replié vers le côté arrière 168 de la carte de câblage 166 via le groupe 169 de trous traversants. C'est-à-dire que le groupe 175 pénètre au travers de la carte de câblage 166. Ensuite le groupe 175 s'étend sur la surface arrière 168 en direction de la zone de formation de résistance de terminaison 174. Le groupe 175 inclut des paires de lignes de signal sur lesquelles des signaux numériques d'émission sont transférés de la façon complémentaire. Les paires de lignes de signal sont formées par des lignes parallèles de longueurs égales, et elles incluent des lignes de données, des lignes de signal d'adresse, des lignes de signal de
commande et des lignes de signal d'horloge.
Un groupe 176 de lignes est formé sur la surface principale 167 et il s'étend depuis une partie proche d'un côté 173B de la zone de montage de CPU 173 en direction d'un côté 166B de la carte de câblage 166. Le groupe 176 est replié sur le côté arrière 168 de la carte de câblage 166 via le groupe 170 de trous traversants. Ensuite le groupe 176 s'étend sur la surface arrière 168 en direction de la zone de formation de résistance de terminaison 174. Le groupe 176 inclut des paires de lignes de signal sur lesquelles des signaux numériques d'émission sont transférés de la façon complémentaire. Les paires de lignes de signal sont formées par des lignes parallèles de longueurs égales et elles incluent des lignes de données, des lignes de signal d'adresse, des lignes de signal de commande et des lignes de signal d'horloge. Un groupe 177 de lignes est formé sur la surface principale 167 et il s'étend depuis une partie proche d'un côté 173C de la zone de montage de CPU 173 en direction d'un côté 166C de la carte de câblage 166. Le groupe 177 est replié sur le côté arrière 168 de la carte de câblage 166 via le groupe 171 de trous traversants. Ensuite le groupe 177 s'étend sur la surface arrière 168 en direction de la zone de formation de résistance de terminaison 174. Le groupe 177 inclut des paires de lignes de signal sur lesquelles des signaux numériques d'émission sont transférés de la façon complémentaire. Les paires de lignes de signal sont formées par des lignes parallèles de longueurs égales et elles incluent des lignes de données, des lignes de signal d'adresse, des lignes de signal de commande et des lignes de signal d'horloge. Un groupe 178 de lignes est formé sur la surface principale 167 et il s'étend depuis une partie proche d'un côté 173D de la zone de montage de CPU 173 en direction d'un côté 166D de la carte de câblage 166. Le groupe 178 est replié sur le côté arrière 168 de la carte de câblage 166 via le groupe 172 de trous traversants. Ensuite le groupe 178 s'étend sur la surface arrière 168 en direction de la zone de formation de résistance de terminaison 174. Le groupe 178 inclut des paires de lignes de signal sur lesquelles des signaux numériques d'émission sont transférés de la façon complémentaire. Les paires de lignes de signal sont formées par des lignes parallèles de longueurs égales et elles incluent des lignes de données, des lignes de signal d'adresse, des lignes de signal de commande et des lignes de signal d'horloge. Les groupes 175, 176, 177 et 178 peuvent comporter des
nombres identiques de lignes.
Sur la figure 32 sont représentées une paire qui est constituée par une ligne d'alimentation 179 et par une ligne de masse 180 pour la CPU et des paires qui sont constituées par des lignes d'alimentation et par des lignes de masse 181 à 184,189 à 192, 197 à 200 et 205 à 208 pour une mémoire. Sur la figure 33 sont représentées des paires qui sont constituées par des lignes d'alimentation et par des lignes de masse 185 à 188, 193 à 196, 201 à 204, 209 à 212 pour une mémoire et des paires qui sont constituées par des lignes d'alimentation et de
masse 213 et 214 pour une puce d'entrée/sortie.
Sur la figure 30, une CPU 216 est montée sur la zone de montage de CPU 173 qui est formée sur la surface avant 167 de la carte de câblage 166. La CPU 216 inclut une borne d'entrée/sortie de données, une borne de sortie d'adresse, une borne de sortie de signal de commande, une borne d'entrée d'horloge et une borne de sortie d'horloge, lesquelles bornes sont connectées aux groupes 175 à 178 de lignes de signal. En outre, la CPU 216 inclut une borne d'entrée de tension d'alimentation et une borne d'entrée de tension de masse, ces bornes étant connectées aux paires 178 et 180 qui sont constituées
par des lignes d'alimentation et de masse.
Sur les figures 30 et 31, des mémoires 217 à 224, 225 à 232, 233 à 240 et 241 à 248 d'un type identique sont montées sur les
surfaces avant et arrière 167 et 168 de la carte de câblage 166.
Les mémoires 217 à 224 comportent des bornes d'entrée/sortie de données, des bornes d'entrée d'adresse, des bornes d'entrée de signal de commande et des bornes d'entrée d'horloge, ces bornes étant connectées au groupe 175 de lignes de signal. En outre, les mémoires 217 à 224 comportent des bornes d'entrée de tension d'alimentation et des bornes d'entrée de tension de masse, lesquelles bornes sont connectées aux paires 181 à 188 qui sont constituées par
des lignes d'alimentation et de masse.
Les mémoires 225 à 232 comportent des bornes d'entrée/sortie de données, des bornes d'entrée d'adresse, des bornes d'entrée de signal de commande et des bornes d'entrée d'horloge, ces bornes étant connectées au groupe 176 de lignes de signal. En outre, les mémoires 225 à 232 comportent des bornes d'entrée de tension d'alimentation et des bornes d'entrée de tension de masse, lesquelles bornes sont connectées aux paires 189 à 196 qui sont constituées par
des lignes d'alimentation et de masse.
Les mémoires 233 à 240 comportent des bornes d'entrée/sortie de données, des bornes d'entrée d'adresse, des bornes d'entrée de signal de commande et des bornes d'entrée d'horloge, ces bornes étant connectées au groupe 177 de lignes de signal. En outre, les mémoires 233 à 240 comportent des bornes d'entrée de tension d'alimentation et des bornes d'entrée de tension de masse, lesquelles bornes sont connectées aux paires 197 à 204 qui sont constituées par
des lignes d'alimentation et de masse.
Les mémoires 241 à 248 comportent des bornes d'entrée/sortie de données, des bornes d'entrée d'adresse, des bornes d'entrée de signal de commande et des bornes d'entrée d'horloge, ces bornes étant connectées au groupe 178 de lignes de signal. En outre, les mémoires 241 à 248 comportent des bornes d'entrée de tension d'alimentation et des bornes d'entrée de tension de masse, lesquelles bornes sont connectées aux paires 205 à 212 qui sont constituées par
des lignes d'alimentation et de masse.
Les connexions avec les mémoires 217, 225, 233 et 241 sont respectivement réalisées en des positions sur les groupes de lignes de signal 175, 176, 177 et 178, ces positions étant situées à une distance égale des bornes designal de la CPU 216 qui est connectée aux
groupes 175, 176, 177 et 178.
Les connexions avec les mémoires 218, 226, 234 et 242 sont respectivement réalisées en des positions sur les groupes de lignes de signal 175, 176, 177 et 178, ces positions étant situées à une distance égale des bornes de signal de la CPU 216 qui est connectée aux
groupes 175, 176, 177 et 178.
Les connexions avec les mémoires 219, 227, 235 et 243 sont respectivement réalisées en des positions sur les groupes de lignes de signal 175, 176, 177 et 178, ces positions étant situées à une distance égale des bornes de signal de la CPU 216 qui est connectée aux
groupes 175, 176, 177 et 178.
Les connexions avec les mémoires 220, 228, 236 et 244 sont respectivement réalisées en des positions sur les groupes de lignes de signal 175, 176, 177 et 178, ces positions étant situées à une distance égale des bornes de signal de la CPU 216 qui est connectée aux
groupes 175, 176, 177 et 178.
Les connexions avec les mémoires 221, 229, 237 et 245 sont respectivement réalisées en des positions sur les groupes de lignes de signal 175, 176, 177 et 178, ces positions étant situées à une distance égale des bornes de signal de la CPU 216 qui est connectée aux
groupes 175,176,177 et 178.
Les connexions avec les mémoires 222, 230, 238 et 246 sont respectivement réalisées en des positions sur les groupes de lignes de signal 175, 176, 177 et 178, ces positions étant situées à une distance égale des bornes de signal de la CPU 216 qui est connectée aux
groupes 175, 176, 177 et 178.
Les connexions avec les mémoires 223, 231, 239 et 247 sont respectivement réalisées en des positions sur les groupes de lignes de signal 175, 176, 177 et 178, ces positions étant situées à une distance égale des bornes de signal de la CPU 216 qui est connectée aux
groupes 175, 176, 177 et 178.
Les connexions avec les mémoires 224, 232, 240 et 248 sont respectivement réalisées en des positions sur les groupes de lignes de signal 175, 176, 177 et 178, ces positions étant situées à une distance égale des bornes de signal de la CPU 216 qui est connectée aux
groupes 175, 176, 177 et 178.
La figure 34 est une vue en plan schématique de la zone de formation de résistance de terminaison 174. Comme représenté sur la figure 34, quatre groupes 250, 251, 252 et 253 de résistances de terminaison sont formés dans la zone de formation de résistance de terminaison 174. Le groupe 250 de résistances de terminaison termine les paires de lignes de signal du groupe 175. Le groupe 251 de résistances de terminaison termine les paires de lignes de signal du groupe 176. Le groupe 252 de résistances de terminaison termine les paires de lignes de signal du groupe 177. Le groupe 253 de résistances de terminaison termine les paires de lignes de signal du groupe 178. Par report à nouveau à la figure 31, sont représentés une puce d'entrée/sortie 255, un générateur d'horloge 256, un port PCI 257, un port vidéo/voix 258, une puce de compression/décompression de
signal 259 et un port de communication 260.
Le dix-neuvième mode de réalisation de la présente invention ainsi configuré permet de configurer un dispositif électronique dans lequel la CPU 216 et les 32 mémoires 217 à 248 qui sont accédées par la CPU 216 sont connectées par les lignes de signal présentant
des longueurs égales et les plus courtes.
Les lignes de signal qui forment les groupes 175, 176, 177 et 178 sont des paires de lignes parallèles de longueurs égales sur lesquelles les signaux numériques d'émission complémentaires sont transférés. Il s'ensuit que les lignes de signal peuvent être amenées à fonctionner en tant que voies de transfert dans lesquelles le champ électromagnétique est approximativement fermé. Par conséquent, il est possible de transférer, à une vitesse plus élevée, les énergies de signal complémentaires qui sont nécessaires pour transférer les signaux entre la CPU 216 et les mémoires qui sont accédées par la
CPU 216.
Chacune des paires 179, 180, 181 à 212 associées à la CPU 216 et aux mémoires 217 à 248 est formée par deux lignes parallèles de longueurs égales dont l'une joue le rôle de ligne d'alimentation et dont l'autre joue le rôle de ligne de masse. Il s'ensuit que ces paires qui sont constituées par une ligne d'alimentation et par une ligne de masse peuvent fonctionner en tant que voies de transfert dans lesquelles le champ électromagnétique est approximativement fermé par rapport aux énergies de signal complémentaires destinées à être appliquées sur la CPU 216 et sur les mémoires 217 à 248. Il s'ensuit que les énergies de signal complémentaires peuvent être transférées sur la CPU 216 et sur les mémoires 217 à 248 à une vitesse plus elevée. Conformément au dixneuvième mode de réalisation de la présente invention, il est possible de proposer, en utilisant une unique carte de câblage (la carte de câblage 166), un dispositif électronique dans lequel la CPU 216 et les 32 mémoires 217 à 248 qui sont accédées par la CPU 216 sont connectées au moyen de lignes de
signal présentant des longueurs égales et les plus courtes.
Vingtième mode de réalisation (figure 35) La figure 35 est une vue en coupe schématique d'un vingtième mode de réalisation de la présente invention selon lequel la zone de formation de résistance de terminaison 174 est prévue sur la surface arrière 168 de la carte de câblage 166 mais une puce de résistance de terminaison 262 qui inclut une résistance de terminaison est montée sur une partie centrale de la surface arrière 168. La puce d'entrée/sortie 255 est montée sur la puce de résistance de terminaison 262. Les autres parties de la structure représentée sur la figure 35 sont les mêmes que celles du dix-neuvième mode de
réalisation de la présente invention représenté sur les figures 30 et 31.
Sur la figure 35, des index de référence 263 à 266 indiquent des
bossements de soudure.
Conformément au vingtième mode de réalisation de la présente invention, il est possible de transférer, à une vitesse plus élevée, des signaux entre la CPU 216 et les mémoires qui sont accédées par la CPU 216 dans un dispositif électronique en utilisant l'unique carte de câblage 166 dans laquelle il est requis de connecter la CPU 216 et les 32 mémoires 217 à 248 au moyen de lignes parallèles de longueurs égales. Vingt-et- unième mode de réalisation (figures 36 et 37) Les figures 36 et 37 sont respectivement des vues en plan et de dessous schématiques d'un vingt-et-unième mode de réalisation de la présente invention selon lequel la structure des paires de lignes d'alimentation et de masse est particulière. Les autres parties de la structure représentée sur les figures 36 et 37 sont les mêmes que
celles du dix-neuvième mode de réalisation de la présente invention.
Les paires de lignes d'alimentation et de masse 179, 181 à 184 ainsi que 189 à 192 prévues sur la surface avant 167 de la carte de câblage 166 sont agencées de manière à être dérivées à partir de la paire 268 qui est constituée par une ligne d'alimentation et par une ligne de masse. En outre, les paires 180, 197 à 200 et 205 à 208 qui sont constituées par des lignes d'alimentation et de masse sont agencées de manière à être dérivées à partir de la paire 269 qui est
constituée par des lignes d'alimentation et de dérivation.
Les paires 268, 179, 181 à 184 ainsi que 189 à 192 qui sont constituées par des lignes d'alimentation et de masse et les paires qui sont constituées par des lignes d'alimentation et de masse 269, 180, 197 à 200 ainsi que 205 à 208 sont formées selon la formation
empilée.
Les paires 213, 185 à 188 et 193 à 196 qui sont constituées par des lignes d'alimentation et de masse formées sur le côté arrière 168 de la carte de câblage 166 sont agencées de manière à être dérivées depuis une paire 270 qui est constituée par une ligne d'alimentation et par une ligne de masse. Les paires 214, 201 à 204 et 209 à 212 qui sont constituées par des lignes d'alimentation et de masse sont agencées de manière à être dérivées à partir d'un paire 271 qui est
constituée par une ligne d'alimentation et par une ligne de masse.
Les paires 270, 213, 185 à 188 et 193 à 196 qui sont constituées par des lignes d'alimentation et de masse et les paires 271, 214, 201 à 204 ainsi que 209 à 212 qui sont constituées par des lignes d'alimentation et de masse sont formées selon la formation empiléee. Une adaptation d'impédance est réalisée au niveau des points de dérivation sur les paires 268, 179, 181 à 184 ainsi que 189 à 192, au niveau des points de dérivation sur les paires 269, 180, 197 à 200 et 205 à 208, au niveau des points de dérivation sur les paires 270, 213, 185 à 188 et 193 à 196 ainsi qu'au niveau des points de
dérivation sur les paires 271, 214, 201 à 204 et 209 à 212.
Conformément au vingt-et-unième mode de réalisation de la présente invention, il est possible de transférer à une vitesse plus élevée des signaux entre la CPU 216 et les mémoires accédées au moyen de la CPU 216 dans un dispositif électronique en utilisant I'unique carte de câblage 166 dans laquelle il est requis de connecter la CPU 216 et les 32 mémoires 217 à 248 au moyen des lignes
parallèles de longueurs égales.
Vingt-deuxième mode de réalisation (figure 38)
La figure 38 est une vue en coupe schématique d'un vingt-
deuxième mode de réalisation de la présente invention, lequel inclut des cartes de câblage 273 et 274. La carte de câblage 273 comporte une surface 275 qui fait face à la carte de câblage 274, et la surface 275 joue le rôle d'une surface de montage d'élément. La carte de câblage 274 comporte une surface 276 qui fait face à la carte de câblage 273, et la surface 276 joue le rôle de surface de montage d'élément. La surface de montage d'élément 275 de la carte de câblage 273 est configurée de la même manière que la surface avant 167 de la carte de câblage 166 qui est utilisée selon le dix-neuvième mode de réalisation de la présente invention. La surface de montage d'élément 276 de la carte de câblage 274 est configurée de la même manière que la surface arrière 168 de la carte de câblage 166 qui est utilisée
selon le dix-neuvième mode de réalisation de la présente invention.
Sur la surface de montage d'élément 275 de la carte de câblage 273, sont prévues les paires 175,176,177 et 178 de lignes de signal ainsi que les paires 179, 180, 181 à 184, 189 à 192, 197 à 200 et 205 à 208 qui sont constituées par des lignes d'alimentation et de masse, toutes ces paires étant les mêmes que celles qui sont formées sur la surface avant 167 de la carte de câblage 166 qui est utilisée selon le dix-neuvième mode de réalisation de la présente invention
représenté sur la figure 30.
Sur la surface de montage d'élément 275 de la carte de câblage 273 sont prévues la CPU 216 et les mémoires 217 à 220, 225 à 228, 233 à 236 et 241 à 244, qui sont les mêmes que celles qui sont formées sur la surface avant 167 de la carte de câblage 166
représentée sur la figure 30.
Sur la surface de montage d'élément 276 de la carte de câblage 274 sont prévues les paires 175, 176, 177 et 178 de lignes de signal ainsi que les paires 185 à 188, 193 à 196, 201 à 204, 209 à 212, 213 et 214 qui sont constituées par des lignes d'alimentation et de masse, toutes ces paires étant les mêmes que celles qui sont formées sur la surface arrière 168 de la carte de câblage 166 qui est utilisée selon le dix- neuvième mode de réalisation de la présente invention
représenté sur la figure 31.
Sur la surface de montage d'élément 276 de la carte de câblage 274 sont prévues la CPU 216 et les mémoires 221 à 224, 229 à 232, 237 à 240 et 245 à 248 qui sont les mêmes que celles qui sont formées sur la surface arrière 168 de la carte de câblage 166
représentée sur la figure 31.
Les cartes câblage 273 et 274 sont liées et connectées électriquement ensemble par des bossements de soudure de telle sorte que les surfaces de montage d'élément 275 et 276 se font face l'une l'autre. C'est-à-dire que les groupes de lignes de signal des cartes de câblage 273 et 274 sont connectés ensemble au moyen de bossements de soudure. Des électrodes pour des connexions externes sont agencées dans les parties périphériques sur la carte de câblage 274. Des index de référence 277 et 278 indiquent certains des
bossements de soudure.
Conformément au vingt-deuxième mode de réalisation de la présente invention, il est possible de transférer, à une vitesse plus élevée, des signaux entre la CPU 216 et les mémoires qui sont accédées au moyen de la CPU 216 dans un dispositif électronique en utilisant les deux cartes de câblage 273 et 274 o il est requis de connecter la CPU 216 et les 32 mémoires 217 à 248 au moyen des
lignes parallèles de longueurs égales.
Selon une variante, il est possible de former l'agencement sur la surface de montage d'élément 275 de la carte de câblage 273 de la même manière que sur la surface avant 167 de la carte de câblage 166 qui est utilisée selon le vingt-et-unième mode de réalisation de la présente invention représenté sur la figure 36 et il est également possible de former l'agencement sur la surface de montage d'élément 276 de la carte de câblage 274 de la même manière que sur la surface arrière 168 de la carte de câblage 166 qui est représentée sur la figure 37. Vingt- troisième mode de réalisation (figures 39 et 40)
La figure 39 est une vue en plan schématique d'un vingt-
troisième mode de réalisation de la présente invention et la figure 40 est une vue en coupe schématique prise selon une ligne Xl - Xl représentée sur la figure 39. La structure représentée sur les figures 39 et 40 inclut des substrats semiconducteurs.280 et 281. Le substrat semiconducteur 280 comporte une surface 282 qui fait face au substrat
semiconducteur 281 et qui joue le rôle de zone de formation d'élément.
Le substrat semiconducteur 281 comporte une surface 283 qui fait face au substrat semiconducteur 280 et qui joue le rôle de zone de
formation d'élément.
Sur la surface de formation d'élément 282 du substrat semiconducteur 280 sont prévues la CPU 216 et les mémoires 217 à 220, 225 à 228, 233 à 236 ainsi que 241 à 244 qui sont les mêmes que celles formées sur la surface avant 167 de la carte de câblage 166 qui est utilisée selon le dix-neuvième mode de réalisation de la présente
invention qui est représenté sur la figure 30.
En outre, sur la surface de formation d'élément 282 du substrat semiconducteur 280 sont prévues les paires 175, 176, 177 et 178 de lignes de signal et les paires 179, 180, 181 à 184, 189 à 192, 197 à ainsi que 205 à 208 qui sont constituées par des lignes d'alimentation et de masse, lesquelles paires sont les mêmes que celles formées sur la surface avant 167 de la carte de câblage 166 qui est utilisée selon le dix-neuvième mode de réalisation de la présente
invention qui est représenté sur la figure 30.
Sur la surface de formation d'élément 283 du substrat semiconducteur 281 sont prévues les mémoires 221 à 224, 229 à 232, 237 à 240 ainsi que 245 à 248 et la puce d'entrée/sortie 255, tous ces éléments étant les mêmes que ceux qui sont formés sur la surface
arrière 168 de la carte de câblage 166 qui est utilisée selon le dix-
neuvième mode de réalisation de la présente invention qui est
représenté sur la figure 31.
Sur la surface de formation d'élément 283 du substrat semiconducteur 281 sont prévues les paires 175, 176, 177 et 178 de lignes de signal ainsi que les paires 185 à 188, 193 à 196, 201 à 204, 209 à 212, 213 et 214 qui sont constituées par des lignes d'alimentation et de masse, lesquelles paires sont les mêmes que celles qui sont formées sur la surface arrière 168 de la carte de
câblage 166 qui est représentée sur la figure 31.
Les substrats semiconducteurs 280 et 281 sont liés et connectés électriquement ensemble par des bossements de soudure de telle sorte que les surfaces de formation d'élément 282 et 283 se font face l'une l'autre. Un groupe d'électrodes 284 pour des connexions externes est agencé sur les parties périphériques sur le substrat semiconducteur 281. Des index de référence 285 et 286 indiquent
certains des bossements de soudure.
Conformément au vingt-troisième mode de réalisation de la présente invention, il est possible de transférer à une vitesse plus élevée des signaux entre la CPU 216 et les mémoires qui sont accédées par la CPU 216 dans un dispositif électronique en utilisant les deux cartes de câblage 280 et 281 o il est requis de connecter la CPU 216 et les 32 mémoires 217 à 248 au moyen des lignes
parallèles de longueurs égales.
Selon une variante, il est possible de former l'agencement sur la surface de montage d'élément 282 de la carte de câblage 280 de la même manière que sur la surface avant 167 de la carte de câblage 166 qui est utilisée selon le vingt-et-unième mode de réalisation de la présente invention qui est représenté sur la figure 36 et il est également possible de former l'agencement sur la surface de montage d'élément 283 de la carte de câblage 281 de la même manière que sur la surface arrière 168 de la carte de câblage 166 qui est représentée
sur la figure 37.
Vingt-quatrième mode de réalisation (figures 41 et 42)
La figure 41 est une vue en plan schématique d'un vingt-
quatrième mode de réalisation de la présente invention et la figure 42 est une vue en plan schématique prise selon une ligne X2 - X2 représentée sur la figure 40. La structure représentée sur ces figures inclut une carte isolante 288 et une paire 289 qui est constituée par des lignes de signal 290 et 291 formées par des lignes parallèles de longueurs égales présentant un coefficient de couplage important, lignes sur lesquelles des signaux numériques d'émission
complémentaires sont transférés dans un seul sens.
La structure représentée sur les figures 41 et 42 inclut une paire de coupleurs directionnels 293 et 294. Le coupleur directionnel 293 reçoit et capte le signal numérique d'émission en phase qui est transféré sur la ligne de signal 290. Le coupleur directionnel 294 reçoit et capte le signal numérique d'émission en antiphase qui est transféré
sur la ligne de signal 291.
Le coupleur directionnel 293 inclut une partie de ligne 295, laquelle partie est formée en parallèle avec la ligne de signal 290 et présente une longueur égale a 1/4 fois la longueur d'onde X de la composante de fréquence fondamentale du signal numérique d'émission. Le coupleur directionnel 293 reçoit la composante de fréquence fondamentale du signal numérique d'émission en phase qui
est transféré sur la ligne de signal 290.
Le coupleur directionnel 293 inclut des parties de ligne 296 et 297, lesquelles parties sont situées sur les deux extrémités de la partie de ligne 295 et sont formées suivant la direction orthogonale à la ligne de signal 290 afin d'éviter toute interférence avec le champ électromagnétique de la ligne de signal 290. Une extrémité 298 de la partie de ligne 297 joue le rôle d'une électrode via laquelle le signal numérique d'émission en phase qui est reçu par la partie de ligne 290
est émis en sortie.
Le coupleur directionnel 294 comporte des parties de ligne qui font face aux parties de ligne 295, 296 et 297 du coupleur directionnel 293 et une partie de ligne 299 qui s'étend légèrement vers la droite depuis l'extrémité de la partie de ligne faisant face à la partie de ligne 297. Une électrode 301 qui est connectée à la partie de ligne 299 via un trou traversant 300 est prévue sur la surface sur laquelle l'électrode 298 est prévue. Le signal numérique d'émission en antiphase est émis
en sortie via l'électrode 301.
Une extrémité de la partie de ligne 296 du coupleur directionnel 293 et une extrémité de la partie de ligne du coupleur directionnel 294 qui est opposée à la première extrémité de la partie de ligne peuvent
être ouvertes ou terminées par des résistances de terminaison.
Conformément au vingt-quatrième mode de réalisation de la présente invention ainsi configuré, la composante de fréquence fondamentale du signal numérique d'émission en phase qui est transféré sur la ligne de signal 290 est reçue par la partie de ligne 295
du coupleur directionnel 293 et est émise en sortie via l'électrode 298.
La composante de fréquence fondamentale du signal numérique d'émission en antiphase qui est transférée sur la ligne de signal 291 est reçue par la partie de ligne du coupleur directionnel 294 qui fait face à celle du coupleur directionnel 293 et est émise en sortie via
I'électrode 301.
Il s'ensuit qu'en connectant les bornes d'entrée en phase et en antiphase du récepteur différentiel respectivement aux électrodes 298 et 301, il est possible de recevoir aisément des signaux numériques complémentaires haute vitesse qui sont transférés sur la paire 289 de lignes de signal dans un seul sens, par exemple des signaux
numériques de 1 GHz ou plus.
Vingt-cinquième mode de réalisation (figures 43 et 44)
La figure 43 est une vue en plan schématique d'un vingt-
cinquième mode de réalisation de la présente invention et la figure 44 est une vue en coupe schématique prise selon une ligne X3 - X3 représentée sur la figure 43. La structure représentée sur les figures 43 et 44 comporte une carte isolante 302 et une paire 303 de lignes de signal 304 et 305 qui sont formées par des lignes parallèles de
longueurs égales présentant un coefficient de couplage important.
En outre, la structure représentée sur les figures 43 et 44 inclut une paire de coupleurs directionnels 307 et 308. Le coupleur directionnel 307 reçoit et capte le signal numérique d'émission en phase qui est transféré sur la ligne de signal 304. Le coupleur directionnel 308 reçoit et capte le signal numérique d'émission en
antiphase qui est transféré sur la ligne de signal 305.
Le coupleur directionnel 307 inclut une partie de ligne 309, laquelle partie de ligne est formée en parallèle avec la ligne de signal 304 et présente une longueur qui vaut 1/4 fois la longueur d'onde X de la composante de fréquence fondamentale du signal numérique d'émission. Le coupleur directionnel 307 reçoit la composante de fréquence fondamentale du signal numérique d'émission en phase qui est transférée sur la ligne de signal 304. Le coupleur directionnel 307 inclut des parties de ligne 310 et 311, lesquelles parties de ligne sont situées sur les deux extrémités de la partie de ligne 309 et sont formées suivant la direction orthogonale à la ligne de signal 304 afin d'éviter toute interférence avec le champ électromagnétique de la ligne
de signal 304.
Une extrémité 312 de la partie de ligne 310 joue le rôle d'électrode via laquelle le signal numérique d'émission en phase qui est transféré vers la gauche est émis en sortie. Une extrémité 313 de la partie de ligne 311 joue le rôle d'électrode via laquelle le signal numérique d'émission en phase qui est transféré vers la droite est
émis en sortie.
Le coupleur directionnel 308 inclut des parties de ligne qui font face au parties de ligne 309 et 310 du coupleur directionnel 307, une partie de ligne 314 qui s'étend légèrement vers la gauche depuis l'extrémité de la partie de ligne faisant face à la partie de ligne 310 et une partie de ligne 315 qui s'étend légèrement vers la droite depuis
I'extrémité de la partie de ligne faisant face à la partie de ligne 311.
Une électrode 317 qui est connectée à la partie de ligne 314 via un trou traversant 316 est prévue sur la surface sur laquelle l'électrode 312 est prévue. En outre, une électrode 319 qui est connectée à la partie de ligne 315 via un trou traversant 318 est prévue sur la surface sur laquelle l'électrode 313 est formée. Des résistances de terminaison d'extrémité de réception sont connectées aux coupleurs directionnels
307 et 308 bien que l'illustration afférente soit omise.
La composante de fréquence fondamentale du signal numérique d'émission en phase qui est transféré sur la ligne de signal 304 vers la gauche est reçue par la partie de ligne 309 du coupleur directionnel 307 et est émise en sortie via l'électrode 312. En outre, la composante de fréquence fondamentale du signal numérique d'émission en antiphase qui est transférée sur la ligne de signal 305 vers la gauche est reçue par la partie de ligne du coupleur directionnel 308 faisant face à la partie de ligne 309 du coupleur directionnel 307 et
est émise en sortie via l'électrode 317.
La composante de fréquence fondamentale du signal numérique d'émission en phase qui est transférée sur la ligne de signal 304 vers la droite est reçue par la partie de ligne 309 du coupleur directionnel 307 et est émise en sortie via l'électrode 313. En outre, la composante de fréquence fondamentale du signal numérique d'émission en antiphase qui est transférée sur la ligne de signal 305 vers la droite est reçue par la partie de ligne du coupleur directionnel 308 qui fait face à la partie de ligne 309 du coupleur directionnel 307 et
est émise en sortie via l'électrode 319.
Par conséquent, il est possible de recevoir aisément des signaux numériques d'émission complémentaires haute vitesse, par exemple des signaux de 1 GHz ou plus, qui sont transférés sur la paire 303 de lignes de signal dans les deux sens en connectant la borne d'entrée en phase du dispositif de pilotage différentiel aux électrodes 312 et 313 et en connectant la borne d'entrée en antiphase du même
dispositif de pilotage différentiel aux électrodes 317 et 319.
Vingt-sixième mode de réalisation (figures 45 et 46)
La figure 45 est une vue en plan schématique d'un vingt-
sixième mode de réalisation de la présente invention et la figure 46 est une vue en coupe schématique prise selon une ligne X4 - X4 représentée sur la figure 45. La structure représentée sur les figures 45 et 46 inclut une carte isolante 320 et une paire 321 de lignes de signal 322 et 323 qui sont formées par des lignes parallèles de longueurs égales présentant un coefficient de couplage important sur lesquelles les signaux numériques d'émission complémentaires sont transférés
dans les deux sens.
En outre, la structure présentée ci-avant inclut une paire de coupleurs directionnels 325 et 326. Le coupleur directionnel 325 reçoit et capte le signal numérique d'émission en phase qui est transféré sur la ligne de signal 322. Le coupleur directionnel 326 reçoit et capte le signal numérique d'émission en antiphase qui est transféré sur la ligne
de signal 323.
Le coupleur directionnel 325 inclut une partie de ligne 327, laquelle partie de ligne est formée en parallèle à la ligne de signal 322 et présente une longueur égale à 1/4 fois la longueur d'onde X de la composante de fréquence fondamentale du signal numérique d'émission. Le coupleur directionnel 325 reçoit la composante de fréquence fondamentale du signal numérique d'émission en phase qui
est transféré sur la ligne de signal 322.
Le coupleur directionnel 325 inclut en outre des parties de ligne 328 et 329, lesquelles parties de ligne s'étendent parallèlement à la ligne de signal 322 et présentent une longueur égale à 1/12 fois la longueur d'ondex. de la composante de fréquence fondamentale du signal numérique d'émission. Les parties de ligne 328 et 329 reçoivent le second harmonique du signal numérique d'émission en phase qui
est transféré sur la ligne de signal 322.
Le coupleur directionnel 325 inclut en outre des parties de ligne 330 et 331 qui s'étendent parallèlement à la ligne de signal 322 et qui présentent une longueur égale à 1/12 fois la longueur d'onde X de la composante de fréquence fondamentale du signal numérique d'émission. Les parties de ligne 330 et 331 reçoivent le troisième harmonique du signal numérique d'émission en phase qui est transféré
sur la ligne de signal 322.
Le coupleur directionnel 325 inclut des parties de ligne 332 et 333, lesquelles parties de ligne sont situées sur les deux extrémités de la partie de ligne 322 et sont formées suivant la direction orthogonale à la ligne de signal 322 afin d'éviter toute interférence avec le champ électromagnétique de la ligne de signal 322. Une extrémité 334 de la partie de ligne 332 joue le rôle d'électrode via laquelle le signal numérique d'émission en phase qui est transféré vers la gauche est émis en sortie. Une extrémité 335 de la partie de ligne 333 joue le rôle d'électrode via laquelle le signal numérique d'émission en phase qui
est transféré vers la droite est émis en sortie.
Le coupleur directionnel 326 inclut des parties de ligne qui font face aux parties de ligne 327, 328, 329, 330, 331, 332 et 333 du coupleur directionnel 325. En outre, le coupleur directionnel 326 inclut une partie de ligne 336 qui s'étend légèrement vers la gauche depuis l'extrémité de la partie de ligne qui fait face à la partie de ligne 332 et une partie de ligne 337 qui s'étend légèrement vers la droite depuis
l'extrémité de la partie de ligne qui fait face à la partie de ligne 333.
Une électrode 339 qui est connectée à la partie de ligne 336 via un trou traversant 338 est prévue sur la surface sur laquelle l'électrode 334 est prévue. Le signal numérique d'émission en antiphase est émis en sortie via l'électrode 339. En outre, une électrode 341 qui est connectée à la partie de ligne 337 via un trou traversant 340 est prévue sur la surface sur laquelle l'électrode 335 est formée. Le signal numérique d'émission en antiphase est émis en sortie via l'électrode 341. Des résistances de terminaison d'extrémité de réception sont connectées aux coupleurs directionnels 325 et 326 bien que
l'illustration afférente soit omise.
La composante de fréquence fondamentale ainsi que les second et troisième harmoniques du signal numérique d'émission en phase sur la ligne de signal 322 vers la gauche sont respectivement reçus par les parties de ligne 327, 328 et 330 du coupleur directionnel 325 et sont émis en sortie via l'électrode 334. En outre, la composante de fréquence fondamentale ainsi que les second et troisième harmoniques du signal numérique d'émission en antiphase transférés sur la ligne de signal 323 vers la gauche sont respectivement reçus par les parties de ligne 327, 328 et 330 du coupleur directionnel 325 et
sont émis en sortie via l'électrode 339.
La composante de fréquence fondamentale ainsi que les second et troisième harmoniques du signal numérique d'émission en phase transférés sur la ligne de signal 322 vers la droite sont respectivement reçus par les parties de ligne 327, 328 et 331 du coupleur directionnel 325 et sont émis en sortie via l'électrode 335. En outre, la composante de fréquence fondamentale ainsi que les second et troisième harmoniques du signal numérique d'émission en antiphase transférés sur la ligne de signal 323 vers la droite sont respectivement reçus par les parties de ligne 327, 328 et 331 du coupleur directionnel
325 et sont émis en sortie via l'électrode 341.
Par conséquent, il est possible de recevoir aisément des signaux numériques d'émission complémentaires haute vitesse, par exemple des signaux de 1 GHz ou plus, qui sont transférés sur la paire 321 de lignes de signal dans les deux sens en connectant la borne d'entrée en phase du dispositif de pilotage différentiel aux électrodes 334 et 335 et en connectant la borne d'entrée en antiphase du même
dispositif de pilotage différentiel aux électrodes 339 et 341.
Vingt-septième mode de réalisation (figures 47 et 48)
La figure 47 est une vue en plan schématique d'un vingt-
septième mode de réalisation de la présente invention et la figure 48 est une vue en coupe schématique prise selon une ligne X5 - X5 représentée sur la figure 47. La structure représentée sur les figures 47 et 48 inclut une carte isolante 343 et une paire de lignes de signal 345 et 346 qui sont formées par des lignes parallèles de longueurs égales présentant un coefficient de couplage important sur lesquelles les signaux d'émission numériques complémentaires sont transférés dans
les deux sens.
La structure inclut en outre une paire 347 de coupleurs directionnels 348 et 349. Le coupleur directionnel 348 reçoit et capte le signal d'émission numérique en phase qui est transféré sur la ligne de signal 345. Le coupleur directionnel 349 reçoit et capte le signal d'émission numérique en antiphase qui est transféré sur la ligne de
signal 346.
Le coupleur directionnel 348 inclut une partie de ligne 350 qui est parallèle à la ligne de signal 345 et qui présente une longueur égale à 4 fois la longueur d'onde X de la composante de fréquence fondamentale du signal d'émission numérique. La partie de ligne 350 reçoit la composante de fréquence fondamentale du signal numérique
d'émission en phase qui est transféré sur la ligne de signal 345.
Le coupleur directionnel 348 inclut en outre des parties de ligne 351 et 352, lesquelles parties de ligne s'étendent parallèlement à la ligne de signal 345 et présentent une longueur égale à 1/12 fois la longueur d'onde X de la composante de fréquence fondamentale du signal d'émission numérique. Les parties de ligne 351 et 352 reçoivent le second harmonique du signal d'émission numérique en phase qui
est transféré sur la ligne de signal 322.
Le coupleur directionnel 348 inclut en outre des parties de ligne 353 et 354, lesquelles parties de ligne s'étendent parallèlement à la ligne de signal 345 et présentent une longueur égale à 1/20 fois la longueur d'onde X de la composante de fréquence fondamentale du signal d'émission numérique. Les parties de ligne 353 et 354 reçoivent le troisième harmonique du signal d'émission numérique en phase qui est transféré sur la ligne de signal 345. Les parties de ligne 350, 351,
352, 353 et 354 sont formées d'un seul tenant.
Le coupleur directionnel 348 inclut des parties de ligne 355 et 356, lesquelles parties de ligne sont situées sur les deux extrémités de la partie de ligne 350 et sont formées suivant la direction orthogonale à la ligne de signal 350 afin d'éviter toute interférence avec le champ électromagnétique de la ligne de signal 350. Une extrémité 357 de la partie de ligne 355 joue le rôle d'électrode via laquelle le signal d'émission numérique en phase qui est transféré vers la gauche est émis en sortie. Une extrémité 358 de la partie de ligne 356 joue le rôle d'électrode via laquelle le signal d'émission numérique en phase qui
* est transféré vers la droite est émis en sortie.
Le coupleur directionnel 349 inclut des parties de ligne qui font face aux parties de ligne 350, 351, 352, 353, 354, 355 et 356 du coupleur directionnel 348. En outre, le coupleur directionnel 349 inclut une partie de ligne 359 qui s'étend légèrement vers la gauche depuis l'extrémité de la partie de ligne qui fait face à la partie de ligne 355 et une partie de ligne 360 qui s'étend légèrement vers la droite depuis
l'extrémité de la partie de ligne qui fait face à la partie de ligne 356.
Une électrode 362 qui est connectée à la partie de ligne 359 via un trou traversant 361 est prévue sur la surface sur laquelle l'électrode 357 est prévue. Le signal d'émission numérique en antiphase est émis en sortie via l'électrode 362. En outre, une électrode 364 qui est connectée à la partie de ligne 360 via un trou traversant 363 est prévue sur la surface sur laquelle l'électrode 358 est formée. Des résistances de terminaison d'extrémité de réception sont connectées aux coupleurs
directionnels 348 et 349 bien que l'illustration afférente soit omise.
La composante de fréquence fondamentale ainsi que les second et troisième harmoniques du signal d'émission numérique en phase transférés sur la ligne de signal 345 vers la gauche sont respectivement reçus par les parties de ligne 350, 351 et 353 du coupleur directionnel 348 et sont émis en sortie via l'électrode 357. En outre, la composante de fréquence fondamentale ainsi que les second et troisième harmoniques du signal d'émission numérique en antiphase transférés sur la ligne de signal 346 vers la gauche sont respectivement reçus par les parties de ligne 350, 351 et 353 du
coupleur directionnel 349 et sont émis en sortie via l'électrode 362.
La composante de fréquence fondamentale ainsi que les second et troisième harmoniques du signal d'émission numérique en phase transférés sur la ligne de signal 345 vers la droite sont respectivement reçus par les parties de ligne 350, 352 et 354 du coupleur directionnel 348 et sont émis en sortie via l'électrode 358. En outre, la composante de fréquence fondamentale ainsi que les second et troisième harmoniques du signal d'émission numérique en antiphase transférés sur la ligne de signal 346 vers la droite sont respectivement reçus par les parties de ligne 350, 352 et 354 du coupleur directionnel
348 et sont émis en sortie via l'électrode 364.
Par conséquent, il est possible de recevoir aisément des signaux d'émission numériques complémentaires haute vitesse, par exemple des signaux à 1 GHz ou plus, qui sont transférés sur la paire 344 de lignes de signal dans les deux sens en connectant la borne d'entrée en phase du dispositif de pilotage différentiel aux électrodes 357 et 358 et en connectant la borne d'entrée en antiphase de ce même dispositif de pilotage différentiel aux électrodes 362 et 364. La présente invention n'est pas limitée aux modes de réalisation décrits de façon spécifique et des variantes et modifications
peuvent être apportées sans que l'on s'écarte du cadre de la présente invention.

Claims (31)

REVENDICATIONS
1. Dispositif électronique caractérisé en ce qu'il comprend: une carte de câblage (20); au moins une paire (21) de lignes de signal (22, 23) qui sont prévues sur la carte de câblage parallèlement l'une à l'autre et qui présentent des longueurs égales; une puce (29) qui est montée sur la carte de câblage et qui inclut au moins un dispositif de pilotage différentiel (30) qui émet en sortie des signaux d'émission numériques complémentaires sur ladite au moins une paire (21) de lignes; et une paire (26) de lignes de système d'alimentation (27, 28) par l'intermédiaire desquelles des première et seconde tensions d'alimentation (VDD, VSS) sont appliquées sur ledit au moins un dispositif de pilotage différentiel (30), les lignes de la paire de lignes de système d'alimentation étant parallèles l'une à l'autre et présentant
des longueurs égales.
2. Dispositif électronique selon la revendication 1, caractérisé en ce que les lignes de la paire (26) de lignes de système d'alimentation (27, 28) présentent une valeur d'impédance caractéristique Z1 égale ou proche de Z0/n o Z0 représente une valeur d'impédance caractéristique de ladite au moins une paire (21) de lignes de signal (21, 23) et n représente le nombre de paires de
lignes de signal.
3. Dispositif électronique selon la revendication 1, caractérisé en ce que la condition qui suit est satisfaite en ce qui concerne ladite au moins une paire (21) de lignes de signal (22, 23) et ladite paire (26) de lignes de système d'alimentation (27, 28) b> 2a o a représente une distance entre deux lignes dans chaque paire et b
représente une distance entre des paires adjacentes.
4. Dispositif électronique selon la revendication 1, caractérisé en ce que la condition qui suit est satisfaite en ce qui concemrne ladite au moins une paire (21) de lignes de signal (22, 23) et ladite paire (26) de lignes de système d'alimentation (27, 28): s/(t + c) > 2 o t représente une épaisseur de la carte de câblage (20), c représente une largeur de deux lignes dans chaque paire et s représente une
distance entre des paires adjacentes.
5. Dispositif électronique selon la revendication 1, caractérisé en ce que ledit au moins un dispositif de pilotage différentiel (30) présente une valeur de résistance d'état passant égale à une valeur d'impédance caractéristique de ladite au moins une paire (21) de
lignes de signal (22, 23).
6. Dispositif électronique selon la revendication 1, caractérisé en ce qu'il comprend en outre une résistance de terminaison (59) entre lesdites lignes de signal (57, 58) de ladite au moins une paire (56) de
lignes de signal.
7. Dispositif électronique selon la revendication 6, caractérisé en ce que: ledit au moins un dispositif de pilotage différentiel (109) est un dispositif de pilotage différentiel à trois étages; et ladite puce (108) inclut un récepteur différentiel (116) qui présente une valeur d'impédance d'entrée élevée et qui est connecté à
ladite au moins une paire (99) de lignes de signal (100, 101).
8. Dispositif électronique selon la revendication 1, caractérisé en ce qu'il comprend en outre un premier condensateur (153) connecté entre des lignes de système d'alimentation (27, 28) formées sur la puce (29), lignes par l'intermédiaire desquelles les première et
seconde tensions d'alimentation (VDD, VSS) sont appliquées.
9. Dispositif électronique selon la revendication 8, caractérisé en ce que le premier condensateur (153) est formé sous un plot sur la
puce pour une alimentation.
10. Dispositif électronique selon la revendication 8, caractérisé en ce qu'il comprend en outre un second condensateur (159) connecté entre ladite paire (26) de lignes de système d'alimentation (27, 28) et
situé à proximité de la puce (29).
11. Dispositif électronique selon la revendication 10, caractérisé en ce que: ledit second condensateur (159) est situé à une distance égale à 1/10-ième de la longueur de ladite au moins une paire (21) de lignes de signal (22, 23) ou moins dudit premier condensateur (153); et ledit second condensateur (159) présente une valeur de capacité égale à cinq fois celle dudit premier condensateur (153) ou plus.
12. Dispositif électronique selon la revendication 1, caractérisé en ce qu'il comprend en outre un premier condensateur (153) connecté entre les lignes de système d'alimentation (27, 28) formées sur la puce (29), lignes par l'intermédiaire desquelles les première et seconde tensions d'alimentation (VDD, VSS) sont appliquées, lesdites lignes de système d'alimentation formées sur la puce étant agencées en
parallèle et présentant des longueurs égales.
13. Dispositif électronique selon la revendication 1, caractérisé en ce qu'il comprend en outre un premier filtre passe-bas qui est prévu au niveau d'un côté de sortie dudit au moins un dispositif de pilotage
différentiel (30) et qui coupe un troisième harmonique.
14. Dispositif électronique selon la revendication 13, caractérisé en ce qu'il comprend en outre un second filtre passe-bas
connecté à la paire (26) de lignes de système d'alimentation (27, 28).
15. Dispositif électronique selon la revendication 1, caractérisé en ce qu'il comprend en outre une partie de réception qui inclut un coupleur (293) agencé en parallèle à ladite au moins une paire de
lignes de signal.
16. Dispositif électronique caractérisé en ce qu'il comprend: une carte de câblage (126); au moins une ligne de signal (128, 129, 132, 133) formée sur la carte de câblage; une puce (140) qui est montée sur la carte de câblage et qui inclut un dispositif de pilotage (141, 142) qui émet en sortie un signal d'émission numérique non différentiel; et un premier condensateur (158) connecté entre des lignes de système d'alimentation (138, 139) formées sur la puce, lignes via lesquelles des première et seconde tensions d'alimentation (VDD, VSS) sont appliquées sur le dispositif de pilotage, lesdites lignes de système d'alimentation étant parallèles l'une à l'autre et présentant des
longueurs égales.
17. Dispositif électronique selon la revendication 16, caractérisé en ce que le premier condensateur (158) est formé sous un
plot sur la puce pour une alimentation.
18. Dispositif électronique selon la revendication 16, caractérisé en ce qu'il comprend en outre un second condensateur (164) connecté entre une paire de lignes de système d'alimentation (138, 139) et situé à proximité de la puce (140), les lignes de ladite paire de lignes de système d'alimentation étant connectées aux lignes
de système d'alimentation formées sur la puce.
19. Dispositif électronique selon la revendication 18, caractérisé en ce que: ledit second condensateur (164) est situé à une distance égale à 1/10-ième de la longueur de ladite au moins une ligne de signal (128, 129, 132, 133) ou moins dudit premier condensateur (158); et ledit second condensateur présente une valeur de capacité
égale à cinq fois celle dudit premier condensateur ou plus.
20. Dispositif électronique selon la revendication 16, caractérisé en ce qu'il comprend en outre un premier filtre passe-bas qui est prévu au niveau d'un côté de sortie du dispositif de pilotage et
qui coupe un troisième harmonique.
21. Dispositif électronique selon la revendication 20, caractérisé en ce qu'il comprend en outre un second filtre passe-bas
connecté aux lignes de système d'alimentation.
22. Dispositif électronique selon la revendication 16, caractérisé en ce qu'il comprend en outre une partie de réception incluant un coupleur (293) agencé parallèlement à ladite ligne de signal.
23. Dispositif électronique caractérisé en ce qu'il comprend: une carte de câblage (166) comportant des première (167) et seconde (168) surfaces; une CPU montée sur une zone de montage de puce (173) prévue en une position centrale de la première surface de la carte de câblage; des mémoires montées sur au moins l'une des première et seconde surfaces de la carte de câblage; et des premier (175), second (176), troisième (177) et quatrième (178) groupes de lignes de signal parallèles respectives présentant des longueurs égales; les premier, second, troisième et quatrième groupes s'étendant respectivement sur la première surface (167) depuis des côtés de la zone de montage de puce (173) suivant quatre directions orthogonales, pénétrant au travers de la carte de câblage (166) et s'étendant sur la seconde surface (168) en direction d'un centre afférent, dans lequel les mémoires situées à une distance égale de connexions entre des bornes de la CPU et les premier à quatrième groupes de lignes de signal suivant les quatre directions orthogonales sont d'un type identique et sont connectées à des groupes
correspondant de lignes de signal.
24. Dispositif électronique selon la revendication 23, caractérisé en ce que les premier à quatrième groupes de lignes de signal (175, 176, 177, 178) incluent respectivement des paires de lignes de signal sur lesquelles des signaux numériques d'émission
complémentaires sont transférés.
25. Dispositif électronique selon la revendication 23, caractérisé en ce qu'il comprend en outre une paire de lignes de système d'alimentation parallèles présentant des longueurs égales, des première et seconde tensions d'alimentation étant appliquées sur la CPU et sur les mémoires via la paire de lignes de système
d'alimentation parallèles.
26. Dispositif électronique caractérisé en ce qu'il comprend: des première et seconde cartes de câblage (273, 274) comportant respectivement des première et seconde surfaces; une CPU (216) montée sur une zone de montage de puce prévue en une position centrale de la première surface de la première carte de câblage; des mémoires (217-220, 225-228, 233-236, 241-244) montées sur au moins l'une des première et seconde surfaces de la carte de câblage; et des premier, second, troisième et quatrième groupes de lignes de signal parallèles respectives présentant des longueurs égales; les premier, second, troisième et quatrième groupes s'étendant respectivement sur la première surface depuis des côtés de la zone de montage de puce suivant quatre directions orthogonales et s'étendant sur la seconde surface en direction d'un centre afférent, dans lequel les mémoires situées à une distance égale de connexions entre des bornes de la CPU (216) et les premier à quatrième groupes de lignes de signal suivant les quatre directions orthogonales sont d'un type identique et sont connectées à des
groupes correspondants de lignes de signal.
27. Dispositif électronique selon la revendication 26, caractérisé en ce que les premier à quatrième groupes de lignes de signal incluent respectivement des paires de lignes de signal sur lesquelles des signaux numériques d'émission complémentaires sont transférés.
28. Dispositif électronique selon la revendication 26, caractérisé en ce qu'il comprend en outre une paire de lignes de système d'alimentation parallèles présentant des longueurs égales, des première et seconde tensions d'alimentation étant appliquées sur la CPU et sur les mémoires via la paire de lignes de système
d'alimentation parallèles.
29. Dispositif électronique caractérisé en ce qu'il comprend: des premier et second substrats semiconducteurs (280, 281) comportant respectivement des première et seconde surfaces; une CPU (216) montée sur une zone de montage de puce prévue en une position centrale de la première surface du premier substrat semiconducteur (280); des mémoires (217-220, 225-228, 233-236, 241-244) montées sur au moins l'une des première et seconde surfaces du substrat semiconducteur; et des premier, second, troisième et quatrième groupes de lignes de signal parallèles respectives présentant des longueurs égales, les premier, second, troisième et quatrième groupes s'étendant respectivement sur la première surface depuis des côtés de la zone de montage de puce suivant quatre directions orthogonales et s'étendant sur la seconde surface en direction d'un centre afférent, dans lequel les mémoires situées à une distance égale de connexions entre les bornes de la CPU (216) et les premier à quatrième groupes de lignes de signal suivant les quatre directions orthogonales sont d'un type identique et sont connectées à des
groupes correspondants de lignes de signal.
30. Dispositif électronique selon la revendication 29, caractérisé en ce que les premier à quatrième groupes de lignes de signal incluent respectivement des paires de lignes de signal sur lesquelles des signaux numériques d'émission complémentaires sont transférés.
31. Dispositif électronique selon la revendication 29, caractérisé en ce qu'il comprend en outre une paire de lignes de système d'alimentation parallèles présentant des longueurs égales, des première et seconde tensions d'alimentation étant appliquées sur
la CPU (216) et sur les mémoires (217-220, 225-228, 233-236, 241-
244) via la paire de lignes de système d'alimentation parallèles.
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Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6480548B1 (en) * 1997-11-17 2002-11-12 Silicon Graphics, Inc. Spacial derivative bus encoder and decoder
US7031420B1 (en) * 1999-12-30 2006-04-18 Silicon Graphics, Inc. System and method for adaptively deskewing parallel data signals relative to a clock
JP3675688B2 (ja) * 2000-01-27 2005-07-27 寛治 大塚 配線基板及びその製造方法
JP2003168736A (ja) * 2001-11-30 2003-06-13 Hitachi Ltd 半導体素子及び高周波電力増幅装置並びに無線通信機
DE10256119B4 (de) * 2001-12-03 2016-08-04 Kanji Otsuka Elektronische Vorrichtung
US7061342B2 (en) * 2001-12-28 2006-06-13 Molex Incorporated Differential transmission channel link for delivering high frequency signals and power
US8847696B2 (en) * 2002-03-18 2014-09-30 Qualcomm Incorporated Flexible interconnect cable having signal trace pairs and ground layer pairs disposed on opposite sides of a flexible dielectric
US7336139B2 (en) * 2002-03-18 2008-02-26 Applied Micro Circuits Corporation Flexible interconnect cable with grounded coplanar waveguide
US6930381B1 (en) * 2002-04-12 2005-08-16 Apple Computer, Inc. Wire bonding method and apparatus for integrated circuit
JP4056348B2 (ja) * 2002-10-07 2008-03-05 株式会社ルネサステクノロジ 集積回路チップモジュールおよび携帯電話機
TW589541B (en) * 2003-03-07 2004-06-01 Acer Labs Inc Low cross-talk design and related method for co-layout of different buses in an electric board
JP4142992B2 (ja) * 2003-05-15 2008-09-03 株式会社フジクラ ＧＨｚ帯伝送の伝送線路構造およびＧＨｚ帯伝送に用いるコネクタ
JP2005027041A (ja) 2003-07-02 2005-01-27 Renesas Technology Corp 固体撮像装置
US8023280B2 (en) 2003-07-28 2011-09-20 Qualcomm Incorporated Communication circuit for driving a plurality of devices
CN100525583C (zh) * 2003-12-24 2009-08-05 莫莱克斯公司 具有变换阻抗和焊接平台的传输线
US7245173B2 (en) * 2004-08-16 2007-07-17 Texas Instruments Incorporated Method to reduce integrated circuit power consumption by using differential signaling within the device
JP4745697B2 (ja) * 2005-03-29 2011-08-10 富士通セミコンダクター株式会社 複数の配線層を有する半導体回路の端子層設定方法、端子層設定プログラム、配線端子延長処理プログラム、および、その端子層を設定に用いられる端子延長用コンポーネント
US7239213B2 (en) * 2005-08-23 2007-07-03 International Business Machines Corporation Reduced cross-talk signaling circuit and method
JP4804926B2 (ja) * 2006-01-12 2011-11-02 富士通セミコンダクター株式会社 半導体集積回路
JP5410664B2 (ja) * 2007-09-04 2014-02-05 寛治 大塚 半導体集積回路パッケージ、プリント配線板、半導体装置および電源供給配線構造
JP4412508B2 (ja) * 2007-10-04 2010-02-10 Ｎｅｃエレクトロニクス株式会社 半導体回路
KR100888063B1 (ko) * 2008-10-21 2009-03-11 최경덕 대용량 신호 전송 매체용 연성 인쇄 회로 기판
DE102011087827A1 (de) * 2011-12-06 2013-06-06 Endress + Hauser Flowtec Ag Verfahren und Schaltung zur Netzsynchronisation eines magnetisch-induktiven Durchflussmessgeräts
JP5933354B2 (ja) * 2012-06-12 2016-06-08 ルネサスエレクトロニクス株式会社 半導体装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5376902A (en) * 1993-08-31 1994-12-27 Motorola, Inc. Interconnection structure for crosstalk reduction to improve off-chip selectivity
JPH07202357A (ja) * 1993-12-28 1995-08-04 Kel Corp ２層構造フレキシブルプリント基板
US5633479A (en) * 1994-07-26 1997-05-27 Kabushiki Kaisha Toshiba Multilayer wiring structure for attaining high-speed signal propagation
JPH09283869A (ja) * 1996-04-09 1997-10-31 Matsushita Electric Ind Co Ltd 高周波機器

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2736107B2 (ja) * 1989-03-14 1998-04-02 株式会社東芝 信号配線基板
JPH0336614A (ja) * 1989-07-03 1991-02-18 Mitsumi Electric Co Ltd 回路モジュール
JPH0798620A (ja) * 1992-11-13 1995-04-11 Seiko Epson Corp 電子装置およびこれを用いたコンピュータ
JP3461204B2 (ja) * 1993-09-14 2003-10-27 株式会社東芝 マルチチップモジュール
US5418504A (en) * 1993-12-09 1995-05-23 Nottenburg; Richard N. Transmission line
JP3667855B2 (ja) 1996-01-25 2005-07-06 株式会社ルネサステクノロジ 半導体装置
US5841686A (en) * 1996-11-22 1998-11-24 Ma Laboratories, Inc. Dual-bank memory module with shared capacitors and R-C elements integrated into the module substrate
US6025742A (en) * 1997-12-31 2000-02-15 International Business Machines Corporation Low voltage differential swing driver circuit
US6160423A (en) * 1998-03-16 2000-12-12 Jazio, Inc. High speed source synchronous signaling for interfacing VLSI CMOS circuits to transmission lines
US6237056B1 (en) * 2000-07-14 2001-05-22 Videon, Inc. Apparatus and method for high speed board-to board ribbon cable data transfer

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5376902A (en) * 1993-08-31 1994-12-27 Motorola, Inc. Interconnection structure for crosstalk reduction to improve off-chip selectivity
JPH07202357A (ja) * 1993-12-28 1995-08-04 Kel Corp ２層構造フレキシブルプリント基板
US5633479A (en) * 1994-07-26 1997-05-27 Kabushiki Kaisha Toshiba Multilayer wiring structure for attaining high-speed signal propagation
JPH09283869A (ja) * 1996-04-09 1997-10-31 Matsushita Electric Ind Co Ltd 高周波機器

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
PATENT ABSTRACTS OF JAPAN vol. 1995, no. 11 26 December 1995 (1995-12-26) *
PATENT ABSTRACTS OF JAPAN vol. 1998, no. 02 30 January 1998 (1998-01-30) *

Also Published As

Publication number Publication date
DE19914305B4 (de) 2004-11-25
FR2782812B1 (fr) 2005-08-26
JPH11284126A (ja) 1999-10-15
US6693801B2 (en) 2004-02-17
US6522173B1 (en) 2003-02-18
JP3480306B2 (ja) 2003-12-15
US20030090291A1 (en) 2003-05-15
DE19914305A1 (de) 1999-10-07

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