JPH11284126A - 電子装置 - Google Patents

電子装置

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JPH11284126A
JPH11284126A JP10087457A JP8745798A JPH11284126A JP H11284126 A JPH11284126 A JP H11284126A JP 10087457 A JP10087457 A JP 10087457A JP 8745798 A JP8745798 A JP 8745798A JP H11284126 A JPH11284126 A JP H11284126A
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Fujitsu Ltd
Hitachi Ltd
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Sharp Corp
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Oki Electric Industry Co Ltd
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Sanyo Electric Co Ltd
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Abstract

(57)【要約】 【課題】ドライバから出力される送信デジタル信号を信
号配線を介してレシーバに伝送する伝送回路を有する電
子装置に関し、信号伝送の高速化を図る。 【解決手段】配線基板２０に形成する電源配線２７及び
接地配線２８をカップリング係数を大とする等長平行配
線からなるペア配線構造とし、ＣＭＯＳ差動ドライバ３
０に供給すべき相補信号エネルギーに対して電源・接地
配線ペア２６を電磁界がほぼ閉じた伝送線路として機能
させる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ドライバから出力
される送信デジタル信号を信号配線を介してレシーバに
伝送する伝送回路を有する電子装置に関する。
【０００２】
【従来の技術】図４８は従来の電子装置の一例を示す回
路図である。図４８中、１、２は信号配線、３は送信デ
ジタル信号ＴＳを相補送信デジタル信号ＣＳ、／ＣＳに
相補信号化し、これら相補送信デジタル信号ＣＳ、／Ｃ
Ｓを信号配線１、２に出力するＣＭＯＳ差動ドライバで
ある。
【０００３】また、４は信号配線１、２を伝送されてく
る相補送信デジタル信号ＣＳ、／ＣＳを受信して送信デ
ジタル信号ＴＳに対応した受信デジタル信号ＲＳを出力
するＣＭＯＳ差動レシーバである。
【０００４】また、ＣＭＯＳ差動ドライバ３において、
５は送信デジタル信号ＴＳと同相の正相送信デジタル信
号ＣＳを出力するＣＭＯＳドライバであり、６はプルア
ップ素子をなすｎＭＯＳトランジスタ、７はプルダウン
素子をなすｐＭＯＳトランジスタである。
【０００５】また、８は送信デジタル信号ＴＳと逆相化
してなる逆相送信デジタル信号／ＣＳを出力するＣＭＯ
Ｓインバータであり、９はプルアップ素子をなすｐＭＯ
Ｓトランジスタ、１０はプルダウン素子をなすｎＭＯＳ
トランジスタである。
【０００６】また、ＣＭＯＳ差動レシーバ４において、
１１は信号配線１を伝送されてくる正相送信デジタル信
号ＣＳを受信するＣＭＯＳドライバであり、１２はプル
アップ素子をなすｎＭＯＳトランジスタ、１３はプルダ
ウン素子をなすｐＭＯＳトランジスタである。
【０００７】また、１４は信号配線２を伝送されてくる
逆相送信デジタル信号／ＣＳを受信するＣＭＯＳインバ
ータであり、１５はプルアップ素子をなすｐＭＯＳトラ
ンジスタ、１６はプルダウン素子をなすｎＭＯＳトラン
ジスタである。
【０００８】このように構成された電子装置において
は、送信デジタル信号ＴＳがＬレベルからＨレベルに遷
移すると、ＣＭＯＳドライバ５においては、ｎＭＯＳト
ランジスタ６がＯＦＦからＯＮ、ｐＭＯＳトランジスタ
７がＯＮからＯＦＦとなり、ＣＭＯＳインバータ８にお
いては、ｐＭＯＳトランジスタ９がＯＮからＯＦＦ、ｎ
ＭＯＳトランジスタ１０がＯＦＦからＯＮとなる。
【０００９】この結果、ＣＭＯＳドライバ１１の入力端
をＬレベルからＨレベルに遷移させるための電荷がＣＭ
ＯＳドライバ５から信号配線１に供給されると共に、Ｃ
ＭＯＳインバータ１４の入力端をＨレベルからＬレベル
に遷移させるための電荷が信号配線２からＣＭＯＳイン
バータ８を介して接地に引き抜かれる。
【００１０】この現象は、ＣＭＯＳドライバ１１の入力
端をＬレベルからＨレベルに遷移させるための正の信号
エネルギーがＣＭＯＳドライバ５から信号配線１に供給
されると共に、ＣＭＯＳインバータ１４の入力端をＨレ
ベルからＬレベルに遷移させるための負の信号エネルギ
ーがＣＭＯＳインバータ８から信号配線２に供給される
と見ることができる。
【００１１】そして、ＣＭＯＳドライバ１１の入力端が
ＬレベルからＨレベル、ＣＭＯＳインバータ１４の入力
端がＨレベルからＬレベルになると、ＣＭＯＳドライバ
１１においては、ｎＭＯＳトランジスタ１２がＯＦＦか
らＯＮ、ｐＭＯＳトランジスタ１３がＯＮからＯＦＦと
なり、ＣＭＯＳインバータ１４においては、ｐＭＯＳト
ランジスタ１５がＯＦＦからＯＮ、ｎＭＯＳトランジス
タ１６がＯＮからＯＦＦとなる。
【００１２】この結果、ＣＭＯＳドライバ１１及びＣＭ
ＯＳインバータ１４の出力は、共にＬレベルからＨレベ
ルとなるので、ＣＭＯＳ差動レシーバ４が出力する受信
デジタル信号ＲＳはＬレベルからＨレベルとなり、ＣＭ
ＯＳ差動レシーバ４は、送信デジタル信号ＴＳを受信し
たことになる。
【００１３】これに対して、送信デジタル信号ＴＳがＨ
レベルからＬレベルに遷移すると、ＣＭＯＳドライバ５
においては、ｎＭＯＳトランジスタ６がＯＮからＯＦ
Ｆ、ｐＭＯＳトランジスタ７がＯＦＦからＯＮとなり、
ＣＭＯＳインバータ８においては、ｐＭＯＳトランジス
タ９がＯＦＦからＯＮ、ｎＭＯＳトランジスタ１０がＯ
ＮからＯＦＦとなる。
【００１４】この結果、ＣＭＯＳドライバ１１の入力端
をＨレベルからＬレベルに遷移させるための電荷が信号
配線１からＣＭＯＳドライバ５を介して接地に引き抜か
れると共に、ＣＭＯＳインバータ１４の入力端をＬレベ
ルからＨレベルに遷移させるための電荷がＣＭＯＳイン
バータ８から信号配線２に供給される。
【００１５】この現象は、ＣＭＯＳドライバ１１の入力
端をＨレベルからＬレベルに遷移させるための負の信号
エネルギーがＣＭＯＳドライバ５から信号配線１に供給
されると共に、ＣＭＯＳインバータ１４の入力端をＬレ
ベルからＨレベルに遷移させるための正の信号エネルギ
ーがＣＭＯＳインバータ８から信号配線２に供給される
と見ることができる。
【００１６】そして、ＣＭＯＳドライバ１１の入力端が
ＨレベルからＬレベル、ＣＭＯＳインバータ１４の入力
端がＬレベルからＨレベルになると、ＣＭＯＳドライバ
１１においては、ｎＭＯＳトランジスタ１２がＯＮから
ＯＦＦ、ｐＭＯＳトランジスタ１３がＯＦＦからＯＮと
なり、ＣＭＯＳインバータ１４においては、ｐＭＯＳト
ランジスタ１５がＯＮからＯＦＦ、ｎＭＯＳトランジス
タ１６がＯＦＦからＯＮとなる。
【００１７】この結果、ＣＭＯＳドライバ１１及びＣＭ
ＯＳインバータ１４の出力は、共にＨレベルからＬレベ
ルとなるので、ＣＭＯＳ差動レシーバ４が出力する受信
デジタル信号ＲＳはＨレベルからＬレベルとなり、ＣＭ
ＯＳ差動レシーバ４は、送信デジタル信号ＴＳを受信し
たことになる。
【００１８】このように、図４８に示す従来の電子装置
は、送信デジタル信号ＴＳが遷移した場合、ＣＭＯＳ差
動ドライバ３から相補信号エネルギーを信号配線１、２
に供給することにより、送信デジタル信号ＴＳを相補信
号化してなる相補送信デジタル信号ＣＳ、／ＣＳを信号
配線１、２を介してＣＭＯＳ差動レシーバ４に伝送する
というものである。
【００１９】
【発明が解決しようとする課題】図４８に示す従来の電
子装置において、信号配線１、２をカップリング係数が
１に近い等長平行配線とする場合には、信号配線１、２
を電磁界がほぼ閉じている伝送線路とし、相補送信デジ
タル信号ＣＳ、／ＣＳをＴＥＭ（ＴransversedＥlectro
magnetic Ｍode）伝送に近いモードで伝送し、信号伝送
の高速化を図ることができる。
【００２０】しかし、ＣＭＯＳ差動ドライバ３からＣＭ
ＯＳ差動レシーバ４に対して相補送信デジタル信号Ｃ
Ｓ、／ＣＳを信号配線１、２を介して伝送する場合、Ｃ
ＭＯＳ差動ドライバ３から信号配線１、２に供給される
相補信号エネルギーは電源配線から供給されるものであ
るから、信号伝送の更なる高速化を図るためには、電源
配線からＣＭＯＳ差動ドライバ３に対する相補信号エネ
ルギーの供給の高速化を図る必要があるが、この点に関
しては、従来、何ら提案されていない。
【００２１】本発明は、かかる点に鑑み、ドライバから
出力される送信デジタル信号を信号配線を介してレシー
バに伝送する伝送回路を有する電子装置であって、信号
伝送の更なる高速化を図ることができるようにした電子
装置を提供することを第１の目的とする。
【００２２】また、本発明は、ＣＰＵと複数のメモリと
を備えた電子装置であって、ＣＰＵとメモリとの間の信
号伝送の高速化を図ることができるようにした電子装置
を提供することを第２の目的とする。本発明の他の目的
は、本発明の説明の記載から明瞭になる。
【００２３】
【課題を解決するための手段】本発明中、第１の発明の
電子装置は、等長平行配線とされた第１、第２の信号配
線からなる１対以上の信号配線ペアを有する配線基板
に、前記１対以上の信号配線ペアの第１、第２の信号配
線に送信デジタル信号を相補信号化してなる相補送信デ
ジタル信号を出力する１個以上の差動ドライバを有する
集積回路チップを搭載してなる電子装置において、前記
配線基板は、前記１個以上の差動ドライバに第１、第２
の電源電圧を供給する等長平行配線とされた第１、第２
の電源配線からなる電源配線ペアを有しているというも
のである。
【００２４】本発明中、第１の発明においては、送信デ
ジタル信号が遷移すると、信号配線ペアに接続された差
動レシーバの入力端のレベルを遷移させる相補信号エネ
ルギーが差動ドライバから信号配線ペアに供給され、こ
の場合、信号配線ペアに供給される相補信号エネルギー
は、第１、第２の電源配線を介して差動ドライバに供給
される。
【００２５】ここに、本発明中、第１の発明によれば、
差動ドライバに第１、第２の電源電圧を供給する第１、
第２の電源配線は、等長平行配線とされているので、こ
れら第１、第２の電源配線は、差動ドライバに供給すべ
き相補信号エネルギーに対して、電磁界がほぼ閉じた伝
送線路として機能する。
【００２６】したがって、差動ドライバに供給すべき相
補信号エネルギーを、減衰させることなく、差動ドライ
バに高速に供給することができ、差動ドライバから出力
される相補送信デジタル信号の伝送の高速化を図ること
ができる。
【００２７】本発明中、第２の発明の電子装置は、第１
の発明において、信号配線ペアの特性インピーダンスを
Ｚ０、信号配線ペアの数をｎ、電源配線ペアの特性イン
ピーダンスをＺ１とすると、Ｚ１は、Ｚ０／ｎ又はＺ０
／ｎに可能な限り近い値とされているというものであ
る。
【００２８】本発明中、第２の発明によれば、電源配線
ペアは、特性インピーダンス上、信号配線ペアと整合又
は整合に近い状態とされるので、この点からも、第１、
第２の電源配線を介して差動ドライバに供給すべき相補
信号エネルギーを減衰させないで高速に供給することが
でき、相補送信デジタル信号の伝送の高速化を図ること
ができる。
【００２９】本発明中、第３の発明の電子装置は、第１
又は第２の発明において、電源配線ペア及び１対以上の
信号配線ペア、又は、２対以上の信号配線ペアが配線基
板の同一面に平行に形成されている場合において、各配
線ペアを構成する第１、第２の配線との幅方向の中心間
距離をａ、隣接する配線ペアとの間隔をｂとすると、ｂ
＞２ａとされているというものである。
【００３０】本発明中、第３の発明によれば、各配線ペ
アを構成する第１、第２の信号間のカップリング係数を
１に近づけることができるので、各配線ペアは、各配線
ペアに供給される相補信号エネルギーに対して良好な伝
送線路として機能する。
【００３１】本発明中、第４の発明の電子装置は、第１
又は第２の発明において、電源配線ペア及び１対以上の
信号配線ペア、又は、２対以上の信号配線ペアを構成す
る第１、第２の配線が配線基板を挟んで形成されている
場合において、配線基板の厚みをｔ、第１、第２の配線
の幅をｃ、隣接する配線ペアとの間隔をｓとすると、ｓ
／（ｔ＋ｃ）＞２とされているというものである。
【００３２】本発明中、第４の発明によれば、各配線ペ
アを構成する第１、第２の信号間のカップリング係数を
１に近づけることができるので、各配線ペアは、各配線
ペアに供給される相補信号エネルギーに対して良好な伝
送線路として機能する。
【００３３】本発明中、第５の発明の電子装置は、第
１、第２、第３又は第４の発明において、前記差動ドラ
イバは、オン抵抗を信号配線ペアの特性インピーダンス
と同一とされているというものである。
【００３４】本発明中、第５の発明によれば、信号配線
ペアを伝送される相補信号エネルギーが信号配線ペアに
接続されている差動レシーバで反射され、信号配線ペア
を逆走してくる場合であっても、逆走相補信号エネルギ
ーが再反射することを避けることができ、この点からし
ても、相補送信デジタル信号の伝送の高速化を図ること
ができる。
【００３５】本発明中、第６の発明の電子装置は、第
１、第２、第３、第４又は第５の発明において、信号配
線ペアを構成する第１、第２の信号配線の終端間に終端
抵抗が接続されているというものである。
【００３６】本発明中、第６の発明によれば、信号配線
ペアの終端での反射を避けることができるので、信号配
線ペアの途中に、高入力インピーダンスの差動レシーバ
を有する集積回路チップを接続することができ、信号配
線ペアを使用して１方向の高速信号伝送を行うことがで
きる。
【００３７】本発明中、第７の発明の電子装置は、第６
の発明において、前記差動ドライバはスリーステート差
動ドライバであり、前記集積回路チップは、第１、第２
の信号入力端子を信号配線ペアを構成する第１、第２の
信号配線に接続された高入力インピーダンスの差動レシ
ーバを有しているというものである。
【００３８】本発明中、第７の発明によれば、信号配線
ペアの途中に、高入力インピーダンスの差動レシーバ及
びスリーステート差動ドライバを有する集積回路チップ
を接続することができ、信号配線ペアを使用して双方向
の高速信号伝送を行うことができる。
【００３９】本発明中、第８の発明の電子装置は、第
１、第２、第３、第４、第５、第６又は第７の発明にお
いて、前記集積回路チップは、１個以上の差動ドライバ
に第１、第２の電源電圧を供給するチップ内の第１、第
２の電源配線間に第１のコンデンサを接続しているとい
うものである。
【００４０】本発明中、第８の発明によれば、第１、第
２の電源配線を介して差動ドライバに相補信号エネルギ
ーが供給される前に、第１のコンデンサから差動ドライ
バに対して相補信号エネルギーを供給することができる
ので、この点からしても、相補送信デジタル信号の伝送
の高速化を図ることができる。
【００４１】本発明中、第９の発明の電子装置は、第８
の発明において、第１のコンデンサは、電源用パッドの
下層に形成されているというものである。
【００４２】本発明中、第９の発明によれば、第８の発
明と同様の作用を得ることができると共に、集積回路チ
ップのチップ面を有効に使用することができる。
【００４３】本発明中、第１０の発明の電子装置は、第
８又は第９の発明において、前記集積回路チップの近傍
の電源配線ペアを構成する第１、第２の電源配線間に第
２のコンデンサを接続しているというものである。
【００４４】本発明中、第１０の発明によれば、第２の
コンデンサから第１のコンデンサに相補信号エネルギー
を供給することができるので、第８又は第９の発明と同
様の作用を得ることができると共に、第１のコンデンサ
の小容量化を図ることができる。
【００４５】本発明中、第１１の発明の電子装置は、第
１０の発明において、第２のコンデンサは、第１のコン
デンサから信号配線ペアの長さの１０分の１以下の距離
にある第１、第２の電源配線に接続され、容量を第１の
コンデンサの５倍以上とされているというものである。
【００４６】本発明中、第１１の発明によれば、第２の
コンデンサを設けず、第１のコンデンサのみを設ける場
合に比較して、第１のコンデンサの容量を１０分の１程
度にすることができる。
【００４７】本発明中、第１２の発明の電子装置は、第
１、第２、第３、第４、第５、第６、第７、第８、第
９、第１０又は第１１の発明において、前記集積回路チ
ップは、１個以上の差動ドライバに第１、第２の電源電
圧を供給するチップ内の第１、第２の電源配線を等長平
行配線とされているというものである。
【００４８】本発明中、第１２の発明によれば、集積回
路チップ内の第１、第２の電源配線を電磁界がほぼ閉じ
た伝送線路として機能させることができるので、相補信
号エネルギーの差動ドライバに対する供給を高速化する
ことができ、この点からも、相補送信デジタル信号の伝
送の高速化を図ることができる。
【００４９】本発明中、第１３の発明の電子装置は、１
本以上の信号配線を有する配線基板に、前記１本以上の
信号配線に非差動送信デジタル信号を出力する１個以上
のドライバを有する集積回路チップを搭載してなる電子
装置において、前記集積回路チップは、前記１個以上の
ドライバに第１、第２の電源電圧を供給するチップ内の
第１、第２の電源配線間に第１のコンデンサを接続して
いるというものである。
【００５０】本発明中、第１３の発明によれば、第１、
第２の電源配線を介して差動ドライバに相補信号エネル
ギーが供給される前に、第１のコンデンサから差動ドラ
イバに対して相補信号エネルギーを供給することができ
るので、送信デジタル信号の伝送の高速化を図ることが
できる。
【００５１】本発明中、第１４の発明の電子装置は、第
１３の発明において、第１のコンデンサは、電源用パッ
ドの下層に形成されているというものである。
【００５２】本発明中、第１４の発明によれば、第１３
の発明と同様の作用を得ることができると共に、集積回
路チップのチップ面を有効に使用することができる。
【００５３】本発明中、第１５の発明の電子装置は、第
１３又は第１４の発明において、前記集積回路チップの
近傍の第１、第２の電源配線間に第２のコンデンサを接
続しているというものである。
【００５４】本発明中、第１５の発明によれば、第２の
コンデンサから第１のコンデンサに相補信号エネルギー
を供給することができるので、第１３又は第１４の発明
と同様の作用を得ることができると共に、第１のコンデ
ンサの小容量化を図ることができる。
【００５５】本発明中、第１６の発明の電子装置は、第
１５の発明において、第２のコンデンサは、第１のコン
デンサから信号配線の長さの１０分の１以下の距離にあ
る第１、第２の電源配線に接続され、容量を第１のコン
デンサの５倍以上とされているというものである。
【００５６】本発明中、第１６の発明によれば、第２の
コンデンサを設けず、第１のコンデンサのみを設ける場
合に比較して、第１のコンデンサの容量を１０分の１程
度にすることができる。
【００５７】本発明中、第１７の発明の電子装置は、第
１、第２、第３、第４、第５、第６、第７、第８、第
９、第１０、第１１、第１２、第１３、第１４、第１５
又は第１６の発明において、差動ドライバ又はドライバ
の出力側に送信デジタル信号の第３高調波以上をカット
するローパスフィルタが挿入されているというものであ
る。
【００５８】本発明中、第１７の発明によれば、第１、
第２、第３、第４、第５、第６、第７、第８、第９、第
１０、第１１、第１２、第１３、第１４、第１５又は第
１６の発明と同様の作用を得ることができると共に、送
信デジタル信号として波形の良好な信号を伝送すること
ができる。
【００５９】本発明中、第１８の発明の電子装置は、第
１７の発明において、電源配線に前記ローパスフィルタ
の特性と同一特性のローパスフィルタを挿入させている
というものである。
【００６０】本発明中、第１８の発明によれば、第１７
の発明と同様の作用を得ることができると共に、送信デ
ジタル信号として第１７の発明以上に波形の良好な信号
を伝送することができる。
【００６１】本発明中、第１９の発明の電子装置は、第
１、第２、第３、第４、第５、第６、第７、第８、第
９、第１０、第１１、第１２、第１３、第１４、第１
５、第１６、第１７又は第１８の発明において、前記信
号配線に平行して結合器からなる受信部を備えていると
いうものである。
【００６２】本発明中、第１９の発明によれば、第１、
第２、第３、第４、第５、第６、第７、第８、第９、第
１０、第１１、第１２、第１３、第１４、第１５、第１
６、第１７又は第１８の発明と同様の作用を得ることが
できると共に、信号配線を伝送されてくる高速送信デジ
タル信号の受信を容易に行うことができる。
【００６３】本発明中、第２０の発明の電子装置は、第
１面の中央部に設定されたＣＰＵ搭載領域の各辺から四
方に延び、所定部分で第１面と対向する第２面に折り返
して第２面を中央部に向けて延びる等長平行配線とされ
た同数の信号配線からなる第１、第２、第３及び第４の
信号配線群を有する配線基板に、ＣＰＵがその信号端子
を第１、第２、第３及び第４の信号配線群の信号配線に
接続してＣＰＵ搭載領域に搭載されていると共に、第
１、第２、第３及び第４の信号配線群のＣＰＵの信号端
子接続箇所から同一距離部分に同一品種のメモリがそれ
ぞれその信号端子を第１、第２、第３又は第４の信号配
線群の信号配線に接続して搭載されているというもので
ある。
【００６４】本発明中、第２０の発明によれば、ＣＰＵ
と、ＣＰＵによりアクセスされる多数のメモリとを等長
平行配線とされた信号配線で接続する必要がある電子装
置を１枚の配線基板を使用して構成する場合に、信号配
線を最も短く形成することができ、ＣＰＵとメモリとの
間の信号伝送の高速化を図ることができる。
【００６５】本発明中、第２１の発明の電子装置は、対
向する第１、第２の配線基板を有し、第１の配線基板の
第２の配線基板との対向面の中央部に設定されたＣＰＵ
搭載領域の各辺から四方に延び、所定の部分で第２の配
線基板の第１の配線基板との対向面に折り返して第２の
配線基板の第１の配線基板との対向面を中央部に向けて
延びる等長平行配線とされた同数の信号配線からなる第
１、第２、第３及び第４の信号配線群からなる１対の配
線基板を有し、ＣＰＵがその信号端子を第１、第２、第
３及び第４の信号配線群の信号端子に接続してＣＰＵ搭
載領域に搭載されていると共に、第１、第２、第３及び
第４の信号配線群のＣＰＵの信号端子接続箇所から同一
距離部分に同一品種のメモリがそれぞれその信号端子を
第１、第２、第３又は第４の信号配線群の信号配線に接
続して搭載されているというものである。
【００６６】本発明中、第２１の発明によれば、ＣＰＵ
と、ＣＰＵによりアクセスされる多数のメモリとを等長
平行配線とされた信号配線で接続する必要がある電子装
置を１対の配線基板を使用して構成する場合に、信号配
線を最も短く形成することができ、ＣＰＵとメモリとの
間の信号伝送の高速化を図ることができる。
【００６７】本発明中、第２２の発明の電子装置は、対
向する第１、第２の半導体基板を有し、第１の半導体基
板の第２の半導体基板との対向面の中央部に設定された
ＣＰＵ搭載領域の各辺から四方に延び、所定の部分で第
２の半導体基板の第１の半導体基板との対向面に折り返
して第２の半導体基板の第１の半導体基板との対向面を
中央部に向けて延びる等長平行配線とされた同数の信号
配線からなる第１、第２、第３及び第４の信号配線群を
有する１対の半導体基板を有し、ＣＰＵがその信号端子
を第１、第２、第３及び第４の信号配線群の信号端子に
接続させてＣＰＵ形成領域に形成されると共に、第１、
第２、第３及び第４の信号配線群のＣＰＵの信号端子接
続箇所から同一距離部分に同一品種のメモリがそれぞれ
その信号端子を第１、第２、第３又は第４の信号配線群
の信号配線に接続させて形成されているというものであ
る。
【００６８】本発明中、第２２の発明によれば、ＣＰＵ
と、ＣＰＵによりアクセスされる多数のメモリとを等長
平行配線とされた信号配線で接続する必要がある電子装
置を１対の半導体基板を使用して構成する場合に、信号
配線を最も短く形成することができ、ＣＰＵとメモリと
の間の信号伝送の高速化を図ることができる。
【００６９】本発明中、第２３の発明の電子装置は、第
２０、第２１又は第２２の発明において、第１、第２、
第３及び第４の信号配線群の信号配線は、相補送信デジ
タル信号を伝送する信号配線ペアを構成しているという
ものである。
【００７０】本発明中、第２３の発明によれば、信号配
線ペアを電磁界がほぼ閉じた伝送線路として機能させる
ことができ、この点からも、ＣＰＵとメモリとの間の信
号伝送の高速化を図ることができる。
【００７１】本発明中、第２４の発明の電子装置は、第
２３の発明において、ＣＰＵ及びメモリに第１、第２の
電源電圧を供給する等長平行配線とされた第１、第２の
電源配線からなる電源配線ペアを有しているというもの
である。
【００７２】本発明中、第２４の発明によれば、ＣＰＵ
及びメモリに第１、第２の電源電圧を供給する第１、第
２の電源配線は等長平行配線とされているので、これら
第１、第２の電源配線は、ＣＰＵ及びメモリに供給すべ
き相補信号エネルギーに対して電磁界がほぼ閉じた伝送
線路として機能する。
【００７３】したがって、第１、第２の電源配線を介し
てＣＰＵ及びメモリに供給すべき相補信号エネルギー
を、減衰させることなく、ＣＰＵ及びメモリに高速に供
給することができ、ＣＰＵ及びメモリとの間での相補送
信デジタル信号の伝送の高速化を図ることができる。
【００７４】
【発明の実施の形態】以下、図１〜図４７を参照して、
本発明の第１実施形態〜第２７実施形態について説明す
る。
【００７５】第１実施形態・・図１〜図３ 図１は本発明の第１実施形態の概念図であり、本発明の
第１実施形態は、１対の信号配線ペアを有し、この１対
の信号配線ペアに分岐が存在せず、かつ、１方向の信号
伝送を行う伝送回路が構成されている場合を例にするも
のである。
【００７６】図１中、２０は配線基板、２１は配線基板
２０に形成されたカップリング係数を大とする等長平行
配線とされた信号配線２２、２３からなる信号配線ペア
である。
【００７７】また、２４は配線基板２０に形成された正
の電源電圧ＶＤＤを入力するための電源電圧入力端子、
２５は配線基板２０に形成された接地電圧ＶＳＳを入力
するための接地電圧入力端子である。
【００７８】また、２６は配線基板２０に形成されたカ
ップリング係数を大とする等長平行配線からなる電源配
線２７及び接地配線２８からなる電源・接地配線ペアで
あり、この電源・接地配線ペア２６は、その特性インピ
ーダンスを信号配線ペア２１の特性インピーダンスと同
一とされている。
【００７９】また、２９は配線基板２０に搭載された集
積回路チップ（以下、ＩＣチップという）であり、この
ＩＣチップ２９は、その電源電圧入力端子２９Ａを電源
配線２７に接続され、その接地電圧入力端子２９Ｂを接
地配線２８に接続され、その信号出力端子２９Ｃ、２９
Ｄをそれぞれ信号配線２２、２３の一端に接続されてい
る。
【００８０】また、ＩＣチップ２９において、３０は内
部回路（図示せず）から与えられる送信デジタル信号Ｔ
Ｓを相補送信デジタル信号ＣＳ、／ＣＳに相補信号化
し、これら相補送信デジタル信号ＣＳ、／ＣＳを信号出
力端子２９Ｃ、２９Ｄを介して信号配線２２、２３に出
力するＣＭＯＳ差動ドライバである。
【００８１】また、ＣＭＯＳ差動ドライバ３０におい
て、３１は図４８に示すＣＭＯＳドライバ５と同一構成
のＣＭＯＳドライバ、３２は図４８に示すＣＭＯＳイン
バータ８と同一構成のＣＭＯＳインバータである。
【００８２】また、３３は配線基板２０に搭載されたＩ
Ｃチップであり、ＩＣチップ３３は、その信号入力端子
３３Ａ、３３Ｂをそれぞれ信号配線２２、２３の他端に
接続されている。
【００８３】また、ＩＣチップ３３において、３４は信
号配線２２、２３を伝送されてくる相補送信デジタル信
号ＣＳ、／ＣＳを受信して送信デジタル信号ＴＳに対応
する受信デジタル信号ＲＳを内部回路（図示せず）に対
して出力するＣＭＯＳ差動レシーバであり、このＣＭＯ
Ｓ差動ドライバ３４は、図４８に示すＣＭＯＳ差動レシ
ーバ４と同一構成とされている。
【００８４】なお、信号配線ペア２１の特性インピーダ
ンスは、２０〜１００［Ω］の間で自由に設定すること
ができるが、ＣＭＯＳ差動レシーバ３４のゲートがＣＭ
ＯＳゲート（ＣＭＯＳドライバ及びＣＭＯＳインバー
タ）であるため、信号配線ペア２１を伝送されてきた相
補送信デジタル信号ＣＳ、／ＣＳが反射し、反射された
相補送信デジタル信号ＣＳ、／ＣＳは、信号配線ペア２
１を逆走し、ＣＭＯＳ差動ドライバ３０に達してしま
う。
【００８５】そこで、ＣＭＯＳ差動ドライバ３０のオン
抵抗を信号配線ペア２１の特性インピーダンスに整合さ
せ、信号配線ペア２１を逆走してくる反射相補送信デジ
タル信号ＣＳ、／ＣＳを吸収するように構成することが
好適であり、このように構成する場合には、信号配線ペ
ア２１を逆走してくる反射相補送信デジタル信号ＣＳ、
／ＣＳがＣＭＯＳ差動ドライバ３０側で再度反射するこ
となく、順走相補送信デジタル信号ＣＳ、／ＣＳをいか
なるタイミングでも乱すことはなくなる。
【００８６】図２は信号配線ペア２１及び電源・接地配
線ペア２６の第１構成例を示す概略的断面図であり、こ
の第１構成例では、これら信号配線ペア２１及び電源・
接地配線ペア２６がコプレーナ配線構造となるように、
配線基板２０を構成する絶縁基板３５の同一面に、信号
配線２２、２３と、電源配線２７と、接地配線２８とが
平行に形成されており、信号配線ペア２１及び電源・接
地配線ペア２６の周辺には、ペア配線構造ではない、い
わゆるベタの電源配線や接地配線は形成されていない。
【００８７】ここに、信号配線２２と信号配線２３の幅
方向の中心間距離、及び、電源配線２７と接地配線２８
の幅方向の中心間距離を共にａとし、信号配線ペア２１
と電源・接地配線ペア２６との間隔をｂとすると、ｂ＞
２ａとする場合には、信号配線２２と信号配線２３との
間のカップリング係数、及び、電源配線２７と接地配線
２８との間のカップリング係数を共に１に近くすること
ができ、信号配線ペア２１及び電源・接地配線ペア２６
を電磁界がほぼ閉じた伝送線路とすることができる。
【００８８】図３は信号配線ペア２１及び電源・接地配
線ペア２６の第２構成例を示す概略的断面図であり、こ
の第２構成例では、これら信号配線ペア２１及び電源・
接地配線ペア２６がスタック配線構造となるように、絶
縁基板３５を挟んで、信号配線２２と信号配線２３とが
対向し、電源配線２７と接地配線２８とが対向するよう
に形成されており、信号配線ペア２１及び電源・接地配
線ペア２６の周辺には、ペア配線構造ではない、いわゆ
るベタの電源配線、接地配線は形成されていない。
【００８９】ここに、絶縁基板３５の厚みをｔ、信号配
線２２、２３、電源配線２７及び接地配線２８の配線幅
を共にｃ、隣接する配線ペアとの間隔をｓとすると、ｓ
／（ｔ＋ｃ）＞２とする場合には、信号配線２２と信号
配線２３との間のカップリング係数、及び、電源配線２
７と接地配線２８との間のカップリング係数を共に１に
近くすることができ、信号配線ペア２１及び電源・接地
配線ペア２６を電磁界がほぼ閉じた伝送線路とすること
ができる。
【００９０】なお、電源・接地配線ぺア２６は、信号配
線ペア２１と等長、かつ、平行である必要はなく、自由
な方向に形成することができる。
【００９１】このように構成された本発明の第１実施形
態においては、送信デジタル信号ＴＳがＬレベルからＨ
レベルに遷移すると、ＣＭＯＳ差動レシーバ３４の正相
入力端子をＬレベルからＨレベルに遷移させるための正
の信号エネルギーがＣＭＯＳドライバ３１から信号配線
２２に供給され、信号配線２２上をＣＭＯＳ差動レシー
バ３４の正相入力端子に向かって伝送されると共に、Ｃ
ＭＯＳ差動レシーバ３４の逆相入力端子をＨレベルから
Ｌレベルに遷移させるための負の信号エネルギーがＣＭ
ＯＳインバータ３２から信号配線２３に供給され、信号
配線２３上をＣＭＯＳ差動レシーバ３４の逆相入力端子
に向かって伝送される。
【００９２】これに対して、送信デジタル信号ＴＳがＨ
レベルからＬレベルに遷移すると、ＣＭＯＳ差動レシー
バ３４の正相入力端子をＨレベルからＬレベルに遷移さ
せるための負の信号エネルギーがＣＭＯＳドライバ３１
から信号配線２２に供給され、信号配線２２上をＣＭＯ
Ｓ差動ドライバ３４の正相入力端子に向かって伝送され
ると共に、ＣＭＯＳ差動レシーバ３４の逆相入力端子を
ＬレベルからＨレベルに遷移させるための正の信号エネ
ルギーがＣＭＯＳインバータ３２から信号配線２３に供
給され、信号配線２３上をＣＭＯＳ差動レシーバ３４の
逆相入力端子に向かって伝送される。
【００９３】このように、本発明の第１実施形態におい
ては、送信デジタル信号ＴＳが遷移すると、相補信号エ
ネルギーが信号配線２２、２３上をＣＭＯＳ差動ドライ
バ３０からＣＭＯＳ差動レシーバ３４に向かって伝送さ
れるが、信号配線２２、２３は、カップリング係数を大
とする等長平行配線からなるペア配線構造とされている
ので、信号配線２２、２３を電磁界がほぼ閉じた伝送線
路とし、信号配線２２、２３上を伝送される相補信号エ
ネルギーの損失を小さくしてＴＥＭ伝送に近いモードで
伝送することができる。
【００９４】また、電源配線２７及び接地配線２８も、
カップリング係数を大とする等長平行配線からなるペア
配線構造とされているので、電源・接地配線ペア２６を
電磁界がほぼ閉じた伝送線路とし、たとえ、電源・接地
配線ペア２６が長い場合であっても、相補送信デジタル
信号ＣＳ、／ＣＳをＣＭＯＳ差動ドライバ３０からＣＭ
ＯＳ差動レシーバ３４に伝送するに必要な電源電圧入力
端子２４及び接地電圧入力端子２５からＣＭＯＳ差動ド
ライバ３０への相補信号エネルギーの伝送を相補信号エ
ネルギーの損失を小さくしてＴＥＭ伝送に近いモードで
行うことができる。
【００９５】しかも、電源・接地配線ペア２６の特性イ
ンピーダンスは、信号配線ペア２１の特性インピーダン
スと同一とされ、電源・接地配線ペア２６は、特性イン
ピーダンス上、信号配線ペア２１と整合するように構成
されているので、信号配線ペア２１で消費される相補信
号エネルギーと、電源電圧入力端子２４及び接地電圧入
力端子２５からＣＭＯＳ差動ドライバ３０に供給される
相補信号エネルギーが整合し、その損失を小さくするこ
とができる。
【００９６】したがって、本発明の第１実施形態によれ
ば、相補送信デジタル信号ＣＳ、／ＣＳの波形の変形が
実質的になくなり、ＣＭＯＳ差動ドライバ３０からＣＭ
ＯＳ差動レシーバ３４への信号配線ペア２１を介しての
相補送信デジタル信号ＣＳ、／ＣＳの光の速度に近い速
度での伝送を行うことができる。
【００９７】なお、ＩＣチップ２９内のＣＭＯＳ差動ド
ライバ３０に電源電圧及び接地電圧を供給する電源配線
及び接地配線も等長平行配線からなるペア配線構造とす
ることが好適であり、このようにする場合には、ＣＭＯ
Ｓ差動ドライバ３０からＣＭＯＳ差動レシーバ３４への
信号配線ペア２１を介しての相補送信デジタル信号Ｃ
Ｓ、／ＣＳの伝送の更なる高速化を図ることができる。
【００９８】また、本発明の第１実施形態によれば、Ｉ
Ｃチップ３３は、レシーバとして差動レシーバ３４を設
けているが、差動レシーバ３４は、同相ノイズ及び信号
配線２２、２３のどちらか一方に乗ったノイズに対して
は動作せず、相補送信デジタル信号ＣＳ、／ＣＳのみに
感知するので、伝送系をノイズマージンが大きい伝送系
とすることができる。したがって、信号電圧を低く下げ
ることができる。例えば、現行の回路で最も低い振幅
は、０.８Ｖ〜１.５Ｖあたりであるが、０.１Ｖ程度ま
で下げることが可能である。これにより、立ち上がり及
び立ち下がり勾配を低くでき、高周波信号の伝送を図る
ことができると共に、省電力を達成することができる。
【００９９】第２実施形態・・図４〜図６ 図４は本発明の第２実施形態の概念図であり、本発明の
第２実施形態は、２対の信号配線ペアを有し、これら２
対の信号配線ペアに分岐が存在せず、かつ、１方向の信
号伝送を行う伝送回路が構成されている場合を例にする
ものである。
【０１００】図４中、３６は配線基板、３７は配線基板
３６に形成されたカップリング係数を大とする等長平行
配線とされた信号配線３８、３９からなる信号配線ペ
ア、４０は配線基板３６に形成されたカップリング係数
を大とする等長平行配線とされた信号配線４１、４２か
らなる信号配線ペアである。なお、信号配線ペア３７、
４０は、カップリング係数及び特性インピーダンスをそ
れぞれ同一とされ、等長、かつ、平行とされている。
【０１０１】また、４３は配線基板３６に形成された正
の電源電圧ＶＤＤを入力するための電源電圧入力端子、
４４は配線基板３６に形成された接地電圧ＶＳＳを入力
するための接地電圧入力端子、４５は配線基板３６に形
成されたカップリング係数を大とする等長平行配線とさ
れた電源配線４６及び接地配線４７からなる電源・接地
配線ペアである。
【０１０２】また、信号配線ペア３７、４０の特性イン
ピーダンスをＺ０、電源・接地配線ペア４５の特性イン
ピーダンスをＺ１とすると、Ｚ１＝Ｚ０／２（但し、２
は信号配線ペアの数）とされている。なお、Ｚ１＝Ｚ０
／２とできない場合には、可能な限りこれに近い値とす
ることが好適である。
【０１０３】また、４８は配線基板３６に搭載されたＩ
Ｃチップであり、ＩＣチップ４８は、その電源電圧入力
端子４８Ａを電源配線４６に接続され、その接地電圧入
力端子４８Ｂを接地配線４７に接続され、その信号出力
端子４８Ｃ、４８Ｄ、４８Ｅ、４８Ｆをそれぞれ信号配
線３８、３９、４１、４２の一端に接続されている。
【０１０４】また、ＩＣチップ４８において、４９は内
部回路（図示せず）から与えられる送信デジタル信号Ｔ
Ｓ１を相補送信デジタル信号ＣＳ１、／ＣＳ１に相補信
号化し、これら相補送信デジタル信号ＣＳ１、／ＣＳ１
を信号出力端子４８Ｃ、４８Ｄを介して信号配線３８、
３９に出力するＣＭＯＳ差動ドライバであり、このＣＭ
ＯＳ差動ドライバ４９は、図４８に示すＣＭＯＳ差動ド
ライバ３と同一構成とされている。
【０１０５】また、５０は内部回路から与えられる送信
デジタル信号ＴＳ２を相補送信デジタル信号ＣＳ２、／
ＣＳ２に相補信号化し、これら相補送信デジタル信号Ｃ
Ｓ２、／ＣＳ２を信号出力端子４８Ｅ、４８Ｆを介して
信号配線４１、４２に出力するＣＭＯＳ差動ドライバで
あり、このＣＭＯＳ差動ドライバ５０は、図４８に示す
ＣＭＯＳ差動ドライバ３と同一構成とされている。
【０１０６】また、５１は配線基板３６に搭載されたＩ
Ｃチップであり、ＩＣチップ５１は、その信号入力端子
５１Ａ、５１Ｂ、５１Ｃ、５１Ｄをそれぞれ信号配線３
８、３９、４１、４２の他端に接続されている。
【０１０７】また、ＩＣチップ５１において、５２は信
号配線３８、３９を伝送されてくる相補送信デジタル信
号ＣＳ１、／ＣＳ１を受信して送信デジタル信号ＴＳ１
に対応する受信デジタル信号ＲＳ１を内部回路（図示せ
ず）に対して出力するＣＭＯＳ差動レシーバであり、こ
のＣＭＯＳ差動レシーバ５２は、図４８に示すＣＭＯＳ
差動レシーバ４と同一構成とされている。
【０１０８】また、５３は信号配線４１、４２を伝送さ
れてくる相補送信デジタル信号ＣＳ２、／ＣＳ２を受信
して送信デジタル信号ＴＳ２に対応する受信デジタル信
号ＲＳ２を内部回路に対して出力するＣＭＯＳ差動レシ
ーバであり、このＣＭＯＳ差動レシーバ５３は、図４８
に示すＣＭＯＳ差動レシーバ４と同一構成とされてい
る。
【０１０９】なお、信号配線ペア３７、４０の特性イン
ピーダンスは、２０〜１００［Ω］の間で自由に設定す
ることができるが、ＣＭＯＳ差動レシーバ５２、５３の
ゲートがＣＭＯＳゲート（ＣＭＯＳドライバ及びＣＭＯ
Ｓインバータ）であるため、信号配線ペア３７、４０を
それぞれ伝送されてきた相補送信デジタル信号ＣＳ１、
／ＣＳ１及び相補送信デジタル信号ＣＳ２、／ＣＳ２が
反射し、反射された相補送信デジタル信号ＣＳ１、／Ｃ
Ｓ１及び相補送信デジタル信号ＣＳ２、／ＣＳ２は、そ
れぞれ、信号配線ペア３７、４０を逆走し、ＣＭＯＳ差
動ドライバ４９、５０に達してしまう。
【０１１０】そこで、ＣＭＯＳ差動ドライバ４９、５０
のオン抵抗をそれぞれ信号配線ペア３７、４０の特性イ
ンピーダンスに整合させ、信号配線ペア３７、４０をそ
れぞれ逆走してくる反射相補送信デジタル信号ＣＳ１、
／ＣＳ１及び反射相補送信デジタル信号ＣＳ２、／ＣＳ
２を吸収するように構成することが好適であり、このよ
うに構成する場合には、信号配線ペア３７、４０をそれ
ぞれ逆走してくる反射相補送信デジタル信号ＣＳ１、／
ＣＳ１及び反射相補デジタル信号ＣＳ２、／ＣＳ２がＣ
ＭＯＳ差動ドライバ４９、５０側で再度反射することな
く、順走相補送信デジタル信号ＣＳ１、／ＣＳ１及び順
走相補送信デジタル信号ＣＳ２、／ＣＳ２をいかなるタ
イミングでも乱すことはなくなる。
【０１１１】図５は信号配線ペア３７、４０及び電源・
接地配線ペア４５の第１構成例を示す概略的断面図であ
り、この第１構成例では、これら信号配線ペア３７、４
０及び電源・接地配線ペア４５がコプレーナ配線構造と
なるように、配線基板３６を構成する絶縁基板５４の同
一面に、信号配線３８、３９、４１、４２と、電源配線
４６と、接地配線４７とが平行に形成されており、信号
配線ペア３７、４０及び電源・接地配線ペア４５の周辺
には、ペア配線構造ではない、いわゆるベタの電源配線
や接地配線は形成されていない。
【０１１２】ここに、信号配線３８と信号配線３９の幅
方向の中心間距離及び信号配線４１と信号配線４２の幅
方向の中心間距離をａ、電源配線４６と接地配線４７の
幅方向の中心間距離をａ’、信号配線ペア３７と信号配
線ペア４０との間隔をｂ、信号配線ペア３７と電源・接
地配線ペア４５との間隔をｂ’とすると、ｂ＞２ａ、
ｂ’＞２ａ’とする場合には、信号配線３８と信号配線
３９との間のカップリング係数、信号配線４１と信号配
線４２との間のカップリング係数、及び、電源配線４６
と接地配線４７との間のカップリング係数を共に１に近
くすることができ、信号配線ペア３７、４０及び電源・
接地配線ペア４５を電磁界がほぼ閉じた伝送線路とする
ことができる。
【０１１３】図６は信号配線ペア３７、４０及び電源・
接地配線ペア４５の第２構成例を示す概略的断面図であ
り、この第２構成例では、これら信号配線ペア３７、４
０及び電源・接地配線ペア４５がスタック配線構造とな
るように、絶縁基板５４を挟んで、信号配線３８と信号
配線３９とが対向し、信号配線４１と信号配線４２とが
対向し、電源配線４６と接地配線４７とが対向するよう
に形成されており、信号配線ペア３７、４０及び電源・
接地配線ペア４５の周辺には、ペア配線構造ではない、
いわゆるベタの電源配線、接地配線は形成されていな
い。
【０１１４】ここに、絶縁基板５４の厚みをｔ、信号配
線３８、３９、４１、４２の配線幅をｃ、電源配線４６
及び接地配線４７の配線幅をｃ’、信号配線ペア３７と
信号配線ペア３８との間隔をｓ、信号配線ペア３７と電
源・接地配線ペア４５との間隔をｃ’とすると、ｓ／
（ｔ＋ｃ）＞２、ｓ’／（ｔ＋ｃ’）＞２とする場合に
は、信号配線３８と信号配線３９との間のカップリング
係数、信号配線４１と信号配線４２との間のカップリン
グ係数、及び、電源配線４６と接地配線４７との間のカ
ップリング係数をそれぞれ１に近くすることができ、信
号配線ペア３７、４０及び電源・接地配線ペア４５を電
磁界がほぼ閉じた伝送線路とすることができる。
【０１１５】なお、電源・接地配線ぺア４５は、信号配
線ペア３７、４０と等長、かつ、平行である必要はな
く、自由な方向に形成することができる。
【０１１６】このように構成された本発明の第２実施形
態においては、送信デジタル信号ＴＳ１がＬレベルから
Ｈレベルに遷移すると、ＣＭＯＳ差動レシーバ５２の正
相入力端子をＬレベルからＨレベルに遷移させるための
正の信号エネルギーがＣＭＯＳ差動ドライバ４９の正相
出力端子から信号配線３８に供給され、信号配線３８上
をＣＭＯＳ差動レシーバ５２の正相入力端子に向かって
伝送されると共に、ＣＭＯＳ差動レシーバ５２の逆相入
力端子をＨレベルからＬレベルに遷移させるための負の
信号エネルギーがＣＭＯＳ差動ドライバ４９の逆相出力
端子から信号配線３９に供給され、信号配線３９上をＣ
ＭＯＳ差動レシーバ５３の逆相入力端子に向かって伝送
される。
【０１１７】また、送信デジタル信号ＴＳ２がＬレベル
からＨレベルに遷移すると、ＣＭＯＳ差動レシーバ５３
の正相入力端子をＬレベルからＨレベルに遷移させるた
めの正の信号エネルギーがＣＭＯＳ差動ドライバ５０の
正相出力端子から信号配線４１に供給され、信号配線４
１上をＣＭＯＳ差動レシーバ５３の正相入力端子に向か
って伝送されると共に、ＣＭＯＳ差動レシーバ５３の逆
相入力端子をＨレベルからＬレベルに遷移させるための
負の信号エネルギーがＣＭＯＳ差動ドライバ５０の逆相
出力端子から信号配線４２に供給され、信号配線４２上
をＣＭＯＳ差動レシーバ５３の逆相入力端子に向かって
伝送される。
【０１１８】これに対して、送信デジタル信号ＴＳ１が
ＨレベルからＬレベルに遷移すると、ＣＭＯＳ差動レシ
ーバ５２の正相入力端子をＨレベルからＬレベルに遷移
させるための負の信号エネルギーがＣＭＯＳ差動ドライ
バ４９の正相出力端子から信号配線３８に供給され、信
号配線３８上をＣＭＯＳ差動レシーバ５２の正相入力端
子に向かって伝送されると共に、ＣＭＯＳ差動レシーバ
５２の逆相入力端子をＬレベルからＨレベルに遷移させ
るための正の信号エネルギーがＣＭＯＳ差動ドライバ４
９の逆相出力端子から信号配線３９に供給され、信号配
線３９上をＣＭＯＳ差動レシーバ５３の逆相入力端子に
向かって伝送される。
【０１１９】また、送信デジタル信号ＴＳ２がＨレベル
からＬレベルに遷移すると、ＣＭＯＳ差動レシーバ５３
の正相入力端子をＨレベルからＬレベルに遷移させるた
めの負の信号エネルギーがＣＭＯＳ差動ドライバ５０の
正相出力端子から信号配線４１に供給され、信号配線４
１上をＣＭＯＳ差動レシーバ５３の正相入力端子に向か
って伝送されると共に、ＣＭＯＳ差動レシーバ５３の逆
相入力端子をＬレベルからＨレベルに遷移させるための
正の信号エネルギーがＣＭＯＳ差動ドライバ５０の逆相
出力端子から信号配線４２に供給され、信号配線４２上
をＣＭＯＳ差動レシーバ５３の逆相入力端子に向かって
伝送される。
【０１２０】このように、本発明の第２実施形態におい
ては、送信デジタル信号ＴＳ１、ＴＳ２が遷移すると、
相補信号エネルギーが信号配線３８、３９及び信号配線
４１、４２上をＣＭＯＳ差動レシーバ５２及びＣＭＯＳ
差動レシーバ５３に向かって伝送されるが、信号配線３
８、３９及び信号配線４１、４２はカップリング係数を
大とする等長平行配線からなるペア配線構造とされてい
るので、信号配線３８、３９及び信号配線４１、４２を
電磁界がほぼ閉じた伝送線路とし、信号配線３８、３９
及び信号配線４１、４２上を伝送される相補信号エネル
ギーの損失を小さくしてＴＥＭ伝送に近いモードで伝送
することができる。
【０１２１】また、電源配線４６及び接地配線４７も、
カップリング係数を大とする等長平行配線からなるペア
配線構造とされているので、電源・接地配線ペア４５を
電磁界がほぼ閉じた伝送線路とし、たとえ、電源・接地
配線ペア４５が長い場合であっても、相補送信デジタル
信号ＣＳ１、／ＣＳ１及び相補送信デジタル信号ＣＳ
２、／ＣＳ２をＣＭＯＳ差動レシーバ５２及びＣＭＯＳ
差動レシーバ５３に伝送するに必要な電源電圧入力端子
４３及び接地電圧入力端子４４からＣＭＯＳ差動ドライ
バ４９及びＣＭＯＳ差動ドライバ５０への相補信号エネ
ルギーの伝送をＴＥＭ伝送に近いモードで行うことがで
きる。
【０１２２】しかも、本発明の第２実施形態において
は、信号配線ペア３７、４０の特性インピーダンスをＺ
０、電源・接地配線ペア４５の特性インピーダンスをＺ
１とすると、Ｚ１＝Ｚ０／２とされ、電源・接地配線ペ
ア４５は、特性インピーダンス上、信号配線ペア３７、
４０と整合するように構成されているので、信号配線ペ
ア３７、４０で消費される相補信号エネルギーと、電源
電圧入力端子４３及び接地電圧入力端子４４から電源・
接地配線ペア４５を介してＣＭＯＳ差動ドライバ４９、
５０に供給される相補信号エネルギーが整合し、その損
失を小さくすることができる。
【０１２３】したがって、本発明の第２実施形態によれ
ば、相補送信デジタル信号ＣＳ１、／ＣＳ１及び相補送
信デジタル信号ＣＳ２、／ＣＳ２の波形変形が実質的に
なくなり、ＣＭＯＳ差動ドライバ４９及びＣＭＯＳ差動
ドライバ５０からそれぞれＣＭＯＳ差動レシーバ５２及
びＣＭＯＳ差動レシーバ５３への信号配線ペア３７及び
信号配線ペア４０を介しての相補送信デジタル信号ＣＳ
１、／ＣＳ１及び相補送信デジタル信号ＣＳ２、／ＣＳ
２の光の速度に近い速度での伝送を行うことができる。
【０１２４】なお、ＩＣチップ４８内のＣＭＯＳ差動ド
ライバ４９、５０に電源電圧及び接地電圧を供給する電
源配線及び接地配線も等長平行配線からなるペア配線構
造とすることが好適であり、このように構成する場合に
は、ＣＭＯＳ差動ドライバ４９、５０からＣＭＯＳ差動
レシーバ５２、５３への信号配線ペア３７、４０を介し
ての相補送信デジタル信号ＣＳ１、／ＣＳ１及び相補送
信デジタル信号ＣＳ２、／ＣＳ２の伝送の更なる高速化
を図ることができる。
【０１２５】また、本発明の第２実施形態によれば、Ｉ
Ｃチップ５１は、レシーバとして差動レシーバ５２、５
３を設けているが、差動レシーバ５２は、同相ノイズ及
び信号配線３８、３９のどちらか一方に乗ったノイズに
対しては動作せず、相補送信デジタル信号ＣＳ１、／Ｃ
Ｓ１のみに感知し、差動レシーバ５３は、同相ノイズ及
び信号配線４１、４２のどちらか一方に乗ったノイズに
対しては動作せず、相補送信デジタル信号ＣＳ２、／Ｃ
Ｓ２のみに感知するので、伝送系をノイズマージンが大
きい伝送系とすることができる。したがって、信号電圧
を低く下げることができる。例えば、現行の回路で最も
低い振幅は、０.８Ｖ〜１.５Ｖあたりであるが、０.１
Ｖ程度まで下げることが可能である。これにより、立ち
上がり及び立ち下がり勾配を低くでき、高周波信号の伝
送を図ることができると共に、省電力を達成することが
できる。
【０１２６】第３実施形態・・図７ 図７は本発明の第３実施形態の概念図であり、本発明の
第３実施形態は、１対の信号配線ペアを有し、この１対
の信号配線ペアに分岐が存在し、かつ、１方向の信号伝
送を行う伝送回路が構成されている場合を例にするもの
である。
【０１２７】図７中、５５は配線基板、５６は配線基板
５５に形成されたカップリング係数を大とする等長平行
配線とされた信号配線５７、５８からなる信号配線ペ
ア、５９は信号配線５７、５８を終端する終端抵抗であ
る。
【０１２８】また、６０は配線基板５５に形成された正
の電源電圧ＶＤＤを入力するための電源電圧入力端子、
６１は配線基板５５に形成された接地電圧ＶＳＳを入力
するための接地電圧入力端子である。
【０１２９】また、６２は配線基板５５に形成されたカ
ップリング係数を大とする等長平行配線とされた電源配
線６３及び接地配線６４からなる電源・接地配線ペアで
あり、電源・接地配線ペア６２の特性インピーダンス
は、信号配線ペア５６の特性インピーダンスと同一とさ
れている。
【０１３０】なお、信号配線ペア５６及び電源・接地配
線ペア６２は、図２に示す場合と同様にコプレーナ配線
構造としても良いし、図３に示す場合と同様にスタック
配線構造としても良い。
【０１３１】また、６５は配線基板５５に搭載されたＩ
Ｃチップであり、ＩＣチップ６５は、その電源電圧入力
端子６５Ａを電源配線６３に接続され、その接地電圧入
力端子６５Ｂを接地配線６４に接続され、その信号出力
端子６５Ｃ、６５Ｄをそれぞれ信号配線５７、５８の一
端に接続されている。
【０１３２】また、ＩＣチップ６５において、６６は内
部回路（図示せず）から与えられる送信デジタル信号Ｔ
Ｓを相補送信デジタル信号ＣＳ、／ＣＳに相補信号化
し、これら相補送信デジタル信号ＣＳ、／ＣＳを信号出
力端子６５Ｃ、６５Ｄを介して信号配線５７、５８に出
力するＣＭＯＳ差動ドライバであり、このＣＭＯＳ差動
ドライバ６６は、図４８に示すＣＭＯＳ差動ドライバ３
と同一構成とされている。
【０１３３】また、６７−１、６７−ｍは配線基板５５
に搭載された同種又は異種のＩＣチップであり、これら
ＩＣチップ６７−１、６７−ｍは、その信号入力端子６
７−１Ａ、６７−ｍＡを信号配線５７に接続され、その
信号入力端子６７−１Ｂ、６７−ｍＢを信号配線５８に
接続されている。
【０１３４】また、ＩＣチップ６７−１、６７−ｍにお
いて、６８−１、６８−ｍは信号配線５７、５８を伝送
されてくる相補信号ＣＳ、／ＣＳを受信する差動レシー
バをなすオペアンプである。
【０１３５】なお、オペアンプ６８−１は、その正相入
力端子を信号入力端子６７−１Ａに接続され、その逆相
入力端子を信号入力端子６７−１Ｂに接続され、オペア
ンプ６８−ｍは、その正相入力端子を信号入力端子６７
−ｍＡに接続され、その逆相入力端子を信号入力端子６
７−ｍＢに接続されている。
【０１３６】このように構成された本発明の第３実施形
態においては、送信デジタル信号ＴＳがＬレベルからＨ
レベルに遷移すると、オペアンプ６８−１、６８−ｍの
正相入力端子をＬレベルからＨレベルに遷移させるため
の正の信号エネルギーがＣＭＯＳ差動ドライバ６６の正
相出力端子から信号配線５７に供給され、信号配線５７
上をオペアンプ６８−１、６８−ｍに向かって伝送され
ると共に、オペアンプ６８−１、６８−ｍの逆相入力端
子をＨレベルからＬレベルに遷移させるための負の信号
エネルギーがＣＭＯＳ差動ドライバ６６の逆相出力端子
から信号配線５８に供給され、信号配線５８上をオペア
ンプ６８−１、６８−ｍの逆相入力端子に向かって伝送
される。
【０１３７】これに対して、送信デジタル信号ＴＳがＨ
レベルからＬレベルに遷移すると、オペアンプ６８−
１、６８−ｍの正相入力端子をＨレベルからＬレベルに
遷移させるための負の信号エネルギーがＣＭＯＳ差動ド
ライバ６６の正相出力端子から信号配線５７に供給さ
れ、信号配線５７上をオペアンプ６８−１、６８−ｍの
正相入力端子に向かって伝送されると共に、オペアンプ
６８−１、６８−ｍの逆相入力端子をＬレベルからＨレ
ベルに遷移させるための負の信号エネルギーがＣＭＯＳ
差動ドライバ６６の逆相出力端子から信号配線５８に供
給され、信号配線５８上をオペアンプ６８−１、６８−
ｍの逆相入力端子に向かって伝送される。
【０１３８】なお、オペアンプ６８−１、６８−ｍの入
力インピーダンスは、通常、信号配線ペア５６の特性イ
ンピーダンス（２０〜１００Ω）の１０００倍以上のハ
イインピーダンスとなっているので、信号配線ペア５６
を伝送されてくる相補信号エネルギーはオペアンプ６８
−１、６８−ｍでは殆ど吸収されず、そのままのエネル
ギー状態で終端抵抗５９に到達し、ここで全エネルギー
が熱となって消費される。したがって、相補信号エネル
ギーの反射は起こらないため、常に正しい相補送信デジ
タル信号ＣＳ、／ＣＳがオペアンプ６８−１、６８−ｍ
を通過することになる。
【０１３９】このように、本発明の第３実施形態におい
ては、送信デジタル信号ＴＳが遷移すると、相補信号エ
ネルギーが信号配線５７、５８上をオペアンプ６８−
１、６８−ｍに向かって伝送されるが、信号配線５７、
５８は、カップリング係数を大とする等長平行配線から
なるペア配線構造とされているので、信号配線５７、５
８を電磁界がほぼ閉じた伝送線路とし、信号配線５７、
５８上を伝送される相補信号エネルギーの損失を小さく
してＴＥＭ伝送に近いモードで伝送することができる。
【０１４０】また、電源配線６３及び接地配線６４も、
カップリング係数を大とする等長平行配線からなるペア
配線構造とされているので、電源・接地配線ペア６２を
電磁界がほぼ閉じた伝送線路とし、たとえ、電源・接地
配線ペア６２が長い場合であっても、相補送信デジタル
信号ＣＳ、／ＣＳをオペアンプ６８−１、６８−ｍに伝
送するに必要な電源電圧入力端子６０及び接地電圧入力
端子６１からＣＭＯＳ差動ドライバ６６への相補信号エ
ネルギーの伝送をＴＥＭ伝送に近いモードで行うことが
できる。
【０１４１】しかも、電源・接地配線ペア６２の特性イ
ンピーダンスは、信号配線ペア５６の特性インピーダン
スと同一とされ、電源・接地配線ペア６２は、特性イン
ピーダンス上、信号配線ペア５６と整合するように構成
されているので、この点からも、電源電圧入力端子６０
及び接地電圧入力端子６１から電源・接地配線ペア６２
を介してＣＭＯＳ差動ドライバ６６に供給される相補信
号エネルギーの損失を小さくすることができる。
【０１４２】したがって、本発明の第３実施形態によれ
ば、相補送信デジタル信号ＣＳ、／ＣＳの波形の変形が
実質的になくなり、ＣＭＯＳ差動ドライバ６６からオペ
アンプ６８−１、６８−ｍへの信号配線ペア５６を介し
ての相補送信デジタル信号ＣＳ、／ＣＳの光の速度に近
い速度での伝送を行うことができる。
【０１４３】なお、ＩＣチップ６５内のＣＭＯＳ差動ド
ライバ６６に電源電圧及び接地電圧を供給する電源配線
及び接地配線も平行配線からなるペア配線構造とするこ
とが好適であり、このように構成する場合には、ＣＭＯ
Ｓ差動ドライバ６６からオペアンプ６８−１、６８−ｍ
への信号配線ペア５６を介しての相補送信デジタル信号
ＣＳ、／ＣＳの伝送の更なる高速化を図ることができ
る。
【０１４４】また、本発明の第３実施形態によれば、Ｉ
Ｃチップ６７−１、６７−ｍは、差動レシーバとしてオ
ペアンプ６８−１、６８−ｍを設けているが、オペアン
プ６８−１、６８−ｍは、同相ノイズ及び信号配線５
７、５８のどちらか一方に乗ったノイズに対しては動作
せず、相補送信デジタル信号ＣＳ、／ＣＳのみに感知す
るので、伝送系をノイズマージンが大きい伝送系とする
ことができる。したがって、信号電圧を低く下げること
ができる。例えば、現行の回路で最も低い振幅は、０.
８Ｖ〜１.５Ｖあたりであるが、０.１Ｖ程度まで下げる
ことが可能である。これにより、立ち上がり及び立ち下
がり勾配を低くでき、高周波信号の伝送を図ることがで
きると共に、省電力を達成することができる。
【０１４５】第４実施形態・・図８〜図１０ 図８は本発明の第４実施形態の概念図であり、本発明の
第４実施形態は、２対の信号配線ペアを有し、これら２
対の信号配線ペアに分岐が存在し、かつ、１方向の信号
伝送を行う伝送回路が構成されている場合を例にするも
のである。
【０１４６】図８中、７０は配線基板、７１は配線基板
７０に形成されたカップリング係数を大とする等長平行
配線とされた信号配線７２、７３からなる信号配線ペ
ア、７５は配線基板７０に形成されたカップリング係数
を大とする等長平行配線とされた信号配線７６、７７か
らなる信号配線ペアである。なお、信号配線ペア７１、
７５は、カップリング係数及び特性インピーダンスをそ
れぞれ同一とされ、等長、かつ、平行とされている。
【０１４７】また、７９は配線基板７０に形成された正
の電源電圧ＶＤＤを入力するための電源電圧入力端子、
８０は配線基板７０に形成された接地電圧ＶＳＳを入力
するための接地電圧入力端子、８１は配線基板７０に形
成されたカップリング係数を大とする等長平行配線とさ
れた電源配線８２及び接地配線８３からなる電源・接地
配線ペアである。
【０１４８】また、信号配線ペア７１、７５の特性イン
ピーダンスをＺ０、電源・接地配線ペア８１の特性イン
ピーダンスをＺ１とすると、Ｚ１＝Ｚ０／２（但し、２
は信号配線ペアの数）とされている。なお、Ｚ１＝Ｚ０
／２とできない場合には、可能な限りこれに近い値とす
ることが好適である。
【０１４９】また、信号配線ペア７１、７５及び電源・
接地配線ペア８１は、図５に示す場合と同様にコプレー
ナ配線構造としても良いし、図６に示す場合と同様にス
タック配線構造としても良い。
【０１５０】また、８４は配線基板７０に搭載されたＩ
Ｃチップであり、ＩＣチップ８４は、その電源電圧入力
端子８４Ａを電源配線８２に接続され、その接地電圧入
力端子８４Ｂを接地配線８３に接続され、その信号出力
端子８４Ｃ、８４Ｄ、８４Ｅ、８４Ｆをそれぞれ信号配
線７２、７３、７６、７７に接続されている。
【０１５１】また、ＩＣチップ８４において、８５は内
部回路（図示せず）から与えられる送信デジタル信号Ｔ
Ｓ１を相補送信デジタル信号ＣＳ１、／ＣＳ１に相補信
号化し、これら相補送信デジタル信号ＣＳ１、／ＣＳ１
を信号出力端子８４Ｃ、８４Ｄを介して信号配線７２、
７３に出力するＣＭＯＳ差動ドライバであり、このＣＭ
ＯＳ差動ドライバ８５は、図４８に示すＣＭＯＳ差動ド
ライバ３と同一構成とされている。
【０１５２】また、８６は内部回路から与えられる送信
デジタル信号ＴＳ２を相補送信デジタル信号ＣＳ２、／
ＣＳ２に相補信号化し、これら相補送信デジタル信号Ｃ
Ｓ２、／ＣＳ２を信号出力端子８４Ｅ、８４Ｆを介して
信号配線７６、７７に出力するＣＭＯＳ差動ドライバで
あり、このＣＭＯＳ差動ドライバ８６は、図４８に示す
ＣＭＯＳ差動ドライバ３と同一構成とされている。
【０１５３】また、８７−１、８７−ｍは配線基板７０
に搭載された同種又は異種のＩＣチップであり、これら
ＩＣチップ８７−１、８７−ｍは、その信号入力端子８
７−１Ａ、８７−ｍＡを信号配線７２に接続され、その
信号入力端子８７−１Ｂ、８７−ｍＢを信号配線７３に
接続され、その信号出力端子８７−１Ｃ、８７−ｍＣを
信号配線７６に接続され、その信号出力端子８７−１
Ｄ、８７−ｍＤを信号配線７７に接続されている。
【０１５４】また、ＩＣチップ８７−１、８７−ｍにお
いて、８８−１、８８−ｍは信号配線７２、７３を伝送
されてくる相補送信デジタル信号ＣＳ１、／ＣＳ１を受
信する差動レシーバをなすオペアンプ、８９−１、８９
−ｍは信号配線７６、７７を伝送されてくる相補送信デ
ジタル信号ＣＳ２、／ＣＳ２を受信する差動レシーバを
なすオペアンプである。
【０１５５】なお、オペアンプ８８−１は、その正相入
力端子を信号入力端子８７−１Ａに接続され、その逆相
入力端子を信号入力端子８７−１Ｂに接続されており、
オペアンプ８８−ｍは、その正相入力端子を信号入力端
子８７−ｍＡに接続され、その逆相入力端子を信号入力
端子８７−ｍＢに接続されている。
【０１５６】図９は信号配線ペア７１、７５を図５に示
すと同様にコプレーナ配線構造とした場合のＩＣチップ
搭載領域の構成例を示す概略的平面図であり、図９中、
９１−１Ａ、９１−１Ｂ、９１−１Ｃ、９１−１Ｄはそ
れぞれＩＣチップ８７−１の信号入力端子８７−１Ａ、
８７−１Ｂ、８７−１Ｃ、８７−１Ｄを接続すべきパッ
ド、９１−ｍＡ、９１−ｍＢ、９１−ｍＣ、９１−ｍＤ
はそれぞれＩＣチップ８７−ｍの信号入力端子８７−ｍ
Ａ、８７−ｍＢ、８７−ｍＣ、８７−ｍＤを接続すべき
パッドである。
【０１５７】図１０は信号配線ペア７１、７５を図６に
示すと同様にスタック配線構造とした場合のＩＣチップ
搭載領域の一部分の構成例を示す概略的斜視図であり、
配線基板７０を構成する絶縁基板は、図示を省略してい
る。
【０１５８】図１０中、９３は信号配線７３から導出さ
れている導電層、９４は配線基板７０（図示せず）の導
電層９３の形成領域に設けられたコンタクトホールに形
成された導電層、９５は絶縁基板の表面に形成され、導
電層９４に接続された導電層であり、この例では、導電
層９５がＩＣチップ８７−１の信号入力端子８７−１Ａ
を接続すべきパッド、信号配線７２の導電層９５に隣接
する部分９６がＩＣチップ８７−１の信号入力端子８７
−１Ｂを接続すべきパッドとされる。
【０１５９】このように構成された本発明の第４実施形
態においては、送信デジタル信号ＴＳ１がＬレベルから
Ｈレベルに遷移すると、オペアンプ８８−１、８８−ｍ
の正相入力端子をＬレベルからＨレベルに遷移させるた
めの正の信号エネルギーがＣＭＯＳ差動ドライバ８５の
正相出力端子から信号配線７２に供給され、信号配線７
２上をオペアンプ８８−１、８８−ｍに向かって伝送さ
れると共に、オペアンプ８８−１、８８−ｍの逆相入力
端子をＨレベルからＬレベルに遷移させるための負の信
号エネルギーがＣＭＯＳ差動ドライバ８５の逆相出力端
子から信号配線７３に供給され、信号配線７３上をオペ
アンプ８８−１、８８−ｍの逆相入力端子に向かって伝
送される。
【０１６０】また、送信デジタル信号ＴＳ２がＬレベル
からＨレベルに遷移すると、オペアンプ８９−１、８９
−ｍの正相入力端子をＬレベルからＨレベルに遷移させ
るための正の信号エネルギーがＣＭＯＳ差動ドライバ８
６の正相出力端子から信号配線７６に供給され、信号配
線７６上をオペアンプ８９−１、８９−ｍに向かって伝
送されると共に、オペアンプ８９−１、８９−ｍの逆相
入力端子をＨレベルからＬレベルに遷移させるための負
の信号エネルギーがＣＭＯＳ差動ドライバ８６の逆相出
力端子から信号配線７７に供給され、信号配線７７上を
オペアンプ８９−１、８９−ｍの逆相入力端子に向かっ
て伝送される。
【０１６１】これに対して、送信デジタル信号ＴＳ１が
ＨレベルからＬレベルに遷移すると、オペアンプ８８−
１、８８−ｍの正相入力端子をＨレベルからＬレベルに
遷移させるための負の信号エネルギーがＣＭＯＳ差動ド
ライバ８５の正相出力端子から信号配線７２に供給さ
れ、信号配線７２上をオペアンプ８８−１、８８−ｍに
向かって伝送されると共に、オペアンプ８８−１、８８
−ｍの逆相入力端子をＬレベルからＨレベルに遷移させ
るための正の信号エネルギーがＣＭＯＳ差動ドライバ８
５の逆相出力端子から信号配線７３に供給され、信号配
線７３上をオペアンプ８８−１、８８−ｍの逆相入力端
子に向かって伝送される。
【０１６２】また、送信デジタル信号ＴＳ２がＨレベル
からＬレベルに遷移すると、オペアンプ８９−１、８９
−ｍの正相入力端子をＨレベルからＬレベルに遷移させ
るための負の信号エネルギーがＣＭＯＳ差動ドライバ８
６の正相出力端子から信号配線７６に供給され、信号配
線７６上をオペアンプ８９−１、８９−ｍに向かって伝
送されると共に、オペアンプ８９−１、８９−ｍの逆相
入力端子をＬレベルからＨレベルに遷移させるための正
の信号エネルギーがＣＭＯＳ差動ドライバ８６の逆相出
力端子から信号配線７７に供給され、信号配線７７上を
オペアンプ８９−１、８９−ｍの逆相入力端子に向かっ
て伝送される。
【０１６３】なお、オペアンプ８８−１、８８−ｍ、８
９−１、８９−ｍの入力インピーダンスは、通常、信号
配線ペア７１、７５の特性インピーダンス（２０〜１０
０Ω）の１０００倍以上のハイインピーダンスとなって
いるので、信号配線ペア７１、７５を伝送されてくる相
補信号エネルギーはオペアンプ８８−１、８８−ｍ、８
９−１、８９−ｍでは殆ど吸収されず、そのままのエネ
ルギー状態で終端抵抗７４、７８に到達し、ここで全エ
ネルギーが熱となって消費される。したがって、相補信
号エネルギーの反射は起こらないため、常に正しい相補
送信デジタル信号ＣＳ１、／ＣＳ１及び相補送信デジタ
ル信号ＣＳ２、／ＣＳ２がそれぞれオペアンプ８８−
１、８８−ｍ及びオペアンプ８９−１、８９−ｍを通過
することになる。
【０１６４】このように、本発明の第４実施形態におい
ては、送信デジタル信号ＴＳ１、ＴＳ２が遷移すると、
相補信号エネルギーが信号配線７２、７３及び信号配線
７６、７７上をオペアンプ８８−１、８８−ｍ及びオペ
アンプ８９−１、８９−ｍに向かって伝送されるが、信
号配線７２、７３及び信号配線７６、７７は、カップリ
ング係数を大とする等長平行配線からなるペア配線構造
とされているので、信号配線７２、７３及び信号配線７
６、７７を電磁界がほぼ閉じた伝送線路とし、信号配線
７２、７３及び信号配線７６、７７上を伝送される相補
信号エネルギーの損失を小さくしてＴＥＭ伝送に近いモ
ードで伝送することができる。
【０１６５】また、電源配線８２及び接地配線８３も、
カップリング係数を大とする等長平行配線からなるペア
配線構造とされているので、電源・接地配線ペア８１を
電磁界がほぼ閉じた伝送線路とし、たとえ、電源・接地
配線ペア８１が長い場合であっても、相補送信デジタル
信号ＣＳ１、／ＣＳ１及び相補送信デジタル信号ＣＳ
２、／ＣＳ２をオペアンプ８８−１、８８−ｍ及びオペ
アンプ８９−１、８９−１ｍに伝送するに必要な電源電
圧入力端子７９及び接地電圧入力端子８０からＣＭＯＳ
差動ドライバ８５、８６への電源・接地配線ペア８１を
介しての相補信号エネルギーの伝送をＴＥＭ伝送に近い
モードで行うことができる。
【０１６６】しかも、本発明の第４実施形態において
は、信号配線ペア７１、７５の特性インピーダンスをＺ
０、電源・接地配線ペア８１の特性インピーダンスをＺ
１とすると、Ｚ１＝Ｚ０／２とされ、電源・接地配線ペ
ア８１は、特性インピーダンス上、信号配線ペア７１、
７５と整合するように構成されているので、信号配線ペ
ア７１、７５で消費される相補信号エネルギーと、電源
電圧入力端子７９及び接地電圧入力端子８０からＣＭＯ
Ｓ差動ドライバ８５、８６に供給される相補信号エネル
ギーが整合し、その損失を小さくすることができる。
【０１６７】したがって、本発明の第４実施形態によれ
ば、相補送信デジタル信号ＣＳ１、／ＣＳ１及び相補送
信デジタル信号ＣＳ２、／ＣＳ２の波形の変形が実質的
になくなり、ＣＭＯＳ差動ドライバ８５及びＣＭＯＳ差
動ドライバ８６からそれぞれオペアンプ８８−１、８８
−ｍ及びオペアンプ８９−１、８９−ｍへの信号配線ペ
ア７１及び信号配線ペア７５を介しての相補送信デジタ
ル信号ＣＳ１、／ＣＳ１及び相補送信デジタル信号ＣＳ
２、／ＣＳ２の光の速度に近い速度での伝送を行うこと
ができる。
【０１６８】なお、ＩＣチップ８４内のＣＭＯＳ差動ド
ライバ８５、８６に電源電圧及び接地電圧を供給する電
源配線及び接地配線も等長平行配線からなるペア配線構
造とすることが好適であり、このように構成する場合に
は、ＣＭＯＳ差動ドライバ８５及びＣＭＯＳ差動ドライ
バ８６からオペアンプ８８−１、８８−ｍ及びオペアン
プ８９−１、８９−ｍへの信号配線ペア７１及び信号配
線ペア７５を介しての相補送信デジタル信号ＣＳ１、／
ＣＳ１及び相補送信デジタル信号ＣＳ２、／ＣＳ２の伝
送の更なる高速化を図ることができる。
【０１６９】また、本発明の第４実施形態によれば、Ｉ
Ｃチップ８７−１、８７−ｍは、差動レシーバとしてオ
ペアンプ８８−１、８９−１、８８−ｍ、８９−ｍを設
けているが、オペアンプ８８−１、８８−ｍは、同相ノ
イズ及び信号配線７２、７３のどちらか一方に乗ったノ
イズに対しては動作せず、相補送信デジタル信号ＣＳ
１、／ＣＳ１のみに感知し、オペアンプ８９−１、８９
−ｍは、同相ノイズ及び信号配線７６、７７のどちらか
一方に乗ったノイズに対しては動作せず、相補送信デジ
タル信号ＣＳ２、／ＣＳ２のみに感知するので、伝送系
をノイズマージンが大きい伝送系とすることができる。
したがって、信号電圧を低く下げることができる。例え
ば、現行の回路で最も低い振幅は、０.８Ｖ〜１.５Ｖあ
たりであるが、０.１Ｖ程度まで下げることが可能であ
る。これにより、立ち上がり及び立ち下がり勾配を低く
でき、高周波信号の伝送を図ることができると共に、省
電力を達成することができる。
【０１７０】第５実施形態・・図１１〜図１３ 図１１は本発明の第５実施形態の概念図であり、本発明
の第５実施形態は、１対の信号配線ペアを有し、この１
対の信号配線ペアに分岐が存在し、かつ、双方向の信号
伝送を行う伝送回路が構成されている場合を例にするも
のである。
【０１７１】図１１中、９８は配線基板、９９は配線基
板９８に形成されたカップリング係数を大とする等長平
行配線とされた信号配線１００、１０１からなる信号配
線ペア、１０２は信号配線１００、１０１を終端する終
端抵抗である。
【０１７２】また、１０３は配線基板９８に形成された
正の電源電圧ＶＤＤを入力するための電源電圧入力端
子、１０４は配線基板９８に形成された接地電圧ＶＳＳ
を入力するための接地電圧入力端子である。
【０１７３】また、１０５は配線基板９８に形成された
カップリング係数を大とする等長平行配線とされた電源
配線１０６及び接地配線１０７からなる電源・接地配線
ペアであり、電源・接地配線ペア１０５の特性インピー
ダンスは、信号配線ペア９９の特性インピーダンスと同
一とされている。
【０１７４】なお、信号配線ペア９９及び電源・接地配
線ペア１０５は、図２に示すと同様にコプレーナ配線構
造としても良いし、図３に示すと同様にスタック配線構
造としても良い。
【０１７５】また、１０８は配線基板９８に搭載された
ＩＣチップであり、このＩＣチップ１０８は、その電源
電圧入力端子１０８Ａを電源配線１０６に接続され、そ
の接地電圧入力端子１０８Ｂを接地配線１０７に接続さ
れ、その信号出力端子１０８Ｃ、１０８Ｄをそれぞれ信
号配線１００、１０１に接続されている。
【０１７６】また、ＩＣチップ１０８において、１０９
は内部回路（図示せず）から与えられる送信デジタル信
号ＴＳを相補送信デジタル信号ＣＳ、／ＣＳに相補信号
化し、これら相補送信デジタル信号ＣＳ、／ＣＳを信号
出力端子１０８Ｃ、１０８Ｄを介して信号配線１００、
１０１に出力するスリーステイトＣＭＯＳ差動ドライバ
である。
【０１７７】図１２はスリーステイトＣＭＯＳ差動ドラ
イバ１０９の構成を示す回路図である。図１２中、１１
１は図４８に示すＣＭＯＳドライバ５と同一構成のＣＭ
ＯＳドライバ、１１２は図４８に示すＣＭＯＳインバー
タ８と同一構成のＣＭＯＳインバータである。
【０１７８】また、１１３、１１４はドライバ・イネー
ブル信号ＤＥによりＯＮ、ＯＦＦが制御されるｎＭＯＳ
トランジスタであり、ドライバ・イネーブル信号ＤＥ
は、スリーステイトＣＭＯＳ差動ドライバ１０９を活性
状態とする場合にはＨレベル、スリーステイトＣＭＯＳ
差動ドライバ１０９を非活性状態とする場合にはＬレベ
ルとされる。
【０１７９】また、図１１において、１１６は差動レシ
ーバをなすオペアンプ、１１７は信号配線１００、１０
１に接続されたＩＣチップ１０８内の信号配線を終端す
る終端抵抗部であり、オペアンプ１１６の正相入力端子
及び終端抵抗部１１７の一端１１７Ａは、信号入力端子
１０８Ｃに接続され、オペアンプ１１６の逆相入力端子
及び終端抵抗部１１７の他端１１７Ｂは、信号入力端子
１０８Ｄに接続されている。
【０１８０】図１３は終端抵抗部１１７の構成を示す回
路図である。図１３中、１１９はドライバ・イネーブル
信号ＤＥによりＯＮ、ＯＦＦが制御されるｎＭＯＳトラ
ンジスタ、１２０は終端抵抗である。
【０１８１】また、図１１において、１２２−１、１２
２−ｍは配線基板９８に搭載された同種又は異種のＩＣ
チップであり、これらＩＣチップ１２２−１、１２２−
ｍは、その信号入力端子１２２−１Ａ、１２２−ｍＡを
信号配線１００に接続され、その信号入力端子１２２−
１Ｂ、１２２−ｍＢを信号配線１０１に接続されてい
る。
【０１８２】また、ＩＣチップ１２２−１において、１
２３−１は差動レシーバをなすオペアンプであり、その
正相入力端子を信号入力端子１２２−１Ａに接続され、
その逆相入力端子を信号入力端子１２２−１Ｂに接続さ
れている。
【０１８３】また、１２４−１はスリーステイトＣＭＯ
Ｓ差動ドライバ１０９と同様に構成されたスリーステイ
トＣＭＯＳ差動ドライバであり、その正相出力端子を信
号入力端子１２２−１Ａに接続され、その逆相出力端子
を信号入力端子１２２−１Ｂに接続されている。
【０１８４】また、ＩＣチップ１２２−ｍにおいて、１
２３−ｍは差動レシーバをなすオペアンプであり、その
正相入力端子を信号入力端子１２２−ｍＡに接続され、
その逆相入力端子を信号入力端子１２２−ｍＢに接続さ
れている。
【０１８５】また、１２４−ｍはスリーステイトＣＭＯ
Ｓ差動ドライバ１０９と同様に構成されたスリーステイ
トＣＭＯＳ差動ドライバであり、その正相出力端子を信
号入力端子１２２−ｍＡに接続され、その逆相出力端子
を信号入力端子１２２−ｍＢに接続されている。
【０１８６】このように構成された本発明の第５実施形
態においては、ＩＣチップ１０８から発信されるライト
イネーブル信号ＷＥが活性状態の下で、送信デジタル信
号ＴＳがＬレベルからＨレベルに遷移すると、オペアン
プ１２３−１、１２３−ｍの正相入力端子をＬレベルか
らＨレベルに遷移させるための正の信号エネルギーがス
リーステイトＣＭＯＳ差動ドライバ１０９の正相出力端
子から信号配線１００に供給され、信号配線１００上を
オペアンプ１２３−１、１２３−ｍに向かって伝送され
ると共に、オペアンプ１２３−１、１２３−ｍの逆相入
力端子をＨレベルからＬレベルに遷移させるための負の
信号エネルギーがスリーステイトＣＭＯＳ差動ドライバ
１０９の逆相出力端子から信号配線１０１に供給され、
信号配線１０１上をオペアンプ１２３−１、１２３−ｍ
の逆相入力端子に向かって伝送される。
【０１８７】これに対して、送信デジタル信号ＴＳがＨ
レベルからＬレベルに遷移すると、オペアンプ１２３−
１、１２３−ｍの正相入力端子をＨレベルからＬレベル
に遷移させるための負の信号エネルギーがスリーステイ
トＣＭＯＳ差動ドライバ１０９の正相出力端子から信号
配線１００に供給され、信号配線１００上をオペアンプ
１２３−１、１２３−ｍに向かって伝送されると共に、
オペアンプ１２３−１、１２３−ｍの逆相入力端子をＬ
レベルからＨレベルに遷移させるための正の信号エネル
ギーがスリーステイトＣＭＯＳ差動ドライバ１０９の逆
相出力端子から信号配線１０１に供給され、信号配線１
０１上をオペアンプ１２３−１、１２３−ｍの逆相入力
端子に向かって伝送される。
【０１８８】なお、オペアンプ１２３−１、１２３−ｍ
の入力インピーダンスは、通常、信号配線ペア９９の特
性インピーダンス（２０〜１００Ω）の１０００倍以上
のハイインピーダンスとなっているので、信号配線ペア
９９を伝送されてくる相補信号エネルギーはオペアンプ
１２３−１、１２３−ｍでは殆ど吸収されず、そのまま
のエネルギー状態で終端抵抗１０２に到達し、ここで全
エネルギーが熱となって消費される。したがって、相補
信号エネルギーの反射は起こらないため、常に良好な波
形の相補送信デジタル信号ＣＳ、／ＣＳがオペアンプ１
２３−１、１２３−ｍを通過することになる。
【０１８９】また、ＩＣチップ１０８から発信されるリ
ードイネーブル信号ＲＥが活性状態で、ＩＣチップ１０
８のオペアンプ１１６が受信状態になると、ＩＣチップ
１２２−１のスリーステイトＣＭＯＳ差動ドライバ１２
４−１又はＩＣチップ１２２−ｍのスリーステイトＣＭ
ＯＳ差動ドライバ１２４−ｍから相補送信デジタル信号
が信号配線ペア９９に出力され、信号配線ペア９９を左
右に伝送されることになるが、右方向に伝送される相補
送信デジタル信号は、終端抵抗１０２で吸収され、左方
向に伝送される相補送信デジタル信号は、ＩＣチップ１
０８内の終端抵抗部１１７の終端抵抗１２０で吸収され
るので、相補送信デジタル信号に反射が起こることはな
く、オペアンプ１１６は、常に良好な波形の相補送信デ
ジタル信号を受信することができる。
【０１９０】なお、スリーステイトＣＭＯＳ差動ドライ
バ１０９、１２４−１、１２４−ｍのオン抵抗は、信号
配線ペア９９の特性インピーダンスの１／２以下の抵抗
であることが好ましい。
【０１９１】このように、本発明の第５実施形態におい
ては、ＩＣチップ１０８から発信されるライトイネーブ
ル信号ＷＥが活性状態の下で、送信デジタル信号ＴＳが
遷移すると、相補信号エネルギーが信号配線１００、１
０１上をオペアンプ１２３−１、１２３−ｍに向かって
伝送されるが、信号配線１００、１０１は、カップリン
グ係数を大とする等長平行配線からなるペア配線構造と
されているので、信号配線１００、１０１を電磁界がほ
ぼ閉じた伝送線路とし、信号配線１００、１０１上を伝
送される相補信号エネルギーの損失を小さくしてＴＥＭ
伝送に近いモードで伝送することができる。
【０１９２】また、電源配線１０６及び接地配線１０７
も、カップリング係数を大とする等長平行配線からなる
ペア配線構造とされているので、電源・接地配線ペア１
０５を電磁界がほぼ閉じた伝送線路とし、たとえ、電源
・接地配線ペア１０５が長い場合であっても、相補送信
デジタル信号ＣＳ、／ＣＳをオペアンプ１２３−１、１
２３−ｍに伝送するに必要な、電源電圧入力端子１０３
及び接地電圧入力端子１０４から電源・接地配線ペア１
０５を介してのスリーステイトＣＭＯＳ差動ドライバ１
０９への相補信号エネルギーの伝送をＴＥＭ伝送に近い
モードで行うことができる。
【０１９３】しかも、電源・接地配線ペア１０５の特性
インピーダンスは、信号配線ペア９９の特性インピーダ
ンスと同一とされ、電源・接地配線ペア１０５は、特性
インピーダンス上、信号配線ペア９９と整合するように
構成されているので、信号配線ペア９９で消費される相
補信号エネルギーと、電源電圧入力端子１０３及び接地
電圧入力端子１０４からスリーステイトＣＭＯＳ差動ド
ライバ１０９に供給される相補信号エネルギーが整合
し、その損失を小さくすることができる。
【０１９４】したがって、本発明の第５実施形態によれ
ば、相補送信デジタル信号ＣＳ、／ＣＳの波形の変形が
実質的になくなり、スリーステイトＣＭＯＳ差動ドライ
バ１０９からオペアンプ１２３−１、１２３−ｍへの信
号配線ペア９９を介しての相補送信デジタル信号ＣＳ、
／ＣＳの光の速度に近い速度での伝送を行うことができ
る。
【０１９５】なお、ＩＣチップ１０８内のスリーステイ
トＣＭＯＳ差動ドライバ１０９に電源電圧及び接地電圧
を供給する電源配線及び接地配線も等長平行配線からな
るペア配線構造とすることが好適であり、このように構
成する場合には、スリーステイトＣＭＯＳ差動ドライバ
１０９からオペアンプ１２３−１、１２３−ｍへの信号
配線ペア９９を介しての相補送信デジタル信号ＣＳ、／
ＣＳの伝送の更なる高速化を図ることができる。
【０１９６】また、本発明の第５実施形態によれば、Ｉ
Ｃチップ１２２−１、１２２−ｍは、差動レシーバとし
てオペアンプ１２３−１、１２３−ｍを設けているが、
オペアンプ１２３−１、１２３−ｍは、同相ノイズ及び
信号配線１００、１０１のどちらか一方に乗ったノイズ
に対しては動作せず、相補送信デジタル信号ＣＳ、／Ｃ
Ｓのみに感知するので、伝送系をノイズマージンが大き
い伝送系とすることができる。したがって、信号電圧を
低く下げることができる。例えば、現行の回路で最も低
い振幅は、０.８Ｖ〜１.５Ｖあたりであるが、０.１Ｖ
程度まで下げることが可能である。これにより、立ち上
がり及び立ち下がり勾配を低くでき、高周波信号の伝送
を図ることができると共に、省電力を達成することがで
きる。
【０１９７】第６実施形態・・図１４ 図１４は本発明の第６実施形態の概念図であり、本発明
の第６実施形態は、２組の信号配線ペアを有し、これら
２組の信号配線ペアに分岐が存在し、かつ、双方向の信
号伝送を行う伝送回路が構成されている場合を例にして
いる。
【０１９８】図１４中、１２６は配線基板、１２７は配
線基板１２６に形成されたカップリング係数を大とする
等長平行配線とされた信号配線１２８、１２９からなる
信号配線ペア、１３１は配線基板１２６に形成されたカ
ップリング係数を大とする等長平行配線とされた信号配
線１３２、１３３からなる信号配線ペアである。なお、
信号配線ペア１２７、１３１は、カップリング係数及び
特性インピーダンスをそれぞれ同一とされ、等長、か
つ、平行とされている。
【０１９９】また、１３５は配線基板１２６に形成され
た正の電源電圧ＶＤＤを入力するための電源電圧入力端
子、１３６は配線基板１２６に形成された接地電圧ＶＳ
Ｓを入力するための接地電圧入力端子、１３７は配線基
板１２６に形成されたカップリング係数を大とする等長
平行配線とされた電源配線１３８及び接地配線１３９か
らなる電源・接地配線ペアである。
【０２００】また、信号配線ペア１２７、１３１の特性
インピーダンスをＺ０、電源・接地配線ペア１３７の特
性インピーダンスをＺ１とすると、Ｚ１＝Ｚ０／２（但
し、２は信号配線ペアの数）とされている。なお、Ｚ１
＝Ｚ０／２とできない場合には、可能な限りこれに近い
値とすることが好適である。
【０２０１】また、信号配線ペア１２７、１３１及び電
源・接地配線ペア１３７は、図２に示すと同様にコプレ
ーナ配線構造としても良いし、図３に示すと同様にスタ
ック配線構造としても良い。
【０２０２】また、１４０は配線基板１２６に搭載され
たＩＣチップであり、このＩＣチップ１４０は、その電
源電圧入力端子１４０Ａを電源配線１３８に接続され、
その接地電圧入力端子１４０Ｂを接地配線１３９に接続
され、その信号出力端子１４０Ｃ、１４０Ｄ、１４０
Ｅ、１４０Ｆをそれぞれ信号配線１２８、１２９、１３
２、１３３に接続されている。
【０２０３】また、ＩＣチップ１４０において、１４１
は内部回路（図示せず）から与えられる送信デジタル信
号ＴＳ１を相補送信デジタル信号ＣＳ１、／ＣＳ１に相
補信号化し、これら相補送信デジタル信号ＣＳ１、／Ｃ
Ｓ１を信号出力端子１４０Ｃ、１４０Ｄを介して信号配
線１２８、１２９に出力する、図１１に示すスリーステ
イトＣＭＯＳ差動ドライバ１０９と同様に構成されたス
リーステイトＣＭＯＳ差動ドライバである。
【０２０４】また、１４２は内部回路から与えられる送
信デジタル信号ＴＳ２を相補送信デジタル信号ＣＳ２、
／ＣＳ２に相補信号化し、これら相補送信デジタル信号
ＣＳ２、／ＣＳ２を信号出力端子１４０Ｅ、１４０Ｆを
介して信号配線１３２、１３３に出力する、図１１に示
すスリーステイトＣＭＯＳ差動ドライバ１０９と同様に
構成されたスリーステイトＣＭＯＳ差動ドライバであ
る。
【０２０５】また、１４３は差動レシーバをなすオペア
ンプ、１４４は図１１に示す終端抵抗部１１７と同様に
構成された信号配線１２８、１２９に接続されたＩＣチ
ップ１４０内の信号配線を終端する終端抵抗部であり、
オペアンプ１４３の正相入力端子及び終端抵抗部１４４
の一端１４４Ａは、信号入力端子１４０Ｃに接続され、
オペアンプ１４３の逆相入力端子及び終端抵抗部１４４
の他端１４４Ｂは、信号入力端子１４０Ｄに接続されて
いる。
【０２０６】また、１４５は差動レシーバをなすオペア
ンプ、１４６は図１１に示す終端抵抗部１１７と同様に
構成された信号配線１３２、１３３に接続されたＩＣチ
ップ１４０内の信号配線を終端する終端抵抗部であり、
オペアンプ１４５の正相入力端子及び終端抵抗部１４６
の一端１４６Ａは、信号入力端子１４０Ｅに接続され、
オペアンプ１４５の逆相入力端子及び終端抵抗部１４６
の他端１４６Ｂは、信号入力端子１４０Ｆに接続されて
いる。
【０２０７】また、１４７−１、１４７−ｍは配線基板
１２６に搭載された同種又は異種のＩＣチップであり、
これらＩＣチップ１４７−１、１４７−ｍは、その信号
入力端子１４７−１Ａ、１４７−ｍＡを信号配線１２８
に接続され、その信号入力端子１４７−１Ｂ、１４７−
ｍＢを信号配線１２９に接続されている。
【０２０８】また、ＩＣチップ１４７−１において、１
４８−１は差動レシーバをなすオペアンプであり、その
正相入力端子を信号入力端子１４７−１Ａに接続され、
その逆相入力端子を信号入力端子１４７−１Ｂに接続さ
れている。
【０２０９】また、１４９−１は差動レシーバをなすオ
ペアンプであり、その正相入力端子を信号入力端子１４
７−１Ｃに接続され、その逆相入力端子を信号入力端子
１４７−１Ｄに接続されている。
【０２１０】また、１５０−１はスリーステイトＣＭＯ
Ｓ差動ドライバ１４１と同様に構成されたスリーステイ
トＣＭＯＳ差動ドライバであり、その正相出力端子を信
号入力端子１４７−１Ａに接続され、その逆相出力端子
を信号入力端子１４７−１Ｂに接続されている。
【０２１１】また、１５１−１はスリーステイトＣＭＯ
Ｓ差動ドライバ１４１と同様に構成されたスリーステイ
トＣＭＯＳ差動ドライバであり、その正相出力端子を信
号入力端子１４７−１Ｃに接続され、その逆相出力端子
を信号入力端子１４７−１Ｄに接続されている。
【０２１２】また、ＩＣチップ１４７−ｍにおいて、１
４８−ｍは差動レシーバをなすオペアンプであり、その
正相入力端子を信号入力端子１４７−ｍＡに接続され、
その逆相入力端子を信号入力端子１４７−ｍＢに接続さ
れている。
【０２１３】また、１４９−ｍは差動レシーバをなすオ
ペアンプであり、その正相入力端子を信号入力端子１４
７−ｍＣに接続され、その逆相入力端子を信号入力端子
１４７−ｍＤに接続されている。
【０２１４】また、１５０−ｍはスリーステイトＣＭＯ
Ｓ差動ドライバ１４１と同様に構成されたスリーステイ
トＣＭＯＳ差動ドライバであり、その正相出力端子を信
号入力端子１４７−ｍＡに接続され、その逆相出力端子
を信号入力端子１４７−ｍＢに接続されている。
【０２１５】また、１５１−ｍはスリーステイトＣＭＯ
Ｓ差動ドライバ１４１と同様に構成されたスリーステイ
トＣＭＯＳ差動ドライバであり、その正相出力端子を信
号入力端子１４７−ｍＣに接続され、その逆相出力端子
を信号入力端子１４７−ｍＤに接続されている。
【０２１６】このように構成された本発明の第６実施形
態においては、ＩＣチップ１４０から発信されるライト
イネーブル信号ＷＥが活性状態の下で、送信デジタル信
号ＴＳ１がＬレベルからＨレベルに遷移すると、オペア
ンプ１４８−１、１４８−ｍの正相入力端子をＬレベル
からＨレベルに遷移させるための正の信号エネルギーが
スリーステイトＣＭＯＳ差動ドライバ１４１の正相出力
端子から信号配線１２８に供給され、信号配線１２８上
をオペアンプ１４８−１、１４８−ｍに向かって伝送さ
れると共に、オペアンプ１４８−１、１４８−ｍの逆相
入力端子をＨレベルからＬレベルに遷移させるための負
の信号エネルギーがスリーステイトＣＭＯＳ差動ドライ
バ１４１の逆相出力端子から信号配線１２９に供給さ
れ、信号配線１２９上をオペアンプ１４８−１、１４８
−ｍの逆相入力端子に向かって伝送される。
【０２１７】また、送信デジタル信号ＴＳ２がＬレベル
からＨレベルに遷移すると、オペアンプ１４９−１、１
４９−ｍの正相入力端子をＬレベルからＨレベルに遷移
させるための正の信号エネルギーがスリーステイトＣＭ
ＯＳ差動ドライバ１４２の正相出力端子から信号配線１
３２に供給され、信号配線１３２上をオペアンプ１４９
−１、１４９−ｍに向かって伝送されると共に、オペア
ンプ１４９−１、１４９−ｍの逆相入力端子をＨレベル
からＬレベルに遷移させるための負の信号エネルギーが
スリーステイトＣＭＯＳ差動ドライバ１４２の逆相出力
端子から信号配線１３３に供給され、信号配線１３３上
をオペアンプ１４９−１、１４９−ｍの逆相入力端子に
向かって伝送される。
【０２１８】これに対して、送信デジタル信号ＴＳ１が
ＨレベルからＬレベルに遷移すると、オペアンプ１４８
−１、１４８−ｍの正相入力端子をＨレベルからＬレベ
ルに遷移させるための負の信号エネルギーがスリーステ
イトＣＭＯＳ差動ドライバ１４１の正相出力端子から信
号配線１２８に供給され、信号配線１２８上をオペアン
プ１４８−１、１４８−ｍに向かって伝送されると共
に、オペアンプ１４８−１、１４８−ｍの逆相入力端子
をＬレベルからＨレベルに遷移させるための正の信号エ
ネルギーがスリーステイトＣＭＯＳ差動ドライバ１４１
の逆相出力端子から信号配線１２９に供給され、信号配
線１２９上をオペアンプ１４８−１、１４８−ｍの逆相
入力端子に向かって伝送される。
【０２１９】また、送信デジタル信号ＴＳ２がＨレベル
からＬレベルに遷移すると、オペアンプ１４９−１、１
４９−ｍの正相入力端子をＨレベルからＬレベルに遷移
させるための負の信号エネルギーがスリーステイトＣＭ
ＯＳ差動ドライバ１４２の正相出力端子から信号配線１
３２に供給され、信号配線１３２上をオペアンプ１４９
−１、１４９−ｍに向かって伝送されると共に、オペア
ンプ１４９−１、１４９−ｍの逆相入力端子をＬレベル
からＨレベルに遷移させるための正の信号エネルギーが
スリーステイトＣＭＯＳ差動ドライバ１４２の逆相出力
端子から信号配線１３３に供給され、信号配線１３３上
をオペアンプ１４９−１、１４９−ｍの逆相入力端子に
向かって伝送される。
【０２２０】なお、オペアンプ１４８−１、１４８−
ｍ、１４９−１、１４９−ｍの入力インピーダンスは、
通常、信号配線ペア１２７、１３１の特性インピーダン
ス（２０〜１００Ω）の１０００倍以上のハイインピー
ダンスとなっているので、信号配線ペア１２７、１３１
を伝送されてくる相補信号エネルギーはオペアンプ１４
８−１、１４８−ｍ、１４９−１、１４９−ｍでは殆ど
吸収されず、そのままのエネルギー状態で終端抵抗１３
０、１３４に到達し、ここで全エネルギーが熱となって
消費される。したがって、相補信号エネルギーの反射は
起こらないため、常に良好な波形の相補送信デジタル信
号ＣＳ１、／ＣＳ１及び相補送信デジタル信号ＣＳ２、
／ＣＳ２がそれぞれオペアンプ１４８−１、１４８−ｍ
及びオペアンプ１４９−１、１４９−ｍを通過すること
になる。
【０２２１】また、ＩＣチップ１４０から発信されるリ
ードイネーブル信号ＲＥが活性状態で、ＩＣチップ１４
０のオペアンプ１４３、１４５が受信状態になると、Ｉ
Ｃチップ１４７−１のスリーステイトＣＭＯＳ差動ドラ
イバ１５０−１、１５１−１又はＩＣチップ１４７−ｍ
のスリーステイトＣＭＯＳ差動ドライバ１５０−ｍ、１
５１−ｍから相補送信デジタル信号が信号配線ペア１２
７、１３１に出力され、信号配線ペア１２７、１３１を
左右に伝送されることになるが、右方向に伝送される相
補送信デジタル信号は、終端抵抗１３０、１３４で吸収
され、左方向に伝送される相補送信デジタル信号は、Ｉ
Ｃチップ１４０内の終端抵抗部１４４、１４６の抵抗で
吸収されるので、相補送信デジタル信号に反射が起こる
ことはなく、オペアンプ１４３、１４５は、常に良好な
波形の相補送信デジタル信号を受信することができる。
【０２２２】なお、スリーステイトＣＭＯＳ差動ドライ
バ１４１、１４２、１５０−１、１５１−１、１５０−
ｍ、１５１−ｍのオン抵抗は、信号配線ペア１２７、１
３１の特性インピーダンスの１／２以下の抵抗であるこ
とが好ましい。
【０２２３】このように、本発明の第６実施形態におい
ては、ＩＣチップ１４０から発信されるライトイネーブ
ル信号ＷＥが活性状態の下で、送信デジタル信号ＴＳ
１、ＴＳ２が遷移すると、相補信号エネルギーが信号配
線１２８、１２９及び信号配線１３２、１３３上をオペ
アンプ１４８−１、１４８−ｍ及びオペアンプ１４９−
１、１４９−ｍに向かって伝送されるが、信号配線１２
８、１２９及び信号配線１３２、１３３は、カップリン
グ係数を大とする等長平行配線からなるペア配線構造と
されているので、信号配線１２８、１２９及び信号配線
１３２、１３３を電磁界がほぼ閉じた伝送線路とし、信
号配線１２８、１２９及び信号配線１３２、１３３上を
伝送される相補信号エネルギーの損失を小さくしてＴＥ
Ｍ伝送に近いモードで伝送することができる。
【０２２４】また、電源配線１３８及び接地配線１３９
も、カップリング係数を大とする等長平行配線からなる
ペア配線構造とされているので、電源・接地配線ペア１
３７を電磁界がほぼ閉じた伝送線路とし、たとえ、電源
・接地配線ペア１３７が長い場合であっても、相補送信
デジタル信号ＣＳ１、／ＣＳ１及び相補送信デジタル信
号ＣＳ２、／ＣＳ２をオペアンプ１４８−１、１４８−
ｍ及びオペアンプ１４９−１、１４９−ｍに伝送するに
必要な、電源電圧入力端子１３５及び接地電圧入力端子
１３６から電源・接地配線ペア１３７を介してのスリー
ステイトＣＭＯＳ差動ドライバ１４１、１４２への相補
信号エネルギーの伝送をＴＥＭ伝送に近いモードで行う
ことができる。
【０２２５】しかも、本発明の第６実施形態において
は、信号配線ペア１２７、１３１の特性インピーダンス
をＺ０、電源・接地配線ペア１３７の特性インピーダン
スをＺ１とすると、Ｚ１＝Ｚ０／２とされ、電源・接地
配線ペア１３７は、特性インピーダンス上、信号配線ペ
ア１２７、１３１に整合するように構成されているの
で、信号配線ペア１２７、１３１で消費される相補信号
エネルギーと、電源電圧入力端子１３５及び接地電圧入
力端子１３６からスリーステイトＣＭＯＳ差動ドライバ
１４１、１４２に供給される相補信号エネルギーが整合
し、その損失を小さくすることができる。
【０２２６】したがって、本発明の第６実施形態によれ
ば、相補送信デジタル信号ＣＳ１、／ＣＳ１及び相補送
信デジタル信号ＣＳ２、／ＣＳ２の波形の変形を実質的
になくなり、スリーステイトＣＭＯＳ差動ドライバ１４
１及びスリーステイトＣＭＯＳ差動ドライバ１４２から
オペアンプ１４８−１、１４８−ｍ及びオペアンプ１４
９−１、１４９−ｍへの信号配線ペア１２７及び信号配
線ペア１３１を介しての相補送信デジタル信号ＣＳ１、
／ＣＳ１及び相補送信デジタル信号ＣＳ２、／ＣＳ２の
光の速度に近い速度での伝送を行うことができる。
【０２２７】なお、ＩＣチップ１４０内のスリーステイ
トＣＭＯＳ差動ドライバ１４１、１４２に電源電圧ＶＤ
Ｄ及び接地電圧ＶＳＳを供給する電源配線及び接地配線
も等長平行配線からなるペア配線構造とすることが好適
であり、このように構成する場合には、スリーステイト
ＣＭＯＳ差動ドライバ１４１及びスリーステイトＣＭＯ
Ｓ差動ドライバ１４２からオペアンプ１４８−１、１４
８−ｍ及びオペアンプ１４９−１、１４９−ｍへの信号
配線ペア１２７及び信号配線ペア１３１を介しての相補
送信デジタル信号ＣＳ１、／ＣＳ１及び相補送信デジタ
ル信号ＣＳ２、／ＣＳ２の伝送の更なる高速化を図るこ
とができる。
【０２２８】また、本発明の第６実施形態によれば、Ｉ
Ｃチップ１４７−１、１４７−ｍは、差動レシーバとし
てオペアンプ１４８−１、１４９−１、１４８−ｍ、１
４９−ｍを設けているが、オペアンプ１４８−１、１４
８−ｍは、同相ノイズ及び信号配線１２８、１２９のど
ちらか一方に乗ったノイズに対しては動作せず、相補送
信デジタル信号ＣＳ１、／ＣＳ１のみに感知し、オペア
ンプ１４９−１、１４９−ｍは、同相ノイズ及び信号配
線１３２、１３３のどちらか一方に乗ったノイズに対し
ては動作せず、相補送信デジタル信号ＣＳ２、／ＣＳ２
のみに感知するので、伝送系をノイズマージンが大きい
伝送系とすることができる。したがって、信号電圧を低
く下げることができる。例えば、現行の回路で最も低い
振幅は、０.８Ｖ〜１.５Ｖあたりであるが、０.１Ｖ程
度まで下げることが可能である。これにより、立ち上が
り及び立ち下がり勾配を低くでき、高周波信号の伝送を
図ることができると共に、省電力を達成することができ
る。
【０２２９】第７実施形態・・図１５、図１６ 図１５は本発明の第７実施形態の概念図であり、本発明
の第７実施形態は、ＩＣチップ２９内に設けられている
ＣＭＯＳ差動ドライバ３０用の電源配線と接地配線との
間にコンデンサ１５３を接続し、その他については、図
１に示す本発明の第１実施形態と同様に構成したもので
ある。
【０２３０】ここに、例えば、ＣＭＯＳ差動ドライバ３
０の正相出力端子に出力される正相送信デジタル信号Ｃ
Ｓの立ち上がり時間が信号配線２２の全体をＨレベルに
するための信号エネルギーを供給する時間（信号配線２
２の伝送遅延時間）よりも遅い場合には、信号配線２２
に対する正の信号エネルギーの供給と、ＣＭＯＳ差動レ
シーバ３４に対する信号エネルギーの供給は平行して行
われ、ＣＭＯＳ差動レシーバ３４に信号配線２２の存在
を意識させることは、ほぼ無い。
【０２３１】これに対して、ＣＭＯＳ差動ドライバ３０
の正相出力端子に出力される正相送信デジタル信号ＣＳ
の立ち上がり時間が信号配線２２の全体をＨレベルにす
るための信号エネルギーを供給する時間よりも早い場合
には、正相送信デジタル信号ＣＳがＣＭＯＳ差動レシー
バ３４に伝送される前に、ＣＭＯＳ差動ドライバ３０か
ら出力される正相送信デジタル信号ＣＳをＨレベルにし
なければ、正相送信デジタル信号ＣＳの伝送の高速化を
図ることができない。
【０２３２】当然、反対に、正相送信デジタル信号ＣＳ
をＬレベルに遷移させる場合には、高エネルギー状態の
信号配線２２のエネルギーを高速に逃がす操作が正相送
信デジタル信号ＣＳの伝送の高速化を図るために必要と
なる。
【０２３３】ここに、良いレシーバとは、微弱な信号エ
ネルギーでも、それを充分関知して、自身の状態を遷移
させるものであり、信号立ち上がり時間が信号配線の遅
延よりも遅いときは、小さな信号エネルギーの供給で足
り、ドライバビリティの小さなドライバ（消費電力の小
さなドライバ）が使用できた。
【０２３４】ところが、信号配線の遅延時間よりに信号
の立ち上がり時間が短い高速の信号が出力されることが
通常となった現在、レシーバの特性よりも、まず、信号
配線への信号エネルギーの供給をどのようにするのかが
ドライバの設計において重要となってきた。
【０２３５】良いレシーバの特性を見ると、信号の電気
エネルギーを消費しない、即ち、入力抵抗の高いもので
あり、これを、例えば、１ＫΩであるとすると、これに
対して、信号配線の特性インピーダンスは２５〜２００
Ωである。したがって、信号配線は、レシーバより１桁
から２桁ものエネルギーを消費するものとなる。
【０２３６】ここに、例えば、信号配線の長さを３０ｃ
ｍ、信号の伝播速度を２×１０8ｍ／ｓとすると、信号
配線の伝搬に要する時間は、１.５ｎｓとなり、レシー
バがこの信号配線の中間に存在したとしても、この１.
５ｎｓの間は、信号配線に信号エネルギーを供給する時
間となり、ドライバは、この間、信号エネルギーを供給
し続けなければならない。即ち、ドライバのドライバビ
リティとして、信号配線の特性インピーダンスを負荷と
見なした能力がなければならない。
【０２３７】ここに、図１６はＩＣチップ内の電源配線
の電源電圧と、ＣＭＯＳ差動ドライバ３０から出力され
る正相送信デジタル信号ＣＳとの関係を示すタイムチャ
ートであり、図１６（Ａ）はコンデンサ１５３が存在し
ない場合、図１６（Ｂ）はコンデンサ１５３が存在する
場合を示しており、実線Ｐ１は電源電圧、実線Ｐ２は正
相送信デジタル信号ＣＳを示している。
【０２３８】即ち、差動ドライバ３０は、基本的にはス
イッチ回路であり、そのドライバビリティの源泉は電源
・接地配線ペア２６となるが、電源・接地配線ペア２６
の特性インピーダンスＺ１が信号配線ペア２１の特性イ
ンピーダンスＺ０よりも大きく、かつ、コンデンサ１５
３が存在していないと、図１６（Ａ）に示すように、電
源電圧の降下が起き、正相送信デジタル信号ＣＳの立ち
上がりは、なだらかになる。
【０２３９】これに対して、本発明の第７実施形態にお
いては、ＩＣチップ２９内に設けられているＣＭＯＳ差
動ドライバ３０用の電源配線と接地配線との間にはコン
デンサ１５３が接続されているので、電源・接地配線ペ
ア２６の特性インピーダンスＺ１が信号配線ペア２１の
特性インピーダンスＺ０よりも大きい場合であっても、
コンデンサ１５３の電荷が信号配線２２に供給され、図
１６（Ｂ）に示すように、差動ドライバ３０から出力さ
れる正相送信デジタル信号ＣＳは、立ち上がり波形の急
峻なものとなる。
【０２４０】ここに、ＣＭＯＳ差動ドライバ３０から信
号配線２２に信号エネルギーが供給される時間、即ち、
信号配線２２の遅延時間をｔpd［ｓ］とし、その間に信
号配線２２に流れる電流をＩ［Ａ］とすると、その間に
信号配線２２に供給される電荷量Ｑ［Ｃ］は、Ｑ＝Ｉｔ
［Ｃ］となる。そこで、送信デジタル信号ＣＳの振幅
（電圧）をＶ［Ｖ］とすると、この電荷量を蓄えるに必
要なコンデンサの容量Ｃ［Ｆ］は、Ｃ＝Ｑ／Ｖとなる。
【０２４１】たとえば、ＣＭＯＳ差動ドライバ３０のオ
ン抵抗を５０Ω、信号配線ペア２１の特性インピーダン
スを５０Ω、信号の振幅を０.１Ｖ、信号配線２２の遅
延時間ｔpdを１.５ｎｓとすると、Ｉ＝１ｍＡ、Ｑ＝１.
５ｐＣ、Ｃ＝１５ｐＦとなる。
【０２４２】ここに、信号配線ペア２１をスタック配線
構造とした場合において、真空誘電率をε0、絶縁基板
の誘電率をεr、信号配線２２、２３間への印加電圧を
Ｖ、信号配線２２の面積をＡ、信号配線２２、２３間の
距離をｄとすると、Ｑ＝ε0εrＶＡ／ｄが成立する。そ
こで、ε0＝８.８５×１０-12［Ｆ／ｍ］、εr＝３、Ｑ
＝１.５ｐＣとすると、Ａ／ｄ＝０.５６４ｍとなる。ま
た、ｄ＝２０ｎｍとすると、Ａ＝１.１３×１０-8ｍ2と
なり、寸法に直すと、Ａ＝０.１１ｍｍ×０.１１ｍｍと
なる。
【０２４３】この寸法は、とても、ＩＣチップ２９のア
クティブ領域内には埋め込めないが、電源電圧入力端子
２９Ａをなすボンディングパッド及び接地電圧入力端子
２９Ｂをなすボンディングパッドの下方に形成すること
ができる。
【０２４４】このように、本発明の第７実施形態によれ
ば、ＩＣチップ２９内に設けられているＣＭＯＳ差動ド
ライバ３０用の電源配線と接地配線との間にコンデンサ
１５３を接続しているので、送信デジタル信号ＴＳが遷
移した場合、電源・接地配線ペア２６を介してＣＭＯＳ
差動ドライバ３０に相補信号エネルギーが供給される前
に、コンデンサ１５３からＣＭＯＳ差動ドライバ３０に
相補信号エネルギーを供給することができ、図１に示す
本発明の第１実施形態以上に相補送信デジタル信号Ｃ
Ｓ、／ＣＳの伝送の高速化を図ることができる。
【０２４５】なお、本発明の第７実施形態は、特に、Ｚ
１（電源・接地配線ペア６２の特性インピーダンス）＞
Ｚ０（信号配線ペア５６の特性インピーダンス）の場合
に有効である。
【０２４６】第８実施形態・・図１７ 図１７は本発明の第８実施形態の概念図であり、本発明
の第８実施形態は、ＩＣチップ４８内に設けられている
ＣＭＯＳ差動ドライバ４９、５０用の電源配線と接地配
線との間にコンデンサ１５４を接続し、その他について
は、図４に示す本発明の第２実施形態と同様に構成した
ものである。
【０２４７】本発明の第８実施形態によれば、送信デジ
タル信号ＴＳ１、ＴＳ２が遷移した場合、電源・接地配
線ペア４５を介してＣＭＯＳ差動ドライバ４９、５０に
相補信号エネルギーが供給される前に、コンデンサ１５
４からＣＭＯＳ差動ドライバ４９、５０に相補信号エネ
ルギーを供給することができ、図４に示す本発明の第２
実施形態以上に相補送信デジタル信号ＣＳ１、／ＣＳ１
及び相補送信デジタル信号ＣＳ２、／ＣＳ２の伝送の高
速化を図ることができる。
【０２４８】なお、本発明の第８実施形態は、特に、Ｚ
１（電源・接地配線ペア４５の特性インピーダンス）＞
Ｚ０（信号配線ペア３７、４０の特性インピーダンス）
／２の場合に有効である。
【０２４９】第９実施形態・・図１８ 図１８は本発明の第９実施形態の概念図であり、本発明
の第９実施形態は、ＩＣチップ６５内に設けられている
ＣＭＯＳ差動ドライバ６６用の電源配線と接地配線との
間にコンデンサ１５５を接続し、その他については、図
７に示す本発明の第３実施形態と同様に構成したもので
ある。
【０２５０】本発明の第９実施形態によれば、送信デジ
タル信号ＴＳが遷移した場合、電源・接地配線ペア６２
を介してＣＭＯＳ差動ドライバ６６に相補信号エネルギ
ーが供給される前に、コンデンサ１５５からＣＭＯＳ差
動ドライバ６６に相補信号エネルギーを供給することが
でき、図７に示す本発明の第３実施形態以上に相補送信
デジタル信号ＣＳ、／ＣＳの伝送の高速化を図ることが
できる。
【０２５１】なお、本発明の第９実施形態は、特に、Ｚ
１（電源・接地配線ペア６２の特性インピーダンス）＞
Ｚ０（信号配線ペア５６の特性インピーダンス）の場合
に有効である。
【０２５２】第１０実施形態・・図１９ 図１９は本発明の第１０実施形態の概念図であり、本発
明の第１０実施形態は、ＩＣチップ８４内に設けられて
いるＣＭＯＳ差動ドライバ８５、８６用の電源配線と接
地配線との間にコンデンサ１５６を接続し、その他につ
いては、図８に示す本発明の第４実施形態と同様に構成
したものである。
【０２５３】本発明の第１０実施形態によれば、送信デ
ジタル信号ＴＳ１、ＴＳ２が遷移した場合、電源・接地
配線ペア８１を介してＣＭＯＳ差動ドライバ８５、８６
に相補信号エネルギーが供給される前に、コンデンサ１
５６からＣＭＯＳ差動ドライバ８５、８６に相補信号エ
ネルギーを供給することができ、図８に示す本発明の第
４実施形態以上に相補送信デジタル信号ＣＳ１、／ＣＳ
１及び相補送信デジタル信号ＣＳ２、／ＣＳ２の伝送の
高速化を図ることができる。
【０２５４】なお、本発明の第１０実施形態は、特に、
Ｚ１（電源・接地配線ペア８１の特性インピーダンス）
＞Ｚ０（信号配線ペア７１、７５の特性インピーダン
ス）／２の場合に有効である。
【０２５５】第１１実施形態・・図２０ 図２０は本発明の第１１実施形態の概念図であり、本発
明の第１１実施形態は、ＩＣチップ１０８内に設けられ
ているスリーステイトＣＭＯＳ差動ドライバ１０９用の
電源配線と接地配線との間にコンデンサ１５７を接続
し、その他については、図１１に示す本発明の第５実施
形態と同様に構成したものである。
【０２５６】本発明の第１１実施形態によれば、送信デ
ジタル信号ＴＳが遷移した場合、電源・接地配線ペア１
０５を介してスリーステイトＣＭＯＳ差動ドライバ１０
９に相補信号エネルギーが供給される前に、コンデンサ
１５７からスリーステイトＣＭＯＳ差動ドライバ１０９
に相補信号エネルギーを供給することができ、図１１に
示す本発明の第５実施形態以上に相補送信デジタル信号
ＣＳ、／ＣＳの伝送の高速化を図ることができる。
【０２５７】なお、本発明の第１１実施形態は、特に、
Ｚ１（電源・接地配線ペア１０５の特性インピーダン
ス）＞Ｚ０（信号配線ペア９９の特性インピーダンス）
の場合に有効である。
【０２５８】第１２実施形態・・図２１ 図２１は本発明の第１２実施形態の概念図であり、本発
明の第１２実施形態は、ＩＣチップ１４０内に設けられ
ているスリーステイトＣＭＯＳ差動ドライバ１４１、１
４２用の電源配線と接地配線との間にコンデンサ１５８
を接続し、その他については、図１４に示す本発明の第
６実施形態と同様に構成したものである。
【０２５９】本発明の第１２実施形態によれば、送信デ
ジタル信号ＴＳ１、ＴＳ２が遷移した場合、電源・接地
配線ペア１３７を介してスリーステイトＣＭＯＳ差動ド
ライバ１４１、１４２に相補信号エネルギーが供給され
る前に、コンデンサ１５８からスリーステイトＣＭＯＳ
差動ドライバ１４１、１４２に相補信号エネルギーを供
給することができ、図１４に示す本発明の第６実施形態
以上に相補送信デジタル信号ＣＳ１、／ＣＳ１及び相補
送信デジタル信号ＣＳ２、／ＣＳ２の伝送の高速化を図
ることができる。
【０２６０】なお、本発明の第１２実施形態は、特に、
なお、本発明の第９実施形態は、特に、Ｚ１（電源・接
地配線ペア１３７の特性インピーダンス）＞Ｚ０（信号
配線ペア１２７、１３１の特性インピーダンス）／２の
場合に有効である。
【０２６１】なお、第７実施形態〜第１２実施形態に示
すように、ＩＣチップ内の電源配線と接地配線との間に
コンデンサを接続することは、非差動送信デジタル信号
を出力するドライバを備えるＩＣチップを搭載している
電子装置にも適用することができ、そのようにする場合
には、非差動送信デジタル信号を出力するドライバを備
えるＩＣチップを搭載している電子装置において、非差
動送信デジタル信号の伝送の高速化を図ることができ
る。
【０２６２】第１３実施形態・・図２２、図２３ 図２２は本発明の第１３実施形態の概念図であり、本発
明の第１３実施形態は、ＩＣチップ２９の近傍の電源配
線２７と接地配線２８との間にコンデンサ１５９を接続
し、その他については、図１５に示す本発明の第７実施
形態と同様に構成したものである。
【０２６３】図２３は本発明の第１３実施形態を説明す
るためのタイムチャートであり、図２３（Ａ）はＩＣチ
ップ２９内のＣＭＯＳ差動ドライバ３０用の電源配線に
インダクタンスによる電圧降下が存在しない場合の電源
電流（破線Ｙ１）及び電圧降下が存在する場合の電源電
流（実線Ｙ２）を示している。
【０２６４】また、図２３（Ｂ）はＩＣチップ２９内の
ＣＭＯＳ差動ドライバ３０用の電源配線にインダクタン
スによる電圧降下が存在しない場合の電源電圧（破線Ｙ
３）、ＩＣチップ２９内にコンデンサ１５３がない場合
においてＩＣチップ２９内のＣＭＯＳ差動ドライバ３０
用の電源配線にインダクタンスによる電圧降下が存在す
る場合の電源電圧（実線Ｙ４）、コンデンサ１５３の容
量を１５ｐＦとした場合に、信号配線２２にコンデンサ
１５３のみから電源電圧を供給した場合のコンデンサ１
５３の電圧変化（実線Ｙ５）、コンデンサ１５３の容量
を１.５ｐＦとした場合に、信号配線２２にコンデンサ
１５３のみから電源電圧を供給した場合のコンデンサ１
５３の電圧変化（実線Ｙ６）を示している。
【０２６５】但し、本発明の第７実施形態で例を挙げた
ように、信号配線２２の遅延時間は１.５ｎｓ、電源電
流Ｉは１ｍＡ、送信デジタル信号ＣＳの振幅は０.１Ｖ
とし、送信デジタル信号ＴＳの立ち上がり時間ｔrは０.
１ｎｓとしている。
【０２６６】ここに、たとえば、送信デジタル信号ＴＳ
がＬレベルからＨレベルへの遷移を開始し、０.１ｎｓ
後にＨレベルとなると、コンデンサ１５３が存在しない
場合には、ＩＣチップ２９内のＣＭＯＳ差動ドライバ３
０用の電源配線にインダクタンスによる電圧降下が存在
する場合、電源電圧の電圧降下は０.０５Ｖとなるが、
コンデンサ１５３が存在すれば、この電源電圧の電圧降
下が０.０５Ｖとならないようにすることができる。
【０２６７】即ち、例えば、コンデンサ１５３の容量を
１５ｐＦとした場合において、信号配線２２にコンデン
サ１５３のみから電源電圧を供給した場合、送信デジタ
ル信号ＴＳがＬレベルからＨレベルに変化を開始した
後、１.５ｎｓが経過したとしても、電源電圧（コンデ
ンサ１５３の電圧）は、０.０８１Ｖに降下するにすぎ
ない。
【０２６８】これに対して、コンデンサ１５３の容量を
１.５ｐＦとした場合において、信号配線２２にコンデ
ンサ１５３のみから電源電圧を供給した場合、送信デジ
タル信号ＴＳがＬレベルからＨレベルに変化を開始した
後、１.５ｎｓが経過した場合には、電源電圧（コンデ
ンサ１５３の電圧）は、０.０１３Ｖに降下してしまう
が、送信デジタル信号ＴＳがＨレベルとなった後、０.
１ｎｓ程度の間であれば、電源電圧（コンデンサ１５３
の電圧）の降下を０.０６Ｖ程度に抑えることができ
る。
【０２６９】そこで、ＩＣチップ２９の近傍の電源配線
２７と接地配線２８との間に容量をコンデンサ１５３の
容量よりも大きくするコンデンサ１５９を接続すれば、
コンデンサ１５３の容量を小さくすることができ、しか
も、相補送信デジタル信号ＣＳ、／ＣＳの伝送の高速化
を図ることができる。本発明の第１３実施形態は、これ
を実現したものであり、パッドが微細化した場合におい
ても、パッドの下方にコンデンサ１５３を形成すること
ができる。
【０２７０】例えば、信号配線２２、２３の遅延時間の
１／１０以下で応答できる距離の電源配線２７と接地配
線２８との間にコンデンサ１５３の容量の５倍以上の容
量を有するコンデンサ１５９を接続する場合には、コン
デンサ１５３の容量を本発明の第７実施形態の場合の容
量（１５ｐＦ）の１／１０である１.５ｐＦにしても、
相補送信デジタル信号ＣＳ、／ＣＳの伝送の高速化を図
ることができる。
【０２７１】このように、本発明の第１３実施形態によ
れば、送信デジタル信号ＴＳが遷移した場合、電源・接
地配線ペア２６を介してＣＭＯＳ差動ドライバ３０に相
補信号エネルギーが供給される前に、コンデンサ１５３
からＣＭＯＳ差動ドライバ３０に相補信号エネルギーを
供給することができると共に、コンデンサ１５９からコ
ンデンサ１５３に相補信号エネルギーを供給することが
できるので、図１５に示す本発明の第７実施形態と同様
に相補送信デジタル信号ＣＳ、／ＣＳの伝送の高速化を
図ることができると共に、コンデンサ１５３の小容量化
を図ることができ、ＩＣチップ２９の微細化に対応する
ことができる。
【０２７２】なお、本発明の第１３実施形態は、特に、
Ｚ１（電源・接地配線ペア２６の特性インピーダンス）
＞Ｚ０（信号配線ペア２１の特性インピーダンス）の場
合に有効である。
【０２７３】第１４実施形態・・図２４ 図２４は本発明の第１４実施形態の概念図であり、本発
明の第１４実施形態は、ＩＣチップ４８の近傍の電源配
線４６と接地配線４７との間にコンデンサ１６０を接続
し、その他については、図１７に示す本発明の第８実施
形態と同様に構成したものである。
【０２７４】本発明の第１４実施形態によれば、送信デ
ジタル信号ＴＳ１、ＴＳ２が遷移した場合、電源・接地
配線ペア４５を介してＣＭＯＳ差動ドライバ４９、５０
に相補信号エネルギーが供給される前に、コンデンサ１
５４からＣＭＯＳ差動ドライバ４９、５０に相補信号エ
ネルギーを供給することができると共に、コンデンサ１
６０からコンデンサ１５４に相補信号エネルギーを供給
することができるので、図１７に示す本発明の第８実施
形態と同様に相補送信デジタル信号ＣＳ１、／ＣＳ１及
び相補送信デジタル信号ＣＳ２、／ＣＳ２の伝送の高速
化を図ることができると共に、コンデンサ１５４の小容
量化を図ることができ、ＩＣチップ４８の微細化に対応
することができる。
【０２７５】なお、本発明の第１４実施形態は、特に、
Ｚ１（電源・接地配線ペア４５の特性インピーダンス）
＞Ｚ０（信号配線ペア３７、４０の特性インピーダン
ス）／２の場合に有効である。
【０２７６】第１５実施形態・・図２５ 図２５は本発明の第１５実施形態の概念図であり、本発
明の第１５実施形態は、ＩＣチップ６５の近傍の電源配
線６３と接地配線６４との間にコンデンサ１６１を接続
し、その他については、図１８に示す本発明の第９実施
形態と同様に構成したものである。
【０２７７】本発明の第１５実施形態によれば、送信デ
ジタル信号ＴＳが遷移した場合、電源・接地配線ペア６
２を介してＣＭＯＳ差動ドライバ６６に相補信号エネル
ギーが供給される前に、コンデンサ１５５からＣＭＯＳ
差動ドライバ６６に相補信号エネルギーを供給すること
ができると共に、コンデンサ１６１からコンデンサ１５
５に相補信号エネルギーを供給することができるので、
図１８に示す本発明の第９実施形態と同様に相補送信デ
ジタル信号ＣＳ、／ＣＳの伝送の高速化を図ることがで
きると共に、コンデンサ１５５の小容量化を図ることが
でき、ＩＣチップ６５の微細化に対応することができ
る。
【０２７８】なお、本発明の第１５実施形態は、特に、
Ｚ１（電源・接地配線ペア６２の特性インピーダンス）
＞Ｚ０（信号配線ペア５６の特性インピーダンス）の場
合に有効である。
【０２７９】第１６実施形態・・図２６ 図２６は本発明の第１６実施形態の概念図であり、本発
明の第１６実施形態は、ＩＣチップ８４の近傍の電源配
線８２と接地配線８３との間にコンデンサ１６２を接続
し、その他については、図１９に示す本発明の第１０実
施形態と同様に構成したものである。
【０２８０】本発明の第１６実施形態によれば、送信デ
ジタル信号ＴＳ１、ＴＳ２が遷移した場合、電源・接地
配線ペア８１を介してＣＭＯＳ差動ドライバ８５、８６
に相補信号エネルギーが供給される前に、コンデンサ１
５６からＣＭＯＳ差動ドライバ８５、８６に相補信号エ
ネルギーを供給することができると共に、コンデンサ１
６２からコンデンサ１５６に相補信号エネルギーを供給
することができるので、図１９に示す本発明の第１０実
施形態と同様に相補送信デジタル信号ＣＳ１、／ＣＳ１
及び相補送信デジタル信号ＣＳ２、／ＣＳ２の伝送の高
速化を図ることができると共に、コンデンサ１５６の小
容量化を図ることができ、ＩＣチップ８４の微細化に対
応することができる。
【０２８１】なお、本発明の第１６実施形態は、特に、
Ｚ１（電源・接地配線ペア８１の特性インピーダンス）
＞Ｚ０（信号配線ペア７１、７５の特性インピーダン
ス）／２の場合に有効である。
【０２８２】第１７実施形態・・図２７ 図２７は本発明の第１７実施形態の概念図であり、本発
明の第１７実施形態は、ＩＣチップ１０８の近傍の電源
配線１０６と接地配線１０７との間にコンデンサ１６３
を接続し、その他については、図２０に示す本発明の第
１１実施形態と同様に構成したものである。
【０２８３】本発明の第１７実施形態によれば、送信デ
ジタル信号ＴＳが遷移した場合、電源・接地配線ペア１
０５を介してスリーステイトＣＭＯＳ差動ドライバ１０
９に相補信号エネルギーが供給される前に、コンデンサ
１５７からスリーステイトＣＭＯＳ差動ドライバ１０９
に相補信号エネルギーを供給することができると共に、
コンデンサ１６３からコンデンサ１５７に相補信号エネ
ルギーを供給することができるので、図２０に示す本発
明の第１１実施形態と同様に相補送信デジタル信号Ｃ
Ｓ、／ＣＳの伝送の高速化を図ることができると共に、
コンデンサ１５７の小容量化を図ることができ、ＩＣチ
ップ１０８の微細化に対応することができる。
【０２８４】なお、本発明の第１７実施形態は、特に、
Ｚ１（電源・接地配線ペア１０５の特性インピーダン
ス）＞Ｚ０（信号配線ペア９９の特性インピーダンス）
の場合に有効である。
【０２８５】第１８実施形態・・図２８ 図２８は本発明の第１８実施形態の概念図であり、本発
明の第１８実施形態は、ＩＣチップ１４０の近傍の電源
配線１３８と接地配線１３９との間にコンデンサ１６４
を接続し、その他については、図２１に示す本発明の第
１２実施形態と同様に構成したものである。
【０２８６】本発明の第１８実施形態によれば、送信デ
ジタル信号ＴＳ１、ＴＳ２が遷移した場合、電源・接地
配線ペア１３７を介してスリーステイトＣＭＯＳ差動ド
ライバ１４１、１４２に相補信号エネルギーが供給され
る前に、コンデンサ１５８からスリーステイトＣＭＯＳ
差動ドライバ１４１、１４２に相補信号エネルギーを供
給することができると共に、コンデンサ１６４からコン
デンサ１５８に相補信号エネルギーを供給することがで
きるので、図２１に示す本発明の第１２実施形態と同様
に相補送信デジタル信号ＣＳ１、／ＣＳ１及び相補送信
デジタル信号ＣＳ２、／ＣＳ２の伝送の高速化を図るこ
とができると共に、コンデンサ１５８の小容量化を図る
ことができ、ＩＣチップ１４０の微細化に対応すること
ができる。
【０２８７】なお、本発明の第１８実施形態は、特に、
Ｚ１（電源・接地配線ペア１３７の特性インピーダン
ス）＞Ｚ０（信号配線ペア１２７、１３１の特性インピ
ーダンス）／２の場合に有効である。
【０２８８】また、第１３実施形態〜第１８実施形態に
示すように、ＩＣチップ内の電源配線と接地配線との間
にコンデンサを接続すると共に、ＩＣチップの近傍の電
源配線と接地配線との間にコンデンサを接続すること
は、非差動送信デジタル信号を出力するドライバを備え
るＩＣチップを搭載している電子装置にも適用すること
ができ、そのようにする場合には、非差動送信デジタル
信号を出力するドライバを備えるＩＣチップを搭載して
いる電子装置において、非差動送信デジタル信号の伝送
の高速化を図ることができる。
【０２８９】また、第１実施形態〜第１８実施形態にお
いて、相補送信デジタル信号を出力する差動ドライバの
出力端側に送信デジタル信号の第３高調波以上をカット
するローパスフィルタを挿入する場合には、送信デジタ
ル信号として波形の良好なデジタル信号を伝送させるこ
とができる。
【０２９０】また、相補送信デジタル信号を出力する差
動ドライバの出力端側に送信デジタル信号の第３高調波
以上をカットするローパスフィルタを挿入すると共に、
差動ドライバの電源電圧入力端子側及び接地電圧入力端
子側に送信デジタル信号の第３高調波以上をカットする
ローパスフィルタを挿入する場合には、送信デジタル信
号として更に波形の良好なデジタル信号を伝送させるこ
とができる。
【０２９１】また、送信デジタル信号の第３高調波以上
をカットするローパスフィルタは、送信デジタル信号の
基本周波数成分を通過域とするバンドパスフィルタと、
直流成分を通過域とするローパスフィルタとを並列接続
して構成しても良い。
【０２９２】また、このようなローパスフィルタは、Ｉ
Ｃチップの内部に作成しても良いし、配線とＩＣチップ
との間に接続させるようにしても良い。
【０２９３】また、このようなローパスフィルタを設け
ることは、非差動送信デジタル信号を出力するドライバ
を備えるＩＣチップを搭載している電子装置にも適用す
ることができ、そのようにする場合には、非差動送信デ
ジタル信号を出力するドライバを備えるＩＣチップを搭
載している電子装置において、非差動送信デジタル信号
として波形の良好なデジタル信号を伝送させることがで
きる。
【０２９４】第１９実施形態・・図２９〜図３３ 図２９及び図３０はそれぞれ本発明の第１９実施形態の
概略的平面図及び概略的下面図であり、図２９及び図３
０において、１６６は配線基板、１６７は配線基板１６
６の表面、１６８は配線基板１６６の裏面、１６９〜１
７２はスルーホール群である。
【０２９５】また、図３１及び図３２はそれぞれ配線基
板１６６の表面１６７及び裏面１６８に形成されている
配線の一部分を示す概略的平面図及び概略的下面図であ
り、図３１において、１７３は配線基板１６６の表面１
６７の中央部に設定された矩形のＣＰＵ搭載領域であ
り、図３２において、１７４は配線基板１６６の裏面１
６８の中央部に設定された矩形の終端抵抗形成領域であ
る。
【０２９６】また、図３１、図３２において、１７５は
ＣＰＵ搭載領域１７３の辺１７３Ａの近傍から配線基板
１６６の表面１６７側を配線基板１６６の辺１６６Ａに
向けて延び、スルーホール群１６９を介して配線基板１
６６の裏面１６８側に折り返し、配線基板１６６の裏面
１６８側を終端抵抗形成領域１７４に向けて延びるデー
タ線、アドレス信号線、コントロール信号線及びクロッ
ク信号線をなす等長平行配線とされた送信デジタル信号
を相補信号化してなる相補送信デジタル信号を伝送する
信号配線ペアからなる信号配線群である。
【０２９７】また、１７６はＣＰＵ搭載領域１７３の辺
１７３Ｂの近傍から配線基板１６６の表面１６７側を配
線基板１６６の辺１６６Ｂに向けて延び、スルーホール
群１７０を介して配線基板１６６の裏面１６８側に折り
返し、配線基板１６６の裏面１６８側を終端抵抗形成領
域１７４に向けて延びるデータ線、アドレス信号線、コ
ントロール信号線及びクロック信号線をなす等長平行配
線とされた送信デジタル信号を相補信号化してなる相補
送信デジタル信号を伝送する信号配線ペアからなる信号
配線群である。
【０２９８】また、１７７はＣＰＵ搭載領域１７３の辺
１７３Ｃの近傍から配線基板１６６の表面１６７側を配
線基板１６６の辺１６６Ｃに向けて延び、スルーホール
群１７１を介して配線基板１６６の裏面１６８側に折り
返し、配線基板１６６の裏面１６８側を終端抵抗形成領
域１７４に向けて延びるデータ線、アドレス信号線、コ
ントロール信号線及びクロック信号線をなす等長平行配
線とされた送信デジタル信号を相補信号化してなる相補
送信デジタル信号を伝送する信号配線からなる信号配線
群である。
【０２９９】また、１７８はＣＰＵ搭載領域１７３の辺
１７３Ｄの近傍から配線基板１６６の表面１６７側を配
線基板１６６の辺１６６Ｄに向けて延び、スルーホール
群１７２を介して配線基板１６６の裏面１６８側に折り
返し、配線基板１６６の裏面１６８側を終端抵抗形成領
域１７４に向けて延びるデータ線、アドレス信号線、コ
ントロール信号線及びクロック信号線をなす等長平行配
線とされた送信デジタル信号を相補信号化してなる相補
送信デジタル信号を伝送する信号配線からなる信号配線
群である。
【０３００】また、図３１において、１７９、１８０は
ＣＰＵ用の電源・接地配線ペア、１８１〜１８４、１８
９〜１９２、１９７〜２００、２０５〜２０８はメモリ
用の電源・接地配線ペア、図３２において、１８５〜１
８８、１９３〜１９６、２０１〜２０４、２０９〜２１
２はメモリ用の電源・接地配線ペア、２１３、２１４は
入出力チップ用の電源・接地配線ペアである。
【０３０１】また、図２９において、２１６は配線基板
１６６の表面１６７のＣＰＵ搭載領域１７３に搭載され
たＣＰＵであり、ＣＰＵ２１６は、データ入出力端子、
アドレス出力端子、コントロール信号出力端子、クロッ
ク入力端子、クロック出力端子を信号配線群１７５〜１
７８の信号配線に接続され、電源電圧入力端子及び接地
電圧入力端子を電源・接地配線ペア１７９、１８０を構
成する電源配線及び、接地配線に接続されている。
【０３０２】また、図２９及び図３０において、２１７
〜２２４、２２５〜２３２、２３３〜２４０、２４１〜
２４８は配線基板１６６の表面１６７及び裏面１６８に
搭載された同一品種のメモリである。
【０３０３】ここに、メモリ２１７〜２２４は、共に、
データ入出力端子、アドレス入力端子、コントロール信
号入力端子、クロック入力端子を信号配線群１７５の信
号配線に接続されている。また、これらメモリ２１７〜
２２４は、それぞれ、その電源電圧入力端子及び接地電
圧入力端子を電源・接地配線ペア１８１〜１８８を構成
する電源配線及び接地配線に接続されている。
【０３０４】また、メモリ２２５〜２３２は、共に、デ
ータ入出力端子、アドレス入力端子、コントロール信号
入力端子、クロック入力端子を信号配線群１７６の信号
配線に接続されている。また、これらメモリ２２５〜２
３２は、それぞれ、その電源電圧入力端子及び接地電圧
入力端子を電源・接地配線ペア１８９〜１９６を構成す
る電源配線及び接地配線に接続されている。
【０３０５】また、メモリ２３３〜２４０は、共に、デ
ータ入出力端子、アドレス入力端子、コントロール信号
入力端子、クロック入力端子を信号配線群１７７の信号
配線に接続されている。また、これらメモリ２３３〜２
４０は、それぞれ、その電源電圧入力端子及び接地電圧
入力端子を電源・接地配線ペア１９７〜２０４を構成す
る電源配線及び接地配線に接続されている。
【０３０６】また、メモリ２４１〜２４８は、共に、デ
ータ入出力端子、アドレス入力端子、コントロール信号
入力端子、クロック入力端子を信号配線群１７８の信号
配線に接続されている。また、これらメモリ２４１〜２
４８は、それぞれ、その電源電圧入力端子及び接地電圧
入力端子を電源・接地配線ペア２０５〜２１２を構成す
る電源配線及び接地配線に接続されている。
【０３０７】また、メモリ２１７、２２５、２３３、２
４１は、それぞれ、信号配線群１７５、１７６、１７
７、１７８のＣＰＵ２１６の信号端子接続端から同一距
離に接続されている。
【０３０８】また、メモリ２１８、２２６、２３４、２
４２は、それぞれ、信号配線群１７５、１７６、１７
７、１７８のＣＰＵ２１６の信号端子接続端から同一距
離に接続されている。
【０３０９】また、メモリ２１９、２２７、２３５、２
４３は、それぞれ、信号配線群１７５、１７６、１７
７、１７８のＣＰＵ２１６の信号端子接続端から同一距
離に接続されている。
【０３１０】また、メモリ２２０、２２８、２３６、２
４４は、それぞれ、信号配線群１７５、１７６、１７
７、１７８のＣＰＵ２１６の信号端子接続端から同一距
離に接続されている。
【０３１１】また、メモリ２２１、２２９、２３７、２
４５は、それぞれ、信号配線群１７５、１７６、１７
７、１７８のＣＰＵ２１６の信号端子接続端から同一距
離に接続されている。
【０３１２】また、メモリ２２２、２３０、２３８、２
４６は、それぞれ、信号配線群１７５、１７６、１７
７、１７８のＣＰＵ２１６の信号端子接続端から同一距
離に接続されている。
【０３１３】また、メモリ２２３、２３１、２３９、２
４７は、それぞれ、信号配線群１７５、１７６、１７
７、１７８のＣＰＵ２１６の信号端子接続端から同一距
離に接続されている。
【０３１４】また、メモリ２２４、２３２、２４０、２
４８は、それぞれ、信号配線群１７５、１７６、１７
７、１７８のＣＰＵ２１６の信号端子接続端から同一距
離に接続されている。
【０３１５】また、図３３は終端抵抗形成領域１７４を
示す概略的平面図であり、図３３中、２５０は信号配線
群１７５の信号配線ペアを終端する終端抵抗群、２５１
は信号配線群１７６の信号配線ペアを終端する終端抵抗
群、２５２は信号配線群１７７の信号配線ペアを終端す
る終端抵抗群、２５３は信号配線群１７８の信号配線ペ
アを終端する終端抵抗群である。
【０３１６】また、図３０において、２５５は入出力チ
ップ、２５６はクロック・ジェネレータ、２５７はＰＣ
Ｉポート、２５８は画像音声ポート、２５９は信号圧縮
伸長チップ、２６０は通信ポートである。
【０３１７】このように構成された本発明の第１９実施
形態によれば、ＣＰＵ２１６と、ＣＰＵ２１６によりア
クセスされる３２個のメモリ２１７〜２４８とを等長平
行配線とされた信号配線で接続する必要がある電子装置
を構成する必要がある場合において、信号配線を最も短
く形成することができる。
【０３１８】また、信号配線群１７５、１７６、１７
７、１７８を構成する信号配線は、相補送信デジタル信
号を伝送する等長平行配線とされた信号配線ペアを構成
しているので、信号配線を電磁界がほぼ閉じた伝送線路
として機能させることができ、ＣＰＵ２１６と、ＣＰＵ
２１６にアクセスされるメモリとの間の信号伝送に必要
な相補信号エネルギーの伝送の高速化を図ることができ
る。
【０３１９】また、ＣＰＵ２１６及びメモリ２１７〜２
４８に電源・接地配線ペア１７９、１８０、１８１〜２
１２のそれぞれは、電源配線及び接地配線を等長平行配
線とされているので、ＣＰＵ２１６及びメモリ２１７〜
２４８に供給すべき相補信号エネルギーに対して電磁界
がほぼ閉じた伝送線路として機能させることができ、Ｃ
ＰＵ２１６及びメモリ２１７〜２４８に対する相補信号
エネルギーの供給の高速化を図ることができる。
【０３２０】したがって、本発明の第１９実施形態によ
れば、ＣＰＵ２１６と、ＣＰＵ２１６によりアクセスさ
れる３２個のメモリ２１７〜２４８とを等長平行配線と
された信号配線で接続する必要がある電子装置を１枚の
配線基板１６６を使用して構成する場合において、ＣＰ
Ｕ２１６とＣＰＵ２１６にアクセスされるメモリとの間
の信号伝送の高速化を図ることができる。
【０３２１】第２０実施形態・・図３４ 図３４は本発明の第２０実施形態の要部を示す概略的断
面図であり、本発明の第２０実施形態は、配線基板１６
６の裏面１６８に終端抵抗形成領域１７４を設けずに、
終端抵抗を形成してなる終端抵抗チップ２６２を配線基
板１６６の裏面１６８の中央部に搭載し、この終端抵抗
チップ２６２上に入出力チップ２５５を搭載するように
し、その他については、図２９及び図３０に示す本発明
の第１９実施形態と同様に構成したものである。なお、
図３４中、２６３〜２６６は半田バンプである。
【０３２２】本発明の第２０実施形態によれば、図２９
及び図３０に示す本発明の第１９実施形態と同様に、Ｃ
ＰＵ２１６と、ＣＰＵ２１６によりアクセスされる３２
個のメモリ２１７〜２４８とを等長平行配線とされた信
号配線で接続する必要がある電子装置を１枚の配線基板
１６６を使用して構成する場合において、ＣＰＵ２１６
とＣＰＵ２１６にアクセスされるメモリとの間の信号伝
送の高速化を図ることができる。
【０３２３】第２１実施形態・・図３５、図３６ 図３５及び図３６はそれぞれ本発明の第２１実施形態の
概略的平面図及び概略的下面図であり、本発明の第２１
実施形態は、電源・接地配線ペアの構成を本発明の第１
９実施形態と異なる構成とし、その他については、本発
明の第１９実施形態と同様に構成したものである。
【０３２４】本発明の第２１実施形態においては、配線
基板１６６の表面１６７側に設けられる電源・接地配線
ペア１７９、１８１〜１８４、１８９〜１９２は、電源
・接地配線ペア２６８から分岐するように構成され、電
源・接地配線ペア１８０、１９７〜２００、２０５〜２
０８は、電源・接地配線ペア２６９から分岐するように
構成されている。
【０３２５】これら電源・接地配線ペア２６８、１７
９、１８１〜１８４、１８９〜１９２及び電源・接地配
線ペア２６９、１８０、１９７〜２００、２０５〜２０
８は、スタック配線構造とされている。
【０３２６】また、配線基板１６６の裏面１６８側に設
けられる電源・接地配線ペア２１３、１８５〜１８８、
１９３〜１９６は、電源・接地配線ペア２７０から分岐
するように構成され、電源・接地配線ペア２１４、２０
１〜２０４、２０９〜２１２は、電源・接地配線ペア２
７１から分岐するように構成されている。
【０３２７】これら電源・接地配線ペア２７０、２１
３、１８５〜１８８、１９３〜１９６及び電源・接地配
線ペア２７１、２１４、２０１〜２０４、２０９〜２１
２は、スタック配線構造とされている。
【０３２８】なお、これら電源・接地配線ペア２６８、
１７９、１８１〜１８４、１８９〜１９２、電源・接地
配線ペア２６９、１８０、１９７〜２００、２０５〜２
０８、電源・接地配線ペア２７０、２１３、１８５〜１
８８、１９３〜１９６及び電源・接地配線ペア２７１、
２１４、２０１〜２０４、２０９〜２１２は、それぞ
れ、分岐点において特性インピーダンスが整合するよう
に構成されている。
【０３２９】本発明の第２１実施形態によれば、ＣＰＵ
２１６と、ＣＰＵ２１６によりアクセスされる３２個の
メモリ２１７〜２４８とを等長平行配線とされた信号配
線で接続する必要がある電子装置を１枚の配線基板１６
６を使用して構成する場合において、ＣＰＵ２１６とＣ
ＰＵ２１６にアクセスされるメモリとの間の信号伝送の
高速化を図ることができる。
【０３３０】第２２実施形態・・図３７ 図３７は本発明の第２２実施形態の概略的断面図であ
り、図３７中、２７３、２７４は配線基板であり、配線
基板２７３は、配線基板２７４との対向面２７５を素子
搭載面、配線基板２７４は、配線基板２７３との対向面
２７６を素子搭載面とされている。
【０３３１】本発明の第２２実施形態においては、配線
基板２７３の素子搭載面２７５側は、図２９に示す本発
明の第１９実施形態の配線基板１６６の表面１６７側と
同様の構成とされ、配線基板２７４の素子搭載面２７６
は、図３０に示す本発明の第１９実施形態の配線基板１
６６の裏面１６８側と同様に構成されている。
【０３３２】即ち、配線基板２７３の素子搭載面２７５
には、図２９に示す本発明の第１９実施形態の配線基板
１６６の表面１６７側に形成されている信号配線群１７
５、１７６、１７７、１７８及び電源・接地配線ペア１
７９、１８０、１８１〜１８４、１８９〜１９２、１９
７〜２００、２０５〜２０８が本発明の第１９実施形態
の場合と同様に形成されている。
【０３３３】また、配線基板２７３の素子搭載面２７５
には、図２９に示す本発明の第１９実施形態の配線基板
１６６の表面１６７側に搭載されているＣＰＵ２１６及
びメモリ２１７〜２２０、２２５〜２２８、２３３〜２
３６、２４１〜２４４が本発明の第１９実施形態の場合
と同様に搭載されている。
【０３３４】また、配線基板２７４の素子搭載面２７６
には、図３０に示す第１９実施形態の配線基板１６６の
裏面１６８側に形成されている信号配線群１７５、１７
６、１７７、１７８及び電源・接地配線ペア１８５〜１
８８、１９３〜１９６、２０１〜２０４、２０９〜２１
２、２１３、２１４が本発明の第１９実施形態の場合と
同様に形成されている。
【０３３５】また、配線基板２７４の素子搭載面２７６
には、図３０に示す第１９実施形態の配線基板１６６の
裏面１６８側に搭載されているメモリ２２１〜２２４、
２２９〜２３２、２３７〜２４０、２４５〜２４８及び
入出力チップ２５５が本発明の第１９実施形態の場合と
同様に搭載されている。
【０３３６】そして、配線基板２７３と配線基板２７４
とは、素子搭載面２７５と素子搭載面２７６とを対向さ
せて半田バンプにより接続されており、配線基板２７４
の周辺部には、外部との接続を図る電極が形成されてい
る。なお、２７７、２７８は半田バンプの一部を示して
いる。
【０３３７】本発明の第２２実施形態によれば、ＣＰＵ
２１６と、ＣＰＵ２１６によりアクセスされる３２個の
メモリ２１７〜２４８とを等長平行配線とされた信号配
線で接続する必要がある電子装置を１対の配線基板２７
３、２７４を使用して構成する場合において、ＣＰＵ２
１６とＣＰＵ２１６にアクセスされるメモリとの間の信
号伝送の高速化を図ることができる。
【０３３８】なお、配線基板２７３の素子搭載面２７５
側を図３５に示す本発明の第２１実施形態の配線基板１
６６の表面１６７側と同様に構成し、配線基板２７４の
素子搭載面２７６を図３６に示す本発明の第２１実施形
態の配線基板１６６側の裏面１６８側と同様に構成して
も良い。
【０３３９】第２３実施形態・・図３８、図３９ 図３８は本発明の第２３実施形態の概略的平面図、図３
９は図３８のＸ１−Ｘ１線に沿った概略的断面図であ
る。図３７中、２８０、２８１は半導体基板であり、半
導体基板２８０は、半導体基板２８１との対向面２８２
を素子形成面、半導体基板２８１は、半導体基板２８０
との対向面２８３を素子形成面とされている。
【０３４０】本発明の第２３実施形態においては、半導
体基板２８０の素子形成面２８２側は、図２９に示す本
発明の第１９実施形態の配線基板１６６の表面１６７側
と同様の構成がウエハプロセスで形成され、半導体基板
２８１の素子形成面２８３は、図３０に示す本発明の第
１９実施形態の配線基板１６６の裏面１６８側と同様の
構成がウエハプロセスで形成されている。
【０３４１】即ち、半導体基板２８０の素子形成面２８
２には、図２９に示す第１９実施形態の配線基板１６６
の表面１６７側に搭載されているＣＰＵ２１６及びメモ
リ２１７〜２２０、２２５〜２２８、２３３〜２３６、
２４１〜２４４が本発明の第１９実施形態の場合と同様
の配置で形成されている。
【０３４２】また、半導体基板２８０の素子形成面２８
２には、図２９に示す第１９実施形態の配線基板１６６
の表面１６７側に形成されている信号配線群１７５、１
７６、１７７、１７８及び電源・接地配線ペア１７９、
１８０、１８１〜１８４、１８９〜１９２、１９７〜２
００、２０５〜２０８が本発明の第１９実施形態の場合
と同様の配置で形成されている。
【０３４３】また、半導体基板２８１の素子形成面２８
３には、図３０に示す第１９実施形態の配線基板１６６
の裏面１６８側に搭載されているメモリ２２１〜２２
４、２２９〜２３２、２３７〜２４０、２４５〜２４８
及び入出力チップ２５５が本発明の第１９実施形態の場
合と同様の配置で形成されている。
【０３４４】また、半導体基板２８１の素子形成面２８
３には、図３０に示す第１９実施形態の配線基板１６６
の裏面１６８側に形成されている信号配線群１７５、１
７６、１７７、１７８及び電源・接地配線ペア１８５〜
１８８、１９３〜１９６、２０１〜２０４、２０９〜２
１２、２１３、２１４が本発明の第１９実施形態の場合
と同様の配置で形成されている。
【０３４５】そして、半導体基板２８０と半導体基板２
８１とは、素子形成面２８２と素子形成面２８３とを対
向させて半田バンプにより接続されており、半導体基板
２８１の周辺部には、外部との接続を図る電極群２８４
が形成されている。なお、２８５、２８６は半田バンプ
の一部を示している。
【０３４６】本発明の第２３実施形態によれば、ＣＰＵ
２１６と、ＣＰＵ２１６によりアクセスされる３２個の
メモリ２１７〜２４８とを等長平行配線とされた信号配
線で接続する必要がある電子装置を１対の半導体基板２
８０、２８１を使用して構成する場合において、ＣＰＵ
２１６とＣＰＵ２１６にアクセスされるメモリとの間の
信号伝送の高速化を図ることができる。
【０３４７】なお、半導体基板２８０の素子形成面２８
２側を図３５に示す本発明の第２１実施形態の配線基板
１６６の表面１６７側と同様の構成をウエハプロセスで
形成し、半導体基板２８１の素子形成面２８３を図３６
に示す本発明の第２１実施形態の配線基板１６６の裏面
１６８側と同様の構成をウエハプロセスで形成するよう
にしても良い。
【０３４８】第２４実施形態・・図４０、図４１ 図４０は本発明の第２４実施形態の要部を示す概略的平
面図、図４１は図４０のＸ２−Ｘ２線に沿った概略的断
面図であり、図４０、図４１において、２８８は絶縁基
板、２８９は等長平行配線とされたカップリング係数を
大とする信号配線２９０、２９１からなる相補送信デジ
タル信号を１方向に伝送する信号配線ペアである。
【０３４９】また、２９２は信号配線２９０を伝送され
てくる正相送信デジタル信号を受信して取り出すための
方向性結合器２９３及び信号配線２９１を伝送されてく
る逆相送信デジタル信号を受信して取り出すための方向
性結合器２９４からなる方向性結合器ペアである。
【０３５０】また、方向性結合器２９３において、２９
５は信号配線２９０と平行に形成され、長さを送信デジ
タル信号の基本周波数成分の波長λの１／４とし、信号
配線２９０を伝送されてくる正相送信デジタル信号の基
本周波数成分を受信する配線部である。
【０３５１】また、２９６、２９７は配線部２９５の両
端部に信号配線２９０の電磁界との干渉を避けるために
信号配線２９０と直交する方向に形成された配線部であ
り、配線部２９７の先端部２９８は、配線部２９５で受
信した正相送信デジタル信号を取り出すための正相送信
デジタル信号取り出し電極とされている。
【０３５２】また、方向性結合器２９４は、方向性結合
器２９３が有する配線部２９５、２９６、２９７と対向
する配線部を有していると共に、配線部２９７に対向す
る配線部の先端から右側に僅かに延長された配線部２９
９を有している。
【０３５３】そして、スルーホール３００を介して配線
部２９９に接続された逆相送信デジタル信号取り出し電
極３０１が正相送信デジタル信号取り出し電極２９８と
同一面に設けられている。
【０３５４】なお、方向性結合器２９３の配線部２９６
の先端及び方向性結合器２９４の配線部２９６に対向す
る配線部の先端は、開放でも良いが、それぞれ、終端抵
抗で終端することが好適である。
【０３５５】このように構成された本発明の第２４実施
形態においては、信号配線２９０を伝送されてくる正相
送信デジタル信号の基本周波数成分を方向性結合器２９
３の配線部２９５で受信し、正相送信デジタル信号取り
出し電極２９８から取り出すことができると共に、信号
配線２９１を伝送されてくる逆相送信デジタル信号の基
本周波数成分を方向性結合器２９３の配線部２９５と対
向する方向性結合器２９４の配線部で受信し、逆相送信
デジタル信号取り出し電極３０１から取り出すことがで
きる。
【０３５６】したがって、本発明の第２４実施形態によ
れば、差動レシーバの正相入力端子及び逆相入力端子を
それぞれ正相送信デジタル信号取り出し電極２９８及び
逆相送信デジタル信号取り出し電極３０１に接続するこ
とにより、信号配線ペア２８９を１方向に伝送される高
速相補送信デジタル信号、たとえば、１ＧＨz以上の高
速相補送信デジタル信号の受信を容易に行うことができ
る。
【０３５７】第２５実施形態・・図４２、図４３ 図４２は本発明の第２５実施形態の要部を示す概略的平
面図、図４３は図４２のＸ３−Ｘ３線に沿った概略的断
面図であり、図４２、図４３において、３０２は絶縁基
板、３０３は等長平行配線とされたカップリング係数を
大とする信号配線３０４、３０５からなる相補送信デジ
タル信号を双方向に伝送する信号配線ペアである。
【０３５８】また、３０６は信号配線３０４を伝送され
てくる正相送信デジタル信号を受信して取り出すための
方向性結合器３０７及び信号配線３０５を伝送されてく
る逆相送信デジタル信号を受信して取り出すための方向
性結合器３０８からなる方向性結合器ペアである。
【０３５９】また、方向性結合器３０７において、３０
９は信号配線３０４と平行に形成され、長さを送信デジ
タル信号の基本周波数成分の波長λの１／４とし、信号
配線３０４を伝送されてくる正相送信デジタル信号の基
本周波数成分を受信する配線部、３１０、３１１は配線
部３０９の両端部に信号配線３０４の電磁界との干渉を
避けるために信号配線３０４と直交する方向に形成され
た配線部である。
【０３６０】そして、配線部３１０の先端部３１２は、
左方向に伝送されてくる正相送信デジタル信号を取り出
すための正相送信デジタル信号取り出し電極とされ、配
線部３１１の先端部３１３は、右方向に伝送されてくる
正相送信デジタル信号を取り出すための正相送信デジタ
ル信号取り出し電極とされている。
【０３６１】また、方向性結合器３０８は、方向性結合
器３０７が有する配線部３０９、３１０、３１１と対向
する配線部を有すると共に、配線部３１０に対向する配
線部の先端から左側に僅かに延長された配線部３１４及
び配線部３１１に対向する配線部から右側に僅かに延長
された配線部３１５を有している。
【０３６２】そして、スルーホール３１６を介して配線
部３１４に接続された逆相送信デジタル信号取り出し電
極３１７が正相送信デジタル信号取り出し電極３１２と
同一面に設けられていると共に、スルーホール３１８を
介して配線部３１５に接続された逆相送信デジタル信号
取り出し電極３１９が正相送信デジタル信号取り出し電
極３１３と同一面に設けられている。なお、図示は省略
するが、方向性結合器３０７、３０８には受端終端抵抗
が接続されている。
【０３６３】このように構成された本発明の第２５実施
形態によれば、信号配線３０４を左方向に伝送されてく
る正相送信デジタル信号の基本周波数成分を方向性結合
器３０７の配線部３０９で受信し、正相送信デジタル信
号取り出し電極３１２から取り出すことができると共
に、信号配線３０５を左方向に伝送されてくる逆相送信
デジタル信号の基本周波数成分を方向性結合器３０７の
配線部３０９と対向する方向性結合器３０８の配線部で
受信し、逆相送信デジタル信号取り出し電極３１７から
取り出すことができる。
【０３６４】また、信号配線３０４を右方向に伝送され
てくる正相送信デジタル信号の基本周波数成分を方向性
結合器３０７の配線部３０９で受信し、正相送信デジタ
ル信号取り出し電極３１３から取り出すことができると
共に、信号配線３０５を右方向に伝送されてくる逆相送
信デジタル信号の基本周波数成分を方向性結合器３０７
の配線部３０９と対向する方向性結合器３０８の配線部
で受信し、逆相送信デジタル信号取り出し電極３１９か
ら取り出すことができる。
【０３６５】したがって、本発明の第２５実施形態によ
れば、差動レシーバの正相入力端子を正相送信デジタル
信号取り出し電極３１２、３１３に接続すると共に、差
動レシーバの逆相入力端子を逆相送信デジタル信号取り
出し電極３１７、３１９に接続することにより、信号配
線ペア３０３を双方向に伝送される高速相補送信デジタ
ル信号、たとえば、１ＧＨz以上の高速相補送信デジタ
ル信号の受信を容易に行うことができる。
【０３６６】第２６実施形態・・図４４、図４５ 図４４は本発明の第２６実施形態の要部を示す概略的平
面図、図４５は図４４のＸ４−Ｘ４線に沿った概略的断
面図であり、図４４、図４５において、３２０は絶縁基
板、３２１は等長平行配線とされたカップリング係数を
大とする信号配線３２２、３２３からなる相補送信デジ
タル信号を双方向に伝送する信号配線ペアである。
【０３６７】また、３２４は信号配線３２２を伝送され
てくる正相送信デジタル信号を受信して取り出すための
方向性結合器３２５及び信号配線３２３を伝送されてく
る逆相送信デジタル信号を受信して取り出すための方向
性結合器３２６からなる方向性結合器ペアである。
【０３６８】また、方向性結合器３２５において、３２
７は信号配線３２２と平行に形成され、長さを送信デジ
タル信号の基本周波数成分の波長λの１／４とし、信号
配線３２２を伝送されてくる正相送信デジタル信号の基
本周波数成分を受信する配線部である。
【０３６９】また、３２８、３２９は信号配線３２２と
平行に形成され、長さを送信デジタル信号の基本周波数
成分の波長λの１／１２とし、信号配線３２２を伝送さ
れてくる正相送信デジタル信号の第２高調波を受信する
配線部である。
【０３７０】また、３３０、３３１は信号配線３２２と
平行に形成され、長さを送信デジタル信号の基本周波数
成分の波長λの１／２０とし、信号配線３２２を左方向
に伝送されてくる正相送信デジタル信号の第３高調波を
受信する配線部である。
【０３７１】また、３３２、３３３は配線部３２７の両
端部に信号配線３２２の電磁界との干渉を避けるために
信号配線３２２と直交する方向に形成された配線部であ
り、配線部３３２の先端部３３４は、左方向に伝送され
てくる正相送信デジタル信号を取り出すための正相送信
デジタル信号取り出し電極とされていると共に、配線部
３３３の先端部３３５は、右方向に伝送されてくる正相
送信デジタル信号を取り出すための正相送信デジタル信
号取り出し電極とされている。
【０３７２】また、方向性結合器３２６は、方向性結合
器３２５が有する配線部３２７、３２８、３２９、３３
０、３３１、３３２、３３３と対向する配線部を有する
と共に、配線部３３２に対向する配線部の先端から左側
に僅かに延長された配線部３３６及び配線部３３３に対
向する配線部から右側に僅かに延長された配線部３３７
を有している。
【０３７３】そして、スルーホール３３８を介して配線
部３３６に接続された逆相送信デジタル信号取り出し電
極３３９が正相送信デジタル信号取り出し電極３３４と
同一面に設けられていると共に、スルーホール３４０を
介して配線部３３７に接続された逆相送信デジタル信号
取り出し電極３４１が正相送信デジタル信号取り出し電
極３３５と同一面に設けられている。なお、図示は省略
するが、方向性結合器３２５、３２６には受端終端抵抗
が接続されている。
【０３７４】このように構成された本発明の第２６実施
形態においては、信号配線３２２を左方向に伝送されて
くる正相送信デジタル信号の基本周波数成分、第２高調
波、第３高調波をそれぞれ方向性結合器３２５の配線部
３２７、３２８、３３０で受信し、正相送信デジタル信
号取り出し電極３３４から取り出すことができると共
に、信号配線３２３を左方向に伝送されてくる逆相送信
デジタル信号の基本周波数成分、第２高調波、第３高調
波を方向性結合器３２５の配線部３２７、３２８、３３
０と対向する方向性結合器３２６の配線部で受信し、逆
相送信デジタル信号取り出し電極３３９から取り出すこ
とができる。
【０３７５】また、信号配線３２２を右方向に伝送され
てくる正相送信デジタル信号の基本周波数成分、第２高
調波、第３高調波をそれぞれ方向性結合器３２５の配線
部３２７、３２９、３３１で受信し、正相送信デジタル
信号取り出し電極３３５から取り出すことができると共
に、信号配線３２３を右方向に伝送されてくる逆相送信
デジタル信号の基本周波数成分、第２高調波、第３高調
波を方向性結合器３２５の配線部３２７、３２９、３３
１と対向する方向性結合器３２６の配線部で受信し、逆
相送信デジタル信号取り出し電極３４１から取り出すこ
とができる。
【０３７６】したがって、本発明の第２６実施形態によ
れば、差動レシーバの正相入力端子を正相送信デジタル
信号取り出し電極３３４、３３５に接続すると共に、差
動レシーバの逆相入力端子を逆相送信デジタル信号取り
出し電極３３９、３４１に接続することにより、信号配
線ペア３２１を双方向に伝送される高速相補送信デジタ
ル信号、たとえば、１ＧＨz以上の高速相補送信デジタ
ル信号の受信を容易に行うことができる。
【０３７７】第２７実施形態・・図４６、図４７ 図４６は本発明の第２７実施形態の要部を示す概略的平
面図、図４７は図４６のＸ５−Ｘ５線に沿った概略的断
面図であり、図４６、図４７において、３４３は絶縁基
板、３４４は等長平行配線とされたカップリング係数を
大とする信号配線３４５、３４６からなる相補送信デジ
タル信号を双方向に伝送する信号配線ペアである。
【０３７８】また、３４７は信号配線３４５を伝送され
てくる正相送信デジタル信号を受信して取り出すための
方向性結合器３４８及び信号配線３４６を伝送されてく
る逆相送信デジタル信号を受信して取り出すための方向
性結合器３４９からなる方向性結合器ペアである。
【０３７９】また、方向性結合器３４８において、３５
０は信号配線３４５と平行とされ、長さを送信デジタル
信号の基本周波数成分の波長λの１／４とし、信号配線
３４５を伝送されてくる正相送信デジタル信号の基本周
波数成分を受信する配線部である。
【０３８０】また、３５１、３５２は信号配線３４５と
平行とされ、長さを送信デジタル信号の基本周波数成分
の波長λの１／１２とし、信号配線３４５を伝送されて
くる正相送信デジタル信号の第２高調波を受信する配線
部である。
【０３８１】また、３５３、３５４は信号配線３４５と
平行とされ、長さを送信デジタル信号の基本周波数成分
の波長λの１／２０とし、信号配線３４５を伝送されて
くる正相送信デジタル信号の第３高調波を受信する配線
部である。なお、本発明の第２７実施形態においては、
配線部３５０、３５１、３５２、３５３、３５４は一体
として構成されている。
【０３８２】また、３５５、３５６は配線部３５０の両
端部に信号配線３４５の電磁界との干渉を避けるために
信号配線３４５と直交する方向に形成された配線部であ
り、配線部３５５の先端部３５７は、左方向に伝送され
てくる正相送信デジタル信号を取り出すための正相送信
デジタル信号取り出し電極とされていると共に、配線部
３５６の先端部３５８は、右方向に伝送されてくる正相
送信デジタル信号取り出し電極とされている。
【０３８３】また、方向性結合器３４９は、方向性結合
器３４８が有する配線部３５０、３５１、３５２、３５
３、３５４、３５５、３５６と対向する配線部を有して
いると共に、配線部３５５に対向する配線部の先端から
左側に僅かに延長された配線部３５９及び配線部３５６
に対向する配線部から右側に僅かに延長された配線部３
６０を有している。
【０３８４】そして、スルーホール３６１を介して配線
部３５９に接続された逆相送信デジタル信号取り出し電
極３６２が正相送信デジタル信号取り出し電極３５７と
同一面に設けられていると共に、スルーホール３６３を
介して配線部３６０に接続された逆相送信デジタル信号
取り出し電極３６４が正相送信デジタル信号取り出し電
極３５８と同一面に設けられている。なお、図示は省略
するが、方向性結合器３４８、３４９には受端終端抵抗
が接続されている。
【０３８５】このように構成された本発明の第２７実施
形態においては、信号配線３４５を左方向に伝送されて
くる正相送信デジタル信号の基本周波数成分、第２高調
波、第３高調波をそれぞれ方向性結合器３４８の配線部
３５０、３５１、３５３で受信し、正相送信デジタル信
号取り出し電極３５７から取り出すことができると共
に、信号配線３４６を左方向に伝送されてくる逆相送信
デジタル信号の基本周波数成分、第２高調波、第３高調
波を方向性結合器３４８の配線部３５０、３５１、３５
３と対向する方向性結合器３４９の配線部で受信し、逆
相送信デジタル信号取り出し電極３６２から取り出すこ
とができる。
【０３８６】また、信号配線３４５を右方向に伝送され
てくる正相送信デジタル信号の基本周波数成分、第２高
調波、第３高調波をそれぞれ方向性結合器３４８の配線
部３５０、３５２、３５４で受信し、正相送信デジタル
信号取り出し電極３５８から取り出すことができると共
に、信号配線３４６を右方向に伝送されてくる逆相送信
デジタル信号の基本周波数成分、第２高調波、第３高調
波を方向性結合器３４８の配線部３５０、３５２、３５
４と対向する方向性結合器３４９の配線部で受信し、逆
相送信デジタル信号取り出し電極３６４から取り出すこ
とができる。
【０３８７】したがって、本発明の第２７実施形態によ
れば、差動レシーバの正相入力端子を正相送信デジタル
信号取り出し電極３５７、３５８に接続すると共に、差
動レシーバの逆相入力端子を逆相送信デジタル信号取り
出し電極３６２、３６４に接続することにより、信号配
線ペア３４４を双方向に伝送される高速相補送信デジタ
ル信号、たとえば、１ＧＨz以上の高速相補送信デジタ
ル信号の受信を容易に行うことができる。
【０３８８】
【発明の効果】以上のように、本発明中、第１、第２、
第３、第４、第５、第６、第７、第８、第９、第１０、
第１１又は第１２の発明によれば、差動ドライバから出
力される相補送信デジタル信号を信号配線ペアを使用し
て伝送する伝送回路を有する電子装置に関し、信号伝送
の高速化を図ることができる。
【０３８９】また、本発明中、第１３、第１４、第１５
又は第１６の発明によれば、ドライバから出力される非
差動送信デジタル信号を信号配線を使用して伝送する伝
送回路を有する電子装置に関し、信号伝送の高速化を図
ることができる。
【０３９０】また、本発明中、第１７又は第１８の発明
によれば、第１、第２、第３、第４、第５、第６、第
７、第８、第９、第１０、第１１、第１２、第１３、第
１４、第１５又は第１６の発明と同様の効果を得ること
ができると共に、送信デジタル信号として波形の良好な
信号を伝送することができる。
【０３９１】また、本発明中、第１９の発明によれば、
第１、第２、第３、第４、第５、第６、第７、第８、第
９、第１０、第１１、第１２、第１３、第１４、第１
５、第１６、第１７又は第１８の発明と同様の効果を得
ることができると共に、信号配線を伝送させてくる高速
送信デジタル信号の受信を容易に行うことができる。
【０３９２】また、本発明中、第２０、第２１、第２
２、第２３又は第２４の発明によれば、ＣＰＵと、ＣＰ
Ｕによりアクセスされる多数のメモリとを等長平行配線
とされた信号配線で接続する必要がある電子装置に関
し、ＣＰＵとメモリとの間の信号伝送の高速化を図るこ
とができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態の概念図である。
【図２】本発明の第１実施形態が備える信号配線ペア及
び電源・接地配線ペアの第１構成例を示す概略的断面図
である。
【図３】本発明の第１実施形態が備える信号配線ペア及
び電源・接地配線ペアの第２構成例を示す概略的断面図
である。
【図４】本発明の第２実施形態の概念図である。
【図５】本発明の第２実施形態が備える信号配線ペア及
び電源・接地配線ペアの第１構成例を示す概略的断面図
である。
【図６】本発明の第２実施形態が備える信号配線ペア及
び電源・接地配線ペアの第２構成例を示す概略的断面図
である。
【図７】本発明の第３実施形態の概念図である。
【図８】本発明の第４実施形態の概念図である。
【図９】本発明の第４実施形態が備える信号配線ペアを
コプレーナ配線構造とした場合のＩＣチップ搭載領域の
構成例を示す概略的平面図である。
【図１０】本発明の第４実施形態が備える信号配線ペア
をスタック配線構造とした場合のＩＣチップ搭載領域の
一部分の構成例を示す概略的斜視図である。
【図１１】本発明の第５実施形態の概念図である。
【図１２】本発明の第５実施形態が備えるスリーステイ
トＣＭＯＳ差動ドライバの構成を示す回路図である。
【図１３】本発明の第５実施形態が備える終端抵抗部の
構成を示す回路図である。
【図１４】本発明の第６実施形態の概念図である。
【図１５】本発明の第７実施形態の概念図である。
【図１６】本発明の第７実施形態の動作を説明するため
の波形図である。
【図１７】本発明の第８実施形態の概念図である。
【図１８】本発明の第９実施形態の概念図である。
【図１９】本発明の第１０実施形態の概念図である。
【図２０】本発明の第１１実施形態の概念図である。
【図２１】本発明の第１２実施形態の概念図である。
【図２２】本発明の第１３実施形態の概念図である。
【図２３】本発明の第１３実施形態の動作を説明するた
めのタイムチャートである。
【図２４】本発明の第１４実施形態の概念図である。
【図２５】本発明の第１５実施形態の概念図である。
【図２６】本発明の第１６実施形態の概念図である。
【図２７】本発明の第１７実施形態の概念図である。
【図２８】本発明の第１８実施形態の概念図である。
【図２９】本発明の第１９実施形態の概略的平面図であ
る。
【図３０】本発明の第１９実施形態の概略的下面図であ
る。
【図３１】本発明の第１９実施形態が備える配線基板に
形成されている配線の一部分を示す概略的平面図であ
る。
【図３２】本発明の第１９実施形態が備える配線基板に
形成されている配線の一部分を示す概略的下面図であ
る。
【図３３】本発明の第１９実施形態が備える配線基板に
設けられている終端抵抗形成領域を示す概略的下面図で
ある。
【図３４】本発明の第２０実施形態の要部を示す概略的
断面図である。
【図３５】本発明の第２１実施形態の概略的平面図であ
る。
【図３６】本発明の第２１実施形態の概略的下面図であ
る。
【図３７】本発明の第２２実施形態の概略的断面図であ
る。
【図３８】本発明の第２３実施形態の概略的平面図であ
る。
【図３９】図３８のＸ１−Ｘ１線に沿った概略的断面図
である。
【図４０】本発明の第２４実施形態の要部を示す概略的
平面図である。
【図４１】図４０のＸ２−Ｘ２線に沿った概略的断面図
である。
【図４２】本発明の第２５実施形態の要部を示す概略的
平面図である。
【図４３】図４２のＸ３−Ｘ３線に沿った概略的断面図
である。
【図４４】本発明の第２６実施形態の要部を示す概略的
平面図である。
【図４５】図４４のＸ４−Ｘ４線に沿った概略的断面図
である。
【図４６】本発明の第２７実施形態の要部を示す概略的
平面図である。
【図４７】図４６のＸ５−Ｘ５線に沿った概略的断面図
である。
【図４８】従来の電子装置の一例を示す回路図である。
【符号の説明】
ＴＳ 送信デジタル信号 ＣＳ、／ＣＳ 相補送信デジタル信号 ＲＳ 受信デジタル信号
───────────────────────────────────────────────────── フロントページの続き (71)出願人 000001889 三洋電機株式会社 大阪府守口市京阪本通２丁目５番５号 (71)出願人 000005049 シャープ株式会社 大阪府大阪市阿倍野区長池町22番22号 (71)出願人 000002185 ソニー株式会社 東京都品川区北品川６丁目７番35号 (71)出願人 000003078 株式会社東芝 神奈川県川崎市幸区堀川町72番地 (71)出願人 000004237 日本電気株式会社 東京都港区芝五丁目７番１号 (71)出願人 000005108 株式会社日立製作所 東京都千代田区神田駿河台四丁目６番地 (71)出願人 000005843 松下電子工業株式会社 大阪府高槻市幸町１番１号 (71)出願人 000006013 三菱電機株式会社 東京都千代田区丸の内二丁目２番３号 (72)発明者 大塚 寛治 東京都東大和市湖畔２−1074−38

Claims (24)

    【特許請求の範囲】
  1. 【請求項１】等長平行配線とされた第１、第２の信号配
    線からなる１対以上の信号配線ペアを有する配線基板
    に、前記１対以上の信号配線ペアの第１、第２の信号配
    線に送信デジタル信号を相補信号化してなる相補送信デ
    ジタル信号を出力する１個以上の差動ドライバを有する
    集積回路チップを搭載してなる電子装置において、 前記配線基板は、前記１個以上の差動ドライバに第１、
    第２の電源電圧を供給する等長平行配線とされた第１、
    第２の電源配線からなる電源配線ペアを有していること
    を特徴とする電子装置。
  2. 【請求項２】前記信号配線ペアの特性インピーダンスを
    Ｚ０、前記信号配線ペアの数をｎ、前記電源配線ペアの
    特性インピーダンスをＺ１とすると、Ｚ１は、Ｚ０／ｎ
    又はＺ０／ｎに可能な限り近い値とされていることを特
    徴とする請求項１記載の電子装置。
  3. 【請求項３】前記電源配線ペア及び前記１対以上の信号
    配線ペア、又は、２対以上の信号配線ペアが前記配線基
    板の同一面に平行に形成されている場合において、各配
    線ペアを構成する第１、第２の配線との幅方向の中心間
    距離をａ、隣接する配線ペアとの間隔をｂとすると、ｂ
    ＞２ａとされていることを特徴とする請求項１又は２記
    載の電子装置。
  4. 【請求項４】前記電源配線ペア及び前記１対以上の信号
    配線ペア、又は、２対以上の信号配線ペアを構成する第
    １、第２の配線が前記配線基板を挟んで形成されている
    場合において、前記配線基板の厚みをｔ、前記第１、第
    ２の配線の幅をｃ、隣接する配線ペアとの間隔をｓとす
    ると、ｓ／（ｔ＋ｃ）＞２とされていることを特徴とす
    る請求項１又は２記載の電子装置。
  5. 【請求項５】前記差動ドライバは、オン抵抗を前記信号
    配線ペアの特性インピーダンスと同一とされていること
    を特徴とする請求項１、２、３又は４記載の電子装置。
  6. 【請求項６】前記信号配線ペアを構成する第１、第２の
    信号配線の終端間に終端抵抗が接続されていることを特
    徴とする請求項１、２、３、４又は５記載の電子装置。
  7. 【請求項７】前記差動ドライバはスリーステート差動ド
    ライバであり、 前記集積回路チップは、第１、第２の信号入力端子を前
    記信号配線ペアを構成する第１、第２の信号配線に接続
    された高入力インピーダンスの差動レシーバを有してい
    ることを特徴とする請求項６記載の電子装置。
  8. 【請求項８】前記集積回路チップは、前記１個以上の差
    動ドライバに前記第１、第２の電源電圧を供給するチッ
    プ内の第１、第２の電源配線間に第１のコンデンサを接
    続していることを特徴とする請求項１、２、３、４、
    ５、６又は７記載の電子装置。
  9. 【請求項９】前記第１のコンデンサは、電源用パッドの
    下層に形成されていることを特徴とする請求項８記載の
    電子装置。
  10. 【請求項１０】前記集積回路チップの近傍の前記電源配
    線ペアを構成する第１、第２の電源配線間に第２のコン
    デンサを接続していることを特徴とする請求項８又は９
    記載の電子装置。
  11. 【請求項１１】前記第２のコンデンサは、前記第１のコ
    ンデンサから前記信号配線ペアの長さの１０分の１以下
    の距離にある前記第１、第２の電源配線間に接続され、
    容量を前記第１のコンデンサの５倍以上とされているこ
    とを特徴とする請求項１０記載の電子装置。
  12. 【請求項１２】前記集積回路チップは、前記１個以上の
    差動ドライバに前記第１、第２の電源電圧を供給するチ
    ップ内の第１、第２の電源配線を等長平行配線とされて
    いることを特徴とする請求項１、２、３、４、５、６、
    ７、８、９、１０又は１１記載の電子装置。
  13. 【請求項１３】１本以上の信号配線を有する配線基板
    に、前記１本以上の信号配線に非差動送信デジタル信号
    を出力する１個以上のドライバを有する集積回路チップ
    を搭載してなる電子装置において、 前記集積回路チップは、前記１個以上のドライバに第
    １、第２の電源電圧を供給するチップ内の第１、第２の
    電源配線間に第１のコンデンサを接続していることを特
    徴とする電子装置。
  14. 【請求項１４】前記第１のコンデンサは、電源用パッド
    の下層に形成されていることを特徴とする請求項１３記
    載の電子装置。
  15. 【請求項１５】前記集積回路チップの近傍の前記第１、
    第２の電源配線間に第２のコンデンサを接続しているこ
    とを特徴とする請求項１３又は１４記載の電子装置。
  16. 【請求項１６】前記第２のコンデンサは、前記第１のコ
    ンデンサから前記信号配線の長さの１０分の１以下の距
    離にある第１、第２の電源配線間に接続され、容量を前
    記第１のコンデンサの５倍以上とされていることを特徴
    とする請求項１５記載の電子装置。
  17. 【請求項１７】前記差動ドライバ又はドライバの出力側
    に送信デジタル信号の第３高調波以上をカットするロー
    パスフィルタが挿入されていることを特徴とする請求項
    １、２、３、４、５、６、７、８、９、１０、１１、１
    ２、１３、１４、１５又は１６記載の電子装置。
  18. 【請求項１８】電源配線に前記ローパスフィルタの特性
    と同一特性のローパスフィルタを挿入させていることを
    特徴とする請求項１７記載の電子装置。
  19. 【請求項１９】前記信号配線に平行して結合器からなる
    受信部を備えていることを特徴とする請求項１、２、
    ３、４、５、６、７、８、９、１０、１１、１２、１
    ３、１４、１５、１６、１７又は１８記載の電子装置。
  20. 【請求項２０】第１面の中央部に設定されたＣＰＵ搭載
    領域の各辺から四方に延び、所定部分で前記第１面と対
    向する第２面に折り返して前記第２面を中央部に向けて
    延びる等長平行配線とされた同数の信号配線からなる第
    １、第２、第３及び第４の信号配線群を有する配線基板
    に、ＣＰＵがその信号端子を前記第１、第２、第３及び
    第４の信号配線群の信号配線に接続して前記ＣＰＵ搭載
    領域に搭載されていると共に、前記第１、第２、第３及
    び第４の信号配線群の前記ＣＰＵの信号端子接続箇所か
    ら同一距離部分に同一品種のメモリがそれぞれその信号
    端子を第１、第２、第３又は第４の信号配線群の信号配
    線に接続して搭載されていることを特徴とする電子装
    置。
  21. 【請求項２１】対向する第１、第２の配線基板を有し、
    前記第１の配線基板の前記第２の配線基板との対向面の
    中央部に設定されたＣＰＵ搭載領域の各辺から四方に延
    び、所定の部分で前記第２の配線基板の前記第１の配線
    基板との対向面に折り返して前記第２の配線基板の前記
    第１の配線基板との対向面を中央部に向けて延びる等長
    平行配線とされた同数の信号配線からなる第１、第２、
    第３及び第４の信号配線群からなる１対の配線基板を有
    し、 ＣＰＵがその信号端子を前記第１、第２、第３及び第４
    の信号配線群の信号端子に接続して前記ＣＰＵ搭載領域
    に搭載されていると共に、前記第１、第２、第３及び第
    ４の信号配線群の前記ＣＰＵの信号端子接続箇所から同
    一距離部分に同一品種のメモリがそれぞれその信号端子
    を第１、第２、第３又は第４の信号配線群の信号配線に
    接続して搭載されていることを特徴とする電子装置。
  22. 【請求項２２】対向する第１、第２の半導体基板を有
    し、前記第１の半導体基板の前記第２の半導体基板との
    対向面の中央部に設定されたＣＰＵ搭載領域の各辺から
    四方に延び、所定の部分で前記第２の半導体基板の前記
    第１の半導体基板との対向面に折り返して前記第２の半
    導体基板の前記第１の半導体基板との対向面を中央部に
    向けて延びる等長平行配線とされた同数の信号配線から
    なる第１、第２、第３及び第４の信号配線群を有する１
    対の半導体基板を有し、 ＣＰＵがその信号端子を前記第１、第２、第３及び第４
    の信号配線群の信号端子に接続させて前記ＣＰＵ形成領
    域に形成されると共に、前記第１、第２、第３及び第４
    の信号配線群の前記ＣＰＵの信号端子接続箇所から同一
    距離部分に同一品種のメモリがそれぞれその信号端子を
    第１、第２、第３又は第４の信号配線群の信号配線に接
    続させて形成されていることを特徴とする電子装置。
  23. 【請求項２３】前記第１、第２、第３及び第４の信号配
    線群の信号配線は、相補送信デジタル信号を伝送する信
    号配線ペアを構成していることを特徴とする請求項２
    ０、２１又は２２記載の電子装置。
  24. 【請求項２４】前記ＣＰＵ及び前記メモリに第１、第２
    の電源電圧を供給する等長平行配線とされた第１、第２
    の電源配線からなる電源配線ペアを有していることを特
    徴とする請求項２３記載の電子装置。
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