JP2003168968A - 電子装置 - Google Patents
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Abstract
(57)【要約】
【課題】 ＧＨｚ帯及びこれを超える帯域の高速伝送を
良好に行なえる電子装置を提供する。 【解決手段】 信号に応じて伝送路に電流を供給する差
動回路を含むカレントスイッチ型のドライバ（１６）を
有する電子装置（１１；１０）において、前記信号を前
記差動回路に伝える信号配線（７０、７１）を伝送路構
造とした。
良好に行なえる電子装置を提供する。 【解決手段】 信号に応じて伝送路に電流を供給する差
動回路を含むカレントスイッチ型のドライバ（１６）を
有する電子装置（１１；１０）において、前記信号を前
記差動回路に伝える信号配線（７０、７１）を伝送路構
造とした。
Description
【０００１】
【発明の属する技術分野】本発明は、ドライバから出力
されるディジタル信号を伝送路に送出する伝送回路を具
備する電子装置に関し、より詳細にはＧＨｚ帯及びそれ
以上の帯域で高速伝送を行なうための技術に関する。
されるディジタル信号を伝送路に送出する伝送回路を具
備する電子装置に関し、より詳細にはＧＨｚ帯及びそれ
以上の帯域で高速伝送を行なうための技術に関する。
【０００２】
【従来の技術】近年、ＬＳＩ技術で作られるＩＣチップ
を動作させるためのクロック周波数は２ＧＨｚに達す
る。その一方で、ＩＣチップと信号をやり取りする伝送
路（バスとも言う）の周波数は最高でも５００ＭＨｚ程
度に過ぎず、信号をやり取りするためのバンド幅がＩＣ
チップの動作周波数に比べ極めて低い。よって、ＩＣチ
ップと信号をやり取りするためのＩ／Ｏバンド幅が不足
しているのが現状である。このため、ロジックチップや
メモリチップなどのＩＣチップにキャッシュメモリを設
け、ＩＣチップ内部での高速信号処理を保証するととも
に、伝送路上のバンド幅不足に対応している。
を動作させるためのクロック周波数は２ＧＨｚに達す
る。その一方で、ＩＣチップと信号をやり取りする伝送
路（バスとも言う）の周波数は最高でも５００ＭＨｚ程
度に過ぎず、信号をやり取りするためのバンド幅がＩＣ
チップの動作周波数に比べ極めて低い。よって、ＩＣチ
ップと信号をやり取りするためのＩ／Ｏバンド幅が不足
しているのが現状である。このため、ロジックチップや
メモリチップなどのＩＣチップにキャッシュメモリを設
け、ＩＣチップ内部での高速信号処理を保証するととも
に、伝送路上のバンド幅不足に対応している。
【０００３】
【発明が解決しようとする課題】しかしながら、キャッ
シュメモリをＩＣチップに搭載することで大きなチップ
面積が必要となるだけでなく、キャッシュメモリのアド
レス計算が余分に必要となり、アーキテクチャも複雑に
なる。仮に、ＩＣチップの動作クロックと整合したＩ／
Ｏバンド幅の確保ができれば、キャッシュメモリが不用
でアーキテクチャの単純なシステムとなる。ＩＣチップ
のＩ／Ｏは本質的に、チップ内部の処理ビット数と同じ
であることがディジタルシステムの基本である。従っ
て、バンド幅を整合させるには、ＩＣチップの動作クロ
ックとＩ／Ｏに接続される伝送路のクロック（バスクロ
ックと言う）が同じ周波数でなければならない。今後、
ＧＨｚ帯へ突入する時代にあって、チップ間を接続する
信号伝送の改善は急務である。ＧＨｚ帯の信号伝送は、
ＧＨｚ帯で動作可能な伝送路を提供するのみでは実現で
きない。伝送路に接続されるドライバやレシーバなどの
電子部品を含むシステム全体が高速信号を伝送できる構
成となっている必要がある。
シュメモリをＩＣチップに搭載することで大きなチップ
面積が必要となるだけでなく、キャッシュメモリのアド
レス計算が余分に必要となり、アーキテクチャも複雑に
なる。仮に、ＩＣチップの動作クロックと整合したＩ／
Ｏバンド幅の確保ができれば、キャッシュメモリが不用
でアーキテクチャの単純なシステムとなる。ＩＣチップ
のＩ／Ｏは本質的に、チップ内部の処理ビット数と同じ
であることがディジタルシステムの基本である。従っ
て、バンド幅を整合させるには、ＩＣチップの動作クロ
ックとＩ／Ｏに接続される伝送路のクロック（バスクロ
ックと言う）が同じ周波数でなければならない。今後、
ＧＨｚ帯へ突入する時代にあって、チップ間を接続する
信号伝送の改善は急務である。ＧＨｚ帯の信号伝送は、
ＧＨｚ帯で動作可能な伝送路を提供するのみでは実現で
きない。伝送路に接続されるドライバやレシーバなどの
電子部品を含むシステム全体が高速信号を伝送できる構
成となっている必要がある。
【０００４】従って、本発明は上記従来技術の課題を解
決し、ＧＨｚ帯及びこれを超える帯域の高速伝送を良好
に行なえる電子装置を提供することを目的とする。
決し、ＧＨｚ帯及びこれを超える帯域の高速伝送を良好
に行なえる電子装置を提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明は、信号に応じて
伝送路に電流を供給する差動回路を含むカレントスイッ
チ型のドライバを有する電子装置において、前記信号を
前記差動回路に伝える信号配線を伝送路構造としたこと
を特徴とする電子装置である。信号配線を伝送路構造と
したため、寄生インダクタンスと寄生キャパシタンスを
無視できるほど小さくできる。よって、ＧＨｚ帯及びこ
れを超える帯域の高速伝送を良好に行なえるようにな
る。
伝送路に電流を供給する差動回路を含むカレントスイッ
チ型のドライバを有する電子装置において、前記信号を
前記差動回路に伝える信号配線を伝送路構造としたこと
を特徴とする電子装置である。信号配線を伝送路構造と
したため、寄生インダクタンスと寄生キャパシタンスを
無視できるほど小さくできる。よって、ＧＨｚ帯及びこ
れを超える帯域の高速伝送を良好に行なえるようにな
る。
【０００６】なお、電子装置とは例えば、ＩＣチップ単
体、ＩＣチップをパッケージ化したもの、ＩＣチップや
パッケージ化された電子装置を配線基板上に搭載して伝
送路で接続した電子装置を含むものである。
体、ＩＣチップをパッケージ化したもの、ＩＣチップや
パッケージ化された電子装置を配線基板上に搭載して伝
送路で接続した電子装置を含むものである。
【０００７】
【発明の実施の形態】図１は、本発明の一実施の形態に
よる電子装置を示す図であって、（Ａ）は電子装置のレ
イアウトを示す平面図、（Ｂ）は図（Ａ）のレイアウト
の模式的な断面図である。また、図２は図１に示す電子
装置の回路図である。説明の都合上、まず図２の回路図
を説明する。
よる電子装置を示す図であって、（Ａ）は電子装置のレ
イアウトを示す平面図、（Ｂ）は図（Ａ）のレイアウト
の模式的な断面図である。また、図２は図１に示す電子
装置の回路図である。説明の都合上、まず図２の回路図
を説明する。
【０００８】本発明の一実施の形態の電子装置は、配線
基板１０を有する。配線基板１０上には、ＩＣチップ１
１、１２及び１３が設けられている。ＩＣチップ１１〜
１３は例えば、ベアチップ又は外部接続用の端子を有す
るパッケージされた電子部品である。電子部品も電子装
置であり、本発明の電子装置は図１に示すシステム的な
構成のみならず、ＩＣチップ１１〜１３等の個々の電子
部品も含む。ＩＣチップ１１は伝送路１４の一端に接続
されており、内部にドライバ１６を有する。ＩＣチップ
１２は分岐伝送路１５を介して伝送路１４に接続されて
おり、内部に差動アンプで構成されるレシーバ１７を有
する。同様に、ＩＣチップ１３は分岐伝送路１６を介し
て伝送路１４に接続されており、内部に差動アンプで構
成されるレシーバ１８を有する。伝送路１４の他端に
は、終端抵抗ＲＴで構成された終端回路が接続されてい
る。終端抵抗ＲＴは、伝送路１４の両端、つまり伝送路
１４を構成する２つのペア配線を接続する。
基板１０を有する。配線基板１０上には、ＩＣチップ１
１、１２及び１３が設けられている。ＩＣチップ１１〜
１３は例えば、ベアチップ又は外部接続用の端子を有す
るパッケージされた電子部品である。電子部品も電子装
置であり、本発明の電子装置は図１に示すシステム的な
構成のみならず、ＩＣチップ１１〜１３等の個々の電子
部品も含む。ＩＣチップ１１は伝送路１４の一端に接続
されており、内部にドライバ１６を有する。ＩＣチップ
１２は分岐伝送路１５を介して伝送路１４に接続されて
おり、内部に差動アンプで構成されるレシーバ１７を有
する。同様に、ＩＣチップ１３は分岐伝送路１６を介し
て伝送路１４に接続されており、内部に差動アンプで構
成されるレシーバ１８を有する。伝送路１４の他端に
は、終端抵抗ＲＴで構成された終端回路が接続されてい
る。終端抵抗ＲＴは、伝送路１４の両端、つまり伝送路
１４を構成する２つのペア配線を接続する。
【０００９】ＩＣチップ１１のドライバ１６は伝送路１
４を駆動して信号を送出する。ＩＣチップ１２、１３の
レシーバ１７及び１８は伝送路１４上の信号を受信す
る。
４を駆動して信号を送出する。ＩＣチップ１２、１３の
レシーバ１７及び１８は伝送路１４上の信号を受信す
る。
【００１０】ドライバ１６は、伝送路１４のペア配線の
両端に接続されている。ドライバ１６、伝送路１４及び
終端抵抗ＲＴでループが形成されている。ドライバ１６
は、カレントスイッチ型であり、電圧調整抵抗ＲＥ１に
常に一定の電流を流す機能を有する。ドライバ１６は、
２つのｎチャネルＭＯＳ（ｎＭＯＳ）トランジスタ１
９、２０、バラクタ２１、２２及び２つの抵抗ＲＥ１、
ＲＥ２を有する。トランジスタ１９と２０は差動回路を
構成する。バラクタ２１と２２は、入力信号Ｖｉｎ、／
Ｖｉｎに応答して容量が変化する容量性素子であり、上
記差動回路との間で電荷の授受を行い、差動回路のスイ
ッチング動作を高速にする。
両端に接続されている。ドライバ１６、伝送路１４及び
終端抵抗ＲＴでループが形成されている。ドライバ１６
は、カレントスイッチ型であり、電圧調整抵抗ＲＥ１に
常に一定の電流を流す機能を有する。ドライバ１６は、
２つのｎチャネルＭＯＳ（ｎＭＯＳ）トランジスタ１
９、２０、バラクタ２１、２２及び２つの抵抗ＲＥ１、
ＲＥ２を有する。トランジスタ１９と２０は差動回路を
構成する。バラクタ２１と２２は、入力信号Ｖｉｎ、／
Ｖｉｎに応答して容量が変化する容量性素子であり、上
記差動回路との間で電荷の授受を行い、差動回路のスイ
ッチング動作を高速にする。
【００１１】上述したように、ドライバ１６、伝送路１
４及び終端抵抗ＲＴでループを形成する。このループに
おいて、分岐伝送路１５、１６を含め、伝送路１４はい
かなる場所でもコモングランドに接続されておらず、独
立したグランド線として機能する。これにより、グラン
ドレベルが他方の信号レベルと相補的にスイングする。
よって、差動アンプのレシーバ１７、１８に有効な最大
振幅を与えることができる。
４及び終端抵抗ＲＴでループを形成する。このループに
おいて、分岐伝送路１５、１６を含め、伝送路１４はい
かなる場所でもコモングランドに接続されておらず、独
立したグランド線として機能する。これにより、グラン
ドレベルが他方の信号レベルと相補的にスイングする。
よって、差動アンプのレシーバ１７、１８に有効な最大
振幅を与えることができる。
【００１２】トランジスタ１９と２０のゲートはそれぞ
れ、ＩＣチップ１１の内部回路（図示を省略する）から
供給される入力信号／Ｖｉｎ及びＶｉｎを受取る。入力
信号／Ｖｉｎ及びＶｉｎは相補信号である。トランジス
タ１９と２０のドレインは、抵抗ＲＥ１を介して高電位
側の電源電圧Ｖｄｄに接続されている。抵抗ＲＥ１は、
電源Ｖｄｄからみて一定の電流の値を決める電流制御用
の抵抗である。トランジスタ２０のソースは、伝送路１
４を構成する２つの伝送線の一方に接続されている。ト
ランジスタ１９のソースは、抵抗ＲＥ２を介して伝送路
１４の他方の伝送線に接続されている。抵抗ＲＥ２は、
終端抵抗として機能する。バラクタ２１と２２はトラン
ジスタで構成されている。バラクタ２１のドレインとソ
ースは抵抗ＲＥ１の一端に接続され、ゲートは入力信号
Ｖｉｎを受ける。バラクタ２２のドレインとソースは抵
抗ＲＥ１の一端に接続され、ゲートは入力信号／Ｖｉｎ
を受ける。抵抗ＲＥ２の一端は、低電位側の電源電圧Ｖ
ｓｓ（例えばグランド）に接続されている。
れ、ＩＣチップ１１の内部回路（図示を省略する）から
供給される入力信号／Ｖｉｎ及びＶｉｎを受取る。入力
信号／Ｖｉｎ及びＶｉｎは相補信号である。トランジス
タ１９と２０のドレインは、抵抗ＲＥ１を介して高電位
側の電源電圧Ｖｄｄに接続されている。抵抗ＲＥ１は、
電源Ｖｄｄからみて一定の電流の値を決める電流制御用
の抵抗である。トランジスタ２０のソースは、伝送路１
４を構成する２つの伝送線の一方に接続されている。ト
ランジスタ１９のソースは、抵抗ＲＥ２を介して伝送路
１４の他方の伝送線に接続されている。抵抗ＲＥ２は、
終端抵抗として機能する。バラクタ２１と２２はトラン
ジスタで構成されている。バラクタ２１のドレインとソ
ースは抵抗ＲＥ１の一端に接続され、ゲートは入力信号
Ｖｉｎを受ける。バラクタ２２のドレインとソースは抵
抗ＲＥ１の一端に接続され、ゲートは入力信号／Ｖｉｎ
を受ける。抵抗ＲＥ２の一端は、低電位側の電源電圧Ｖ
ｓｓ（例えばグランド）に接続されている。
【００１３】本実施例の特徴のいくつかを以下に示す。
【００１４】第１に、トランジスタ１９と２０からなる
カレントスイッチ型のドライバを用いる。第２に、バラ
クタ２１と２２を用いている。第３に、ＩＣチップ１６
の内部回路から供給されるドライバ１６の入力信号Ｖｉ
ｎ、／Ｖｉｎを伝送する信号配線を伝送路構造とする。
第３の特徴に関し、好ましくは、電源配線など、ドライ
バ１６に関与する信号配線も伝送路構造とする。
カレントスイッチ型のドライバを用いる。第２に、バラ
クタ２１と２２を用いている。第３に、ＩＣチップ１６
の内部回路から供給されるドライバ１６の入力信号Ｖｉ
ｎ、／Ｖｉｎを伝送する信号配線を伝送路構造とする。
第３の特徴に関し、好ましくは、電源配線など、ドライ
バ１６に関与する信号配線も伝送路構造とする。
【００１５】上記第１の特徴は主として、入力信号Ｖｉ
ｎ、／Ｖｉｎの変化時に起こる伝送路１４上の電圧降下
を軽減することを意図している。上記第２の特徴は主と
して、トランジスタ１９と２０のｐｎ接合容量の影響を
軽減又は実質的に消去することを意図している。上記第
３の特徴は主として、トランジスタ１９と２０の寄生キ
ャパシタを軽減又は実質的に消去することを意図してい
る。本発明は、上記第１及び第２の特徴を省略した電子
回路、つまり第３の特徴だけを有する電子回路を含む。
この構成でも、ＧＨｚ帯のディジタル信号を少ない波形
の歪みで伝送することができる。好ましくは、電子回路
は上記第１から第３の特徴を具備する。上記第３の特徴
は、第１及び第２の特徴と相俟って、ＧＨｚ帯のディジ
タル信号をより少ない波形の歪みで伝送することができ
る。
ｎ、／Ｖｉｎの変化時に起こる伝送路１４上の電圧降下
を軽減することを意図している。上記第２の特徴は主と
して、トランジスタ１９と２０のｐｎ接合容量の影響を
軽減又は実質的に消去することを意図している。上記第
３の特徴は主として、トランジスタ１９と２０の寄生キ
ャパシタを軽減又は実質的に消去することを意図してい
る。本発明は、上記第１及び第２の特徴を省略した電子
回路、つまり第３の特徴だけを有する電子回路を含む。
この構成でも、ＧＨｚ帯のディジタル信号を少ない波形
の歪みで伝送することができる。好ましくは、電子回路
は上記第１から第３の特徴を具備する。上記第３の特徴
は、第１及び第２の特徴と相俟って、ＧＨｚ帯のディジ
タル信号をより少ない波形の歪みで伝送することができ
る。
【００１６】以下、上記第１から第３の特徴について順
を追って説明する。
を追って説明する。
【００１７】まず、第１の特徴は、前述したように、図
２に示すトランジスタ１９と２０からなるカレントスイ
ッチ型のドライバを用いる。このドライバを用いる理由
は次の通りである。
２に示すトランジスタ１９と２０からなるカレントスイ
ッチ型のドライバを用いる。このドライバを用いる理由
は次の通りである。
【００１８】ドライバは、パルス状の出力信号であるデ
ィジタル信号を伝送路１４に送出する。このような信号
出力のためには、スイッチと電源が必要である。電流の
流れていない状態から瞬時に大量の電流が流れる状態に
なれば、その電流遷移勾配ｄｉ／ｄｔは急峻になり、ｖ
＝Ｌｓ（ｄｉ／ｄｔ）の電圧降下が起こる。なお、Ｌｓ
は回路中の寄生インダクタンスを示す。この電圧降下が
起こると、電源Ｖｄｄが瞬時にこのｖ分だけ低下する
（Ｖｄｄ−ｖ）。これを防ぐためには、回路中の寄生イ
ンダクタンスＬｓを零としなければならないが、現実に
は到底不可能である。ＧＨｚ帯の信号伝送における信号
の立ち上がり時間ｔｒは７５ｐｓ以下であり、寄生イン
ダクタンスＬｓは問題である。
ィジタル信号を伝送路１４に送出する。このような信号
出力のためには、スイッチと電源が必要である。電流の
流れていない状態から瞬時に大量の電流が流れる状態に
なれば、その電流遷移勾配ｄｉ／ｄｔは急峻になり、ｖ
＝Ｌｓ（ｄｉ／ｄｔ）の電圧降下が起こる。なお、Ｌｓ
は回路中の寄生インダクタンスを示す。この電圧降下が
起こると、電源Ｖｄｄが瞬時にこのｖ分だけ低下する
（Ｖｄｄ−ｖ）。これを防ぐためには、回路中の寄生イ
ンダクタンスＬｓを零としなければならないが、現実に
は到底不可能である。ＧＨｚ帯の信号伝送における信号
の立ち上がり時間ｔｒは７５ｐｓ以下であり、寄生イン
ダクタンスＬｓは問題である。
【００１９】この問題を解決するために、信号に応じて
伝送路に電流を供給する差動回路を含むカレントスイッ
チ型のドライバを構成する。好ましくは、このドライバ
をできるだけ少ない数のトランジスタ（図２では、２つ
のトランジスタ）で構成する。
伝送路に電流を供給する差動回路を含むカレントスイッ
チ型のドライバを構成する。好ましくは、このドライバ
をできるだけ少ない数のトランジスタ（図２では、２つ
のトランジスタ）で構成する。
【００２０】図３は、図２のドライバ１６からバラクタ
２１と２２を除去した回路構成のシミュレーションモデ
ル回路を示す。図３中、Ｌ１は、寄生インダクタンス
で、２ｎＨに設定した。電源電圧ＶｄｄはＤＣ＝２Ｖに
設定した。トランジスタ１９はスイッチと、ｐｎ接合容
量に主に起因した寄生キャパシタＣ３で図示してある。
入力信号Ｖｉｎ、／Ｖｉｎの立ち上がり時間（状態遷移
時間）ｔｔｒａｎを７５ｐｓに設定し、寄生キャパシタ
Ｃ３を１０ｆＦに設定した。トランジスタ２０はスイッ
チと、ｐｎ接合容量に主に起因した寄生キャパシタＣ１
で図示してある。トランジスタ２０の寄生キャパシタＣ
１を１０ｆＦに設定した。トランジスタ１９、２０のオ
ン・オフ時間を１ｎｓに設定した。
２１と２２を除去した回路構成のシミュレーションモデ
ル回路を示す。図３中、Ｌ１は、寄生インダクタンス
で、２ｎＨに設定した。電源電圧ＶｄｄはＤＣ＝２Ｖに
設定した。トランジスタ１９はスイッチと、ｐｎ接合容
量に主に起因した寄生キャパシタＣ３で図示してある。
入力信号Ｖｉｎ、／Ｖｉｎの立ち上がり時間（状態遷移
時間）ｔｔｒａｎを７５ｐｓに設定し、寄生キャパシタ
Ｃ３を１０ｆＦに設定した。トランジスタ２０はスイッ
チと、ｐｎ接合容量に主に起因した寄生キャパシタＣ１
で図示してある。トランジスタ２０の寄生キャパシタＣ
１を１０ｆＦに設定した。トランジスタ１９、２０のオ
ン・オフ時間を１ｎｓに設定した。
【００２１】伝送線路１４は１５０ｍｍの長さとし、こ
の長さに相当する遅延時間ＴＤを１ｎｓに設定した。ま
た、伝送路１４の特性インピーダンスを２８Ωに設定し
た。更に、伝送路１４の電圧を０．６Ｖに設定した。図
３中、単位のない数値は抵抗値を示す。電流制御用の抵
抗ＲＥ１を６５Ωとして図示してあるが、これは抵抗Ｒ
Ｅ１本来の値を５０Ωとし、更にトランジスタ１９と２
０のオン抵抗を１５Ωとした合計値である。抵抗ＲＥ２
と終端抵抗ＲＴは２８Ωに設定した。
の長さに相当する遅延時間ＴＤを１ｎｓに設定した。ま
た、伝送路１４の特性インピーダンスを２８Ωに設定し
た。更に、伝送路１４の電圧を０．６Ｖに設定した。図
３中、単位のない数値は抵抗値を示す。電流制御用の抵
抗ＲＥ１を６５Ωとして図示してあるが、これは抵抗Ｒ
Ｅ１本来の値を５０Ωとし、更にトランジスタ１９と２
０のオン抵抗を１５Ωとした合計値である。抵抗ＲＥ２
と終端抵抗ＲＴは２８Ωに設定した。
【００２２】図４に、図３に示すシミュレーションモデ
ル回路のシミュレーション結果を示す。図中、横軸は時
間、縦軸は電流又は電圧を示す。電流Ｉは電源Ｖｄｄか
ら流れ出る電流である。電圧Ｖ１、Ｖ２及びＶ３はそれ
ぞれ図３に示すノードの電圧である。図４に示すよう
に、数ＧＨｚの入力信号の立ち上がりに対し、電流Ｉ及
び電源電圧Ｖ１は若干変動変動するが、伝送路１４の入
力端の電圧Ｖ２はすばやく立ち上がり、また伝送路１４
の出力端の電圧Ｖ３は電Ｖ２圧の立ち上って１．０ｎｓ
後にすばやく立ちあがっている。
ル回路のシミュレーション結果を示す。図中、横軸は時
間、縦軸は電流又は電圧を示す。電流Ｉは電源Ｖｄｄか
ら流れ出る電流である。電圧Ｖ１、Ｖ２及びＶ３はそれ
ぞれ図３に示すノードの電圧である。図４に示すよう
に、数ＧＨｚの入力信号の立ち上がりに対し、電流Ｉ及
び電源電圧Ｖ１は若干変動変動するが、伝送路１４の入
力端の電圧Ｖ２はすばやく立ち上がり、また伝送路１４
の出力端の電圧Ｖ３は電Ｖ２圧の立ち上って１．０ｎｓ
後にすばやく立ちあがっている。
【００２３】図２に示すバラクタ２１及び２２は、図４
に示す電流Ｉと電源電圧Ｖ１の変動を抑制する機能を持
つ。電流Ｉ及び電源電圧Ｖ１は、トランジスタ１９、２
０の入力信号の変化時のｐｎ接合の影響で変動する。以
下、バラクタ２１、２２を使用する上記第２の特徴につ
いて説明する。
に示す電流Ｉと電源電圧Ｖ１の変動を抑制する機能を持
つ。電流Ｉ及び電源電圧Ｖ１は、トランジスタ１９、２
０の入力信号の変化時のｐｎ接合の影響で変動する。以
下、バラクタ２１、２２を使用する上記第２の特徴につ
いて説明する。
【００２４】図２に示すように、バラクタ２１、２２は
それぞれｎチャネルＭＯＳトランジスタで構成され、そ
れぞれ反転信号Ｖｉｎ、／Ｖｉｎが与えられている。ト
ランジスタ１９、２０のｐｎ接合容量をチャージするの
に必要な電荷は、入力信号Ｖｉｎ、／Ｖｉｎに同期して
バラクタ２１、２２から放出される。このため、電源Ｖ
ｄｄの負荷が実質的に無くなる。換言すれば、バラクタ
２１、２２はトランジスタ１９、２０のｐｎ接合容量に
相当するｐｎ接合容量を持っている。つまり、トランジ
スタ１９、２０から電荷が放出される時、バラクタ２
１、２２は電荷を必要とする。放出された電荷は、バラ
クタ２１、２２のｐｎ接合容量に蓄積される。
それぞれｎチャネルＭＯＳトランジスタで構成され、そ
れぞれ反転信号Ｖｉｎ、／Ｖｉｎが与えられている。ト
ランジスタ１９、２０のｐｎ接合容量をチャージするの
に必要な電荷は、入力信号Ｖｉｎ、／Ｖｉｎに同期して
バラクタ２１、２２から放出される。このため、電源Ｖ
ｄｄの負荷が実質的に無くなる。換言すれば、バラクタ
２１、２２はトランジスタ１９、２０のｐｎ接合容量に
相当するｐｎ接合容量を持っている。つまり、トランジ
スタ１９、２０から電荷が放出される時、バラクタ２
１、２２は電荷を必要とする。放出された電荷は、バラ
クタ２１、２２のｐｎ接合容量に蓄積される。
【００２５】図５は、図２に示すドライバ１６の断面図
を示す図であり、バラクタ２１、２２の機能を図示して
ある。ｐチャネルの半導体基板２４上にドライバ１６を
含むＩＣチップ１１の回路が形成されている。半導体基
板２４にはトレンチ・アイソレーション２５が形成さ
れ、図の左側にトランジスタ１９とバラクタ２１が形成
され、右側にトランジスタ２０とバラクタ２２が形成さ
れている。トランジスタ１９は、ｎチャネルの拡散領域
２６、２７及び半導体基板２４上に形成された絶縁層上
に設けられたゲート１９を有する。バラクタ２１は、ｎ
チャネルの拡散領域２９、３０及び半導体基板２４上に
形成された絶縁層上に設けられたゲート３１を有する。
トランジスタ１９とバラクタ２１とは、ｐ＋拡散領域３
２で電気的に絶縁されている。トランジスタ２０は、ｎ
チャネルの拡散領域３３、３４及び半導体基板２４上に
形成された絶縁層上に設けられたゲート３５を有する。
バラクタ２２は、ｎチャネルの拡散領域３６、３７及び
半導体基板２４上に形成された絶縁層上に設けられたゲ
ート３８を有する。トランジスタ２０とバラクタ２２と
は、ｐ＋拡散領域３９で電気的に絶縁されている。
を示す図であり、バラクタ２１、２２の機能を図示して
ある。ｐチャネルの半導体基板２４上にドライバ１６を
含むＩＣチップ１１の回路が形成されている。半導体基
板２４にはトレンチ・アイソレーション２５が形成さ
れ、図の左側にトランジスタ１９とバラクタ２１が形成
され、右側にトランジスタ２０とバラクタ２２が形成さ
れている。トランジスタ１９は、ｎチャネルの拡散領域
２６、２７及び半導体基板２４上に形成された絶縁層上
に設けられたゲート１９を有する。バラクタ２１は、ｎ
チャネルの拡散領域２９、３０及び半導体基板２４上に
形成された絶縁層上に設けられたゲート３１を有する。
トランジスタ１９とバラクタ２１とは、ｐ＋拡散領域３
２で電気的に絶縁されている。トランジスタ２０は、ｎ
チャネルの拡散領域３３、３４及び半導体基板２４上に
形成された絶縁層上に設けられたゲート３５を有する。
バラクタ２２は、ｎチャネルの拡散領域３６、３７及び
半導体基板２４上に形成された絶縁層上に設けられたゲ
ート３８を有する。トランジスタ２０とバラクタ２２と
は、ｐ＋拡散領域３９で電気的に絶縁されている。
【００２６】拡散領域２６、２９、３０及び３２は電源
Ｖｄｄに接続されている。同様に、拡散領域３４、３
６、３７及び３９は電源Ｖｄｄに接続されている。拡散
領域２７は図２に示す抵抗ＲＥ２に接続され、拡散領域
３３は図２に示す伝送路１４に接続されている。
Ｖｄｄに接続されている。同様に、拡散領域３４、３
６、３７及び３９は電源Ｖｄｄに接続されている。拡散
領域２７は図２に示す抵抗ＲＥ２に接続され、拡散領域
３３は図２に示す伝送路１４に接続されている。
【００２７】図５は、入力信号Ｖｉｎがプラスからマイ
ナスに変化し、反転（相補）信号である入力信号／Ｖｉ
ｎがマイナスからプラスに変化する様子を示す。入力信
号Ｖｉｎ、／Ｖｉｎが遷移すると、各トランジスタのゲ
ート１９下（チャネル）又はこの近傍で不用になったホ
ールと電子が結合する。例えば、トランジスタ１９のチ
ャネルのホールと、バラクタ２１のチャネルの電子とが
結合する。入力電圧Ｖｉｎ、／Ｖｉｎが逆に変化する
と、電子とホールの関係が図５に示す関係とは逆にな
る。バラクタ２１、２２は可変容量なので、ポールと電
子のポンプアップとポンプダウンを積極的に行なうの
で、電源ＶｄｄやグランドＶｓｓに影響を与えることが
ない。
ナスに変化し、反転（相補）信号である入力信号／Ｖｉ
ｎがマイナスからプラスに変化する様子を示す。入力信
号Ｖｉｎ、／Ｖｉｎが遷移すると、各トランジスタのゲ
ート１９下（チャネル）又はこの近傍で不用になったホ
ールと電子が結合する。例えば、トランジスタ１９のチ
ャネルのホールと、バラクタ２１のチャネルの電子とが
結合する。入力電圧Ｖｉｎ、／Ｖｉｎが逆に変化する
と、電子とホールの関係が図５に示す関係とは逆にな
る。バラクタ２１、２２は可変容量なので、ポールと電
子のポンプアップとポンプダウンを積極的に行なうの
で、電源ＶｄｄやグランドＶｓｓに影響を与えることが
ない。
【００２８】以上の動作から、トランジスタ１９、２０
のｐｎ接合容量は実質的に消去されたと言える。
のｐｎ接合容量は実質的に消去されたと言える。
【００２９】図６は、図２に示すドライバ１６のシミュ
レーションモデル回路を示す。図３に示すシミュレーシ
ョンモデル回路との相違は、図３に示されるトランジス
タ１９と２０の寄生キャパシタＣ３、Ｃ１がバラクタ２
１、２２の作用で消去されていることである。
レーションモデル回路を示す。図３に示すシミュレーシ
ョンモデル回路との相違は、図３に示されるトランジス
タ１９と２０の寄生キャパシタＣ３、Ｃ１がバラクタ２
１、２２の作用で消去されていることである。
【００３０】図７に、図６に示すシミュレーションモデ
ル回路のシミュレーション結果を示す。図４と比較する
と、図７に示す電流Ｉ及び電源電圧Ｖ１共に、波形の歪
みはほとんど無く、非常に安定している。また、電圧Ｖ
３もほぼ理想的な波形をしており、図２に示す回路構成
のドライバ１６が高速ドライバとしての性能を有するこ
とが分る。
ル回路のシミュレーション結果を示す。図４と比較する
と、図７に示す電流Ｉ及び電源電圧Ｖ１共に、波形の歪
みはほとんど無く、非常に安定している。また、電圧Ｖ
３もほぼ理想的な波形をしており、図２に示す回路構成
のドライバ１６が高速ドライバとしての性能を有するこ
とが分る。
【００３１】このように、第１及び第２の特徴により、
電流Ｉは一定となり、寄生インダクタンスやｐｎ接合容
量に起因する問題点はほぼ解消できた。しかしながら、
ドライバに接続する配線に寄生する寄生キャパシタの存
在を考慮していない。１０ｆＦ程度の小さな寄生キャパ
シタであっても、ＧＨｚ帯の信号伝送には大きな影響を
与える。この問題点に着目したのは、前述した第３の特
徴である。第３の特徴は、入力信号Ｖｉｎ、／Ｖｉｎを
伝送する信号配線を伝送路構造とする。好ましくは、電
源配線など、ドライバ１６に関与する信号配線も伝送路
構造とする。
電流Ｉは一定となり、寄生インダクタンスやｐｎ接合容
量に起因する問題点はほぼ解消できた。しかしながら、
ドライバに接続する配線に寄生する寄生キャパシタの存
在を考慮していない。１０ｆＦ程度の小さな寄生キャパ
シタであっても、ＧＨｚ帯の信号伝送には大きな影響を
与える。この問題点に着目したのは、前述した第３の特
徴である。第３の特徴は、入力信号Ｖｉｎ、／Ｖｉｎを
伝送する信号配線を伝送路構造とする。好ましくは、電
源配線など、ドライバ１６に関与する信号配線も伝送路
構造とする。
【００３２】伝送線路は、単位長さ当りのインダクタン
スＬ０とキャパシタンスＣ０を持つが、電磁界が外部に
漏れないという条件のもとで考えると、配線上でＬ０と
Ｃ０は同時に存在するため、インピーダンスＺ＝ｊωＬ
０＋（ｊωＣ）−１ではなく、この２乗平均
スＬ０とキャパシタンスＣ０を持つが、電磁界が外部に
漏れないという条件のもとで考えると、配線上でＬ０と
Ｃ０は同時に存在するため、インピーダンスＺ＝ｊωＬ
０＋（ｊωＣ）−１ではなく、この２乗平均
【００３３】
【数１】
となる。配線のインピーダンスはｊωが消去され、実数
抵抗となる。即ち、キャパシタンスとインダクタンスは
実質的に存在しない。この端的な例が同軸ケーブルであ
る。配線ならばストリップ線路（マイクロストリップ線
路などを含む）、コプレーナ線路、スタックト・ペア線
路などがある。このような伝送路構成は、数十ＧＨｚに
絶える線路であり、寄生インダクタンスと寄生キャパシ
タンスは無視できるほど小さくできる。
抵抗となる。即ち、キャパシタンスとインダクタンスは
実質的に存在しない。この端的な例が同軸ケーブルであ
る。配線ならばストリップ線路（マイクロストリップ線
路などを含む）、コプレーナ線路、スタックト・ペア線
路などがある。このような伝送路構成は、数十ＧＨｚに
絶える線路であり、寄生インダクタンスと寄生キャパシ
タンスは無視できるほど小さくできる。
【００３４】先に簡単に説明した図１を参照して、ドラ
イバ１６の第３の特徴を説明する。
イバ１６の第３の特徴を説明する。
【００３５】図１（Ａ）は、トランジスタ１９、２０と
バラクタ２１、２２のレイアウトを示している。トラン
ジスタ１９とバラクタ２２は図の横方向に隣り合い、ト
ランジスタ２０とバラクタ２１は図の横方向に隣り合っ
ている。図の縦方向にはバラクタ２１とトランジスタ１
９が隣り合い、トランジスタ２０とバラクタ２２が隣り
合っている。
バラクタ２１、２２のレイアウトを示している。トラン
ジスタ１９とバラクタ２２は図の横方向に隣り合い、ト
ランジスタ２０とバラクタ２１は図の横方向に隣り合っ
ている。図の縦方向にはバラクタ２１とトランジスタ１
９が隣り合い、トランジスタ２０とバラクタ２２が隣り
合っている。
【００３６】横方向には、伝送路構造の信号配線７０、
７１が設けられている。信号配線７０、７１はコプレナ
ー配線構造をもつ配線であって、それぞれ入力信号Ｖｉ
ｎ、／Ｖｉｎ（“／”は反転信号を意味する）を伝送す
る。信号配線７０と７１は、所定の距離だけ離間して同
じ層レベルで隣り合っている。信号配線７０はトランジ
スタ２０とバラクタ２１のゲートの近傍に延びている。
信号配線７０はトランジスタ２０のゲート４５の近傍に
まで延びており、これに接続されている。また、信号配
線７０はバラクタ２１のゲート５７の近傍を通り、これ
に接続されている。同様に、信号配線７１はトランジス
タ１９とバラクタ２２のゲートの近傍に延びている。信
号配線７１はトランジスタ１９のゲート５４の近傍を通
り、これに接続されている。また、信号配線７１はバラ
クタ２２のゲート６２の近傍にまで延びており、これに
接続されている。
７１が設けられている。信号配線７０、７１はコプレナ
ー配線構造をもつ配線であって、それぞれ入力信号Ｖｉ
ｎ、／Ｖｉｎ（“／”は反転信号を意味する）を伝送す
る。信号配線７０と７１は、所定の距離だけ離間して同
じ層レベルで隣り合っている。信号配線７０はトランジ
スタ２０とバラクタ２１のゲートの近傍に延びている。
信号配線７０はトランジスタ２０のゲート４５の近傍に
まで延びており、これに接続されている。また、信号配
線７０はバラクタ２１のゲート５７の近傍を通り、これ
に接続されている。同様に、信号配線７１はトランジス
タ１９とバラクタ２２のゲートの近傍に延びている。信
号配線７１はトランジスタ１９のゲート５４の近傍を通
り、これに接続されている。また、信号配線７１はバラ
クタ２２のゲート６２の近傍にまで延びており、これに
接続されている。
【００３７】コプレナー配線構造は、トランジスタ１
９、２０やバラクタ２１、２２に関係するその他の配線
にも適用されている。例えば、Ｖｄｄの電源配線５５と
Ｖｓｓの電源配線５６はコプレナー配線構造を有し、ト
ランジスタ１９とバラクタ２１の上を通っている。ま
た、Ｖｄｄの電源配線４３とＶｓｓの電源配線４４はコ
プレナー配線構造を有し、トランジスタ２０とバラクタ
２２の上を通っている。電源配線４３、４４、５５、５
６は信号配線７０、７１が設けられている配線レベルよ
りも高い層レベルに位置している。また、図示していな
いが、クロックを伝達するクロック線も伝送路構造を持
つことが好ましい。
９、２０やバラクタ２１、２２に関係するその他の配線
にも適用されている。例えば、Ｖｄｄの電源配線５５と
Ｖｓｓの電源配線５６はコプレナー配線構造を有し、ト
ランジスタ１９とバラクタ２１の上を通っている。ま
た、Ｖｄｄの電源配線４３とＶｓｓの電源配線４４はコ
プレナー配線構造を有し、トランジスタ２０とバラクタ
２２の上を通っている。電源配線４３、４４、５５、５
６は信号配線７０、７１が設けられている配線レベルよ
りも高い層レベルに位置している。また、図示していな
いが、クロックを伝達するクロック線も伝送路構造を持
つことが好ましい。
【００３８】図１（Ｂ）は、トランジスタ２０付近の層
構造を示す断面図である。層構造を分かり易くするため
に、図１（Ｂ）は図１（Ａ）の平面を一本の直線ではな
く、屈曲した線に沿って断面を見た様子を示している。
構造を示す断面図である。層構造を分かり易くするため
に、図１（Ｂ）は図１（Ａ）の平面を一本の直線ではな
く、屈曲した線に沿って断面を見た様子を示している。
【００３９】前述した半導体基板２４内には拡散領域４
０と４１が形成されている。半導体基板２４上には絶縁
層６５が形成されており、ゲート４５やプラグ６７、６
８が形成されている。絶縁層６５は便宜上、一体に図示
されているが、実際にはゲート酸化膜やその上に設けら
れた絶縁層などのように、いくつかの絶縁層を含むもの
である。絶縁層６５上には絶縁層６６が形成されてい
る。この絶縁層６６も便宜上、一体に図示されている
が、実際には複数の絶縁層を含むものである。絶縁層６
６内にも受けられたビア４７を介して、プラグ６７と抵
抗層４２とが電気的に接続されている。抵抗層４２は、
図２の抵抗ＲＥ１を形成する。抵抗層４２は、ｐｎ接合
容量を誘発する原因となる拡散抵抗ではなく、モリブデ
ンやタングステンなどの金属膜抵抗が好ましい。
０と４１が形成されている。半導体基板２４上には絶縁
層６５が形成されており、ゲート４５やプラグ６７、６
８が形成されている。絶縁層６５は便宜上、一体に図示
されているが、実際にはゲート酸化膜やその上に設けら
れた絶縁層などのように、いくつかの絶縁層を含むもの
である。絶縁層６５上には絶縁層６６が形成されてい
る。この絶縁層６６も便宜上、一体に図示されている
が、実際には複数の絶縁層を含むものである。絶縁層６
６内にも受けられたビア４７を介して、プラグ６７と抵
抗層４２とが電気的に接続されている。抵抗層４２は、
図２の抵抗ＲＥ１を形成する。抵抗層４２は、ｐｎ接合
容量を誘発する原因となる拡散抵抗ではなく、モリブデ
ンやタングステンなどの金属膜抵抗が好ましい。
【００４０】抵抗層４２は、ビア４８を介してＶｄｄの
電源配線４３に接続されている。電源配線４３は電源配
線４４とともに、コプレナー配線構造を有する。また、
電源配線４３と４４の隣には、コプレナー配線構造の電
源配線７３と７４（図１（Ａ）には図示なし）が設けら
れている。絶縁層６６上には、コプレナー配線構造の電
源配線７５（他方の電源配線は、電源配線７５の裏に隠
れている）が設けられている。
電源配線４３に接続されている。電源配線４３は電源配
線４４とともに、コプレナー配線構造を有する。また、
電源配線４３と４４の隣には、コプレナー配線構造の電
源配線７３と７４（図１（Ａ）には図示なし）が設けら
れている。絶縁層６６上には、コプレナー配線構造の電
源配線７５（他方の電源配線は、電源配線７５の裏に隠
れている）が設けられている。
【００４１】拡散領域４１は、プラグ６８を介してコン
タクト配線６９に接続されている。コンタクト配線６９
は、伝送路１４の一方の配線に図示するように接続され
ている。伝送路１４は、抵抗層４２と同じ層レベルに設
けられている。
タクト配線６９に接続されている。コンタクト配線６９
は、伝送路１４の一方の配線に図示するように接続され
ている。伝送路１４は、抵抗層４２と同じ層レベルに設
けられている。
【００４２】ゲート４５は、信号配線７０に接続されて
いるが、この様子は図１（Ｂ）には現れない。信号配線
７０と７１は、ゲート４５よりも高い層レベル、つまり
伝送路１４や抵抗層４２等が形成された層レベルにあ
る。ゲート４５と信号配線７０とは、絶縁層６５内に設
けられたビア（図１には現れない）で電気的に接続され
ている。
いるが、この様子は図１（Ｂ）には現れない。信号配線
７０と７１は、ゲート４５よりも高い層レベル、つまり
伝送路１４や抵抗層４２等が形成された層レベルにあ
る。ゲート４５と信号配線７０とは、絶縁層６５内に設
けられたビア（図１には現れない）で電気的に接続され
ている。
【００４３】このように、チップＩＣ１１内部の配線を
伝送路構造としたため、寄生インダクタンスと寄生キャ
パシタンスは無視できるほど小さく抑えることができ
る。これにより、数十ＧＨｚの信号を良好に伝送するこ
とができる。
伝送路構造としたため、寄生インダクタンスと寄生キャ
パシタンスは無視できるほど小さく抑えることができ
る。これにより、数十ＧＨｚの信号を良好に伝送するこ
とができる。
【００４４】ここで、図１（Ａ）に図示されている部分
のうち、未だ説明していない部分を以下に説明する。伝
送路１４の他方の線路は、コンタクト４６を介してＶｓ
ｓの電源配線４４に接続されているとともに、伝送路４
９及びコンタクト５３を介してＶｓｓの電源配線５６に
接続されている。トランジスタ１９の２つの拡散領域は
それぞれ、抵抗層５０と５２を介して、電源配線５５
（Ｖｄｄ）と電源配線５６（Ｖｓｓ）に接続されてい
る。抵抗層５０は、前述した電流制御用の抵抗ＲＥ １を
形成する。抵抗層５２は、前述した終端抵抗に相当する
抵抗ＲＥ２を形成する。抵抗層５０はビア５１を介して
Ｖｄｄの電源配線５５に接続され、抵抗層５２はＶｓｓ
のビア５３を介して電源配線５６に接続されている。
のうち、未だ説明していない部分を以下に説明する。伝
送路１４の他方の線路は、コンタクト４６を介してＶｓ
ｓの電源配線４４に接続されているとともに、伝送路４
９及びコンタクト５３を介してＶｓｓの電源配線５６に
接続されている。トランジスタ１９の２つの拡散領域は
それぞれ、抵抗層５０と５２を介して、電源配線５５
（Ｖｄｄ）と電源配線５６（Ｖｓｓ）に接続されてい
る。抵抗層５０は、前述した電流制御用の抵抗ＲＥ １を
形成する。抵抗層５２は、前述した終端抵抗に相当する
抵抗ＲＥ２を形成する。抵抗層５０はビア５１を介して
Ｖｄｄの電源配線５５に接続され、抵抗層５２はＶｓｓ
のビア５３を介して電源配線５６に接続されている。
【００４５】バラクタ２１は、２つの拡散層にコンタク
トする配線５８を有する。配線５８は、Ｖｄｄの電源配
線５９にコンタクトしている。バラクタ２２は、２つの
拡散層にコンタクトする配線６３を有する。配線６３
は、Ｖｄｄの電源配線４３にコンタクトしている。
トする配線５８を有する。配線５８は、Ｖｄｄの電源配
線５９にコンタクトしている。バラクタ２２は、２つの
拡散層にコンタクトする配線６３を有する。配線６３
は、Ｖｄｄの電源配線４３にコンタクトしている。
【００４６】なお、上記構成において、配線５８や６３
や、抵抗層４２、５０、５２、及び伝送路４９がコプレ
ナー伝送線構造になっていないが、これらの長さは極め
て短いので、寄生キャパシタンスと寄生インダクタンス
は無視できる程度の大きさである。
や、抵抗層４２、５０、５２、及び伝送路４９がコプレ
ナー伝送線構造になっていないが、これらの長さは極め
て短いので、寄生キャパシタンスと寄生インダクタンス
は無視できる程度の大きさである。
【００４７】ここで、図１（Ｂ）を参照して、配線層の
距離関係を説明する。
距離関係を説明する。
【００４８】まず、電源線４３、４４の高さｗと対向す
る面間の距離ｄとの関係について説明する。この伝送路
のインピーダンスＺ０は、次の式（１）の通り計算でき
る。
る面間の距離ｄとの関係について説明する。この伝送路
のインピーダンスＺ０は、次の式（１）の通り計算でき
る。
【００４９】
【数２】
ただし、μrは比透磁率、μ0は真空中の透磁率、εｒは
比誘電率、ε0は真空中の比誘電率である。
比誘電率、ε0は真空中の比誘電率である。
【００５０】この式（１）に以下の表１に示す数値を当
てはめて、フリンジファクタＫ（Ｋ Ｃ：キャパシタンス
に起因するフランジファクタ、ＫＬ：インダクタンスに
起因するフランジファクタ）を計算すると次の通りであ
る。
てはめて、フリンジファクタＫ（Ｋ Ｃ：キャパシタンス
に起因するフランジファクタ、ＫＬ：インダクタンスに
起因するフランジファクタ）を計算すると次の通りであ
る。
【００５１】
【表１】
スタックトペア線路でこのフリンジファクタKを用いる
場合には、式１にKを挿入すればよい。
場合には、式１にKを挿入すればよい。
【００５２】
【数３】
図１（Ｂ）に示す断面構造では、電源配線４３、４４は
同一サイズなので、KC=KLとなる。
同一サイズなので、KC=KLとなる。
【００５３】式(1)より、隣接対向面が厚みよりはるか
に大きいときは電磁界のフリンジ的な広がりが無視でき
ないため、式（１）に従い、厚比率みが大きくなるにつ
れてフリンジ効果が大きくなる。その大きくなる度合い
は対向面距離の関数となる。ペア線路のリンクが強くな
れば、フリンジ効果は小さくなり、ｔ／ｄ＝１０となる
とεr=４．５でK=１．１４となり、式（１）にほぼ近く
なる。
に大きいときは電磁界のフリンジ的な広がりが無視でき
ないため、式（１）に従い、厚比率みが大きくなるにつ
れてフリンジ効果が大きくなる。その大きくなる度合い
は対向面距離の関数となる。ペア線路のリンクが強くな
れば、フリンジ効果は小さくなり、ｔ／ｄ＝１０となる
とεr=４．５でK=１．１４となり、式（１）にほぼ近く
なる。
【００５４】εr=４．５でＺ０＝５０Ωを考える。式
（１）ではｔ／ｄ＝３．５６となりフリンジ効果を無視
できない。
（１）ではｔ／ｄ＝３．５６となりフリンジ効果を無視
できない。
【００５５】式（２）で計算すると、Ｋ＝１．４、ｔ／
ｄ＝２．５が得られる。Ｚ０＝７５Ωでは、式（１）か
らｔ／ｄ＝２．３７、式（２）ではK＝２、ｔ／ｄ＝
１．２が得られる。Ｋ＝２は対向面電磁界エネルギと、
フリンジ電磁界エネルギが同じである条件となり、クロ
ストークに関係する電磁界広がりが大きいことを意味す
る。クロストークを防止するため、カップリングの強
さ、すなわち特性インピーダンスを５０Ω以下に設定す
ることが一般的となっていること、ｔ／ｄはチップ上の
配線間の切りこみ深さ、すなわちアスペクトレイショそ
のものである。以上から、５０Ωより少し大きな特性イ
ンピーダンスのところであるアスペクト比=１．５以上
（ｔ／ｗ≧１．５）を規定することが好ましい。
ｄ＝２．５が得られる。Ｚ０＝７５Ωでは、式（１）か
らｔ／ｄ＝２．３７、式（２）ではK＝２、ｔ／ｄ＝
１．２が得られる。Ｋ＝２は対向面電磁界エネルギと、
フリンジ電磁界エネルギが同じである条件となり、クロ
ストークに関係する電磁界広がりが大きいことを意味す
る。クロストークを防止するため、カップリングの強
さ、すなわち特性インピーダンスを５０Ω以下に設定す
ることが一般的となっていること、ｔ／ｄはチップ上の
配線間の切りこみ深さ、すなわちアスペクトレイショそ
のものである。以上から、５０Ωより少し大きな特性イ
ンピーダンスのところであるアスペクト比=１．５以上
（ｔ／ｗ≧１．５）を規定することが好ましい。
【００５６】図８に、ｔ／ｄの値とフランジファクタＫ
との関係を示す。ｔ／ｗ≧１．５を満足すれば、フラン
ジファクタＫは２を下回る値となる。
との関係を示す。ｔ／ｗ≧１．５を満足すれば、フラン
ジファクタＫは２を下回る値となる。
【００５７】このように、電源配線４３、４４のアスペ
クト比を１．５以上して対向面積を増やすことでＶｄｄ
とＶｓｓのカップリングを強くし、電磁界の外部への漏
れを小さくすることができる。なお、電源配線４３と４
４との間の上記規定は、他の電源配線ペアは勿論のこ
と、信号配線７０と７１との関係についても同様に当て
はまる。
クト比を１．５以上して対向面積を増やすことでＶｄｄ
とＶｓｓのカップリングを強くし、電磁界の外部への漏
れを小さくすることができる。なお、電源配線４３と４
４との間の上記規定は、他の電源配線ペアは勿論のこ
と、信号配線７０と７１との関係についても同様に当て
はまる。
【００５８】第２に、ｄ＜ｈの条件を満たすことが好ま
しい。ｈは抵抗層４２と電源配線４３との間の距離であ
る。これは、対向面電磁界のフリンジができるだけ層に
渡って交差しないようにする、つまりクロストークを避
けるためである。
しい。ｈは抵抗層４２と電源配線４３との間の距離であ
る。これは、対向面電磁界のフリンジができるだけ層に
渡って交差しないようにする、つまりクロストークを避
けるためである。
【００５９】第３に、ｓ／ｄは１．５以上（ｓ／ｄ≧
１．５）であることが好ましい。ｓは、隣接する配線と
の間隔である。この関係もフリンジの影響をできるだけ
避けるためである。
１．５）であることが好ましい。ｓは、隣接する配線と
の間隔である。この関係もフリンジの影響をできるだけ
避けるためである。
【００６０】以上の各条件は、他の全ての配線で実現す
ることが好ましい。ドライバのみならず、後述するレシ
ーバや、数ＧＨｚのクロック周波数で動作するＬＳＩの
論理やメモリトランジスタの結線などは全て、伝送路構
造であることが好ましい。また、システム内の各ＩＣチ
ップ内の全ての配線で上記各条件を実現することが好ま
しい。
ることが好ましい。ドライバのみならず、後述するレシ
ーバや、数ＧＨｚのクロック周波数で動作するＬＳＩの
論理やメモリトランジスタの結線などは全て、伝送路構
造であることが好ましい。また、システム内の各ＩＣチ
ップ内の全ての配線で上記各条件を実現することが好ま
しい。
【００６１】以上のように構成することで、電流の揺ら
ぎがほとんどない理想に近いカレントスイッチ型のドラ
イバ回路１６を実現することができる。
ぎがほとんどない理想に近いカレントスイッチ型のドラ
イバ回路１６を実現することができる。
【００６２】ここで、消費電力を考察する。図４や図７
に示すように、定電流Ｉは約２１ｍＡであり、この電流
が電源Ｖｄｄから常時流れ出ている。電圧を０．６Ｖと
すると、１３ｍＷと大きな電力を消費する。６４ビット
アドレスデータ線は制御信号を含め２００ビット以上の
線路が必要で、トータル２．６Ｗの大電力を消費する。
抵抗ＲＥ１を増大させ、０．３Ｖの振幅としてもＩ＝１
０．５ｍＡで１．３Ｗの電力消費となる。しかし、前述
したように、理想に近いほぼ完全な信号がドライバ１６
を通るから、０．３Ｖ以下の振幅でも十分な信号源とし
て働くことになる。
に示すように、定電流Ｉは約２１ｍＡであり、この電流
が電源Ｖｄｄから常時流れ出ている。電圧を０．６Ｖと
すると、１３ｍＷと大きな電力を消費する。６４ビット
アドレスデータ線は制御信号を含め２００ビット以上の
線路が必要で、トータル２．６Ｗの大電力を消費する。
抵抗ＲＥ１を増大させ、０．３Ｖの振幅としてもＩ＝１
０．５ｍＡで１．３Ｗの電力消費となる。しかし、前述
したように、理想に近いほぼ完全な信号がドライバ１６
を通るから、０．３Ｖ以下の振幅でも十分な信号源とし
て働くことになる。
【００６３】次に、分岐について説明する。
【００６４】図２の電子装置は、便宜上２つの分岐を有
している。つまり、分岐伝送路１５、１６を介して伝送
路１４にＩＣチップ１２と１３が接続されている。実際
には、もう少し多い数のＩＣチップが接続される場合が
多い。
している。つまり、分岐伝送路１５、１６を介して伝送
路１４にＩＣチップ１２と１３が接続されている。実際
には、もう少し多い数のＩＣチップが接続される場合が
多い。
【００６５】図９は、図２の電子装置が８分岐構成の場
合のシミュレーションモデル回路を示す。８つのＩＣチ
ップ内のレシーバは差動アンプで構成されている。レシ
ーバの信号を差動アンプを構成するトランジスタのゲー
トで受けることから、１分岐当り０．２ｐＦの容量があ
ると仮定した。これは、前述した第１ないし第３の特徴
を具備するドライバ１６はほとんど配線容量を持たない
ため、十分過ぎる程の大きな容量である。つまり、０．
２ｐＦの８分岐は、０．１ｐＦの１６分岐や０．０５ｐ
Ｆの３２分岐に相当し、これらの容量値は設計可能な現
実的な値である。
合のシミュレーションモデル回路を示す。８つのＩＣチ
ップ内のレシーバは差動アンプで構成されている。レシ
ーバの信号を差動アンプを構成するトランジスタのゲー
トで受けることから、１分岐当り０．２ｐＦの容量があ
ると仮定した。これは、前述した第１ないし第３の特徴
を具備するドライバ１６はほとんど配線容量を持たない
ため、十分過ぎる程の大きな容量である。つまり、０．
２ｐＦの８分岐は、０．１ｐＦの１６分岐や０．０５ｐ
Ｆの３２分岐に相当し、これらの容量値は設計可能な現
実的な値である。
【００６６】図１０に、図９のシミュレーション結果を
示す。図１０の横軸及び縦軸は、図４や図７と同じであ
る。電流Ｉの揺らぎと電圧Ｖ１、Ｖ２及びＶ３の揺らぎ
が発生しているが、実用上はほとんど問題にならないレ
ベルである。図示を省略するが、０．１ｐＦの１６分岐
や０．０５ｐＦの３２分岐では、より平滑で良好な波形
が得られることが確認できている。
示す。図１０の横軸及び縦軸は、図４や図７と同じであ
る。電流Ｉの揺らぎと電圧Ｖ１、Ｖ２及びＶ３の揺らぎ
が発生しているが、実用上はほとんど問題にならないレ
ベルである。図示を省略するが、０．１ｐＦの１６分岐
や０．０５ｐＦの３２分岐では、より平滑で良好な波形
が得られることが確認できている。
【００６７】上記シミュレーションから、負荷をトータ
ルで２ｐＦ以内に収めれば、ドライバ１６はＧＨｚ帯の
信号伝送を有効に行なえる。
ルで２ｐＦ以内に収めれば、ドライバ１６はＧＨｚ帯の
信号伝送を有効に行なえる。
【００６８】次に、図２のＩＣチップ１２、１３のレシ
ーバ１７、１８について図１１を参照して説明する。
ーバ１７、１８について図１１を参照して説明する。
【００６９】図１１は、ＩＣチップ１２のレシーバ１７
及びその周辺回路を示す回路図である。レシーバ１７
は、２つのｐＭＯＳトランジスタ７８、７９及び３つの
ｎＭＯＳトランジスタ８０、８１、８２から構成されて
いる。トランジスタ７８、７９のソースは電源Ｖｄｄに
接続され、ドレインはトランジスタ８０、８１のドレイ
ンにそれぞれ接続されている。トランジスタ７８、７９
のゲートは相互に接続されるとともに、トランジスタ８
０のドレインに接続されている。トランジスタ８０と８
１のゲートは、分岐伝送路１５に接続されている。トラ
ンジスタ８２のドレインはトランジスタ８０、８１のソ
ースに接続され、ソースは電源Ｖｓｓに接続されてい
る。トランジスタ８２のゲートは、ｐＭＯＳトランジス
タ８４とｎＭＯＳトランジスタ８５で構成される電流設
定部８３の出力に接続されている。トランジスタ８４の
ソースは電源Ｖｄｄに接続され、ゲートは電源Ｖｓｓに
接続され、ドレインはトランジスタ８５のドレイン及び
トランジスタ８２のゲートに接続されている。トランジ
スタ８５のソースは電源Ｖｓｓに接続されている。トラ
ンジスタ８１のドレインは、図示を省略するＩＣチップ
１２の内部回路に接続されている。
及びその周辺回路を示す回路図である。レシーバ１７
は、２つのｐＭＯＳトランジスタ７８、７９及び３つの
ｎＭＯＳトランジスタ８０、８１、８２から構成されて
いる。トランジスタ７８、７９のソースは電源Ｖｄｄに
接続され、ドレインはトランジスタ８０、８１のドレイ
ンにそれぞれ接続されている。トランジスタ７８、７９
のゲートは相互に接続されるとともに、トランジスタ８
０のドレインに接続されている。トランジスタ８０と８
１のゲートは、分岐伝送路１５に接続されている。トラ
ンジスタ８２のドレインはトランジスタ８０、８１のソ
ースに接続され、ソースは電源Ｖｓｓに接続されてい
る。トランジスタ８２のゲートは、ｐＭＯＳトランジス
タ８４とｎＭＯＳトランジスタ８５で構成される電流設
定部８３の出力に接続されている。トランジスタ８４の
ソースは電源Ｖｄｄに接続され、ゲートは電源Ｖｓｓに
接続され、ドレインはトランジスタ８５のドレイン及び
トランジスタ８２のゲートに接続されている。トランジ
スタ８５のソースは電源Ｖｓｓに接続されている。トラ
ンジスタ８１のドレインは、図示を省略するＩＣチップ
１２の内部回路に接続されている。
【００７０】伝送路１４から分岐伝送路１５を通り入力
された信号は、トランジスタ８０、８１のゲートに入
る。トランジスタ８０と８１の電位差に応じて、トラン
ジスタ８０、８１の一方がオンし、他方がオフする。従
って、トランジスタ７８と８０の回路か又はトランジス
タ７９と８１の回路のどちらか一方に電流が流れる。こ
の電流は、電源Ｖｄｄから見て定電流である。トランジ
スタ８２はこの定電流を制御する。
された信号は、トランジスタ８０、８１のゲートに入
る。トランジスタ８０と８１の電位差に応じて、トラン
ジスタ８０、８１の一方がオンし、他方がオフする。従
って、トランジスタ７８と８０の回路か又はトランジス
タ７９と８１の回路のどちらか一方に電流が流れる。こ
の電流は、電源Ｖｄｄから見て定電流である。トランジ
スタ８２はこの定電流を制御する。
【００７１】前述したように、伝送路１４はコモングラ
ンドに一切接続されていないので、伝送路１４上ではグ
ランドレベルが信号と相補的にスイングする。分岐伝送
路１５、１６もコモングランドに接続されていない。よ
って、トランジスタ８０と８１のゲートに十分な電位差
を与えることができる。この際、図９、図１０のシミュ
レーションで明らかなように、波形の乱れは実質的に問
題を生じることのない程度のものである。従って、信号
の伝送及び受信は極めて信頼性の高いものとなる。
ンドに一切接続されていないので、伝送路１４上ではグ
ランドレベルが信号と相補的にスイングする。分岐伝送
路１５、１６もコモングランドに接続されていない。よ
って、トランジスタ８０と８１のゲートに十分な電位差
を与えることができる。この際、図９、図１０のシミュ
レーションで明らかなように、波形の乱れは実質的に問
題を生じることのない程度のものである。従って、信号
の伝送及び受信は極めて信頼性の高いものとなる。
【００７２】レシーバ１７や内部回路の配線も、ドライ
バ１６と同様に、伝送路構成とすることが好ましい。
バ１６と同様に、伝送路構成とすることが好ましい。
【００７３】ここで、図１１に示す分岐線路１５の長さ
がシステム全体に与える影響について説明する。ＩＣチ
ップ１２内の絶縁層の比誘電率を３とすると、電磁波伝
送速度は１．７３×１０８［ｍ／ｓ］となり、分岐伝送
路１５の長さを１００μｍとした場合の伝送遅れは０．
５７８ｐｓとなる。伝送路１４のパルス立ち上がり時間
を７５ｐｓと設定すると、分岐伝送路１５の往復で生じ
る遅れは０．５７８×２＝１．１５６ｐｓであり、７５
ｐｓの間に６５回往復可能な時間である。この間に信号
の立ち上がりは安定領域に達する。従って、立ち上がり
中の波形の乱れはあるものの、立ち上がった後は安定し
た波形が分岐伝送路１５を伝搬する。結論として、１０
０μｍ程度の長さの分岐伝送路１５は、その存在を実質
的に無視できる。
がシステム全体に与える影響について説明する。ＩＣチ
ップ１２内の絶縁層の比誘電率を３とすると、電磁波伝
送速度は１．７３×１０８［ｍ／ｓ］となり、分岐伝送
路１５の長さを１００μｍとした場合の伝送遅れは０．
５７８ｐｓとなる。伝送路１４のパルス立ち上がり時間
を７５ｐｓと設定すると、分岐伝送路１５の往復で生じ
る遅れは０．５７８×２＝１．１５６ｐｓであり、７５
ｐｓの間に６５回往復可能な時間である。この間に信号
の立ち上がりは安定領域に達する。従って、立ち上がり
中の波形の乱れはあるものの、立ち上がった後は安定し
た波形が分岐伝送路１５を伝搬する。結論として、１０
０μｍ程度の長さの分岐伝送路１５は、その存在を実質
的に無視できる。
【００７４】更に、分岐伝送路１５が接続されるパッケ
ージ上のパッドからパッケージ内のパッドまでのＩＣチ
ップ１２内部の配線(以下、パッケージ配線という)を考
える。パッケージ配線の周囲にある絶縁体の比誘電率を
４．５とすると、パッケージ配線の電磁波伝送速度は
１．４１×１０８[ｍ／ｓ]となり、１ｍｍの配線長の遅
れは７．１ｐｓとなる。７５ｐｓの信号の立ち上がり動
作中に５．３回往復可能である。通常（３回の反射往
復）／（立ち上がり時間）以上で設計可能であり、５．
３回は十分に実用的な値である。分岐伝送路１５の存在
は実質的に無視できるので、パッケージ配線の長さを主
として、分岐伝送路の長さを設計することが好ましい。
一般に、上記５．３回をまるめて、（６×（分岐長さの
トータルな遅延時間））＜（波形の立ち上がり時間）の
条件を満足すれば、分岐配線の影響は実質的に問題ない
ものとなる。この条件は、上記特定の値に基づき算出し
たものであるが、実際には現実的な様々な実施の態様で
満足されるものである。上記条件をより一般的に記述す
ると、分岐伝送路１５は、伝送路１４上の信号の波形の
立ち上がり時間が当該分岐伝送路１５を所定回数往復し
た場合に生じる遅延時間のｎ倍（上記の例ではｎ＝６）
よりも大なる条件を満足する長さを有する。
ージ上のパッドからパッケージ内のパッドまでのＩＣチ
ップ１２内部の配線(以下、パッケージ配線という)を考
える。パッケージ配線の周囲にある絶縁体の比誘電率を
４．５とすると、パッケージ配線の電磁波伝送速度は
１．４１×１０８[ｍ／ｓ]となり、１ｍｍの配線長の遅
れは７．１ｐｓとなる。７５ｐｓの信号の立ち上がり動
作中に５．３回往復可能である。通常（３回の反射往
復）／（立ち上がり時間）以上で設計可能であり、５．
３回は十分に実用的な値である。分岐伝送路１５の存在
は実質的に無視できるので、パッケージ配線の長さを主
として、分岐伝送路の長さを設計することが好ましい。
一般に、上記５．３回をまるめて、（６×（分岐長さの
トータルな遅延時間））＜（波形の立ち上がり時間）の
条件を満足すれば、分岐配線の影響は実質的に問題ない
ものとなる。この条件は、上記特定の値に基づき算出し
たものであるが、実際には現実的な様々な実施の態様で
満足されるものである。上記条件をより一般的に記述す
ると、分岐伝送路１５は、伝送路１４上の信号の波形の
立ち上がり時間が当該分岐伝送路１５を所定回数往復し
た場合に生じる遅延時間のｎ倍（上記の例ではｎ＝６）
よりも大なる条件を満足する長さを有する。
【００７５】次に、電子装置１０のシステム構造を説明
する。
する。
【００７６】図２を参照して説明したように、電子装置
１０はプリント配線基板などの配線基板８６上にＩＣチ
ップ１１〜１３や伝送路１４を搭載したものである。
１０はプリント配線基板などの配線基板８６上にＩＣチ
ップ１１〜１３や伝送路１４を搭載したものである。
【００７７】図１２は電子装置１０の模式的な平面図、
図１３は図１２中のＡ−Ａ線断面図である。また、図１
４は、パッケージ化されたＩＣチップ１１とその周辺の
斜視図である。図１２では、図２に示すＩＣチップ１３
の図示を省略してある。
図１３は図１２中のＡ−Ａ線断面図である。また、図１
４は、パッケージ化されたＩＣチップ１１とその周辺の
斜視図である。図１２では、図２に示すＩＣチップ１３
の図示を省略してある。
【００７８】伝送路１４は、ビット単位に等長のスタッ
クト・ペア配線１４１、１４２、１４３を有する。前述
したように、ＩＣチップ１１〜１３内で好ましい伝送路
構造はコプレナー線路であったが、アスペクト比の大き
い縦長の断面構造はパッケージや配線基板上で形成する
のは難しい。よって、伝送路１４をスタックト・ペア線
路で構成している。
クト・ペア配線１４１、１４２、１４３を有する。前述
したように、ＩＣチップ１１〜１３内で好ましい伝送路
構造はコプレナー線路であったが、アスペクト比の大き
い縦長の断面構造はパッケージや配線基板上で形成する
のは難しい。よって、伝送路１４をスタックト・ペア線
路で構成している。
【００７９】図１３に示すように、配線基板８６は絶縁
層（比誘電率εｒ）９１の内部に、スタックト・ペア配
線１４１、１４２、１４３やＶｓｓの電源配線８９やＶ
ｄｄの電源配線９０を具備する。電源配線８９、９０は
チップの外部端子間を接続するものである。スタックト
・ペア配線１４１、１４２、１４３は、Ｖｓｓの電源配
線８９やＶｄｄの電源配線９０の上部に位置している。
図１２に示すＩＣチップのパッド８７はレシーバ１
６１、１６２、１６３の各々に対して２つのパッド８７
を有し、一方のパッドがスタックト・ペア配線１４１、
１４２、１４３の上側の配線に接続され、他方のパッド
８７が下側の配線に接続される。図１４にこの接続の様
子を示す。この接続は、フリップチップ接続である。つ
まり、上側の配線は、絶縁層９１上に設けられた接続領
域９３を介してＩＣチップ１１のパッド８７に接続す
る。下側の配線は、絶縁層９１から露出する接続領域９
２を介してＩＣチップ１１のパッド８７に接続する。な
お、絶縁層９１は簡略化するために一体的に図示されて
いるが、各種の配線基板がそうであるように、複数の絶
縁層からなる。
層（比誘電率εｒ）９１の内部に、スタックト・ペア配
線１４１、１４２、１４３やＶｓｓの電源配線８９やＶ
ｄｄの電源配線９０を具備する。電源配線８９、９０は
チップの外部端子間を接続するものである。スタックト
・ペア配線１４１、１４２、１４３は、Ｖｓｓの電源配
線８９やＶｄｄの電源配線９０の上部に位置している。
図１２に示すＩＣチップのパッド８７はレシーバ１
６１、１６２、１６３の各々に対して２つのパッド８７
を有し、一方のパッドがスタックト・ペア配線１４１、
１４２、１４３の上側の配線に接続され、他方のパッド
８７が下側の配線に接続される。図１４にこの接続の様
子を示す。この接続は、フリップチップ接続である。つ
まり、上側の配線は、絶縁層９１上に設けられた接続領
域９３を介してＩＣチップ１１のパッド８７に接続す
る。下側の配線は、絶縁層９１から露出する接続領域９
２を介してＩＣチップ１１のパッド８７に接続する。な
お、絶縁層９１は簡略化するために一体的に図示されて
いるが、各種の配線基板がそうであるように、複数の絶
縁層からなる。
【００８０】電源配線８９、９０は絶縁層９１上に設け
られた接続領域に接続され、フリップチップ接続でＩＣ
チップ１１に接続されている。
られた接続領域に接続され、フリップチップ接続でＩＣ
チップ１１に接続されている。
【００８１】ＩＣチップ１２もフリップフロップ接続さ
れている。ＩＣチップ１２は、スタックト・ペア配線１
４１、１４２、１４３上を跨るように設けられている。
レシーバ１７毎（図１２では、レシーバ１７１のみを実
線で示す）に設けられたパッド８８と、伝送路１４に接
続される接続領域とをフリップチップ接続する。接続領
域が設けられている位置は、ＩＣチップ１１のパッド８
７位置から等しい距離にある。各スタックト・ペア配線
１４１、１４２、１４３は、線路特性インピーダンスに
整合する終端抵抗ＲＴ１、ＲＴ２、ＲＴ３で終端されて
いる。
れている。ＩＣチップ１２は、スタックト・ペア配線１
４１、１４２、１４３上を跨るように設けられている。
レシーバ１７毎（図１２では、レシーバ１７１のみを実
線で示す）に設けられたパッド８８と、伝送路１４に接
続される接続領域とをフリップチップ接続する。接続領
域が設けられている位置は、ＩＣチップ１１のパッド８
７位置から等しい距離にある。各スタックト・ペア配線
１４１、１４２、１４３は、線路特性インピーダンスに
整合する終端抵抗ＲＴ１、ＲＴ２、ＲＴ３で終端されて
いる。
【００８２】ここで、図１３において、ｄはスタックト
・ペア配線間の距離、ｔはスタックト・ペア配線の厚
み、ｗはスタックト・ペア配線の上側配線の幅、ｓはス
タックト・ペア配線と隣り合うスタックト・ペア配線と
の間の距離、ｈ１はスタックト・ペア配線の上側配線と
絶縁層９１の露出面との間の距離、ｈ２はスタックト・
ペア配線の下側配線と電源配線８９との間の距離を示
す。好ましくは、スタックト・ペア配線の下側配線の幅
は、上側配線の幅ｗの１．２〜１．５倍程度であること
が好ましい。これは、上下配線の位置ずれや、電磁界が
下層に漏れるのを防止するためである。また、隣接する
スタックト・ペア配線とのクロストークを防止するため
に、ｗ≦ｓであることが好ましい。同様な観点から、
（ｄ＋ｔ）≦ｓ／２、ｄ≦ｈ１、ｄ≦２ｈ２であること
が好ましい。
・ペア配線間の距離、ｔはスタックト・ペア配線の厚
み、ｗはスタックト・ペア配線の上側配線の幅、ｓはス
タックト・ペア配線と隣り合うスタックト・ペア配線と
の間の距離、ｈ１はスタックト・ペア配線の上側配線と
絶縁層９１の露出面との間の距離、ｈ２はスタックト・
ペア配線の下側配線と電源配線８９との間の距離を示
す。好ましくは、スタックト・ペア配線の下側配線の幅
は、上側配線の幅ｗの１．２〜１．５倍程度であること
が好ましい。これは、上下配線の位置ずれや、電磁界が
下層に漏れるのを防止するためである。また、隣接する
スタックト・ペア配線とのクロストークを防止するため
に、ｗ≦ｓであることが好ましい。同様な観点から、
（ｄ＋ｔ）≦ｓ／２、ｄ≦ｈ１、ｄ≦２ｈ２であること
が好ましい。
【００８３】前述したように、配線基板８６ではスタッ
クト・ペア配線を採用しているため、以下の要件を満足
する必要がある。第１に、パッド８７や８８のピッチの
２倍のピッチでスタックト・ペア配線１４１、１４２、
１４３を配置し、パッド８７や８８はスタックト・ペア
配線１４１、１４２、１４３が延びる方向に直交する方
向に直線状に配列される。ここでパッド８７、８８がＩ
Ｃチップ自体に設けられている場合には、チップ面積の
縮小化に伴い、パッド８７、８８の配列ピッチが狭くな
り、スタックト・ペア配線１４１、１４２、１４３を好
適に配置できなくなる可能性がある。
クト・ペア配線を採用しているため、以下の要件を満足
する必要がある。第１に、パッド８７や８８のピッチの
２倍のピッチでスタックト・ペア配線１４１、１４２、
１４３を配置し、パッド８７や８８はスタックト・ペア
配線１４１、１４２、１４３が延びる方向に直交する方
向に直線状に配列される。ここでパッド８７、８８がＩ
Ｃチップ自体に設けられている場合には、チップ面積の
縮小化に伴い、パッド８７、８８の配列ピッチが狭くな
り、スタックト・ペア配線１４１、１４２、１４３を好
適に配置できなくなる可能性がある。
【００８４】この点を考慮して、ＩＣチップ上のパッド
とパッケージ上のパッドとを接続する中間配線を設ける
ことが好ましい。この中間配線を模式的に示すと、図１
５に示すようになる。説明を分かり易くするために、図
１５では伝送線１４がコプレナー配線であるかのように
図示してある。ＩＣチップ１２のパッケージ９２の中央
付近に、パッド８８が一列配列されている。チップ９１
にはパッド８９が一列配列されている。パッド８９のピ
ッチはパッド８８のピッチよりも小さい。パッド８８と
８９を中間配線９０が接続する。ＩＣチップ１３も同様
に構成されている。
とパッケージ上のパッドとを接続する中間配線を設ける
ことが好ましい。この中間配線を模式的に示すと、図１
５に示すようになる。説明を分かり易くするために、図
１５では伝送線１４がコプレナー配線であるかのように
図示してある。ＩＣチップ１２のパッケージ９２の中央
付近に、パッド８８が一列配列されている。チップ９１
にはパッド８９が一列配列されている。パッド８９のピ
ッチはパッド８８のピッチよりも小さい。パッド８８と
８９を中間配線９０が接続する。ＩＣチップ１３も同様
に構成されている。
【００８５】ＩＣチップ１１もＩＣチップ１２や１３と
同様に、中間配線９７を採用している。ＩＣチップ１１
のパッケージ９４の一辺に一列配列されたパッド８７
と、チップ９５上に一列配列されたパッド９６とは、中
間配線９７で接続されている。
同様に、中間配線９７を採用している。ＩＣチップ１１
のパッケージ９４の一辺に一列配列されたパッド８７
と、チップ９５上に一列配列されたパッド９６とは、中
間配線９７で接続されている。
【００８６】このような中間配線９０や９７を用いて
も、高速信号系では全ての線路に渡って特性インピーダ
ンスが同一であること、および等長配線であることが求
められる。
も、高速信号系では全ての線路に渡って特性インピーダ
ンスが同一であること、および等長配線であることが求
められる。
【００８７】特性インピーダンス２８Ωを基準に考え
る。今、スタックト・ペア配線の幅ｗ（図１３参照）を
２００μｍ、比誘電率εｒを４．５とする。この値をス
タックト・ペア配線の特性インピーダンスの近似式(前
述した式（２）)を代入すると、２つの配線間の距離ｄ
はｄ＝３９μｍとなる（ｄは図１３参照）。なお、この
近似式は次の通りである。
る。今、スタックト・ペア配線の幅ｗ（図１３参照）を
２００μｍ、比誘電率εｒを４．５とする。この値をス
タックト・ペア配線の特性インピーダンスの近似式(前
述した式（２）)を代入すると、２つの配線間の距離ｄ
はｄ＝３９μｍとなる（ｄは図１３参照）。なお、この
近似式は次の通りである。
【００８８】
【数４】
伝送路１４や分岐伝送路１５、１６を含むループは伝送
路構成であり、特性インピーダンスの不整合はない。並
行等長配線の場合、パッドピッチはｗ／２＝１００μｍ
となり、現在の技術でも設計可能である。ｈ２の厚みを
プリント配線板プリプレーグの標準である６０μｍにす
れば、理想的な層構造となる。
路構成であり、特性インピーダンスの不整合はない。並
行等長配線の場合、パッドピッチはｗ／２＝１００μｍ
となり、現在の技術でも設計可能である。ｈ２の厚みを
プリント配線板プリプレーグの標準である６０μｍにす
れば、理想的な層構造となる。
【００８９】一方、パッケージ配線はチップ上のパッド
のピッチに従って設計する必要がある。このピッチを５
０μｍとすると、パッケージ上のスタックト・ペア配線
の幅ｗは１００μｍとなる。上記式（３）より、ｄ＝１
９．５μｍとなる。
のピッチに従って設計する必要がある。このピッチを５
０μｍとすると、パッケージ上のスタックト・ペア配線
の幅ｗは１００μｍとなる。上記式（３）より、ｄ＝１
９．５μｍとなる。
【００９０】以上のようにして、全ての線路に渡り２８
Ωの特性インピーダンスが得られる。
Ωの特性インピーダンスが得られる。
【００９１】各中間配線９０を等長配線とするために、
中間配線を図１６に示すような配置とする。その他の中
間配線も同様な配置とする。
中間配線を図１６に示すような配置とする。その他の中
間配線も同様な配置とする。
【００９２】図１６は、中間配線９０の部分を拡大した
平面図である。各中間配線９０はスタックト・ペア線路
で構成されている。また、各中間配線９０は同一の線路
長を有する。つまり、中間配線９０はファンアウト構造
を有する。同一の線路長とするために、各中間配線９０
は外側に広がるように緩やかにカーブしている。配線長
は、この広がりの程度を調節することで任意に決められ
る。カーブしているので、ミアンダーパターンのような
折れ曲がりが無く、スムースな伝送が可能であり、また
隣接配線間距離も比較的広く取れるため、クロストーク
に対しても有利である。更に、パッケージ上のパッド８
８とチップ９１上のパッドを独立に設計することができ
る。
平面図である。各中間配線９０はスタックト・ペア線路
で構成されている。また、各中間配線９０は同一の線路
長を有する。つまり、中間配線９０はファンアウト構造
を有する。同一の線路長とするために、各中間配線９０
は外側に広がるように緩やかにカーブしている。配線長
は、この広がりの程度を調節することで任意に決められ
る。カーブしているので、ミアンダーパターンのような
折れ曲がりが無く、スムースな伝送が可能であり、また
隣接配線間距離も比較的広く取れるため、クロストーク
に対しても有利である。更に、パッケージ上のパッド８
８とチップ９１上のパッドを独立に設計することができ
る。
【００９３】図１７は、各中間配線９０の曲線形状を円
弧に設計するためのモデルを示す図である。このモデル
は、円弧ＡＢを一定にして弦ＡＢを変数にするためのモ
デルである。弦ＡＢ＝ｌ１は最外端パッド間の直線距離
である。これを変数とし円弧ＡＢを一定とする半径ＯＰ
を見出す関係式を検討する。いま、線分ＰＣ＝ｒ１・ｈ
１、ＯＣ＝ｈ１とすると、（ｌ１・２）２＝ｒ１ ２・ｈ
１ ２が得られ、θ１／２＝ｔａｎ−１（ｌ１／２ｈ１）
から、円弧ＡＢ＝ｒ１θ１[ラジアン]が得られる。これ
らの式からｈ１を適当に決めると、ｒ１が求まる。円弧
ＡＢ＝ｒ１θ１を一定として、次以降のパッド間距離ｌ
ｘに対してｈｘとｒｘを求めることができる。
弧に設計するためのモデルを示す図である。このモデル
は、円弧ＡＢを一定にして弦ＡＢを変数にするためのモ
デルである。弦ＡＢ＝ｌ１は最外端パッド間の直線距離
である。これを変数とし円弧ＡＢを一定とする半径ＯＰ
を見出す関係式を検討する。いま、線分ＰＣ＝ｒ１・ｈ
１、ＯＣ＝ｈ１とすると、（ｌ１・２）２＝ｒ１ ２・ｈ
１ ２が得られ、θ１／２＝ｔａｎ−１（ｌ１／２ｈ１）
から、円弧ＡＢ＝ｒ１θ１[ラジアン]が得られる。これ
らの式からｈ１を適当に決めると、ｒ１が求まる。円弧
ＡＢ＝ｒ１θ１を一定として、次以降のパッド間距離ｌ
ｘに対してｈｘとｒｘを求めることができる。
【００９４】
【数５】
勿論、円弧ＡＢは楕円や任意の高次曲線（図１６）でも
良い。電磁界的に複雑な伝送特性とならない形状であれ
ば良い。
良い。電磁界的に複雑な伝送特性とならない形状であれ
ば良い。
【００９５】中間配線をマイクロストリップ線路で形成
することとしても良い。図１８は、この実施の形態を示
す図である。スタックト・ペア線路の伝送路１４１〜１
４４は対応するパッド８７に接続されている。パッド８
７は、べたのグランド１００上に設けられている。マイ
クロストリップ線路で形成される中間配線１０１は、パ
ッド８７とチップ９６上のパッドとを接続する。
することとしても良い。図１８は、この実施の形態を示
す図である。スタックト・ペア線路の伝送路１４１〜１
４４は対応するパッド８７に接続されている。パッド８
７は、べたのグランド１００上に設けられている。マイ
クロストリップ線路で形成される中間配線１０１は、パ
ッド８７とチップ９６上のパッドとを接続する。
【００９６】マイクロストリップ線路などのストリップ
線路は、グランドに対して電界が広がり、単位長さ当り
のキャパシタンスＣｏが増大する特性を持つ。そのた
め、インピーダンス
線路は、グランドに対して電界が広がり、単位長さ当り
のキャパシタンスＣｏが増大する特性を持つ。そのた
め、インピーダンス
【００９７】
【数６】
は同一線幅ｗであれば小さくなる。逆に、Ｚ０を一定と
すれば、線幅ｗを小さくできることになる。マイクロス
トリップ線路の特性インピーダンスの近似式は次の通り
である。ただし、記号の定義は図１３を参照して説明し
た通りである。
すれば、線幅ｗを小さくできることになる。マイクロス
トリップ線路の特性インピーダンスの近似式は次の通り
である。ただし、記号の定義は図１３を参照して説明し
た通りである。
【００９８】
【数７】
Ｚ０を２８Ωとすると、ｄ＝３９μｍでｗ＝１７０μｍ
となる。配線の厚みｔ＝２５μｍの補正は、経験的に２
５μｍを幅ｗから減算すれば良い。補正後の幅ｗはｗ＝
１４５μｍとなる。スタックト・ペア配線ｗ＝２００μ
ｍに対して同じペア線間スペースｄ＝３９μｍで、マイ
クロストリップ線路にするとｗ＝１４５μｍまで微細化
が可能となる。チップ上のパッド９０のピッチが５０μ
ｍ、中間配線１０１の幅ｗが１００μｍの設計に対して
１４５μｍの幅ｗは十分とは言えないが、パッド９６の
付近で中間配線１０１を絞り込むことで対応できる。絞
り込む配線長は分岐配線長と同じ考えでよく、（６×
（絞り込み長さのトータルな遅延時間））＜（波形の立
ち上がり時間）の条件を満足すればよい。
となる。配線の厚みｔ＝２５μｍの補正は、経験的に２
５μｍを幅ｗから減算すれば良い。補正後の幅ｗはｗ＝
１４５μｍとなる。スタックト・ペア配線ｗ＝２００μ
ｍに対して同じペア線間スペースｄ＝３９μｍで、マイ
クロストリップ線路にするとｗ＝１４５μｍまで微細化
が可能となる。チップ上のパッド９０のピッチが５０μ
ｍ、中間配線１０１の幅ｗが１００μｍの設計に対して
１４５μｍの幅ｗは十分とは言えないが、パッド９６の
付近で中間配線１０１を絞り込むことで対応できる。絞
り込む配線長は分岐配線長と同じ考えでよく、（６×
（絞り込み長さのトータルな遅延時間））＜（波形の立
ち上がり時間）の条件を満足すればよい。
【００９９】このように、スタックト・ペア線路１４１
〜１４４とストリップ線路１０１との組み合わせで、ペ
ア線路間距離ｄを一定にして線路の幅ｗを変えることが
できる。このような配線は、パッケージを使用すること
なく、チップを直接配線基板上に接続する構成に好適に
適用できる。
〜１４４とストリップ線路１０１との組み合わせで、ペ
ア線路間距離ｄを一定にして線路の幅ｗを変えることが
できる。このような配線は、パッケージを使用すること
なく、チップを直接配線基板上に接続する構成に好適に
適用できる。
【０１００】図２などに示す構成では、ドライバ１６は
バスの端に接続されている。本発明は、ドライバ１６が
伝送路１４の途中に設けられている構成も含む。
バスの端に接続されている。本発明は、ドライバ１６が
伝送路１４の途中に設けられている構成も含む。
【０１０１】図１９はこの構成を示す。図１９中、前述
した構成要素と同一のものには同一の参照番号を付して
ある。トライバ１６は、分岐伝送路１５を介して伝送路
１４の途中に接続されている。ドライバ１６が出力する
信号は分岐伝送路１５を通り、伝送路１４を両方向に伝
搬する。同じ特性インピーダンスであるため、エネルギ
保存の法則から、信号電圧は１／２となる。図の右方向
に流れる信号は終端抵抗（図１９での図示を省略してあ
る）で吸収され、消滅する。左へ流れた信号はレシーバ
１７に入力する。レシーバ１７を構成するトランジスタ
８１のゲートは１０ｆＦ以下の容量なので、解放端とみ
なされ、信号エネルギは全反射する。このため、信号電
圧は２倍に見え、レシーバ１７は正規の電圧で差動す
る。全反射したエネルギは再び右に戻って行く。送信分
岐点に到達したとき、ドライバ１６がまだ作動中ならば
飽和出力電流を流している。このため、外部からみると
ハイインピーダンスとなり、戻り信号エネルギはドライ
バ１６に影響を与えることなく右に進んで終端抵抗で消
滅する。送信分岐点に戻ったとき、ドライバ１６が既に
送信を終えているならば、他の動作していない分岐点と
同じハイインピーダンスとなっているため、問題はな
い。
した構成要素と同一のものには同一の参照番号を付して
ある。トライバ１６は、分岐伝送路１５を介して伝送路
１４の途中に接続されている。ドライバ１６が出力する
信号は分岐伝送路１５を通り、伝送路１４を両方向に伝
搬する。同じ特性インピーダンスであるため、エネルギ
保存の法則から、信号電圧は１／２となる。図の右方向
に流れる信号は終端抵抗（図１９での図示を省略してあ
る）で吸収され、消滅する。左へ流れた信号はレシーバ
１７に入力する。レシーバ１７を構成するトランジスタ
８１のゲートは１０ｆＦ以下の容量なので、解放端とみ
なされ、信号エネルギは全反射する。このため、信号電
圧は２倍に見え、レシーバ１７は正規の電圧で差動す
る。全反射したエネルギは再び右に戻って行く。送信分
岐点に到達したとき、ドライバ１６がまだ作動中ならば
飽和出力電流を流している。このため、外部からみると
ハイインピーダンスとなり、戻り信号エネルギはドライ
バ１６に影響を与えることなく右に進んで終端抵抗で消
滅する。送信分岐点に戻ったとき、ドライバ１６が既に
送信を終えているならば、他の動作していない分岐点と
同じハイインピーダンスとなっているため、問題はな
い。
【０１０２】図１９の構成は、図２のＩＣチップ１１が
ドライバ１７と電流設定部８３を有し、ＩＣチップ１２
や１３がドライバ１６を具備している場合も含む。つま
り、１ビットのバスが信号を両方向に伝送する（換言す
れば、送受信兼用）構成である。
ドライバ１７と電流設定部８３を有し、ＩＣチップ１２
や１３がドライバ１６を具備している場合も含む。つま
り、１ビットのバスが信号を両方向に伝送する（換言す
れば、送受信兼用）構成である。
【０１０３】この構成を具備するＩＣチップ１１を図２
０に示す。ＩＣチップ１１はドライバ１６に加え、レシ
ーバ１１７と電流設定部１１８を具備する。レシーバ１
１７と電流設定部１１８の回路構成は、図１１に示すレ
シーバ１７と電流設定部８３の回路構成と同一である。
レシーバ１１７と伝送路１４とは、ｐＭＯＳトランジス
タ１２０、１２１を介して接続されている。トランジス
タ１２０、１２１のゲートは入力信号Ｖｉｎで制御され
る。
０に示す。ＩＣチップ１１はドライバ１６に加え、レシ
ーバ１１７と電流設定部１１８を具備する。レシーバ１
１７と電流設定部１１８の回路構成は、図１１に示すレ
シーバ１７と電流設定部８３の回路構成と同一である。
レシーバ１１７と伝送路１４とは、ｐＭＯＳトランジス
タ１２０、１２１を介して接続されている。トランジス
タ１２０、１２１のゲートは入力信号Ｖｉｎで制御され
る。
【０１０４】伝送路１４の途中に、レシーバ１７とドラ
イバ１２７を有するＩＣチップ１２が接続されている。
同様に、レシーバ１８とドライバ１２８を有するＩＣチ
ップ１３が伝送路１４の途中に接続されている。
イバ１２７を有するＩＣチップ１２が接続されている。
同様に、レシーバ１８とドライバ１２８を有するＩＣチ
ップ１３が伝送路１４の途中に接続されている。
【０１０５】以上、本発明をその実施の形態に基づき具
体的に説明した。本発明は、前述の実施の形態に限定さ
れるものではなく、様々な実施の態様を含む。例えば、
本発明はＭＯＳトランジスタに代えてバイポーラトラン
ジスタで構成した実施の態様を含む。
体的に説明した。本発明は、前述の実施の形態に限定さ
れるものではなく、様々な実施の態様を含む。例えば、
本発明はＭＯＳトランジスタに代えてバイポーラトラン
ジスタで構成した実施の態様を含む。
【０１０６】最後に、本発明の要旨の一部を以下に列挙
する。
する。
【０１０７】（付記１） 信号に応じて伝送路に電流を
供給する差動回路を含むカレントスイッチ型のドライバ
を有する電子装置において、前記信号を前記差動回路に
伝える信号配線を伝送路構造としたことを特徴とする電
子装置。
供給する差動回路を含むカレントスイッチ型のドライバ
を有する電子装置において、前記信号を前記差動回路に
伝える信号配線を伝送路構造としたことを特徴とする電
子装置。
【０１０８】（付記２） 前記信号配線はコプレナー配
線構造を有することを特徴とする付記１記載の電子装
置。
線構造を有することを特徴とする付記１記載の電子装
置。
【０１０９】（付記３） 前記信号配線はコプレナー配
線構造を有し、前記差動回路を構成するトランジスタの
制御電極の近傍まで延びていることを特徴とする付記１
記載の電子装置。
線構造を有し、前記差動回路を構成するトランジスタの
制御電極の近傍まで延びていることを特徴とする付記１
記載の電子装置。
【０１１０】（付記４） 前記信号配線は２本の線路が
対になったコプレナー配線構造を有し、前記電子装置は
２本の線路間の距離の１．５倍又はこれを超える距離だ
け隔てた位置に別の配線を具備することを特徴とする付
記１記載の電子装置。
対になったコプレナー配線構造を有し、前記電子装置は
２本の線路間の距離の１．５倍又はこれを超える距離だ
け隔てた位置に別の配線を具備することを特徴とする付
記１記載の電子装置。
【０１１１】（付記５） 前記電子装置は更に、伝送路
構造を有する電源配線を具備することを特徴とする付記
１ないし４のいずれか一項記載の電子装置。
構造を有する電源配線を具備することを特徴とする付記
１ないし４のいずれか一項記載の電子装置。
【０１１２】（付記６） 前記信号配線は２本の線路が
対になったコプレナー配線構造を有し、その上位の層と
して、２本の線路が対になったコプレナー配線構造の電
源配線を有することを特徴とする付記１記載の電子装
置。
対になったコプレナー配線構造を有し、その上位の層と
して、２本の線路が対になったコプレナー配線構造の電
源配線を有することを特徴とする付記１記載の電子装
置。
【０１１３】（付記７） 前記信号に応答して容量が変
化する素子を前記差動回路に接続し、当該差動回路との
間で電荷の授受を行なうことを特徴とする付記１ないし
６のいずれか一項記載の電子装置。
化する素子を前記差動回路に接続し、当該差動回路との
間で電荷の授受を行なうことを特徴とする付記１ないし
６のいずれか一項記載の電子装置。
【０１１４】（付記８） 前記電子装置は前記伝送路に
接続する電子部品を具備し、該電子部品と前記伝送路と
をコプレナー配線構造以外の伝送路構造の配線で接続す
ることを特徴とする付記１ないし７のいずれか一項記載
の電子装置。
接続する電子部品を具備し、該電子部品と前記伝送路と
をコプレナー配線構造以外の伝送路構造の配線で接続す
ることを特徴とする付記１ないし７のいずれか一項記載
の電子装置。
【０１１５】（付記９） 前記電子装置は前記伝送路に
接続する電子部品を具備し、該電子部品と前記伝送路と
をスタックトペア配線構造の配線で接続することを特徴
とする付記１ないし７のいずれか一項記載の電子装置。
接続する電子部品を具備し、該電子部品と前記伝送路と
をスタックトペア配線構造の配線で接続することを特徴
とする付記１ないし７のいずれか一項記載の電子装置。
【０１１６】（付記１０） 前記電子装置は前記伝送路
に接続する電子部品を具備し、該電子部品内のチップ上
の端子と前記伝送路に接続するための外部端子との間
を、伝送路構造を有する配線で接続したことを特徴とす
る付記１ないし９のいずれか一項記載の電子装置。
に接続する電子部品を具備し、該電子部品内のチップ上
の端子と前記伝送路に接続するための外部端子との間
を、伝送路構造を有する配線で接続したことを特徴とす
る付記１ないし９のいずれか一項記載の電子装置。
【０１１７】（付記１１） 前記電子装置は前記伝送路
に接続する電子部品を具備し、該電子部品内のチップ上
の端子と前記伝送路に接続するための外部端子との間
を、スタックトペア配線構造の配線で接続したことを特
徴とする付記１ないし９のいずれか一項記載の電子装
置。
に接続する電子部品を具備し、該電子部品内のチップ上
の端子と前記伝送路に接続するための外部端子との間
を、スタックトペア配線構造の配線で接続したことを特
徴とする付記１ないし９のいずれか一項記載の電子装
置。
【０１１８】（付記１２） 前記電子装置は前記伝送路
に接続する電子部品を具備し、該電子部品内のチップ上
の端子と前記伝送路に接続するための外部端子との間
を、ストリップ配線構造の配線で接続したことを特徴と
する付記１ないし９のいずれか一項記載の電子装置。
に接続する電子部品を具備し、該電子部品内のチップ上
の端子と前記伝送路に接続するための外部端子との間
を、ストリップ配線構造の配線で接続したことを特徴と
する付記１ないし９のいずれか一項記載の電子装置。
【０１１９】（付記１３） 前記チップ上の端子と前記
伝送路に接続するための外部端子とを接続する配線は、
等しい長さの複数の信号線を有することを特徴とする付
記１０ないし１２のいずれか一項記載の電子装置。
伝送路に接続するための外部端子とを接続する配線は、
等しい長さの複数の信号線を有することを特徴とする付
記１０ないし１２のいずれか一項記載の電子装置。
【０１２０】（付記１４） 前記チップ上の端子と前記
伝送路に接続するための外部端子とを接続する配線は、
等しい長さでかつ円弧状の信号線を有することを特徴と
する付記１０ないし１２のいずれか一項記載の電子装
置。
伝送路に接続するための外部端子とを接続する配線は、
等しい長さでかつ円弧状の信号線を有することを特徴と
する付記１０ないし１２のいずれか一項記載の電子装
置。
【０１２１】（付記１５） 前記伝送路は、信号を伝達
するスタックトペア配線構造の信号線と、スタックトペ
ア配線構造の電源配線とを具備することを特徴とする付
記１ないし１４のいずれか一項記載の電子装置。
するスタックトペア配線構造の信号線と、スタックトペ
ア配線構造の電源配線とを具備することを特徴とする付
記１ないし１４のいずれか一項記載の電子装置。
【０１２２】（付記１６） 前記電源配線は外部端子間
を接続する電源配線であり、前記信号線の下部に配置さ
れていることを特徴とする付記１５記載の電子装置。
を接続する電源配線であり、前記信号線の下部に配置さ
れていることを特徴とする付記１５記載の電子装置。
【０１２３】（付記１７） 前記伝送路の一端に終端回
路を有することを特徴とする付記１ないし１６記載の電
子装置。
路を有することを特徴とする付記１ないし１６記載の電
子装置。
【０１２４】（付記１８） 前記電子装置は前記伝送路
に接続する電子部品を具備し、前記伝送路と電子部品を
接続する分岐伝送路は、伝送路上の信号の波形の立ち上
がり時間が当該分岐伝送路を所定回数往復した場合に生
じる遅延時間のｎ倍よりも大なる条件を満足する長さで
あることを特徴とする付記１ないし１７のいずれか一項
記載の電子装置。
に接続する電子部品を具備し、前記伝送路と電子部品を
接続する分岐伝送路は、伝送路上の信号の波形の立ち上
がり時間が当該分岐伝送路を所定回数往復した場合に生
じる遅延時間のｎ倍よりも大なる条件を満足する長さで
あることを特徴とする付記１ないし１７のいずれか一項
記載の電子装置。
【０１２５】（付記１９） 前記電子装置は、伝送路か
ら信号を受信するレシーバを有することを特徴とする付
記１ないし１８のいずれか一項記載の電子装置。
ら信号を受信するレシーバを有することを特徴とする付
記１ないし１８のいずれか一項記載の電子装置。
【０１２６】
【発明の効果】以上説明したように、本発明によれば、
ＧＨｚ帯及びこれを超える帯域の高速伝送を良好に行な
える電子装置を提供することができる。
ＧＨｚ帯及びこれを超える帯域の高速伝送を良好に行な
える電子装置を提供することができる。
【図１】本発明の一実施の形態による電子装置を示す図
である。
である。
【図２】図１に示す電子装置の回路図である
【図３】図２のドライバ１６からバラクタ２１と２２を
除去した回路構成のシミュレーションモデル回路を示す
図である。
除去した回路構成のシミュレーションモデル回路を示す
図である。
【図４】図３に示すシミュレーションモデル回路のシミ
ュレーション結果を示す図である。
ュレーション結果を示す図である。
【図５】図２に示すドライバ１６の断面図を示す図であ
る。
る。
【図６】図２に示すドライバ１６のシミュレーションモ
デル回路を示す回路図である。
デル回路を示す回路図である。
【図７】図６に示すシミュレーションモデル回路のシミ
ュレーション結果を示す図である。
ュレーション結果を示す図である。
【図８】ペア線路間の距離に対する線路の厚みの比とフ
ランジファクタＫとの関係を示すグラフである。
ランジファクタＫとの関係を示すグラフである。
【図９】図２の電子装置が８分岐構成の場合のシミュレ
ーションモデル回路を示す回路図である。
ーションモデル回路を示す回路図である。
【図１０】図９のシミュレーション結果を示す図であ
る。
る。
【図１１】図２に示すＩＣチップ１２のレシーバ１７及
びその周辺回路を示す回路図である。
びその周辺回路を示す回路図である。
【図１２】電子装置の模式的な平面図である。
【図１３】図１２中のＡ−Ａ線断面図である。
【図１４】パッケージ化されたＩＣチップ１１とその周
辺の斜視図である。
辺の斜視図である。
【図１５】中間配線を模式的に示した電子装置を示す図
である。
である。
【図１６】図１６は、中間配線を拡大した平面図であ
る。
る。
【図１７】中間配線の曲線形状を円弧に設計するための
モデルを示す図である。
モデルを示す図である。
【図１８】中間配線をマイクロストリップ線路で形成し
た実施の形態を示す図である。
た実施の形態を示す図である。
【図１９】ドライバが伝送路の途中に設けられている構
成を示す図である。
成を示す図である。
【図２０】トライバとレシーバの両方を具備するＩＣチ
ップを含むシステムを示す図である。
ップを含むシステムを示す図である。
１０ 電子装置
１１、１２、１３ 電子装置
１４ 伝送路
１５、１６ 分岐伝送路
１７、１８ レシーバ
１９、２０ ｎＭＯＳトランジスタ
２１、２２ バラクタ
４０、４１ 拡散領域
４２ 抵抗層
４３ Ｖｄｄ電源配線
４４ Ｖｓｓ電源配線
４５ ゲート
４６、４７ コンタクト
５０、５２ 抵抗層
５１、５３ コンタクト
５４ ゲート
５５ Ｖｄｄ電源配線
５６ Ｖｓｓ電源配線
５７ ゲート
５８ 配線
５９ コンタクト
６２ ゲート
６３、６４ コンタクト
７０、７１ 伝送路構造の信号線
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 27/04 Ｄ
Ｆ
(71)出願人 000000295
沖電気工業株式会社
東京都港区虎ノ門１丁目７番12号
(71)出願人 000001889
三洋電機株式会社
大阪府守口市京阪本通２丁目５番５号
(71)出願人 000005049
シャープ株式会社
大阪府大阪市阿倍野区長池町22番22号
(71)出願人 000002185
ソニー株式会社
東京都品川区北品川６丁目７番35号
(71)出願人 000003078
株式会社東芝
東京都港区芝浦一丁目１番１号
(71)出願人 000004237
日本電気株式会社
東京都港区芝五丁目７番１号
(71)出願人 000005108
株式会社日立製作所
東京都千代田区神田駿河台四丁目６番地
(71)出願人 000005821
松下電器産業株式会社
大阪府門真市大字門真1006番地
(71)出願人 000006013
三菱電機株式会社
東京都千代田区丸の内二丁目２番３号
(71)出願人 000116024
ローム株式会社
京都府京都市右京区西院溝崎町21番地
(72)発明者 大塚 寛治
東京都東大和市湖畔２−1074−38
(72)発明者 宇佐美 保
東京都国分寺市西町２−38−４
Ｆターム(参考） 5F038 AZ01 BE07 CD05 DF01 EZ10
EZ20
5J011 CA15
5J056 AA01 AA05 BB02 CC00 DD00
DD13 DD27 DD28 FF09 HH03
KK02
Claims (9)
- 【請求項１】 信号に応じて伝送路に電流を供給する差
動回路を含むカレントスイッチ型のドライバを有する電
子装置において、 前記信号を前記差動回路に伝える信号配線を伝送路構造
としたことを特徴とする電子装置。 - 【請求項２】 前記信号配線はコプレナー配線構造を有
することを特徴とする請求項１記載の電子装置。 - 【請求項３】 前記信号配線はコプレナー配線構造を有
し、前記差動回路を構成するトランジスタの制御電極の
近傍まで延びていることを特徴とする請求項１記載の電
子装置。 - 【請求項４】 前記信号配線は２本の線路が対になった
コプレナー配線構造を有し、前記電子装置は２本の線路
間の距離の１．５倍又はこれを超える距離だけ隔てた位
置に別の配線を具備することを特徴とする請求項１記載
の電子装置。 - 【請求項５】 前記電子装置は更に、伝送路構造を有す
る電源配線を具備することを特徴とする請求項１ないし
４のいずれか一項記載の電子装置。 - 【請求項６】 前記信号配線は２本の線路が対になった
コプレナー配線構造を有し、その上位の層として、２本
の線路が対になったコプレナー配線構造の電源配線を有
することを特徴とする請求項１記載の電子装置。 - 【請求項７】 前記信号に応答して容量が変化する素子
を前記差動回路に接続し、当該差動回路との間で電荷の
授受を行なうことを特徴とする請求項１ないし６のいず
れか一項記載の電子装置。 - 【請求項８】 前記電子装置は前記伝送路に接続する電
子部品を具備し、該電子部品と前記伝送路とをコプレナ
ー配線構造以外の伝送路構造の配線で接続することを特
徴とする請求項１ないし７のいずれか一項記載の電子装
置。 - 【請求項９】 前記電子装置は前記伝送路に接続する電
子部品を具備し、該電子部品と前記伝送路とをスタック
トペア配線構造の配線で接続することを特徴とする請求
項１ないし７のいずれか一項記載の電子装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001369358A JP3721124B6 (ja) | 2001-12-03 | 電子装置 | |
| DE10256119.2A DE10256119B4 (de) | 2001-12-03 | 2002-11-29 | Elektronische Vorrichtung |
| TW091134960A TW595101B (en) | 2001-12-03 | 2002-12-02 | Electronic device |
| US10/307,521 US6812742B2 (en) | 2001-12-03 | 2002-12-02 | Electronic device |
| CNB021548927A CN1265456C (zh) | 2001-12-03 | 2002-12-03 | 电子器件 |
| KR1020020076292A KR100980358B1 (ko) | 2001-12-03 | 2002-12-03 | 전자 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001369358A JP3721124B6 (ja) | 2001-12-03 | 電子装置 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
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| JP3721124B2 JP3721124B2 (ja) | 2005-11-30 |
| JP3721124B6 JP3721124B6 (ja) | 2006-09-27 |
Family
ID=
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006100797A (ja) * | 2004-08-30 | 2006-04-13 | Tokyo Institute Of Technology | 伝送線路 |
| JP2010087615A (ja) * | 2008-09-29 | 2010-04-15 | Kyocera Corp | 差動伝送用接続構造体 |
| JP2015216362A (ja) * | 2014-05-08 | 2015-12-03 | 富士通株式会社 | 差動ビアを含む回路及びその形成方法 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006100797A (ja) * | 2004-08-30 | 2006-04-13 | Tokyo Institute Of Technology | 伝送線路 |
| JP4621917B2 (ja) * | 2004-08-30 | 2011-02-02 | 国立大学法人東京工業大学 | 伝送線路 |
| JP2010087615A (ja) * | 2008-09-29 | 2010-04-15 | Kyocera Corp | 差動伝送用接続構造体 |
| JP2015216362A (ja) * | 2014-05-08 | 2015-12-03 | 富士通株式会社 | 差動ビアを含む回路及びその形成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE10256119B4 (de) | 2016-08-04 |
| DE10256119A1 (de) | 2003-08-07 |
| TW200301039A (en) | 2003-06-16 |
| KR100980358B1 (ko) | 2010-09-06 |
| US20030132821A1 (en) | 2003-07-17 |
| JP3721124B2 (ja) | 2005-11-30 |
| CN1265456C (zh) | 2006-07-19 |
| US6812742B2 (en) | 2004-11-02 |
| CN1424759A (zh) | 2003-06-18 |
| TW595101B (en) | 2004-06-21 |
| KR20030045645A (ko) | 2003-06-11 |
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