DE19712551A1 - Zuleitungsrahmen und darauf angewendetes Herstellungsverfahren für Halbleitergehäuse in Chipgröße - Google Patents

Zuleitungsrahmen und darauf angewendetes Herstellungsverfahren für Halbleitergehäuse in Chipgröße

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Description

HINTERGRUND DER ERFINDUNG 1. Bereich der Erfindung
Die vorliegende Erfindung betrifft ein Herstellungsver­ fahren für Halbleitergehäuse und besonders einen Zuleitungs­ rahmen und ein darauf angewendetes Herstellungsverfahren für Halbleitergehäuse in Chipgröße zur Vereinfachung von Her­ stellungsschritten und um dadurch eine Massenproduktion zu erleichtern.
2. Beschreibung des Stands der Technik
Da die Größe von Halbleiterbauelementen in den letzten Jahren zunehmend minimiert wird, müssen Halbleitergehäuse in der Größe minimiert und dünner gemacht werden, so daß ein LOC-Halbleitergehäuse (lead on chip bzw. Zuleitung auf dem Chip) entwickelt wurde und bei deren Massenproduktion einge­ setzt wird.
Wie in Fig. 1, die ein herkömmliches LOC-Halbleiter­ gehäuse darstellt, gezeigt, wird auf einem Paddel (1) ein Halbleiterchip (2) angebracht, auf dem außer in dessen Mitte eine Klebstoff-Abdeckschicht (4) geformt wird, über der ausgehend von einem Zuleitungsrahmen (9) eine Vielzahl von Zuleitungen (3), die jeweils mehrfache Biegungen aufweisen, bereitgestellt wird. Auf der Mitte der Oberfläche des Chips (2) wird eine Vielzahl von Chip-Kontaktierungsfeldern (5) geformt, von denen jedes über einen metallischen Draht (6) elektrisch mit einer entsprechenden Zuleitung (3) verbunden ist. Eine Epoxid-Vergußmasse (7) wird auf dem Chip (2) ein­ schließlich der Zuleitungen (3), der Klebstoffschicht (4), der Chip-Kontaktierungsfelder (5) und der metallischen Dräh­ te (6) geformt, wobei die obere Oberfläche eines an den Zuleitungsrahmen (9) angrenzenden Teils jeder Zuleitung (3) nach außen freigelegt wird.
Mit Bezug auf Fig. 2A bis 2E wird jetzt das Herstel­ lungsverfahren für das so aufgebaute herkömmliche Halblei­ tergehäuse in Chipgröße beschrieben.
Zunächst wird wie in Fig. 2A gezeigt ein Die-Bondprozeß zum Anbringen des Halbleiterchips (2) auf dem von einem Die-Flächenrahmen (8) ausgehenden Paddel (1) durchgeführt. Auf dem Die-Flächenrahmen (8) mit dem darauf befindlichen Chip (2) wird der Zuleitungsrahmen (9) ausgerichtet, der für eine mittige Kontaktierung geeignet ist und von dem aus die Viel­ zahl von Zuleitungen (3) mit jeweils mehrfachen Biegungen darin verläuft. Dann wird ein Schweißprozeß durchgeführt, um den Die-Flächenrahmen (8) mit dem Zuleitungsrahmen (9) zu verbinden.
Wie in Fig. 2B gezeigt wird mit den metallischen Dräh­ ten (6) ein Draht-Bondprozeß durchgeführt, um jedes der auf der Mitte der Oberfläche des Chips (2) geformten Chip-Kon­ taktierungsfelder (5) elektrisch mit einer entsprechenden Zuleitung (3) zu verbinden.
Dann wird wie in Fig. 2C gezeigt der durch Schweißen mit jedem der Rahmen (8), (9) verbundene Chip (2) in einem in der Oberfläche einer unteren Form (12) geformten Hohlraum (13) ausgerichtet. Als nächstes wird eine obere Form (11) an der unteren Form (12) befestigt und eine Vergußmasse (7) wird in eine Entlüftungsöffnung (12a) injiziert.
Wie in Fig. 2D gezeigt werden die Formen (11), (12) nach Abschluß des Vergießprozesses von den Rahmen (8), (9) abgetrennt. Es folgt ein Abschneideprozeß, um die nach außen abstehenden Teile vom geformten Gehäusekörper (7) abzu­ schneiden und dadurch das Halbleitergehäuse in Chipgröße fertigzustellen, das die Zuleitungen (3) an der unteren Oberfläche des Gehäusekörpers (7) nach außen freilegt.
Zur Herstellung des herkömmlichen Halbleitergehäuses in Chipgröße wird der Halbleiterchip (2) vor der Durchführung des Die-Bondens einzeln vom Wafer (20) abgetrennt. Der abge­ trennte Chip (2) wird auf dem Paddel (1) des Die-Flächen­ rahmens (8) abschließend ausgerichtet, um so mit dem Draht- Bonden fortzufahren.
Die einzelne Befestigung des Chips am Paddel erfordert jedoch verursacht durch die überflüssig komplizierten Her­ stellungsschritte viel Zeit. Die komplizierten Schritte können auch eine äußere Beschädigung des Chips verursachen und dadurch dessen Produktivitätsverbesserung behindern.
ZUSAMMENFASSUNG DER ERFINDUNG
Es ist deshalb ein Ziel der vorliegenden Erfindung, ein Herstellungsverfahren für Halbleitergehäuse in Chipgröße bereitzustellen, das geeignet ist, durch Vereinfachung der Herstellungsschritte die Produktivität zu verbessern.
Es ist ein weiteres Ziel, einen Zuleitungsrahmen zur Herstellung des Halbleitergehäuses in Chipgröße gemäß der vorliegenden Erfindung bereitzustellen.
Um die oben beschriebenen Ziele zu erreichen, beinhal­ tet das Herstellungsverfahren für Halbleitergehäuse in Chip­ größe gemäß der vorliegenden Erfindung folgende Schritte: abschließendes Ausrichten eines Zuleitungsrahmens auf einem Wafer, wobei der Zuleitungsrahmen eine Vielzahl von Zulei­ tungshaltestäben enthält, die jeweils mit entsprechenden Chip-Unterteilungslinien auf dem Wafer übereinstimmen, und wobei von jedem dieser Stäbe aus eine Vielzahl von gestuften Zuleitungen bis zu einer bestimmten Entfernung verläuft und worin der Wafer eine Vielzahl von Chips für mittige Kontak­ tierung enthält, die jeweils unterteilt sind, um dadurch voneinander abgetrennt zu werden; Durchführen eines Draht- Bondens zum elektrischen Verbinden jeder der Zuleitungen mit einem entsprechenden aus der Vielzahl von mittigen Kontak­ tierungsfeldern auf dem Wafer durch Verwendung metallischer Drähte; Durchführen eines Vergießvorgangs zum Formen eines die metallischen Drähte und die Zuleitungen einschließenden Bereichs, während eine oberste Oberfläche jeder der gestuf­ ten Zuleitungen nach außen freigelegt wird; Plattieren eines leitenden metallischen Materials auf einen nach außen frei­ gelegten Teil jeder der Zuleitungen; und Sägen des Wafers, um daraus einzelne Halbleiterchips zu formen.
Der Zuleitungsrahmen eines Gehäuses für einen Halblei­ terchip enthält ferner eine Vielzahl von Zuleitungshaltestä­ ben, von denen jeder mit einer entsprechenden Chip-Unter­ teilungslinie auf einem Wafer übereinstimmt, und eine Viel­ zahl von Zuleitungen, die einander gegenüberliegend von jedem Zuleitungsstab aus in Richtung einer vertikalen Mit­ tellinie jedes der Chips verlaufen.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
Fig. 1 ist eine Schnittansicht eines herkömmlichen Halbleitergehäuses in Chipgröße;
Fig. 2A ist eine perspektivische Explosionsansicht des Gehäuses von Fig. 1 zur Beschreibung von dessen Die-Bonden und Rahmenschweißen;
Fig. 2B ist eine perspektivische Ansicht des zusammen­ gesetzten Gehäuses von Fig. 2 zur Darstellung eines Draht- Bondschritts;
Fig. 2C ist eine perspektivische Ansicht des herkömm­ lichen Prozesses zur Herstellung eines Halbleitergehäuses in Chipgröße zur Darstellung eines Vergießschritts;
Fig. 2D ist eine perspektivische Ansicht des fertigge­ stellten herkömmlichen Halbleitergehäuses;
Fig. 2E ist eine Ansicht des fertiggestellten herkömm­ lichen Halbleitergehäuses von unten;
Fig. 3 ist eine Aufsicht auf einen Halbleiterwafer mit einer Vielzahl von mittigen Kontaktierungsfeldern auf jedem von dessen Chipbereichen;
Fig. 4 ist eine Aufsicht auf einen Zuleitungsrahmen gemäß der vorliegenden Erfindung;
Fig. 5A ist eine Aufsicht auf einen auf einem Halblei­ terwafer angebrachten Zuleitungsrahmen der vorliegenden Erfindung;
Fig. 5B ist eine Aufsicht, die einen Draht-Bondprozeß gemäß der vorliegenden Erfindung zeigt;
Fig. 5C ist eine Schnittansicht entlang der Linie A-A in Fig. 5B;
Fig. 5D ist eine Schnittansicht eines Chipgehäuses gemäß der vorliegenden Erfindung zur Darstellung eines Ver­ gießprozesses; und
Fig. 5E ist eine Schnittansicht eines Chipgehäuses gemäß der vorliegenden Erfindung zur Darstellung eines Plat­ tierprozesses.
AUSFÜHRLICHE BESCHREIBUNG DER ERFINDUNG
Mit Bezug auf die beigefügten Zeichnungen wird jetzt das Herstellungsverfahren für Halbleitergehäuse in Chipgröße gemäß der vorliegenden Erfindung beschrieben.
Wie in Fig. 3 gezeigt ist ein Wafer (20) in ein Gitter aus einer Vielzahl von Dies oder Chips (21) unterteilt, von denen jeder später davon abgetrennt werden kann. Auf der Mitte jedes der Chips (21) ist eine Vielzahl von mittigen Kontaktierungsfeldern (21a) in einer Linie geformt.
Mit Bezug auf Fig. 4 verläuft eine Vielzahl von Zulei­ tungshaltestäben (31) zum Halten mehrerer Zuleitungen (32) entlang den Zeilen- und Spaltenlinien eines Zuleitungsrah­ mens (30). Die Zuleitungshaltestäbe (31) sind jeweils so eingerichtet, daß sie mit entsprechenden Chip-Unterteilungs­ linien des Wafers (20) in Fig. 3 übereinstimmen.
Innerhalb jedes der von den Zuleitungshaltestäben (31) umgebenen Gitter verlaufen die Zuleitungen (32) jeweils von jedem Spalten-Zuleitungshaltestab (31) bis zu einer bestimm­ ten Entfernung in Richtung der vertikalen Mittellinie jedes der Gitter, um dadurch das Verpacken eines Halbleiterchips mit mittigen Kontaktierungsfeldern zu erleichtern. Jede Zuleitung (32) weist auch mehr als eine Biegung oder Stufe auf und es ist wünschenswert, daß die Breite jedes Zulei­ tungshaltestabs (31) kleiner als die Dicke des Wafers (21) ist.
Nun wird das Herstellungsverfahren für Halbleitergehäu­ se in Chipgröße gemäß der vorliegenden Erfindung beschrie­ ben.
Zunächst wird wie in Fig. 5A gezeigt der Zuleitungsrah­ men (30) von Fig. 4 auf dem Wafer (20) von Fig. 3 ange­ bracht, um die Zuleitungshaltestäbe (31) so auszurichten, daß sie jeweils mit den entsprechenden Chip-Unterteilungs­ linien in Fig. 3 übereinstimmen und dann werden der Rahmen (30) und der Wafer (20) durch eine Klebstoff-Abdeckschicht (40) abschließend aneinander befestigt, wodurch die Vielzahl von über jeden der Chips (21) verlaufenden Zuleitungen (32) auf jeder Seite der mittigen Kontaktierungsfelder (21a), die auf der Mitte jedes Chips (21) aufgereiht sind, ausgerichtet wird.
Dann wird wie in Fig. 5B und 5C gezeigt ein Draht- Bondprozeß unter Verwendung metallischer Drähte (50) durch­ geführt, um jede Zuleitung (32) elektrisch mit einem ent­ sprechenden mittigen Kontaktierungsfeld (21a) zu verbinden.
Danach wird wie in Fig. 5D gezeigt ein Formprozeß unter Verwendung einer Epoxid-Vergußmasse (60) durchgeführt, um jedes Halbleitergehäuse einschließlich der metallischen Drähte (50), der mittigen Kontaktierungsfelder (21a) und der Zuleitungen (32) abzudichten, jedoch die oberste Oberfläche jeder der Zuleitungen (32), die Stufen oder Biegungen auf­ weisen, nach außen freizulegen.
Wie in Fig. 5E gezeigt, wird auf jeder der nach außen freigelegten Zuleitungen (32) ein Plattierprozeß unter Ver­ wendung eines leitenden metallischen Materials (70) durchge­ führt, bei dem es wünschenswert ist, daß das leitende metallische Material (70) ein Lot ist, um darauf eine Elektro­ plattierung anzuwenden.
Schließlich wird entlang jedem Zuleitungshaltestab (31) des Zuleitungsrahmens (30) ein Sägeprozeß durchgeführt, um so einzelne Halbleiterchips zu formen und dadurch die Halbleitergehäuse in Chipgröße gemäß der vorliegenden Erfindung fertigzustellen. Da die Breite jedes Zuleitungshaltestabs (31) kleiner als die Dicke des zerschnittenen Wafers (20) geformt ist, wird zu diesem Zeitpunkt jeder Zuleitungshalte­ stab während des Sägeprozesses vollständig entfernt.
Wie oben beschrieben wird beim Herstellungsverfahren für Halbleitergehäuse in Chipgröße gemäß der vorliegenden Erfindung der Zuleitungsrahmen abschließend am Wafer ange­ bracht, begleitet von den Schritten Draht-Bonden und Vergie­ ßen sowie schließlich Trennen der einzelnen Chips voneinan­ der, wodurch die nötigen Herstellungsschritte reduziert werden und folglich die Massenproduktion erleichtert wird.

Claims (10)

1. Herstellungsverfahren für Halbleitergehäuse in Chipgröße mit den Schritten:
abschließendes Ausrichten eines Zuleitungsrahmens (30) auf einem Wafer (20), wobei der Zuleitungsrahmen (30) eine Vielzahl von Zuleitungshaltestäben (31) beinhaltet, die jeweils mit einer entsprechenden Chip-Unterteilungslinie auf dem Wafer (20) übereinstimmen, und wobei von jedem dieser Stäbe (31) aus eine Vielzahl von gestuften und gebogenen Zuleitungen (32) bis zu einer bestimmten Entfernung verläuft und wobei der Wafer (20) eine Vielzahl von Chips (21) für mittige Kontaktierung (21a) enthält, die darin jeweils un­ terteilt sind, um dadurch voneinander abgetrennt zu werden;
Durchführen eines Draht-Bondens zum elektrischen Ver­ binden jeder der Zuleitungen (32) mit einem entsprechenden aus der Vielzahl von mittigen Kontaktierungsfeldern (21a) auf dem Wafer (20) durch Verwendung von metallischem Draht (50);
Durchführen eines Vergießens, um einen Bereich (60), der die metallischen Leiter (50) und die Zuleitungen (32) enthält, zu formen, aber eine oberste Oberfläche jeder der Zuleitungen (32) nach außen freizulegen;
Plattieren eines leitenden metallischen Materials (70) auf dem nach außen freigelegten Teil jeder der Zuleitungen (32); und
Sägen des Wafers (20), um daraus einzelne Halbleiter­ chips zu formen.
2. Verfahren nach Anspruch 1, bei dem für den Plat­ tierschritt ein Elektroplattierverfahren eingesetzt wird.
3. Verfahren nach Anspruch 1, bei dem eine Klebstoff- Abdeckschicht (40) aufgebracht wird, um den Zuleitungsrahmen (30) mit dem Wafer (20) zu verbinden.
4. Verfahren nach Anspruch 1, bei dem für den Form­ schritt eine Epoxid-Vergußmasse verwendet wird.
5. Verfahren nach Anspruch 1, bei dem das leitende metallische Material (70) ein Lot ist.
6. Zuleitungsrahmen (30) für ein Halbleiterchipgehäu­ se, der umfaßt:
eine Vielzahl von Zuleitungshaltestäben (31), von denen jeder mit einer entsprechenden Chip-Unterteilungslinie auf einem Wafer (20) übereinstimmt; und
eine Vielzahl von Zuleitungen (32), die von Spalten- Zuleitungshaltestäben (31) aus verlaufen und sich einer vertikalen Mittellinie zwischen diesen nähern.
7. Zuleitungsrahmen nach Anspruch 6, bei dem die Vielzahl von Zuleitungshaltestäben (31) ein rechtwinkliges Gitter bildet.
8. Zuleitungsrahmen nach Anspruch 6, bei dem jede der Zuleitungen (32) mehr als eine darin geformte Stufe auf­ weist.
9. Zuleitungsrahmen nach Anspruch 6, bei dem jede der Zuleitungen (32) mehr als eine darin geformte Biegung auf­ weist.
10. Zuleitungsrahmen nach Anspruch 6, bei dem eine Breite jedes der Zuleitungshaltestäbe (31) kleiner als eine Dicke des Wafers (20) ist.
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