DE19712551B4 - Zuleitungsrahmen und darauf angewendetes Herstellungsverfahren für Halbleitergehäuse in Chipgröße - Google Patents

Zuleitungsrahmen und darauf angewendetes Herstellungsverfahren für Halbleitergehäuse in Chipgröße Download PDF

Info

Publication number
DE19712551B4
DE19712551B4 DE19712551A DE19712551A DE19712551B4 DE 19712551 B4 DE19712551 B4 DE 19712551B4 DE 19712551 A DE19712551 A DE 19712551A DE 19712551 A DE19712551 A DE 19712551A DE 19712551 B4 DE19712551 B4 DE 19712551B4
Authority
DE
Germany
Prior art keywords
wafer
lead frame
chip
leads
lead
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE19712551A
Other languages
English (en)
Other versions
DE19712551A1 (de
Inventor
Dong You Kim
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
LG Semicon Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by LG Semicon Co Ltd filed Critical LG Semicon Co Ltd
Publication of DE19712551A1 publication Critical patent/DE19712551A1/de
Application granted granted Critical
Publication of DE19712551B4 publication Critical patent/DE19712551B4/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/16—Fillings or auxiliary members in containers or encapsulations, e.g. centering rings
    • H01L23/18—Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device
    • H01L23/24—Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device solid or gel at the normal operating temperature of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H01L23/4951—Chip-on-leads or leads-on-chip techniques, i.e. inner lead fingers being used as die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0613—Square or rectangular array
    • H01L2224/06134—Square or rectangular array covering only portions of the surface to be connected
    • H01L2224/06136—Covering only the central area of the surface to be connected, i.e. central arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/4826—Connecting between the body and an opposite side of the item with respect to the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01027—Cobalt [Co]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01039—Yttrium [Y]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Dispersion Chemistry (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

Herstellungsverfahren für Halbleitergehäuse in Chipgröße mit den Schritten:
Bereitstellen eines Wafers (20), wobei der Wafer (20) eine Vielzahl von Chips (21) für mittige Kontaktierung (21a) enthält, die darin jeweils unterteilt sind, um dadurch voneinander abgetrennt zu werden;
Bereitstellen eines Zuleitungsrahmens (30), wobei der Zuleitungsrahmen (30) eine Vielzahl von Zuleitungshaltestäben (31) beinhaltet, die jeweils mit einer entsprechenden Chip-Unterteilungslinie auf dem Wafer (20) übereinstimmen, und wobei von jedem dieser Stäbe (31) aus eine Vielzahl von gestuften und gebogenen Zuleitungen (32) bis zu einer bestimmten Entfernung verläuft;
abschließendes Ausrichten des Zuleitungsrahmens (30) auf dem Wafer (20);
Durchführen eines Draht-Bondens zum elektrischen Verbinden jeder der Zuleitungen (32) mit einem entsprechenden aus der Vielzahl von mittigen Kontaktierungsfeldern (21a) auf dem Wafer (20) durch Verwendung von metallischem Draht (50);
Durchführen eines Vergießens, um einen Bereich (60), der die metallischen Drähte (50) und die Zuleitungen (32) enthält, zu formen, aber eine oberste...

Description

  • HINTERGRUND DER ERFINDUNG
  • 1. Bereich der Erfindung
  • Die vorliegende Erfindung betrifft ein Herstellungsverfahren für Halbleitergehäuse und besonders einen Zuleitungsrahmen und ein darauf angewendetes Herstellungsverfahren für Halbleitergehäuse in Chipgröße zur Vereinfachung von Herstellungsschritten und um dadurch eine Massenproduktion zu erleichtern.
  • 2. Beschreibung des Stands der Technik
  • Da die Größe von Halbleiterbauelementen in den letzten Jahren zunehmend minimiert wird, müssen Halbleitergehäuse in der Größe minimiert und dünner gemacht werden, so daß ein LOC-Halbleitergehäuse (lead on chip bzw. Zuleitung auf dem Chip) entwickelt wurde und bei deren Massenproduktion eingesetzt wird.
  • Wie in 1, die ein herkömmliches LOC-Halbleitergehäuse darstellt, gezeigt, wird auf einem Paddel (1) ein Halbleiterchip (2) angebracht, auf dem außer in dessen Mitte eine Klebstoff-Abdeckschicht (4) geformt wird, über der ausgehend von einem Zuleitungsrahmen (9) eine Vielzahl von Zuleitungen (3), die jeweils mehrfache Biegungen aufweisen, bereitgestellt wird. Auf der Mitte der Oberfläche des Chips (2) wird eine Vielzahl von Chip-Kontaktierungsfeldern (5) geformt, von denen jedes über einen metallischen Draht (6) elektrisch mit einer entsprechenden Zuleitung (3) verbunden ist. Eine Epoxid-Vergußmasse (7) wird auf dem Chip (2) einschließlich der Zuleitungen (3), der Klebstoffschicht (4), der Chip-Kontaktierungsfelder (5) und der metallischen Drähte (6) geformt, wobei die obere Oberfläche eines an den Zuleitungsrahmen (9) angrenzenden Teils jeder Zuleitung (3) nach außen freigelegt wird.
  • Mit Bezug auf 2A bis 2E wird jetzt das Herstellungsverfahren für das so aufgebaute herkömmliche Halbleitergehäuse in Chipgröße beschrieben.
  • Zunächst wird wie in 2A gezeigt ein Die-Bondprozeß zum Anbringen des Halbleiterchips (2) auf dem von einem Die-Flächenrahmen (8) ausgehenden Paddel (1) durchgeführt. Auf dem Die-Flächenrahmen (8) mit dem darauf befindlichen Chip (2) wird der Zuleitungsrahmen (9) ausgerichtet, der für eine mittige Kontaktierung geeignet ist und von dem aus die Vielzahl von Zuleitungen (3) mit jeweils mehrfachen Biegungen darin verläuft. Dann wird ein Schweißprozeß durchgeführt, um den Die-Flächenrahmen (8) mit dem Zuleitungsrahmen (9) zu verbinden.
  • Wie in 2B gezeigt, wird mit den metallischen Drähten (6) ein Draht-Bondprozeß durchgeführt, um jedes der auf der Mitte der Oberfläche des Chips (2) geformten Chip-Kontaktierungsfelder (5) elektrisch mit einer entsprechenden Zuleitung (3) zu verbinden.
  • Dann wird wie in 2C gezeigt der durch Schweißen mit jedem der Rahmen (8), (9) verbundene Chip (2) in einem in der Oberfläche einer unteren Form (12) geformten Hohlraum (13) ausgerichtet. Als nächstes wird eine obere Form (11) an der unteren Form (12) befestigt und eine Vergußmasse (7) wird in eine Entlüftungsöffnung (12a) injiziert.
  • Wie in 2D gezeigt werden die Formen (11), (12) nach Abschluß des Vergießprozesses von den Rahmen (8), (9) abgetrennt. Es folgt ein Abschneideprozeß, um die nach außen abstehenden Teile vom geformten Gehäusekörper (7) abzuschneiden und dadurch das Halbleitergehäuse in Chipgröße fertigzustellen, das die Zuleitungen (3) an der unteren Oberfläche des Gehäusekörpers (7) nach außen freilegt.
  • Zur Herstellung des herkömmlichen Halbleitergehäuses in Chipgröße wird der Halbleiterchip (2) vor der Durchführung des Die-Bondens einzeln vom Wafer (20) abgetrennt. Der abgetrennte Chip (2) wird auf dem Paddel (1) des Die-Flächenrahmens (8) abschließend ausgerichtet, um so mit dem Draht-Bonden fortzufahren.
  • Die einzelne Befestigung des Chips am Paddel erfordert jedoch verursacht durch die überflüssig komplizierten Herstellungsschritte viel Zeit. Die komplizierten Schritte können auch eine äußere Beschädigung des Chips verursachen und dadurch dessen Produktivitätsverbesserung behindern.
  • Aus der US-5,148,266 ist ein Herstellungsverfahren für Halbleiterchipanordnungen bekannt, bei dem folgende Schritte durchgeführt werden:
    • – Ausrichten einer Schicht mit einer als Vielzahl von Interposern bezeichneten Zuleitungsanordnung auf einem Wafer, der in eine Vielzahl von abtrennbaren Chips unterteilt ist, wobei jeder Interposer eine Vielzahl von Zuleitungen einer vorgegebenen Länge aufweist elektrisches Verbinden der Zuleitungen mit entsprechenden Anschlussbereichen des Wafers durch Draht-Bonden mit metallischen Drähten,
    • – Vergießen der Zuleitungen und der metallischen Drähte so, dass Anschlussenden der Zuleitungen frei bleiben,
    • – Anordnen elektrisch leitenden Materials auf den freien Anschlussenden der Zuleitungen, und
    • – Vereinzeln der Chips von dem Wafer durch Schneiden desselben.
  • Die DE 38 14 257 A1 offenbart eine Vorrichtung zur Herstellung von Halbleitereinrichtungen, die einen Anschlussrahmen verwendet. Der Anschlussrahmen weist eine Mehrzahl von jeweils in Längs- und Querrichtung angeordneten Zuleitungen für die Halbleitereinrichtung auf. Die Halbleitereinrichtungen, beispielsweise Chips, werden mit Hilfe von Metalldrähten an den Zuleitungen des Anschlussrahmens drahtbondiert. Der so mit den Chips verbundene Anschlussrahmen wird in eine Gussform eingebacht und dort mittels eines Kunstharzes vergossen.
  • Die US-5,363,279 offenbart einen Leitungsrahmen für Halbleiterchips, der parallel angeordnete, im Wesentlichen gleich lange und sich zu einer vertikalen Mittellinie erstreckende Leiter mit Stufen aufweist.
  • Die US-5,286,679 offenbart einen Leitungsrahmen für Halbleiterchips mit gestuften und/oder gebogenen Zuleitungen zur Verbindung mit einem Chip. Die Zuleitungen erstrecken sich von Seitenstäben rechtwinklig zu einer parallel zu den Seitenstäben liegenden Mittellinie.
  • ZUSAMMENFASSUNG DER ERFINDUNG
    •
  • Es ist deshalb Aufgabe der vorliegenden Erfindung, ein Herstellungsverfahren für Halbleitergehäuse in Chipgröße bereitzustellen, das geeignet ist, durch Vereinfachung der Herstellungsschritte die Produktivität zu verbessern.
  • Es ist ein weiteres Ziel, einen Zuleitungsrahmen zur Herstellung des Halbleitergehäuses in Chipgröße gemäß der vorliegenden Erfindung bereitzustellen.
  • Um die oben beschriebenen Ziele zu erreichen, beinhaltet das Herstellungsverfahren für Halbleitergehäuse in Chipgröße gemäß der vorliegenden Erfindung folgende Schritte: Bereitstellen eines Wafers, wobei der Wafer eine Vielzahl von Chips für mittige Kontaktierung enthält, die jeweils unterteilt sind, um dadurch voneinander abgetrennt zu werden; Bereitstellen eines Zuleitungsrahmens, wobei der Zuleitungsrahmen eine Vielzahl von Zuleitungshaltestäben enthält, die jeweils mit entsprechenden Chip-Unterteilungslinien auf dem Wafer übereinstimmen, und wobei von jedem dieser Stäbe aus eine Vielzahl von gestuften Zuleitungen bis zu einer bestimmten Entfernung verläuft; abschließendes Ausrichten des Zuleitungsrahmens auf dem Wafer; Durchführen eines Draht-Bondens zum elektrischen Verbinden jeder der Zuleitungen mit einem entsprechenden aus der Vielzahl von mittigen Kontaktierungsfeldern auf dem Wafer durch Verwendung metallischer Drähte; Durchführen eines Vergießvorgangs zum Formen eines die metallischen Drähte und die Zuleitungen einschließenden Bereichs, während eine oberste Oberfläche jeder der gestuften Zuleitungen nach außen freigelegt wird; Plattieren eines leitenden metallischen Materials auf einen nach außen freigelegten Teil jeder der Zuleitungen; und Sägen des Wafers, um daraus einzelne Halbleiterchips zu formen, wobei die Vielzahl von Zuleitungsstäben entfernt wird.
    •
  • Ferner stellt die vorliegend Erfindung einen Zuleitungsrahmen für einen Wafer bereit, der in eine Vielzahl abtrennbarer Chips unterteilt ist.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • 1 ist eine Schnittansicht eines herkömmlichen Halbleitergehäuses in Chipgröße;
  • 2A ist eine perspektivische Explosionsansicht des Gehäuses von 1 zur Beschreibung von dessen Die-Bonden und Rahmenschweißen;
  • 2B ist eine perspektivische Ansicht des zusammengesetzten Gehäuses von 2 zur Darstellung eines Draht-Bondschritts;
  • 2C ist eine perspektivische Ansicht des herkömmlichen Prozesses zur Herstellung eines Halbleitergehäuses in Chipgröße zur Darstellung eines Vergießschritts;
  • 2D ist eine perspektivische Ansicht des fertiggestellten herkömmlichen Halbleitergehäuses;
  • 2E ist eine Ansicht des fertiggestellten herkömmlichen Halbleitergehäuses von unten;
  • 3 ist eine Aufsicht auf einen Halbleiterwafer mit einer Vielzahl von mittigen Kontaktierungsfeldern auf jedem von dessen Chipbereichen;
  • 4 ist eine Aufsicht auf einen Zuleitungsrahmen gemäß der vorliegenden Erfindung;
  • 5A ist eine Aufsicht auf einen auf einem Halbleiterwafer angebrachten Zuleitungsrahmen der vorliegenden Erfindung;
  • 5B ist eine Aufsicht, die einen Draht-Bondprozeß gemäß der vorliegenden Erfindung zeigt;
  • 5C ist eine Schnittansicht entlang der Linie A-A in 5B;
  • 5D ist eine Schnittansicht eines Chipgehäuses gemäß der vorliegenden Erfindung zur Darstellung eines Vergießprozesses; und
  • 5E ist eine Schnittansicht eines Chipgehäuses gemäß der vorliegenden Erfindung zur Darstellung eines Plattierprozesses.
  • AUSFÜHRLICHE BESCHREIBUNG DER ERFINDUNG
  • Mit Bezug auf die beigefügten Zeichnungen wird jetzt das Herstellungsverfahren für Halbleitergehäuse in Chipgröße gemäß der vorliegenden Erfindung beschrieben.
  • Wie in 3 gezeigt ist ein Wafer (20) in ein Gitter aus einer Vielzahl von Dies oder Chips (21) unterteilt, von denen jeder später davon abgetrennt werden kann. Auf der Mitte jedes der Chips (21) ist eine Vielzahl von mittigen Kontaktierungsfeldern (21a) in einer Linie geformt.
  • Mit Bezug auf 4 verläuft eine Vielzahl von Zuleitungshaltestäben (31) zum Halten mehrerer Zuleitungen (32) entlang den Zeilen- und Spaltenlinien eines Zuleitungsrahmens (30). Die Zuleitungshaltestäbe (31) sind jeweils so eingerichtet, daß sie mit entsprechenden Chip-Unterteilungslinien des Wafers (20) in 3 übereinstimmen.
  • Innerhalb jedes der von den Zuleitungshaltestäben (31) umgebenen Gitter verlaufen die Zuleitungen (32) jeweils von jedem Spalten-Zuleitungshaltestab (31) bis zu einer bestimmten Entfernung in Richtung der vertikalen Mittellinie jedes der Gitter, um dadurch das Verpacken eines Halbleiterchips mit mittigen Kontaktierungsfeldern zu erleichtern. Jede Zuleitung (32) weist auch mehr als eine Biegung oder Stufe auf und es ist wünschenswert, daß die Breite jedes Zuleitungshaltestabs (31) kleiner als die Dicke des Wafers (21) ist.
  • Nun wird das Herstellungsverfahren für Halbleitergehäuse in Chipgröße gemäß der vorliegenden Erfindung beschrieben.
  • Zunächst wird wie in 5A gezeigt der Zuleitungsrahmen (30) von 4 auf dem Wafer (20) von 3 angebracht, um die Zuleitungshaltestäbe (31) so auszurichten, daß sie jeweils mit den entsprechenden Chip-Unterteilungslinien in 3 übereinstimmen und dann werden der Rahmen (30) und der Wafer (20) durch eine Klebstoff-Abdeckschicht (40) abschließend aneinander befestigt, wodurch die Vielzahl von über jeden der Chips (21) verlaufenden Zuleitungen (32) auf jeder Seite der mittigen Kontaktierungsfelder (21a), die auf der Mitte jedes Chips (21) aufgereiht sind, ausgerichtet wird.
  • Dann wird wie in 5B und 5C gezeigt ein Draht-Bondprozeß unter Verwendung metallischer Drähte (50) durchgeführt, um jede Zuleitung (32) elektrisch mit einem entsprechenden mittigen Kontaktierungsfeld (21a) zu verbinden.
  • Danach wird wie in 5D gezeigt ein Formprozeß unter Verwendung einer Epoxid-Vergußmasse (60) durchgeführt, um jedes Halbleitergehäuse einschließlich der metallischen Drähte (50), der mittigen Kontaktierungsfelder (21a) und der Zuleitungen (32) abzudichten, jedoch die oberste Oberfläche jeder der Zuleitungen (32), die Stufen oder Biegungen aufweisen, nach außen freizulegen.
  • Wie in 5E gezeigt, wird auf jeder der nach außen freigelegten Zuleitungen (32) ein Plattierprozeß unter Verwendung eines leitenden metallischen Materials (70) durchgeführt, bei dem es wünschenswert ist, daß das leitende metallische Material (70) ein Lot ist, um darauf eine Elektroplattierung anzuwenden.
  • Schließlich wird entlang jedem Zuleitungshaltestab (31) des Zuleitungsrahmens (30) ein Sägeprozeß durchgeführt, um so einzelne Halbleiterchips zu formen und dadurch die Halbleitergehäuse in Chipgröße gemäß der vorliegenden Erfindung fertigzustellen. Da die Breite jedes Zuleitungshaltestabs (31) kleiner als die Dicke des zerschnittenen Wafers (20) geformt ist, wird zu diesem Zeitpunkt jeder Zuleitungshaltestab während des Sägeprozesses vollständig entfernt.
  • Wie oben beschrieben wird beim Herstellungsverfahren für Halbleitergehäuse in Chipgröße gemäß der vorliegenden Erfindung der Zuleitungsrahmen abschließend am Wafer angebracht, begleitet von den Schritten Draht-Bonden und Vergießen sowie schließlich Trennen der einzelnen Chips voneinander, wodurch die nötigen Herstellungsschritte reduziert werden und folglich die Massenproduktion erleichtert wird.

Claims (9)

  1. Herstellungsverfahren für Halbleitergehäuse in Chipgröße mit den Schritten: Bereitstellen eines Wafers (20), wobei der Wafer (20) eine Vielzahl von Chips (21) für mittige Kontaktierung (21a) enthält, die darin jeweils unterteilt sind, um dadurch voneinander abgetrennt zu werden; Bereitstellen eines Zuleitungsrahmens (30), wobei der Zuleitungsrahmen (30) eine Vielzahl von Zuleitungshaltestäben (31) beinhaltet, die jeweils mit einer entsprechenden Chip-Unterteilungslinie auf dem Wafer (20) übereinstimmen, und wobei von jedem dieser Stäbe (31) aus eine Vielzahl von gestuften und gebogenen Zuleitungen (32) bis zu einer bestimmten Entfernung verläuft; abschließendes Ausrichten des Zuleitungsrahmens (30) auf dem Wafer (20); Durchführen eines Draht-Bondens zum elektrischen Verbinden jeder der Zuleitungen (32) mit einem entsprechenden aus der Vielzahl von mittigen Kontaktierungsfeldern (21a) auf dem Wafer (20) durch Verwendung von metallischem Draht (50); Durchführen eines Vergießens, um einen Bereich (60), der die metallischen Drähte (50) und die Zuleitungen (32) enthält, zu formen, aber eine oberste Oberfläche jeder der Zuleitungen (32) nach außen freizulegen; Plattieren eines leitenden metallischen Materials (70) auf dem nach außen freigelegten Teil jeder der Zuleitungen (32); und Sägen des Wafers (20), um daraus einzelne Halbleiterchips zu formen, so dass die Vielzahl von Zuleitungshaltestäben (31) entfernt werden.
  2. Verfahren nach Anspruch 1, bei dem für den Plattierschritt ein Elektroplattierverfahren eingesetzt wird.
  3. Verfahren nach Anspruch 1, bei dem eine Klebstoff-Abdeckschicht (40) aufgebracht wird, um den Zuleitungsrahmen (30) mit dem Wafer (20) zu verbinden.
  4. Verfahren nach Anspruch 1, bei dem für den Formschritt eine Epoxid-Vergußmasse verwendet wird.
  5. Verfahren nach Anspruch 1, bei dem das leitende metallische Material (70) ein Lot ist.
  6. Zuleitungsrahmen (30) für einen Chip-Unterteilungslinien aufweisenden Wafer (20) mit einer Dicke, der umfaßt: eine Vielzahl von Zuleitungshaltestäben (31), die so angeordnet sind, dass sie jeweils mit einer entsprechenden der Chip-Unterteilungslinie auf dem Wafer (20) übereinstimmen; und eine Vielzahl von Zuleitungen (32), die von Spalten-Zuleitungshaltestäben (31) aus verlaufen und sich einer vertikalen Mittellinie zwischen diesen nähern, wobei die Zuleitungshaltestäbe (31) so geformt sind, dass die Breite jedes der Zuleitungshaltestäbe (31) kleiner als die Dicke des Wafers (20) ist.
  7. Zuleitungsrahmen nach Anspruch 6, bei dem die Vielzahl von Zuleitungshaltestäben (31) ein rechtwinkliges Gitter bildet.
  8. Zuleitungsrahmen nach Anspruch 6, bei dem jede der Zuleitungen (32) mehr als eine darin geformte Stufe aufweist.
  9. Zuleitungsrahmen nach Anspruch 6, bei dem jede der Zuleitungen (32) mehr als eine darin geformte Biegung aufweist.
DE19712551A 1996-05-17 1997-03-25 Zuleitungsrahmen und darauf angewendetes Herstellungsverfahren für Halbleitergehäuse in Chipgröße Expired - Fee Related DE19712551B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR16645/96 1996-05-17
KR1019960016645A KR0179920B1 (ko) 1996-05-17 1996-05-17 칩 사이즈 패키지의 제조방법

Publications (2)

Publication Number Publication Date
DE19712551A1 DE19712551A1 (de) 1997-11-20
DE19712551B4 true DE19712551B4 (de) 2006-02-16

Family

ID=19459008

Family Applications (1)

Application Number Title Priority Date Filing Date
DE19712551A Expired - Fee Related DE19712551B4 (de) 1996-05-17 1997-03-25 Zuleitungsrahmen und darauf angewendetes Herstellungsverfahren für Halbleitergehäuse in Chipgröße

Country Status (5)

Country Link
US (1) US5926380A (de)
JP (1) JP2814233B2 (de)
KR (1) KR0179920B1 (de)
CN (1) CN1100346C (de)
DE (1) DE19712551B4 (de)

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0844665A3 (de) * 1996-11-21 1999-10-27 Texas Instruments Incorporated Halbleiterscheibengrosse Verpackung
KR100390897B1 (ko) * 1997-12-29 2003-08-19 주식회사 하이닉스반도체 칩 크기 패키지의 제조방법
KR100324602B1 (ko) * 1998-06-27 2002-04-17 박종섭 일괄패키지공정이가능한반도체장치의제조방법
US6341070B1 (en) * 1998-07-28 2002-01-22 Ho-Yuan Yu Wafer-scale packing processes for manufacturing integrated circuit (IC) packages
SG87769A1 (en) * 1998-09-29 2002-04-16 Texas Instr Singapore Pte Ltd Direct attachment of semiconductor chip to organic substrate
DE19856833A1 (de) * 1998-12-09 2000-06-21 Siemens Ag Verfahren zur Herstellung eines integrierten Schaltkreises
FR2787241B1 (fr) * 1998-12-14 2003-01-31 Ela Medical Sa Composant microelectronique cms enrobe, notamment pour un dispositif medical implantable actif, et son procede de fabrication
JP4148593B2 (ja) * 1999-05-14 2008-09-10 三洋電機株式会社 半導体装置の製造方法
KR100355748B1 (ko) * 1999-11-01 2002-10-19 앰코 테크놀로지 코리아 주식회사 반도체 패키지 제조용 부재
DE19927747C1 (de) * 1999-06-17 2000-07-06 Siemens Ag Multichipmodul aus einem zusammenhängenden Waferscheibenteil für die LOC-Montage sowie Verfahren zu dessen Herstellung
US7211877B1 (en) * 1999-09-13 2007-05-01 Vishay-Siliconix Chip scale surface mount package for semiconductor device and process of fabricating the same
US6271060B1 (en) * 1999-09-13 2001-08-07 Vishay Intertechnology, Inc. Process of fabricating a chip scale surface mount package for semiconductor device
US7042070B2 (en) 1999-09-22 2006-05-09 Texas Instruments Incorporated Direct attachment of semiconductor chip to organic substrate
KR100440789B1 (ko) * 1999-12-30 2004-07-19 앰코 테크놀로지 코리아 주식회사 반도체 패키지와 이것의 제조방법
JP2001339029A (ja) * 2000-05-26 2001-12-07 Shinko Electric Ind Co Ltd 多層リードフレーム及びこれを用いた半導体装置
SG112799A1 (en) * 2000-10-09 2005-07-28 St Assembly Test Services Ltd Leaded semiconductor packages and method of trimming and singulating such packages
US6686258B2 (en) 2000-11-02 2004-02-03 St Assembly Test Services Ltd. Method of trimming and singulating leaded semiconductor packages
US7754537B2 (en) * 2003-02-25 2010-07-13 Tessera, Inc. Manufacture of mountable capped chips
US6972480B2 (en) * 2003-06-16 2005-12-06 Shellcase Ltd. Methods and apparatus for packaging integrated circuit devices
US7936062B2 (en) 2006-01-23 2011-05-03 Tessera Technologies Ireland Limited Wafer level chip packaging
US8604605B2 (en) * 2007-01-05 2013-12-10 Invensas Corp. Microelectronic assembly with multi-layer support structure
US7927920B2 (en) * 2007-02-15 2011-04-19 Headway Technologies, Inc. Method of manufacturing electronic component package, and wafer and substructure used for manufacturing electronic component package
US7816176B2 (en) * 2007-05-29 2010-10-19 Headway Technologies, Inc. Method of manufacturing electronic component package
US7906838B2 (en) * 2007-07-23 2011-03-15 Headway Technologies, Inc. Electronic component package and method of manufacturing same
US7676912B2 (en) * 2007-09-05 2010-03-16 Headway Technologies, Inc. Method of manufacturing electronic component package
JP5405785B2 (ja) * 2008-09-19 2014-02-05 ルネサスエレクトロニクス株式会社 半導体装置
CN102222627B (zh) * 2010-04-14 2013-11-06 万国半导体(开曼)股份有限公司 具有晶圆尺寸贴片的封装方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3814257A1 (de) * 1987-04-27 1988-11-17 Hitachi Ltd Vorrichtung und verfahren zur erzeugung von halbleitereinrichtungen
US5148266A (en) * 1990-09-24 1992-09-15 Ist Associates, Inc. Semiconductor chip assemblies having interposer and flexible lead
US5286679A (en) * 1993-03-18 1994-02-15 Micron Technology, Inc. Method for attaching a semiconductor die to a leadframe using a patterned adhesive layer
US5363279A (en) * 1991-11-14 1994-11-08 Goldstar Electron Co., Ltd. Semiconductor package for a semiconductor chip having centrally located bottom bond pads

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5679977A (en) * 1990-09-24 1997-10-21 Tessera, Inc. Semiconductor chip assemblies, methods of making same and components for same
KR970010678B1 (ko) * 1994-03-30 1997-06-30 엘지반도체 주식회사 리드 프레임 및 이를 이용한 반도체 패키지
US5657206A (en) * 1994-06-23 1997-08-12 Cubic Memory, Inc. Conductive epoxy flip-chip package and method
MY114888A (en) * 1994-08-22 2003-02-28 Ibm Method for forming a monolithic electronic module by stacking planar arrays of integrated circuit chips
US6165813A (en) * 1995-04-03 2000-12-26 Xerox Corporation Replacing semiconductor chips in a full-width chip array

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3814257A1 (de) * 1987-04-27 1988-11-17 Hitachi Ltd Vorrichtung und verfahren zur erzeugung von halbleitereinrichtungen
US5148266A (en) * 1990-09-24 1992-09-15 Ist Associates, Inc. Semiconductor chip assemblies having interposer and flexible lead
US5363279A (en) * 1991-11-14 1994-11-08 Goldstar Electron Co., Ltd. Semiconductor package for a semiconductor chip having centrally located bottom bond pads
US5286679A (en) * 1993-03-18 1994-02-15 Micron Technology, Inc. Method for attaching a semiconductor die to a leadframe using a patterned adhesive layer

Also Published As

Publication number Publication date
CN1166052A (zh) 1997-11-26
JPH1050920A (ja) 1998-02-20
DE19712551A1 (de) 1997-11-20
JP2814233B2 (ja) 1998-10-22
CN1100346C (zh) 2003-01-29
KR970077540A (ko) 1997-12-12
KR0179920B1 (ko) 1999-03-20
US5926380A (en) 1999-07-20

Similar Documents

Publication Publication Date Title
DE19712551B4 (de) Zuleitungsrahmen und darauf angewendetes Herstellungsverfahren für Halbleitergehäuse in Chipgröße
DE102007014389B4 (de) Ein Verfahren zum Erzeugen einer Mehrzahl von Halbleiterbauteilen
DE2931449C2 (de)
DE19716668C2 (de) Halbleiterchip-Stapelgehäuse mit untenliegenden Zuleitungen
DE4238646B4 (de) Halbleiter-Bauelement mit spezieller Anschlusskonfiguration
DE102016110235B4 (de) Halbleitervorrichtungen mit Clipvorrichtung und Verfahren zum Fertigen einer Halbleitervorrichtung
DE102014106158B4 (de) Verfahren zum Testen von elektronischen Bauteilen und Halbleiterstreifenanordnung
DE112004000564T5 (de) Leiterrahmenstruktur mit Öffnung oder Rille für einen Flipchip in a leaded molded package
DE112006003372T5 (de) Vorrichtung und Verfahren zur Montage eines oben und unten freiliegenden eingehausten Halbleiters
DE102004013056B4 (de) Verfahren zur Herstellung eines Halbleiterbauelements
DE10295972T5 (de) Nicht in einer Form hergestellte Packung für eine Halbleiteranordnung
DE10297164T5 (de) Flächig befestigbare Optokoppler-Packung
DE112006003036T5 (de) Halbleiterchipgehäuse mit einem Leitungsrahmen und einem Clip sowie Verfahren zur Herstellung
DE19802347A1 (de) Halbleitersubstrat und stapelbare Halbleiterbaugruppe sowie Herstellungsverfahren derselben
DE4230030A1 (de) Halbleitergehaeuse und verfahren zu dessen zusammenbau
DE3810899C2 (de)
DE19645568A1 (de) Halbleiterscheibe, Halbleiterbauelement und Herstellungsverfahren für das Halbleiterbauelement
DE102009044561A1 (de) Verfahren zum Herstellen eines Halbleiter-Package unter Verwendung eines Trägers
DE19743537A1 (de) Halbleitergehäuse für Oberflächenmontage sowie Verfahren zu seiner Herstellung
DE102010060798A1 (de) Halbleitervorrichtung und Verfahren zum Verpacken einer Halbleitervorrichtung mit einer Klemme
DE19651549B4 (de) Anschlußrahmen und Chipgehäuse
DE19725625C2 (de) Halbleitergehäuse mit untenliegenden Zuleitungen
DE19801488B4 (de) Verfahren zum Zusammenbau eines Halbleiterbausteins
DE19503823C2 (de) Verfahren zur Herstellung einer Halbleitervorrichtung
DE102018130965A1 (de) Gehäuse-in-gehäuse struktur für halbleitervorrichtungen und verfahren zur herstellung

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8364 No opposition during term of opposition
R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee

Effective date: 20131001