DE102010038641A1 - Halbleitervorrichtung und Verfahren zu ihrer Herstellung - Google Patents

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Abstract

Eine Halbleitervorrichtung enthält ein Halbleitersubstrat (10), eine Mehrzahl von IGBT-Zellen (24) auf dem Halbleitersubstrat (10), wobei jede der IGBT-Zellen (24) eine Gatelektrode (46) und eine erste Emitterelektrode (54) enthält, eine erste Gateverdrahtung (12, 14, 16) auf dem Substrat (10), die mit der Gateelektrode (46) verbunden ist, eine Zwischenlagenisolierschicht (66), die die erste Emitterelektrode (54) und die erste Gateverdrahtung (12, 14, 16) bedeckt, und eine zweite Emitterelektrode (20) auf der Zwischenlagenisolierschicht (66), die mit der ersten Emitterelektrode (54) durch eine Öffnung in der Zwischenlagenisolierschicht (66) verbunden ist, wobei die zweite Emitterelektrode (20) sich über die erste Gateverdrahtung (12, 14, 16) erstreckt, wobei die Zwischenlagenisolierschicht (66) dazwischenliegt.

Description

  • Die vorliegende Erfindung bezieht sich auf eine Halbleitervorrichtung, die eine vergrößerte Emitterelektrode aufweist und auf ein Verfahren für ihre Herstellung.
  • Ein IGBT (Insulated Gate Bipolar Transistor, Bipolartransistor mit isoliertem Gate) wird in Leistungsumwandlern wie z. B. einem Wechselrichter verwendet (s. z. B. JP 2008-135536 A ). Um die Betriebseigenschaften des IGBT zu verbessern, wurden eine Überarbeitung des Aufbaus von IGBT-Zellen und die Optimierung der Waferdicke durchgeführt. Die Leistungsverbesserung durch solche Mittel erreicht jedoch eine Grenze. Daher wurde versucht, die Stromdichte zu verringern durch Vergrößern der Fläche einer Emitterelektrode relativ zu der Fläche eines Chips.
  • Um die Fläche einer Emitterelektrode zu vergrößern, ohne die Fläche eines Chips zu vergrößern, ist es hinreichend, die Flächene einer Gateanschlussfläche, von Gateverdrahtungen und des Abschlussbereichs kleiner zu machen. Die Größe einer Gateanschlussfläche unterliegt jedoch einer Einschränkung durch die Fläche, die das Äußere kontaktiert, beispielsweise den Drahtdurchmesser eines Al-Drahts. Weiter bewirkt das Verringern der Anzahl von Gateverdrahtungen einen unbalancierten Betrieb zwischen parallel geschalteten IGBT-Zellen. Da abhängig von dem Nennstrom eines IGBT-Chips beim Ein-Aus-Schalten ein Gatestrom von mehreren Ampere in mehreren Mikrosekunden fließen kann, unterliegt die Breite von Gateverdrahtungen einer Einschränkung durch Elektromigration. Außerdem ist es prinzipiell nicht möglich, die Dicke des Anschlussbereichs auf die Dicke der n–-Schicht in der Vertikalrichtung oder weniger zu verringern. Wenn weiterhin der Abschlussbereich übermäßig klein gemacht wird, tritt ein Qualitätsproblem auf. Daher war es nicht möglich, die Emitterelektrode zu vergrößern.
  • In letzter Zeit verwendet eine große Anzahl von Produkten eine Spritzpresstechnik. Aufgrund des Unterschieds in dem Wärmeausdehnungskoeffizienten zwischen dem gespritzten Harz und dem Halbleitersubstrat, lösen sich bzw. gleiten die Elektroden über die Zeit durch die Spannung in dem gespritzten Harz von/auf dem Halbleitersubstrat. Um dieses Phänomen zu verhindern, werden die Elektroden verdünnt, um Bumps zu erniedrigen. Da die oben beschriebene Einschränkung der Breite der Gateverdrahtungen oder die Beschädigung des Zelllabschnitts während des Drahtbondens betroffen ist, gibt es eine Begrenzung der Verdünnung der Elektroden. Auch wenn der Schutz der Verdrahtung durch eine Polyimidbeschichtung ebenfalls in Betracht gezogen wird, wird dieses die Kosten steigern.
  • In Anbetracht der oben beschriebenen Probleme besteht die Aufgabe der vorliegenden Erfindung darin, eine Halbleitervorrichtung mit einer vergrößerten Emitterelektrode und ein Verfahren für ihre Herstellung bereitzustellen. Die Aufgabe der vorliegenden Erfindung besteht weiter darin, eine Halbleitervorrichtung, die das Gleiten der Elektrode aufgrund der Spannung des gespritzten Harzes verhindern kann, sowie ein Verfahren für ihre Herstellung bereitzustellen.
  • Die Aufgabe wird gelöst durch eine Halbleitervorrichtung gemäß Anspruch 1 und ein Verfahren gemäß Anspruch 11 oder 12. Weiterbildungen der Erfindung sind jeweils in den Unteransprüchen angegeben.
  • Die Halbleitervorrichtung enthält ein Halbleitersubstrat, eine Mehrzahl von IGBT-Zellen auf dem Halbleitersubstrat, wobei jede der IGBT-Zellen eine Gatelektrode und eine erste Emitterelektrode enthält, eine erste Gateverdrahtung auf dem Substrat, die mit der Gateelektrode verbunden ist, eine Zwischenlagenisolierschicht, die die erste Emitterelektrode und die erste Gateverdrahtung bedeckt, und eine zweite Emitterelektrode auf der Zwischenlagenisolierschicht, die mit der ersten Emitterelektrode durch eine Öffnung in der Zwischenlagenisolierschicht verbunden ist, wobei die zweite Emitterelektrode sich über die erste Gateverdrahtung erstreckt, wobei die Zwischenlagenisolierschicht dazwischenliegt.
  • Die vorliegende Erfindung kann eine Halbleitervorrichtung mit einer vergrößerten Emitterelektrode bereitstellen.
  • Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der beigefügten Zeichnungen.
  • 1 ist eine Draufsicht auf eine Halbleitervorrichtung gemäß einer ersten Ausführungsform der vorliegenden Erfindung.
  • 2 ist eine vergrößerte Draufsicht, die die Oberfläche eines Si-Substrats vom n-Typ in dem Bereich A in 1 zeigt.
  • 3 ist eine Schnittansicht entlang der Linien B-B' in 1 und 2.
  • 4 ist eine Schnittansicht entlang der Linien C-C' in 1 und 2.
  • 5 ist eine Schnittansicht entlang der Linie D-D' in 1.
  • 6 ist eine vergrößerte Draufsicht, die die Oberfläche eines Si-Substrats vom n-Typ in dem Bereich E in 1 zeigt.
  • 7 ist eine Schnittansicht entlang der Linien F-F' in 1 und 6.
  • 8 ist eine Schnittansicht entlang der Linien G-G' in 1 und 6.
  • 9 bis 11 sind Schnittansichten, die die Prozesse zum Herstellen einer Halbleitervorrichtung gemäß der ersten Ausführungsform der vorliegenden Erfindung zeigen.
  • 12 ist eine Draufsicht auf eine Halbleitervorrichtung gemäß einem ersten Vergleichsbeispiel.
  • 13 ist eine Schnittansicht entlang der Linie H-H' in 12.
  • 14 ist eine Schnittansicht entlang der Linie I-I' in 12.
  • 15 ist eine Draufsicht auf eine Halbleitervorrichtung gemäß einer zweiten Ausführungsform der vorliegenden Erfindung.
  • 16 ist eine Schnittansicht einer Halbleitervorrichtung gemäß einer dritten Ausführungsform der vorliegenden Erfindung. 16 entspricht 7 der ersten Ausführungsform.
  • 17 ist eine Schnittansicht einer Halbleitervorrichtung gemäß einer vierten Ausführungsform der vorliegenden Erfindung.
  • 18 bis 20 sind Schnittansichten, die die Prozesse zum Herstellen einer Halbleitervorrichtung gemäß der vierten Ausführungsform der vorliegenden Erfindung zeigen.
  • 21 ist eine Draufsicht auf eine Halbleitervorrichtung gemäß einem zweiten Vergleichsbeispiel.
  • Es werden nun Ausführungsformen der vorliegenden Erfindung mit Bezug auf die Zeichnungen beschrieben. Dieselben Bezugszeichen kennzeichnen durch die Zeichnungen hindurch dieselben Komponenten, und redundante Beschreibungen sind weggelassen.
  • 1 ist eine Draufsicht auf eine Halbleitervorrichtung gemäß einer ersten Ausführungsform der vorliegenden Erfindung. Die Halbleitervorrichtung ist ein IGBT vom Graben-Typ.
  • Auf einem Si-Substrat 10 (Halbleitersubstrat) vom n-Typ sind Unterschichtgateverdrahtungen 12, 14, 16 (Gateverdrahtungen einer niedrigeren Schicht), eine Oberschichtgateverdrahtung 18 (eine Gateverdrahtung einer höheren Schicht), eine zweite Emitterelektrode 20 und eine Gateanschlussfläche 22 aus Al gebildet. Die Gateverdrahtungen 12, 14, 16 und 18 sind mit der Gateanschlussfläche 22 verbunden. Die ringförmige Oberschichtgateverdrahtung 18 ist außerhalb der zweiten Emitterelektrode 20 auf dem n-Si-Substrat 10 bereitgestellt. Die linearen Unterschichtgateverdrahtungen 12, 14, 16 (erste Gateverdrahtungen) sind unter der zweiten Emitterelektrode 20 angeordnet.
  • Die zweite Emitterelektrode 20 ist beispielsweise drahtgebondet, und ein Emitterstrom (Hauptstrom) wird von außen eingegeben. Unter der zweiten Emitterelektrode 20 sind eine Mehrzahl von (später beschriebenen) IGBT-Zellen gebildet. Die Gateanschlussfläche 22 ist beispielsweise drahtgebondet, und eine Gatespannung wird von außen zugeführt. Die Gateverdrahtungen 12, 14, 16 und 18 legen die Gatespannung an die Gateelektroden der parallel geschalteten IGBT-Zellen an.
  • 2 ist eine vergrößerte Draufsicht, die die Oberfläche des n-Si-Substrats in dem Bereich A in 1 zeigt. 3 ist eine Schnittansicht entlang der Linien B-B' in 1 und 2. 4 ist eine Schnittansicht entlang der Linien C-C' in 1 und 2. 5 ist eine Schnittansicht entlang der Linie D-D' in 1.
  • Der untere Bereich der zweiten Emitterelektrode 20 ist ein Zellbereich, in dem eine Mehrzahl von IGBT-Zellen 24 auf dem n-Si-Substrat 10 gebildet sind. An der oberen Oberfläche des n-Si-Substrats 10 sind ringförmige p-Wannen 26, 28, 30 und 32 sowie ein Kanalstopper 34 außerhalb des Zellbereichs gebildet. Von diesen sind die p-Wannen 28, 30 und 32 sowie der Kanalstopper 34 in dem Abschlussbereich des n-Si-Substrats 10 gebildet.
  • In dem Zellbereich ist ein p-Basisbereich 36 (Basisbereich vom p-Typ) selektiv unter der oberen Oberfläche des n-Si-Substrats 10 gebildet. In dem p-Basisbereich 36 sind ein n+-Emitterbereich 38 und ein p+-Bereich 40 selektiv gebildet.
  • Ein Graben 42 ist so gebildet, dass er den p-Basisbereich 36 durchdringt. In dem Graben 42 ist eine Gateisolierschicht 44 gebildet. Auf der Gateisolierschicht 44 ist eine Gateelektrode 46 gebildet. Entlang dem Graben 42 sind in dem p-Basisbereich 36 Kanäle gebildet.
  • Auf dem n-Si-Substrat 10 ist eine Oxidschicht 48 (Isolierschicht) gebildet. Über der p-Wanne 26 ist eine Gateelektrode 50 auf der Oxidschicht 48 gebildet. Die Gateelektrode 50 ist mit den Gateelektroden 46 einer Mehrzahl von IGBT-Zellen 24 durch eine Öffnung in der Oxidschicht 48 verbunden. Die Gateelektrode 50 ist mit einer Zwischenlagenisolierschicht 52 bedeckt. Auf der Zwischenlagenisolierschicht 52 sind eine erste Emitterelektrode 54, eine Unterschichtgateverdrahtung 56 (zweite Gateverdrahtung) und erste Feldplattenelektroden 58, 60, 62 und 64 aus Al gebildet. Die ersten Feldplattenelektroden 58, 60, 62 und 64 sind jedoch auf dem Abschlussbereich des n-Si-Substrats 10 gebildet.
  • Die erste Emitterelektrode 54 ist mit dem n+-Emitterbereich 38 und dem p+-Bereich 40 durch Öffnungen in der Oxidschicht 48 und der Zwischenlagenisolierschicht 52 verbunden. Die Unterschichtgateverdrahtung 56 ist mit der Gateelektrode 50 über eine Öffnung in der Zwischenlagenisolierschicht 52 verbunden. Die ersten Feldplattenelektroden 58, 60, 62 und 64 sind mit den p-Wannen 28, 32 und 32 und dem Kanalstopper 34 über die Oxidschicht 48 und eine Öffnung in der Zwischenlagenisolierschicht 52 verbunden.
  • Die erste Emitterelektrode 54, die Unterschichtgateverdrahtung 56 und die ersten Feldplattenelektroden 58, 60, 62 und 64 sind mit einer Zwischenlagenisolierschicht 66 bedeckt. Auf der Zwischenlagenisolierschicht 66 sind die zweite Emitterelektrode 20, die Oberschichtgateverdrahtung 18 (dritte Gateverdrahtung) und die zweite Feldplattenelektrode 68 aus Al gebildet. Die zweite Emitterelektrode 20, die Oberschichtgateverdrahtung 18 und die zweite Feldplattenelektrode 68 sind jeweils mit der Emitterelektrode 54, der Unterschichtgateverdrahtung 56 und der ersten Feldplattenelektrode 58 über eine Öffnung in der Zwischenlagenisolierschicht 66 verbunden. Die Oberschichtgateverdrahtung 18 und die zweite Feldplattenelektrode 68 sind mit einer semiisolierenden Schutzschicht 70 wie z. B. einer Siliziumnitridschicht bedeckt. Die Breite der Oberschichtgateverdrahtung 18 ist größer als die Breite der Unterschichtgateverdrahtung 56, und die zweite Feldplattenelektrode 68 ist dicker als die ersten Feldplattenelektroden 58, 60, 62 und 64.
  • An der unteren Oberfläche des n-Si-Substrats 10 ist ein p-Kollektorbereich 72 gebildet. Eine Kollektorelektrode 74 ist mit dem p-Kollektorbereich 72 verbunden. Die Kollektorelektrode 74 ist gebildet durch aufeinanderfolgendes Schichten einer Al-Schicht 76, einer Ti-Schicht 78, einer Ni-Schicht 80 und einer Au-Schicht 82 von der Substratseite aus.
  • 6 ist eine vergrößerte Draufsicht, die die Oberfläche des n-Si-Substrats in dem in 1 gezeigten Bereich E zeigt. 7 ist eine Schnittansicht entlang der Linien F-F' in 1 und 6. 8 ist eine Schnittansicht entlang der Linien G-G' in 1 und 6.
  • Eine lineare p-Wanne 84 ist auf dem n-Si-Substrat 10 gebildet. Auf beiden Seiten der p-Wanne 84 sind eine Mehrzahl von IGBT-Zellen 24 gebildet. Eine lineare Gateelektrode 86 ist über der p-Wanne auf der Oxidschicht 48 gebildet. Die Gateelektrode 86 ist mit den Gateelektroden 46 einer Mehrzahl von IGBT-Zellen 24 über eine Öffnung in der Oxidschicht 48 verbunden. Die Gateelektrode 86 ist mit der Zwischenlagenisolierschicht 52 bedeckt. Auf der Zwischenlagenisolierschicht 52 sind die erste Emitterelektrode 54 und die lineare Unterschichtgateverdrahtung 14 gebildet. Die Unterschichtgateverdrahtung 14 ist mit der Gateelektrode 86 über eine Öffnung in der Zwischenlagenisolierschicht 52 verbunden. Auf beiden Seiten der Unterschichtgateverdrahtung 14 sind erste Emitterelektroden 54 mit den n+-Emitterbereichen 38 und den p+-Bereichen 40 über Öffnungen in der Oxidschicht 48 und der Zwischenlagenisolierschicht 52 verbunden. Die zweite Emitterelektrode 20 erstreckt sich über die Unterschichtgateverdrahtung 14, wobei die Zwischenlagenisolierschicht 66 dazwischen liegt. Daher ist die Unterschichtgateverdrahtung 40 von der zweiten Emitterelektrode 20 bedeckt und liegt nicht frei.
  • Es wird nun ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß den Ausführungsformen der vorliegenden Erfindung beschrieben. 9–11 sind Schnittansichten, die die Prozesse zum Herstellen einer Halbleitervorrichtung gemäß der ersten Ausführungsform der vorliegenden Erfindung zeigen.
  • Zunächst wird wie in 9 gezeigt ein Diffusionsbereich an der oberen Oberfläche des n-Si-Substrats 10 gebildet. Dann wird eine Oxidschicht 48 auf dem n-Si-Substrat 10 gebildet. Eine Gateelektrode 50 (86) wird auf einer p-Wanne 26 (84) gebildet, wobei die Oxidschicht 49 dazwischen liegt.
  • Als nächstes wird wie in 10 gezeigt, eine Zwischenlagenisolierschicht 52 durch Abscheidung oder dergleichen gebildet, und Öffnungen werden selektiv in der Oxidschicht 48 und der Zwischenlagenisolierschicht 52 gebildet. Dann wird eine Schicht aus einem leitenden Material wie z. B. Aluminium durch Sputtern oder Dampfabscheidung gebildet und selektiv geätzt, um gleichzeitig die erste Emitterelektrode 54, die Unterschichtgateverdrahtung 56 (12, 14, 16) und erste Feldplattenelektroden 58, 60, 62 und 64 zu bilden.
  • Dann wird wie in 11 gezeigt eine Zwischenlagenisolierschicht 66 durch Abscheidung oder dergleichen gebildet, und Öffnungen werden selektiv in der Zwischenlagenisolierschicht 66 gebildet. Dann wird eine Schicht aus einem leitenden Material wie z. B. Aluminium durch Sputtern oder Dampfabscheidung gebildet und selektiv geätzt, um gleichzeitig die zweite Emitterelektrode 20, die Oberschichtgateverdrahtung 18 und die zweite Feldplattenelektrode 68 zu bilden. Danach wird die Halbleitervorrichtung gemäß der vorliegenden Ausführungsform durch normale Prozesse zum Herstellen eines IGBT gebildet.
  • Die Wirkung der vorliegenden Ausführungsform wird durch Vergleich mit einem ersten Vergleichsbeispiel beschrieben. 12 ist eine Draufsicht auf eine Halbleitervorrichtung gemäß dem ersten Vergleichsbeispiel. 13 ist eine Schnittansicht entlang der Linie H-H' in 12. 14 ist eine Schnittansicht entlang der Linie I-I' in 12.
  • In dem ersten Vergleichsbeispiel gibt es nur eine Schicht für die Gateverdrahtung, die Emitterelektrode und die Feldplattenelektrode. Daher ist die Größe der ersten Emitterelektrode 54 verringert, weil die Unterschichtgateverdrahtungen 12, 14 und 16 in der Mitte des Chips freiliegen.
  • Hierbei ist die Gateelektrode 46 der IGBT-Zelle im Allgemeinen aus Polysilicium gebildet und hat einen höheren Widerstand als der Widerstand der Unterschichtgateverdrahtungen 12, 14 und 16, die aus Al bestehen. Daher entsteht eine Lücke im Betriebszeitverlauf zwischen einer Zelle, die nahe an den Unterschichtgateverdrahtungen 12, 14 und 16 liegt, und einer Zelle, die von den Gateverdrahtungen entfernt ist. Um diese Lücke zu verringern, ist es erforderlich, die Abstände zwischen den Unterschichtgateverdrahtungen 12, 14 und 16 zu verringern. Daher kann die Anzahl der Unterschichtverdrahtungen 12, 14 und 16 nicht verringert werden, um die erste Emitterelektrode 54 zu vergrößern.
  • Andererseits erstreckt sich die zweite Emitterelektrode 20 in der vorliegenden Ausführungsform über die Gateelektrode 50, wobei die Zwischenlagenisolierschicht 66 dazwischen liegt. Daher kann die zweite Emitterelektrode 20 verglichen mit der ersten Emitterelektrode 54 in dem ersten Vergleichsbeispiel vergrößert sein, ohne die Anzahl der Unterschichtgateverdrahtungen 12, 14 und 16 zu verringern. Da demzufolge das Emitterpotential der zweiten Emitterelektrode 12 in einem Chip gleichförmig wird, kann ein unbalancierter Betrieb oder eine Schwingung unterdrückt werden.
  • Da bei dem ersten Vergleichsbeispiel die Unterschichtgateelektroden 12, 14 und 16 freiliegen, ist es auch erforderlich, das Drahtbonden so durchzuführen, dass die Unterschichtverdrahtungen 12, 14 und 16 nicht kontaktiert werden. Daher ist der Bereich zum Drahtbonden auf der ersten Emitterelektrode 54 schmal. Da andererseits in der vorliegenden Ausführungsform die Unterschichtgateverdrahtungen 12, 14 und 16 nicht freiliegen, ist der Bereich zum Drahtbonden auf der zweiten Emitterelektrode 20 breit.
  • In der vorliegenden Ausführungsform ist die Breite der Oberschichtgateverdrahtung 18 größer als die Breite der Unterschichtgateverdrahtung 56. Dadurch kann der parasitäre Gatewiderstand in dem Chip verringert werden, und ein unbalancierter Betrieb kann unterdrückt werden. Die Breite der Unterschichtgateverdrahtungen 12, 14, 16 und 56 ist auf eine Breite eingestellt, die zum Übertragen des Gatepotentials erforderlich ist.
  • Durch Anwenden eines Schutzringaufbaus, bei dem ringförmige p-Wannen 28, 30 und 32 und erste Feldplattenelektroden 58, 60, 62 und 64 auf dem Abschlussabschnitt angeordnet sind, kann die Verarmungsschicht beim Anlegen der Gatespannung verlängert sein, und die Spannung, die zwischen dem Kollektor und dem Emitter anliegt, kann beim Ausschalten der Gatespannung gehalten werden. Der äußerste Kanalstopper 34 ist angeordnet, um die Verarmungsschicht zu halten. Daher kann die Durchbruchspannung in dem Abschlussbereich erhalten bleiben.
  • In dem ersten Vergleichsbeispiel sind die ersten Feldplattenelektroden 58, 60, 62 und 64 und die erste Emitterelektrode 54 gleichzeitig gebildet. Da es erforderlich ist, die erste Emitterelektrode 54 zu verdicken, um die Drahtbondeigenschaften zu verbessern, sind die ersten Feldplattenelektroden 58, 60, 62 und 64 ebenfalls verdickt. Wenn die Halbleitervorrichtung in dem ersten Vergleichsbeispiel spritzgepresst wird, gleiten daher die ersten Feldplattenelektroden 58, 60, 62 und 64 aufgrund der Spannung des gespritzten Harzes aufgrund eines Unterschieds in dem Wärmeausdehnungskoeffizienten zwischen dem gespritzten Harz und Si und Al.
  • Da andererseits in der vorliegenden Ausführungsform die ersten Feldplattenelektroden 58, 60, 62 und 64 und die zweite Emitterelektrode 20 in getrennten Prozessen gebildet werden, können die ersten Feldplattenelektroden 58, 60, 62 und 64 dünner gemacht werden als die zweite Feldplattenelektrode 68. Daher kann das Gleiten der Elektrode aufgrund der Spannung des gespritzten Harzes verhindert werden.
  • Zusätzlich kann durch Bedecken der ersten Feldplattenelektroden 58, 60, 62 und 64 und der zweiten Feldplattenelektrode 68 mit der Schutzschicht 70 der Chip vor Feuchtigkeit, Spannung, Verschmutzung oder dergleichen geschützt sein.
  • In der vorliegenden Ausführungsform werden die erste Emitterelektrode 54 und die Unterschichtgateverdrahtungen 12, 14, 16 und 56 gleichzeitig gebildet wie die ersten Feldplattenelektroden 58, 60, 62 und 64. Weiter werden die zweite Emitterelektrode 20 und die Oberschichtgateverdrahtung gleichzeitig mit der zweiten Feldplattenelektrode 68 gebildet. Daher kann die Anzahl von Prozessen verringert werden und die Kosten können verringert werden.
  • 15 ist eine Draufsicht auf eine Halbleitervorrichtung gemäß einer zweiten Ausführungsform der vorliegenden Erfindung. 15 entspricht 1 der ersten Ausführungsform. Eine Oberschichtgateverdrahtung 88 ist über der Unterschichtgateverdrahtung 14 gebildet, die in der Mitte der zweiten Emitterelektrode 20 (in der Mitte des Chips) angeordnet ist. Andere Aufbauten sind dieselben wie bei der ersten Ausführungsform.
  • Wenn die Freiheit des Drahtbondens auf der zweiten Emitterelektrode 20 hinreichend sichergestellt werden kann, kann die Oberschichtgateverdrahtung 88 auch in der Mitte der zweiten Emitterelektrode 20 gebildet sein. Dadurch kann der Gatewiderstand weiter verringert sein.
  • 16 ist eine Schnittansicht einer Halbleitervorrichtung gemäß einer dritten Ausführungsform der vorliegenden Erfindung. 16 entspricht 7 der ersten Ausführungsform. Eine dritte Emitterelektrode 90 ist auf der zweiten Emitterelektrode 20 gebildet. Andere Aufbauten sind dieselben wie bei der ersten Ausführungsform.
  • Die dritte Emitterelektrode 90 enthält eine Ti-Schicht 92, eine Ni-Schicht 94 und eine Au-Schicht 96, die aufeinanderfolgend von der Seite der zweiten Emitterelektrode 20 aus angeordnet sind. Diese Schichten werden durch Verfahren wie z. B. Sputtern und Dampfabscheidung gebildet und selektiv geätzt. Da die dritte Emitterelektrode 90 wie oben beschrieben Ni enthält, was ein Lötmaterial ist, ist Bonden durch Löten durchführbar.
  • Wenn die Unterschichtgateverdrahtung 12, 14 und 16 wie bei dem ersten Vergleichsbeispiel freiliegen, ist die Freiheit des Bondens durch Löten gestört. Bei der vorliegenden Ausführungsform erstrecken sich andererseits die zweite und dritte Emitterelektrode 20 und 90 über die Gateelektrode 14, wobei die Zwischenlagenisolierschicht 66 dazwischen liegt. Demzufolge ist der Freiheitsgrad zum Bonden durch Löten erhöht.
  • Durch Bonden unter Verwendung von Lot kann der EIN-Widerstand beim Anlegen verglichen mit der Verwendung von Drahtbonden verringert sein. Demzufolge kann die Lebensdauer, bis sich die Bondoberfläche von dem Chip ablöst, verlängert sein.
  • 17 ist eine Schnittansicht einer Halbleitervorrichtung gemäß einer vierten Ausführungsform der vorliegenden Erfindung. 17 entspricht 3 bei der ersten Ausführungsform. Nur der Aufbau des Abschlussbereichs, der von der ersten Ausführungsform verschieden ist, wird beschrieben. Andere Aufbauten sind dieselben wie bei der ersten Ausführungsform.
  • In dem Abschlussbereich sind erste Feldplattenelektroden 98, 100 und 102 aus Al entfernt voneinander auf der Zwischenlagenisolierschicht 52 gebildet. Die ersten Feldplattenelektroden 98 und 102 sind jeweils mit der p-Wanne 28 und dem Kanalstopper 34 über Öffnungen in der Oxidschicht 48 und der Zwischenlagenisolierschicht 52 verbunden. Die ersten Feldplattenelektroden 98, 100 und 102 sind mit der Zwischenlagenisolierschicht 66 bedeckt.
  • Zweite Feldplattenelektroden 104, 106 und 108 aus Al sind entfernt voneinander auf der Zwischenlagenisolierschicht 66 gebildet. Die zweite Feldplattenelektrode 104 ist mit der ersten Feldplattenelektrode 88 über eine Öffnung in der Zwischenlagenisolierschicht 52 verbunden. Die zweiten Feldplattenelektroden 106 und 108 sind auf Bereichen zwischen nebeneinander liegenden ersten Feldplattenelektroden 98, 100 und 102 angeordnet.
  • Wie oben beschrieben, wird ein Feldplattenaufbau verwendet, bei dem die ersten Feldplattenelektroden 98, 100 und 102 kapazitiv mit den zweiten Feldplattenelektroden 104, 106 und 108 gekoppelt sind. Auch in diesem Fall kann auf die gleiche Weise wie bei der ersten Ausführungsform die Verarmungsschicht beim Anlegen der Gatespannung verlängert sein, und die Spannung zwischen dem Kollektor und dem Emitter kann erhalten werden, wenn der Chip ausgeschaltet wird. Der äußerste Kanalstopper 45 ist bereitgestellt, um die Verarmungsschicht zu halten. Daher kann die Durchbruchspannung in dem Abschlussbereich erhalten bleiben.
  • Als nächstes wird ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß der vierten Ausführungsform der vorliegenden Erfindung beschrieben. 18–20 sind Schnittansichten, die die Prozesse zum Herstellen einer Halbleitervorrichtung gemäß der vierten Ausführungsform der vorliegenden Erfindung zeigen.
  • Zunächst wird wie in 18 gezeigt ein Diffusionsbereich an der oberen Oberfläche des n-Si-Substrats 10 gebildet. Dann wird auf dem n-Si-Substrat 10 eine Oxidschicht 48 gebildet. Eine Gateelektrode 50 (86) wird auf der p-Wanne 26 (84) gebildet, wobei die Oxidschicht 48 dazwischen liegt.
  • Als nächstes wird, wie in 19 gezeigt, eine Zwischenlagenisolierschicht 52 durch Abscheidung oder dergleichen gebildet, und Öffnungen werden selektiv in der Oxidschicht 48 und der Zwischenlagenisolierschicht 52 gebildet. Dann wird eine Schicht aus einem leitenden Material wie z. B. Aluminium durch Sputtern oder Dampfabscheidung gebildet und selektiv geätzt, um eine erste Emitterelektrode 54, Unterschichtgateverdrahtungen 56 (12, 14, 16) und erste Feldplattenelektroden 98, 100 und 102 gleichzeitig zu bilden.
  • Als nächstes wird wie in 20 gezeigt eine Zwischenlagenisolierschicht 66 durch Abscheidung oder dergleichen gebildet, und Öffnungen werden selektiv in der Zwischenlagenisolierschicht 66 gebildet. Dann wird eine Schicht aus einem leitenden Material wie z. B. Aluminium durch Sputtern oder Dampfabscheidung gebildet und selektiv geätzt, um die zweite Emitterelektrode 20, die Oberschichtgateverdrahtung 18 und die zweiten Feldplattenelektroden 104, 106 und 108 gleichzeitig zu bilden. Danach wird die Halbleitervorrichtung gemäß der vorliegenden Ausführungsform durch normale Prozesse zum Herstellen eines IGBT hergestellt.
  • Die Wirkung der vorliegenden Ausführungsform wird im Vergleich mit einem zweiten Vergleichsbeispiel beschrieben. 21 ist eine Schnittansicht einer Halbleitervorrichtung gemäß des zweiten Vergleichsbeispiels. Bei dem zweiten Vergleichsbeispiel gibt es nur eine Schicht für die Gateverdrahtung und nur eine Schicht für die Emitterelektrode. Daher werden die ersten Feldplattenelektroden 110, 112 und 114 gleichzeitig wie die Gateelektrode 50 gebildet, und zweite Feldplattenelektroden 116, 118, 120 und 122 werden gleichzeitig wie die erste Emitterelektrode 54 und die Unterschichtgateverdrahtung 56 gebildet. Da die ersten Feldplattenelektroden 110, 112 und 114 aus Polysilicium zusammengesetzt sind, sind demzufolge die Herstellungsprozesse Beschränkungen unterworfen. Bei der vorliegenden Ausführungsform dagegen werden die ersten Feldplattenelektroden 98, 100 und 102 gleichzeitig wie die erste Emitterelektrode 54 und die Unterschichtgateverdrahtung 56 gebildet, und die zweiten Feldplattenelektroden 104, 106 und 108 werden gleichzeitig wie die zweite Emitterelektrode 20 und die Oberschichtgateverdrahtung 18 gebildet. Da die ersten Feldplattenelektroden demzufolge aus Al aufgebaut sind, unterliegen die Herstellungsprozesse keinen Beschränkungen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
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  • Zitierte Patentliteratur
    • JP 2008-135536 A [0002]

Claims (12)

  1. Halbleitervorrichtung mit einem Halbleitersubstrat (10), einer Mehrzahl von IGBT-Zellen (24) auf dem Halbleitersubstrat (10), wobei jede der IGBT-Zellen (24) eine Gatelektrode (46) und eine erste Emitterelektrode (54) enthält, einer ersten Gateverdrahtung (12, 14, 16) auf dem Substrat (10), die mit der Gateelektrode (46) verbunden ist, einer Zwischenlagenisolierschicht (66), die die erste Emitterelektrode (54) und die erste Gateverdrahtung (12, 14, 16) bedeckt, und einer zweiten Emitterelektrode (20) auf der Zwischenlagenisolierschicht (66), die mit der ersten Emitterelektrode (54) durch eine Öffnung in der Zwischenlagenisolierschicht (66) verbunden ist, wobei die zweite Emitterelektrode (20) sich über die erste Gateverdrahtung (12, 14, 16) erstreckt, wobei die Zwischenlagenisolierschicht (66) dazwischen liegt.
  2. Halbleitervorrichtung gemäß Anspruch 1 mit einer zweiten Gateverdrahtung (56) auf dem Substrat (10), die mit der Gateelektrode (46) verbunden und von der Zwischenlagenisolierschicht (66) bedeckt ist, und einer dritten Gateverdrahtung (18, 88) auf der Zwischenlagenisolierschicht (66), die mit der zweiten Gateverdrahtung (56) durch eine Öffnung in der Zwischenlagenisolierschicht (66) verbunden ist, wobei eine Breite der dritten Gateverdrahtung (18, 88) größer ist als eine Breite der zweiten Gateverdrahtung (56).
  3. Halbleitervorrichtung gemäß Anspruch 2, bei der die zweite Gateverdrahtung (56) und die dritte Gateverdrahtung (18, 88) außerhalb der zweiten Emitterelektrode (20) auf dem Halbleitersubstrat (10) angeordnet sind.
  4. Halbleitervorrichtung gemäß Anspruch 2 oder 3, bei der die zweite Gateverdrahtung (56) und die dritte Gateverdrahtung (18, 88) in der Mitte der zweiten Emitterelektrode (20) auf dem Halbleitersubstrat (10) angeordnet sind.
  5. Halbleitervorrichtung gemäß einem der Ansprüche 1 bis 4 mit einer dritten Emitterelektrode (90) auf der zweiten Emitterelektrode (20), die Ni enthält.
  6. Halbleitervorrichtung gemäß Anspruch 5, bei der die dritte Emitterelektrode (90) eine Ti-Schicht (92), eine Ni-Schicht (94) und eine Au-Schicht (96) enthält, die aufeinanderfolgend von der Seite der zweiten Emitterelektrode (20) aus angeordnet sind.
  7. Halbleitervorrichtung gemäß einem der Ansprüche 1 bis 6 mit einer ersten Feldplattenelektrode (58, 60, 62, 64) auf einem Abschlussbereich des Halbleitersubstrats (10), die von der Zwischenlagenisolierschicht (66) bedeckt ist, und einer zweiten Feldplattenelektrode (68) auf der Zwischenlagenisolierschicht (66), die mit der ersten Feldplattenelektrode (58) durch eine Öffnung in der Zwischenlagenisolierschicht (66) verbunden ist.
  8. Halbleitervorrichtung gemäß einem der Ansprüche 1 bis 6 mit einer Mehrzahl erster Feldplattenelektroden (110, 112, 114) auf einem Abschlussbereich des Halbleitersubstrats (10), die voneinander entfernt sind und die von der Zwischenlagenisolierschicht (66) bedeckt sind, und einer Mehrzahl zweiter Feldplattenelektroden (118, 120) auf der Zwischenlagenisolierschicht (66), die auf Bereichen zwischen benachbarten ersten Feldplattenelektroden (110, 112, 114) angeordnet sind.
  9. Halbleitervorrichtung gemäß Anspruch 7 oder 8, bei der die erste Feldplattenelektroden (58, 60, 62, 64; 110, 112, 114) dünner ist als die zweite Feldplattenelektrode (68; 118, 120).
  10. Halbleitervorrichtung gemäß einem der Ansprüche 7 bis 9 mit einer Schutzschicht (70), die die zweite Feldplattenelektrode (68; 118, 120) bedeckt.
  11. Verfahren zum Herstellen einer Halbleitervorrichtung gemäß einem der Ansprüche 2 bis 6, enthaltend: das gleichzeitige Bilden der ersten Emitterelektrode (54), der ersten Gateverdrahtung (12, 14, 16) und der zweiten Gateverdrahtung (56) und das gleichzeitige Bilden der zweiten Emitterelektrode (20) und der dritten Gateverdrahtung (18, 88).
  12. Verfahren zum Herstellen einer Halbleitervorrichtung gemäß einem der Ansprüche 7 bis 10, enthaltend: das gleichzeitige Bilden der ersten Emitterelektrode (54), der ersten Gateverdrahtung (12, 14, 16) und der ersten Feldplattenelektrode (58, 60, 62, 64; 110, 112, 114) und das gleichzeitige Bilden der zweiten Emitterelektrode (20) und der zweiten Feldplattenelektrode (68; 118, 120).
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