DE102007051177B4 - Verfahren zur Herstellung einer Siliziumkarbid-Halbleitervorrichtung - Google Patents

Verfahren zur Herstellung einer Siliziumkarbid-Halbleitervorrichtung Download PDF

Info

Publication number
DE102007051177B4
DE102007051177B4 DE102007051177A DE102007051177A DE102007051177B4 DE 102007051177 B4 DE102007051177 B4 DE 102007051177B4 DE 102007051177 A DE102007051177 A DE 102007051177A DE 102007051177 A DE102007051177 A DE 102007051177A DE 102007051177 B4 DE102007051177 B4 DE 102007051177B4
Authority
DE
Germany
Prior art keywords
gate electrode
angle
channel
kontaktdurchgangsausnehmung
insulation layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE102007051177A
Other languages
English (en)
Other versions
DE102007051177A1 (de
Inventor
Hiroki Kariya Nakamura
Hiroyuki Kariya Ichikawa
Eiichi Kariya Okuno
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Denso Corp
Original Assignee
Denso Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Denso Corp filed Critical Denso Corp
Publication of DE102007051177A1 publication Critical patent/DE102007051177A1/de
Application granted granted Critical
Publication of DE102007051177B4 publication Critical patent/DE102007051177B4/de
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827Vertical transistors
    • H01L29/7828Vertical transistors without inversion channel, e.g. vertical ACCUFETs, normally-on vertical MISFETs
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/048Making electrodes
    • H01L21/049Conductor-insulator-semiconductor electrodes, e.g. MIS contacts
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608Silicon carbide
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45Ohmic electrodes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66053Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725Source or drain electrodes for field effect devices
    • H01L29/41741Source or drain electrodes for field effect devices for vertical or pseudo-vertical devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

Verfahren zur Herstellung einer Siliziumkarbid-Halbleitervorrichtung, die eine Metalloxid-Halbleiterstruktur aufweist, mit den folgenden Schritten:
Bereitstellen eines Substrats (1), das aus Siliziumkarbid hergestellt ist;
Ausformen eines Kanalbereichs (4), der aus Siliziumkarbid hergestellt ist, an dem Substrat (1), worin der Kanalbereich (4) einen Kanal eines elektrischen Stroms bereitstellt;
Ausformen eines ersten Störstellenbereichs (6, 7) an dem Substrat auf einer stromaufwärtigen Seite des Kanals eines elektrischen Stroms;
Ausformen eines zweiten Störstellenbereichs (1, 13) an dem Substrat auf einer stromabwärtigen Seite des Kanals eines elektrischen Stroms;
Ausformen einer Gate-Isolationsschicht (8) an einer Oberfläche des Kanalbereichs (4);
Ausformen einer Gate-Elektrode (9) an der Gate-Isolationsschicht (8), um ein Halbleiterelement auszuformen;
Ausformen eines Films an dem Halbleiterelement, um ein Material einer Zwischenisolationsschicht (10) bereitzustellen; und
Durchführen eines Reflow-Verfahrens bei einer Temperatur von 700°C oder mehr in einer nassen Umgebung, so dass die Zwischenisolationsschicht (10) aus dem Film ausgeformt wird und...

Description

  • Die gegenwärtige Erfindung bezieht sich auf ein Verfahren zur Herstellung einer Siliziumkarbid-Halbleitervorrichtung.
  • Die US 2003/0013266 A1 (die der JP 2003-69012 A entspricht) offenbart eine Siliziumkarbid-(SiC-)Halbleitervorrichtung, in welcher eine Fläche A mit einer (11–20) Kristallflächenausrichtung als ein Kanal verwendet wird. Die SiC-Halbleitervorrichtung weist eine MOS-(Metalloxidhalbleiter-)Struktur auf, und eine Kanalbeweglichkeit wird durch Wasserstoffglühen oder dadurch, dass eine Behandlung in einer nassen Umgebung erfolgt, welche sowohl ein Wasserstoff-(H-)Atom als auch ein Sauerstoff-(O-)Atom aufweist, verbessert. Insbesondere wird die Kanalbeweglichkeit dadurch verbessert, dass eine Konzentration oder eine Temperatur des Wasserstoffglühens oder der nassen Umgebung gesteuert wird.
  • Für die SiC-Halbleitervorrichtung ist jedoch eine weitere Kanalbeweglichkeit erforderlich. Die US 2007/0045631 A1 (die der JP 2007-96263 A entspricht) von den Erfindern der gegenwärtigen Anmeldung offenbart, dass eine Beendigungs-/Desorptionstemperatur auf der Grundlage der nassen Umgebung oder einer Wasserstoffumgebung bestimmt wird. Die Beendigungs-/Desorptionstemperatur ist eine Temperatur, bei der eine Schlenkerverbindung (Dangling Bond) zwischen einer SiC-Schicht und einer Gate-Oxidschicht durch ein Element aus Wasserstoff (H) oder Hydroxyl (OH) beendet wird, d. h. eine Temperatur, bei welcher H oder OH desorbiert. Insbesondere tritt die Desorption von H oder von OH hauptsächlich bei einer Temperatur in einem Bereich zwischen 800°C und 900°C auf, und die Beendigung der Schlenkerverbindung durch H oder durch OH tritt auch in dem gleichen Temperaturbereich auf. Daher liegt die Beendigungs-/Desorptionstemperatur in dem Bereich zwischen 800°C und 900°C. Somit muss die Schlenkerverbindung durch H oder durch OH beendet werden, um die nasse Umgebung oder die Wasserstoffumgebung so lange aufrechtzuerhalten, bis die Temperatur auf ungefähr 800°C oder darunter, vorzugsweise auf ungefähr 700°C oder darunter fällt.
  • Daher wird in einem Herstellungsverfahren einer SiC-Halbleitervorrichtung mit einer MOS-Struktur, die in der US 2007/0045631 A1 offenbart ist, der Erwärmungsvorgang in der nassen Umgebung oder in der Wasserstoffumgebung durchgeführt, wenn der Erwärmungsvorgang bei einer Temperatur von mehr als ungefähr 800°C (vorzugsweise von mehr als 700°C) durchgeführt wird, nachdem die Gate-Oxidschicht ausgebildet ist. Beispielsweise kann der Erwärmungsvorgang, der bei einer Temperatur von mehr als ungefähr 800°C durchgeführt wird, einen Abrundungs-Oxidationsvorgang zum Abrunden eines Eckabschnitts bzw. Kantenabschnitts einer Gate-Elektrode derart, dass eingeschränkt wird, dass sich ein elektrisches Feld verstärkt, ein erstes Reflow-Verfahren, im Folgenden auch als Rückflussvorgang bezeichnet, zum Ausbilden einer Zwischenisolationsschicht, nachdem ein BPSG-(Bor-Phosphor-Silizium-Glas-)Film ausgebildet ist, und einen zweiten Rückflussvorgang zum Abrunden eines Kantenabschnitt bzw. Eckabschnitt einer Kontaktdurchgangsausnehmung, die in der Zwischenisolationsschicht vorgesehen ist, umfassen, so dass verhindert wird, dass ein in die Kontaktdurchgangsausnehmung implantiertes Elektrodenelement abgeschnitten wird, das heißt, eine Stufenabdeckung wird verbessert. Daher werden diese Erwärmungsvorgänge in der nassen Umgebung oder in der Wasserstoffumgebung durchgeführt.
  • Wenn der Erwärmungsvorgang jedoch in der nassen Umgebung durchgeführt wird, oxidiert ein Polysilizium, das die Gate-Elektrode bildet. Wenn ein Oxidationsbetrag von Polysilizium groß ist, kann die ganze Gate-Elektrode oxidieren, und sie kann nicht mehr funktionieren oder mit einem anderen Element einen Ohm'schen Kontakt ausbilden.
  • Es ist Aufgabe der gegenwärtigen Erfindung, ein Verfahren zur Herstellung einer SiC-Halbleitervorrichtung bereitzustellen, worin eingeschränkt wird, dass Polysilizium, welches eine Gate-Elektrode bildet, oxidiert.
  • Gelöst wird die Aufgabe durch die Merkmale von Anspruch 1. Weitere vorteilhafte Ausgestaltungen der Erfindung sind Gegenstand der Unteransprüche.
  • Gemäß einem Gesichtspunkt der Erfindung umfasst ein Verfahren zur Herstellung einer SiC-Halbleitervorrichtung, die eine Metalloxid-Halbleiterstruktur aufweist, Folgendes: einen Schritt zum Bereitstellen eines aus SiC hergestellten Substrats; einen Schritt zum Ausformen eines Kanalbereichs, der aus SiC hergestellt ist, an dem Substrat, worin der Kanalbereich einen Kanal für elektrischen Strom bereitstellt; einen Schritt zum Ausformen eines ersten Störstellenbereichs an dem Substrat auf einer stromaufwärtigen Seite des Kanals eines elektrischen Stroms; einen Schritt zum Ausformen eines zweiten Störstellenbereichs an dem Substrat auf einer stromabwärtigen Seite des Kanals eines elektrischen Stroms; einen Schritt zum Ausformen einer Gate-Isolationsschicht an einer Oberfläche des Kanalbereichs; ei nen Schritt zum Ausformen einer Gate-Elektrode an der Gate-Isolationsschicht, um ein Halbleiterelement auszuformen; einen Schritt zum Ausformen eines Films an dem Halbleiterelement aus einem Material einer Zwischenisolationsschicht; und einen Schritt zum Durchführen eines Rückflussvorgangs bei einer Temperatur von ungefähr 700°C oder mehr in einer nassen Umgebung, so dass die Zwischenisolationsschicht aus dem Film ausgeformt wird und ein Kantenabschnitt bzw. Eckabschnitt der Gate-Elektrode abgerundet und oxidiert ist. In der SiC-Halbleitervorrichtung stellt der Kanalbereich einen Kanal des Halbleiterelements bereit, und der Kanal wird dadurch gesteuert, dass eine an die Gate-Elektrode angelegte Spannung gesteuert wird, so dass ein elektrischer Strom gesteuert wird, der zwischen dem ersten Störstellenbereich und dem zweiten Störstellenbereich fließt.
  • In dem oben beschriebenen Verfahren wird der Eckabschnitt der Gate-Elektrode durch den Rückflussvorgang zum Ausformen der Zwischenisolationsschicht abgerundet und oxidiert. Sogar wenn der Rückflussvorgang der Zwischenisolationsschicht in der nassen Umgebung durchgeführt wird, wird daher ein Oxidationsbetrag der Gate-Elektrode im Vergleich zu einem Fall verringert, wo das Abrunden und Oxidieren des Eckabschnitts der Gate-Elektrode und der Rückflussvorgang der Zwischenisolationsschicht getrennt durchgeführt werden. Somit wird eingeschränkt, dass Polysilizium in der Gate-Elektrode in der nassen Umgebung oxidiert.
  • Es zeigen:
  • 1 eine Querschnittsansicht eines MOSFET gemäß einer ersten Ausführungsform der gegenwärtigen Offenbarung;
  • 2A2D Querschnittsansichten, die Herstellungsvorgänge des MOSFET gemäß der ersten Ausführungsform darstellen;
  • 3A3D Querschnittsansichten, die Herstellungsvorgänge des MOSFET darstellen, welche auf die in den 2A2D gezeigten Herstellungsvorgänge folgen;
  • 4 ein Zeitschaubild einer Umgebung und einer Temperatur in einem Rückflussvorgang zum Ausformen einer Zwischenisolationsschicht;
  • 5 eine vergrößerte Querschnittsansicht einer Seitenwandung einer Kontaktdurchgangsausnehmung, die an der Zwischenisolationsschicht vorgesehen ist;
  • 6 eine vergrößerte Querschnittsansicht der Seitenwandung der Kontaktdurchgangsausnehmung, nachdem ein Ar-Sputtern durchgeführt worden ist;
  • 7A7C Querschnittsansichten, die Herstellungsvorgänge eines MOSFET gemäß einer zweiten Ausführungsform der gegenwärtigen Offenbarung darstellen;
  • 8 eine Querschnittsansicht eines MOSFET gemäß einer dritten Ausführungsform der gegenwärtigen Offenbarung;
  • 9A9D Querschnittsansichten, die Herstellungsvorgänge des MOSFET gemäß der dritten Ausführungsform darstellen; und
  • 10A10D Querschnittsansichten, die Herstellungsvorgänge eines MOSFET gemäß einer vierten Ausführungsform der gegenwärtigen Offenbarung darstellen.
  • Erste Ausführungsform
  • Unter Bezugnahme auf 1 wird eine SiC-Halbleitervorrichtung beschrieben, die beispielsweise einen MOSFET des planaren Typs aufweist. Der MOSFET ist an einem aus SiC hergestellten Substrat 1 des n+-Typs ausgeformt. Beispielsweise ist das Substrat 1 aus 4H-SiC hergestellt und weist eine Störstellenkonzentration von ungefähr 5 × 1018 cm–3 auf. Eine Hauptfläche des Substrats ist eine Fläche A, die beispielsweise eine (11–20) Kristallflächenausrichtung aufweist.
  • Eine Drift-Schicht 2 des n-Typs ist aus SiC hergestellt und an einer oberen Fläche des Substrats 1 durch Epitaxie ausgeformt. Beispielsweise weist die Drift-Schicht 2 des n-Typs eine Störstellenkonzentration von ungefähr 1 × 1016 cm–3 und eine Dicke von ungefähr 10 μm auf.
  • An einem Abschnitt der oberen Fläche der Drift-Schicht des n-Typs ist eine Vielzahl von Basisbereichen 3 des p-Typs so ausgeformt, dass zwischen ihnen ein vorbestimmter Zwischenraum vorgesehen ist. Beispielsweise weist jeder der Basisbereiche 3 des p-Typs eine Störstellenkonzentration von ungefähr 1 × 1019 cm–3 und eine Tiefe von ungefähr 0,7 μm auf.
  • An einer oberen Fläche des Basisbereichs 3 des p-Typs ist eine Kanalschicht 4 des n-Typs durch Epitaxie ausgeformt. Beispielsweise weist die Kanalschicht 4 des n-Typs eine Störstellenkonzentration von ungefähr 1 × 1016 cm–3 und eine Dicke von ungefähr 0,3 μm auf.
  • Eine Vielzahl von Kontaktbereichen 5 des p+-Typs ist derart ausgeformt, dass sie die Kanalschicht 4 durchdringt und den Basisbereich 3 des p-Typs erreicht. Beispielsweise weist jeder der Kontaktbereiche 5 eine Störstellenkonzentration von ungefähr 3 × 1020 cm–3 oder mehr und eine Tiefe von ungefähr 0,4 μm auf.
  • Hinsichtlich der Kontaktbereiche 5 sind an einer Innenseite Source-Bereiche 6 und 7 des n+-Typs derart ausgeformt, dass sich die Kanalschicht 4 zwischen diesen befindet. Zwischen den Source-Bereiche 6 und 7 des n+-Typs ist ein Zwischenraum vorhanden. Außerdem weist jeder der Source-Bereiche 6 und 7 des n+-Typs beispielsweise eine Störstellenkonzentration von ungefähr 3 × 1020 cm–3 oder mehr und eine Tiefe von ungefähr 0,3 μm auf.
  • Die Kanalschicht 4 umfasst Kanalbereiche, die an den Basisbereichen 3 des p-Typs angeordnet sind. An der Kanalschicht 4 ist eine Gate-Oxidschicht 8 ausgeformt, um wenigstens obere Flächen der Kanalbereiche der Kanalschicht 4 zu bedecken. An einer Schnittstelle zwischen der Gate-Oxidschicht 8 und den Kanalbereichen der Kanalschicht 4 wird eine Schlenkerverbindung durch ein Element aus H oder aus OH beendet.
  • An einer oberen Fläche der Gate-Oxidschicht 8 ist eine Gate-Elektrode 9 durch Muster ausgeformt. Beispielsweise ist die Gate-Elektrode 9 aus Polysilizium hergestellt, in welchem eine Störstelle des n-Typs (wie z. B. Phosphor) dotiert ist. Ein Kantenabschnitt bzw. Eckabschnitt der Gate-Elektrode 9 ist abgerundet.
  • Eine Zwischenisolationsschicht 10 ist derart ausgeformt, dass sie die Gate-Oxidschicht 8 und die Gate-Elektrode 9 bedeckt. Die Gate-Oxidschicht 8 und die Zwischenisolationsschicht 10 sind mit einer ersten Kontaktdurchgangsausnehmung 11a, welche die Kontaktbereiche 5 und die Source-Bereiche 6 und 7 erreicht, und einer zweiten Kontaktdurchgangsausnehmung 11b, welche die Gate-Elektrode 9 erreicht, versehen. Die Kontaktbereiche 5, die Source-Bereiche 6 und 7 und die Gate-Elektrode 9 sind mit Kontaktelementen 5a, 6a, 7a bzw. 9a durch die Kontaktdurchgangsausnehmungen 11a und 11b elektrisch gekoppelt. Die Kontaktelemente 5a, 6a, 7a und 9a sind beispielsweise aus Ni oder Ti/Ni hergestellt. An der Zwischenisolationsschicht 10 ist eine Source-Elektrode 12 ausgeformt und weist ein Basisdrahtelekt rodenteil 12a, das aus Ti hergestellt ist, und ein Drahtelektrodenteil 12b, das aus Al hergestellt ist, auf. Ein Gate-Draht (nicht dargestellt) ist ebenfalls vorgesehen.
  • An einer unteren Fläche des Substrats 1 ist ein Drain-Kontaktbereich 13 des n+-Typs ausgeformt. Eine Störstellenkonzentration des Drain-Kontaktbereichs 13 ist höher als die des Substrats 1. Außerdem ist an einer unteren Fläche des Drain-Kontaktbereichs 13 eine Drain-Elektrode 14 ausgeformt. Die Drain-Elektrode ist beispielsweise aus Ni hergestellt.
  • Der MOSFET des planaren Typs verwendet die Kanalschicht 4 als Kanal eines elektrischen Stroms und legt zwischen den Source-Bereichen 6 und 7 des n+-Typs und dem Drain-Kontaktbereich 13, die jeweils auf einer stromaufwärtigen Seite und einer stromabwärtigen Seite des Kanals eines elektrischen Stroms angeordnet sind, einen elektrischen Strom an. Der zwischen den Source-Bereichen 6 und 7 des n+-Typs und dem Drain-Kontaktbereich 13 fließende Strom wird dadurch gesteuert, dass eine an die Gate-Elektrode 9 angelegte Spannung gesteuert wird und dass eine Breite einer Verarmungsschicht, die in dem Kanalbereich vorgesehen ist, gesteuert wird, um den zu der Verarmungsschicht fließenden elektrischen Strom zu steuern.
  • Unter Bezugnahme auf 2A3D wird im Folgenden ein Herstellungsverfahren des MOSFET des planaren Typs beschrieben. In einem in 2A gezeigten Vorgang wird als Erstes die Drift-Schicht 2 des n-Typs an der oberen Fläche des Substrats 1 des n+-Typs durch Epitaxie derart ausgeformt, dass die Drift-Schicht 2 beispielsweise eine Störstellenkonzentration von ungefähr 1 × 1016 cm–3 und eine Dicke von ungefähr 10 μm aufweist.
  • In dem in 2B gezeigten Vorgang wird an der Drift-Schicht 2 eine Maske ausgeformt, die beispielsweise aus einem LTO (Niedrigtemperaturoxid) hergestellt ist. Die Maske wird durch Fotolithografie so strukturiert, dass Bereiche der Maske offen sind, unter denen Basisbereiche 3 des p-Typs ausgeformt werden. Anschließend wird an den Bereichen der oberen Fläche der Drift-Schicht 2 des n-Typs von oberhalb der Maske eine Störstelle des p-Typs (wie z. B. Al) durch Ionenimplantation ausgeformt. Nachdem die Maske entfernt worden ist, wird bei ungefähr 1600°C für 30 Minuten ein Aktivierungsglühen durchgeführt, wodurch die Basisbereiche 3 des p-Typs ausgebildet werden. Jeder der Basisbereiche 3 des p-Typs weist beispielsweise eine Störstellenkonzentration von ungefähr 1 × 1019 cm–3 und eine Tiefe von 0,7 μm auf.
  • In einem in 2C gezeigten Vorgang wird die Kanalschicht 4 an den Basisbereichen 3 des p-Typs durch Epitaxie ausgeformt. Beispielsweise weist die Kanalschicht 4 die Störstellenkonzentration von 1 × 1016 cm–3 und die Dicke von ungefähr 0,3 μm auf. Anschließend wird an der Kanalschicht 4 eine erste, aus LTO hergestellte Maske ausgebildet. Die erste Maske wird durch Fotolithografie so gemustert, dass Abschnitte der ersten Maske offen sind, unter denen die Kontaktbereiche 5 ausgeformt werden. Anschließend wird von oberhalb der ersten Maske durch Ionenimplantation eine Störstelle des p-Typs (wie z. B. Al) ausgeformt. Nachdem die erste Maske entfernt worden ist, wird an einer oberen Fläche des Substrats eine zweite, aus dem LTO hergestellte Maske ausgeformt, und die Störstelle des n-Typs (wie z. B. Phosphor) wird von der unteren Fläche des Substrats 1 durch Ionenimplantation ausgeformt. Nachdem die zweite Maske entfernt worden ist, wird ferner an der oberen Fläche des Substrats eine dritte, aus dem LTO hergestellte Maske ausgeformt. Die dritte Maske wird durch Fotolithografie gemustert, und es sind Abschnitte der dritten Maske offen, unter welchen die Source-Bereiche 6 und 7 ausgeformt werden. Anschließend wird eine Störstelle des n-Typs (wie z. B. Phosphor) durch Ionenimplantation ausgeformt. Nachdem die Maske entfernt worden ist, wird bei ungefähr 1600°C für 30 Minuten ein Aktivierungsglühen durchgeführt. Dadurch werden die implantierte Störstelle des p-Typs und die implantierte Störstelle des n-Typs aktiviert, und die Kontaktbereiche 5, die Source-Bereiche 6 und 7 und der Drain-Kontaktbereich 13 werden ausgeformt.
  • In einem in 2D gezeigten Vorgang wird die Gate-Oxidschicht 8 durch ein pyrogenes Verfahren in einer nassen Umgebung, welche sowohl ein Wasserstoffatom (H) als auch ein Sauerstoffatom (O) umfasst, ausgeformt. In dem gegenwärtigen Vorgang werden die Umgebung und die Temperatur so gesteuert, wie es zum Beispiel im Folgenden beschrieben ist.
  • Als Erstes wird die Temperatur von einer Raumtemperatur auf ungefähr 1080°C mit ungefähr 10°C/min in einer Umgebung aus trägem Stickstoff (N2) erhöht. Wenn die Temperatur ungefähr 1080°C erreicht, wird die Umgebung in die nasse (H2O-)Umgebung geändert und die Temperatur wird für ungefähr 60 Minuten beibehalten. Dadurch wird die Gate-Oxidschicht 8, die eine Dicke von beispielsweise 52 nm aufweist, ausgeformt, wie es in 2D gezeigt ist. Anschließend wird die Temperatur mit ungefähr 10°C/min verringert, während die nasse Umgebung beibehalten wird. Die nasse Umgebung wird so lange beibehalten, bis die Temperatur ungefähr 700°C oder niedriger wird.
  • In dem gegenwärtigen Vorgang wird die nasse Umgebung aufrechterhalten, wenn die Temperatur hoch ist. Dadurch wird an der Schnittstelle zwischen der Gate-Oxidschicht 8 und der Kanalschicht 4 die Schlenkerverbindung durch das Element von H oder von OH beendet. Beispielsweise tritt H oder OH in die Gate-Oxidschicht 8 ein.
  • In einem in 3A gezeigten Vorgang wird an einer Gate-Oxidschicht 8 bei beispielsweise 600°C eine Polysiliziumschicht ausgeformt, die mit einer Störstelle des n-Typs dotiert ist. Die Polysiliziumschicht weist beispielsweise eine Dicke von 440 nm auf. Anschließend werden die Polysiliziumschicht und die Gate-Oxidschicht 8 dadurch gemustert, dass eine Maske verwendet wird, die aus einem Resist bzw. Schutzlack hergestellt ist, der beispielsweise durch Fotolithografie und Ätzen ausgebildet ist. Dadurch wird die Gate-Elektrode 9 ausgeformt.
  • In einem in 3B gezeigten Vorgang wird die Zwischenisolationsschicht 10 ausgeformt. Beispielsweise wird ein BPSG-Film, der eine Dicke von ungefähr 670 nm aufweist, bei ungefähr 420°C durch Plasma-CVD ausgeformt. Anschließend wird in der nassen Umgebung bei ungefähr 930°C für 20 Minuten ein Rückflussvorgang durchgeführt, wodurch die Zwischenisolationsschicht 10 ausgeformt wird. In dem Rückflussvorgang werden die Temperatur und die Umgebung so gesteuert, wie es in 4 dargestellt ist.
  • Insbesondere wird die Temperatur in der Umgebung aus trägem Stickstoff (N2) von der Raumtemperatur auf ungefähr 700°C erhöht, was niedriger ist als eine Beendigungs-/Desorptionstemperatur. Wenn die Temperatur ungefähr 700°C erreicht, wird die Umgebung in die nasse (H2O-)Umgebung geändert, und die Temperatur wird mit ungefähr 10°C/min auf ungefähr 930°C erhöht. Nachdem die Temperatur ungefähr 930°C erreicht hat, wird für ungefähr 20 Minuten der Rückflussvorgang durchgeführt, während die Temperatur beibehalten wird. Nach dem Rückflussvorgang wird die Temperatur mit ungefähr 10°C/min oder weniger auf ein Niveau unterhalb von ungefähr 700°C verringert, was etwa 23 Minuten dauert. Die nasse Umgebung wird so lange aufrechterhalten, bis die Temperatur auf ungefähr 700°C verringert worden ist. Nachdem die Temperatur auf ungefähr 700°C verringert worden ist, wird die Umgebung in die N2-Umgebung geändert, und es wird ein Dehydrationsvorgang durchgeführt, wobei die Temperatur auf die Raumtemperatur verringert wird, so dass die Zwischenisolationsschicht 10 dehydriert wird.
  • Wenn der Rückflussvorgang bei einer höheren Temperatur als der Beendigungs-/Desorptionstemperatur durchgeführt wird, wird die nasse Umgebung beibehalten. Dadurch wird verhindert, dass H oder OH von der Schlenkerverbindung bei der Schnittstelle zwischen der Gate-Oxidschicht 8 und der Kanalschicht 4 desorbiert. Außerdem wird der Eckabschnitt der Gate-Elektrode 9 durch den Rückflussvorgang abgerundet und oxidiert. Somit werden der Rückflussvorgang der Zwischenisolationsschicht 10 und das Abrunden und Oxidieren des Eckabschnitts der Gate-Elektrode 9 gleichzeitig durchgeführt.
  • In einem in 3C gezeigten Vorgang wird die Zwischenisolationsschicht 10 gemustert, wobei eine Maske verwendet wird, die aus einem Resist hergestellt ist, der beispielsweise durch Fotolithografie und Ätzen ausgeformt ist. Dadurch werden die ersten Kontaktdurchgangsausnehmungen 11a, welche die Kontaktbereiche 5 und die Source-Bereiche 6 und 7 des n+-Typs erreichen, und die zweite Kontaktdurchgangsausnehmung 11b, welche die Gate-Elektrode 9 erreicht, bereitgestellt.
  • In dem gegenwärtigen Vorgang werden die Kontaktdurchgangsausnehmungen 11a und 11b in dieser Reihenfolge durch Nassätzen und durch Trockenätzen bereitgestellt, so dass eine Seitenwandung von jeder Kontaktdurchgangsausnehmung 11a und 11b einen stumpfen Winkel aufweist. Wenn beispielsweise die Zwischenisolationsschicht 10 die Dicke von ungefähr 670 nm aufweist, wird das Nassätzen durchgeführt, um ungefähr 260 nm weg zu ätzen, und das Trockenätzen wird durchgeführt, um ungefähr 410 nm weg zu ätzen, wie es in 5 dargestellt ist. Dadurch wird die Seitenwandung von jeder Kontaktdurchgangsausnehmung 11a und 11b in Zweistufenbereichen ausgeformt, welche einen nass geätzten Bereich und einen trocken geätzten Bereich umfassen.
  • Wenn der trocken geätzte Bereich zwischen der Seitenwandung und einer Fläche des Substrats (d. h. Flächen der Source-Bereiche 6 und 7 oder einer Fläche der Gate-Elektrode 9) einen ersten Winkel VA aufweist und der nass geätzte Bereich zwischen der Seitenwandung und der Oberfläche des Substrats einen zweiten Winkel VB aufweist, ist der erste Winkel VA vorzugsweise größer als der zweite Winkel VB. Beispielsweise kann der erste Winkel VA auf 75° oder mehr festgelegt sein, und der zweite Winkel VB kann auf 15° oder weniger festgelegt sein, wie es in 5 dargestellt ist. Der erste Winkel VA wird durch das Trockenätzen groß, wodurch ein mikrofeines Element ausgeformt werden kann. Außerdem wird ein Winkel zwischen dem nass geätzten Bereich und dem trocken geätzten Bereich durch Nassätzen ein stumpfer Winkel. Somit weisen Randabschnitte bzw. Eckabschnitte der Kontakt durchgangsausnehmungen 11a und 11b eine ähnliche Form auf wie in einem Fall, bei dem die Randabschnitte bzw. Eckabschnitte abgerundet sind.
  • Anschließend wird ein inertes Ion, wie z. B. Ar, gesputtert. Wie durch die Pfeile VI in 6 dargestellt ist, werden die Oberfläche und die Eckabschnitte der Zwischenisolationsschicht 10 durch das Ar-Sputtern abgerundet und geglättet. Somit können die Seitenwandungen der Kontaktdurchgangsausnehmungen 11a und 11b ohne einen anderen Rückflussvorgang abgerundet werden. Dadurch wird eingeschränkt, dass die Gate-Elektrode 9 aufgrund eines Rückflussvorgangs oxidiert, der durchgeführt wird, nachdem die Kontaktdurchgangsausnehmungen 11a und 11b bereitgestellt worden sind.
  • In dem in 3C gezeigten Vorgang ist eine aus Ni oder aus Ti/Ni hergestellte Kontaktmetallschicht so ausgeformt, dass sie die Kontaktdurchgangsausnehmungen 11a und 11b füllt, und die Kontaktmetallschicht ist so gemustert, dass die Kontaktelemente 5a7a und 9a ausgeformt sind. Die Kontaktelemente 5a7a und 9a sind mit den Kontaktelementen 5, den Source-Bereichen 6 und 7 des n+-Typs bzw. der Gate-Elektrode 9 elektrisch gekoppelt. In einem in 3D gezeigten Vorgang wird die aus Ni hergestellte Drain-Elektrode 14 auf einer Seite der unteren Fläche des Substrats 1 so ausgeformt, dass sie mit dem Drain-Kontaktbereich 13 in Kontakt gelangt. Anschließend wird in einer Ar-Umgebung bei ungefähr 700°C oder weniger ein Elektrodensintervorgang durchgeführt, wodurch die Kontaktelemente 5a7a und 9a und die Drain-Elektrode 14 Ohm'sche Kontakte ausbilden. In diesem Fall weisen die Kontaktbereiche 5, die Source-Bereiche 6 und 7 des n+-Typs, die Gate-Elektrode 9 und der Drain-Kontaktbereich 13 die hohen Störstellenkonzentrationen auf, wodurch die Kontaktelemente 5a7a und 9a und die Drain-Elektrode 14 ohne einen Erwärmungsvorgang bei einer hohen Temperatur die Ohm'schen Kontakte hinreichend ausformen.
  • Nach dem in 3D gezeigten Vorgang werden die Source-Elektrode 12, welche den aus Ti hergestellten Basisdrahtelektrodenteil 12a und den aus Al hergestellten Drahtelektrodenteil 12b aufweist, und der Gate-Draht (nicht dargestellt) ausgeformt, wodurch der MOSFET des planaren Typs in 1 ausgebildet ist.
  • In dem oben beschriebenen Verfahren zur Herstellung des MOSFET des planaren Typs werden die Eckabschnitte der Gate-Elektrode 9 durch den Rückflussvorgang abgerundet und oxidiert, um die Zwischenisolationsschicht 10 auszuformen. Sogar wenn der Rückflussvorgang der Zwischenisolationsschicht 10 in der nassen Umgebung durchgeführt wird, wird im Vergleich zu einem Fall, wo das Abrunden und Oxidieren des Eckabschnitts der Gate-Elektrode 9 und der Rückflussvorgang der Zwischenisolationsschicht 10 getrennt durchgeführt werden, ein Oxidationsbetrag der Gate-Elektrode 9 verringert. Daher wird eingeschränkt, dass Polysilizium in der Gate-Elektrode 9 in der nassen Umgebung oxidiert. Dadurch kann verhindert werden, dass das gesamte Polysilizium in der Gate-Elektrode 9 oxidiert, wodurch die Gate-Elektrode 9 als Gate-Elektrode funktionieren und den Ohm'schen Kontakt ausbilden kann.
  • In dem oben beschriebenen Verfahren wird ferner in der nassen Umgebung kein Erwärmungsvorgang durchgeführt, nachdem die Kontaktdurchgangsausnehmung 11b, welche die Gate-Elektrode 9 erreicht, an der Zwischenisolationsschicht 10 vorgesehen ist. Die Eckabschnitte der Seitenwandungen der Kontaktdurchgangsausnehmungen 11a und 11b werden durch eine Kombination aus Nassätzen, Trockenätzen und Ar-Sputtern abgerundet. Somit wird eingeschränkt, dass ein freigelegter Abschnitt der Gate-Elektrode 9 oxidiert.
  • Zweite Ausführungsform
  • In dem MOSFET in 1 ist das Kontaktelement 9a, welches mit der Gate-Elektrode 9 den Ohm'schen Kontakt ausbildet, aus dem gleichen Material hergestellt wie die Kontaktelemente 5a7a, welche mit dem Kontaktbereich 5 und den Source-Bereiche 6 bzw. 7 des n+-Typs Ohm'sche Kontakte ausbilden. Somit werden die erste Kontaktdurchgangsausnehmung 11a und die zweite Kontaktdurchgangsausnehmung 11b in dem gleichen in 3C gezeigten Vorgang ausgeformt. Als Alternative kann das Kontaktelement 9a aus einem anderen Material als die Kontaktelemente 5a7a hergestellt sein. Beispielsweise kann ein aus Ti hergestelltes Kontaktelement 9a mit der Gate-Elektrode 9 einen Ohm'schen Kontakt ausformen, und es können aus Ni hergestellte Kontaktelemente 5a7a mit dem Kontaktbereich 5 und den Source-Bereichen 6 bzw. 7 des n+-Typs Ohm'sche Kontakte ausbilden.
  • In dem gegenwärtigen Fall wird ein MOSFET durch die Herstellungsvorgänge, die in 2A2D und 3A gezeigt sind, bis zu dem Vorgang ausgeformt, bei dem die Gate-Elektrode 9 ausgeformt wird. Anschließend wird in einem Vorgang, der in 7A gezeigt ist, an der Gate-Oxidschicht 8 und an der Gate-Elektrode 9 eine BPSG-Schicht ausgeformt. Die BPSG-Schicht wird unter Verwendung einer Maske gemustert, die aus einem Resist hergestellt ist, der beispielsweise durch Fotolithografie und Ätzen ausgeformt ist. Dadurch wird die erste Kontaktdurchgangsausnehmung 11a ausgeformt, welche den Kontaktbereich 5 und die Source-Bereiche 6 und 7 erreicht. In dem gegenwärtigen Vorgang wird die zweite Kontaktdurchgangsausnehmung 11b nicht ausgeformt, welche die Gate-Elektrode 9 erreicht.
  • Anschließend wird ein Rückflussvorgang beispielsweise bei ungefähr 930°C für 20 Minuten durchgeführt. Dadurch wird die Zwischenisolationsschicht 10 ausgeformt, und die Eckabschnitte der Gate-Elektrode 9 und die Eckabschnitte der ersten Kontaktdurchgangsausnehmung 11a werden abgerundet. In dem Rückflussvorgang werden die Umgebung und die Temperatur so gesteuert, wie es beispielsweise in 4 dargestellt ist.
  • Wenn der Rückflussvorgang bei einer höheren Temperatur als der Beendigungs-/Desorptionstemperatur durchgeführt wird, wird die nasse Umgebung beibehalten. Dadurch wird eingeschränkt, dass bei der Schnittstelle zwischen der Gate-Oxidschicht 8 und der Kanalschicht 4 aus der Schlenkerverbindung H oder OH desorbiert. Darüber hinaus wird der Eckabschnitt der Gate-Elektrode 9 durch den Rückflussvorgang abgerundet. Somit werden der Rückflussvorgang der Zwischenisolationsschicht 10 und das Abrunden und Oxidieren des Eckabschnitts der Gate-Elektrode 9 gleichzeitig durchgeführt. In dem gegenwärtigen Fall wird ein Erwärmungsvorgang in einem Zustand durchgeführt, wo eine Oberfläche aus SiC durch die erste Kontaktdurchgangsausnehmung 11a freigelegt ist. Die Oberfläche aus SiC wird jedoch bei einer niedrigen Temperatur von ungefähr 900°C selten oxidiert.
  • In einem in 7B gezeigten Vorgang wird ein Vorgang durchgeführt, der dem in 3C gezeigten ähnlich ist. Eine aus Ni hergestellte Kontaktmetallschicht ist so ausgeformt, dass sie die erste Kontaktdurchgangsausnehmung 11a füllt, und die Kontaktmetallschicht ist gemustert. Dadurch werden die Kontaktelemente 5a7a ausgeformt, die mit dem Kontaktbereich 5 und den Source-Bereichen 6 bzw. 7 des Typs elektrisch elektrisch gekoppelt sind. Darüber hinaus wird auf der Seite der niedrigeren Fläche des Substrats 1 die aus Ni hergestellte Drain-Elektrode 14 so ausgeformt, dass sie mit dem Drain-Kontaktbereich 13 in Kontakt gelangt. Anschließend wird in einer Ar-Umgebung bei ungefähr 700°C oder weniger ein Elektrodensintervorgang durchgeführt, wodurch die Kontaktelemente 5a7a und die Drain-Elektrode 14 Ohm'sche Kontakte ausformen.
  • In einem in 7C gezeigten Vorgang wird die Zwischenisolationsschicht 10 unter Verwendung einer Maske gemustert, die aus einem Resist hergestellt ist, der beispielsweise durch Fotolithografie oder Ätzen ausgeformt ist. Dadurch wird die zweite Kontaktdurchgangsausnehmung 11b ausgeformt, welche die Gate-Elektrode 9 erreicht.
  • In dem gegenwärtigen Vorgang wird ähnlich wie in dem in 3C gezeigten Vorgang ein Nassätzen und ein Trockenätzen in dieser Reihenfolge durchgeführt, so dass die Seitenwandung der zweiten Kontaktdurchgangsausnehmung 11b einen stumpfen Winkel aufweist. Durch das Nassätzen wird ein Winkel zwischen dem nass geätzten Bereich und dem trocken geätzten Bereich ein stumpfer Winkel. Somit haben Eckabschnitte der zweiten Kontaktdurchgangsausnehmung 11b ähnliche Formen wie in einem Fall, wo die Eckabschnitte abgerundet sind. Außerdem wird ein inertes Ion, wie z. B. Ar, gesputtert, wodurch die Oberfläche der Zwischenisolationsschicht 10 geglättet und die Eckabschnitte der Seitenwandung der zweiten Kontaktdurchgangsausnehmung 11b weiter abgerundet werden. Somit weist die Zwischenisolationsschicht 10 eine ähnliche Form auf wie in einem Fall, wo ein anderer Rückflussvorgang durchgeführt wird.
  • Nach dem in 7C gezeigten Vorgang werden die Source-Elektrode 12, welche den aus Ti hergestellten Basisdrahtelektrodenteil 12a und den aus Al hergestellten Drahtelektrodenteil 12b umfasst, und der Gate-Draht (nicht dargestellt) ausgeformt.
  • In dem gegenwärtigen Herstellungsverfahren werden durch den Rückflussvorgang zum Ausformen der Zwischenisolationsschicht 10 die Eckabschnitte der Gate-Elektrode 9 abgerundet und oxidiert, und die Eckabschnitte der ersten Kontaktdurchgangsausnehmung 11a werden abgerundet. Somit werden ähnliche Wirkungen wie in dem Herstellungsverfahren erzielt, das in den 2A3D gezeigt ist. Wenn das Kontaktelement 9a aus einem anderen Material als die Kontaktelemente 5a7a hergestellt ist, können außerdem die erste Kontaktdurchgangsausnehmung 11a und die zweite Kontaktdurchgangsausnehmung 11b in unterschiedlichen Vorgängen ausgeformt werden. Wenn die zweite Kontaktdurchgangsausnehmung 11b, welche die Gate-Elektrode 9 erreicht, nach dem Rückflussvorgang ausgeformt ist, wird somit effektiv eingeschränkt, dass die Gate-Elektrode 9 oxidiert.
  • Dritte Ausführungsform
  • Ein MOSFET in 8 umfasst eine Nitridschicht 20 zum Abschirmen von Sauerstoff in der nassen Umgebung. Die Nitridschicht 20 ist an der oberen Fläche der Gate-Elektrode 9 und an den Seitenwandungen der Gate-Elektrode 9 und der Gate- Oxidschicht 8 ausgeformt, so dass die Schnittstelle zwischen der Gate-Oxidschicht 8 und dem Kanalbereich 4, d. h. ein Bereich, in welchem die Schlenkerverbindung durch das Element aus H oder aus OH beendet ist, von der Nitridschicht 20 bedeckt ist. Dadurch verhindert die Nitridschicht 20, dass Sauerstoff in der nassen Umgebung in den Bereich eintritt, in dem die Schlenkerverbindung durch das Element aus H oder aus OH beendet wird.
  • Unter Bezugnahme auf die 9A9D wird nun ein Herstellungsverfahren für den MOSFET aus 8 beschrieben.
  • Als Erstes wird der MOSFET durch die Herstellungsvorgänge, die in 2A2D und 3A gezeigt sind, bis zu dem Vorgang hergestellt, in dem die Gate-Elektrode 9 ausgeformt wird. Nach dem in 3A gezeigten Vorgang wird der Eckabschnitt der Gate-Elektrode 9 beispielsweise bei ungefähr 875°C abgerundet und oxidiert.
  • Anschließend wird in einem in 9A gezeigten Vorgang die Nitridschicht 20 an der oberen Fläche der Gate-Elektrode 9 und den Seitenwandungen der Gate-Elektrode 9 und der Gate-Oxidschicht 8 ausgeformt. Die Nitridschicht 20 weist eine Dicke von ungefähr 50 nm oder mehr, beispielsweise ungefähr 100 nm, auf. Anschließend werden in den in den 9B9D gezeigten Vorgängen die Zwischenisolationsschicht 10, die Kontaktdurchgangsausnehmungen 11a und 11b, die Kontaktelemente 5a7a und 9a, die Drain-Elektrode 14 und der Gate-Draht (nicht dargestellt) ausgeformt.
  • In dem gegenwärtigen Herstellungsverfahren wird die Zwischenisolationsschicht 10 ausgeformt, nachdem die Nitridschicht 20 ausgeformt worden ist. Wenn bei dem Ausbildungsvorgang der Zwischenisolationsschicht 10 die nasse Umgebung verwendet wird, verhindert somit die Nitridschicht 20, dass Sauerstoff in der nassen Umgebung in den Abschnitt eintritt, in welchem die Schlenkerverbindung durch das Element aus H oder aus OH beendet wird. Daher wird eingeschränkt, dass die Gate-Elektrode 9 oxidiert.
  • Darüber hinaus wird der MOSFET aus 8 fast durch das gleiche Herstellungsverfahren wie der MOSFET aus 1 ausgeformt, mit Ausnahme des Ausformungsvorgangs der Nitridschicht 20. Dadurch können ähnliche Wirkungen wie bei dem MOSFET in 1 erzielt werden.
  • Vierte Ausführungsform
  • Wenn ein MOSFET, der die Nitridschicht 20 aufweist, ausgeformt wird, können die erste Kontaktdurchgangsausnehmung 11a und die zweite Kontaktdurchgangsausnehmung 11b in verschiedenen Vorgängen ausgeformt werden, welche denen in den 7A7C gezeigten ähnlich sind.
  • Insbesondere wird der MOSFET durch die in den 2A2D und 3A gezeigten Herstellungsvorgänge bis zu dem Vorgang ausgeformt, in welchem die Gate-Elektrode 9 ausgeformt wird. Nach dem in 3A gezeigten Vorgang wird der Eckabschnitt der Gate-Elektrode 9 beispielsweise bei ungefähr 875°C abgerundet und oxidiert.
  • Anschließend wird in einem in 10A gezeigten Vorgang die Nitridschicht 20 an der oberen Fläche der Gate-Elektrode 9 und den Seitenwandungen der Gate-Elektrode 9 und der Gate-Oxidschicht 8 ausgeformt. Die Nitridschicht 20 weist eine Dicke von ungefähr 50 nm oder mehr, beispielsweise von ungefähr 100 nm, auf. Dann werden in Vorgängen, die in den 10B10D gezeigt sind, die Zwischenisolationsschicht 10, die erste Kontaktdurchgangsausnehmung 11a, die Kontaktabschnitte 5a7a, die zweite Kontaktdurchgangsausnehmung 11b, das Kontaktelement 9a, die Drain-Elektrode 14 und der Gate-Draht (nicht dargestellt) ausgeformt.
  • Auch in dem gegenwärtigen Fall wird die Zwischenisolationsschicht 10 ausgeformt, nachdem die Nitridschicht 20 ausgeformt worden ist. Wenn in dem Ausformungsvorgang der Zwischenisolationsschicht 10 die nasse Umgebung verwendet wird, verhindert somit die Nitridschicht 20, dass Sauerstoff in der nassen Umgebung in den Abschnitt eintritt, in welchem die Schlenkerverbindung durch das Element aus H oder aus OH beendet wird. Daher wird eingeschränkt, dass die Gate-Elektrode 9 oxidiert.
  • Außerdem wird der MOSFET durch fast die gleichen Herstellungsvorgänge, die in den 7A7C gezeigt sind, ausgeformt, mit Ausnahme des Ausformungsvorgangs der Nitridschicht 20. Dadurch können ähnliche Wirkungen wie bei dem MOSFET in 1 erzielt werden.
  • Andere Ausführungsformen
  • Die MOSFET-Struktur in der SiC-Halbleitervorrichtung ist nicht auf den MOSFET des planaren Typs beschränkt, sondern kann jeder MOSFET sein, der durch ein Verfahren hergestellt worden ist, welches einen Schritt zum Bereitstellen eines aus SiC hergestellten Substrats, einen Schritt zum Ausformen eines aus SiC hergestellten Kanalbereichs an dem Substrat, einen Schritt zum Ausformen eines ersten Störstellenbereichs und eines zweiten Störstellenbereichs, die jeweils auf einer stromaufwärtigen Seite und einer stromabwärtigen Seite eines Stromflusses hinsichtlich des Kanalbereichs als Kanal eines elektrischen Stroms angeordnet sind, einen Schritt zum Ausformen einer Gate-Isolationsschicht an dem Kanalbereich und einen Schritt zum Ausformen einer Gate-Elektrode an der Gate-Isolationsschicht umfasst. In der SiC-Halbleitervorrichtung werden ein Kanal, der in dem Kanalbereich ausgeformt ist, und ein elektrischer Strom, der zwischen dem ersten Störstellenbereich und dem zweiten Störstellenbereich fließt, dadurch gesteuert, dass eine an die Gate-Elektrode angelegte Spannung gesteuert wird.
  • Beispielsweise in dem oben beschriebenen MOSFET des planaren Typs umfasst der erste Störstellenbereich die Source-Bereiche 6 und 7 des n+-Typs, und der zweite Störstellenbereich umfasst den Drain-Kontaktbereich 13. Wenn die Störstellenkonzentration des Substrats 1 hoch ist, ist der Drain-Kontaktbereich 13 nicht erforderlich. In dem Fall wird das Substrat 1 der zweite Störstellenbereich 2. Außerdem hat in dem oben beschriebenen MOSFET des planaren Typs die Gate-Oxidschicht 8 die Funktion der Gate-Isolationsschicht. Als Alternative kann eine andere Gate-Isolationsschicht verwendet werden, die eine andere Struktur hat (wie z. B. eine laminierte Schicht aus einer Oxidschicht und einer Nitridschicht).
  • Wenn eine Ausrichtung einer Kristallfläche beschrieben wird, muss ursprünglich über einer gewünschten Figur ein Strich vorgesehen sein. Der Strich ist jedoch in der gegenwärtigen Anmeldung vor der Figur vorgesehen.
  • Erfindungsgemäß umfasst ein Verfahren zur Herstellung einer Siliziumkarbid-Halbleitervorrichtung, die eine MOS-Struktur aufweist, Folgendes: Bereitstellen eines Substrats 1, das aus Siliziumkarbid hergestellt ist, und Ausformen eines Kanalbereichs 4, eines ersten Störstellenbereichs 6, 7, eines zweiten Störstellenbereichs 1, 13, einer Gate-Isolationsschicht 8 und einer Gate-Elektrode 9, um an dem Substrat 1 ein Halbleiterelement auszuformen. Außerdem ist an dem Halbleiterelement ein Film ausgeformt, um ein Material einer Zwischenisolationsschicht 10 bereitzustellen, und es wird bei einer Temperatur von ungefähr 700°C oder mehr in einer nassen Umgebung ein Rückflussvorgang durchgeführt, so dass die Zwischenisolationsschicht 10 aus dem Film ausgeformt wird und dass ein Eckabschnitt der Gate-Elektrode 9 abgerundet und oxidiert wird.

Claims (17)

  1. Verfahren zur Herstellung einer Siliziumkarbid-Halbleitervorrichtung, die eine Metalloxid-Halbleiterstruktur aufweist, mit den folgenden Schritten: Bereitstellen eines Substrats (1), das aus Siliziumkarbid hergestellt ist; Ausformen eines Kanalbereichs (4), der aus Siliziumkarbid hergestellt ist, an dem Substrat (1), worin der Kanalbereich (4) einen Kanal eines elektrischen Stroms bereitstellt; Ausformen eines ersten Störstellenbereichs (6, 7) an dem Substrat auf einer stromaufwärtigen Seite des Kanals eines elektrischen Stroms; Ausformen eines zweiten Störstellenbereichs (1, 13) an dem Substrat auf einer stromabwärtigen Seite des Kanals eines elektrischen Stroms; Ausformen einer Gate-Isolationsschicht (8) an einer Oberfläche des Kanalbereichs (4); Ausformen einer Gate-Elektrode (9) an der Gate-Isolationsschicht (8), um ein Halbleiterelement auszuformen; Ausformen eines Films an dem Halbleiterelement, um ein Material einer Zwischenisolationsschicht (10) bereitzustellen; und Durchführen eines Reflow-Verfahrens bei einer Temperatur von 700°C oder mehr in einer nassen Umgebung, so dass die Zwischenisolationsschicht (10) aus dem Film ausgeformt wird und dass ein Eckabschnitt der Gate-Elektrode (9) abgerundet und oxidiert wird, worin der Kanalbereich (4) einen Kanal des Halbleiterelements bereitstellt; und der Kanal dadurch gesteuert wird, dass eine an die Gate-Elektrode (9) angelegte Spannung gesteuert wird, so dass ein elektrischer Strom gesteuert wird, der zwischen dem ersten Störstellenbereich (6, 7) und dem zweiten Störstellenbereich (1, 13) fließt.
  2. Verfahren nach Anspruch 1, das ferner Folgendes aufweist: Bereitstellen einer ersten Kontaktdurchgangsausnehmung (11a) und einer zweiten Kontaktdurchgangsausnehmung (11b) an der Zwischenisolationsschicht (10) durch Ausführen eines Nassätzens und eines Trockenätzens in dieser Reihenfolge, so dass die erste Kontaktdurchgangsausnehmung (11a) und die zweite Kontaktdurchgangsausnehmung (11b) den ersten Störstellenbereich (6, 7) bzw. die Gate-Elektrode (9) erreichen und dass sowohl die erste Kontaktdurchgangsausnehmung (11a) als auch die zweite Kontaktdurchgangsausnehmung (11b) eine Zweistufenseitenwandung aufweist, welche einen nass geätzten Bereich und einen trocken geätzten Bereich umfasst.
  3. Verfahren nach Anspruch 2, worin der trocken geätzte Bereich zwischen der Seitenwandung und einer Oberfläche von entweder dem ersten Störstellenbereich (6, 7) oder der Gate-Elektrode (9) einen ersten Winkel (VA) aufweist; der nass geätzte Bereich zwischen der Seitenwandung und der Oberfläche von entweder dem ersten Störstellenbereich (6, 7) oder der Gate-Elektrode (9) einen zweiten Winkel (VB) aufweist; und der erste Winkel (VA) größer ist als der zweite Winkel (VB).
  4. Verfahren nach Anspruch 3, worin der erste Winkel (VA) 75° oder mehr beträgt.
  5. Verfahren nach Anspruch 3 oder 4, worin der zweite Winkel (VB) 15° oder weniger beträgt.
  6. Verfahren nach einem der Ansprüche 2–5, mit dem weiteren Schritt: Sputtern der Oberfläche der Zwischenisolationsschicht (10) mit einem inerten Ion nach dem Bereitstellen der ersten Kontaktdurchgangsausnehmung (11a) und der zweiten Kontaktdurchgangsausnehmung (11b), so dass Eckabschnitte der Seitenwandungen der ersten Kontaktdurchgangsausnehmung (11a) und der zweiten Kontaktdurchgangsausnehmung (11b) geglättet werden.
  7. Verfahren nach Anspruch 3, worin der ersten Winkel (VA) 75° oder mehr beträgt; der zweite Winkel (VB) 15° oder weniger beträgt; und eine Dicke des nass geätzten Bereichs geringer ist als eine Dicke des trocken geätzten Bereichs.
  8. Verfahren nach Anspruch 1, das ferner Folgendes aufweist: Bereitstellen einer ersten Kontaktdurchgangsausnehmung (11a) an der Zwischenisolationsschicht (10), so dass die erste Kontaktdurchgangsausnehmung (11a) den ersten Störstellenbereich (6, 7) erreicht; und Bereitstellen einer zweiten Kontaktdurchgangsausnehmung (11b) an der Zwischenisolationsschicht (10), so dass die zweite Kontaktdurchgangsausnehmung (11b) die Gate-Elektrode (9) erreicht, worin das Reflow-Verfahren zwischen dem Bereitstellen der ersten Kontaktdurchgangsausnehmung (11a) und dem Bereitstellen der zweiten Kontaktdurchgangsausnehmung (11b) durchgeführt wird.
  9. Verfahren nach Anspruch 8, worin das Bereitstellen der zweiten Kontaktdurchgangsausnehmung (11b) durch ein Nassätzen und durch ein Trockenätzen in dieser Reihenfolge durchgeführt wird, so dass die zweite Kontaktdurchgangsausnehmung (11b) eine Zweistufenseitenwandung aufweist, welche einen nass geätzten Bereich und einen trocken geätzten Bereich hat.
  10. Verfahren nach Anspruch 9, worin der trocken geätzte Bereich zwischen der Seitenwandung und einer Oberfläche der Gate-Elektrode (9) einen ersten Winkel (VA) aufweist; der nass geätzte Bereich zwischen der Seitenwandung und der Oberfläche der Gate-Elektrode (9) einen zweiten Winkel (VB) aufweist; und der erste Winkel (VA) größer ist als der zweite Winkel (VB).
  11. Verfahren nach Anspruch 10, worin der erste Winkel (VA) 75° oder mehr beträgt.
  12. Verfahren nach Anspruch 10 oder 11, worin der zweite Winkel (VB) 15° oder weniger beträgt.
  13. Verfahren nach einem der Ansprüche 9–12, das ferner Folgendes aufweist: Sputtern der Oberfläche der Zwischenisolationsschicht (10) mit einem inerten Ion nach dem Bereitstellen der zweiten Kontaktdurchgangsausnehmung (11b), so dass ein Eckabschnitt der Seitenwandung der zweiten Kontaktdurchgangsausnehmung (11b) geglättet wird.
  14. Verfahren nach Anspruch 10, worin der erste Winkel (VA) 75° oder mehr beträgt; der zweite Winkel (VB) 15° oder weniger beträgt; und eine Dicke des nass geätzten Bereichs geringer ist als eine Dicke des trocken geätzten Bereichs.
  15. Verfahren nach einem der Ansprüche 1–14, das ferner Folgendes aufweist: Ausformen einer Abschirmschicht (20) zwischen der Gate-Elektrode (9) und der Zwischenisolationsschicht (10), um eine Oberfläche der Gate-Elektrode (9) und Seitenwandungen der Gate-Elektrode (9) und der Gate-Isolationsschicht (8) abzudecken, so dass verhindert wird, dass Sauerstoff in der nassen Umgebung in die Gate-Isolationsschicht (8) eintritt.
  16. Verfahren nach Anspruch 15, worin die Abschirmschicht (20) aus Nitrid hergestellt ist.
  17. Verfahren nach einem der Ansprüche 1–16, worin das Halbleiterelement an einer Fläche A des Substrats (1) ausgeformt ist.
DE102007051177A 2006-10-30 2007-10-25 Verfahren zur Herstellung einer Siliziumkarbid-Halbleitervorrichtung Expired - Fee Related DE102007051177B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2006-294157 2006-10-30
JP2006294157A JP5098294B2 (ja) 2006-10-30 2006-10-30 炭化珪素半導体装置の製造方法

Publications (2)

Publication Number Publication Date
DE102007051177A1 DE102007051177A1 (de) 2008-05-08
DE102007051177B4 true DE102007051177B4 (de) 2010-05-12

Family

ID=39265149

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102007051177A Expired - Fee Related DE102007051177B4 (de) 2006-10-30 2007-10-25 Verfahren zur Herstellung einer Siliziumkarbid-Halbleitervorrichtung

Country Status (5)

Country Link
US (1) US7713805B2 (de)
JP (1) JP5098294B2 (de)
KR (1) KR100942561B1 (de)
CN (1) CN101174568B (de)
DE (1) DE102007051177B4 (de)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4858791B2 (ja) * 2009-05-22 2012-01-18 住友電気工業株式会社 半導体装置およびその製造方法
US10367089B2 (en) * 2011-03-28 2019-07-30 General Electric Company Semiconductor device and method for reduced bias threshold instability
JP5646570B2 (ja) 2012-09-26 2014-12-24 株式会社東芝 半導体装置及びその製造方法
WO2014156791A1 (ja) * 2013-03-29 2014-10-02 富士電機株式会社 半導体装置および半導体装置の製造方法
JP6107453B2 (ja) * 2013-06-13 2017-04-05 住友電気工業株式会社 炭化珪素半導体装置の製造方法
DE112015000352B4 (de) 2014-03-11 2024-06-06 Fuji Electric Co., Ltd. Verfahren zum Herstellen einer Siliciumcarbid-Halbleitervorrichtung und Siliciumcarbid-Halbleitervorrichtung
CN105849877B (zh) * 2014-07-23 2019-06-25 富士电机株式会社 半导体装置以及半导体装置的制造方法
JP2017139292A (ja) * 2016-02-02 2017-08-10 富士電機株式会社 半導体装置及びその製造方法
JP6626541B2 (ja) * 2018-08-09 2019-12-25 ローム株式会社 半導体装置
US10998418B2 (en) * 2019-05-16 2021-05-04 Cree, Inc. Power semiconductor devices having reflowed inter-metal dielectric layers
US20210343847A1 (en) * 2020-04-30 2021-11-04 Cree, Inc. Diffusion and/or enhancement layers for electrical contact regions

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030013266A1 (en) * 2001-03-28 2003-01-16 National Inst. Of Advanced Ind. Science And Tech. Manufacturing method of semiconductor devices
US20070045631A1 (en) * 2005-08-31 2007-03-01 Denso Corporation Silicon carbide semiconductor device having high channel mobility and method for manufacturing the same

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62133765A (ja) * 1985-12-05 1987-06-16 Nec Corp 半導体装置の製造方法
JPS62165365A (ja) * 1986-01-17 1987-07-21 Nec Corp 半導体装置
JPH06333882A (ja) * 1993-05-26 1994-12-02 Sanyo Electric Co Ltd コンタクトホールの形成方法
JPH0737977A (ja) 1993-06-28 1995-02-07 Nikon Corp 半導体装置
JP3220300B2 (ja) 1993-07-16 2001-10-22 株式会社東芝 半導体装置の製造方法
JPH07202185A (ja) * 1993-12-28 1995-08-04 Sharp Corp 縦型mosトランジスタの製造方法
JP3481287B2 (ja) * 1994-02-24 2003-12-22 三菱電機株式会社 半導体装置の製造方法
KR19980036803A (ko) 1996-11-19 1998-08-05 김광호 반도체 소자의 제조 방법
US5766992A (en) * 1997-04-11 1998-06-16 Taiwan Semiconductor Manufacturing Company Ltd. Process for integrating a MOSFET device, using silicon nitride spacers and a self-aligned contact structure, with a capacitor structure
KR100265754B1 (ko) 1997-04-22 2000-10-02 윤종용 보이드프리반도체장치의제조방법
US5731236A (en) * 1997-05-05 1998-03-24 Taiwan Semiconductor Manufacturing Company, Ltd. Process to integrate a self-aligned contact structure, with a capacitor structure
KR100230651B1 (ko) * 1997-06-16 1999-11-15 윤종용 습식 산화를 이용한 박막의 산화막 형성 방법
US6309928B1 (en) * 1998-12-10 2001-10-30 Taiwan Semiconductor Manufacturing Company Split-gate flash cell
JP2000260867A (ja) * 1999-03-09 2000-09-22 Toshiba Corp 半導体装置および半導体装置の製造方法
KR20010095470A (ko) 2000-03-30 2001-11-07 윤종용 반도체소자
US6548842B1 (en) * 2000-03-31 2003-04-15 National Semiconductor Corporation Field-effect transistor for alleviating short-channel effects
JP3620475B2 (ja) * 2001-06-19 2005-02-16 株式会社デンソー 半導体装置の製造方法
US6649480B2 (en) 2000-12-04 2003-11-18 Amberwave Systems Corporation Method of fabricating CMOS inverter and integrated circuits utilizing strained silicon surface channel MOSFETs
JP4029595B2 (ja) 2001-10-15 2008-01-09 株式会社デンソー SiC半導体装置の製造方法
JP2003309262A (ja) * 2002-04-17 2003-10-31 Denso Corp 炭化珪素半導体装置およびその製造方法
DE10392870B4 (de) 2002-06-28 2009-07-30 National Institute Of Advanced Industrial Science And Technology Verfahren zur Herstellung einer Halbleitervorrichtung und Halbleitervorrichtung
JP3961399B2 (ja) 2002-10-30 2007-08-22 富士通株式会社 半導体装置の製造方法
US7217954B2 (en) * 2003-03-18 2007-05-15 Matsushita Electric Industrial Co., Ltd. Silicon carbide semiconductor device and method for fabricating the same
DE102005017814B4 (de) * 2004-04-19 2016-08-11 Denso Corporation Siliziumkarbid-Halbleiterbauelement und Verfahren zu dessen Herstellung
KR20050112031A (ko) * 2004-05-24 2005-11-29 삼성에스디아이 주식회사 반도체 소자 및 그 형성 방법
JP4929579B2 (ja) * 2004-10-26 2012-05-09 日産自動車株式会社 半導体装置の製造方法
US7446006B2 (en) * 2005-09-14 2008-11-04 Freescale Semiconductor, Inc. Semiconductor fabrication process including silicide stringer removal processing
JP5098295B2 (ja) * 2006-10-30 2012-12-12 株式会社デンソー 炭化珪素半導体装置の製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030013266A1 (en) * 2001-03-28 2003-01-16 National Inst. Of Advanced Ind. Science And Tech. Manufacturing method of semiconductor devices
US20070045631A1 (en) * 2005-08-31 2007-03-01 Denso Corporation Silicon carbide semiconductor device having high channel mobility and method for manufacturing the same

Also Published As

Publication number Publication date
CN101174568A (zh) 2008-05-07
DE102007051177A1 (de) 2008-05-08
CN101174568B (zh) 2010-06-09
KR100942561B1 (ko) 2010-02-12
JP2008112823A (ja) 2008-05-15
KR20080039243A (ko) 2008-05-07
JP5098294B2 (ja) 2012-12-12
US20080102591A1 (en) 2008-05-01
US7713805B2 (en) 2010-05-11

Similar Documents

Publication Publication Date Title
DE102007051177B4 (de) Verfahren zur Herstellung einer Siliziumkarbid-Halbleitervorrichtung
DE102007051176B4 (de) Verfahren zur Herstellung einer Siliziumkarbid-Halbleitervorrichtung
DE102011086500B4 (de) Siliziumcarbid-Halbleitervorrichtung und deren Herstellungsverfahren
DE19931324B4 (de) Siliciumcarbid-MOS-Halbleiter-Bauelement und Verfahren zu seiner Herstellung
DE102005052731B4 (de) Siliziumkarbidhalbleitervorrichtung und Verfahren zur Herstellung derselben
DE102014117780B4 (de) Halbleiterbauelement mit einer Grabenelektrode und Verfahren zur Herstellung
DE102005009000B4 (de) Vertikales Halbleiterbauelement vom Grabenstrukturtyp und Herstellungsverfahren
DE102011123124B3 (de) SiC-Halbleitervorrichtung
DE102011082289B4 (de) Verfahren zur Herstellung einer SiC-Halbleitervorrichtung
DE102009056453B4 (de) Siliciumcarbidhalbleitervorrichtung und Herstellungsverfahren dafür
DE112013002125B4 (de) Siliziumcarbid-Halbleitervorrichtung und Herstellungsverfahren hierfür
DE102009016681B4 (de) Verfahren zur Herstellung einer Siliciumcarbid-Halbleitervorrichtung
DE102011085331B4 (de) Halbleitervorrichtung und Verfahren zum Herstellen derselben
DE102009032274A1 (de) Siliciumcarbid-Halbleitervorrichtung und Verfahren zu ihrer Herstellung
DE102009002813B4 (de) Verfahren zur Herstellung eines Transistorbauelements mit einer Feldplatte
DE102005035029A1 (de) Halbleiterbauteil und Verfahren zu seiner Herstellung
DE102010005625A1 (de) Herstellungsverfahren einer Siliciumcarbid-Halbleitervorrichtung
DE102009024919A1 (de) Verfahren zur Herstellung einer Siliciumcarbidhalbleitervorrichtung mit einer Grabengatestruktur
DE112008002270T5 (de) MOS-Strukturen mit einem geringeren Kontaktwiderstand und Verfahren zu deren Herstellung
DE102009021718A1 (de) Halbleitervorrichtung aus Siliciumcarbid und Verfahren zu ihrer Herstellung
DE19632077B4 (de) Leistungshalbleiterbauteil und Verfahren zu dessen Herstellung
DE10234931A1 (de) Verfahren zur Herstellung eines Metallsilizidgates in einer standardmässigen MOS-Prozesssequenz
DE112017003513B4 (de) Halbleitereinheit und Verfahren zur Herstellung derselben
DE102011080438B3 (de) Herstellverfahren für einen N-Kanaltransistor mit einer Metallgateelektrodenstruktur mit großem ε und einem reduzierten Reihenwiderstand durch epitaktisch hergestelltes Halbleitermaterial in den Drain- und Sourcebereichen und N-Kanaltransistor
DE112006001280T5 (de) Halbleitervorrichtung und Verfahren zu deren Herstellung

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8364 No opposition during term of opposition
R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee