KR20010095470A - 반도체소자 - Google Patents

Abstract

비트 라인(bit line)의 산화를 방지할 수 있도록 설계된 반도체 소자가 개시된다.

이를 위하여 본 발명에서는, 비트 라인이 구비된 반도체 기판과, 상기 결과물 상에 형성된 질화막 재질의 스토핑막과, 상기 스토핑막 상에 형성된 산화막 및, 상기 산화막 상에 형성되며, 습식 리플로우 공정에 의해 평탄화된 층간 절연막으로 이루어진 반도체 소자가 제공된다.

그 결과, 층간 절연막의 습식 리플로우 공정 진행시 H₃PO₄가 발생하더라도 산화막을 이용하여 스토핑막이 제거되는 것을 막을 수 있게 되므로, 비트 라인의 산화를 방지할 수 있게 된다.

Description

반도체 소자{semiconductor device}

본 발명은 비트 라인(bit line)의 산화를 방지할 수 있도록 한 반도체 소자에 관한 것이다.

반도체 소자의 집적도가 증가함에 따라 액티브영역의 오픈 면적이 점차로 적어지게 되고, 비트 라인 콘택을 형성하기 위한 프로세스 기술 또한 점점 고정밀화되고 있어, 디자인 룰이 0.21㎛ 이하급인 소자의 경우는 통상 스몰 콘택(small contact) 형성을 위하여 SAC(self Align Contact) 프로세스를 적용하여 소자 제조를 이루고 있다.

도 1에는 상기 공정 기술에 의거하여 제조된 종래의 비트 라인이 구비된 반도체 소자 구조를 개략화한 단면도가 제시되어 있다. 여기서는 편의상, 본 발명과 직접적으로 관련되지 않은 하부구조들과 관련된 기본소자들의 구성은 도시하지 않았다.

도 1에 의하면 종래의 반도체 소자는 크게, 트랜지스터 등과 같은 하부구조가 구비된 반도체 기판(10) 상의 액티브영역에는 폴리사이드 재질의 비트 라인(14)이 형성되고, 상기 비트 라인(14)을 포함한 기판(10) 상에는 질화막 재질의 스토핑막(stopping film)(16)이 형성되며, 상기 결과물 상에는 BPSG 재질의 층간 절연막(18)이 형성되어 있는 구조로 이루어져 있음을 알 수 있다.

따라서, 상기 구조의 반도체 소자는 다음의 제 3 단계 공정을 거쳐 제조된다.

제 1 단계로서, 트랜지스터 등과 같은 하부구조(미 도시)가 구비된 반도체 기판(10) 상의 액티브영역에 보론이 도핑된 폴리실리콘막(12a)과 WSi_x재질의 실리사이드막(12b)을 순차적으로 형성하여 폴리사이드 재질 도전성막을 형성한다.

제 2 단계로서, 비트 라인 형성부를 한정하는 마스크 패턴을 이용하여 상기 기판(10) 상의 액티브 영역(예컨대, 소스·드레인 영역)이 소정 부분 노출되도록 상기 도전성막을 선택식각하여, 폴리사이드 재질의 비트 라인(14)을 형성한다. 이어, 비트 라인(14)을 포함한 상기 기판(10) 상에 질화막 재질의 스토핑막(16)을 형성한다. 이와 같이 스토핑막(18)을 별도 더 형성한 것은 후속 공정(예컨대, 층간절연막의 습식 리플로우(wet reflow) 공정) 진행시 비트 라인(14)이 산화되는 것을 방지하기 위함이다.

제 3 단계로서, 상기 결과물 상에 BPSG 재질의 층간 절연막(18)을 형성하고, 습식 리플로우 공정을 이용하여 상기 절연막(18)을 평탄화하므로써, 본 공정 진행을 완료한다. 습식 리플로우 공정은 스팀 분위기 즉, H₂O 분위기하에서 리플로우 공정을 실시하는 기술로서, 상기 공정 기술을 적용하여 막질 평탄화를 이룬 것은 일반 리플로우 공정을 적용하는 경우에 비해 막질 플로우(flow) 특성이 우수하기 때문이다.

그러나, 상기 공정 기술을 적용하여 반도체 소자를 제조할 경우에는 공정 진행 과정에서 다음과 같은 문제가 발생된다.

BPSG 재질의 층간 절연막(18)을 습식 리플로우 방식으로 평탄화할 경우 상기 절연막(18)을 이루는 P-소스 케미컬과 H₂O가 반응하여 H₃PO₄를 발생시키게 되므로, 막질 평탄화 과정에서 상기 H₃PO₄로 인해 질화막 재질의 스토핑막(16)이 제거(Consume)되게 되고, 그 결과 비트 라인(14)의 표면이 일부 노출되는 현상이 발생하게 된다.

비트 라인(14)의 표면이 노출되면, 습식 리플로우 과정에서 이 표면 노출부를 따라 비트 라인(14)이 산화되는 불량이 발생하게 될 뿐 아니라 이로 인해 소자의 특성 저하가 뒤따르게 되므로 이에 대한 개선책이 시급하게 요구되고 있다.

이에 본 발명의 목적은, 비트 라인이 구비된 반도체 소자 제조시 질화막 재질의 스토핑막과 층간 절연막 사이에 별도의 산화막을 더 형성해 주므로써, H₃PO₄에 의한 스토핑막의 제거를 억제하여 비트 라인의 산화를 막을 수 있도록 한 반도체 소자를 제공함에 있다.

도 1은 종래의 비트 라인이 구비된 반도체 소자 구조를 개략적으로 도시한 단면도,

도 2는 본 발명에 의한 비트 라인이 구비된 반도체 소자 구조를 개략적으로 도시한 단면도이다.

상기 목적을 달성하기 위하여 본 발명에서는, 비트 라인이 구비된 반도체 기판; 상기 결과물 상에 형성된 질화막 재질의 스토핑막; 상기 스토핑막 상에 형성된 산화막; 및 상기 산화막 상에 형성되며, 습식 리플로우 공정에 의해 평탄화된 층간 절연막으로 이루어진 반도체 소자가 제공된다.

상기 구조를 가지도록 반도체 소자를 설계할 경우, 질화막 재질의 스토핑막 상에 산화막이 별도 더 형성되어 있으므로, 후속 습식 리플로우 공정 진행시 발생되는 H₃PO₄로 인해 스토핑막이 제거되는 것을 막을 수 있게 된다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.

도 2는 본 발명에서 제안된 비트 라인이 구비된 반도체 소자 구조를 도시한 단면도를 나타낸 것이다. 이 경우 역시, 본 발명과 직접적으로 관련되지 않은 하부구조들과 관련된 기본소자들의 구성은 도시하지 않았다.

도 2에 의하면 본 발명에서 제안된 반도체 소자는 크게, 트랜지스터 등과 같은 하부구조가 구비된 반도체 기판(100) 상의 액티브영역에는 폴리사이드 재질의 비트 라인(104)이 형성되고, 상기 비트 라인(104)을 포함한 기판(100) 상에는 질화막 재질의 스토핑막(106)이 형성되며, 상기 스토핑막(106) 상에는 산화막(108)이 형성되고, 상기 산화막(108) 상에는 BPSG 재질의 층간 절연막(110)이 형성되어 있는 구조로 이루어져 있음을 알 수 있다.

따라서, 상기 구조의 반도체 소자는 다음의 제 4 단계 공정을 거쳐 제조된다.

제 1 단계로서, 트랜지스터 등과 같은 하부구조(미 도시)가 구비된 반도체 기판(100) 상의 액티브영역에 보론이 도핑된 폴리실리콘막(102a)과 WSi_x재질의 실리사이드막(102b)을 순차적으로 형성하여 폴리사이드 재질 도전성막을 형성한다.

제 2 단계로서, 비트 라인 형성부를 한정하는 마스크 패턴을 이용하여 상기 기판(100) 상의 액티브 영역(예컨대, 소스·드레인 영역)이 소정 부분 노출되도록 상기 도전성막을 선택식각하여, 폴리사이드 재질의 비트 라인(104)을 형성한다. 이어, LP-CVD 퍼니스(furnace) 설비 내에서 상기 결과물 상에 질화막 재질의 스토핑막(106)을 형성하고, 인시튜(in situ) 방식으로 상기 스토핑막(106) 상에 산화막(108)을 형성한다. 이와 같이 스토핑막(106) 상에 별도의 산화막(108)을 더 형성한 것은 후속 공정(예컨대, 층간 절연막의 습식 리플로우 공정) 진행시 발생되는 H₃PO₄로 인해 스토핑막(106)이 제거되는 것을 막기 위함이다.

제 3 단계로서, 상기 결과물 상에 BPSG 재질의 층간 절연막(110)을 형성하고, 습식 리플로우 공정을 이용하여 상기 절연막(110)을 평탄화하므로써, 본 공정 진행을 완료한다.

이와 같이 공정을 진행할 경우, 질화막 재질의 스토핑막(106) 상에 산화막(108)이 별도 더 형성되므로, 후속 습식 리플로우 공정 진행시 H₃PO₄가 발생되더라도 스토핑막(106)의 제거가 발생하지 않게 된다. 그 결과, 비트 라인(104)의 표면이 노출되는 현상이 유발되지 않게 되므로, 막질 평탄화 공정 진행중에 발생되던 비트 라인(104)의 산화를 방지할 수 있게 된다.

이상에서 살펴본 바와 같이 본 발명에 의하면, 비트 라인이 구비된 결과물 상에 형성되는 질화막 재질의 스토핑막 위에 인시튜 방식으로 산화막을 별도 더 형성해 주므로써, 후속 습식 리플로우 공정 진행시 H₃PO₄가 발생하더라도 산화막을 이용하여 스토핑막이 제거되는 것을 억제할 수 있게 되므로 비트 라인의 산화를 방지할 수 있게 된다.

Claims (4)

1. 비트 라인이 구비된 반도체 기판;

   상기 결과물 상에 형성된 질화막 재질의 스토핑막;

   상기 스토핑막 상에 형성된 산화막; 및

   상기 산화막 상에 형성되며, 습식 리플로우 공정에 의해 평탄화된 층간 절연막으로 이루어진 것을 특징으로 하는 반도체 소자.
2. 제 1항에 있어서, 상기 산화막은 상기 질화막 형성후 인시튜 방식으로 제조된 막질인 것을 특징으로 하는 반도체 소자.
3. 제 1항에 있어서, 상기 층간 절연막은 BPSG 재질로 이루어진 것을 특징으로 하는 반도체 소자.
4. 제 1항에 있어서, 상기 비트 라인은 폴리사이드 재질로 이루어진 것을 특징으로 하는 반도체 소자.