DE102006060887A1 - Halbleiteranordnung mit gemischter Orientierung und Verfahren - Google Patents

Halbleiteranordnung mit gemischter Orientierung und Verfahren Download PDF

Info

Publication number
DE102006060887A1
DE102006060887A1 DE102006060887A DE102006060887A DE102006060887A1 DE 102006060887 A1 DE102006060887 A1 DE 102006060887A1 DE 102006060887 A DE102006060887 A DE 102006060887A DE 102006060887 A DE102006060887 A DE 102006060887A DE 102006060887 A1 DE102006060887 A1 DE 102006060887A1
Authority
DE
Germany
Prior art keywords
semiconductor layer
semiconductor
layer
trench
crystal orientation
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE102006060887A
Other languages
English (en)
Other versions
DE102006060887B4 (de
Inventor
Danny Pak-Chum Shum
Armin Tilke
Jiang Yan
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of DE102006060887A1 publication Critical patent/DE102006060887A1/de
Application granted granted Critical
Publication of DE102006060887B4 publication Critical patent/DE102006060887B4/de
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H01L27/1207—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI combined with devices in contact with the semiconductor body, i.e. bulk/SOI hybrid circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Element Separation (AREA)
  • Thin Film Transistor (AREA)

Abstract

Ein Verfahren zur Herstellung einer Halbleiteranordnung beginnt mit einem Halbleiterwafer, welcher eine auf einer zweiten Halbleiterschicht aufliegende erste Halbleiterschicht aufweist. Ein erster Graben ist in den Halbleiterwafer geätzt. Dieser erste Graben ist mit Isoliermaterial gefüllt. Ein zweiter Graben wird innerhalb des ersten Grabens und durch das Isoliermaterial geätzt, so dass das Isoliermaterial entlang von Seitenwänden des ersten Grabens verbleibt. Der zweite Graben legt einen Teilbereich der zweiten Halbleiterschicht frei. Eine Halbleiterschicht kann dann innerhalb des zweiten Grabens unter Verwendung der zweiten Halbleiterschicht als Keimschicht aufgewachsen werden.

Description

  • Technisches Gebiet
  • Die Erfindung bezieht sich im allgemeinen auf Halbleiteranordnungen und Verfahren und in speziellen Ausführungsbeispielen auf eine Halbleiteranordnung mit gemischter Orientierung und Verfahren.
  • Hintergrund
  • Komplementär-Metalloxid Halbleiter (CMOS, Complementary Metal Oxide Semiconductor) Technologie ist eine vorherrschende Technologie bei der Herstellung von Halbleiteranordnungen. Eine CMOS Anordnung beinhaltet sowohl n-Kanal (NMOS) als auch p-Kanal (PMOS) Transistoren. In der CMOS Technologie werden beide Arten von Transistoren auf sich ergänzende Art und Weise genutzt um ein Stromgatter auszubilden, welches ein effektives Mittel zur elektrischen Steuerung bildet. Vorteilhafterweise verbrauchen CMOS Transistoren sehr wenig Energie, solange nicht von einem Zustand in einen anderen geschaltet wird.
    •
  • Es ist bekannt, dass die Beweglichkeit von Ladungsträgern von einer Anzahl von Faktoren abhängt, einschließlich der Oberflächenebene eines Wafers. Herkömmliche Silizium Substrate haben typischerweise eine Oberfläche, die sich an der (100) Kristallebene orientiert. In dieser Ebene ist die Beweglichkeit von Elektronen höher als in anderen Kristallebenen und deshalb stellt der Source-Drain Strom eines n-Kanal FET, der in dem Halbleitersubstrat mit einer (100) Ebene ausgebildet ist, den größten Strom bereit. Allerdings ist die Lochbeweglichkeit in der (100) Ebene nicht optimal und deshalb ist der Source-Drain Strom eines p-Kanal FET, der in dem Halbleitersubstrat mit einer (100) Ebene ausgebildet ist, zwangsläufig klein. Folglich zeigt der p-Kanal FET nicht die gewünschten Eigenschaften, auch wenn der n-Kanal FET gute Eigenschaften aufweist. Die Lochbeweglichkeit könnte verbessert werden, insbesondere bei hohen elektrischen Feldern, wenn p-Kanal FETs in der (110) Ebene ausgebildet würden.
  • Die Patenschrift US 5,384,473 , hier aufgenommen als Verweis, zeigt einen Halbleiterkörper, welcher Oberflächen von Elementanordnungen mit unterschiedlichen Orientierungen aufweist. Der Halbleiterkörper ist so aufgebaut, dass ein erstes Halbleitersubstrat der (100) Ebene auf ein zweites Halbleitersubstrat der (110) Ebene laminiert ist. Mindestens eine Öffnung ist in dem ersten Halbleitersubstrat ausgebildet um das zweite Halbleitersubstrat freizulegen. In dem ersten Halbleitersubstrat kann ein n-Kanal Transistor ausgebildet werden, während ein p-Kanal Transistor in dem zweiten Halbleitersubstrat ausgebildet ist.
  • Die Veröffentlichung von Yang et al., mit dem Titel „High Performance CMOS Fabricated on Hybrid Substrate With Different Crystal Orientations", 2003 IEDM, Seiten 18.7.1–18.7.4, hier aufgenommen als Verweis, zeigt eine Struktur und Technologie für Hochleistungs-CMOS, welche hybride Siliziumsubstrate mit verschiedenen Kristallorientierungen durch Waferbonden und selektive Epitaxie verwendet. Diese Art von Substrat mit gemischter Orientierung (MOS, Mixed Oriented Substrate) stellt eine Technologie zur Verfügung um die PMOS Leistungsfähigkeit durch die Verwendung eines (110) Substrats zu erhöhen, während die NMOS Leistungsfähigkeit durch die Verwendung eines (110) Substrats erhalten bleibt. Eine der Herausforderungen bei der Verwendung von Substrat mit gemischter Orientierung liegt darin, die (110) Teilbereiche des Substrats von den (100) Teilbereichen des Substrats zu isolieren und dabei später eine gute Ausrichtung zu der flachen Grabenisolierung (STI, Shallow Trench Isolation) herzustellen, insbesondere für Technologien unterhalb von 45 nm.
  • Zusammenfassung der Erfindung
  • Zahlreiche Ausführungsbeispiele der vorliegenden Erfindung zeigen die Vorteile gegenüber dem Stand der Technik.
  • Bei einem ersten Ausführungsbeispiel beginnt ein Verfahren zur Herstellung einer Halbleiteranordnung mit einem Halbleiterwafer, der eine erste Halbleiterschicht aufweist, welche auf einer zweiten Halbleiterschicht aufliegt. Ein erster Graben ist in den Halbleiterwafer geätzt. Der erste Graben ist mit einem Isoliermaterial gefüllt. Ein zweiter Graben ist innerhalb des ersten Grabens und durch das Isoliermaterial hindurch derart geätzt, dass Isoliermaterial an Seitenwänden des ersten Grabens verbleibt. Der zweite Graben legt einen Teil der zweiten Isolierschicht frei. Eine Halbleiterschicht kann, die zweite Halbleiterschicht als Keimschicht nutzend, innerhalb des zweiten Grabens aufgewachsen werden.
  • Die Einzelheiten einer oder mehrerer Ausführungsbeispiele der Erfindung sind in den beigefügten Zeichnungen und der nachstehenden Beschreibung dargelegt. Weitere Merkmale und Vorteile der Erfindung werden aus der Beschreibung und den Zeichnungen sowie aus den Ansprüchen ersichtlich.
    •
  • Kurzbeschreibung der Zeichnungen
  • Für ein umfassenderes Verständnis der vorliegenden Erfindung und den Vorteilen daraus wird nun Bezug genommen auf die folgenden Beschreibungen in Verbindung mit den begleitenden Zeichnungen, in welchen:
  • 1 eine Schnittansicht durch eine Halbleiteranordnung entsprechend der vorliegenden Erfindung zeigt;
  • 2–8 verschiedene Schritte eines Herstellungsverfahrens gemäß einem Ausführungsbeispiel der vorliegenden Erfindung erläutern;
  • 9 ein alternatives Ausführungsbeispiel für einen Schritt des Verfahrens erläutert; und
  • 10–12 alternative Ausführungsstrukturen der vorliegenden Erfindung erläutern.
  • Detaillierte Beschreibung beispielhafter Ausführungsbeispiele
  • Die Herstellung und Verwendung der zurzeit bevorzugten Ausführungsbeispiele wird nachstehend im Detail erläutert. Allerdings sollte wahrgenommen werden, dass die vorliegende Erfindung viele anwendbare erfinderische Ideen bereitstellt, die in breitgefächerten spezifischen Zusammenhängen ausgeführt werden können. Die vorgestellten spezifischen Ausführungsbeispiele dienen lediglich der Veranschaulichung typischer Methoden, die Erfindung herzustellen und zu benutzen und beschränken nicht den Umfang der Erfindung.
  • Die vorliegende Erfindung wird unter Bezugnahme auf bevorzugte Ausführungsbeispiele in einem spezifischen Zusammenhang beschrieben, nämlich ein Siliziumsubstrat mit gemischter Kristallorientierung, welches genutzt wird, um die Leistungsfähigkeit einer CMOS Anordnung zu optimieren. Die Erfindung kann ebenso für andere Halbleiteranordnungen verwendet werden wie bipolare und BiCMOS Anordnungen und andere Halbleiter wie Silizium Germanium.
  • Eine beispielhafte Struktur der vorliegenden Erfindung wird unter Bezugnahme auf 1 beschrieben. Ein Prozessablauf für die Herstellung dieser Struktur wird dann mit Bezug auf die 2–8 beschrieben. Alternative Verfahren und Strukturen werden dann mit Bezug auf die 9–12 beschrieben.
  • Bezug nehmend auf 1 weist eine Halbleiteranordnung 10 einen ersten Transistor 12 eines ersten Leitungstyps und zweite Transistoren 14, 16 eines zweiten Leitungstyps auf. Um die Leistungsfähigkeit zu steigern ist der erste Transistor 12 in einem Halbleitermaterial einer ersten Kristallorientierung ausgebildet und die zweiten Transistoren 14 und 16 sind in einem Halbleitermaterial einer zweiten Kristallorientierung ausgebildet. Im bevorzugten Ausführungsbeispiel ist der erste Transistor 12 ein n-Kanal Feldeffekttransistor (FET, Field Effect Transistor), welcher in (100) Silizium ausgebildet ist, und die zweiten Transistoren 14 und 16 sind p-Kanal FETs, welche in (110) Silizium ausgebildet sind. Bei einem alternierenden Ausführungsbeispiel können die Lagen des Halbleiters mit (100) Orientierung und des Halbleiters mit (110) Orientierung miteinander vertauscht werden. Bei einem Ausführungsbeispiel kann die Orientierung des Substratkörpers 18 entweder (100) oder (110) sein. Andere Kristallorientierungen können bei weiteren Ausführungsbeispielen verwendet werden.
  • Um die verschiedenen Kristallorientierungen zu erreichen, wird der n-Kanal Transistor 12 in einem Teilbereich 20 des Substrats 18 ausgebildet. Wie nachstehend beschrieben wird, ist der Teilbereich 20 vorzugsweise ein epitaktisch gewachsenes Halbleitermaterial, wobei das Material eine Kristallorientierung aufweist, die sich der Kristallorientierung des Substrats 18 anpasst. Im bevorzugten Ausführungsbeispiel ist das Substrat 18 ein (100) monokristallines Siliziumsubstrat. Der Halbleiter 20 ist deshalb ebenso (100) monokristallines Silizium und kann als Teilbereich des Substrats 18 betrachtet werden.
  • Die Transistoren 14 und 16 sind in Teilbereichen der Halbleiterschicht 22 ausgebildet. Die Halbleiterschicht 22 hat vorzugsweise (obwohl nicht notwendigerweise) eine vom Halbleitermaterial 20 verschiedene Kristallorientierung. Im bevorzugten Ausführungsbeispiel ist die Halbleiterschicht 22 (110) Silizium (und der Halbleiterkörper 20 ist (100) Silizium). In einem anderen Ausführungsbeispiel ist die Halbleiterschicht 22 (100) Silizium und der Halbleiterkörper 20 ist (110) Silizium. In anderen Ausführungsbeispielen werden andere Kristallorientierungen genutzt.
  • Der Halbleiterbereich 20 ist von dem Halbleiterbereich 22 durch Isolationsbereiche 26 getrennt. Isolationsbereiche 26 werden vorzugsweise als Oxid ausgebildet (z.B. Siliziumdioxid) aber alternativ können andere Materialien verwendet werden. Wie nachstehend ausgeführt, ist eine vorteilhafte Ausgestaltung verschiedener Ausführungsbeispiele der Erfindung, dass die Isolationsbereiche 26 und die gewachsenen Halbleiterbereiche 20 in einem einzigen Prozessabschnitt ausgebildet werden, wodurch die Herstellung der Anordnung 10 vereinfacht wird.
  • Ein bevorzugtes Ausführungsbeispiel für einen Prozess zur Herstellung einer Struktur der vorliegenden Erfindung wird nun mit Bezug auf die 2-8 beschrieben. Diese Figuren erläutern einen spezifischen Prozess. Zahlreiche Variationen und Alternativen können selbstverständlich in den Prozessablauf eingearbeitet werden. Obwohl die Figuren sich auf spezifische Materialien beziehen (z.B. (100)Si und (110)Si), können selbstverständlich andere Materialien, sei es hier genannt oder einem Fachmann ansonsten bekannt, alternativ verwendet werden.
  • Zunächst auf 2 Bezug nehmend wird ein gebondeter Wafer, welcher eine erste Halbleiterschicht 18 und eine zweite Halbleiterschicht 22 aufweist, bereitgestellt. In dem erläuterten Ausführungsbeispiel weist der Wafer ein Substrat 18 auf, welches als erste Halbleiterschicht dient. In anderen Ausführungsbeispielen kann die Schicht 18 über einem separaten Substrat ausgebildet, z.B. epitaktisch aufgewachsen werden. Im bevorzugten Ausführungsbeispiel umfasst das Substrat 18 ein (100) Silizium Bulksubstrat. In anderen Ausführungsbeispielen kann das Substrat 18 Silizium mit verschiedenen Kristallorientierungen, z.B. (110) oder (111), oder andere Halbleitermaterialien, wie Silizium-Germanium, Gallium-Arsenid umfassen.
  • Die Halbleiterschicht 22 liegt über der Halbleiterschicht 18. Im bevorzugten Ausführungsbeispiel ist die Halbleiterschicht 22 aus einem Halbleiter mit einer zu der Schicht 18 verschiedenen Kristallorientierung ausgebildet. Beispielsweise ist im bevorzugten Ausführungsbeispiel das Substrat 18 ein (100) Silizium Bulksubstrat und die Schicht 22 ist eine (110) Siliziumschicht. In einem anderen Ausführungsbeispiel kann dies umgekehrt werden, d.h. ist das Substrat 18 ein (110) Siliziumsubstrat und die Schicht 22 ist eine (100) Siliziumschicht. In noch weiteren Ausführungsbeispielen werden andere Kristallorientierungen oder Halbleitermaterialien verwendet. Es ist zum Beispiel nicht notwendig, dass die Schicht 18 und die Schicht 22 dasselbe Material aufweisen.
  • Die Halbleiterschicht 22 kann auf vielfältige Art und Weise ausgebildet werden. Zum Beispiel kann die Halbleiterschicht 22 auf das Substrat 18 gebondet oder laminiert werden. Beispielsweise kann ein Spenderwafer (donor wafer), welcher die Siliziumschicht 22 aufweist, auf einen Zielwafer gebondet werden. In einem Wafertrennprozess wie zum Beispiel dem SmartcutTM Prozess wird eine Trennebene in einem Siliziumwafer mittels Wasserstoffimplantation dicht unterhalb der Oxidschicht definiert. Das Bonden des Spenderwafers auf den Zielwafer und die anschließende Trennung in der vordefinierten Ebene erzeugt eine dünne verbleibende Schicht von einkristallinem Silizium 22 auf der Oberfläche des Substrats 18. Ein in 2 erläutertes Substrat kann auch als solches gekauft werden. Zum Beispiel sind gebondete Wafer mit zwei unterschiedlichen Orientierungen handelsüblich.
  • Ferner zeigt 2, dass eine Hartmaskenschicht 24 über der Halbleiterschicht 22 ausgebildet worden ist. Im bevorzugten Ausführungsbeispiel ist die Hartmaskenschicht 24 eine Nitridschicht, welche über einer Pad-Oxidschicht ausgebildet worden ist. Diese Schichten können durch bekannte Verfahren ausgebildet werden. Beispielsweise kann die Nitridschicht durch einen CVD (Chemical Vapor Deposition) Prozess ausgebildet werden und die Oxidschicht kann durch CVD ausgebildet oder thermisch aufgewachsen werden. In anderen Ausführungsbeispie len können andere Materialien verwendet werden. Die Hartmaskenschicht 24 kann eine Einzelschicht oder mehrere (d.h. zwei oder mehr) Schichten aufweisen.
  • Als nächstes auf 3 Bezug nehmend werden Gräben 28 in dem Wafer ausgebildet. Im bevorzugten Ausführungsbeispiel ist eine (nicht dargestellte) Resistschicht über der Hartmaskenschicht 24 ausgebildet. Die Resistschicht kann jeden Photolack umfassen, der in Standard-Lithografieprozessen verwendet wird. Der Resist ist strukturiert um Teilbereiche der Hartmaskenschicht 24 freizulegen, welche wiederum entfernt wird, um Teilbereiche der Halbleiterschicht 22 freizulegen.
  • Die Halbleiterschicht 22 wird dann geätzt um vorzugsweise die darunterliegende Halbleiterschicht 18 freizulegen. Der Graben 28 kann beispielsweise mittels eines reaktiven Ionenätzprozesses (Reactive Ion Etch) ausgebildet werden. Im dargestellten Ausführungsbeispiel entfernt der Ätzprozess auch einen Teilbereich der Schicht 18. Dieses Merkmal ist nicht notwendig. Die Ätzung könnte an der Oberfläche der Schicht 18 stoppen. Bei einem anderen Ausführungsbeispiel könnte die Ätzung stoppen, bevor die Oberfläche der Schicht 18 erreicht wird. In diesem Fall würde eine nachfolgende Ätzung durchgeführt, um die Schicht 22 freizulegen. Beispielsweise könnte die in 5 dargestellte Ätzung einen Teilbereich der Isolierschicht 30 und einen darunterliegenden Teilbereich der Halbleiterschicht 18 entfernen. In bevorzugten Ausführungsbeispielen definiert die Tiefe des Grabens 28 die Tiefe der STI-Bereiche 26 (gezeigt z.B. in 1).
  • Wie oben erwähnt werden die freigelegten Teilbereiche der Halbleiterschicht 22 die verbleibenden Teilbereiche der Hartmaskenschicht 24 als Maske nutzend entfernt. Diese Entfernung kann durch anisotropes Ätzen erfolgen. In einem nicht dargestellten Ausführungsbeispiel kann die Hartmaskenschicht 24 durch einen Photolack ersetzt werden.
  • Bezug nehmend auf 4 ist der Graben 28 mit Isoliermaterial 30 gefüllt. Wie gezeigt ist das Isoliermaterial 30 da ausgebildet, wo die Teilbereiche der Halbleiterschicht 22 entfernt wurden. Im bevorzugten Ausführungsbeispiel ist die Isolierschicht abgeschieden und planarisiert, so dass sie im wesentlichen mit der Oberseite der Halbleiterschicht 22 in einer Ebene liegt. Beispielsweise kann eine Oxidschicht mittels eines hochdichten Plasmaprozesses (HDP, High Density Plasma) mit einem anschließenden Chemisch-Mechanischen Polierschritt (CMP, Chemical Mechanical Polish) abgeschieden werden. In weiteren Ausführungsbeispielen kann das Isoliermaterial 30 ein Oxid, ausgebildet durch einen anderen Prozess, oder ein anderes Material wie ein Nitrid oder dotiertes Glas (z.B. fluoriniertes Silicatglas) umfassen. Ein (nicht gezeigter) Liner kann vor der Abscheidung des Isoliermaterials 30 ausgebildet werden, d.h. das Isoliermaterial kann mehrere Materialschichten aufweisen.
  • Mit Bezug auf 5 ist ein zweiter Graben 32 innerhalb des ersten Grabens 28 geätzt, um Teilbereiche der Isolierschicht zu entfernen. Dieser Graben 32 kann beispielsweise durch reaktives Ionenätzen ausgebildet werden. Der zweite Graben 32 ist kleiner als der erste Graben 28, so dass Teilbereiche des Isoliermaterials 30 an Seitenflächen der Halbleiterschicht 22 (und ebenso der Schicht 18, wenn der Graben sich so tief erstreckt) verbleiben. Das verbleibende Isoliermaterial kann für Isoliergebiete für die im Wafer auszubildenden Halbleiteranordnungen genutzt werden und wurde deshalb mit der Referenznummer 26 bezeichnet, um mit 1 überein zu stimmen. Obwohl nicht gezeigt, kann ein oder mehrere zusätzlicher Liner nach der Ätzung des Isoliermaterials 30 ausgebildet werden. Teilbereiche dieser Liner, sofern vorhanden, welche eine Bodenfläche des Grabens bedecken, sollten entfernt werden.
  • Wie in 5 erläutert, kann die Bodenfläche 34 rau sein, nachdem der zweite Ätzschritt durchgeführt ist. (Die dargestellte Rauhigkeit ist zum Zwecke der Anschaulichkeit aller Wahrscheinlichkeit nach stark übertrieben.) Demzufolge wird diese Bodenfläche 34 vorzugsweise behandelt, um eine saubere und glatte Oberfläche zu schaffen, welche besser für den noch durchzuführenden epitaktischen Wachstumsprozess geeignet ist. Eine Vielzahl von Ausführungsbeispielen zur Durchführung dieses Behandlungsschrittes können durchgeführt werden.
  • Bei einem ersten Ausführungsbeispiel ist ein (nicht gezeigtes) Niedertemperaturoxid unter Verwendung eines thermischen Prozesses aufgewachsen. Beispielsweise kann eine Oxidschicht aufgewachsen werden um einen oberen Teilbereich der Grabenoberfläche 34 zu verbrauchen. Bei einem Ausführungsbeispiel wird weniger als 10 nm, z.B. 2 nm bis 5 nm, an Silizium verbraucht. Diese Oxidschicht kann dann beispielsweise unter Verwendung einer verdünnten gepufferten Oxidätzung (BOE, Buffered Oxide Etch) entfernt werden. Die resultierende glatte Oberfläche ist in 6 gezeigt.
  • In einem zweiten Ausführungsbeispiel kann eine chemische Behandlung durchgeführt werden, um die Oberfläche 34 zu glätten. Beispielsweise kann eine heiße SC1 Behandlung durchgeführt werden, um die Oberfläche 34 zu oxidieren. Dieses Oxid kann dann mittels einer geeigneten Ätzung entfernt werden, z.B. einer Flusssäuren(HF)-Ätzung. Beispielsweise können weniger als 10 nm Silizium, z.B. ungefähr 3 nm Silizium, durch diesen Prozess entfernt werden. Dieser Arbeitsgang kann so oft wie notwendig wiederholt werden um die gewünschte Oberfläche zu erzeugen.
  • 9 stellt die resultierende Struktur dar, nachdem ein anderer Ausführungsbeispielprozess durchgeführt wurde. Bei diesem Ausführungsbeispiel wird die reaktive Ionenätzung, welche in dem vorher beschriebenen Prozess durchgeführt wurde, durch einen Nassätzung ersetzt oder ergänzt. Beispielsweise kann der Wafer mit einer KOH-Ätze geätzt werden. KOH kann für eine anisotrope Ätzung von (110) Silizium und für eine konkave Ätzung von (100) Silizium verwendet werden.
  • Bei einem Ausführungsbeispiel wird die KOH-Ätzung für die (100) Siliziumoberflächenbehandlung vor dem epitaktischen Wachstum verwendet (gezeigt in 7). Die KOH-Ätzung wird nach der Ätzung des gefüllten Oxids gemäß 5 aber vor dem epitaktischen Wachstum gemäß 7 durchgeführt. Bei diesem Ausführungsbeispiel ätzt die KOH-Ätzung weder die erste Siliziumschicht 22 noch die gefüllte Isolierschicht 30.
  • Mit Bezug auf 7, welche auf 6 oder 9 folgen kann, werden Halbleiterbereiche 20, die Halbleiterschicht 18 als Keimschicht verwendend, epitaktisch aufgewachsen und werden deshalb mit derselben Kristallorientierung aufgewachsen. Bei dem dargestellten Ausführungsbeispiel verhindert die Hartmaskenschicht 24 das Wachstum von Silizium über der Schicht 22. In einem bevorzugten Ausführungsbeispiel ist das Halbleitermaterial von Schicht 20 das gleiche wie das Halbleitermaterial der darunterliegenden Schicht 18. In anderen Ausführungsbeispielen braucht dies aber nicht der Fall zu sein. Um eine verspannte (strained) Halbleiterschicht auszubilden, kann beispielsweise eine Siliziumschicht über einem Silizium-Germanium Körper 18 und/oder 22 aufgewachsen werden, z.B. ein Silizium-Germanium Substrat oder eine Silizium-Germanium Schicht über einem Substrat. Bei anderen Beispielen sind andere Materialkombinationen möglich.
  • In dem bevorzugten Ausführungsbeispiel ist die Schicht 20 bis zu einer Höhe aufgewachsen, welche sich über die Deckfläche der oberen Schicht 22 hinaus erstreckt. Wie in 8 gezeigt, sind die Deckflächen der Siliziumbereiche 20 und 22 planarisiert, damit sie im wesentlichen in einer Ebene liegen. Die oberen Bereiche der Siliziumschichten 20 und 22 können als aktive Gebiete verwendet werden, z.B. um Transistoranordnungen wie in 1 gezeigt auszubilden. Diese aktiven Gebiete sind durch Isolationsbereiche 26 getrennt.
  • Obwohl es vorzuziehen ist, dass die aktiven Gebiete 20/22 und die Isolationsbereiche 26 in einer Ebene liegen, ist dies nicht erforderlich. Der Planarisierungsschritt wird vorzugsweise mittels Chemisch Mechanischem Polieren ausgeführt. Andere Planarisierungstechniken, wie Rückätzen, können alternativ verwendet werden. Bei einem anderen Ausführungsbeispiel kann ein (nicht gezeigtes) thermisches Oxid über den aktiven Gebieten 20/22 aufgewachsen und dann entfernt werden, um eine frische Siliziumoberfläche zu erzeugen. Andere Alternativen weisen ein anschließendes thermisches Ausheilen auf um Fehlstellen zu entfernen und die Qualität der oberen Siliziumschicht zu verbessern.
  • Die Struktur aus 8 kann nun als Startpunkt für die Anordnungsherstellung dienen. Beispielsweise können die Transistoren 12 und 14, wie in 1 gezeigt, ausgebildet werden. Andere Bauelemente wie Dioden, Widerstände, Kondensatoren können ebenso hergestellt werden, um die gewünschten Schaltkreise auszubilden. Es ist bekannt, dass die Struktur in 8 von der Struktur in 1 abweicht. Diese Unterschiede sind beabsichtigt um zu veranschaulichen, dass die vorliegende Erfindung in einer Vielzahl von Zusammenhängen anwendbar ist.
  • Ein anderes Ausführungsbeispiel ist in 10 erläutert. In 10 wird ein SOI Wafer (Semiconductor on Insulator) als Ausgangspunkt verwendet. Der gebondete Wafer, dargestellt in 2, kann beispielsweise durch einen SOI Wafer ersetzt werden, welcher eine vergrabene Isolierung 36 zwischen dem Substrat 18 und der Schicht 22 aufweist. Der erste Ätzprozess, beschrieben mit Bezug auf 3, kann ausgeführt werden um durch die Halbleiterschicht 22 und ebenso durch die vergrabene Isolierung 36 zu ätzen, um die Halbleiterschicht 18 freizulegen. Der Prozess könnte dann wie ansonsten hierin beschrieben fortgeführt werden.
  • Bei einem anderen Ausführungsbeispiel, erläutert durch die resultierende Anordnung in 11, könnte das Ausführungsbeispiel aus 10 so verändert werden, dass die erste Ätzung vor der Deckfläche des Substrats 18 endet. Die Tiefe dieser Ätzung bestimmt die Tiefe des STI Bereiches. Zum Beispiel könnte die erste Ätzung an der Deckfläche der vergrabenen Isolierung 36 enden. Die zweite Ätzung würde dann verwendet, um durch die vergrabene Isolierung 36 und durch die Isolierfüllung 30 zu ätzen.
  • 12 erläutert ein Ausführungsbeispiel, welches unter Verwendung des Prozesses beschrieben in der gleichzeitig anhängigen Patentanmeldung mit der Anmeldenummer 11/047,928, welche am 1. Februar 2005 angemeldet wurde und hiermit als Verweis aufgenommen wird, hergestellt wurde. Jede der hier erörterten Techniken kann in den Prozess der gleichzeitig anhängigen Anmeldung mit einbezogen werden. Beispielsweise können die vorstehend beschriebenen Oberflächenglättungstechniken vor dem Aufwachsen der Halbleiterschicht 20 und des oberen Bereichs von 22 durchgeführt werden wie in der gleichzeitig anhängigen Anmeldung gelehrt wird.
  • Obwohl diese Erfindung mit Bezug auf die erläuternden Ausführungsbeispiele beschrieben worden ist, ist es nicht beabsichtigt, diese Beschreibung in eingrenzender Weise auszulegen. Zahlreiche Weiterbildungen und Kombinationen der erläuternden Ausführungsbeispiele, wie auch anderer Ausführungsbeispiele der Erfindung sind für den Fachmann unter Bezugnahme der Beschreibung offensichtlich. Folglich ist es beabsichtigt, dass die angefügten Ansprüche jede solcher Weiterbildungen oder Ausführungsbeispiele umfassen.

Claims (25)

  1. Verfahren zur Herstellung einer Halbleiteranordnung, mit den Schritten: Bereitstellen eines Halbleiterwafers, welcher eine auf einer zweiten Halbleiterschicht aufliegende erste Halbleiterschicht aufweist; Ätzen eines ersten Grabens in den Halbleiterwafer; Füllen des ersten Grabens mit Isoliermaterial; Ätzen eines zweiten Grabens innerhalb des ersten Grabens und durch das Isoliermaterial derart, dass Isoliermaterial entlang von Seitenwänden des ersten Grabens verbleibt und der zweite Graben einen Teilbereich der zweiten Halbleiterschicht freilegt; und Aufwachsen einer Halbleiterschicht innerhalb des zweiten Grabens unter Verwendung der zweiten Halbleiterschicht als Keimschicht.
  2. Verfahren nach Anspruch 1, mit dem weiteren Schritt der Planarisierung einer oberen Oberfläche des Halbleiterwafers nach dem Aufwachsen der Halbleiterschicht, wobei eine Deckfläche der gewachsenen Halbleiterschicht und eine Deckfläche der ersten Halbleiterschicht im wesentlichen in einer Ebene liegen.
  3. Verfahren nach Anspruch 1, wobei die erste Halbleiterschicht eine erste Kristallorientierung aufweist und die zweite Halbleiterschicht eine zur ersten Kristallorientierung verschiedene zweite Kristallorientierung aufweist.
  4. Verfahren nach Anspruch 3, mit dem weiteren Schritt des Ausbildens eines p-Kanal Transistors in der ersten Halbleiterschicht und des Ausbildens eines n-Kanal Transistors in der gewachsenen Halbleiterschicht.
  5. Verfahren nach Anspruch 4, wobei die erste Kristallorientierung eine (110) Kristallorientierung und die zweite Kristallorientierung eine (100) Kristallorientierung umfasst.
  6. Verfahren nach Anspruch 1, mit dem weiteren Schritt des Ausbildens eines n-Kanal Transistors in der ersten Halbleiterschicht und des Ausbildens eines p-Kanal Transistors in der gewachsenen Halbleiterschicht.
  7. Verfahren nach Anspruch 1, mit dem weiteren Schritt der Behandlung des freigelegten Teilbereichs der zweiten Halbleiterschicht vor dem Aufwachsen der Halbleiterschicht innerhalb des zweiten Grabens.
  8. Verfahren nach Anspruch 1, wobei das Bereitstellen des Halbleiterwafers das Bereitstellen eines Halbleiterwafers umfasst, welcher eine erste Halbleiterschicht in unmittelbarem Kontakt mit einer zweiten Halbleiterschicht aufweist.
  9. Verfahren zur Herstellung einer Halbleiteranordnung, mit den Schritten: Bereitstellen eines Halbleiterwafers, welcher eine auf einer zweiten Halbleiterschicht aufliegende erste Halbleiterschicht aufweist, wobei die erste Halbleiterschicht eine erste Kristallorientierung aufweist und die zweite Halbleiterschicht eine zur ersten Kristallorientierung verschiedene zweite Kristallorientierung aufweist; Ätzen eines Grabens in den Halbleiterwafer um einen Teilbereich der zweiten Halbleiterschicht freizulegen; Ausbilden von Isoliermaterial entlang von Seitenflächen des Grabens; Behandlung des freigelegten Teilbereichs der zweiten Halbleiterschicht; Aufwachsen einer Halbleiterschicht, wobei der behandel te, freigelegte Teilbereich der zweiten Halbleiterschicht als Keimschicht genutzt wird und wobei die Halbleiterschicht ausgerichtet auf und anstoßend an das Isoliermaterial aufgewachsen wird; und Ausbilden eines Transistors eines ersten Leitungstyps in der ersten Halbleiterschicht und Ausbilden eines Transistors eines zweiten Leitungstyps in der gewachsenen Halbleiterschicht, wobei der Transistor des ersten Leitungstyps von dem Transistor des zweiten Leitungstyps durch das Isoliermaterial, welches entlang der Seitenwände des Grabens ausgebildet ist, isoliert ist.
  10. Verfahren nach Anspruch 8, wobei die Behandlung das Ausbilden einer Oxidschicht in dem freigelegten Teilbereich der Halbleiterschicht und ein Entfernen der Oxidschicht umfasst.
  11. Verfahren nach Anspruch 9, wobei das Ausbilden einer Oxidschicht das thermische Aufwachsen einer Oxidschicht umfasst.
  12. Verfahren nach Anspruch 10, wobei das Ausbilden einer Oxidschicht das Ausführen eines thermischen Niedertemperaturoxids umfasst, um weniger als 10 nm der zweiten Halbleiterschicht zu verbrauchen.
  13. Verfahren nach Anspruch 9, wobei das Entfernen der Oxidschicht das Ausführen einer verdünnten gepufferten Oxidätzung umfasst.
  14. Verfahren nach Anspruch 9, wobei das Ausbilden einer Oxidschicht eine chemische Behandlung zur Ausbildung der Oxidschicht umfasst.
  15. Verfahren nach Anspruch 9, wobei das Entfernen der Oxidschicht das Entfernen der Oxidschicht mit einer Fluss säure(HF)-haltigen Lösung umfasst.
  16. Verfahren nach Anspruch 9, wobei die Behandlung des freigelegten Teilbereichs der zweiten Halbleiterschicht das Ausführen einer Nassätzung umfasst.
  17. Verfahren nach Anspruch 9, wobei die Behandlung des freigelegten Teilbereichs der zweiten Halbleiterschicht das Ausführen einer Nassätzung mittels KOH umfasst.
  18. Verfahren zur Herstellung einer Halbleiteranordnung, mit den Schritten: Bereitstellen eines Halbleiterwafers, welcher eine auf einer zweiten Halbleiterschicht aufliegende erste Halbleiterschicht aufweist, wobei die erste Halbleiterschicht eine erste Kristallorientierung aufweist und die zweite Halbleiterschicht eine zur ersten Kristallorientierung verschiedene zweite Kristallorientierung aufweist; Ätzen eines ersten Grabens in den Halbleiterwafer; Füllen des ersten Grabens mit Isoliermaterial; Ätzen eines zweiten Grabens innerhalb des ersten Grabens, um einen Teilbereich der zweiten Halbleiterschicht freizulegen, wobei der zweite Graben kleiner als der erste Graben ist, so dass Teilbereiche des Isoliermaterials entlang von Seitenwänden des ersten Grabens verbleiben; Aufwachsen einer Halbleiterschicht, wobei der behandelte, freigelegte Teilbereich der zweiten Halbleiterschicht als Keimschicht genutzt wird, so dass die gewachsene Halbleiterschicht die zweite Kristallorientierung aufweist, und wobei die Halbleiterschicht ausgerichtet auf und anstoßend an das Isoliermaterial aufgewachsen wird; Planarisieren einer Deckfläche des Halbleiterwafers nach dem Aufwachsen der Halbleiterschicht, so dass eine Deckfläche der gewachsenen Halbleiterschicht und eine Deck fläche der ersten Halbleiterschicht im wesentlichen in einer Ebene liegen; und Ausbilden eines Transistors eines ersten Leitungstyps in der Deckfläche der ersten Halbleiterschicht und Ausbilden eines Transistors eines zweiten Leitungstyps in der Deckfläche der gewachsenen Halbleiterschicht, wobei der Transistor des ersten Leitungstyps von dem Transistor des zweiten Leitungstyps durch das Isoliermaterial, welches entlang der Seitenwände des Grabens ausgebildet ist, isoliert ist.
  19. Verfahren nach Anspruch 18 mit dem weiteren Schritt der Behandlung von freigelegten Teilbereichen der zweiten Halbleiterschicht, wobei jede Rauhigkeit in dem freigelegten Teilbereich der zweiten Halbleiterschicht geglättet wird.
  20. Verfahren nach Anspruch 18, wobei das Bereitstellen eines Halbleiterwafers das Bereitstellen eines SOI Wafers umfasst, welcher eine vergrabene Isolierung aufweist, die zwischen der ersten Halbleiterschicht und der zweiten Halbleiterschicht angeordnet ist.
  21. Halbleiteranordnung mit: einem Halbleiterkörper mit einer ersten Kristallorientierung; einer auf einem ersten Teilbereich des Halbleiterkörpers aufliegenden Halbleiterschicht, wobei die Halbleiterschicht eine zur ersten Kristallorientierung verschiedene zweite Kristallorientierung aufweist; einem Halbleiterbereich mit erster Kristallorientierung, der auf einem zweiten Teilbereich des Halbleiterkörpers aufliegt, wobei der zweite Teilbereich des Halbleiterkörpers zum ersten Teilbereich des Halbleiterkörpers seitlich beabstandet ist; einem Grabenisolierbereich, welcher zwischen der Halbleiterschicht und dem Halbleiterbereich angeordnet ist, wobei sich der Grabenisolierbereich in das Halbleitersubstrat bis in eine Tiefe unterhalb der Bodenfläche der Halbleiterschicht erstreckt; einem ersten Halbleiterbauelement, das in der Halbleiterschicht hergestellt ist; und einem zweiten Halbleiterbauelement, das in dem Halbleiterbereich hergestellt ist.
  22. Anordnung nach Anspruch 21, wobei die Halbleiterschicht (110) Silizium und der Halbleiterbereich (100) Silizium umfasst, und wobei das erste Halbleiterbauelement einen p-Kanal Transistor und das zweite Halbleiterbauelement einen n-Kanal Transistor umfasst.
  23. Anordnung nach Anspruch 21, wobei die Halbleiterschicht (100) Silizium und der Halbleiterbereich (110) Silizium umfasst, und wobei das erste Halbleiterbauelement einen n-Kanal Transistor und das zweite Halbleiterbauelement einen p-Kanal Transistor umfasst.
  24. Anordnung nach Anspruch 21, wobei die Halbleiterschicht den Halbleiterkörper unmittelbar kontaktiert und wobei der Halbleiterbereich ein Bestandteil des Halbleiterkörpers ist.
  25. Anordnung nach Anspruch 21, mit einer vergrabenen Isolierschicht, welche zwischen der Halbleiterschicht und dem Halbleiterkörper angeordnet ist.
DE102006060887A 2005-12-23 2006-12-22 Verfahren zur Herstellung einer Halbleiteranordnung mit gemischter Orientierung Expired - Fee Related DE102006060887B4 (de)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US11/317,737 US8530355B2 (en) 2005-12-23 2005-12-23 Mixed orientation semiconductor device and method
US11/317,737 2005-12-23
DE102006062829.2A DE102006062829B4 (de) 2005-12-23 2006-12-22 Verfahren zur Herstellung einer Halbleiteranordnung

Publications (2)

Publication Number Publication Date
DE102006060887A1 true DE102006060887A1 (de) 2007-08-02
DE102006060887B4 DE102006060887B4 (de) 2009-10-01

Family

ID=38194399

Family Applications (2)

Application Number Title Priority Date Filing Date
DE102006060887A Expired - Fee Related DE102006060887B4 (de) 2005-12-23 2006-12-22 Verfahren zur Herstellung einer Halbleiteranordnung mit gemischter Orientierung
DE102006062829.2A Expired - Fee Related DE102006062829B4 (de) 2005-12-23 2006-12-22 Verfahren zur Herstellung einer Halbleiteranordnung

Family Applications After (1)

Application Number Title Priority Date Filing Date
DE102006062829.2A Expired - Fee Related DE102006062829B4 (de) 2005-12-23 2006-12-22 Verfahren zur Herstellung einer Halbleiteranordnung

Country Status (2)

Country Link
US (2) US8530355B2 (de)
DE (2) DE102006060887B4 (de)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8530355B2 (en) * 2005-12-23 2013-09-10 Infineon Technologies Ag Mixed orientation semiconductor device and method
US7892939B2 (en) * 2008-03-06 2011-02-22 Infineon Technologies Ag Threshold voltage consistency and effective width in same-substrate device groups
SG162717A1 (en) * 2008-12-29 2010-07-29 Chartered Semiconductor Mfg Methods for reducing loading effects during film formation
US8415718B2 (en) 2009-10-30 2013-04-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming epi film in substrate trench
DE102010046215B4 (de) * 2010-09-21 2019-01-03 Infineon Technologies Austria Ag Halbleiterkörper mit verspanntem Bereich, Elektronisches Bauelement und ein Verfahren zum Erzeugen des Halbleiterkörpers.
KR20130054010A (ko) * 2011-11-16 2013-05-24 삼성전자주식회사 Ｉｉｉ-ｖ족 물질을 이용한 반도체 소자 및 그 제조방법
FR2999800B1 (fr) * 2012-12-13 2017-10-13 St Microelectronics Sa Procede de fabrication d'une plaquette semiconductrice hybride soi/massif
US9490161B2 (en) * 2014-04-29 2016-11-08 International Business Machines Corporation Channel SiGe devices with multiple threshold voltages on hybrid oriented substrates, and methods of manufacturing same
US10056293B2 (en) * 2014-07-18 2018-08-21 International Business Machines Corporation Techniques for creating a local interconnect using a SOI wafer

Family Cites Families (72)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3476991A (en) 1967-11-08 1969-11-04 Texas Instruments Inc Inversion layer field effect device with azimuthally dependent carrier mobility
US3612960A (en) 1968-10-15 1971-10-12 Tokyo Shibaura Electric Co Semiconductor device
US3634737A (en) 1969-02-07 1972-01-11 Tokyo Shibaura Electric Co Semiconductor device
US3603848A (en) 1969-02-27 1971-09-07 Tokyo Shibaura Electric Co Complementary field-effect-type semiconductor device
US4507158A (en) * 1983-08-12 1985-03-26 Hewlett-Packard Co. Trench isolated transistors in semiconductor films
JPS6060734A (ja) 1983-09-14 1985-04-08 Matsushita Electronics Corp 半導体装置の製造方法
JPS60257541A (ja) 1984-06-04 1985-12-19 Mitsubishi Electric Corp 半導体装置の製造方法
JPS6118148A (ja) 1984-07-04 1986-01-27 Hitachi Ltd 半導体装置の製造方法
US4768076A (en) 1984-09-14 1988-08-30 Hitachi, Ltd. Recrystallized CMOS with different crystal planes
JPS6292361A (ja) 1985-10-17 1987-04-27 Toshiba Corp 相補型半導体装置
JP2685819B2 (ja) 1988-03-31 1997-12-03 株式会社東芝 誘電体分離半導体基板とその製造方法
KR890017771A (ko) 1988-05-20 1989-12-18 강진구 반도체장치 제조방법
JPH02142117A (ja) 1988-11-22 1990-05-31 Mitsubishi Electric Corp 半導体集積回路の製造方法
US5110755A (en) * 1990-01-04 1992-05-05 Westinghouse Electric Corp. Process for forming a component insulator on a silicon substrate
US5045966A (en) * 1990-09-17 1991-09-03 Micrel Semiconductor Method for forming capacitor using FET process and structure formed by same
JP3017860B2 (ja) * 1991-10-01 2000-03-13 株式会社東芝 半導体基体およびその製造方法とその半導体基体を用いた半導体装置
US5614349A (en) 1992-12-29 1997-03-25 Hoechst Celanese Corporation Using a Lewis base to control molecular weight of novolak resins
JPH0745526A (ja) * 1993-07-30 1995-02-14 Hitachi Ltd 高耐圧半導体ウエハの製造方法
JP2605597B2 (ja) * 1993-09-09 1997-04-30 日本電気株式会社 半導体装置の製造方法
US6420764B1 (en) 1995-02-28 2002-07-16 Stmicroelectronics, Inc. Field effect transitor having dielectrically isolated sources and drains and methods for making same
US6377596B1 (en) 1995-09-18 2002-04-23 Hitachi, Ltd. Semiconductor materials, methods for fabricating semiconductor materials, and semiconductor devices
JP3500820B2 (ja) 1995-11-24 2004-02-23 ソニー株式会社 半導体装置の製造方法
US5994188A (en) 1996-04-15 1999-11-30 Delco Electronics Corporation Method of fabricating a vertical power device with integrated control circuitry
US5610083A (en) * 1996-05-20 1997-03-11 Chartered Semiconductor Manufacturing Pte Ltd Method of making back gate contact for silicon on insulator technology
KR100223915B1 (ko) 1996-10-22 1999-10-15 구본준 반도체 소자의 구조 및 제조방법
US5770484A (en) * 1996-12-13 1998-06-23 International Business Machines Corporation Method of making silicon on insulator buried plate trench capacitor
KR100344818B1 (ko) 1997-09-24 2002-11-18 주식회사 하이닉스반도체 반도체소자및그의제조방법
US6346451B1 (en) * 1997-12-24 2002-02-12 Philips Electronics North America Corporation Laterial thin-film silicon-on-insulator (SOI) device having a gate electrode and a field plate electrode
US6214694B1 (en) * 1998-11-17 2001-04-10 International Business Machines Corporation Process of making densely patterned silicon-on-insulator (SOI) region on a wafer
US6617226B1 (en) 1999-06-30 2003-09-09 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same
JP2001015591A (ja) 1999-06-30 2001-01-19 Toshiba Corp 半導体装置の製造方法・半導体装置
US6436748B1 (en) 1999-08-31 2002-08-20 Micron Technology, Inc. Method for fabricating CMOS transistors having matching characteristics and apparatus formed thereby
US6346846B1 (en) * 1999-12-17 2002-02-12 International Business Machines Corporation Methods and apparatus for blowing and sensing antifuses
US6555891B1 (en) * 2000-10-17 2003-04-29 International Business Machines Corporation SOI hybrid structure with selective epitaxial growth of silicon
FR2818439B1 (fr) * 2000-12-18 2003-09-26 Commissariat Energie Atomique Procede de fabrication d'un ilot de matiere confine entre des electrodes, et applications aux transistors
US6905555B2 (en) * 2001-02-15 2005-06-14 Micell Technologies, Inc. Methods for transferring supercritical fluids in microelectronic and other industrial processes
KR100399352B1 (ko) 2001-04-07 2003-09-26 삼성전자주식회사 선택적 결정 성장을 이용한 반도체 장치 제조 방법
JP2003100861A (ja) 2001-09-20 2003-04-04 Mitsubishi Electric Corp 半導体装置の製造方法
JP4322453B2 (ja) 2001-09-27 2009-09-02 株式会社東芝 半導体装置およびその製造方法
US6861326B2 (en) 2001-11-21 2005-03-01 Micron Technology, Inc. Methods of forming semiconductor circuitry
US6967351B2 (en) 2001-12-04 2005-11-22 International Business Machines Corporation Finfet SRAM cell using low mobility plane for cell stability and method for forming
US6657259B2 (en) 2001-12-04 2003-12-02 International Business Machines Corporation Multiple-plane FinFET CMOS
JP2003203968A (ja) 2002-01-07 2003-07-18 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2003289141A (ja) 2002-03-28 2003-10-10 Toshiba Corp 半導体装置
KR100450683B1 (ko) 2002-09-04 2004-10-01 삼성전자주식회사 Ｓｏｉ 기판에 형성되는 에스램 디바이스
US6835983B2 (en) * 2002-10-25 2004-12-28 International Business Machines Corporation Silicon-on-insulator (SOI) integrated circuit (IC) chip with the silicon layers consisting of regions of different thickness
US6809028B2 (en) 2002-10-29 2004-10-26 Taiwan Semiconductor Manufacturing Company, Ltd. Chemistry for liner removal in a dual damascene process
US7012314B2 (en) 2002-12-18 2006-03-14 Agere Systems Inc. Semiconductor devices with reduced active region defects and unique contacting schemes
JP4059104B2 (ja) 2003-02-28 2008-03-12 セイコーエプソン株式会社 相補型薄膜トランジスタ回路、ｃｍｏｓインバータ回路、電気光学装置、電子機器
TWI225691B (en) * 2003-03-14 2004-12-21 Nanya Technology Corp A vertical NROM cell and method for fabrication the same
US6902962B2 (en) 2003-04-04 2005-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. Silicon-on-insulator chip with multiple crystal orientations
US6930357B2 (en) 2003-06-16 2005-08-16 Infineon Technologies Ag Active SOI structure with a body contact through an insulator
US7329923B2 (en) * 2003-06-17 2008-02-12 International Business Machines Corporation High-performance CMOS devices on hybrid crystal oriented substrates
US7023055B2 (en) * 2003-10-29 2006-04-04 International Business Machines Corporation CMOS on hybrid substrate with different crystal orientations using silicon-to-silicon direct wafer bonding
JP4707947B2 (ja) * 2003-11-14 2011-06-22 ルネサスエレクトロニクス株式会社 半導体装置
US20050116290A1 (en) 2003-12-02 2005-06-02 De Souza Joel P. Planar substrate with selected semiconductor crystal orientations formed by localized amorphization and recrystallization of stacked template layers
US7087965B2 (en) * 2004-04-22 2006-08-08 International Business Machines Corporation Strained silicon CMOS on hybrid crystal orientations
US7208815B2 (en) * 2004-05-28 2007-04-24 Taiwan Semiconductor Manufacturing Company, Ltd. CMOS logic gate fabricated on hybrid crystal orientations and method of forming thereof
US7439542B2 (en) * 2004-10-05 2008-10-21 International Business Machines Corporation Hybrid orientation CMOS with partial insulation process
DE102004057764B4 (de) * 2004-11-30 2013-05-16 Advanced Micro Devices, Inc. Verfahren zur Herstellung eines Substrats mit kristallinen Halbleitergebieten mit unterschiedlichen Eigenschaften, die über einem kristallinen Vollsubstrat angeordnet sind und damit hergestelltes Halbleiterbauelement
US7129184B2 (en) * 2004-12-01 2006-10-31 Taiwan Semiconductor Manufacturing Company, Ltd. Method of depositing an epitaxial layer of SiGe subsequent to a plasma etch
US20060151787A1 (en) * 2005-01-12 2006-07-13 International Business Machines Corporation LOW CONCENTRATION SiGe BUFFER DURING STRAINED Si GROWTH OF SSGOI MATERIAL FOR DOPANT DIFFUSION CONTROL AND DEFECT REDUCTION
US7298009B2 (en) * 2005-02-01 2007-11-20 Infineon Technologies Ag Semiconductor method and device with mixed orientation substrate
US6972478B1 (en) 2005-03-07 2005-12-06 Advanced Micro Devices, Inc. Integrated circuit and method for its manufacture
US7388278B2 (en) * 2005-03-24 2008-06-17 International Business Machines Corporation High performance field effect transistors on SOI substrate with stress-inducing material as buried insulator and methods
KR100609615B1 (ko) 2005-06-14 2006-08-08 삼성전자주식회사 연결노드의 커플링 전압상승을 완화하는 불휘발성 반도체메모리 장치의 레이아웃
US7439108B2 (en) * 2005-06-16 2008-10-21 International Business Machines Corporation Coplanar silicon-on-insulator (SOI) regions of different crystal orientations and methods of making the same
US7432149B2 (en) * 2005-06-23 2008-10-07 Taiwan Semiconductor Manufacturing Company, Ltd. CMOS on SOI substrates with hybrid crystal orientations
US7429506B2 (en) * 2005-09-27 2008-09-30 Freescale Semiconductor, Inc. Process of making a III-V compound semiconductor heterostructure MOSFET
US7202513B1 (en) * 2005-09-29 2007-04-10 International Business Machines Corporation Stress engineering using dual pad nitride with selective SOI device architecture
US8319285B2 (en) * 2005-12-22 2012-11-27 Infineon Technologies Ag Silicon-on-insulator chip having multiple crystal orientations
US8530355B2 (en) * 2005-12-23 2013-09-10 Infineon Technologies Ag Mixed orientation semiconductor device and method

Also Published As

Publication number Publication date
US9607986B2 (en) 2017-03-28
DE102006060887B4 (de) 2009-10-01
US8530355B2 (en) 2013-09-10
US20070148921A1 (en) 2007-06-28
DE102006062829B4 (de) 2014-03-20
US20130320401A1 (en) 2013-12-05

Similar Documents

Publication Publication Date Title
DE102006062829B4 (de) Verfahren zur Herstellung einer Halbleiteranordnung
DE112005003123B4 (de) Halbleiterbauelement und Verfahren zur Herstellung eines Halbleiterbauelements mit mehreren gestapelten Schichten mit Hybridorientierung
DE112010004307B4 (de) Verfahren zum Ausbilden einer Halbleiterwaferstruktur für integrierte Schaltungseinheiten
DE102012221824B4 (de) Verfahren zur Herstellung einer Multi-Gate-Transistoreinheit, Multi-Gate-Transistoreinheit und Schaltungsvorrichtung damit
DE69303764T2 (de) SOI-Scheibe für BICMOS mit dünnen und dicken SOI-Siliziumgebieten
DE102007009914A1 (de) Feldeffekttransistor mit einem Zwischenschichtdielektrikumsmaterial mit erhöhter innerer Verspannung
DE102014119659A1 (de) Struktur und bildungsverfahren für fin-artigen feldeffekttransistor
DE102020008064B4 (de) Tiefe grabenisolationsstruktur und verfahren zu deren herstellung
DE102004031708B4 (de) Verfahren zum Herstellen eines Substrats mit kristallinen Halbleitergebieten unterschiedlicher Eigenschaften
DE102006060886A1 (de) SOI-Baustein mit mehrfachen Kristallorientierungen
DE102012217489B4 (de) Verbesserung der Leistungsfähigkeit und Verringerung der Schwankungen von Einheiten mit schmalem Kanal
DE102006015076A1 (de) Halbleiterbauelement mit SOI-Transistoren und Vollsubstrattransistoren und ein Verfahren zur Herstellung
DE102006046377A1 (de) Halbleiterbauelement mit Isoliergräben, die unterschiedliche Arten an Verformung hervorrufen
DE102015218015A1 (de) Verfahren zur Herstellung von Halbleiterstrukturen umfassend Transistorkanäle mit unterschiedlichen Spannungszuständen und verwandte Halbleiterstrukturen
US7968910B2 (en) Complementary field effect transistors having embedded silicon source and drain regions
DE102007007071B4 (de) Halbleiteranordnung mit einem grabenförmigen Isolationsgebiet und Verfahren zu deren Herstellung
DE10107012A1 (de) Verfahren zur Herstellung eines Polysilicium-Kondensators unter Verwendung von FET- und bipolaren Basis-Polysiliciumschichten
DE102014203629A1 (de) Integrierte Silizium-auf-Isolator-Schaltkreise mit lokaler Oxidation von Silizium und Verfahren zu ihrer Herstellung
DE102008044983B4 (de) Verfahren zum Herstellen eines strukturierten verformten Substrats, insbesondere zur Herstellung verformter Transistoren mit geringerer Dicke der aktiven Schicht
DE102006046380B4 (de) Verfahren zur Herstellung eines Feldeffekttransistors mit einem elastisch verspannten Kanalgebiet und Feldeffekttransistor
DE102019122443A1 (de) Transistoren mit Halbleiter-Stapelschichten als Kanäle
DE102010028464B4 (de) Reduzierter STI-Verlust für bessere Oberflächenebenheit eingebetteter Verspannungsmaterialien in dicht gepackten Halbleiterbauelementen
DE102004057764B4 (de) Verfahren zur Herstellung eines Substrats mit kristallinen Halbleitergebieten mit unterschiedlichen Eigenschaften, die über einem kristallinen Vollsubstrat angeordnet sind und damit hergestelltes Halbleiterbauelement
DE112004002634B4 (de) Integrierte Schaltung, Verfahren zur Herstellung einer integrierten Schaltung und Verfahren zur Herstellung flacher Grabenisolationsstrukturen
DE102013113776B4 (de) Verfahren für eine Halbleiterstruktur, die mehrere Halbleitervorrichtungsschichten aufweist

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8172 Supplementary division/partition in:

Ref document number: 102006062829

Country of ref document: DE

Kind code of ref document: P

Q171 Divided out to:

Ref document number: 102006062829

Country of ref document: DE

Kind code of ref document: P

AH Division in

Ref document number: 102006062829

Country of ref document: DE

Kind code of ref document: P

8364 No opposition during term of opposition
R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee